KR850000249B1

KR850000249B1 - Phase locked loop circuit

Info

Publication number: KR850000249B1
Application number: KR1019810000320A
Authority: KR
Inventors: 다까후미 야마다; 요시오 노리베; 유끼오 쓰다
Original assignee: 소니 가부시끼 가이샤; 이와마 가즈오
Priority date: 1981-02-02
Filing date: 1981-02-02
Publication date: 1985-03-12
Also published as: KR830005777A

Abstract

The circuit forms part of a frequency synthesiser radio receiver and includes a reference signal oscillator, a voltage controlled oscillator, a programmable divider, a phase comparator, and a low- pass filter in the loop. For tuning, the programmable divider, is controlled by an up down ounter connected in parallel with a shift register, which is supplied with a clock pulse signal and binary coded signals forming broad-casting station data from a micro- processor. The up/down counter is also controlled by the output of the micro-processor from the count value stored in the shift register in either one of the up and down directions.

Description

Synthetic receiver

제1도는 종래의 합성 수신기를 도시한 블록선도1 is a block diagram showing a conventional synthesized receiver.

제2도는 본 발명이 알맞게 적용된 PLL합성 수신기의 전면판넬을 도시한 전면도.2 is a front view showing a front panel of a PLL synthesis receiver to which the present invention is suitably applied.

제3도는 본 발명을 구체화한 국부 발진기회로를 포함하는 주파수 합성 수선기의 일예를 도시한 블록선도3 is a block diagram showing an example of a frequency synthesizing repairer including a local oscillator circuit embodying the present invention.

제4a도 내지 제4e도는 제3도에 도시된 실시예의 작동을 설명하기 위한 시간 도표.4A to 4E are time charts for explaining the operation of the embodiment shown in FIG.

제5도는 제3도에 도시된 본 발명의 실시예의 일부분을 도시한 개략적회로도.FIG. 5 is a schematic circuit diagram showing a portion of the embodiment of the present invention shown in FIG.

본 발명은 일반적으로 PLL(위상-고정루프)주파수 합성(Synthesized)수신기에 관한 것이며, 특히 업/다운 방송국 선택시간을 짧게 할 수 있는 PLL주파수 합성 수신기에 관한 것이다.BACKGROUND OF THE INVENTION The present invention generally relates to PLL (phase-fixed loop) frequency synthesized (Synthesized) receivers and, more particularly, to PLL frequency synthesized receivers capable of shortening up / down station selection time.

국부 발진회로로써 위상-고정루프 회로를 사용하는 주파수 합성 수신기는 현재 잘 알려져 있다. PLL회로는 통상 국부 발진기 주파수를 결정하는 분주비를 가직 프로그빔 가능한 주파수 분주기를 포함하고 있다. 이러한 수신기에 있어서, 소정의 수신 주파수에 일치하는 방송국 선택 코드가 제공된다. 이러한 코드는 마이크로 컴퓨터 일수도 있는 제어장치에 기억되거나 제어 장치에서 발생되며 프로그빔 가능한 분주기에 접속된 타이데 레지스터에 공급된다. 그후 데이타 레지스터의 내용은 국부 발진기 주파수를 결정하도록 프로그램 가능한 분주기의 분주비를 결정하므로서 수신 주파수를 결정한다.Frequency synthesized receivers using phase-locked loop circuits as local oscillator circuits are now well known. The PLL circuit typically includes a frequency divider that can be programmed with a division ratio that determines the local oscillator frequency. In such a receiver, a broadcast station selection code is provided that matches a predetermined reception frequency. This code is stored in the control device, which may be a microcomputer, or supplied to the Tide register connected to the programmable divider. The contents of the data register then determine the receive frequency by determining the divider ratio of the programmable divider to determine the local oscillator frequency.

국부발진 주파수 위의 주파수 또는 그 아래의 주파수를 연속적으로 스위프(Sweep)시켜서 수신기의 동조를 변화시키는 것이 요구된다면, 데이타 레지스터의 내용을 예로들어 100㎑의 주파수 변화에 일치시켜 유니트 단계에 의하여 변화시켜야 한다.If it is desired to vary the tuning of the receiver by continuously sweeping the frequency above or below the local oscillation frequency, the contents of the data register should be changed by the unit stage, for example in accordance with the frequency change of 100 Hz. do.

각각의 업또는 다운 단계는 불필요한 보다 많은 작동을 필요로 하며 많은 시간을 소비한다. 이는 수신기의 신속한 주파수 변화를 하지 못하게 한다.Each up or down step requires more unnecessary work and is time consuming. This prevents rapid frequency changes of the receiver.

실예를 들면, 주파수를 100㎑의 일증분으로 변화시키기 위하여 프로그램 가능한 분주기의 분주비를 "1" 로 변화시키기 위하여 데이타 레지스터의 내용을 제어하도록 16비트 BCD 신호로 변환되는 이 코드는 제어장치내에 기억된다. 그후에 증분되거나 감소된 코드는 BCD신호로 다시 변환되며 데이타 레지스터에 공급된다. 코드는 단지 1비트를 기준으로 1비트씩 조정될 수 있으므로 이 작동은 많은 시간을 소비한다. 수신주파수가 주파수 대역의 한단부에서 다른 단부로 변화하는 경우에 있어서. 이 작동은 상당히 많은 시간을 소요한다.For example, this code, which is converted into a 16-bit BCD signal to control the contents of the data register to change the frequency divider of the programmable divider to "1" to change the frequency in one increment of 100 Hz, may I remember. The incremented or decremented code is then converted back to the BCD signal and supplied to the data register. This operation is time consuming because the code can only be adjusted by 1 bit per 1 bit. When the reception frequency changes from one end of the frequency band to the other end. This operation is quite time consuming.

따라서 본 발명의 목적은 종래 기술의 수신기의 결점을 해결한 주파수 합성 수신기를 제공하는 것에 관한 것이다.It is therefore an object of the present invention to provide a frequency synthesized receiver which overcomes the drawbacks of the prior art receivers.

본 발명의 다른 또 목적은 방송국 선택시간을 짧게 하도록 PLL회로내의 프로그램 가능한 분주기의 주파수 분주비가 서로 결합된 업/다운 계수기 및 시프트 트랜지스터에 의하여 위 아래로 빨리 변화될 수 있게한 주파수 합성 수신기를 제공하는 것이다.It is yet another object of the present invention to provide a frequency synthesized receiver in which the frequency divider ratio of the programmable divider in the PLL circuit can be quickly changed up and down by a coupled up / down counter and a shift transistor to shorten the station selection time. It is.

본 발명의 일실시예에 따르면, 주파수 합성 수신기의 국부발진기 회로로 작동하는 PLL회로가 설치되어 있다. 이각은 PLL회로는 기준 신호발진기, 그에 인가된 오차신호에 좌우되는 주파수를 갖는 출력발직 신호를 공급하는 전압제어발전기(VCO),출력발직 신호를 프로그램된 분주비로 분주하도록 전압제어발직기에 접속된 프로그빔 가능한 분주기, 분주된 출력신호와 기준신호 발진기의 출력사이의 위상차에 따른 오차신호를 공급하는 위상비교기와, 프로그램 가능한 분주기의 분주비를 설정하도록 프로그래밍 제어신호를 공급하기 위한 2직 코드데이타 신호일 수 있는 클럭펄스신호 및 선택신호가 공급되는 데이타 레지스터 들로 구성되어 있다. 업/다운 계수기는 프로그램 가능한 제어신호를 래치(latch)시키고 프로그램 가능한 분주기의 분주비를 제어하도록 제어신호를 위.아래로 선택적으로 증분시키기 위하여 데이타 레지스터와 프로그램 가능한 분주기 사이에 배열된다.According to one embodiment of the invention, a PLL circuit is provided which operates as a local oscillator circuit of a frequency synthesizer receiver. This angle PLL circuit is connected to a reference signal oscillator, a voltage controlled generator (VCO) for supplying an output textile signal having a frequency dependent on the error signal applied thereto, and to divide the output textile signal into a programmed division ratio. Programmable comparator, phase comparator for supplying an error signal according to the phase difference between the divided output signal and the output of the reference signal oscillator, and double code for supplying a programming control signal to set the division ratio of the programmable divider It consists of a clock pulse signal, which may be a data signal, and data registers to which a selection signal is supplied. An up / down counter is arranged between the data register and the programmable divider to latch the programmable control signal and to selectively increment the control signal up and down to control the division ratio of the programmable divider.

본 발명의 다른 목적, 특징 및 장점은 동일 참고 문자들이 동일 소자 및 부품들과 동일시한 첨부 도면들과 연관되어진 다음의 설명으로부터 명백히 알 수 있다.Other objects, features and advantages of the present invention will be apparent from the following description in which the same reference characters are associated with the accompanying drawings in which like reference characters and like elements are identified.

이하 첨부된 도면을 참조하여 상세히 기술하면 다음과 같다.Hereinafter, described in detail with reference to the accompanying drawings.

본 발명의 배경과 본 발명의 장점들을 강조하기 위하여 종래기술의 주파수 합성 수신기가 제1도에 도시되어 있다. 이러한 수신기에 있어서 안테나(1)는 방송 RF신호를 수신하므로 무선 주파수 증폭기(2)를 경유하여 혼합기회로(3)의 한 입력에 RF신호를 인가한다. 위상-고정루프 국부발진기회로(이하 PPL회로라 칭함)(4)로부터 국부발진신호(LO)가 혼합기회로(3)의 또다른 입력에 인가된다. PPL회로(4)의 전압제어발전기(VCO)(4a)는 국부발진신호(LO)를 발생시킨다. 혼합기회로(3)로 부터의 출력신호는(중간 주파수)신호로서 중간주파수 증폭기(5)에 인가되며 그 다음 검파기 회로(6)에 인가된다. 가청주파수 신호는 검파기회로의(6)의 출력측에서 얻어지며 낮은 주파수 즉 가청주파수 증폭기(7)에 인가되고 상기 증폭기(7)로부터의 출력신호는 가청 주파수 음성을 공급하도록 가청주파수 변환기(8)에 인가된다.The prior art frequency synthesized receiver is shown in FIG. 1 to emphasize the background of the invention and the advantages of the invention. In such a receiver, the antenna 1 receives the broadcast RF signal and thus applies an RF signal to one input of the mixer circuit 3 via the radio frequency amplifier 2. From the phase-locked loop local oscillator circuit (hereinafter referred to as PPL circuit) 4 a local oscillation signal LO is applied to another input of the mixer circuit 3. The voltage controlled generator (VCO) 4a of the PPL circuit 4 generates a local oscillation signal LO. The output signal from the mixer circuit 3 is applied to the intermediate frequency amplifier 5 as a (middle frequency) signal and then to the detector circuit 6. An audible frequency signal is obtained at the output side of the detector circuit 6 and applied to a low frequency, i.e., audible frequency amplifier 7, and the output signal from the amplifier 7 is supplied to the audible frequency converter 8 to supply an audible frequency voice. Is approved.

PPL회로(4)로부터의 국부발진신호 LO는 1을 100으로 분주하는 제1주파수 분주기, 즉 전치스케일러(4b)에 인가된다. 주파수 분주기로부터의 분주된 신호는 프로그램 가능한 분주기(4c)에 인가된다. 프로그램 가능한 분주기(4c)의 주파수 분주비는 데이타 레지스터(9)로 부터 그에 인가된 방송국 선택 코드에 의하여 소정의 방송국 주파수의 응답하여 제어된다. 데이타 레지스터(9)는 시프트 레지스터와 래치회로로 구성된다. 프로그램 가능한 분주기(4c)로부터의 분주된 출력신호는 위상비교기(4d)의 입력단자에 인가되며 기준발진기(4e)는 위상 비교기(4d)의 다른 입력단자에 기준 주파수 신호를 공급한다. 위상비교기(4d)는 상기 두가지 신호들 사이의 위상차에 대응하는 오차전압을 발생시킨다. 위상비교기(4d)로 부터의 출력신호는 저역통과필터(4f)를 경유하여 전압제어발진기(4a)에 공급되며 이 여파된 오차신호는 전압제어발진기(4a)를 제어한다. 그러므로 전압제어발진기(4a)는 프로그램 가능한 분주기(4c)의 주파수 분주 함수인 주파수를 갖는 안정한 발진신호로서의 국부발진신호(LO)를 발생시킨다.The local oscillation signal LO from the PPL circuit 4 is applied to the first frequency divider, which divides 1 into 100, i.e., the prescaler 4b. The divided signal from the frequency divider is applied to the programmable divider 4c. The frequency division ratio of the programmable divider 4c is controlled from the data register 9 in response to a predetermined broadcast station frequency by a broadcast station selection code applied thereto. The data register 9 is composed of a shift register and a latch circuit. The divided output signal from the programmable divider 4c is applied to the input terminal of the phase comparator 4d and the reference oscillator 4e supplies the reference frequency signal to the other input terminal of the phase comparator 4d. The phase comparator 4d generates an error voltage corresponding to the phase difference between the two signals. The output signal from the phase comparator 4d is supplied to the voltage controlled oscillator 4a via the low pass filter 4f, and the filtered error signal controls the voltage controlled oscillator 4a. The voltage controlled oscillator 4a thus generates a local oscillation signal LO as a stable oscillation signal having a frequency which is a frequency division function of the programmable divider 4c.

제2도에 보다 잘 도시된 바와같이, 작동 또는 제어키(10)는 10개의 숫자키(10a),업-스캔(scan)키(10b 다운-스캔키(10c)와, 여러가지 기능들을 선택하기 위한 다른 키들 뿐만 아니라 기억장치(도시되지 않음)에 미리 프리셋트된 방송국들에 일치하는 선택신호들을 판독하기 위한 프리셋트 키(10d)로 구성된다. 여기서 마이크로컴퓨터로 구성되며,그 주변변장치와 연결된 제어장치(11)는 데이타 레지스터(9)의 클럭신호 입력단자(9a)에 클럭신호를 인가하며 제어키(10)의 작동에 응답하여 데이타 레지스터(9)의 데이타 입력단자(9b)에 방송국 선택신호를 인가시키며 데이타 레지스터(9)의 래치신호 입력단자(9c) 에 래치신호를 인가한다. 제어장치(11)는 수신 주파수 및 다른 매개변수들이 표시되는 주파수 표시장치(12)에 표시신호를 공급한다.As better shown in FIG. 2, the operation or control key 10 has 10 numeric keys 10a, up-scan key 10b down-scan key 10c, and various functions for selecting. And a preset key 10d for reading out selection signals corresponding to stations preset in advance in a storage device (not shown), as well as other keys for the memory, which is composed of a microcomputer, The connected control device 11 applies a clock signal to the clock signal input terminal 9a of the data register 9 and broadcasts to the data input terminal 9b of the data register 9 in response to the operation of the control key 10. The select signal is applied and the latch signal is applied to the latch signal input terminal 9c of the data register 9. The control device 11 sends the display signal to the frequency display device 12 in which the reception frequency and other parameters are displayed. Supply.

제1도에 도시된 바와같이 구성된 종래 기술의 주파수 합성 수신기에 있어서, 프리셋트 선택 작동은 원하는 방송국에 일치시켜 선택된 하나의 프리셋트 키(10d)를 누르무로써 수행되어 원하는 방송국 주파수와 일치하는 방송국 제어신호가 기억장치로 부터 출력된다. 그후에 제어장치(11)는 4개의 4비트워드(즉16비트)로 구성된 BCD코드 일 수 있고 클릭신호와 동기될 수 있는 방송국 선택신호를 데이타 레지스터(9)에 인가한다. 데이타 레지스터(9)의 시프트레지스터는 방송국 신호를 일시적으로 기억한다. 그후에 이 방송국 선택신호는 제어장치(11)로 부터 데이타 레지스터에 인가된 래치신호에 응답하여 데이타 레지스터(9)의 래치회로에 전송된다. 그 다음 방송국 선택신호에 일치되도록 프로그램 가능한 분주기의 주파수 분주비를 설정하기 위하여 방송국 선택신호는 PPL회로 (4)의 프로그램 가능한 분주기(4c)에 인가된다. 결과적으로 전압제어 발진기(4a)는 원하는 방송국 신호를 수신하도록 적당한 주파수로 국부발진신호(LD)를 발생시킨다.In the prior art frequency synthesizing receiver configured as shown in FIG. 1, the preset selection operation is performed by pressing one preset key 10d selected in accordance with the desired station to match the desired station frequency. The control signal is output from the memory device. The control device 11 then applies a broadcast station selection signal to the data register 9, which can be a BCD code consisting of four 4-bit words (i.e. 16 bits) and can be synchronized with the click signal. The shift register of the data register 9 temporarily stores a broadcast station signal. This broadcast station selection signal is then transmitted from the control device 11 to the latch circuit of the data register 9 in response to the latch signal applied to the data register. The station selection signal is then applied to the programmable divider 4c of the PPL circuit 4 to set the frequency division ratio of the programmable divider to match the station selection signal. As a result, the voltage controlled oscillator 4a generates the local oscillation signal LD at an appropriate frequency to receive the desired broadcast station signal.

예를 들면, 아래로 연속적인 방송국 선택 작동을 성취하도록 수신주파수가 100KHz씩 증분되게(프로그램 가능한 분주기(4c)의 분주비에 있어서 단위 증분에 일치함) 계속 변화된다면, 16비트의 BCD신호는 제어장치(11)로부터 데이타 레지스터(9)에 인가된다. 일반적으로 최초 12비트는 프로그램 가능한 분주기(4c)의 주파수 분주비(주파수의 3자리 유효십진수에 일치하는)를 제어하기 위한 데이타이며, 남아있는 4비트는 비교 주파수와 입력신호에 대한 변화를 위한 데이타이다. 이 16비트 신호는 상기 클럭신호와 동기되는 데이타 레지스터(9)의 시프트 레지스터에 일시적으로 기억되며, 16개클럭신호 후 데이타 레지스터(9)에 인가되는 상기 래치신호에 의하여 래치된다. 따라서 100KHz의 각 단계마다 17개의 클럭신호의 시간을 필요로 한다. 클럭신호주기 2μsec가이라면 이것은 각 단계에 대하여 34μsec에 해당하며 방송국 선택시간은 보다 길어질 수 있다.For example, if the receive frequency continues to change in increments of 100 KHz (corresponding to unit increments in the division ratio of the programmable divider 4c) to achieve continuous station selection operation down, the 16-bit BCD signal is It is applied from the control device 11 to the data register 9. In general, the first 12 bits are data for controlling the frequency division ratio (corresponding to three significant digits of the frequency) of the programmable divider (4c), and the remaining four bits are used to change the comparison frequency and the input signal. Data. This 16-bit signal is temporarily stored in the shift register of the data register 9 which is synchronized with the clock signal, and latched by the latch signal applied to the data register 9 after the 16 clock signals. Therefore, each clock step of 100 KHz requires 17 clock signals. If the clock signal period is 2 mu sec, this corresponds to 34 mu sec for each step and the station selection time may be longer.

더우기 제어장치(마이크로 컴퓨터)(11)의 업/다운 제어가 BCD신호들에 의하여 수행될 때 BCD-2진 변환이 필요하며, 이것은 방송국 선택시간을 추가로 연장시킨다.Furthermore, when the up / down control of the control device (microcomputer) 11 is performed by the BCD signals, BCD binary conversion is required, which further extends the station selection time.

상기된 바와같이, 제1도에 도시된 종래 기술의 합성 수신기에 있어서, 위 또는 아래로 방송국 선택작동을 연속적으로 수행하기 위하여 수신 주파수가 예를들면 100KHz를 한 단계로 계속하여 증분시키는 경우 수신 주파수가 한단계씩 증분될때마다 수신주파수는 수정된 방송국 선택기호와 일치되도록 2진 코드로 변환되며,이 수정된 방송국 선택신호와 일치되도록 2진 코드로 변환되며, 이 수정된 방송국 선택신호는 데이타 레지스터(9)에 2진 코드로 기억되고 그다음 방송국 선택신호는 예를 들어 "1"일 수 있는 프로그램 가능한 분주기(4c)의 주파수 분주비를 한 단계씩 변화시키도록 데이타 레지스터(9)로 부터 프로그램 가능한 분주기에(4c)에 2진 코드로 입력된다.이러한 연속적인 방송국 선택 작동은 긴 시간을 소비한다. 결과적으로 방송국 선택은 신속히 수행될 수 없다.As described above, in the conventional receiver of the prior art shown in FIG. 1, the reception frequency when the reception frequency is continuously incremented by, for example, 100 KHz in one step to continuously perform the station selection operation up or down. Each time is incremented by one step, the received frequency is converted into a binary code to match the modified station selection code, and is converted into a binary code to match the modified station selection signal. 9) is stored as a binary code and the next station selection signal is programmable from the data register 9 to vary the frequency division ratio of the programmable divider 4c, which may be, for example, "1". A binary code is input to the divider 4c. This continuous station selection operation consumes a long time. As a result, broadcast station selection cannot be performed quickly.

제3도를 참조하면,본 발명에 따른 위상고정 루프회로를 구체화한 주파수 합성 수신기의 일실시예가 도시되어 있다. 제3도에 있어서, 제1도의 소자들 방 부품들과 일치하는 소자들 방 부품들과 일치하는 소자들 및 부품들은 동일 참조숫자로 기재되어 있으며 그의 상세한 설명은 되어있다.Referring to FIG. 3, one embodiment of a frequency synthesized receiver incorporating a phase locked loop circuit in accordance with the present invention is shown. In FIG. 3, elements and parts that match the room parts of FIG. 1 are described with the same reference numerals and detailed description thereof.

방송국 선택신호와 클럭신호는 제어장치(11)로 부터 시프트 레지스터(9)에 인가되며 업/다운 변환신호는 제어장치(11)로 부터 업/다운 제어회로(13)의 변환신호의 입력단자(13a)를 경유하여 업/다운 제어회로(13)에 인가된다.여기서 제어장치(11)는 마이크로 컴퓨터로 도시되어 있다. 업/다운 제어회로(13)는 업/다운 계수기를 업 또는다운 상태로 설정하도록 업/다운 계수기(14)의 업/다운 제어신호 입력단자(14b)에 업/다운 제어신호를 공급하는 제1출력단자(13b)를 갖는다. 업/다운 제어회로(13)의 제2출력단자(13c)는 시프트 레지스터(9'(의 게이트 신호입력단자(9g)에게 1게이트 신호를 공급하며, 업/다운 제어회로(13)의 제3출력 단자(13d)는 제어장치(11)로 부터의 래치신호를 그의 타측 입력단자(15b)에 인가되는 OR회로 (15)의 한입력단자(15a)에 제2 게이트 신호를 공급한다. OR회로(15)로부터의 출력신호는 업/다운 계수기(14)의 게이트 신호 입력단자(14g)에 게이트 신호로서 인가된다. 이러한 상태에 있어서, 제1게이트 신호가 업/다운 제어회로(13)의 제2출력단자(13c)로부터 시프트 레지스터(9')의 게이트 신호입력단자(9g)에 인가될때 업/다운 계수기(14)에 계수된 내용은 변화됨이 없이 시프트 레지스터(9')에 전송된다. 또한 업/다운 제어회로(13)의 제3출력단자(13d)로 부터의 제2게이트 신호가 OR회로(15)의 입력단자(15a)에 인가되고, OR회로(15)의 출력단자로부터의 게이트 신호가 업/다운 계수기(14)의 게이트 신호의입력단자(14g)에 인가되도록, 제어장치(11)로 부터 래치신호가 OR회로(15)의 다른 입력단자(15b)에 인가될 때 시프트 래지스터(9')에 기억된 내용은 업/다운 계수기(14)에 변화됨이 없이 전송된다. 제어장치(11)는 업/다운 계수기(14)가 적당히 위 아래로 카운트하도록 업/다운 계수기(14)의 클럭신호 입력단자(14a)에 클럭신호를 공급한다. 업/다운 제어신호 입력단자(14b)에 인가된 신호는 위 또는 아래로 계수방향을 제어한다. 그 다음 업/다운 계수기(14)의 개별적인 출력단자에서 발생한 계수 내용들은 계수 내용들에 따라 프로그램 가능한 분주기(4c)의 주파수 분주비를 제어하도록 프로그램 가능한 분주기(4c)에 방송국 선택신호로서 인가된다. 제3도 실예의 나머지 구조는 제1도에 도시된 종래기술의 구조와 실제로 같다.The broadcasting station selection signal and the clock signal are applied from the control device 11 to the shift register 9, and the up / down conversion signal is input from the control device 11 to the input signal of the conversion signal of the up / down control circuit 13 ( Is applied to the up / down control circuit 13 via 13a. Here, the control device 11 is shown as a microcomputer. The up / down control circuit 13 supplies a first up / down control signal to the up / down control signal input terminal 14b of the up / down counter 14 to set the up / down counter to an up or down state. It has an output terminal 13b. The second output terminal 13c of the up / down control circuit 13 supplies one gate signal to the gate signal input terminal 9g of the shift register 9 'and the third of the up / down control circuit 13 The output terminal 13d supplies a second gate signal to one input terminal 15a of the OR circuit 15 to which the latch signal from the control device 11 is applied to the other input terminal 15b thereof. The output signal from (15) is applied as a gate signal to the gate signal input terminal 14g of the up / down counter 14. In this state, the first gate signal is applied to the first of the up / down control circuit 13. When applied from the two output terminal 13c to the gate signal input terminal 9g of the shift register 9 ', the content counted by the up / down counter 14 is transferred to the shift register 9' without being changed. The second gate signal from the third output terminal 13d of the up / down control circuit 13 is applied to the input terminal 15a of the OR circuit 15, and the OR circuit The latch signal from the control device 11 is applied to the other input terminal of the OR circuit 15 so that the gate signal from the output terminal of (15) is applied to the input terminal 14g of the gate signal of the up / down counter 14. When applied to 15b, the contents stored in the shift register 9 'are transmitted unchanged to the up / down counter 14. The control unit 11 has the up / down counter 14 appropriately up and down. The clock signal is supplied to the clock signal input terminal 14a of the up / down counter 14. The signal applied to the up / down control signal input terminal 14b controls the counting direction up or down. The count contents generated at the individual output terminals of the up / down counter 14 are then applied as a station selection signal to the programmable divider 4c to control the frequency divider ratio of the programmable divider 4c according to the count contents. The remaining structure of the FIG. 3 example is shown in FIG. Below it is actually the same as the structure of the technology.

상기와 같이 구성된 본 발명에 따르면, 원하는 방송국에서 일치한 방송국 선택신호가 원하는 방송국에 일치되도록 기억장치에 미리 프리셋트 되게 하여 원하는 방송국의 한가지 신호를 수신하도록 기억된 방송국 신호로부터 판독될때 원하는 방송국에 해당하는 프리셋트 선택키(10d)의 하나가 제어장치(11)에 신호를 공급하도록 작동된다. 그다음 제어장치(11)는 기억장치로부터 공급되고 원하는 방송국에 해당되는 방송국 선택신호를 공급하는 시프트 레지스터(9')에 클럭신호를 공급한다. 따라서 방송국 선택신호는 시프트 레지스터(9')에 일시적으로 기억된다. 그후 래치신호는 시프트 레지스터(9')에 기억된 방송국 선택신호를 수정없이 업/다운 계수기(14)에 전송하도록 제어장치(11)로 부터 OR회로(15)의 입력단자(15b)를 통하여 OR회로(15)에 인가된다. 업/다운 계수기(14)의 각출력단들에 나타나는 방송국 선택신호는 방송국 선택신호에 일치게되 프로그램 가능한 분주기(4c)의 적당한 주파수 분주비를 만드는 PLL회로(4)내의 프로그램 가능한 분주기(4c)에 인가된다. 그후에 전압제어발진기(4a)로부터의 국부발진신호(LO)의 발주진파수는 원하는 방송국 신호를 수신하도록 변화된다.According to the present invention configured as described above, when a broadcast station selection signal matched by a desired broadcast station is preset in the storage device so as to match the desired broadcast station, the corresponding broadcast station corresponds to the desired broadcast station when it is read from the stored broadcast station signal to receive one signal of the desired broadcast station. One of the preset selection keys 10d is operated to supply a signal to the control device 11. The control device 11 then supplies a clock signal to the shift register 9 'which is supplied from the storage device and supplies a station selection signal corresponding to the desired station. Therefore, the broadcast station selection signal is temporarily stored in the shift register 9 '. The latch signal is then ORed through the input terminal 15b of the OR circuit 15 from the control device 11 to transmit the station selection signal stored in the shift register 9 'to the up / down counter 14 without modification. Is applied to the circuit 15. The program selector 4c in the PLL circuit 4 which makes the appropriate frequency divider ratio of the programmable divider 4c coincide with the station selector signal appearing at each output stage of the up / down counter 14. Is applied to. The ordered frequency of the local oscillation signal LO from the voltage controlled oscillator 4a is then changed to receive the desired broadcast station signal.

수신주파수는 연속적인 방송국 선택작동을 수행하도록 한 단계가 100KHz씩 연속적으로 증분되거나 감소될 수 있다. 수신 주파수가 예를들면 100KHz씩 순차적으로 증가하고 업 방향으로 연속적인 선국 조작을 하는 경우에 대하여 설명하면 다음과 같다. 우선 최초에 제2도의 업 스캔키(10b)를 조작하여 제어장치(11)로부터 업/다운 제어회로(13)의 변환신호 입력단자(13a)에 제4a도에 도시된 시점(t₁)에서 다운으로부터 업으로부터의 절환신호를 공급한다. 그리고 시점(t₂)에 있어서, 이 업/다운 제어회로(13)의 제2의 출력단자로부터 시프트 레지스터(9)의 게이트 신호 입력단자(9g)에 제4b도에 도시된 바와같은 제1게이트 신호를 공급하고, 업/다운 계수기(14)의 내용을 그대로 시프트 래지스터(9')에 전송한다. 이와같이 업/다운 계수기(14)의 내용을 시프트 레지스터(9')에 전송함에 의하여 상기 계수기(14)의 계수모드를 다운모드로부터 업 모드에 변환할 때의 데이타(계수치)의 파괴를 방지할 수 있다. 더우기, 시점(t₃)에 있어서, 상기 업/다운 제어회로(13)의 제1출력단자로부터 업/다운 계수기(14)의 제어신호입력단자(14b)에 제4c도에 도시된 바와 같이 업 제어 신호를 공급하고, 이업/다운 계수기(14)의 동작 모드를 업 상태로 함과 동시에 업/다운 제어회로(13)의 제3의 출력단자로부터 OR회로(15)의 다른 쪽의 입력단자(15a)에 제4d도에 도시된 바와같은 제2의 게이트 신호를 공급한다. 이 OR회로(15)의 출력단자로부터의 업/다운 계수기(14)의 게이트 신호입력단자(14g)에 게이트 신호를 공급하므로서, 시프트 래지스터(9')의 데이타를 업/다운 카운터(14)에 전송한다. 그리고 제4e도의 시점(t₄)에 있어서, 제어장치(11)로부터 업/다운 계수기(14)의 클럭신호입력단자(14a)에 클럭신호를 공급하고, 이 업/다운 계수기(14)의 계수 내용을 순차 "1"씩 증가시킨다. 상기 계수기(14)를 다운 상태로 전환하는 경우에는 다운 스캔키(10c)를 조작함에 의하여 대략 동일하게 하며 계수기(14)의 계수치를 "1"씩 감소시킬 수 있다. 이것은 신호(LO)에 있어서 연속적인 100KHz의 변화를 일으켜 수신 방송국 주파수에 있어서도 비슷한 변화를 일으킨다. 따라서 PLL회로(4)의 프로그램 가능한 분주기(4c)는 100KHz를 한단계로 수신주파수를 연속적으로 변화시키도록 업/다운 계수기(14)의 출력단자들로부터 적당한 방송국 선택 신호들을 공급받는다. 그러므로 프로그램 가능한 분주기(4c)의 주파수 분주비는 변화되며 국부발진신호(LO)의 발진주파수는 연속적인 방송국 선택작동을 이루도록 연속적으로 변화된다.The reception frequency can be incrementally increased or decreased in steps of 100 KHz in order to perform a continuous broadcast station selection operation. A case where the reception frequency is sequentially increased by, for example, 100 KHz, and the continuous tuning operation in the up direction is described as follows. First, the up scan key 10b of FIG. 2 is operated _first , at the time t ₁ shown in FIG. 4A to the conversion signal input terminal 13a of the up / down control circuit 13 from the control device 11; Supply a switching signal from down to up. At the time t ₂ , the first gate as shown in FIG. 4B from the second output terminal of the up / down control circuit 13 to the gate signal input terminal 9g of the shift register 9. The signal is supplied and the contents of the up / down counter 14 are transferred to the shift register 9 'as it is. By transferring the contents of the up / down counter 14 to the shift register 9 'in this manner, it is possible to prevent destruction of data (count value) when the counter mode of the counter 14 is changed from the down mode to the up mode. have. Furthermore, at time t ₃ , the control signal input terminal 14b of the up / down counter 14 is up from the first output terminal of the up / down control circuit 13 as shown in FIG. 4C. The control signal is supplied, the operation mode of the up / down counter 14 is set to the up state, and the other input terminal of the OR circuit 15 is connected from the third output terminal of the up / down control circuit 13. A second gate signal as shown in Fig. 4d is supplied to 15a). By supplying a gate signal to the gate signal input terminal 14g of the up / down counter 14 from the output terminal of the OR circuit 15, the data of the shift register 9 'is transferred to the up / down counter 14 To transmit. At the time point t _{4 of} FIG. 4E, the clock signal is supplied from the control device 11 to the clock signal input terminal 14a of the up / down counter 14, and the counter of the up / down counter 14 is supplied. Increment the contents sequentially by "1". When the counter 14 is switched to the down state, by operating the down scan key 10c, the counter 14 can be made substantially the same, and the counter value of the counter 14 can be decreased by "1". This causes a continuous change of 100 KHz in the signal LO, resulting in a similar change in the frequency of the receiving station. Thus, the programmable divider 4c of the PLL circuit 4 is supplied with appropriate station selection signals from the output terminals of the up / down counter 14 to continuously change the reception frequency in one step of 100 KHz. Therefore, the frequency division ratio of the programmable divider 4c is changed and the oscillation frequency of the local oscillation signal LO is continuously changed to achieve continuous broadcast station selection operation.

선택작동이 업-스캔모드에서 업-스캔모드(다운-스캔모드에서 다운 스캔모드)로 되플이되는 경우에 있어서, 제4a도에 도시된 업/다운 변환신호는 시점(t₁)에서 제어장치(11)로 부터 업/다운 제어회로(13)의 변화신호 입력단자(13a)에 인가되지 않는다. 따라서(t₂)및 (t₃)시점에서 업/다운 제어회로(13)으로부터의 출력신호에 의하여 제어된 업/다운 계수기(14)의 계수내용은 시프트 레지스터(9')에 전송되지 않으며 업/다운 계수기(14)의 상태는 시프트 레지스터(9')의 내용을 업/다운 계수기(14)에 전송하도록 변화되지 않는다. 결과적으로 계수기(14)의 계수내용은 연속적으로 신속히 증분 또는 감소시키기 위하여 제4e도에 도시된 클럭신호는 시점(t₄)에서 제어장치(11)로부터 업/다운 계수기(14)의 클럭신호 입력단자(14a)에 연속적으로 인가된다.In the case where the selection operation is returned from the up-scan mode to the up-scan mode (down scan mode to down scan mode), the up / down conversion signal shown in FIG. 4A is controlled at the time t ₁ . From (11), it is not applied to the change signal input terminal 13a of the up / down control circuit 13. Therefore, the counting contents of the up / down counter 14 controlled by the output signal from the up / down control circuit 13 at the time of (t ₂ ) and (t ₃ ) are not transmitted to the shift register 9 'and The state of the up / down counter 14 is not changed to transfer the contents of the shift register 9 'to the up / down counter 14. As a result, the clock signal shown in FIG. 4E is inputted to the clock signal of the up / down counter 14 from the control device 11 at the time point t ₄ so that the counting content of the counter 14 can be continuously incremented or decreased rapidly. It is applied continuously to the terminal 14a.

상기된 바와같이 본 발명에 따라 업/다운 계수기(14)는 시프트 레지스터(9')와 PLL회로(4)의 프로그램 가능한 분주기(4c)사이에 배열되어 프로그램 가능한 분주기(4c)의 주파수 분주비를 제어하는 방송국 선택신호는 업/다운 계수기(14)로 부터 프로그램 가능한 분주기(4c)에 인가된다.As described above, according to the present invention, the up / down counter 14 is arranged between the shift register 9 'and the programmable divider 4c of the PLL circuit 4 to divide the frequency of the programmable divider 4c. The broadcast station selection signal for controlling the ratio is applied from the up / down counter 14 to the programmable divider 4c.

더우기 본발명의 실시예에 따르면, 업/다운 계수기(14)의 계수내용은 제어장치(11)로 부터 업/다운 제어회로(13)의 입력단자(13a)에 인가된 업/다운 변환신호에 따라 시프트 레지스터(9')에 수정없이 전송된다. 결과적으로, 시프트 레지스터(9')에 기억된 데이타를 점검하는데 사용되는 점검(check) 단자(9d)가 시프트 레지스터(9')에 설치된다면, 시프트 레지스터(9')의 계수 내용은 점검단자(9d)로 부터 언제든지 얻어질 수 있으며, 업/다운 계수기(14)의 현재 계수 내용은 수신 주파수의 표시를 하도록 사용될 수 있다. 더우기 본 발명에 따라 각 단계에서 내용의 증분 및 감소를 기억시킬 필요가 없기 때문에 제어장치(11)의 데이타기억 공간은 최초로 유지될 수 있거나 다른 기능을 위해 보존될 수 있다.Furthermore, according to the embodiment of the present invention, the counting content of the up / down counter 14 is applied to the up / down conversion signal applied from the control device 11 to the input terminal 13a of the up / down control circuit 13. Therefore, it is transferred to the shift register 9 'without modification. As a result, if the check terminal 9d used to check data stored in the shift register 9 'is provided in the shift register 9', the count content of the shift register 9 'is checked. It can be obtained at any time from 9d), and the current count content of the up / down counter 14 can be used to indicate the reception frequency. Furthermore, the data storage space of the control device 11 can be maintained for the first time or can be reserved for other functions, since it is not necessary to remember the increment and decrement of the content at each step in accordance with the present invention.

상기 설명의 전체에 걸쳐서 "증분(increment)"이란 용어는 일반적으로 상향계수 및 하향계수를 포함하는 것으로 사용된다.Throughout the above description, the term "increment" is generally used to include the up and down coefficients.

본 발명에 따른 주파수 합성 수신키의 시프트 레지스터(9'), 업/다운 제어회로(13)및 업/다운 계수기(14)의 실제적인 일실시예가 제5도에 도시되었으며 제3도의 부분들과 일치하는 부분들은 그의 참조번호와 동일하며 이들의 상세한 설명은 생략되어 있다.One practical embodiment of the shift register 9 ', up / down control circuit 13 and up / down counter 14 of the frequency synthesized receive key according to the present invention is shown in FIG. 5 and the parts of FIG. Corresponding parts are identical to their reference numerals and their detailed descriptions are omitted.

제5도에 있어서, A₁,A₂,A₃…A_i는 업/다운 계수기(14)를 형성하는 T형(트리거형) 플립플롭 회로들이며 B₁,B₂,B₃,…B_i는 시프트 레지스터(9')를 형성하는 D형 플립플롭회로 들이고 C₁,C₂,C₃및 C₄는 업/다운 제어회로(13)를 형성하는 D-형 플립플롭 회로들이다. 클럭신호 입력단자(16)는 D형 플립플롭회로(C₁)내지(C₄)에 개별적으로 접주되며 클럭신호 입력단자(9a)는 D형 플립플롭 회로(A₁)내지 (A_i)에 개별적으로 접속된다.In FIG. 5, A ₁ , A ₂ , A ₃ . A _i are T type (trigger type) flip-flop circuits forming the up / down counter 14 and B ₁ , B ₂ , B ₃ ,. _Bi is D-type flip-flop circuits forming the shift register 9 'and C ₁ , C ₂ , C ₃ and C ₄ are D-type flip-flop circuits forming the up / down control circuit 13. The clock signal input terminal 16 is individually connected to the D-type flip-flop circuits C ₁ to C ₄ , and the clock signal input terminal 9a is connected to the D-type flip-flop circuits A ₁ to A _i . Are connected individually.

Claims

A reference signal oscillator 4e for providing a reference oscillation signal; A voltage controlled oscillator (4a) having an output for providing an output oscillation signal having a frequency determined by an error signal applied to the voltage controlled oscillator; A programmable divider 4c connected to the output of the voltage controlled oscillator for providing a divided signal, having a programmable divide ratio and having a control terminal for receiving a programming control signal for programming the divide ratio; And a phase comparator 4d having an output for receiving the divided signal and the reference oscillation signal and providing an error signal in response to their phase difference, and receiving a clock pulse signal and a selection signal synchronized with the same. A synthesized receiver composed of a PLL circuit having a shift register 9 'for providing a programming control signal, wherein a selection signal is transmitted from the counter to a register or from the register to a counter during a mode change of the counter, In response to up / down controlling the ratio of the programmable divider And a counter (14) coupled between the control terminal of the programmable divider (4c) and the output of the support register (9 ').