KR830002524B1

KR830002524B1 - Binary divider integrated circuit

Info

Publication number: KR830002524B1
Application number: KR1019800002949A
Authority: KR
Inventors: 알베르트 고배르트 게오르그
Original assignee: 엔. 브이. 필립스 글로아이람펜 파브리켄; 디. 제이. 삭커스
Priority date: 1980-07-25
Filing date: 1980-07-25
Publication date: 1983-11-07
Also published as: KR830003993A

Abstract

내용 없음.No content.

Description

Binary divider integrated circuit

제 1 도는 본 발명에 의한 실시예의 회로도.1 is a circuit diagram of an embodiment according to the present invention.

제 2 도는 본 회로의 동작을 도시하는 전압대 시간도.2 is a voltage versus time diagram illustrating the operation of the present circuit.

제 3 도는 본 회로의 집적된 후의 설계도.3 is a schematic view of the integrated circuit of the present circuit.

본 발명은 한 쌍의 교차 결합된 제 1 트랜지스터에 관한 것으로 그트랜지스터의 콜렉터는 한쌍의 교차 결합된 제 2 트랜지스터에 연결되어 분할된 신호가 인가된다. 본 발명의 목적은 특히 고주파수 신호에 적당하고 더우기 극히 소형으로 설계되어 쉽게 집적될 수 있는 분할기회로를 제공하는 데에 있다.The present invention relates to a pair of cross-coupled first transistors in which the collector of the transistor is connected to the pair of cross-coupled second transistors to which a divided signal is applied. It is an object of the present invention to provide a divider circuit which is particularly suitable for high frequency signals and which is also extremely compact in design and which can be easily integrated.

필립스 기술 평론지 1978/79, 제 2 권 54페이지 등에 고주파에 대해 적당한 여러 형태의 주파수 분할기의 포괄적인 논설이 공포된다. 특히 56페이지의 제 2 도는 공지된 마스터 슬레이브(Master-slave) 원리의 일예를 도시한다. 그러나 이 도면에 회로는 매우 복잡하므로 집적시에 큰 공간을 요구한다.The Philips Technical Review 1978/79, Volume 2, page 54 contains a comprehensive discussion of the various types of frequency dividers suitable for high frequencies. In particular, Figure 2 on page 56 shows an example of the known master-slave principle. However, the circuit in this figure is very complicated and requires a large space for integration.

이러한 관점에서 본 발명은 전류 소모가 대체로 적고 따라서 보다 경제적인 회로를 산출해 준다. 이것은 제 1 트랜지스터 쌍의 콜렉터가 저항을 통하여 제 2 트랜지스터 쌍의 에미터에 연결되고, 분할된 신호가 제 2 트랜지스터 쌍의 보조 에미터에 인가되는 것을 특징으로 한다.In this respect, the present invention results in a circuit which is generally less current consuming and thus more economical. It is characterized in that the collector of the first pair of transistors is connected via a resistor to the emitter of the second pair of transistors and the divided signal is applied to the auxiliary emitter of the second pair of transistors.

본 발명은 첨부된 도면을 참조하여 더욱 자세히 설명되어질 것이다.The invention will be explained in more detail with reference to the accompanying drawings.

제 1 도에 도시된 회로는 한쌍의 제 1 트랜지스터들(1 및 2)을 포함하는 그것의 콜렉터들과 베이스들은 서로 교차 결합되어 Eccles-Jordan 플립플롭을 이룬다. 본 발명에 의하면, 교차 결합된 한쌍의 제 2 트랜지스터들(3 및 4)은 각각 저항들(7 및 8)을 통하여 트랜지스터들(1 및 2)의 각각의 콜렉터에 교차결합된 에미터들(5 및 6)을 가지며, 분할된 신호는 트래지스터(11)를 통하여 상기 제 2 트랜지스터 쌍의 각각의 보조에미터들(9 및 10)에 인가된다. 트랜지스터들(1 및 2)의 공통에미터선은 전류원(12)을 포함하고 트랜지스터들(3 및 4)의 콜렉터 회로는 각각의 저항들(13 및 14)을 포함하며 그곳을 교차하여 신호가 얻어져 분할된 신호의 반(half) 주파수를 갖게 된다. 즉 예를 들면 1 : 4와 같은 큰 분할계수가 요구될 경우 이것은 파이링 업(piling up)에 의해 간단히 실현될 수 있다. 그 경우에 저항들(13 및 14)은 전원 공급 단자+V_B로 통하지 않고, 분리 트랜지스터들(15 및 16)로 통하게 되는데 여기서 트랜지스터들(15 및 16)의 베이스는 고정전압에 연결되고, 한 트랜지스터(16)의 콜렉터는 교차 결합된 트랜지스터(1'-2')의 에미터에 연결되는데, 상기 트랜지스터(1'-2')의 콜렉터들은 각각 저항들(7' 및 8')을 통하여 교차 결합된 트랜지스터들(3' 및 4')의 에미터에 각각 연결되고, 다른 분리트랜지스터(15)의 콜렉터는 상기 트랜지스터들(3', 4')의 보조 에미터로 통하게 된다. 최적 작동을 위해 저항들(7 및 8)의 값은 저항들(13 및 14)의 값에 대략 2'/2배 정도는 되어야만 한다. 회로의 작동은 아래와 같다.The circuit shown in FIG. 1 has its collectors and bases comprising a pair of first transistors 1 and 2 cross coupled to each other to form an Eccles-Jordan flip-flop. According to the invention, a pair of cross-coupled second transistors 3 and 4 are respectively cross-coupled emitters 5 and 8 through resistors 7 and 8 to the respective collectors of transistors 1 and 2. 6), the divided signal is applied through the transistor 11 to the respective auxiliary emitters 9 and 10 of the second transistor pair. The common emitter line of transistors 1 and 2 comprises a current source 12 and the collector circuit of transistors 3 and 4 comprises resistors 13 and 14 respectively and intersect therein to obtain a signal. This results in a half frequency of the divided signal. In other words, if a large division factor such as 1: 4 is required, this can be realized simply by piling up. In that case, the resistors 13 and 14 do not go to the power supply terminal + V _B , but to the isolation transistors 15 and 16, where the base of the transistors 15 and 16 is connected to a fixed voltage, The collector of transistor 16 is connected to the emitter of cross-coupled transistors 1'-2 ', the collectors of transistors 1'-2' crossing through resistors 7 'and 8', respectively. Connected to the emitters of the coupled transistors 3 'and 4', respectively, the collector of the other isolation transistor 15 is led to the auxiliary emitters of the transistors 3 'and 4'. For optimal operation the value of resistors 7 and 8 should be approximately 2 '/ 2 times the value of resistors 13 and 14. The operation of the circuit is as follows.

우선 트랜지스터들(1 및 3)은 도통되고 트랜지스터들(2 및 4)은 차단(cut of)되었다고 가정해 보자. 입력(31)상의 신호전압이 증가되는 순간에서 트랜지스터(11)가 턴은 되는 순간까지, 트랜지스터(1)를 통하는 전류는 감소한다. 트랜지스터(3)의 2개의 에미터들도 인가되는 전류의 합, 즉 에미터(9)를 거쳐 인가된 트랜지스터(11)를 통한 전류와 에미터(5)를 거쳐 인가된 트랜지스터(1)를 통한 전류의 합은 사실상 일정하고 전류원(12)에 의해 공급되는 총 전류와 같다. 그러므로 저항(14)을 거쳐 트랜지스터(3)의 베이스 및 2 개의 에미터들(5 및 9)은 고전위에서 유지된다. 트랜지스터(1)를 통한 전류가 감소하므로써 저항(7)양단의 전압강하도 역시 감소하게 되어, 트랜지스터(2)의 베이스 전압은 증가하게 되고 이 트랜지스터는 턴온되게 된다.First assume that transistors 1 and 3 are conductive and transistors 2 and 4 are cut of. The current through the transistor 1 decreases from the moment the signal voltage on the input 31 is increased to the moment the transistor 11 is turned. The two emitters of transistor 3 are also the sum of the currents applied, that is, the current through transistor 11 applied via emitter 9 and the current through transistor 1 applied via emitter 5. The sum of is substantially constant and equals the total current supplied by the current source 12. Thus, via the resistor 14 the base of the transistor 3 and the two emitters 5 and 9 are held at high potential. As the current through the transistor 1 decreases, the voltage drop across the resistor 7 also decreases, so that the base voltage of the transistor 2 increases and the transistor turns on.

트랜지스터(4)의 베이스 전압이 트랜지스터(3)의 베이스 전압에 비해 비교적 낮기 때문에, 에미터(6)상의 전압은 비교적 낮게 되며, 따라서 트랜지스터(2)가 턴온될때 콜렉터에미터 전압과 트랜지스터(1)의 베이스 에미터 전압은 급속히 낮게 되어 트랜지스터(1)는 완전히 차단된다. 만일 뒤에 트랜지스터(11)이 입력 신호에 의해 차단된다면 트랜지스터(3)은 어느 전류도 결코 수신하지 않을 것이다. 그러나 트랜지스터(4)는 그의 에미터(6)를 통하여 어떠한 전류를 수신하는데 이는 트랜지스터(2)가 도통되기 때문이다. 이러한 결과로 인하여, 저항(14) 양단의 전압 강하는 저항(13) 양단보다 더욱 커지게 되어 트랜지스터(3)은 턴오프되고 트랜지스터(4)는 턴온 된다. 그러므로, 트랜지스터들(2 및 4)은 도통하게 되고 트랜지스터들(1 및 3)은 차단되게 된다.Since the base voltage of the transistor 4 is relatively low compared to the base voltage of the transistor 3, the voltage on the emitter 6 becomes relatively low, thus the collector emitter voltage and the transistor 1 when the transistor 2 is turned on. The base emitter voltage of is rapidly lowered so that the transistor 1 is completely shut off. If transistor 11 is later blocked by an input signal, transistor 3 will never receive any current. However, transistor 4 receives some current through its emitter 6 because transistor 2 is conductive. As a result of this, the voltage drop across the resistor 14 becomes greater than that across the resistor 13 such that the transistor 3 is turned off and the transistor 4 is turned on. Therefore, the transistors 2 and 4 become conductive and the transistors 1 and 3 are blocked.

회로의 대칭성에 기인하여 트랜지스터(11)을 일시적으로 턴은 시키는 그 다음의 입력 신호 펄스는 상술한 바와 유사한 순서로 시작될 것이다. 그러나 트랜지스터들(1 및 3)은 차단상태에서 도통상태로 변하게되고 트랜지스터들(2 및 4)은 도통상태에서 차단 상태로 변하게 됨에 따라 전주기 분할이 완성된다.Due to the symmetry of the circuit, the next input signal pulse to temporarily turn transistor 11 will begin in a similar order as described above. However, as the transistors 1 and 3 change from the blocked state to the conduction state and the transistors 2 and 4 change from the conduction state to the disconnection state, the full period division is completed.

유사한 방법으로, 분기(15) 혹은(16)은 교대로 도통되는데, 즉 전류는 각각 트랜지스터들(3 및 4)의 보조 에미터중의 하나에 또는 주(main) 에미터중의 하나에 인가되고, 따라서 1 : 4로 분할된 주파수를 가진 신호는 이들 트랜지스터의 콜렉터상에서 얻어진다. 이러한 파일링 업 처리는 여러번 반복되어 진다.In a similar manner, branches 15 or 16 are alternately conducted, ie current is applied to one of the auxiliary emitters of transistors 3 and 4 or to one of the main emitters, respectively. Thus, signals with frequencies divided by 1: 4 are obtained on the collectors of these transistors. This filing up process is repeated several times.

트랜지스터들(3 및 4)의 에미터들(5 및 6)을 각각 전류원들(21 및 22)을 통하여 전원 공급 단자 -V_B로 접속시킴에 의해, 전류원(12)의 전류에 대략 0.01배로 셋트되고 고주파 작용은 더욱 개량되어 진다.By connecting the emitters 5 and 6 of the transistors 3 and 4 to the power supply terminal -V _B via the current sources 21 and 22, respectively, approximately 0.01 times the current of the current source 12 is set. High frequency action is further improved.

제 2 도는 시간의 함수로써 제 1 도의 회로내에 여러점에 대한 전압을 나타내주는데, V_b11은 주파수가 트랜지스터(11)의 베이스상에서 분할된 신호 전압을 나타내주고, V_C3은 트랜지스터(3)의 콜렉터 전압이며, V_C1은 트랜지스터(1)의 콜렉터상의 전압이다. 마지막으로, I_C15는 더 큰 분할계수가 요구되는 경우에서의 트랜지스터(15)를 통하는 전류를 나타낸다.FIG. 2 shows the voltage at several points in the circuit of FIG. 1 as a function of time, where V _b11 represents the signal voltage whose frequency is divided on the base of transistor 11, and V _C3 is the collector of transistor 3. V _C1 is the voltage on the collector of the transistor 1. Finally, I _C15 represents the current through transistor 15 in the case where a larger division coefficient is required.

제 3 도는 제 1 도의 여로 회로 소자가 접적되어 입는 반도체 몸체의 설계도이다. 참조번호는 제 1 도내에 사용된 것과 일치하며, 부호 e, b 및 c는 각각 관련 트랜지스터의 에미터, 베이스 및 콜렉터를 표시한다. 극도로 소형의 회로 장치에 기인하여 이 설계는 매우 소형으로 될 수 있음은 명백해 지게 된다.FIG. 3 is a design diagram of a semiconductor body to which the traveling circuit elements of FIG. 1 are worn. Reference numerals coincide with those used in FIG. 1, and the symbols e, b and c denote the emitter, base and collector of the relevant transistor, respectively. It is evident that due to the extremely small circuit arrangement this design can be made very compact.

Claims

In a binary divider integrated circuit having the collectors of the cross-coupled first transistor pairs 1 and 2 connected to the cross-coupled second transistor pairs 3 and 4, wherein the divided signal is applied.

The collectors of the first pair of transistors 1 and 2 are connected to the pair of transistors via resistors 7 and 8 and the divided signal is the secondary emitters 9 and 10 of the second pair of transistors 3 and 4. A binary divider integrated circuit adapted to be applied to.