KR830000140Y1 - Frame by Frame and Noise Eliminator Circuit for VTR - Google Patents

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KR830000140Y1
KR830000140Y1 KR2019820007730U KR820007730U KR830000140Y1 KR 830000140 Y1 KR830000140 Y1 KR 830000140Y1 KR 2019820007730 U KR2019820007730 U KR 2019820007730U KR 820007730 U KR820007730 U KR 820007730U KR 830000140 Y1 KR830000140 Y1 KR 830000140Y1
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우세민
이재경
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삼성전자공업주식회사
강진구
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Abstract

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Description

VTR용 프레임 바이 프레임(Frame by Frame) 및 노이즈 제거(Noise eliminator) 회로Frame by Frame and Noise Eliminator Circuit for VTR

제1도는 본 고안의 프레임 바이 프레임 및 노이즈 제거회로도.1 is a frame-by-frame and noise cancellation circuit of the present invention.

제2(a)도는 본 고안의 프레임 바이 프레임 회로에 있어서, 구형파 발생용 IC의 출력파형도.2 (a) is an output waveform diagram of an IC for square wave generation in the frame-by-frame circuit of the present invention.

제2(b)도는 본 고안의 프레임 바이 프레임 회로에 있어서, 듀티 사이클(duty cycle) 조정용 IC 에 있어서의 입형파형도.Fig. 2 (b) is a standing waveform diagram of an IC for duty cycle adjustment in a frame-by-frame circuit of the present invention.

제2(c)도는 본 고안의 프레임 바이 프레임 회로에 있어서, 듀티사이클 조정용 IC의 타임신호 파형도.2C is a time signal waveform diagram of an IC for duty cycle adjustment in a frame-by-frame circuit of the present invention.

제2(d)도는 본 고안의 프레임 바이 프레임 회로에 있어서, 듀티사이클 조정용 IC의 출력파형도.2 (d) is an output waveform diagram of an IC for duty cycle adjustment in a frame-by-frame circuit of the present invention.

제2(e)도는 본 고안의 프레임 바이 프레임 회로에 있어서, 반전용 IC로 반전된 출력파형도.Figure 2 (e) is an output waveform diagram inverted by the inverting IC in the frame-by-frame circuit of the present invention.

제2(f)도는 본 고안의 프레임 바이 프레임 회로에 있어서, 앤드게이트의 스틸(still)제어입력 파형도.2 (f) is a still control input waveform diagram of an AND gate in the frame-by-frame circuit of the present invention.

제2(g)도는 본 고안의 출력부 트랜지스터의 베이스에 인가되는 입력파형도.Figure 2 (g) is an input waveform diagram applied to the base of the output transistor of the present invention.

제2(h)도는 본 고안 출력부의 트랜지스터 콜렉터에서 출력되는 출력파형도.2 (h) is an output waveform diagram output from the transistor collector of the output unit of the present invention.

제3도는 통상의 정지화상시의 노이즈 상태도.3 is a noise state diagram during normal still image.

제4(a)도는 FM 신호 파형도.4 (a) is an FM signal waveform diagram.

제4(b)도는 본 고안의 노이즈 제거회로에 있어서 DOC 펄스 파형도.4 (b) is a DOC pulse waveform diagram in the noise cancellation circuit of the present invention.

제4(c)도는 본 고안의 노이즈 제거회로에 있어서, 감지앰프(Amp)용 IC의 출력파형도.4 (c) is an output waveform diagram of an IC for a sensing amplifier in the noise cancellation circuit of the present invention.

제5(a)도는 본 고안의 노이즈 제거회로에 있어서, 앤드 게이트의 출력파형도.5 (a) is an output waveform diagram of an AND gate in the noise cancellation circuit of the present invention.

제5(b)도는 본 고안의 노이즈 제거회로에 있어서 모듈로 16카운터(Modulo 16 Counter)용 IC의 출력파형도.Fig. 5 (b) is an output waveform diagram of an IC for a modulo 16 counter in the noise canceling circuit of the present invention.

제6(a)도는 본 고안의 노이즈 제거회로에 있어서 앤드 게이트의 출력파형도.6 (a) is an output waveform diagram of an AND gate in the noise canceling circuit of the present invention.

제6(b)도는 본 고안의 노이즈 제거회로에 있어서 모듈로 16카운터용 IC의 출력파형도.Fig. 6 (b) is an output waveform diagram of a modular 16-counter IC in the noise cancellation circuit of the present invention.

제6(c)도는 본 고안의 노이즈 제거회로에 있어서, 듀티사이클 조정용 IC의 출력인 샘플링(Sampling) 펄스 파형도.Fig. 6 (c) is a sampling pulse waveform diagram that is an output of a duty cycle adjustment IC in the noise cancellation circuit of the present invention.

제6(d)도는 본 고안의 노이즈 제거회로에 있어서, 지연타이머용 IC에서의 출력파형도.Fig. 6 (d) is an output waveform diagram of the delay timer IC in the noise cancellation circuit of the present invention.

제6(e)도는 본 고안의 노이즈 제거회로에 있어서, 릴레이 스위치가 노말(NORMAL: N) 동작시의 반전용 IC 입력파형도.Fig. 6 (e) is an inverting IC input waveform diagram when a relay switch is operated normally in a noise canceling circuit of the present invention.

제6(f)도는 본 고안의 노이즈 제거회로에 있어서, 릴레이 스위치가 노말동작시의 반전용 IC 출력파형도..Fig. 6 (f) is an inverting IC output waveform diagram in the noise canceling circuit of the present invention when the relay switch is in normal operation.

제6(g)도는 본 고안의 스틸제어동작시 프레임 바이 프레임 회로부의 앤드 게이트의 출력파형도.6 (g) is an output waveform diagram of an end gate of a frame-by-frame circuit part in a steel control operation of the present invention.

제6(h)도는 본 고안의 출력부 앤드 게이트의 입력신호 파형도.6 (h) is an input signal waveform diagram of an output part and a gate of the present invention.

제6(i)도는 출력부의 켑스턴 디스크리미네이터(Capstan Discriminator)용 IC에서의 출력파형도.6 (i) is an output waveform diagram of an IC for a capstan discriminator of an output unit.

본 고안은 VTR에 있어서 사용자가 화면을 순간순간 정지시키므로서, 화상의 순간적인 모습을 세밀하게 관찰할 수 있고, 정지화상에서 화상잡음이 발생치 않도록 한 프레임 바이 프레임 및 노이즈 제거회로에 관한 것이다.The present invention relates to a frame-by-frame and noise canceling circuit in which the user can freeze the instantaneous state of an image in a VTR, and thus prevents image noise from occurring in a still image.

종래의 VTR에서도 정지화상을 볼 수 있는 장치가 있었으나, 이들은 회로가 복잡하고 생산성이나 아프터 써비스 과정에서 불편하며, 정지상태에서 테이프상의 트랙(Track)이 중앙에 맞지 않아 노이즈가 발생하게 되는 등의 결점이 있었다.Even in the conventional VTR, there are devices that can view still images, but they are complicated in circuits and are inconvenient in productivity or after-sales service, and noises are generated because tracks on the tape are not centered in the stationary state. There was this.

본 고안은 이러한 문제점을 해소시킬 수 있도록 한 것으로, 이하 본 고안의 작동과 원리를 실시도면에 따라 상세히 설명하면 다음과 같다.The present invention is intended to solve this problem, the operation and principle of the present invention will be described in detail according to the embodiment.

즉, 제1도에 도시된 바와 같이 본 고안을 프레임 바이 프레임 회로 (가)와 노이즈 제거회로 (나) 및 출력부 (다)로 구성함에 있어서, 프레임 바이 프레임회로 (가)는 구형파 발생용 IC(I5A)와 듀티사이클 조정용 IC(I5B) 사이에 프레임 바이 프레임(F/F) 스위치(SW1)를 삽설하고, 이 IC(I5A)와 IC(I5B)는 한개의 IC(I5: LM 556(I5A& B))로 구성되어 있으며, IC(I5)에서의 신호가 반전용 IC(I1: MM 7404)를 통해 앤드게이트(A1)의 한입력에 F/F 신호로서 제공되고, 다른 입력은 스틸(Still) 제어신호(ST)가 인가되도록 하며, 듀티사이클 조정용 IC(I5B) 외부에 주기조정용 저항(R1) 및 콘덴서(C1)를 결합하여 구성한 후, 이 프레임 바이 프레임회로 (가)의 앤드게이트(A1)의 출력이 출력부 (다) 앤드게이트(A2)의 한 입력에 인가되도록 연결하고, 노이즈 제거회로 (나)는 감지앰프(Sense Amp)용 IC(I6: LM 1815)의 입력에 DOC 펄스, 듀티사이클조정용 IC(I7: LM 555) 의 입력에는 레퍼런스 펄스(Reference Pulse 30Hz)(F/FS)가 인가되도록 연결하며, 이 두 IC(I6)(I7)의 출력이 앤드게이트(A3)에 입력되도록 연결하고, 이 앤드게이트(A3)의 출력이 모듈로 16카운터용 IC(I11: MM 7493) 및 듀티사이클 조정용IC(I8: LM 555), 지연타이머용 IC(I10: LM 555)를 각기 거쳐 릴레이(Ry)의 에너자이징(Energyzing) 코일에 연결되며, 이 코일의 일측은 접지하고, 지연타이머용 IC(I10)의 일측에는 프레임 바이 프레임 회로 (가)의 F/F 스위치(SW1)와 연동되어 반대로 동작하는 리세트스위치(SW2)를 전원(Vcc)과의 사이에 삽설하며, 듀티사이클조정용 IC(I7)에서 인출한 한선에 릴레이접점(a)을, 또한 일측접점(b)은 접지하고, 두 접점(a)(b) 사이에 고정접점(c)을 형성하며, 이 고정접점(c)으로 유입된 신호가 반전용 IC(I2)에 인가되도록 연결하며, 듀티사이클 조정용 IC(I7), (I8)에 각기 저항(R2)(R3) 및 콘덴서 (C2), (C3)를 각기 조합연결시켜서 구성되고, 이 노이즈 제거회로 (나)의 반전용 IC(I2) 출력이 출력부 (다)의 앤드 게이트(A2) 타측 입력으로 인가되도록 연결하여, 이 앤드 게이트(A2) 출력이 캡스턴 모우터(M)를 제어하는 트랜지스터(Tr1)의 베이스에 인가되도록 연결하고, 이 트랜지스터(Tr1)의 콜렉터가 캡스턴 디스크 리미네이터용 IC(I3: CD 4070) 및 모우터 드라이브 앰프(Drive Amp)용 IC(I4: MM 7486) 사이에 연결되도록 하여서 구성된 것이다.That is, as shown in FIG. 1, when the present invention is composed of a frame-by-frame circuit (A), a noise canceling circuit (B), and an output unit (C), the frame-by-frame circuit (A) is a square wave generation IC. A frame-by-frame (F / F) switch (SW 1 ) is inserted between (I 5A ) and the duty cycle adjustment IC (I 5B ), and this IC (I 5A ) and IC (I 5B ) have one IC (I 5 : LM 556 (I 5A & B)), and the signal from IC (I 5 ) is F / F to one input of AND gate (A 1 ) through inverting IC (I 1 : MM 7404). It is provided as a signal, and the other input allows a still control signal (ST) to be applied, and is configured by combining a cycle adjusting resistor (R 1 ) and a capacitor (C 1 ) outside the duty cycle adjusting IC (I 5B ). And the output of the AND gate A 1 of the frame-by-frame circuit (A) is applied to one input of the output unit (C) AND gate A 2 , and the noise canceling circuit (B) is a sense amplifier. Connect the DOC pulse to the input of the (Sense Amp) IC (I 6 : LM 1815) and the reference pulse (Reference Pulse 30Hz) (F / FS) to the input of the duty cycle adjustment IC (I 7 : LM 555). , the two IC (I 6) (I 7 ) the output aND gate (a 3) connected to be input to, and the aND gate (a 3) output by the module IC for 16 counter in the (I 11: MM 7493) And a duty cycle adjustment IC (I 8 : LM 555) and a delay timer IC (I 10 : LM 555), respectively, connected to the energizing coil of the relay Ry, and one side of the coil is grounded and delayed. On one side of the timer IC (I 10 ), a reset switch (SW 2 ) interoperating with the F / F switch (SW 1 ) of the frame-by-frame circuit (A) is inserted between the power supply (Vcc) and , The relay contact (a) is connected to one line drawn out from the duty cycle adjusting IC (I 7 ), and the one contact (b) is grounded, and a fixed contact (c) is formed between the two contacts (a) and (b). This fixed contact (c ) Is connected to the inverting IC (I 2 ) to be applied, and the resistance (R 2 ) (R 3 ) and the condenser (C 2 ), respectively to the duty cycle adjusting IC (I 7 ), (I 8 ), (C 3 ) are connected to each other, and the inverting IC (I 2 ) output of the noise canceling circuit ( b ) is connected to be applied to the other input of the end gate (A 2 ) of the output section (c). The output of the AND gate A 2 is applied to the base of the transistor Tr 1 controlling the capstan motor M, and the collector of the transistor Tr 1 is the IC for the capstan disk limiter (I 3 : CD). 4070) and the IC for motor drive amplifier (I 4 : MM 7486).

이와 같은 본 고안은 제1(a)도와 같이 구형파 발생용 IC(I5A)에서 발생된 구형파 출력은 F/F용 스위치(SW1)를 눌렀을때(이때는 차후에 설명되는 노이즈 제거회로부 (나)의 지연타이머용 IC(I10)의 리세트 스위치(SW2)가 개방되어 지연타이머용 IC(I10)의 출력은 High 상태를 유지하며, 이 High상태 출력이 릴레이 코일(Ry)을 동작시켜 스위치가 고정접점(c) 및 접점(b)에 연결된 노말오픈(N. O)상태가 되어 받전용 IC(I2)의 출력은 항시 High 상태를 유지하게 된다), 듀티사이클 조정용 IC(I5B)의 트리거 입력으로 인가되며, IC(I5B)의 출력은 부성의 트리거신호에 의하여 결정되어 상태변화를 일으킨다. 이때의 상태를 제2도의 입출력 파형도에서 살펴보면, (가)와 같은 구형파 발생용 IC(I5A)의 출력이 저항(R1), 콘덴서(C1)로 미분되어져 (나)와 같이 바뀌며, 다시 듀티사이클 조정용 IC(I5B)에서 (다)와 같이 부성의 트리거 신호로 변환된후 (다)와 같은 출력파형을 내보내게 된다.The present invention has a square wave output generated by the square wave generating IC (I 5A ) as shown in FIG. 1 (a) when the F / F switch SW 1 is pressed (in this case, the noise canceling circuit section (B) described later). a reset switch (SW 2) of the delay timer IC (I 10) for the open output of the delay timer IC (I 10) for maintains the High state to the High state output operation of the relay coil (Ry) switch Becomes the normally open (N.O) state connected to the fixed contact point (c) and the contact point (b) so that the output of the receiving IC (I 2 ) is always kept high), and the duty cycle adjustment IC (I 5B ) It is applied to the trigger input of, and the output of IC (I 5B ) is determined by the trigger signal of negative to cause the state change. Referring to the state at this time in the input / output waveform diagram of FIG. 2, the output of the square wave generating IC (I 5A ) as shown in (A) is differentiated into the resistor (R 1 ) and the condenser (C 1 ) and is changed to (B). The duty cycle adjustment IC (I 5B ) is converted into a negative trigger signal as shown in (C), and then an output waveform as shown in (C) is emitted.

이때 이 듀티사이클 조정용 IC(I5B)의 출력파형의 펄스폭은 외부에 부착된 저항(R1)과 콘덴서(C1)의 시정수(Time Constant)에 의해 결정된다.At this time, the pulse width of the output waveform of the duty cycle adjusting IC I 5B is determined by the time constant of the resistor R 1 and the capacitor C 1 attached to the outside.

즉 시정수(T)=1.1 R1C1 Time constant (T) = 1.1 R 1 C 1

이 IC(I5B)의 출력은 반전용 IC(I1)에 의해서 반전되어 앤드게이트(A1)의 한 입력으로 공급되고, 앤드게이트(A1)의 다른 입력에는 스틸제어신호(ST)가 공급되어지며, 이들 두 신호에 따른 앤드게이트(A1)의 출력은 직접 캡스턴 모우터(M)를 제어하는 트랜지스터(Tr1)를 작동하는 신호로 공급하는데, 캡스턴 모우터(M)의 작동은 F/F 스위치(SW1)를 누르면 듀티사이클 조정용 IC(I5B)의 출력이 High 상태나 Low 상태의 계속된 프레임 주기를 가진 구형파가 공급되고, 이 신호는 반전용 IC(I1)에서 반전되어 앤드게이트(A1)의 한 입력에 인가되며, 이 앤드게이트(A1) 타측 입력이 스틸 제어신호(ST)가 High 상태로 유지될때, 앤드게이트(A1)의 출력은 High 상태 및 Low 상태의 교번된 출력이 나타나며, 이러한 교번된 구형파 출력은 출력부(다) 앤드게이트(A2)의 한입력으로 제공되며, 이 앤드게이트(A2) 타측 입력은, 차후에 설명되는 노이즈 제거회로 (나)의 릴레이 스위치가 고정접점(c)과 접점(b)에 붙어있는 노말오픈(N.O)된 상태에 있으므로, 반전용 IC(I2)의 출력은 계속 High 상태를 유지하여 앤드게이트(A2) 타측입력에 제공되므로, 앤드게이트(A1)의 출력이 High 상태일때는 출력부 (다) 앤드게이트(A2)의 출력은 High상태로 되어 트랜지스터(Tr1)는 이 신호에 의해 ON되어서 High 상태기간 동안 켑스턴 디스크 리미네이터용 IC(I3)의 신호를 차단하여 켑스턴 모우터를 정지시키며, 앤드게이트(A1)의 출력이 Low 상태일 때는 출력부 (다) 앤드게이트(A2)출력은 Low 상태로 되어서, 트랜지스터(Tr1)가 OFF 되므로, 켑스턴 디스크 리미네이터용 IC(I3)신호는 증폭되어 켑스턴 모우터(M)는 Low 상태된 1프레임 기간동안 회전하게 된다.The IC (I 5B) output is half-only IC (I 1) is inverted by being supplied to one input of the AND gate (A 1), the other input is still the control signal (ST) of the AND gate (A 1) of the The output of the AND gate A 1 according to these two signals is supplied as a signal to operate the transistor Tr 1 which directly controls the capstan motor M. The operation of the capstan motor M is Pressing the F / F switch (SW 1 ) supplies a square wave with a continuous frame period in which the output of the duty cycle adjustment IC (I 5B ) is high or low, and this signal is inverted by the inverting IC (I 1 ). a is applied to the input, the output of the aND gate (a 1) the other input is still the control signal (ST) is, the aND gate (a 1) when held at the High state of the aND gate (a 1) is a High state and a Low It appears that the alternation of the output states, such an alternating square-wave output is the output section (C) AND gates (a 2) bite force of the Is provided to this AND gate (A 2), the other input, since the normally open (NO) state in which the relay switches in the noise reduction circuit (B) will be described later attached to the fixed contact (c) and the contact (b) Since the output of the inverting IC (I 2 ) remains high and is provided to the other input of the AND gate (A 2 ), when the output of the AND gate (A 1 ) is in the high state, the output unit (C) and gate ( The output of A 2 ) becomes high and the transistor Tr 1 is turned on by this signal to stop the mosque motor by cutting off the signal of the ceston disc limiter IC (I 3 ) during the high state. AND gate when the output of the (a 1) one Low state output part (C) AND gates (a 2) output is not be in the Low state, the transistor (Tr 1) the IC (I 3 for so OFF, Kep Stern disk limiter ordinator The signal is amplified and the Samxton Motor (M) rotates for one frame period when it is low. .

이때의 동작상태를 제2도의 입출력파형도에 따라 설명하여 보면, 프레임 바이 프레임회로(가)의 앤드게이트(A1)의 한 입력은 인버터용 IC(I1)에서 반전된(다)의 신호가 입력되고, 앤드게이트(A1)의 타측입력은 스틸제어신호(ST)가 High 상태로 (바)와 같이 인가되고 있으므로, 출력부(다)의 앤드게이트(A2)의 한입력은 (사)와 같이 되고, 타측입력은 노이즈제거회로(나)의 인버터용 IC(I2)에서 공급되는 신호가 High 상태를 유지하고 있으므로 출력부(다) 앤드게이트(A2)의 출력 또한 (사)와 같이 되며, 트랜지스터(Tr1)의 콜렉터측에는 평상시 켑스턴디스크리미네이터용 IC(I3)신호가 일정 D.C전압으로 공급되고 있다가, 제2도(g)와 같은 신호가 트랜지스터(Tr1)를 통하여 공급되므로, 트랜지스터(Tr1) 입력신호가 High 상태일때는 트랜지스터(Tr1) 콜렉터측은 Low 상태로 되어 켑스턴모우터(M)는 정지하게되고, 트랜지스터(Tr1) 입력신호가 Low 상태일때는 그 순간의 콜렉터 전압은 High 상태가 되므로 켑스턴모우터(M)는 1프레임만큼 회전하여 프레임 바이 프레임 기능을 수행하게 되는 것이다.Referring to the operation state at this time according to the input / output waveform diagram of FIG. 2, one input of the AND gate A 1 of the frame-by-frame circuit A is inverted (inverted) by the inverter IC I 1 . Is input, and the other input of the AND gate A 1 is applied as (bar) with the steel control signal ST being high, so that one input of the AND gate A 2 of the output unit (C) is ( G), and the other side input is the output from the output section (c) and gate A 2 because the signal supplied from the inverter IC (I 2 ) of the noise canceling circuit ( b ) is kept high. ) and is such, that the normal Kep Stern disk limiter IC (I 3), signal originator side of the collector of the transistor (Tr 1) being supplied at a predetermined DC voltage, the second degree (g) a signal, such as a transistor (Tr 1 Since the transistor Tr 1 input signal is in a high state, the collector side of the transistor Tr 1 is low. When the transistor Tr 1 input signal is in a low state, the collector voltage at that moment becomes a high state, so the ternstone motor M rotates by one frame. It will perform the frame by frame function.

한편, 계속적인 임의 기간동안 정지상태의 화면을 얻기 위해서는 F/F스위치(SW1)를 개방하면 다음에 설명되는 노이즈제거회로(나)의 지연타이머용 IC(I10)의 리세트스위치(SW2)가 ON 되어서 노이즈제거동작 및 임의기간 정지화상을 얻을 수 있는 때, 이때의 노이즈 제거회로(나)는 화면의 계속적인 임의기간동안 정지화상으로 전환할시에는, 정상작동 및 프레임 바이 프레임 동작시 문제가 되지 않던 모니터상의 노이즈가 대두되는데, 이것은 제3도에서와 같은 노이즈바(Noise bar)(N.B)를 수직블랭킹(Vertical blanking)속으로 밀어내므로서 노이즈바를 제거하도록, 발생된 노이즈바(N.B)와 TV비데오 신호의 버티칼블랭킹신호(V.B)와의 시차를 일치시켜서 노이즈를 제거하는 것으로 이를 상세히 설명하여보면 비데오 헤드립(Vedo head Tip)에서 유기된 FM 신호가 프리엠프(Pre Amp)를 거쳐서 비데오 FM 신호가 나타나며 이때, 노이즈를 유발하는 부분은 제4(a)도의 a부분에서 통상적으로 나타나므로, 이것을 제1도의 노이즈제거회로(나) 의감지앰프용 IC(I6)에 인가하면 제4(b)도와 같은 부분은 추출하여 (다)와 같은 정형된 구형파를 출력하게 된다.On the other hand, if the F / F switch SW 1 is opened in order to obtain a still picture for a continuous period of time, the reset switch SW of the delay timer IC I 10 of the noise elimination circuit (B) described below is opened. 2 ) is turned ON to obtain a noise elimination operation and a still image for a certain period. When the noise elimination circuit (b) switches to a still image for a continuous arbitrary period of the screen, normal operation and frame-by-frame operation are performed. Noise on the monitor, which was not a problem at the time, was introduced, which was generated by removing the noise bar by pushing the noise bar (NB) as shown in FIG. 3 into the vertical blanking. NB) and the time difference between the vertical blanking signal (VB) of the TV video signal to remove the noise as described in detail, the FM signal induced in the video head tip (Vedo head Tip) The video FM signal is displayed through Amp), and the noise-inducing part is usually shown in part a of FIG. 4 (a), so it is used as a detection amplifier IC (I 6 ) of the noise removing circuit (b) of FIG. When applied to (b), the portion shown in FIG. 4 (b) is extracted to output a square wave as shown in (c).

또한 듀티사이클 조정용 IC(I7)의 입력에는 통상의 수직 블랭킹펄스(60Hz)를 1/2로 분주(dividing)한 30Hz의 레퍼런스 펄스(F/FS)가 인가되며, 이 레퍼런스펄스(F/FS)는 듀티사이클 조정용 IC(I7)를 거쳐 알맞은 크기의 정형된 구형파로 출력된다. 이때 이 IC(I7)의 출력파형은 펄스폭은 외부에 연결시킨 저항(R2)과 콘덴서(C2)의 시정수에 의해서 결정되며, 이때 T=1.1R2C2가 된다.In addition, a 30 Hz reference pulse (F / FS) divided by a normal vertical blanking pulse (60 Hz) in half is applied to the input of the duty cycle adjusting IC (I 7 ). ) Is output through a duty cycle adjustment IC (I 7 ) as a square wave of appropriate size. At this time, the output waveform of the IC (I 7 ) is determined by the time constant of the resistor (R 2 ) and the capacitor (C 2 ) connected to the outside, where T = 1.1R 2 C 2 .

따라서 이들 IC(I6)(I7)의 두 출력인 앤드게이트(A3)에 제공되는데, 이들 양신호가 일치되었을때는, 즉 DOC 펄스와 레퍼런스 펄스(F/FS)가 일치되었을땐, 앤드게이트(A3)출력은 30Hz 구형파 신호가 되어 모듈로 16카운터용 IC(I11)의 입력에 인가되어 출력된다. 이러한 관계의 입출력 파형은 제5도와 같은데, 즉(가)와같이 입력 30Hz가 인가되면 출력파형은 (나)와 같이 대략 2Hz가 출력된다.Thus, the two outputs of these ICs I 6 and I 7 are provided to the AND gate A 3 , when these two signals match, that is, when the DOC pulse and the reference pulse (F / FS) match, the AND gate (A 3 ) The output is a 30Hz square wave signal, which is modulated and applied to the input of the 16-counter IC (I 11 ). The input and output waveforms in this relationship are the same as in Fig. 5, i.e., when an input 30 Hz is applied as in (a), the output waveform is approximately 2 Hz as shown in (b).

이때, 이 IC(I11)의 출력은 펄스폭이 너무 넓으므로 듀티사이클 조정을 위해 듀티사이클조정용 IC(I8)에 제공하여 펄스폭을 모듈로 16카운터용 IC(I11)의 출력펄스폭 보다 적게 되도록하며(이때 T=1.1R3C3), 이 출력신호가 지연타이머용 IC(I10)의 입력에 인가되어 계속적인 일정기간의 정지화상기간 동안만 High 상태로 되었다가 다시 Low 상태로 된다. 즉, 앤드게이트(A3)의 두입력신호가 일치되었을때는 앤드게이트(A3)출력이 나타나고, 모듈로 16카운터용 IC(I11)에 의해서 1/16로 분주되어 듀티사이클조정용 IC(I8)에서는 일종의 샘플링펄스(Sampling Pulse)로 나타나며, 지연타이머용 IC(I10)에 의해서 시간이 지연되고, 이 지연기간 동안 정지화상의 기간이 정해져서, 소정의 임의시간만큼 지연타이머용 IC(I10)의 출력이 소정기간 High 상태로 릴레이(Ry)의 에너자 이징코일이 전압이 인가되므로 릴레이 스위치는 접점(b) 및 고정접점(c)에 연결된 노말오픈(N.O)된 동작상태가 되어 그 임의 High 상태기간동안 출력부(다)의 앤드게이트(A2)의 한입력으로 인가된다. 이때의 앤드게이트(A2) 타측입력은 상기한 바와 같이, 스위치(F/F)가 개방된 상태이므로, 반전용 IC(I1)의 출력은 High 상태로 유지되고, 스틸제어신호(ST) 또한 High 상태가 유지되고 있으므로 앤드게이트(A1)의 출력이 High 상태로 공급되므로, 출력부 앤드게이트(A2)의 출력은 소정의 임의시간만큼의 High 상태의 출력이 되며, 이 High 상태의 출력신호가 트랜지스터(Tr1)를 ON하여 캡스턴디스크리미네이터용 IC(I3)의 공급전압을 차단하므로 캡스턴모우터(M)가 임의 소정기간동안만 정지화상을 제공하는 것이며, 또한, 듀티사이클조정용 IC(I7)에서 나온 정형된 30Hz 레퍼런스펄스(F/FS)와 감지앰프용 IC(I6)에서 나온 정형된 D.O.C펄스(DOC.P)의 타이밍이 일치하지 않았을 경우는 샘플링 펄스가 발생치 않으므로, 릴레이(Ry) 스위치의 고정접점(c) 및 접점(a)이 연결된 상태인 노말(N) 동작상태를 유지하므로, 30Hz 레퍼턴스펄스(F/FS)가 그대로 출력부(다)의 앤드게이트(A2)에 클럭펄스를 인가하여 트랜지스터(Tr1)를 순간순간 ON,OFF 시켜서, 캡스턴 디스크리미네이터용 IC(I3)에서 공급되는 D.C전원을 차단하므로 캡스턴모우터(M)를 순간 순간 정지시켜, 캡스턴모우터(M)가 서서히 회전 및 정지되다가 양신호(F/FS), (DOC.P)가 타이밍이 일치하는 시점에서 상기와 같은 샘플링 펄스를 발생시켜 캡스터모우터(M)를 정지시키므로서 노이즈를 제거하게 되는 것이다.At this time, the output of this IC (I 11 ) is so wide that the pulse width is supplied to the duty cycle adjustment IC (I 8 ) for duty cycle adjustment, and the pulse width is modulated by the output pulse width of the modul 16 IC (I 11 ). (T = 1.1R 3 C 3 ) and this output signal is applied to the input of the delay timer IC (I 10 ) so as to be high only for a continuous period of still picture period and then low again. It becomes That is, the AND gate (A 3) when the two input signals is matched AND gate (A 3) appears, the output, to the module 16 by a counter IC (I 11) is for dispensing a 1/16 duty cycle adjustment IC (I of 8 ), a type of sampling pulse is shown, and the time is delayed by the delay timer IC 10 , and the duration of the still image is determined during this delay period. 10 ) The output of the relay is high for a predetermined period of time, so that the energizing coil of the relay Ry is applied with a voltage, so that the relay switch is in a normal open operation state connected to the contact b and the fixed contact c. It is applied to one input of the AND gate A 2 of the output unit (C) during the arbitrary high state period. At this time, the input of the other side of the AND gate A 2 is the state in which the switch F / F is open as described above, so that the output of the inverting IC I 1 is maintained in the high state and the steel control signal ST is maintained. In addition, since the high state is maintained, the output of the AND gate A 1 is supplied in the high state, so that the output of the output AND gate A 2 becomes the high state output for a predetermined arbitrary time. Since the output signal turns on the transistor Tr 1 to cut off the supply voltage of the capstan disk limiter IC I 3 , the capstan motor M provides a still image only for a predetermined period of time, and the duty cycle Sampling pulses occur when the timing of the shaped 30 Hz reference pulse (F / FS) from the adjusting IC (I 7 ) and the shaped DOC pulse (DOC.P) from the sensing amplifier IC (I 6 ) do not match. Since the fixed contact (c) and the contact (a) of the relay (Ry) switch are connected Taein normal (N), so maintaining the operating state, 30Hz referent capacitance pulse (F / FS) is output as part (c) of the AND gate (A 2), the moment the clock to the pulse applied to the transistor (Tr 1) at the instant ON, By turning off, the DC power supplied from the capstan delimiter IC (I 3 ) is cut off, so that the capstan motor (M) is momentarily stopped, and the capstan motor (M) rotates and stops gradually, and then both signals (F / FS) ) And (DOC.P) generate the above-described sampling pulses at the point where timings coincide to stop the capster motor M, thereby removing noise.

이와 같은 본 고안은 VTR에 있어서 프레임 바이 프레임 동작은 물론 임의기간 정지화상 전환시에 노이즈바를 버티칼 블랭킹속으로 밀어내므로서 보다 선명한 순간순간의 화면을 제공할 수 있는 것이다.The present invention can provide a clearer instantaneous screen by pushing the noise bar into vertical blanking at the time of switching the still image for a certain period as well as the frame-by-frame operation in the VTR.

Claims (1)

화상의 순간순간을 제어하려는 프레임 바이프레임회로와 D.O.C 펄스 및 레퍼런스 펄스를 이용하여 화상잡음을 없애려는 노이즈제거회로 및 상기 두 회로의 출력을 이용하여 캡스턴 디스크리미네이터의 출력은 ON, OFF 시켜주는 출력부를 가진 VTR에 있어서, 상기 프레임바이프레임회로(가)를 구형파 제너레이터용 IC 및 듀티사이클 조정용 IC(I5), 반전용 IC(I1), 두입력 앤드게이트(A1)로 구성하되, 상기 두입력 앤드게이트(A1)의 일단은 스틸조정신호(ST)가 인가되도록하고, 이 출력이 출력부(다)의 앤드게이트(A2)일단에 인가되도록 연결하며, 그 타측에는 화상잡음 발생시 이를 제거하려는 감지앰프용 IC(I6), 듀티사이클 조정용 IC(I7), 모듈로 16카운터용 IC(I11), 듀티사이클 조정용 IC(I8), 지연타이머용 IC(I10) 및 앤드게이트(A3)와 릴레이(Ry), 반전용IC(I2)로 구성된 노이즈 제거회로의 반전용 IC(I2)의 출력이 인가되도록하여서된 VTR용 프레임 바이 프레임 및 노이즈 제거회로.The frame biframe circuit to control the instantaneous moment of the image, the noise canceling circuit to eliminate the image noise by using DOC pulse and the reference pulse, and the output of the capstan delimiter using the output of the two circuits to be turned on and off In the VTR having a negative portion, the frame-by-frame circuit (A) comprises a square wave generator IC, a duty cycle adjustment IC (I 5 ), an inversion IC (I 1 ), and a two input end gate (A 1 ), One end of the two input end gates A 1 is connected so that the still adjustment signal ST is applied, and this output is applied to one end of the end gate A 2 of the output unit C. When the image noise is generated on the other side, IC (I 6 ), duty cycle adjustment IC (I 7 ), modulo 16 counter IC (I 11 ), duty cycle adjustment IC (I 8 ), delay timer IC (I 10 ) AND gate (A 3 ), relay (Ry), inverting IC (I 2 A frame-by-frame and noise canceling circuit for a VTR such that the output of the inverting IC (I 2 ) of the noise canceling circuit consisting of
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