KR820000303B1 - 전자 계중 장치 - Google Patents

Abstract

내용 없음.

Description

전자 계중 장치

제 1 도는 전자계중장치의 이상적인 아나로그입력대 디지탈 출력변환 관수특성을 표시하는 그래프.

제 2 도는 전가계중장치의 이상적인 직선에 관하여 계단형상의 아날로그 입력대 디지탈 출력특성곡선의 가능한 불균형을 표시하는 그래프.

제 3 도는 본 발명에 의한 실시예의 전자계중장치의 부록도를 표시함.

제 4 도는 본 발명의 실시예에 의한 아날로그입력대 디지탈 출력특성을 표시하는 그래프.

제 5 도는 제 3 도에 표시하는 최하위 자리수처리회로의 보다 상세한 1실시예를 표시하는 부록도.

제 6 도는 제 3 도에 표시되는 최하위 자리수처리회로의 다른 실시예의 상세한 부록도.

제 7 도는 제 3 도의 최하위 자리수 처리회로의 또 다른 실시예의 상세한 부록도.

본 발명은 전자 계중장치에 관한 것이며, 특히 스트렌게이지식 로오드셀이나 차동변압기 등의 하중변환기에서 출력되는 아날로그변압을 아날로그디지탈 변환하여 하중의 크기를 디지탈치로 출력하는 형식의 전자계중장치에 관한 것이다.

일반적으로 종래부터 사용되고 있는 전자 계중장치는 하중에 비례하는 출력전압을 얻는 하중 검출기, 예를들면 로오드셀과 이 로오드셀로 부터의 출력 전압을 일정의 레벨로 증폭하고, 또는 감쇄시키는 프리앰프와 이 프리앰프로부터의 출력 아날로그전압을 디지탈수치에 변환하는 아날로그 디지탈 변환기를 포함하고 이 아날로그 디지탈 변환기의 출력이 중량표시회로에 주어져서 중량이 표시된다. 다른 계중기를 부여하고 그 변위에 따라 펄스 출력을 도출하고 그 펄스출력을 카운트 하여 디지탈표시하는 방식의 장치가 알려져 있다.

그러나 이와 같은 펄스 카운터 방식의 계중장치는 비교적 기계적 마모나 외부 노이즈의 영향을 받아서 오차 또는 오동작을 나타내기 쉽다. 여기에 비하여 로오드셀을 사용한 전자식 계중장치는 이들의 결점을 가지지 않는다. 그러나 로오드셀을 사용한 전자식 계중장치로서는, 이들과는 달리후술되는 바와 같이 아날로그 디지탈 변환기 고유의 문제를 가진다.

제 1 도는 디지탈출력과 아날로그 전압입력과의 사이의 이상적 관계를 표시하는 그래프이다.

가장 이상적으로는 디지탈 출력이 영에서 훌스케일사이에 결정된 이상 직선 a에 따라 산출되는 것이 좋다. 그러나 이것은 정말 곤란한 일이다. 일반적으로는 실제의 아날로그 입력치 Wi와 디지탈 출력치 Di와의 사이에는 오차가 생기는 것이 보통이다. 즉, 디지탈치 출력 Di와 아날로그 전압입력 Wi와의 관계는 규칙적인 계단상으로 관계되는 수가 된다. 즉, 어떤 한개의 디지탈치는 어떤 범위의 아날로그치에 대응한다. 이와 같은 관계에 있어서 가장 이상적으로는 제 1 도에 표시하는 바와 같이 영에서 훌스케일간의 이상직선 a에서 프라스 및 마이너스 방향으로 동량의 오차가 나오도록 하는 것이 바람직하다. 환언하면 디지탈치 출력 Di를 가지는 하중의 아날로그 입력치는 이상 직선 a와 디지탈수치 출력 Di가 서로 마주치는 점에 상당하는 아날로그입력치(Wi)에 대하여

Wi±1/2 LSB

인 것이 바람직하다. 여기서 LSB라 함은 아날로그―디지탈변환의 오차표시단위이고 1 디지탈 수치출력이 변화하는 데 필요한 아날로그 입력이 변화량이다.

예를들면 0―999톤의 하중 입력을 0―999의 디지탈 수치로 출력시킬 경우의 1 LSB는 1톤이다.

그러나 제 1 도의 디지탈치 출력대 아날로그 전압입력의 특성은 이상적인 것이고, 일반적으로는 계중기등의 용도로 입수된다. 아날로그―디지탈 변환기는 제 1 도의 이상적인 특성에 규격화되어 있는 것은 없다. 왜냐하면, 아날로그―디지탈 변환기의 정밀도나 온도등의 외부조건에 기인한 고유의 오차가 있기 때문이다. 보통 가장 우수한 아날로그―디지탈 변환체라하여도 제 2 도에 표시하는 바와 같이 ±1 LSB의 오차를 가진다. 예를들면 가장 간단하고 또 중요한 예로서 영점부근을 생각하면 아날로그치가 0에서 1까지 일때의 디지탈치는 모두 0(실선의 경우)인데 대하여 아날로그치가 0에서 1까지 디지탈치는 모두 1이된다. 따라서 0 에서 약간 프라스(0＋0) 때는 0 이며 0 에서 약간 마이너스(0―0) 때는 －1 된다는 것과 같이 대단히 부정확한 계량결과를 나타내게 된다.

실제로는 제 2 도에 표시되는 점선의 경우도 생긴다. 즉, 기계고유의 것에 의하여 실선의 특성이 생긴다든가 점선과 같은 특성을 초래하는 수도 있다. 실선은 최하위 자리수 또는 소수 이하를 소거해버리는 처리를 한것이 된다. 그와반대로 점선의 경우는 최하위 자리수 또는 소수 이하를 소거해 올리는 처리를 한것이된다. 가장 이상적인 것으로는 제 1 도에서 말한바와 같이 5사 5입 처리가 바람직하다.

결국 기계특유의 오차에 기인하여 절사 및 절상처리가 되고 또 그 중간적인 처리 예를들면 4사 5입, 3사 7입 등이 행해진다. 그러므로 우연히 이상적인 5사 5임의 처리를 할수 있는 등의 기계특성에 부딪칠때도 있을 수 있다. 그러나 일반적으로는 절상 또는 절사등 처리가 생기는 경우도 있다.

본래 아날로그 변화를 디지탈 변화로 변환할 때에는 당연한 일이나 차동비직선성 오차를 최소로하도록 노력하여야 한다. 그러기 위하여는 디지탈치의 1변화의 ±최소 디지탈눈금의 반량에 상당하는 중량을 0과 1과의 변화량에 선택할 필요가 있다. 그런데 이와 같은 요구가 충족되어 있지 않는 제 2 도의 특성을 가지는 종래의아날로그―디지탈 변환기로는 미소한 중량변화나, 바람, 진동등으로도 디지탈 표시기 인접의 디지탈 사이에서 흔들리게 된다.

또 앞에서 설명한 바와 같이 종래의 아날로그, 디지탈 변환회로에서는 아날로그치 변화와 디지탈치변화를 기구에 관계없이 균일화시키는 것이 곤란하였다. 그러므로 계량기로서의 정밀도에도 한도가 있고 거래용의 민생용 계량기는 법규를 만족할 수 없는 일도 있다. 이것은 환언하면 기계에 대한 신뢰감을 충분히 향상시킬 수 없음을 표시한다.

또 아날로그, 디지탈 변환기는 본질적으로 비직선성 오차를 가지므로 어떠한 연구로서 이 본질적으로 가지고 있는 비직선성 오차를 감소시켜야 할 것인가를 기대해봐야 할 것이다. 상술한 여러가지 문제점은 제 1 도에 표시하는 것과 같은 이상적인 아날로그, 디지탈 특성을 달성하면 해결된다.

그 하나의방법으로서 예를들면 로―드 셀출력을 일정 레벨에 증폭 또는 감쇄시키기 위한 프리앰프에 직류 바이어스를 인가하여 미리 조정하여 그 목적을 달성하는 것도 이론적으로는 가능할 것이다. 그러나 조정에 대단히 공력이 들고 또 온도나 부품등의 경시변화등에 기인하여 변화가 생기게 되어 바람직하지 못하다.

간단히 설명하면 이 발명은 전자계중장치를 포함하며 이 전자 계중장치는 다음의 것을 포함한다. 즉 중량을 측정하여야 할 물품의 무게에 응답하여 상기물품의 무게와 관련된아날로그전기 신호를 부여하기 위한 수단과 상기 아날로그전기 신호에 응답하여 상기 아날로그 전기 신호를 상기 물품의 무게와 관련된 디지탈 전기신호에 변화 하기위한 수단과 상기 변화 수단에 결합되어 제 1 의 미리 정해지는 디지탈치에 관련한 제 1 의 미리 정해지는 디지탈 전기신호를 상기 중량에 관련된 디지탈 전기신호와 상기 제 1 의 미리 정해지는 디지탈치 전기신호와의 총화 디지탈 전기 신호를 부여하기 위한 수단과 상기 가산 수단에 결합되어 상기 총화 디지탈 전기신호를 제 2 의 미리 정해지는 디지탈치에 관련된 제 2 의 미리 정해지는 디지탈 전기신호로 계산하여, 상 디지탈전기 신호를 부여하기 위한 수단과 상기제산수단에 응답하여 상기, 상디지탈전기신호를 표시하기 위한 수단을 포함한 상기 변환 수단은 상기 제 2 의 미리 정해지는 디지탈치와 같은 크기의 치와 같은 높이의 분해도에 높혀진다. 바람직한 것은 상기 제 1 의 미리 정해지는 디지탈치는 상기 제 2 의 미리 정해지는 디지탈치의 실질적으로 절반이 되도록 선택된다.

동작에 있어서 상기 변화 수단에서 얻어지는 높혀진 분해도의 중량에 관련한 디지탈 전기신호는 상기 미리 정해지는 디지탈치를 상기 중량에 관련한 디지탈 신호에 가하므로써 상기 제 1 의 미리 정해지는 디지탈치만큼만 시프트되고 또 시프트되어 높혀진 분해도의 중량 관련 디지탈 신호는 상기 제 2 의 미리 정해지는 디지탈치로 계산되고 여기에 의하여 최초의 중량관련 아날로그 신호에 관하여 미리 정해진 관계를 가지는 소망 분해도의 최종적인 중량 관련 디지탈 신호가 얻어진다. 상기 제 1 의 미리 정해지는 디지탈 치는 상기 제 2 의 미리 정해지는 디지탈치의 절반에 실질적으로 선택되어있으므로 상기 최초의 아날로그전기 신호를 상기 최종적인 디지탈전기신호에 변환할 때 생기는 차등비직선성오차가 아날로그 입력대 디지탈출력변환관수 특성에 의하여 최소로할 수가 있다.

그러므로 본 발명의 주되는 목적은 중량에 관련한 아날로그 신호를 부여하기 위한 수단과 아날로그―디지탈―콘버터와 디지탈 표시장치를 포함한 개량된 전자 계중 장치를 제공하는 것이고 여기서는 중량에 관련한 아날로그 신호를 디지탈신호에 변환할 때에 생기는 차등 비직선성 오차가 최소로 된다.

본 발명의 다른 목적은 중량에 관련한 아날로그신호를 부여하기 위한 수단과 아날로그―디지탈 콘버터와 디지탈 표시 장치와를 포함하고 아날로그 신호의 0의 치가 아날로그입력대 디지탈 출력변환관수특성에 의하여 디지탈 신호의 0의 범위의 중심에 실질적으로 위치가 정해진다. 이와같이 개량된 전자개중장치를 제공하는 일이다.

본 발명의 또 다른 목적은 중량에 관련한 아날로그 신호를 부여하기 위한 수단과 아날로그 디지탈 콘버터와 디지탈 표시장치를 포함하고 아날로그신호의 0의 치가아날로그 입력때 디지탈 출력 변환관수 특성에 의하여 디지탈 신호의 0의 범위의 중심에 실질적으로 위치결정이 된다. 이와 같이 개량된 전자 계중장치를 제공하는 것이고 여기에 의하여 그 장치는 0의 치의 근변의 아날로그 입력신호의 적은 변화가 0의 디지탈 출력의 변화를 나타내지 않고 또 따라서 디지탈 표시장치의 표시에 있어서의 아무것도 바라지 않는 흔들림의 현상도 생기지 않도록 한다.

본 발명의 또 다른목적은 중량에 관련한 아날로그 신호를 부여하는 수단과 아날로그―디지탈콘버터와 디지탈 표시장치를 포함하고 아날로그 입력때 디지탈 출력변환관수 특성이 계중기구, 아날로그―디지탈콘버터등의 다른 특성에 관계하지 않고 균일하게한다. 이와 같이 개량된 전자계중장치를 제공하는 일이다.

본 발명의 또 하나의 목적은 중량에 관련한 아날로그 신호를 부여하기 위한 수단과 아날로그―디지탈콘버터와 디지탈 표시장치를 포함하고 계중장치로서의 정밀도가 높혀지는 그와 같은 개량된 전자 계중장치를 제공하는 것이고, 이와 같이 높혀진 정밀도는 법령, 귀측등에 의하여 가능한한 필요로 하고 있다. 0의 치와 0의 치의 근변에서 아날로그 신호의 적은 변화에 의하여 생기는 것과의 사이의 디지탈표시의 흔들리는 형상 또는 반복 변화가 제거되고 중량측정의 정밀도가 높혀지고 또 아날로그 입력대 디지탈 출력 특성이 장치마다 균일하게 만들어진다는 사실은 만일 본 발명의 전자계중장치가 일반의 상법거래에 사용되면 고객에게 계중장치에 따라서 상업거래를 신용하는 느낌을 준다. 높혀진 분해도의 중량관련 디지탈 신호가 제 2 의 미리 정해지는 디지탈치에 의하여 분할된다는 사실은 아날로그―디지탈 콘버터 자체에 생기는 비직선성 오차를 감소한다.

프리앰프의 바이어스를 간단하게 조정하므로서 아날로그 입력대 디지탈 출력 특성에 의한 디지탈 출력곡선에 관한 아날로그 신호직선을 소망하는 바와 같이 위치를 정할 수가 있다. 그러나 프리앰프 바이어스의 그와 같은 조정은 시간이 걸리고 또 프리앰프의 콤포넨트의 온도 특성 때문에 주위온도의 영향을 받는다.

이와 같은 조정은 본 발명에 의한 오히려 간단한 회로로서 자동적으로 달성할 수 있다는 것이 이해될 것이다.

본 발명의 이들의 목적 및 다른 목적, 특징, 이점 및 전망은 첨부도면과 같이되는 본 발명의 이하의 상세한 발명에서 보다한층더 명백해 질 것이다. 바람직한 실시예를 도면을 참조하면서 상세히 설명하면 다음과 같다.

제 3 도는 본발명의 1실시예인 전자계중장치의 계통도이다. 기본적으로는 전자 계중장치는 로―드셀과 같은 하중 검출기 1과 프리앰프 2와 아날로그―디지탈 변환기 3과 변환기 3출력을 디지탈 표시하기 위한 표시회로 5를 포함한다. 본 발명에서는 변환기 3출력은 직접 표시회로 5에 부여되어 표시하지 않고 이들사이에 최하위 자리수를 이상적인 5사 5입 처리를 하기 위한 최하위자리수 처리회로 4가 설치된다.

이 최하위 자리수 처리회로 4는 상기 아날로그 디지탈변환기 3의 출력치 Di와 미리 설정된 정수를 1/2로하여 소수점이하 절사로한 정수를 가한 디지탈 가산기 41 및 상기미리 설정되는 정수를 제수로하여 상기 디지탈 가산기 41로 부터의 가산 결과 출력을 제산하는 제산기 42를 포함함. 또다시 상기 최하위 자리수 처리회로 4는 상기 미리설정하여야 할 정수 즉, 상기 제산기 42에 부여하는 제수를 설정하는 제수 설정회로 43과 상기 가산기 41의 가산정수(상기 정수의 1/2소수이하 절사한 정수, 예를들면 제수를 "5"로 하면 "2"를 부여하기 위한 가산 정수 설정회로 44를 포함함.

통상 이들의 제수 설정회로 43과 가산 정수 설정회로 44와는 서로 독립하여 설치되는 것이고 설정돼야할 제수 및 가산 정수는 미리 설계의 단계에서 고정적으로 설정되는 것이다. 그러나 전술한바와 같이 가산정수는 제수에 기인하여 결정 되는데서 도시의 점선과 같이 제수설정회로 43의 출력을 가산 정수 설정회로 44에 부여하도록하여 자동적으로 가산정수를 설정할 수도 있다. 또 상기 제수 설정회로 43에 설정되는 치는 실용상 3, 5, 7의 기수가 선택되지만, 디지탈식제산기의 하아드웨어상에서 "5"를 정수로 하는 것이 가장 바람직 하고 이들의 일은 후에 보다 명백해질 것이다.

또 상기 최하위 자리수 처리회로 4에 있어서 아날로그―디지탈 변환기 3으로부터의 디지탈치를 제산하여 이것을 디지탈표시하는 관계상 아날로그 디지탈변환기 3은 그 제수배의 분해기능으로 되어있어야 한다는 것에 주목하여야 할 것이다.

보다 구체적으로 설명하면 지금 제수를 5로 가정하고 또 0―100kg의 중량에 대하여 0, 1, 2, 3……100까지의 정수로 디지탈 표시할 경우를 가정하면, 아날로그, 디지탈변환기로서는 아날로그 입력의 0―100의 변화에 대하여 5―500의 변화, 즉 아날로그 입력 변화분이 1에 대하여 5개의 디지탈치가 존재하도록 되고 후에그 디지탈치를 1/5로 하므로서 처음 1의 아날로그 입력 변화폭에 대하여 한개의 디지탈치에 대응하도록 된다.

제 4 도는 제수를 "5"로 설정한 경우의 구체예에 기인하는 아날로그―디지탈 특성도이다. 이 제 4 도를 참조하면서 제 3 도의 실시예의 동작을 일반적으로 설명한다.

우선 하중 변환기 1에서 출력되는 중량에 비례한 출력전압 Ｖi는 차단의 프리앰프 2에 의하여 일정의 레벨로 증폭 또는 감쇠된다. 이, 프리앰프 2의 출력이 다음의 아날로그―디지탈 변환기 3으로 디지탈 신호 Ｄi로 변환된다.

따라서 그 디지탈 신호 Ｄi는 다음의 디지탈가산기 41에 피가수로서 부여된다. 다른편 정수 출력회로 44로부터의 가수의 치신호 Ｐ₂(제수가 "5"의 경우, Ｐ₂=2)가 가가수로서 상기 디지탈 가산기 41에 부여된다. 따라서 디지탈 가산기 41로는 Ｄi＋Ｐ₂=Ｄ₀의 계산이 행해지고 그 출력신호는 다음의 제산기 42에 피제수로서 입력된다.

제산기 42로는 이피제수와 제수 설정회로 43에 미리 설정되어 있는 제수의 신호 Ｐ₁(예를들면 "5")와의 제산, 즉 Ｄ₀/Ｐ₁=Ｄ_a가 행해진다. 이 제산기 42의 출력신호 Ｄ_a가 중량의 표시치로서 소수점이하의 절사상태로 표시회로등의 디지탈출력부 5에 출력된다.

이상의 동작은 제수를 5(Ｐ₁―5, 따라서 Ｐ₂=2)로 하여 생각하여 제 4 도를 참조하면 아날로그, 디지탈 변환기 3의 디지탈 수치출력 (j)을 2스텝만 가산기 41에 의하여 원점을 떨어뜨려 제산기 42에 의하여 디지탈수치를 "5"로 제산하고 1/5의 치가 최종적인 계중치의 디지탈 수 치출력(h)가 되도록하고 있는게 된다. 환언하면 중량으로서 1디지탈 수치 변화하는데 필요로 하는 아날로그 입력의 변화량을 제 2 도로 표시하는 바와 같이 1 LSB로 하면 1/2 LSB만 처음에 원점을 이동시켜서 1 LSB변화할때마다하중 디지탈치를 출력하도록 하므로서 1 디지탈 수치의 1/2에 달한 시점에서 출력이 변화하는 결과가 얻어지므로 계량특성으로서는 이상직선 a에 따라 프라스 및 마이너스 방향은 동등의 오차가 된다.

제 5 도는 제 3 도에 포함되는 최하위 자리수 처리회로 4의 보다 상세한 실시예의 1예를 표시하는 회로도이다. 제 5 도는 제수를 "5"가수를 "2"로하여 설계된 구체적 회로이다. 아날로그―디지탈 변환기 3은 10진 4자리수의 병력출력을 가지고 또 각 자리수는 빗트병렬의 BCD 코오드로부터 된다. 디지탈 가산기 41은 아날로그―디지탈 변환기 3의 각자리수마다 대응하는 1대 4 빗트 바이나리 풀애더 411, 412, 413, 414, 415, 416, 417, 418을 포함한다.

변환기 3의 각 자리수마다에 대응하는 1 대한 4빗트 바이나리 풀애더는 실질적으로 같은 구성이므로 설명의 편이상 제 1 자리수에 대하여만 상세하게 설명한다. 변환기 3으로부터의 1자리수째의 4빗트 병력 출력은 풀애더 411의 피가수입력 A₁, A₂, A₃및 A₄에 부여된다. 애더―411의 가수입력 B₁, B₂, B₃및 B₄에는 정수설정 회로 44에서 10진 "2"의 BCD 코오드 력이부여된다. 즉 가수입력단자 B₂만 논리 "1"이 부여되고 또 다른 입력단자 B₁, B₃및 B₄는 논리 "0"이 부여된다. 다른 자리수의 가수입력 단자에는 모두 논리 "0"이 부여되는 즉 10진 "0"이다. 이것은 10진 최하위 자리수에만 10진 "2"를 가하여 변환기 3의 디지탈치와 같이 디지탈 가산을 행하는 것을 의미한다. 다음에 제 1 단째의 풀애더―411 의 빗트 병력출력은 그대로 제 2 단째의 풀애더 412의 피가수입력 A₁―A₄에 부여된다.

이 제 2 단째의 풀애더 412는 본래 제 1 단째의 풀애더 411의 캐리를 취출하기 위하여설치된 것이다.

그 때문에 캐리를 검출하듯이 상기 제 1 단째의 풀애더 411의 빗트 병렬 출력의 제 2 및 제 4 빗트위치출력이 AND 게이트 G₁로 AND 처리되고 그 논리적 출력이 제 2 단째의 풀애더 412의 가수 입력단자의 제 2 및 제 3 빗트 입력단자 B₂및 B₃에 부여된다. 가수입력단자의 제 1 및 제 4의 위치 B₁및 B₄는, 논리 "0" 이 도여되도록 미리 설정되어있다. 제 1 단째의 풀애더 411의 캐리를 검출하기 위하여 그 제 2 및 제 4빗트 위치출력의 논리적을 취하는 것은 실시예에서는 가수로서 "2"를 가했을뿐이므로 캐리가 나올 경우에는 가산결과가 10진 "10" 및 "11"만이고 그 경우는 어느것이나 다 제 2 및 제 4빗트 위치출력이 논리 "1"이고 다른 경우에 이 상태가 생기는 일이 없기 때문이다. 다음에 이 논리적 출력, 즉 AND 게이트 G₁출력을 제 2 단째의 풀애더 412의 가수입력수의 제 2 및 제3빗트위치에 부여되는 것은 제 1 단째의 풀애더―411에서 캐리가 나오는 경우에는 제 1 단째의 빗트 병렬출력에 10진의 "6"을 가하고 또 캐리가 나오지 않는 경우는 10진 "10"을 가하므로서 제 1 단째부터의 출력이 제 2 단째를 그냥 지나가는 것을 의미한다.

상기 10진의 "6"을 가할 경우는 제 1 단째의 출력은 10진의 "10" 또는 "11"이고 그러므로 제 2 단째의 출력은 10진의 "16" 또는 "17"을 표시하고 이것은 BCD에서는 캐리와 10진의 "0" 또는 "1"을 표시함.

이와 같이하여 제 2 단째의풀애더―412와 AND게이트 G₁를 사용하여 제 1 단째의 가산결과의 자리수 올리기 처리가 행해지고 있는 것이 이해될 것이다. 제 2 단째의 풀애더 412의 캐리 출력은 다음의 자리수의 제 1 단째의 풀애더 413의 캐리 입력에 부여되는 것은 말할 필요도 었다.

다음에 디지탈 가산기 41로부터의 디지탈 가산결과는 제산기 42에 부여되어 제수 5로 제하게 된다. 제 5 도의 구체적으에는 이제산을 다시 제수(즉, 디지탈 가산결과)를 2배하여 그 결과를 10으로 제한다. 즉 2배한 결과의 최하위 자리수를 버린다는 생각에 기인하여 회로 구성하고 있다. 보다 특정적으로 설명하면 우선 피제수를 2배하기 위하여 가산기 41의 제 2 단째의 풀애더 412의 4빗트병렬출력을 제 3 단째의 풀애더의 412의 피가산 입력단자에 병렬결합함과 동시에 그 가산 입력단자에도 병렬 결합하여있다. 다음에 가산기 41의 경우와 같이 제 3 의 풀애더 421의 캐리를 검출하기 위하여 AND게이트 G5 및 G6 아울러 OR게이트 OR 1이 설치된다.

제 3 의 풀애더 421의 캐리는 제 1의 풀애더 411의 경우와 같이 10진 "10" 및 "11"에 한함이 없이 "10"(5의 2배), "12"(6의 2배), "14"(7의 2배), "16"(8의 2배), "18"(9의 2배)의 다섯가지가 생각된다. 제 1 의 풀애더 411의 경우와 유사한 생각에서 4빗트 병렬출력중의 제 2 의 빗트위치 출력과 제 4 의 빗트위치 출력이 AND게이트 G5에 부여되고 또 제 3빗트위치출력과 제 4 빗트위치 출력이 AND게이트 G6에 부여되고 다시금 이들의 AND게이트 G5 및 G6의 출력과 캐리 출력 G4가 OR게이트 OR₁에 부여된다. OR게이트 OR₁의 출력은 캐리 출력으로서 다음의 출력으로서 다음의 자리수의 제 3 단째의 풀애더 422의 캐리입력에 부여된다. 다음에 2배한 결과를 10으로 나누는 것, 즉 2배한 결과의 최하위 자리수를 버리기 위하여 최하위 자리수만, 제 4 단의 풀애더가 설치되어 있지 않다. 최하위 자리수이외의 자리수에는 제 4 단째의 풀애더 431, 432 및 433이 설치되어있고 그 목적은 제 1 단째에 대하여 제 2 단째를 설치함과 같은 생각에기인한다. 따라서 그 상세한 설명은 생략한다.

이상의 결과 제 4 단째의 각 풀애더 431, 432 및 433의 각 4빗트 병렬 출력은 각각 최하위 자리수에서 보다 상위 자리수를 나타나게 되고, 자리수및 열빗트병렬에 디지탈출력회로 5에 부여된다. 단 최상위 자리수는 그 취할 수 있는치를 10진의 "0", "1", "2"에 한정되있다. 왜냐하면 변환기 3의 디지탈 지로서의 최대는 "9999"라고 하면 최종적으로 출력회로 5에 도출되는 최대치는 (9999＋2)≒5

2000"가 되기 때문이다. 그 목적으로 "1"를 취할 수 있을 때는 제 4 단째의 풀애더 433의 캐리 출력이 있을 때 "2"를 취할 수 있을 때는 제 2 단째의 캐리 출력이 있을 때 "0" 때는 어느 캐리 출력도 없을 때가 되도록 되어있다.

이상과 같은 제 5 도의 상세한 설명에서 제 3 도에서 설명한 바와 같은 계산이 달성되는 것이 이해될 것이다.

제 6 도는 제 3 도의 최하위 자리수 처리회로 4의 다른 구체적 회로도다. 이 실시예는 제수를 "3"으로 하고 또 따라서 가수의 1로한 경우의 예다. 디지탈 가산기 41로서는 각 자리수마다 제 1 단의 풀애더만으로부터 되도록 되어있다.

또 3으로 나누는 계산은 제 5 도와 같이 5로 나누는 것과 같이 간단하게 구성할 수가 없으므로 제 6 도의 실시예로는 계산기 42는 디지탈 가산기 41의 각 풀애더로부터의 4빗트 병렬출력에 응합하여 미리 기억된 병렬 닛트 출력을 산출하도록한 리이드온리 메모리로부터 된다. 보다 특정적으로는 제산기 42는 다른 내용을 기억한 두개의 리이드온리메모리 ROM₂및 ROM₃을 최상위 자리수를 제외한 각 자리수마다 포함하고 또 최상위 자리수는 상기 두개의 리이드온리메모리 ROM₂및 ROM₃의 기억내용과 다른 내용을 기억한 한개의 리이드온리 메모리 ROM₁으로부터 된다. 이와 같이 구성한 것은 나누는 셈은 보통 최상위 자리수로부터 행해가기 때문이고 최상위자리수의 리이드 온리 메모리 ROM₁의 입력을 3으로 나누고 그 상과 그 나머지에의하여 다음단의 하위 자리수의 리이드온리 메모리 ROM₂또는 ROM₃의 어느것인가를 선택하도록 하기 위하여서다. 리이드 온리메모리 ROM₂또는 ROM₃의 선택은 이들의 G 단자의 입력에 의하여 결정된다. 리이드메모리 ROM₁및 ROM₂또는 ROM₃의 독출 출력은 적당히 게이트처리나 반전되어 디지탈 출력회로에 산출된다. 상기 리이드 온리 메모리 ROM₁, ROM₂및 ROM₃은 이하의 표와 같이 설정되어있다.

표 1

제 7 도는 제 3 도의 최하위 자리수 처리회로 4의 또 다른 구체적예의 회로도다. 이 제 7 도의 실시예도 제수가 5로 가수가 2의 경우이고 제 5 도의 변형예라고 말할 수 있다. 이 실시예는 제 5 도 실시예와 다르고 아날로그, 디지탈 변환기 3의 빗트병렬 출력을 빗트 병렬 자리수 직렬에 처리하는 것이다. 그 목적으로 이 실시예의 최하의 자리수 처리회로 4는 AND게이트 G21, G22, ‥‥‥G25, ‥‥‥G55 및 OR게이트 OR11― OR14로부터 되는 병렬―직렬 콘버터와 풀애더 FA와 이 풀애더 FA의 4빗트병렬출력에 각각 접속되는 네개의 시프트레지스터 SR₁~SR₄와 상기 시프트 레지스터 SR₁―SR₄로 부터의 출력을 랫치하기 위한 랫치회로 L₁~L₄을 포함함.

또다시 최하위 자리수 처리회로 4는 당해회로 4내에서 사용되는 여러가지 타이밍 신호를 발생하기위하여 펄스발생기 PG와 펄스 발생기 PG로부터의 펄스를 카운트하는 제 1 의 5진 카운터 FC₁와 상기 제 1 의 5진 카운터 FC₁의 5개째의 카운터 출력을 카운터하는 제 2 의 5진 카운터 FC₂를 포함함. 5진 카운터 FC₁의 제 1 내지 제 4 의 카운터 출력은 각각 대응의 AND게이트 G61 내지 G64의 입력에 부여된다. AND게이트 G61 내지 G64의 각 다른쪽 입력에는 제 2 의 5진 카운터 FC₂의 T₁출력이 공통적으로 부여된다. 그리고 AND게이트 G61 내지 G64의 출력은 t₀~t₃의 타이밍 신호로된다.

다음에 제 2 의 5진 카운터 FC₂로부터의 타이밍신호 T₀~T₄에 따라 동작을 순서적으로 설명한다.

(1) T₀의 타이밍

이 타이밍은 시프트 레지스터 SR₁~SR₄의 내용을 크리어한다. 즉 이 TO의 타이밍은 AND게이트―G81―G84의 한쪽 입력에 반전되어 부여되므로 결국 시프트레지스터 SR₁~SR₄의 순환하는 내용은 AND 게이트 G81―G84로 차단되어 시프트 레지스터 SR₁~SR₄의 내용은 크리어된 것이 된다.

(2) T₁의 타이밍

이 T₁의 타이밍 사이중 타이밍 신호 t₀~t₃이 도출된다. 따라서 우선 t₀의 타이밍으로 AND게이트 G22, G32, G42 및 G52가 능동화되어 아날로그 디지탈 변환기 3의 최하위 자리수의 빗트 병렬 출력이 도통되어 각각 OR게이트 OR11―OR14를 개하여 풀애더 FA의 피가산 입력단자 A1―A4에 부여된다. 풀애더 FA에 부여된 데이타는 그대로 대응의 시프트트레지스터 SR₁~SR₄에 스토어된다. 이와 같이하여 순차적으로 t₁, t₂, t₃타이밍으로 변환기 3의 출력이 자리수 순차로 풀애더 FA를 개하여 시프트 레지스터 SR₁~SR₄에 스토어된다. 또 도해를 간략화하기 위하여 변환기 3출력과 게이트군으로부터는 병―직변환기와의 지속은 최하위 자리수 출력만 상세하게 표시하고 다른 자리수출력은 일부 생략하고 있다.

(3) T₂의 타이밍

이 타이밍 신호는 AND게이트 G35에 부여되고 있다. 따라서 이타이밍 때에 AND게이트 G35가 능동화되고 d₀의 타이밍 신호 (5진 카운터 FC₁의 제 1카운터 출력)이 OR게이트 OR₁₂를 개하여 풀애더 FA의 피가수입력의 제 2빗트위치 A₂에 부여된다. 다른 OR게이트 OR11, 13 및 14에서는 신호가 산출되어 있지 않으므로 결국이 T₂의 타이밍으로 풀애더 FA에 10진의 "2"를 공급하게 된다. 이것은 이미 T₁의 타이밍으로부여 되어시프트레지스터 SR₁~SR₄에 스토어되고 있는 변환기 3의 출력에 "2"를 가하는 것을 의미한다.

(4) T₃의 타이밍

이 타이밍 신호 T₃은 AND게이트 G21, G31, G41, G51를 능동화하므로 시프트 레지스터 SR₁~SR₄의 내용 (이미 T₁및 T₂의 타이밍으로 스토어된 변환기 2의 디지탈 출력에 "2"를 가한 디지탈치)가 대응의 AND게이트 G21, G31, G41, G51 및 OR게이트 OR11―OR14를 개하여 풀애더 FA와의 피가수 입력 A1―A4에 부여된다.

다른쪽의 같은 내용은 AND게이트 G81―G84를 개하여 동시에 풀애더 FA의 가수입력 B1―B4에 주어지므로 결국 이 타이밍 T₃으로는 변화기 3에서의 디지탈치에 "2"를 가한 디지탈치를 2배로한 것이 된다.

이것은 제 5 도의 풀애더 421의 기능과 전혀같다.

(5) T₄의 타이밍

이 타이밍 신호는 시프트 레지스터 SR₁~SR₄의 내용을 랫치회로 L₁~L₄에 랫치하는 타이밍을 달성하기 위하여 사용된다. 즉, 이 타이밍신호 T₄에 의하여 AND게이트 G71 내지 G74가 능동화되어 그 사이에 발생되는 5진 카운터 FC₁의 제 2 내지 제 5 출력 d₁~d₄가 대응의 랫치회로 L₁~L₄를 능동화한다. 이때 5진 카운터 FC₁의 제 1의 출력 d₀가 무시되고 여기에 의하여 최하여 최하위자 리수가 무시되어 결국 제 5 도의 경우와 같이 10으로 제산하게된다.

이상 설명한 바와 같이 제 7 도의 실시예에서는 타이밍 신호를 사용하여 연산처리를 달성하고 있는 것이 이해될 것이다.

이상 최하위 자리수 처리회로 4로 하여 여러가지 실시예를 설명하였으나 이들 이외에도 예를들면 마이크로 푸로세서를 사용하여 처리하는 것도 가능하다. 요는 아날로그 디지탈 변환의 분해도를 배하여 그 출력에 실질적으로 n/2을 부여하여 이것을 1/n 이라는 원리가 달성되면 된다.

Claims (1)

1. 측정될 물품의 무게에 응답하여 이 물품의 무게에 관련된 아나로그 전기신호를 공급하는 장치와, 아나로그 전기신호에 응답하여, 이 아나로그 전기신호를 상기 물품의 무게에 관련된 디지탈 전기신호로 변환시키는 장치와, 디지탈 전기신호를 표시하기 위한 장치를 구비하고 있는 전자계중장치에 있어서,

   상기 변환장치에 결합되어 제 1 예정된 디지탈치에 관련한 제 1 예정된 디지탈 전기신호와 상기 중량에 관련된 디지탈 전기신호를 가산하여 이 가산된 신호를 공급하는 가산장치와, 상기 디지탈 전기신호를 제 2 예정된 디지탈치에 관련한 제 2 예정된 디지탈 전기신호로 제산하여 이 제산된 신호를 공급하는 제산장치를 포함하고 있는 최하위 자리수 처리회로를 특징으로 하는 전자계중장치.

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