KR810000965B1

KR810000965B1 - Sample and hold circuit

Info

Publication number: KR810000965B1
Application number: KR1019800001923A
Authority: KR
Inventors: 이재춘
Original assignee: 주식회사 금성사; 허신구
Priority date: 1980-05-16
Filing date: 1980-05-16
Publication date: 1981-08-24

Abstract

The cct. for converting a time-varying-analog-input signal to the constant-digital-output signal is composed of a control cct. part which comprises a invertor(G1), a resistor(R3) and diodes (D1,D3), and a hold cct. part which comprises a transistor(Q), a capacitor(C) and a diode(D2). The capacitor(C) is connected to the diode(D2) in parallel. The cathod of the diode(D2) is conencted to the inverting input of the OP amplifier(A) and to the drain of the switching FET(F). The cct. produces a step-shaped output signal analogous to the input signal. This cct. can be used for a phase detector.

Description

Sample and Hold Circuit

제1도는 본 발명의 S/H 회로도.1 is an S / H circuit diagram of the present invention.

제2a도는 S/H의 기본 회로도.2a is a basic circuit diagram of S / H.

제2b도는 종래 S/H의 회로도.2b is a circuit diagram of a conventional S / H.

제3a도는 본 발명의 전류이득 스위치를 사용하지 않았을 때의 등가 회로도.3A is an equivalent circuit diagram when the current gain switch of the present invention is not used.

제3b도는 본 발명의 전류이득 스위치를 사용했을 때의 등가 회로도.Figure 3b is an equivalent circuit diagram when using the current gain switch of the present invention.

본 발명은 시시각각 변하는 아나로그입력신호를 일정한 디지탈 출력 신호로 바꾸는 샘플 앤드 홀드(Sample and Hold)에 관한 것으로, S/H 회로(Sample and Hold Circult)에 다이오드, 저항, 트랜지스터, 인버터 등을 함께 사용해서 부하에 큰 영향없이 획득시간(acquisition time)을 줄일 수 있으므로 값싼연산증폭기를 사용하여도 양호한 출력 특성을 얻을 수 있어 A.D.C(Analong Digigtal Converter)과 같이 시시 각각 변하는 입력신호를 허용할 수 없는 출력장치에 사용하고 Analog Delay, 위상검출, 주기측정 및 단시간의 매개변수 안정도 등을 측정할 수 있는 것이다.The present invention relates to a sample and hold for converting an analog input signal that changes from time to time into a constant digital output signal, and uses a diode, a resistor, a transistor, an inverter, and the like in an S / H circuit (Sample and Hold Circult). Therefore, the acquisition time can be reduced without a great influence on the load, so even if you use an inexpensive operational amplifier, you can obtain good output characteristics.The output device that cannot accept the input signal that changes every hour like the ADC (Analong Digigtal Converter) Analog delay, phase detection, period measurement and short time parameter stability can be measured.

S/H회로의 기본원리는 제2a도와 같이 스위치(SW)와 접지된 콘덴서(C)로 구성되어 있고, 필요한 입력신호(Vi)를 스위치(SW)를 ＂온＂시켜 샘플하여 콘덴서(C)에 충전 시키면서 출력전압(Vo)이 나타나고 변하는 입력신호가 필요없을 시에는 스위치(SW)를 ＂오프＂시켜 홀드 되어 충전된 콘덴서(C)의 전압이 출력에 나타나고, 다시 샘플 될때까지는 원상태의 입력을 유지하여 시간에 따라 아나로그로 변하는 입력신호를 필요시에 ＂샘플 및 홀드＂함으로 일정한 디지탈 출력을 얻도록 한것으로 이때에 시정수 =RsC가 되고 입력신호의 0.01%이내로 출력오차를 줄일 수 있는 시간(T)는 9RsC가 된다. (Rs는 신호원 저항이다) 이것은

인 식에서 유도될 수 있다.The basic principle of the S / H circuit is composed of the switch SW and the grounded capacitor C as shown in FIG. 2A. The necessary input signal Vi is turned on by sampling the switch SW to sample the capacitor C. When the output voltage (Vo) appears while charging, and the input signal is not needed, the switch (SW) is turned off and held to display the voltage of the charged capacitor (C) at the output. By holding the input signal that changes to analog with time as necessary, the digital signal is obtained by sampling and holding it as necessary. At this time, the time constant = RsC and the time to reduce the output error within 0.01% of the input signal. T) becomes 9RsC. (Rs is the signal source resistance)

Can be derived from recognition.

이와 같은 기본원리에서 종래에는 제2b도와 같이 스위치 부분의 제어를 P Channel Mos FET(F)로 구성하고, 후단에 피드백된 연산증폭기(A)와 그사이에 콘덴서(C)로 구성되어, P channel Mos FET의 게이트에 네가티브펄스를 가하여 스위치를 ＂온＂시키고 홀딩캐패시터(C)에 입력신호(Vs)가 충전되면서 증폭된 출력(Vo)가 나타나고, 네가티브 펄스가 없는 경우에는 스위치가 ＂오프＂되어 이때에는 홀딩 캐페시티(C)의 전위가 출력(Vo)에 나타나서 일정한 디지탈 전압이 다음 네가티브 펄스가 들어올때까지 유지된다.In this basic principle, conventionally, as shown in FIG. 2B, the control of the switch portion is composed of P Channel Mos FETs (F), and the operational amplifier (A) fed back to the rear stage is composed of a condenser (C) therebetween. A negative pulse is applied to the gate of the FET to turn on the switch, and the amplified output Vo appears as the input capacitor Vs is charged to the holding capacitor C. If there is no negative pulse, the switch is turned off. The potential of the holding capacity C appears at the output Vo so that a constant digital voltage is maintained until the next negative pulse.

즉, 홀드 동작에서 샘플 동작으로 변할때 종래에는 획득시간이 길어서 Slew Rate(단위시간당 원하는 전압으로 이르는 율)이 높은 값비싼 연산 증폭기를 사용해야 했고, 또한 콘덴서(C)자체도 시정수를 줄이는 특수한 콘덴서(Polycarbonate, polyethylen)를 사용하여야 하여 비용이 많이 들고 원하는 출력전압을 얻기 힘들었다.In other words, when changing from a hold operation to a sample operation, an expensive operational amplifier having a long acquisition time and a high slew rate (a rate of reaching a desired voltage per unit time) has to be used.In addition, the capacitor (C) itself also has a special capacitor that reduces the time constant. Polycarbonate, polyethylen) had to be used, so it was expensive and difficult to obtain the desired output voltage.

본 발명은 상기와 같은 점을 감안하여 뒷단에 트랜지스터(

)를 써서 전류를 증폭 시키므로 콘덴서(C)에 보다 많은 교류전류를 공급할 수 있으므로 SR(Slew Rate)이 낮은 연산 증폭기를 사용하여도 획득시간을 작게 할 수 있어서 양호한 출력 특성을 얻을 수 있고 비용이 절감되는 것이다.In view of the above, the present invention provides a transistor (

Since amplification of the current can be used to supply more AC current to the capacitor (C), the acquisition time can be reduced even when using an operational amplifier with a low slew rate, so that good output characteristics can be obtained and the cost can be reduced. Will be.

즉, ADC(Analog to Digtal Converter)와 같이 시시각각 변하는 입력신호를 허용할 수 없는 측정장치, 위상검출, 주가측정, Analog Delay등의 측정에 사용할 수 있고 모우터 제어 및 구동신호의 안정화 등에 사용할 수 있도록 안출한 것으로, 이를 제1도의 본 발명의 회로도에 의하여 상술하면 다음과 같다.That is, it can be used for measuring devices such as ADC (Analog to Digtal Converter) that can't accept variable input signals, phase detection, stock price measurement, analog delay, etc., and can be used for motor control and drive signal stabilization. The present invention is described in detail with reference to the circuit diagram of the present invention of FIG.

저항(R₁)과 저항(R₂₎이 연결된사이에 다이오드(D₁)에 FET(F)를 연결한 후, 그 제어스위치 역활을 하는 P-Channel J FET(F)의 게이트(G)에 인버터(G₁)와 저항(R₃), 다이오드(D₃), 저항(R₄)를 열거하고, FET(F)의 드레인(D)에 병렬로 다이오드(D₂)와 콘덴서(C)를 연결 하여서, 그 일측은 연산증폭기(A)의 반전단자(-)에, 비반전단자(+)는 저항(R₅)에 연결하고,타측은 트랜지스터(

) 및 저항(R₆)과 저항(R₇)에 연결하여 구성 시킨다.The FET (F ₎ is connected to the diode D ₁ between the resistor R ₁ and the resistor R _2, and then connected to the gate G of the P-Channel J FET (F) serving as a control switch. List the inverter (G ₁ ), resistor (R ₃ ), diode (D ₃ ), resistor (R ₄ ), and place diode (D ₂ ) and capacitor (C) in parallel to drain (D) of FET (F). One side is connected to the inverting terminal (-) of the operational amplifier (A), the non-inverting terminal (+) is connected to the resistor (R ₅ ), and the other side is the transistor (

) And resistors (R ₆ ) and resistors (R ₇ ).

(단 D₁, R₄, R₅는 접지 시킨다.)(However, ground D ₁ , R ₄ and R _5. )

그런데 소신호

에서 FET채널은 순수한 저항으로 볼 수 있기 때문에 다이오드(D₁)을 FET에 달아주어 저전압 제어스위치로 사용한다.But a small signal

Since the FET channel is seen as a pure resistor, a diode (D ₁ ) is attached to the FET and used as a low voltage control switch.

(Vds는 FET의 소오스와드레인사이의 전압이며 Vp는 핀치 오프(Pinch-off)전압이다)(Vds is the voltage between the source and drain of the FET and Vp is the pinch-off voltage)

다이오드(D₂)는 항상 변하는 입력에 스위치 역할을 하는 FET가 연결되어 스위치의 전극간의 각 채널에 포유 용량이 있어 스파아크가 발생 되므로 이를 제거하기 위해 다이오드(D₂)를 사용 하였다. 다이오드(D₂)는 FET의 게이트 신호에 대하여 스위치 역할을 한다.The diode (D ₂ ) is connected to the FET that acts as a switch to the input that is always changing, so there is a mammalian capacitance in each channel between the electrodes of the switch, so that a spark is generated, the diode (D ₂ ) was used to remove it. The diode D ₂ acts as a switch for the gate signal of the FET.

또한 트랜지스터(

)는 연산 증폭기(A)의 출력을 완충하는 역할과 후단 회로에 구동 전류를 제공하여 준다.Also transistors (

) Buffers the output of the operational amplifier (A) and provides the drive current to the back-end circuit.

상기와 같이 구성된 본 발명의 작용효과는 다음과 같다.Effects of the present invention configured as described above are as follows.

제어신호(eg)가 High로 되는 펄스인 경우에는 이 제어 신호는 인버터(G₁)에 의해 Low레벨로 변환되므로 다이오드(D₃)에 의하여 차단되어 스위칭 FET(F)의 게이트(G)입력은 oV가 된다.When the control signal (eg) is a high pulse, the control signal is converted to the low level by the inverter (G ₁ ) and is cut off by the diode (D ₃ ) so that the gate (G) input of the switching FET (F) is oV.

따라서 P-Channel J FET가 턴온 되어 공급된 입력신호(ein)가 FET(F)의 스위칭 작용으로 인하여 샘플 되어지고 이때 연산증폭기(A)의 반전단자에 전압이 가해져서 그 출력은 로우레벌(-Vcc)이 된다.Therefore, the input signal ein supplied with the P-Channel J FET is sampled due to the switching action of the FET F. At this time, a voltage is applied to the inverting terminal of the operational amplifier A so that the output is low level (−). Vcc).

그리고 본 고안에 있어서, 입력전압(ein)은 출력전압(eo)이 eo＞-Vcc+VR₆+0.6의 조건을 만족하는 범위내에서 인가되도록 되어 있으므로 트랜지스터(

)의 에미터와 베이스는 순바이어스 되어 트랜지스터(

)가 도통 되므로 콘덴서(C)에 β배만큼 증가한 전류가 흐르게 되어 획득시간을 1/β로 줄이게 되는 것이다.In the present invention, since the input voltage ein is applied within the range where the output voltage eo satisfies the condition of eo> -Vcc + VR ₆ +0.6, the transistor (

Emitter and base are forward biased to

) Is conducting, so that the current increased by β times in the capacitor C, reducing the acquisition time to 1 / β.

이와같이 샘플된 입력신호는 연산 증폭기(A)와 트랜지스터(G)를 거쳐 궤환(feed back)되어 있는 콘덴서(C)에 홀드되어 진다.The input signal sampled in this way is held by a capacitor C fed back through the operational amplifier A and the transistor G.

이때 연상 증폭기(A)에서 입력신호와 출력신호의 전달신호비는 eo/ein=-R₁/R₂에서 R₁=R₂면 입력신호가 그대로 출력신호에 반전되어 나타난다.At this time, in the associative amplifier (A), the transmission signal ratio of the input signal and the output signal is inverted in the output signal when the input signal is equal to R ₁ = R ₂ in eo / ein = -R ₁ / R ₂ .

또한 제어신호가 Low 일때는 인버터(G₁)에 의하여 High로 변환되고 다이오드(D₃)를 통하여 저항(R₄)에 가해지므로 FET의 게이트 전압은 인버터(G1)가 개방 콜렉터(open collector)이므로(Vec -0.6).In addition, when the control signal is low, it is converted to high by the inverter G ₁ and applied to the resistor R ₄ through the diode D ₃ , so that the gate voltage of the FET is the inverter G1 as the open collector. (Vec -0.6).

로 된다.

It becomes

이 전압은 FET의 소오스(S)와 드레인(D) 사이의 채널을 차단 시키는 핀치 오프 전압(Vp)과 같게 되므로 FET(F)는 동작하지 않게 된다.This voltage becomes equal to the pinch-off voltage Vp that blocks the channel between the source S and the drain D of the FET, so that the FET F does not operate.

(여기서 0.6V는 다이오드(D₃)가 턴온 될때의 순방향전압이다.)(0.6V is the forward voltage when diode D ₃ is turned on.)

따라서 샘플시에 콘덴서(C)에 충전된 전압은 연산증폭기(A)의 반전단자에 가해져서 트랜지스터(

)가 도통 되지만 FET(F)가 차단(off)되어 있으므로 연산 증폭기(A)와 연결된 콘덴서(C)의 단자는 개방되어 있는 것과 같게 되어 콘덴서(C)의 충전전하의 방전통로가 없어 충전된 전압을 다음 샘플시까지 계속홀드하고 있게 된다.Therefore, the voltage charged in the capacitor C at the time of the sample is applied to the inverting terminal of the operational amplifier A and the transistor (

) Is conducting but the FET (F) is off, so the terminal of the capacitor C connected to the operational amplifier A is as open, and there is no discharge path for the charge charge of the capacitor C. Will continue to be held until the next sample.

즉 샘플된 출력전압(eo)은 일정하게 유지 된다.That is, the sampled output voltage eo is kept constant.

이와 같이 작용하는 본 발명은 Invertiong S/H회로에 사용으로 낮은 출력 임피던스를 갖기 때문에 Hold될때 감쇠되지 않고 부하를 구동 시킬수 있어 출력의 안정도가 크고, 여기서 사용한 스위칭 FET(F)는 P-Channel J FET로서 입력임피던스가 아주 크기 때문에 게이트 단자는 개방회로로 동작하므로 전원회로로부터 전류가 거의 필요치 않고, 트랜지스터(

)를 사용하므로서 사용하지 않을 때에 비하여 캐패시티(C)에 전류를 보다 많이 흘러줄수 있기 때문에 Hold에서 Sample로 될때 요구되는 시간인 획득시간(Acquistiion Time)을 1/β만큼 줄일 수 있어, SR(slew Rate)이 낮은 연산 증폭기를 사용할 수 있기 때문에 비용이 절감되고 원하는 출력전압을 얻을 수 있는 효과가 있는 것이다.The present invention acting as described above has a low output impedance for use in the Invertiong S / H circuit so that the load can be driven without being attenuated when held, so that the output stability is high. As the input impedance is very large, the gate terminal operates as an open circuit, so it requires little current from the power supply circuit.

By using), more current can flow to the capacity (C) than when not in use, so the acquisition time, which is the time required for holding to sample, can be reduced by 1 / β, and SR (slew By using an op amp with a low rate, the cost is reduced and the desired output voltage is obtained.

(β는 TRQ의 전류증폭율)(β is the current amplification factor of TRQ)

전술한 바와 같이 본 고안에 있어서 홀드내에 샘플로 될때의 획득시간이 1/β로 줄게 되는 것을 수식으로 증명하면 다음과 같다.As described above, in the present invention, if the acquisition time of the sample in the hold is reduced to 1 / β by the equation, it is as follows.

제3도의 전류 이득 스위치를 사용하지 않는 경우는 입력 Vi가가해졌을 때 정상 상태의 출력-Vi가 되고 다시 Vi'로 입력이 변화 했을 때 Sample되면 정상상태의 출력은 -Vi'로 접근한다.In the case of not using the current gain switch of FIG. 3, when the input Vi is applied, the output becomes Vi in the normal state, and when the input is changed back to Vi ', the sample in the normal state approaches the -Vi'.

이런 접근과정을 수식으로 보면,Looking at this approach as an equation,

다음에 본 발명에서와 같이 제3b도의 전류이득 스위치를 사용 했을 경우에는Next, in the case of using the current gain switch of FIG.

4,5,6을 라플라스 변환을 하여,Laplace transform of 4,5,6,

4', 5', 6'을 각각 얻는다.4 ', 5' and 6 'are obtained respectively.

식 2와 5에서 알수 있는 바와 같이 전류이득 스위치를 사용하면 사용하지 않는 경우보다 트랜지스터(

)에 의하여 콘덴서(C)에 보다 많은 전류를 공급해 줄수 있어서 S/H회로의 획득시간(Acqusition time)을 1/β배로 줄일수가 있으므로 Slew Rate이 낮은 연산증폭기를 사용해도 SR이 높은 연산 증폭기를 사용했을 경우와 똑같은 효과를 나타낼 수 있는 것이다.As can be seen from Equations 2 and 5, using a current gain switch can produce a

By supplying more current to the capacitor (C), the acquisition time of the S / H circuit can be reduced to 1 / β times, so that an operational amplifier with a high SR is used even if an operational amplifier with a low slew rate is used. You can get the same effect as if you did.

Claims

Switching means in a circuit composed of FET (F), capacity (C), and operational amplifier (A) to sample and hold analog input that changes in time for a predetermined time, as described above and shown in the drawings. (F) a control circuit portion composed of an inverter (G ₁ ), a resistor (R ₃ ), and a diode (D ₁ , D ₃ ) so that an input signal is sampled, and a transistor so that the sampled signal is held.

Sample and Hold (Sample and) characterized in that the hold circuit portion consisting of a capacitor (C), a diode (D ₂ ) to reduce the acquisition time and to produce a step (STEP) output signal close to the input signal Hold circuit.