KR20240138915A - Semiconductor package - Google Patents
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Abstract
실시 예에 따른 반도체 패키지는 제1 보강 패턴을 구비한 제1 기판; 및 상기 제1 기판 상에 배치되고, 제2 보강 패턴을 구비한 제2 기판을 포함하고, 상기 제1 보강 패턴은 상기 제2 보강 패턴과 수직 방향으로 중첩되지 않는다.A semiconductor package according to an embodiment includes a first substrate having a first reinforcing pattern; and a second substrate disposed on the first substrate and having a second reinforcing pattern, wherein the first reinforcing pattern does not vertically overlap the second reinforcing pattern.
Description
실시 예는 반도체 패키지에 관한 것으로, 특히 휨 특성이 개선된 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly to a semiconductor package having improved bending characteristics.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 반도체 패키지 기판에 더 많은 수의 반도체 소자를 배치하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 반도체 패키지는 하나의 반도체 소자가 탑재되는 것을 기본으로 하기 때문에 원하는 성능을 얻는데 한계가 있다.As the performance of electrical/electronic products progresses, technologies for arranging a greater number of semiconductor elements on a semiconductor package substrate of limited size are being proposed and studied. However, since a general semiconductor package is based on mounting a single semiconductor element, there is a limit to obtaining the desired performance.
이에 따라, 최근에는 복수의 기판을 이용하여 다수의 반도체 소자를 배치한 반도체 패키지가 제공되고 있다. 이러한 반도체 패키지는 복수의 반도체 소자가 기판상에서 상호 수평 방향 및/또는 수직 방향으로 연결되는 구조를 가진다. 이에 따라, 반도체 패키지는 반도체 소자의 실장 면적을 효율적으로 사용하고, 반도체 소자 사이의 짧은 신호 전송 패스를 통해 고속 신호의 전송 가능한 장점이 있다.Accordingly, semiconductor packages that place a plurality of semiconductor elements using multiple substrates have been recently provided. These semiconductor packages have a structure in which multiple semiconductor elements are connected to each other in a horizontal and/or vertical direction on the substrate. Accordingly, the semiconductor package has the advantage of efficiently using the mounting area of the semiconductor elements and transmitting high-speed signals through a short signal transmission path between the semiconductor elements.
또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 반도체 소자의 개수 및/또는 각각의 반도체 소자의 사이즈가 커지거나, 반도체 소자의 기능적인 부분이 분할되면서 반도체 칩렛(Chiplet)으로 그 개념이 확장되고 있다.In addition, semiconductor packages applied to products that provide the Internet of Things (IoT), autonomous vehicles, and high-performance servers are expanding their concept to semiconductor chiplets as the number of semiconductor elements and/or the size of each semiconductor element increases in line with the trend toward high integration, or as the functional parts of semiconductor elements are divided.
이에 따라, 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신이 중요해지고 있고, 이에 따라, 반도체 패키지의 기판과 반도체 소자 사이에 인터포저를 배치하는 추세이다.Accordingly, intercommunication between semiconductor devices and/or semiconductor chiplets is becoming more important, and accordingly, there is a trend to place an interposer between the substrate of a semiconductor package and the semiconductor devices.
인터포저는 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신을 원활히 하거나, 또는 반도체 소자와 반도체 패키지 기판을 상호 연결하기 위해 반도체 소자에서 반도체 패키지로 향할수록 회로 패턴의 폭이나 너비를 점진적으로 증가시키는 재배선층의 기능을 함으로써, 반도체 소자의 회로 패턴에 비해 상대적으로 큰 회로 패턴을 갖는 반도체 패키지 기판과 반도체 소자 사이의 전기적 신호를 원활히 할 수 있는 기능을 할 수 있다. An interposer can function as a redistribution layer that gradually increases the width or depth of a circuit pattern as it moves from a semiconductor device to a semiconductor package in order to facilitate interconnection between semiconductor devices and/or semiconductor chiplets, or to interconnect a semiconductor device and a semiconductor package substrate, thereby facilitating electrical signals between the semiconductor device and a semiconductor package substrate having a relatively large circuit pattern compared to the circuit pattern of the semiconductor device.
인터포저는 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet)을 전체적으로 실장하기 위해 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet)의 전체 면적 이상의 면적을 가질 수도 있고, 또는 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 연결을 위한 부분에만 배치될 수도 있다. 즉, 인터포저의 면적은 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet)의 개수가 증가함에 따라 같이 증가할 수도 있지만, 증가하지 않을 수도 있다. 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet)의 개수가 증가함에 따라 반도체 패키지의 기판의 면적은 증가하는 추세에 있다.An interposer may have an area larger than the total area of a plurality of semiconductor devices and/or semiconductor chiplets for mounting the plurality of semiconductor devices and/or semiconductor chiplets as a whole, or may be disposed only in a portion for interconnection between the semiconductor devices and/or semiconductor chiplets. That is, the area of the interposer may increase as the number of the plurality of semiconductor devices and/or semiconductor chiplets increases, but may not increase. As the number of the plurality of semiconductor devices and/or semiconductor chiplets increases, the area of the substrate of the semiconductor package tends to increase.
이에 따라, 반도체 패키지의 면적이 넓어질수록 반도체 패키지가 더 크게 휘어지는 문제를 가진다. 또한, 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet)의 개수가 증가함에 따라 발열이 심해지고, 이에 따라 방열 특성을 더 크게 개선해야 하는 문제를 가진다.Accordingly, as the area of the semiconductor package increases, there is a problem that the semiconductor package warps more. In addition, as the number of multiple semiconductor elements and/or semiconductor chiplets increases, heat generation becomes more severe, and thus there is a problem that the heat dissipation characteristics must be further improved.
(특허문헌 1) KR 10-2016-0116838 A (Patent Document 1) KR 10-2016-0116838 A
실시 예는 새로운 구조의 반도체 패키지를 제공한다.The embodiment provides a semiconductor package of a novel structure.
또한, 실시 예는 휨 특성이 개선된 반도체 패키지를 제공한다. Additionally, the embodiment provides a semiconductor package with improved bending characteristics.
또한, 실시 예는 방열 특성이 개선된 반도체 패키지를 제공한다.Additionally, the embodiment provides a semiconductor package with improved heat dissipation characteristics.
또한, 실시 예는 기판과 반도체 소자 또는 복수의 기판 사이의 접착력이 향상된 반도체 패키지를 제공한다. Additionally, the embodiment provides a semiconductor package having improved adhesion between a substrate and a semiconductor element or a plurality of substrates.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problems to be achieved in the proposed embodiment are not limited to the technical problems mentioned above, and other technical problems not mentioned can be clearly understood by a person having ordinary skill in the technical field to which the proposed embodiment belongs from the description below.
실시 예에 따른 반도체 패키지는 제1 보강 패턴을 구비한 제1 기판; 및 상기 제1 기판 상에 배치되고, 제2 보강 패턴을 구비한 제2 기판을 포함하고, 상기 제1 보강 패턴은 상기 제2 보강 패턴과 수직 방향으로 중첩되지 않는다.A semiconductor package according to an embodiment includes a first substrate having a first reinforcing pattern; and a second substrate disposed on the first substrate and having a second reinforcing pattern, wherein the first reinforcing pattern does not vertically overlap the second reinforcing pattern.
또한, 상기 반도체 패키지는 상기 제2 기판 상에 배치된 반도체 소자를 더 포함한다.Additionally, the semiconductor package further includes a semiconductor element disposed on the second substrate.
또한, 상기 제2 보강 패턴은 상기 반도체 소자와 수직 방향으로 중첩되지 않는다.Additionally, the second reinforcement pattern does not overlap vertically with the semiconductor element.
또한, 상기 제1 기판은 상기 제1 보강 패턴과 수평 방향으로 중첩된 제1 배선 전극을 포함하고, 상기 제2 기판은 상기 제2 보강 패턴과 수평 방향으로 중첩된 제2 배선 전극을 포함하고, 상기 제1 보강 패턴은 상기 제1 배선 전극과 동일한 금속 물질을 포함하고, 상기 제1 보강 패턴은 상기 제1 배선 전극과 동일한 금속 물질을 포함한다.Additionally, the first substrate includes a first wiring electrode horizontally overlapped with the first reinforcing pattern, the second substrate includes a second wiring electrode horizontally overlapped with the second reinforcing pattern, the first reinforcing pattern includes the same metal material as the first wiring electrode, and the first reinforcing pattern includes the same metal material as the first wiring electrode.
또한, 상기 제1 보강 패턴의 폭은 상기 제1 배선 전극의 폭보다 크고, 상기 제2 보강 패턴의 폭은 상기 제2 배선 전극의 폭보다 크다.Additionally, the width of the first reinforcement pattern is larger than the width of the first wiring electrode, and the width of the second reinforcement pattern is larger than the width of the second wiring electrode.
또한, 상기 제1 및 제2 기판 각각은 절연층 및 보호층을 구비하고, 상기 제1 보강 패턴의 적어도 일부는 상기 제1 기판의 절연층 및 보호층과 접촉하지 않고, 상기 제2 보강 패턴의 적어도 일부는 상기 제2 기판의 절연층 및 보호층과 접촉하지 않는다.Additionally, each of the first and second substrates has an insulating layer and a protective layer, and at least a portion of the first reinforcing pattern does not contact the insulating layer and protective layer of the first substrate, and at least a portion of the second reinforcing pattern does not contact the insulating layer and protective layer of the second substrate.
또한, 상기 반도체 패키지는 상기 제1 기판, 상기 제2 기판 및 상기 반도체 소자를 몰딩하는 몰딩 부재를 더 포함하고, 상기 몰딩 부재의 적어도 일부는 상기 제1 및 제2 보강 패턴과 접촉한다.In addition, the semiconductor package further includes a molding member that molds the first substrate, the second substrate, and the semiconductor element, and at least a portion of the molding member is in contact with the first and second reinforcing patterns.
또한, 상기 제1 기판은 상기 제1 기판의 절연층의 적어도 일부 영역을 관통하는 제1 보강 관통부 포함하고, 상기 제2 기판은 상기 제2 기판의 절연층의 적어도 일부 영역을 관통하는 제2 보강 관통부를 포함한다.Additionally, the first substrate includes a first reinforcing through-portion penetrating at least a portion of an insulating layer of the first substrate, and the second substrate includes a second reinforcing through-portion penetrating at least a portion of an insulating layer of the second substrate.
또한, 상기 제1 보강 관통부의 외측면은 상기 제1 기판의 절연층의 외측면과 동일 평면 상에 위치하고, 상기 몰딩 부재의 적어도 일부는 상기 제1 보강 관통부의 외측면과 접촉한다.Additionally, the outer surface of the first reinforcing through portion is positioned on the same plane as the outer surface of the insulating layer of the first substrate, and at least a portion of the molding member is in contact with the outer surface of the first reinforcing through portion.
또한, 상기 제2 보강 관통부의 외측면은 상기 제2 기판의 절연층의 외측면과 동일 평면 상에 위치하고, 상기 몰딩 부재의 적어도 일부는 상기 제2 보강 관통부의 외측면과 접촉한다.Additionally, the outer surface of the second reinforcing through portion is positioned on the same plane as the outer surface of the insulating layer of the second substrate, and at least a portion of the molding member is in contact with the outer surface of the second reinforcing through portion.
또한, 상기 제1 기판은 상기 제1 보강 관통부와 수평 방향으로 중첩된 제1 비아 전극을 포함하고, 상기 제2 기판은 상기 제2 보강 관통부와 수평 방향으로 중첩된 제2 비아 전극을 포함하며, 상기 제1 보강 관통부의 폭은 상기 제1 비아 전극의 폭보다 크고, 상기 제2 보강 관통부의 폭은 상기 제2 비아 전극의 폭보다 크다.Additionally, the first substrate includes a first via electrode horizontally overlapping the first reinforcing through portion, the second substrate includes a second via electrode horizontally overlapping the second reinforcing through portion, and the width of the first reinforcing through portion is larger than the width of the first via electrode, and the width of the second reinforcing through portion is larger than the width of the second via electrode.
또한, 상기 제1 기판의 제1 수평 방향의 폭은 상기 제1 기판의 제2 수평 방향의 폭과 다르고, 상기 제1 보강 패턴은 상기 제1 기판 상에 상기 제1 수평 방향으로 배치된 제1군의 제1 보강 패턴과, 상기 제1 기판 상에 상기 제2 수평 방향으로 배치된 제2 군의 제1 보강 패턴을 포함하고, 상기 제1군의 제1 보강 패턴의 폭 및 간격 중 적어도 하나는 제2군의 제1 보강 패턴의 폭 및 간격 중 적어도 하나와 다르다.In addition, the first horizontal direction width of the first substrate is different from the second horizontal direction width of the first substrate, the first reinforcement pattern includes a first group of first reinforcement patterns arranged in the first horizontal direction on the first substrate, and a second group of first reinforcement patterns arranged in the second horizontal direction on the first substrate, and at least one of the width and interval of the first reinforcement patterns of the first group is different from at least one of the width and interval of the first reinforcement patterns of the second group.
또한, 상기 제2 기판의 제1 수평 방향의 폭은 상기 제2 기판의 제2 수평 방향의 폭과 다르고, 상기 제2 보강 패턴은 상기 제2 기판 상에 상기 제1 수평 방향으로 배치된 제1군의 제2 보강 패턴과, 상기 제2 기판 상에 상기 제2 수평 방향으로 배치된 제2 군의 제2 보강 패턴을 포함하고, 상기 제1군의 제2 보강 패턴의 폭 및 간격 중 적어도 하나는 제2군의 제2 보강 패턴의 폭 및 간격 중 적어도 하나와 다르다.In addition, the first horizontal direction width of the second substrate is different from the second horizontal direction width of the second substrate, the second reinforcing pattern includes a first group of second reinforcing patterns arranged in the first horizontal direction on the second substrate, and a second group of second reinforcing patterns arranged in the second horizontal direction on the second substrate, and at least one of the width and interval of the second reinforcing patterns of the first group is different from at least one of the width and interval of the second reinforcing patterns of the second group.
또한, 상기 제1 보강 관통부는, 1개의 제1 보강 패턴과 공통으로 수직 방향으로 중첩되고 상호 수평 방향으로 이격된 복수의 제1 분기 관통부를 포함한다.Additionally, the first reinforcing penetration portion includes a plurality of first branch penetration portions that are vertically overlapped and horizontally spaced from each other in common with one first reinforcing pattern.
또한, 상기 제2 보강 관통부는, 1개의 제2 보강 패턴과 공통으로 수직 방향으로 중첩되고 상호 수평 방향으로 이격된 복수의 제2 분기 관통부를 포함한다. Additionally, the second reinforcing penetration portion includes a plurality of second branch penetration portions that are vertically overlapped in common with one second reinforcing pattern and are spaced apart from each other in the horizontal direction.
실시 예의 반도체 패키지는 특정 방향으로 크게 휘어지는 것을 효율적으로 방지할 수 있고, 나아가 반도체 패키지의 방열 특성을 향상시킬 수 있다.The semiconductor package of the embodiment can effectively prevent significant bending in a specific direction, and further improve the heat dissipation characteristics of the semiconductor package.
특히, 실시 예의 반도체 패키지는 제1 보강 패턴을 구비한 제1 기판, 상기 제1 기판 상에 배치되고, 제2 보강 패턴을 구비한 제2 기판을 포함하고, 상기 제1 보강 패턴은 수직 방향으로 상기 제2 보강 패턴과 중첩되지 않는다. 이를 통해, 실시 예는 제1 보강 패턴 및 제2 보강 패턴이 차지하는 면적을 최소화하면서 제1 기판 및 제2 기판 각각이 특정 방향으로 크게 휘어지는 것을 방지할 수 있다.In particular, the semiconductor package of the embodiment includes a first substrate having a first reinforcing pattern, a second substrate disposed on the first substrate and having a second reinforcing pattern, wherein the first reinforcing pattern does not overlap the second reinforcing pattern in a vertical direction. Through this, the embodiment can prevent each of the first substrate and the second substrate from being significantly warped in a specific direction while minimizing the area occupied by the first reinforcing pattern and the second reinforcing pattern.
즉, 제1 기판에 구비된 제1 보강 패턴이 제2 기판에 구비된 제2 보강 패턴과 수직 방향으로 중첩되는 경우, 제1 기판(1100)에 구비된 전극부들의 집적도가 감소할 수 있고, 이에 따라 기판 및 반도체 패키지를 소형화하는 것이 어려울 수 있다.That is, when the first reinforcing pattern provided on the first substrate vertically overlaps the second reinforcing pattern provided on the second substrate, the integration degree of the electrode parts provided on the first substrate (1100) may decrease, and accordingly, it may be difficult to miniaturize the substrate and semiconductor package.
따라서, 제1 기판에 구비된 제1 보강 패턴이 제2 기판에 구비된 제2 보강 패턴과 수직 방향으로 중첩되지 않도록 하여, 제1 기판에서 제1 보강 패턴이 배치되는 면적을 최소화하면서 제1 기판이 특정 방향으로 크게 휘어지는 것을 방지할 수 있다.Accordingly, by ensuring that the first reinforcing pattern provided on the first substrate does not vertically overlap with the second reinforcing pattern provided on the second substrate, the area where the first reinforcing pattern is arranged on the first substrate can be minimized, while preventing the first substrate from being significantly warped in a specific direction.
이를 통해 실시 예는 제1 기판과 제2 기판 사이의 신호 전송 거리를 줄이고, 이를 통해 신호 전송 손실을 최소화할 수 있도록 한다.Through this, the embodiment reduces the signal transmission distance between the first substrate and the second substrate, thereby minimizing signal transmission loss.
예시적으로, 또한, 제1 기판에 구비된 제1 보강 패턴이 제2 기판에 구비된 제2 보강 패턴과 수직 방향으로 중첩되는 경우, 제1 보강 패턴의 적어도 일부는 제2 기판에 구비된 전극부와 수직 방향으로 중첩될 수 있다. 이 경우, 제2 기판에 구비된 전극부의 적어도 일부는 제1 보강 패턴이 배치된 영역을 회피하면서 제1 기판에 구비된 전극부와 전기적으로 연결되어야 하며, 이에 따라 신호 전송 거리 증가 및 신호 전송 손실이 증가할 수 있다.For example, in addition, when the first reinforcing pattern provided on the first substrate vertically overlaps with the second reinforcing pattern provided on the second substrate, at least a portion of the first reinforcing pattern may vertically overlap with the electrode portion provided on the second substrate. In this case, at least a portion of the electrode portion provided on the second substrate should be electrically connected to the electrode portion provided on the first substrate while avoiding the area where the first reinforcing pattern is arranged, and thus, the signal transmission distance may increase and the signal transmission loss may increase.
따라서, 제1 기판에 구비된 제1 보강 패턴이 제2 기판에 구비된 제2 보강 패턴과 수직 방향으로 중첩되지 않도록 하여, 회로 집적도 및 전기적 특성의 저하 없이 제1 기판 및 제2 기판이 특정 방향으로 크게 휘어지는 것을 방지할 수 있도록 한다.Accordingly, the first reinforcing pattern provided on the first substrate is prevented from vertically overlapping with the second reinforcing pattern provided on the second substrate, thereby preventing the first substrate and the second substrate from being significantly bent in a specific direction without deterioration of the circuit integration density and electrical characteristics.
또한, 실시 예는 제1 기판 및 제2 기판이 특정 방향으로 크게 휘어지는 것을 방지하여 제2 기판 상에 반도체 소자가 안정적으로 배치될 수 있도록 한다. 이를 통해, 실시 예는 반도체 소자가 안정적으로 동작하도록 할 수 있고, 반도체 패키지를 포함하는 서버 등의 제품이 안정적으로 동작하도록 할 수 있다. 따라서, 실시 예는 반도체 패키지 및 이를 포함하는 제품의 동작 특성을 향상시킬 수 있다.In addition, the embodiment prevents the first substrate and the second substrate from being significantly bent in a specific direction, so that the semiconductor element can be stably placed on the second substrate. Through this, the embodiment can enable the semiconductor element to operate stably, and can enable a product such as a server including the semiconductor package to operate stably. Therefore, the embodiment can improve the operating characteristics of the semiconductor package and the product including the same.
또한, 제1 기판 및 제2 기판에 구비된 제1 및 제2 보강 패턴 중 적어도 하나는 몰딩 부재와 접촉한다. 이를 통해 실시 예는 제1 및/또는 제2 보강 패턴을 이용하여 반도체 패키지에서 발생하는 열을 몰딩 부재로 효율적으로 전달할 수 있고, 이를 통해 반도체 패키지의 방열 특성을 향상시킬 수 있다.In addition, at least one of the first and second reinforcing patterns provided on the first substrate and the second substrate is in contact with the molding member. Through this, the embodiment can efficiently transfer heat generated in the semiconductor package to the molding member by using the first and/or second reinforcing patterns, thereby improving the heat dissipation characteristics of the semiconductor package.
또한, 제1 기판은 더미 전극을 구비하고, 제1 기판의 더미 전극은 제2 기판의 보강 패턴과 물리적 및/또는 전기적으로 연결될 수 있다. Additionally, the first substrate may have dummy electrodes, and the dummy electrodes of the first substrate may be physically and/or electrically connected to the reinforcing pattern of the second substrate.
이를 통해, 실시 예는 제1 기판에서 발생한 열이 제2 기판으로 전달되거나 제2 기판에서 발생한 열이 제1 기판으로 전달되도록 할 수 있고, 이를 통해 상호 간의 방열 특성을 더욱 향상시킬 수 있다. 나아가, 실시 예는 제1 기판의 더미 전극이 제2 기판의 제2 보강 패턴과 연결되도록 하여, 제1 기판과 제2 기판 사이의 물리적 결합 강도를 더욱 향상시킬 수 있고, 이를 통해 반도체 패키지가 더욱 안정적으로 동작하도록 할 수 있다. Through this, the embodiment can enable heat generated from the first substrate to be transferred to the second substrate or heat generated from the second substrate to be transferred to the first substrate, thereby further improving heat dissipation characteristics therebetween. Furthermore, the embodiment can further improve physical bonding strength between the first substrate and the second substrate by connecting the dummy electrode of the first substrate to the second reinforcing pattern of the second substrate, thereby allowing the semiconductor package to operate more stably.
또한, 제1 기판 및 제2 기판 각각은 보강 관통부를 더 포함한다. 보강 관통부는 제1 기판 및 제2 기판 각각에 구비된 보호층을 관통하는 제1 보강 관통부를 포함한다. 제1 보강 관통부는 범프부와 수평 방향으로 중첩될 수 있다. 나아가, 제1 보강 관통부는 기판 상으로 돌출될 수 있다. 이를 통해, 실시 예는 보강 관통부를 구비하여 범프부가 균일한 높이를 가지도록 할 수 있다. 예시적으로, 범프부를 형성하는 공정에서 기판의 제2 영역을 제외한 제1 영역에서만 도금이 이루어지는 경우, 범프부의 균일한 도금이 이루어지지 않을 수 있고, 이에 따라 복수의 범프부들 사이의 높이 편차가 발생할 수 있다. 이로 인해, 범프부 상에 제2 기판 또는 반도체 소자가 안정적으로 배치되지 못할 수 있다. 따라서, 실시 예는 기판의 제2 영역에 보강 관통부를 구비하여 범프부의 도금 편차를 최소화할 수 있도록 한다. In addition, each of the first substrate and the second substrate further includes a reinforcing through-port. The reinforcing through-port includes a first reinforcing through-port that penetrates a protective layer provided on each of the first substrate and the second substrate. The first reinforcing through-port may overlap the bump portion in a horizontal direction. Furthermore, the first reinforcing through-port may protrude above the substrate. Through this, the embodiment may provide the reinforcing through-port so that the bump portion has a uniform height. For example, when plating is performed only in the first region of the substrate excluding the second region in a process of forming the bump portion, uniform plating of the bump portion may not be performed, and thus a height deviation may occur between the plurality of bump portions. Due to this, the second substrate or the semiconductor device may not be stably placed on the bump portion. Therefore, the embodiment provides the reinforcing through-port in the second region of the substrate so as to minimize the plating deviation of the bump portion.
나아가, 실시 예는 제1 보강 관통부가 보호층 상으로 돌출 배치됨에 따라 기판에서 발생한 열을 몰딩 부재로 더욱 효율적으로 방출하는 것이 가능하고, 이에 따라 반도체 패키지의 방열 특성을 더욱 향상시킬 수 있다.Furthermore, the embodiment enables heat generated in the substrate to be more efficiently released to the molding member as the first reinforcing penetration portion is protruded over the protective layer, thereby further improving the heat dissipation characteristics of the semiconductor package.
또한, 제1 기판 및 제2 기판 각각은 해당 기판의 적어도 일부 영역을 관통하는 제2 보강 관통부를 더 포함한다. 제2 보강 관통부는 해당 기판에 구비된 비아 전극에 대응하는 제2 전극과 수평 방향으로 중첩될 수 있다. 제2 보강 관통부는 제1 기판 및/또는 제2 기판에서 발생하는 열을 외측 방향으로 전달하는 기능을 할 수 있고, 제1 기판 및/또는 제2 기판이 특정 방향으로 크게 휘어지는 것을 방지할 수 있다. 따라서, 실시 예는 반도체 패키지의 휨 특성을 더욱 개선하면서 방열 특성을 향상시킬 수 있다.In addition, each of the first substrate and the second substrate further includes a second reinforcing through-portion penetrating at least a portion of the substrate. The second reinforcing through-portion may horizontally overlap a second electrode corresponding to a via electrode provided in the substrate. The second reinforcing through-portion may function to transfer heat generated in the first substrate and/or the second substrate outwardly, and may prevent the first substrate and/or the second substrate from being significantly warped in a specific direction. Therefore, the embodiment may further improve the bending characteristics of the semiconductor package while enhancing the heat dissipation characteristics.
또한, 제1 기판 및 제2 기판에 각각 구비된 보강 패턴, 제1 보강 패턴부 및 제2 보강 패턴부 중 적어도 하나의 외측면은 해당 기판의 외측면과 동일 평면 상에 위치할 수 있다. 따라서, 제1 기판 및 제2 기판에 각각 구비된 보강 패턴, 제1 보강 패턴부 및 제2 보강 패턴부 중 적어도 하나의 외측면은 몰딩 부재와 접촉할 수 있다. In addition, the outer surface of at least one of the reinforcing pattern, the first reinforcing pattern portion, and the second reinforcing pattern portion provided on each of the first substrate and the second substrate may be positioned on the same plane as the outer surface of the corresponding substrate. Accordingly, the outer surface of at least one of the reinforcing pattern, the first reinforcing pattern portion, and the second reinforcing pattern portion provided on each of the first substrate and the second substrate may be in contact with the molding member.
이를 통해, 실시 예는 제1 기판 및 제2 기판에 각각 구비된 보강 패턴, 제1 보강 패턴부 및 제2 보강 패턴부 중 적어도 하나의 외측면을 통해 몰딩 부재로 열 방출이 용이하게 이루어지도록 할 수 있고, 이를 통해 반도체 패키지의 방열 특성을 더욱 향상시킬 수 있다.Through this, the embodiment can facilitate heat dissipation to the molding member through the outer surface of at least one of the reinforcing pattern, the first reinforcing pattern portion, and the second reinforcing pattern portion provided on each of the first substrate and the second substrate, thereby further improving the heat dissipation characteristics of the semiconductor package.
또한, 제1 기판 및 제2 기판 중 적어도 하나의 제2 보강 관통부는 하나의 보강 패턴에 공통 연결되면서 상호 수평 방향으로 이격된 복수의 분기 관통부를 포함한다. 이를 통해, 실시 예는 복수의 분기 관통부를 이용하여 기판에서 발생하는 열을 복수의 분기 라인을 통해 더욱 효율적으로 방출할 수 있다. 따라서, 실시 예는 반도체 패키지의 방열 특성을 더욱 향상시킬 수 있다.In addition, at least one of the second reinforcing through-ports of the first substrate and the second substrate includes a plurality of branch through-ports that are spaced apart in a horizontal direction while being commonly connected to one reinforcing pattern. Through this, the embodiment can more efficiently dissipate heat generated in the substrate through the plurality of branch lines by using the plurality of branch through-ports. Therefore, the embodiment can further improve the heat dissipation characteristics of the semiconductor package.
나아가, 실시 예는 복수의 분기 관통부를 기판의 강성을 더욱 향상시킬 수 있고, 이를 통해 기판 및 반도체 패키지가 특정 방향으로 크게 휘어지는 것을 방지할 수 있다.Furthermore, the embodiment can further enhance the rigidity of the substrate by providing multiple branch penetrations, thereby preventing the substrate and semiconductor package from being significantly bent in a specific direction.
도 1은 비교 예에 따른 반도체 패키지를 나타낸 도면이다.
도 2는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3은 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 4는 제1 실시 예에 따른 기판을 나타낸 단면도이다.
도 5는 도 4의 회로 기판의 일층에 구비된 전극부 및 보강 패턴을 설명하기 위한 단면도이다.
도 6은 도 4 및 도 5의 기판의 보강 패턴을 각각 구비한 제1 및 제2 기판을 포함하는 반도체 패키지의 일 실시 예를 나타낸 단면도이다.
도 7은 도 6의 변형 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8은 제2 실시 예에 따른 기판을 나타낸 단면도이다.
도 9는 제3 실시 예에 따른 기판을 나타낸 단면도이다.
도 10은 제4 실시 예에 따른 기판을 나타낸 단면도이다.
도 11은 도 10의 기판의 일층에 구비된 전극부, 보강 패턴 및 보강 관통부를 설명하기 위한 평면도이다.
도 12는 도 10 및 도 11의 기판의 보강 패턴 및 보강 관통부를 각각 구비한 제1 및 제2 기판을 포함하는 반도체 패키지의 일 실시 예를 나타낸 단면도이다.
도 13은 제5 실시 예에 따른 기판을 나타낸 단면도이다.
도 14는 도 13의 기판의 일층에 구비된 전극부, 보강 패턴, 및 보강 관통부를 설명하기 위한 단면도이다.Figure 1 is a drawing showing a semiconductor package according to a comparative example.
Fig. 2 is a cross-sectional view showing a semiconductor package according to the first embodiment.
Fig. 3 is a cross-sectional view showing a semiconductor package according to the second embodiment.
Figure 4 is a cross-sectional view showing a substrate according to the first embodiment.
Fig. 5 is a cross-sectional view for explaining an electrode portion and a reinforcement pattern provided on one layer of the circuit board of Fig. 4.
FIG. 6 is a cross-sectional view showing one embodiment of a semiconductor package including first and second substrates each having a reinforcement pattern of the substrates of FIGS. 4 and 5, respectively.
Fig. 7 is a cross-sectional view showing a semiconductor package according to a modified example of Fig. 6.
Figure 8 is a cross-sectional view showing a substrate according to the second embodiment.
Figure 9 is a cross-sectional view showing a substrate according to the third embodiment.
Fig. 10 is a cross-sectional view showing a substrate according to the fourth embodiment.
Fig. 11 is a plan view for explaining the electrode portion, reinforcement pattern, and reinforcement penetration portion provided on the first layer of the substrate of Fig. 10.
FIG. 12 is a cross-sectional view showing one embodiment of a semiconductor package including first and second substrates each having a reinforcement pattern and a reinforcement penetration portion of the substrates of FIGS. 10 and 11, respectively.
Fig. 13 is a cross-sectional view showing a substrate according to the fifth embodiment.
FIG. 14 is a cross-sectional view for explaining an electrode portion, a reinforcing pattern, and a reinforcing penetration portion provided on one layer of the substrate of FIG. 13.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the attached drawings.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.However, the technical idea of the present invention is not limited to some of the embodiments described, but can be implemented in various different forms, and within the scope of the technical idea of the present invention, one or more of the components between the embodiments can be selectively combined or substituted for use.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.In addition, terms (including technical and scientific terms) used in the embodiments of the present invention can be interpreted as having a meaning that can be generally understood by a person having ordinary skill in the technical field to which the present invention belongs, unless explicitly and specifically defined and described, and terms that are commonly used, such as terms defined in a dictionary, can have their meanings interpreted in consideration of the contextual meaning of the related technology. In addition, terms used in the embodiments of the present invention are for the purpose of describing the embodiments and are not intended to limit the present invention.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.In this specification, the singular may also include the plural unless specifically stated otherwise in the phrase, and when it is described as "A and (or) at least one (or more) of B, C", it may include one or more of all combinations that can be combined with A, B, C. In addition, in describing components of embodiments of the present invention, terms such as first, second, A, B, (a), (b), etc. may be used.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.These terms are only intended to distinguish the component from other components, and are not intended to limit the nature, order, or sequence of the component by the terms. In addition, when a component is described as being "connected," "coupled," or "connected" to another component, it may include not only cases where the component is directly connected, coupled, or connected to the other component, but also cases where the component is "connected," "coupled," or "connected" by another component between the component and the other component.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.Also, when it is described as being formed or arranged "above or below" each component, above or below includes not only the cases where the two components are in direct contact with each other, but also the cases where one or more other components are formed or arranged between the two components. Also, when it is expressed as "above or below", it can include the meaning of the downward direction as well as the upward direction based on one component.
-비교 예(종래 기술의 구조 및 이의 문제점)--Comparative example (structure of prior art and its problems)-
도 1은 비교 예에 따른 반도체 패키지를 나타낸 도면이다.Figure 1 is a drawing showing a semiconductor package according to a comparative example.
도 1을 참조하면, 반도체 패키지는 제1 기판(10) 및 제2 기판(20)을 포함한다. 제1 기판(10) 및 제2 기판(20)은 접속부(30)를 통해 서로 전기적으로 연결된다.Referring to FIG. 1, the semiconductor package includes a first substrate (10) and a second substrate (20). The first substrate (10) and the second substrate (20) are electrically connected to each other through a connecting portion (30).
이때, 반도체 패키지에 적용되는 고성능 반도체 소자의 수요의 증가에 따라 제1 및 제2 기판(10, 20)의 평면 면적이 증가하고 있다. 그리고 평면 면적이 증가함에 따라 제1 및 제2 기판(10, 20)이 더 많이 휘어지는 문제가 있다.At this time, as the demand for high-performance semiconductor devices applied to semiconductor packages increases, the plane area of the first and second substrates (10, 20) is increasing. And as the plane area increases, there is a problem that the first and second substrates (10, 20) warp more.
예를 들어, 반도체 패키지는 제1 기판(10) 및 제2 기판(20)을 포함한다. For example, a semiconductor package includes a first substrate (10) and a second substrate (20).
이때, 제1 기판(10)은 제1 절연층 및 제1 전극부를 구비한다. 이때, 제1 전극부는 제1 절연층의 상부 및 하부에 각각 구비된다. 이때, 제1 절연층을 구성하는 절연 물질의 종류 및/또는 서로 다른 층에 구비된 제1 전극부의 배선 밀도의 차이에 따라 제1 기판(10)이 특정 방향으로 크게 휘어지는 문제가 발생한다.At this time, the first substrate (10) is provided with a first insulating layer and a first electrode portion. At this time, the first electrode portion is provided on the upper and lower portions of the first insulating layer, respectively. At this time, depending on the type of insulating material constituting the first insulating layer and/or the difference in wiring density of the first electrode portions provided in different layers, a problem occurs in which the first substrate (10) is greatly bent in a specific direction.
또한, 제2 기판(20)은 제2 절연층 및 제2 전극부를 구비한다. 이때, 제2 전극부는 제2 절연층의 상부 및 하부에 각각 구비된다. 이때, 제2 절연층을 구성하는 절연물질의 종류 및/또는 서로 다른 층에 구비된 제2 전극부의 배선 밀도의 차이에 따라 제2 기판(20)이 특정 방향으로 크게 휘어지는 문제가 발생한다.In addition, the second substrate (20) is provided with a second insulating layer and a second electrode portion. At this time, the second electrode portion is provided on the upper and lower portions of the second insulating layer, respectively. At this time, depending on the type of insulating material constituting the second insulating layer and/or the difference in wiring density of the second electrode portions provided in different layers, a problem occurs in which the second substrate (20) is greatly bent in a specific direction.
반도체 패키지는 접속부(30)를 사이에 두고 제1 기판(10) 및 제2 기판이 서로 전기적으로 결합된 구조를 가진다.The semiconductor package has a structure in which a first substrate (10) and a second substrate are electrically connected to each other with a connection portion (30) therebetween.
이때, 제1 기판(10) 및/또는 제2 기판(20)이 특정 방향으로 휘어지는 경우, 제1 기판(10)과 제2 기판(20)이 전기적으로 단락되는 전기적 신뢰성 문제가 발생한다. 예시적으로, 제1 기판(10) 및/또는 제2 기판(20)이 특정 방향으로 휘어지면, 복수의 접속부(30) 중 적어도 하나가 제1 기판(10) 또는 제2 기판(20)과 전기적으로 분리되는 문제가 발생할 수 있다.At this time, if the first substrate (10) and/or the second substrate (20) are bent in a specific direction, an electrical reliability problem occurs in which the first substrate (10) and the second substrate (20) are electrically short-circuited. For example, if the first substrate (10) and/or the second substrate (20) are bent in a specific direction, a problem in which at least one of the plurality of connecting portions (30) is electrically separated from the first substrate (10) or the second substrate (20) may occur.
예를 들어, 도 1에 도시된 바와 같이, 제1 기판(10) 및 제2 기판(20) 중 적어도 하나가 특정 방향으로 휘어지면, 접속부(30)는 제1 기판(10) 및 제2 기판(20) 사이에 정상적으로 결합된 제1 접속부(31)와, 제1 기판(10) 및 제2 기판(20) 중 적어도 하나로부터 전기적으로 분리된 제2 접속부(32)를 포함할 수 있다. For example, as illustrated in FIG. 1, when at least one of the first substrate (10) and the second substrate (20) is bent in a specific direction, the connecting portion (30) may include a first connecting portion (31) that is normally coupled between the first substrate (10) and the second substrate (20), and a second connecting portion (32) that is electrically isolated from at least one of the first substrate (10) and the second substrate (20).
이때, 반도체 패키지에 제2 접속부(32)가 구비되면, 제1 기판(10)과 제2 기판(20) 사이가 서로 전기적으로 연결되지 않음에 따른 전기적 신뢰성 문제가 발생할 수 있다. At this time, if a second connection part (32) is provided in the semiconductor package, an electrical reliability problem may occur due to the first substrate (10) and the second substrate (20) not being electrically connected to each other.
나아가, 비교 예의 반도체 패키지는 제1 기판(10) 및/또는 제2 기판(20)의 평면 면적이 커짐에 따라 제1 기판(10) 및/또는 제2 기판(20)의 발열이 심해지고 있다.이에 따라, 제2 기판(20) 상에 실장되는 반도체 소자가 정상적으로 동작하지 못하는 문제가 발생할 수 있다. Furthermore, in the semiconductor package of the comparative example, as the plane area of the first substrate (10) and/or the second substrate (20) increases, the heat generation of the first substrate (10) and/or the second substrate (20) becomes more severe. Accordingly, a problem may occur in which the semiconductor element mounted on the second substrate (20) does not operate normally.
즉, 반도체 패키지의 평면 면적이 커질수록 더 크게 휘어지는 문제 및 방열 특성을 더 크게 개선해야 하는 문제를 가진다. That is, as the flat surface area of the semiconductor package increases, it has the problem of greater warpage and the problem of greater improvement in heat dissipation characteristics.
따라서, 실시 예는 반도체 패키지의 휨 특성 및 방열 특성을 개선하여 반도체 패키지의 제품 신뢰성을 더욱 향상시킬 수 있도록 한다.Therefore, the embodiment improves the bending characteristics and heat dissipation characteristics of the semiconductor package, thereby further enhancing the product reliability of the semiconductor package.
-전자 디바이스--Electronic devices-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.Before describing the embodiment, an electronic device to which the semiconductor package of the embodiment is applied will be briefly described. The electronic device includes a main board (not shown). The main board may be physically and/or electrically connected to various components. For example, the main board may be connected to the semiconductor package of the embodiment. Various semiconductor elements may be mounted in the semiconductor package.
반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 반도체 소자 안에 집적화된 집적회로(IC) 형태의 반도체 소자일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. The semiconductor device may include active components and/or passive components. The active components may be semiconductor devices in the form of integrated circuits (ICs) in which hundreds to millions of components are integrated into a single semiconductor device. The semiconductor device may be a logic chip, a memory chip, or the like. The logic chip may be a central processor (CPU), a graphics processor (GPU), or the like. For example, the logic chip may be an application processor (AP) chip including at least one of a central processor (CPU), a graphics processor (GPU), a digital signal processor, a cryptographic processor, a microprocessor, a microcontroller, or an analog-to-digital converter, an application-specific IC (ASIC), or the like, or a chip set including a specific combination of any of the foregoing.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.The memory chip may be a stacked memory such as HBM. Additionally, the memory chip may include a memory chip such as a volatile memory (e.g., DRAM), a non-volatile memory (e.g., ROM), a flash memory, etc.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.Meanwhile, the product group to which the semiconductor package of the embodiment is applied may be any one of CSP (Chip Scale Package), FC-CSP (Flip Chip-Chip Scale Package), FC-BGA (Flip Chip Ball Grid Array), POP (Package On Package), and SIP (System In Package), but is not limited thereto.
또한, 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.Additionally, the electronic device may be a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a vehicle, a high-performance server, a network system, a computer, a monitor, a tablet, a laptop, a netbook, a television, a video game, a smart watch, an automotive, etc. However, the present invention is not limited thereto, and it is to be understood that the present invention may include any other electronic device that processes data.
이하에서는 실시 예의 반도체 패키지에 대하여 설명한다.Below, a semiconductor package of an embodiment is described.
도 2는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 3은 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.FIG. 2 is a cross-sectional view showing a semiconductor package according to the first embodiment, and FIG. 3 is a cross-sectional view showing a semiconductor package according to the second embodiment.
도 2를 참조하면, 제1 실시 예의 반도체 패키지는 제1 기판(1100), 제2 기판(1200) 및 반도체 소자(1300)를 포함한다.Referring to FIG. 2, the semiconductor package of the first embodiment includes a first substrate (1100), a second substrate (1200), and a semiconductor element (1300).
제1 기판(1100)은 패키지 기판을 의미할 수 있다.The first substrate (1100) may mean a package substrate.
제1 기판(1100)은 적어도 하나의 외부 기판이 결합되는 공간을 제공할 수 있다. 외부 기판은 제1 기판(1100) 상에 결합되는 제2 기판(1200)을 의미할 수 있다. 또한, 외부 기판은 제1 기판(1100)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다. 또한, 도면상에 도시하지는 않았지만, 제1 기판(1100)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. The first substrate (1100) can provide a space in which at least one external substrate is coupled. The external substrate can mean a second substrate (1200) coupled on the first substrate (1100). In addition, the external substrate can mean a main board included in an electronic device coupled to a lower portion of the first substrate (1100). In addition, although not shown in the drawing, the first substrate (1100) can provide a space in which at least one semiconductor element is mounted.
제1 기판(1100)은 적어도 하나의 절연층 및, 적어도 하나의 절연층에 배치된 전극부를 포함한다. The first substrate (1100) includes at least one insulating layer and an electrode portion disposed on at least one insulating layer.
제1 기판(1100) 상에는 제2 기판(1200)이 배치된다.A second substrate (1200) is placed on the first substrate (1100).
제2 기판(1200)은 인터포저일 수 있다. 제2 기판(1200)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 예시적으로, 제2 기판(1200)은 적어도 하나의 반도체 소자(1300)와 연결된다. 일 예로, 제2 기판(1200)은 제1 반도체 소자(1310) 및 제2 반도체 소자(1320)가 실장되는 공간을 제공할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 제2 기판(1200) 상에는 1개의 반도체 소자가 실장될 수 있고, 또는 3개 이상의 반도체 소자가 실장될 수 있다.The second substrate (1200) may be an interposer. The second substrate (1200) may provide a space in which at least one semiconductor element is mounted. For example, the second substrate (1200) is connected to at least one semiconductor element (1300). For example, the second substrate (1200) may provide a space in which a first semiconductor element (1310) and a second semiconductor element (1320) are mounted. However, the embodiment is not limited thereto, and one semiconductor element may be mounted on the second substrate (1200), or three or more semiconductor elements may be mounted.
제2 기판(1200)은 제1 반도체 소자(1310)와 제2 반도체 소자(1320) 사이를 전기적으로 연결한다. 또한, 제2 기판(1200)은 제1 및 제2 반도체 소자(1310, 1320)와 제1 기판(1100) 사이를 전기적으로 연결한다. 예시적으로, 제2 기판(1200)은 복수의 반도체 소자 사이의 수평적 연결 기능 및 반도체 소자와 패키지 기판 사이의 수직적 연결 기능을 할 수 있다.The second substrate (1200) electrically connects the first semiconductor element (1310) and the second semiconductor element (1320). In addition, the second substrate (1200) electrically connects the first and second semiconductor elements (1310, 1320) and the first substrate (1100). For example, the second substrate (1200) may perform a horizontal connection function between a plurality of semiconductor elements and a vertical connection function between the semiconductor elements and the package substrate.
도 2에서는 제2 기판(1200) 상에 2개의 반도체 소자(1310, 1320)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 제2 기판(1200) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다. 또한, 도 2에 도시된 바와 같이, 복수의 반도체 소자(1310, 1320)가 제2 기판(1200) 상에서 수평적으로 연결 및 배치될 수 있으나, 이에 한정되는 것은 아니다. 예시적으로, 복수의 반도체 소자는 제2 기판(1200) 상에서 수평 및 수직적으로 연결 및/또는 배치될 수 있다.In FIG. 2, two semiconductor elements (1310, 1320) are illustrated as being arranged on the second substrate (1200), but the present invention is not limited thereto. One semiconductor element may be arranged on the second substrate (1200), or alternatively, three or more semiconductor elements may be arranged. In addition, as illustrated in FIG. 2, a plurality of semiconductor elements (1310, 1320) may be horizontally connected and arranged on the second substrate (1200), but the present invention is not limited thereto. For example, a plurality of semiconductor elements may be horizontally and vertically connected and/or arranged on the second substrate (1200).
제2 기판(1200)은 적어도 하나 이상의 반도체 소자(1300)와 제1 기판(1100) 사이에 배치될 수 있다. A second substrate (1200) may be placed between at least one semiconductor element (1300) and the first substrate (1100).
일 실시 예에서, 제2 기판(1200)은 액티브 인터포저일 수 있다. 제2 기판(1200)은 제1 기판(1100) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩의 기능을 가질 수 있다. 로직 칩의 기능을 가질 수 있다는 것은, 능동 소자 및 수동 소자의 기능을 가질 수 있음을 의미할 수 있다. 또한, 액티브 인터포저는 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 제1 기판(1100) 사이의 신호 전달 기능, 및 반도체 소자(1300) 간의 수평적인 전기적 신호 연결 기능을 수행할 수 있다. In one embodiment, the second substrate (1200) may be an active interposer. The second substrate (1200) may have a vertically stacked structure on the first substrate (1100) and may have functions of a plurality of logic chips. Having the function of a logic chip may mean that it may have functions of an active element and a passive element. In addition, the active interposer may perform the function of the logic chip, while also performing a signal transmission function between the second logic chip disposed thereon and the first substrate (1100), and a horizontal electrical signal connection function between semiconductor elements (1300).
다른 실시 예에 따르면, 제2 기판(1200)은 패시브 인터포져일 수 있다. 예를 들어, 제2 기판(1200)은 반도체 소자(1300)와 제1 기판(1100) 사이에서의 신호 중계 기능을 할 수 있고, 저항, 캐패시터, 인덕터 등의 패시브 소자 기능을 가질 수 있다. 예를 들어, 반도체 소자(1300)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉, 반도체 소자(1300)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 제1 기판(1100)은 전자 디바이스의 메인 보드와 연결될 수 있다. 이에 따라, 제1 기판(1100)에 구비된 전극들이 반도체 소자(1300) 및 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 제1 기판(1100)의 두께가 증가하거나, 제1 기판(1100)의 층 구조가 복잡해지거나, 제품 수율이 저하되는 문제가 있다.According to another embodiment, the second substrate (1200) may be a passive interposer. For example, the second substrate (1200) may perform a signal relay function between the semiconductor element (1300) and the first substrate (1100) and may have a passive element function such as a resistor, a capacitor, an inductor, etc. For example, the number of terminals in the semiconductor element (1300) is gradually increasing due to reasons such as 5G, the Internet of Things (IOT), increased image quality, and increased communication speed. That is, the number of terminals provided in the semiconductor element (1300) is increasing, and accordingly, the width of the terminal or the spacing between the plurality of terminals is decreasing. At this time, the first substrate (1100) may be connected to a main board of an electronic device. Accordingly, in order for the electrodes provided on the first substrate (1100) to have a width and spacing for connection to the semiconductor element (1300) and the main board, respectively, there is a problem in that the thickness of the first substrate (1100) increases, the layer structure of the first substrate (1100) becomes complex, or the product yield decreases.
따라서, 제1 기판(1100)과 반도체 소자(1300)에 제2 기판(1200)을 배치될 수 있다. 그리고 제2 기판(1200)은 반도체 소자(1300)의 단자에 대응하는 미세 폭 및 간격을 가지는 전극을 포함할 수 있다.Accordingly, a second substrate (1200) may be placed on the first substrate (1100) and the semiconductor element (1300). And the second substrate (1200) may include an electrode having a microscopic width and spacing corresponding to the terminal of the semiconductor element (1300).
반도체 소자(1300)는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.The semiconductor device (1300) may be a logic chip, a memory chip, or the like. The logic chip may be a central processor (CPU), a graphic processor (GPU), or the like. For example, the logic chip may be an AP including at least one of a central processor (CPU), a graphic processor (GPU), a digital signal processor, an encryption processor, a microprocessor, a microcontroller, or an analog-to-digital converter, an application-specific IC (ASIC), or the like, or a chip set including a specific combination of those listed so far. And the memory chip may be a stack memory such as HBM. In addition, the memory chip may include a memory chip such as a volatile memory (e.g., DRAM), a non-volatile memory (e.g., ROM), a flash memory, or the like.
또한, 반도체 소자(1300)는 집적 수동 소자(IPD: Integrated Passive Device)일 수 있다. 또한, 반도체 소자(1300)는 적층 세라믹 콘덴서(MLCC, Multi Layer Ceramic Condenser, Multi Layer Ceramic Capacitor) 또는 Si 기반의 콘덴서일 수 있다.Additionally, the semiconductor device (1300) may be an integrated passive device (IPD). Additionally, the semiconductor device (1300) may be a multilayer ceramic capacitor (MLCC, Multi Layer Ceramic Capacitor) or a Si-based capacitor.
한편, 제1 실시 예의 반도체 패키지는 접속부를 포함한다.Meanwhile, the semiconductor package of the first embodiment includes a connecting portion.
예를 들어, 반도체 패키지는 제1 기판(1100)과 제2 기판(1200) 사이에 배치되는 제1 접속부(1410)를 포함한다. 제1 접속부(1410)는 제1 기판(1100)에 제2 기판(1200)을 결합시키면서 이들 사이를 전기적으로 연결한다.For example, a semiconductor package includes a first connection portion (1410) positioned between a first substrate (1100) and a second substrate (1200). The first connection portion (1410) electrically connects the first substrate (1100) and the second substrate (1200) while bonding them thereto.
예를 들어, 반도체 패키지는 제2 기판(1200)과 반도체 소자(1300) 사이에 배치되는 제2 접속부(1420)를 포함할 수 있다. 제2 접속부(1420)는 제2 기판(1200) 상에 반도체 소자(1300)를 결합시키면서 이들 사이를 전기적으로 연결할 수 있다. For example, the semiconductor package may include a second connection portion (1420) positioned between a second substrate (1200) and a semiconductor element (1300). The second connection portion (1420) may electrically connect the semiconductor element (1300) while bonding them to the second substrate (1200).
반도체 패키지는 제1 기판(1100)의 하면에 배치된 제3 접속부(1430)를 포함할 수 있다. 제3 접속부(1430)는 제1 기판(1100)을 메인 보드에 결합시키면서, 이들 사이를 전기적으로 연결할 수 있다.The semiconductor package may include a third connector (1430) disposed on a lower surface of the first substrate (1100). The third connector (1430) may electrically connect the first substrate (1100) to a main board while connecting them therebetween.
이때, 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 접속부는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.At this time, the first connection part (1410), the second connection part (1420), and the third connection part (1430) can electrically connect the plurality of components using at least one bonding method among wire bonding, solder bonding, and direct bonding between metals. That is, since the first connection part (1410), the second connection part (1420), and the third connection part (1430) have the function of electrically connecting the plurality of components, when direct bonding between metals is used, the connection part can be understood as a part that is electrically connected, not a solder or a wire.
와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고 메탈 간 다이렉트 본딩 방식은 제2 접속부(1420)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 제2 접속부(1420)는 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.The wire bonding method may refer to electrically connecting a plurality of components using a conductor such as gold (Au). In addition, the solder bonding method may electrically connect a plurality of components using a material including at least one of Sn, Ag, and Cu. In addition, the direct bonding method between metals may refer to directly bonding a plurality of components by applying heat and pressure between the plurality of components to recrystallize without a solder, wire, conductive adhesive, or the like. In addition, the direct bonding method between metals may refer to a bonding method by the second connecting portion (1420). In this case, the second connecting portion (1420) may refer to a metal layer formed between the plurality of components by recrystallization.
제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430) 중 적어도 하나는 열 압착(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. 열 압착 본딩 방식은 접속부에 열과 압력을 가하여 복수의 구성 사이를 직접 결합시키는 방식을 의미할 수 있다.At least one of the first connecting portion (1410), the second connecting portion (1420), and the third connecting portion (1430) can bond a plurality of components together by a thermal compression bonding method. The thermal compression bonding method can mean a method of directly bonding a plurality of components together by applying heat and pressure to the connecting portion.
이때, 제1 기판(1100) 및 제2 기판(1200) 중 적어도 하나에서, 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)가 배치되는 전극에는 해당 기판의 절연층으로부터 멀어지는 외측 방향으로 돌출된 돌출부가 구비될 수 있다. 돌출부는 제1 기판(1100) 또는 제2 기판(1200)에서 외측 방향을 향하여 돌출될 수 있다. At this time, in at least one of the first substrate (1100) and the second substrate (1200), the electrodes on which the first connection portion (1410), the second connection portion (1420) and the third connection portion (1430) are arranged may be provided with a protrusion that protrudes outwardly away from the insulating layer of the corresponding substrate. The protrusion may protrude outwardly from the first substrate (1100) or the second substrate (1200).
돌출부는 범프(bump), 포스트(post), 또는 필라(pillar) 등으로 지칭될 수 있다. 돌출부는 제2 기판(1200)의 전극 중 반도체 소자(1300)와의 결합을 위한 제2 접속부(1420)가 배치된 전극을 의미할 수 있다. 즉, 반도체 소자(1300)의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제에 의해 반도체 소자(1300)의 복수의 단자와 각각 연결되는 복수의 제2 접속부(1420) 간의 단락이 발생할 수 있다. 따라서, 실시 예는 제2 접속부(1420)의 볼륨을 줄이고, 솔더 등의 전도성 접착체 간의 단락을 방지하기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이에 따라, 실시 예는, 정합도, 확산력, 및 솔더 등의 전도성 접착제와 돌출부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 인터포저 및/또는 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 제2 접속부(1420)가 배치되는 제2 기판(1200)의 전극에 돌출부가 포함되도록 제조할 수 있다.The protrusion may be referred to as a bump, a post, or a pillar. The protrusion may mean an electrode on which a second connection portion (1420) for bonding with a semiconductor element (1300) is arranged among the electrodes of the second substrate (1200). That is, as the pitch of the terminals of the semiconductor element (1300) becomes finer, a short circuit may occur between the plurality of second connection portions (1420) that are respectively connected to the plurality of terminals of the semiconductor element (1300) by a conductive adhesive such as solder. Therefore, the embodiment may perform thermal compression bonding to reduce the volume of the second connection portions (1420) and prevent a short circuit between conductive adhesives such as solder. Accordingly, the embodiment can be manufactured so that the electrode of the second substrate (1200) on which the second connecting portion (1420) is arranged includes a protrusion in order to secure the matching property, diffusion power, and diffusion-preventing power that prevents the intermetallic compound (IMC) formed between the conductive adhesive such as solder and the protrusion from diffusing into the interposer and/or the substrate.
한편, 도 3을 참조하면, 제2 실시 예의 반도체 패키지는 연결 부재(1210)를 더 구비한다. 연결 부재(1210)는 제2 기판(1200)에 매립될 수 있으나, 이에 한정되는 것은 아니다.Meanwhile, referring to FIG. 3, the semiconductor package of the second embodiment further includes a connecting member (1210). The connecting member (1210) may be embedded in the second substrate (1200), but is not limited thereto.
연결 부재는 EMIB(Embedded Interconnection Bridge)라 칭할 수 있다.The absence of a connection can be called an Embedded Interconnection Bridge (EMIB).
예시적으로, 반도체 소자에 집적화되는 트랜지스터 등의 소자의 집적도가 높아지고 있으나, 반도체 공정 상의 장벽과 수율 등의 문제로 인해 기능적으로 반도체 소자가 분리된 칩렛(Chiplet)의 단위를 신호 연결하는 기능을 할 수 있고, 또는 CPU와 GPU, GPU와 HBM 등의 서로 다른 기능을 갖는 소자를 신호 연결하는 기능을 할 수 있다. For example, although the integration level of components such as transistors integrated into semiconductor devices is increasing, due to issues such as barriers and yields in the semiconductor process, the function of connecting signals between functionally separated chiplet units of semiconductor devices can be performed, or the function of connecting signals between components with different functions such as CPUs and GPUs, or GPUs and HBMs can be performed.
또한, 연결 부재(1210)는 복수의 반도체 소자를 수평적으로 서로 전기적 연결을 하는 기능을 한다. Additionally, the connecting member (1210) functions to horizontally electrically connect multiple semiconductor elements to each other.
또한, 반도체 패키지와 반도체 소자는 회로 패턴의 폭이나 너비 등이 서로 큰 차이를 가지기 때문에, 전기적 접속을 위한 회로 패턴의 완충 역할이 필요하다. 여기에서, 완충 역할은 반도체 패키지의 회로 패턴의 폭이나 너비 등의 크기와 반도체 소자의 회로 패턴의 폭이나 너비 등의 크기의 중간 크기를 갖도록 하는 것을 의미할 수 있다. 이를 위해, 연결 부재(1210)는 완충 역할을 하는 기능을 할 수 있다.In addition, since the semiconductor package and the semiconductor device have a large difference in the width or width of the circuit pattern, etc., a buffering role of the circuit pattern for electrical connection is required. Here, the buffering role may mean having a size between the width or width of the circuit pattern of the semiconductor package and the width or width of the circuit pattern of the semiconductor device. To this end, the connecting member (1210) may function as a buffering member.
일 실시 예에서, 연결 부재(1210)는 무기물 브리지일 수 있다. 예시적으로, 무기물 브리지는 실리콘 브리지일 수 있다. 즉, 연결 부재(1210)는 실리콘 기판과 실리콘 기판 상에 배치되는 재배선층을 포함할 수 있다. In one embodiment, the connecting member (1210) may be an inorganic bridge. By way of example, the inorganic bridge may be a silicon bridge. That is, the connecting member (1210) may include a silicon substrate and a redistribution layer disposed on the silicon substrate.
다른 실시 예에서, 연결 부재(1210)는 유기 브리지일 수 있다. 예를 들어, 연결 부재(1210)는 유기물을 포함할 수 있다. 예를 들어, 연결 부재(1210)는 실리콘 기판 대신에 유기물을 포함하는 유기 기판을 포함할 수 있다.In another embodiment, the connecting member (1210) can be an organic bridge. For example, the connecting member (1210) can include an organic material. For example, the connecting member (1210) can include an organic substrate that includes an organic material instead of a silicon substrate.
상술한 연결 부재(1210)는 제2 기판(1200) 내에 매립될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 연결 부재(1210)는 제2 기판(1200) 상에 돌출되는 구조를 가지고 배치될 수 있다.The above-described connecting member (1210) may be embedded in the second substrate (1200), but is not limited thereto. For example, the connecting member (1210) may be arranged with a structure that protrudes on the second substrate (1200).
또한, 제2 기판(1200)은 캐비티를 포함할 수 있고, 연결 부재(1210)는 제2 기판(1200)의 캐비티 내에 배치될 수 있다. Additionally, the second substrate (1200) may include a cavity, and the connecting member (1210) may be positioned within the cavity of the second substrate (1200).
연결 부재(1210)는 제2 기판(1200) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.A connecting member (1210) can horizontally connect a plurality of semiconductor elements arranged on a second substrate (1200).
이하에서는 도 2 또는 도 3에 도시된 제1 기판(1100) 및 제2 기판(1200)의 상세 구조에 대해 설명하기로 한다.Below, the detailed structures of the first substrate (1100) and the second substrate (1200) illustrated in FIG. 2 or FIG. 3 will be described.
이하에서 설명되는 회로 기판은 도 2 또는 도 3에 도시된 제1 기판(1100) 및 제2 기판(1200) 중 어느 하나를 의미할 수 있다. 예시적으로, 제1 기판(1100) 및 제2 기판(1200)의 개략적인 구조는 절연층, 전극부 및 보강 패턴을 포함하는 부분에서 서로 대응한다. 따라서, 이하에서는 제1 기판(1100) 및 제2 기판(1200) 중 어느 하나의 기판을 중심으로 절연층, 전극부 및 보강 패턴의 전체적인 배치 구조를 설명하기로 한다.The circuit board described below may mean either the first substrate (1100) or the second substrate (1200) illustrated in FIG. 2 or FIG. 3. For example, the schematic structures of the first substrate (1100) and the second substrate (1200) correspond to each other in the portions including the insulating layer, the electrode portion, and the reinforcing pattern. Therefore, the overall arrangement structure of the insulating layer, the electrode portion, and the reinforcing pattern will be described below with a focus on either the first substrate (1100) or the second substrate (1200).
도 4는 제1 실시 예에 따른 기판을 나타낸 단면도이고, 도 5는 도 4의 회로 기판의 일층에 구비된 전극부 및 보강 패턴을 설명하기 위한 단면도이며, 도 6은 도 4 및 도 5의 기판의 보강 패턴을 각각 구비한 제1 및 제2 기판을 포함하는 반도체 패키지의 일 실시 예를 나타낸 단면도이다.FIG. 4 is a cross-sectional view showing a substrate according to a first embodiment, FIG. 5 is a cross-sectional view for explaining an electrode portion and a reinforcing pattern provided on a first layer of the circuit board of FIG. 4, and FIG. 6 is a cross-sectional view showing an embodiment of a semiconductor package including first and second substrates each having the reinforcing patterns of the substrates of FIG. 4 and FIG. 5, respectively.
이하에서는 도 4 및 도 5를 참조하여, 제1 기판(1100) 및 제2 기판(1200) 각각의 상세 층 구조를 설명하고, 도 6을 참조하여, 제1 기판(1100)과 제2 기판(1200)에 구비된 보강 패턴의 배치 관계를 포함하는 전체적인 반도체 패키지의 구조에 대해 설명한다.Hereinafter, with reference to FIGS. 4 and 5, the detailed layer structures of each of the first substrate (1100) and the second substrate (1200) will be described, and with reference to FIG. 6, the structure of the overall semiconductor package including the arrangement relationship of the reinforcing patterns provided on the first substrate (1100) and the second substrate (1200) will be described.
도 4를 참조하면, 기판은 절연층(110)을 포함한다. 이때, 도 4의 기판은 도 2 또는 도 3의 제1 기판(1100)을 의미할 수 있고, 또는 제2 기판(1200)을 의미할 수 있다. 이하에서는 설명의 편의를 위해, 도 4의 기판(100)이 도 2 또는 도 3에 도시된 제2 기판(1200)인 것으로 하여 설명한다.Referring to FIG. 4, the substrate includes an insulating layer (110). At this time, the substrate of FIG. 4 may mean the first substrate (1100) of FIG. 2 or FIG. 3, or may mean the second substrate (1200). Hereinafter, for convenience of explanation, it is assumed that the substrate (100) of FIG. 4 is the second substrate (1200) illustrated in FIG. 2 or FIG. 3.
절연층(110)은 우수한 가공성, 기판의 슬림화가 가능하고, 기판(100)에 구비된 전극부의 미세화가 가능한 강화 부재를 포함하지 않는 유기 물질을 포함할 수 있다. 예를 들어, 절연층(110)은 예시적으로 아지노모토사에서 출시되는 제품인 ABF(Ajinomoto Build-up Film)을 이용할 수 있고, FR-4, BT(Bismaleimide Triazine) 및 PID(Photo Image-able Dielectric resin) 등이 사용될 수 있다. The insulating layer (110) may include an organic material that does not include a reinforcing member that enables excellent processability, slimming of the substrate, and miniaturization of the electrode portion provided on the substrate (100). For example, the insulating layer (110) may use ABF (Ajinomoto Build-up Film), a product released by Ajinomoto Co., Ltd., and FR-4, BT (Bismaleimide Triazine), and PID (Photo Image-able Dielectric resin), etc. may be used.
절연층(110)은 복수의 층이 적층된 형태로 구비될 수 있다. The insulating layer (110) may be provided in a form in which multiple layers are laminated.
절연층(110)은 제1층(111), 제2층(112), 제3층(113), 제4층(114) 및 제5층(115)을 포함하는 5층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 예시적으로, 절연층(110)은 5층보다 작은 층수를 가질 수 있고, 또는 5층보다 큰 층수를 가질 수 있다.The insulating layer (110) may have a five-layer structure including a first layer (111), a second layer (112), a third layer (113), a fourth layer (114), and a fifth layer (115), but is not limited thereto. For example, the insulating layer (110) may have a number of layers less than five, or may have a number of layers greater than five.
일 실시 예에서, 절연층(110)의 제1층(111), 제2층(112), 제3층(113), 제4층(114) 및 제5층(115) 각각은 서로 동일한 절연물질로 구비될 수 있으나, 이에 한정되지 않고, 절연층(110)의 제1층(111), 제2층(112), 제3층(113), 제4층(114) 및 제5층(115) 중 적어도 한 층 이상은 적어도 다른 층과 다른 절연 물질을 구비할 수 있다.In one embodiment, the first layer (111), the second layer (112), the third layer (113), the fourth layer (114), and the fifth layer (115) of the insulating layer (110) may each be formed of the same insulating material, but is not limited thereto, and at least one layer among the first layer (111), the second layer (112), the third layer (113), the fourth layer (114), and the fifth layer (115) of the insulating layer (110) may be formed of an insulating material that is different from at least the other layers.
절연층(110)이 복수의 층으로 구비된 경우, 복수의 층간 계면이 용이하게 구분되지 않을 수 있다. 이 경우, 층간 계면의 구분은 절연층(110) 내에 배치된 전극부에 의해 이루어질 수 있다. When the insulating layer (110) is formed of multiple layers, the interlayer interfaces may not be easily distinguished. In this case, the interlayer interfaces may be distinguished by electrode portions placed within the insulating layer (110).
실시 예의 전극부는 제1 전극(140) 및 제2 전극(150)을 포함한다. 이때, 제1 전극(140)은 기판에 구비된 트레이스 또는/및 패드 등을 포함할 수 있고, 배선 전극 또는 회로 패턴이라 칭할 수 있다. 제2 전극(150)은 절연층(110)의 적어도 일층을 관통하는 관통 전극 또는 비아 전극이라 칭할 수 있다.The electrode part of the embodiment includes a first electrode (140) and a second electrode (150). At this time, the first electrode (140) may include a trace or/and pad provided on the substrate, and may be referred to as a wiring electrode or a circuit pattern. The second electrode (150) may be referred to as a through-electrode or via electrode that penetrates at least one layer of the insulating layer (110).
제1 전극(140)은 절연층(110)의 복수의 층 사이의 계면에 배치된다. 제2 전극(150)은 서로 다른 층에 배치된 제1 전극(140) 사이를 수직 방향을 따라 전기적으로 연결한다. 이때, 제1 전극(140)의 수평 방향으로의 폭은 제2 전극(150)의 수평 방향으로의 폭과 다르다. 따라서, 제1 전극(140)의 폭과 제2 전극(150)의 수평 방향으로의 폭의 차이를 이용하여 절연층(110)의 복수의 층간 계면의 구분이 이루어질 수 있다. 또한, 제1 전극(140)의 측면의 경사는 제2 전극(150)의 측면이 경사와 다르다. 따라서, 제1 전극(140)의 측면의 경사 및 제2 전극(150)의 측면의 경사의 차이를 이용하여 절연층(110)의 복수의 층간 계면의 구분이 이루어질 수 있다. The first electrode (140) is disposed at an interface between multiple layers of the insulating layer (110). The second electrode (150) electrically connects the first electrodes (140) disposed in different layers along a vertical direction. At this time, the width of the first electrode (140) in the horizontal direction is different from the width of the second electrode (150) in the horizontal direction. Therefore, the difference between the width of the first electrode (140) and the width of the second electrode (150) in the horizontal direction can be used to distinguish the interfaces between multiple layers of the insulating layer (110). In addition, the inclination of the side surface of the first electrode (140) is different from the inclination of the side surface of the second electrode (150). Therefore, the difference between the inclination of the side surface of the first electrode (140) and the inclination of the side surface of the second electrode (150) can be used to distinguish the interfaces between multiple layers of the insulating layer (110).
다만, 절연층(110)의 복수의 층이 서로 동일한 절연 물질을 포함하더라도, 이들 사이의 계면은 구분될 수 있다. However, even if multiple layers of the insulating layer (110) contain the same insulating material, the interfaces between them can be distinguished.
상술한 절연층(110)의 적층 구조를 통해 실시 예의 기판(100)은 반도체 소자와 메인 보드 사이를 전기적으로 연결할 수 있다. Through the laminated structure of the insulating layer (110) described above, the substrate (100) of the embodiment can electrically connect between the semiconductor element and the main board.
일 실시 예의 절연층(110)의 제1층(111), 제2층(112), 제3층(113), 제4층(114) 및 제5층(115) 중 적어도 하나의 층은 강화 부재를 포함한다. 일 실시 예에서의 강화 부재는 유리 섬유를 의미할 수 있다. 다른 실시 예에서, 강화 부재는 GCP(Glass Core Primer)를 의미할 수 있다. 강화 부재가 유리 섬유를 의미하는 경우, 절연층(110)의 제1층(111), 제2층(112), 제3층(113), 제4층(114) 및 제5층(115) 중 적어도 하나의 층은 코어층으로 구비되며, 이에 따라 기판(100)은 코어 기판으로 제공된다. At least one of the first layer (111), the second layer (112), the third layer (113), the fourth layer (114), and the fifth layer (115) of the insulating layer (110) of one embodiment includes a reinforcing member. The reinforcing member in one embodiment may mean glass fiber. In another embodiment, the reinforcing member may mean GCP (Glass Core Primer). When the reinforcing member means glass fiber, at least one of the first layer (111), the second layer (112), the third layer (113), the fourth layer (114), and the fifth layer (115) of the insulating layer (110) is provided as a core layer, and thus the substrate (100) is provided as a core substrate.
또한, 절연층(110)의 제1층(111), 제2층(112), 제3층(113), 제4층(114) 및 제5층(115) 중 적어도 하나의 층이 강화 부재를 포함하는 것에 의해 기판(100)의 강성을 향상시킬 수 있다. 예를 들어, 강화 부재는 기판(100) 및 반도체 패키지가 특정 방향으로 크게 휘어지는 것을 방지하는 기능을 할 수 있다. 따라서, 기판(100)의 제조 공정 중에 절연층(110)이 휘어지는 것을 방지할 수 있고, 이를 통해 제1 전극(140) 및 제2 전극(150)의 위치 정확도를 향상시킬 수 있고, 나아가 이들 사이의 정합도를 향상시킬 수 있다. 또한, 기판(100)의 강성이 확보됨에 따라 기판(100) 상에 반도체 소자가 안정적으로 결합 및/또는 안정적으로 동작하도록 할 수 있다. 나아가, 실시 예의 반도체 패키지가 적용되는 서버 등의 전자 제품이 안정적으로 동작하도록 할 수 있고, 이에 따른 제품 신뢰성을 향상시킬 수 있다.In addition, the rigidity of the substrate (100) can be improved by at least one layer among the first layer (111), the second layer (112), the third layer (113), the fourth layer (114), and the fifth layer (115) of the insulating layer (110) including a reinforcing member. For example, the reinforcing member can have a function of preventing the substrate (100) and the semiconductor package from being greatly bent in a specific direction. Therefore, the insulating layer (110) can be prevented from being bent during the manufacturing process of the substrate (100), and thereby the positional accuracy of the first electrode (140) and the second electrode (150) can be improved, and further the alignment between them can be improved. In addition, as the rigidity of the substrate (100) is secured, the semiconductor element can be stably coupled and/or stably operated on the substrate (100). Furthermore, electronic products such as servers to which the semiconductor package of the embodiment is applied can be stably operated, and thus the product reliability can be improved.
절연층(110)의 제1층(111)은 강화 부재를 포함하는 코어층일 수 있다. 또한, 절연층(110)의 제2층(112)은 제1층(111) 상에 구비될 수 있다. 절연층(110)의 제3층(113)은 제1층(111) 하에 구비될 수 있다. 또한, 절연층(110)의 제4층(114)은 제2층(112) 상에 구비될 수 있다. 또한, 절연층(110)의 제5층(115)은 제3층(113) 하에 구비될 수 있다.The first layer (111) of the insulating layer (110) may be a core layer including a reinforcing member. In addition, the second layer (112) of the insulating layer (110) may be provided on the first layer (111). The third layer (113) of the insulating layer (110) may be provided under the first layer (111). In addition, the fourth layer (114) of the insulating layer (110) may be provided on the second layer (112). In addition, the fifth layer (115) of the insulating layer (110) may be provided under the third layer (113).
예시적으로, 절연층(110)은 강화 부재를 포함하는 제1층(111)을 기준으로 대칭 구조를 가지며 제1층(111)의 상부 및 하부에 각각 제2층(112), 제3층(113), 제4층(114) 및 제5층(115)이 구비될 수 있다. For example, the insulating layer (110) has a symmetrical structure based on the first layer (111) including the reinforcing member, and a second layer (112), a third layer (113), a fourth layer (114), and a fifth layer (115) may be provided above and below the first layer (111), respectively.
또한, 절연층(110)의 복수의 층 중 적어도 하나의 층이 강화 부재를 포함하는 경우, 강화 부재를 포함하는 제1층(111)에는 절연 부재(111a)가 구비된다. 절연 부재(111a)는 강화 부재를 포함하는 제1층(111)을 관통한다. 절연 부재(111a)는 홀 플러깅 잉크로 구비될 수 있으나, 이에 한정되는 것은 아니다. 절연 부재(111a)는 강화 부재를 포함하는 제1층(111a)을 관통하는 제2 전극(150a)으로 둘러싸이며 구비된다. In addition, when at least one layer among the multiple layers of the insulating layer (110) includes a reinforcing member, an insulating member (111a) is provided in the first layer (111) including the reinforcing member. The insulating member (111a) penetrates the first layer (111) including the reinforcing member. The insulating member (111a) may be provided with hole plugging ink, but is not limited thereto. The insulating member (111a) is surrounded by a second electrode (150a) penetrating the first layer (111a) including the reinforcing member and is provided.
즉, 절연층(110)의 제1층(111)이 두꺼울 경우, 제1층(111)을 관통하는 제2 전극(150a)이 제1층(111)의 관통 홀을 조밀하게 채우지 못하는 문제가 발생할 수 있다. 따라서, 제2 전극(150a)의 상면 또는 하면이 평탄하게 도금되지 못하는 문제가 있을 수 있고, 제2 전극(150a)의 내부에 보이드가 발생할 수 있다. 따라서, 절연 부재(111a)의 배치는 제2 전극(150a)에 의해 강화 부재를 포함하는 제1층(111)의 관통 홀이 전체적으로 충진되지 못함에 따라 발생할 수 있는 전기적 신뢰성 문제 및/또는 기계적 신뢰성 문제를 해결할 수 있다.That is, when the first layer (111) of the insulating layer (110) is thick, a problem may occur in which the second electrode (150a) penetrating the first layer (111) does not densely fill the through hole of the first layer (111). Accordingly, a problem may occur in which the upper or lower surface of the second electrode (150a) is not plated flatly, and a void may occur inside the second electrode (150a). Accordingly, the arrangement of the insulating member (111a) can solve electrical reliability problems and/or mechanical reliability problems that may occur due to the through hole of the first layer (111) including the reinforcing member not being entirely filled by the second electrode (150a).
절연층(110)은 복수의 영역으로 구분된다. 예시적으로, 절연층(110)의 제1층(111), 제2층(112), 제3층(113), 제4층(114) 및 제5층(115) 각각은 복수의 영역으로 구분된다.The insulating layer (110) is divided into multiple regions. For example, each of the first layer (111), second layer (112), third layer (113), fourth layer (114), and fifth layer (115) of the insulating layer (110) is divided into multiple regions.
절연층(110)은 제1 영역(110a)을 포함한다. 제1 영역(110a)은 절연층(110)의 표면의 내측 영역 또는 중앙 영역을 의미할 수 있다. 일 실시 예에서, 기판(100)이 도 2 또는 도 3의 제2 기판(1200)일 경우, 제1 영역(110a)은 반도체 소자와 수직 방향으로 중첩되는 영역을 의미할 수 있다. 다른 실시 예에서, 기판(100)이 도 2 또는 도 3의 제1 기판(1100)일 경우, 제1 영역(110a)은 제2 기판(1200)과 수직 방향으로 중첩되는 영역일 수 있다.The insulating layer (110) includes a first region (110a). The first region (110a) may mean an inner region or a central region of a surface of the insulating layer (110). In one embodiment, when the substrate (100) is the second substrate (1200) of FIG. 2 or 3, the first region (110a) may mean a region that vertically overlaps with the semiconductor element. In another embodiment, when the substrate (100) is the first substrate (1100) of FIG. 2 or 3, the first region (110a) may be a region that vertically overlaps with the second substrate (1200).
절연층(110)은 제1 영역(110a) 이외의 제2 영역(110b)을 포함한다. 제2 영역(110b)은 절연층(110)의 표면의 외곽 영역을 의미할 수 있다. 제2 영역(110b)은 절연층(110)의 표면의 둘레 방향을 따라 구비될 수 있다. 일 실시 예에서, 기판(100)이 도 2 또는 도 3의 제2 기판(1200)일 경우, 제2 영역(110b)은 반도체 소자와 수직 방향으로 중첩되지 않는 영역을 의미할 수 있다. 다른 실시 예에서, 기판(100)이 도 2 또는 도 3의 제1 기판(1100)일 경우, 제2 영역(110b)은 제2 기판(1200)과 수직 방향으로 중첩되지 않는 영역일 수 있다.The insulating layer (110) includes a second region (110b) other than the first region (110a). The second region (110b) may mean an outer region of the surface of the insulating layer (110). The second region (110b) may be provided along the circumferential direction of the surface of the insulating layer (110). In one embodiment, when the substrate (100) is the second substrate (1200) of FIG. 2 or 3, the second region (110b) may mean a region that does not vertically overlap with the semiconductor element. In another embodiment, when the substrate (100) is the first substrate (1100) of FIG. 2 or 3, the second region (110b) may be a region that does not vertically overlap with the second substrate (1200).
기판(100)은 보호층을 포함한다. 즉, 기판(100)은 절연층(110) 상에 배치된 제1 보호층(120)을 포함한다. 제1 보호층(120)은 절연층(110)의 복수의 층 중 최상측에 배치된 제4층(114) 상에 배치된다. 또한, 기판(100)은 절연층(110) 하에 배치된 제2 보호층(130)을 포함한다. 제2 보호층(130)은 절연층(110)의 복수의 층 중 최하측에 배치된 제5층(115) 하에 배치된다. The substrate (100) includes a protective layer. That is, the substrate (100) includes a first protective layer (120) disposed on an insulating layer (110). The first protective layer (120) is disposed on a fourth layer (114) disposed on the uppermost side among the plurality of layers of the insulating layer (110). In addition, the substrate (100) includes a second protective layer (130) disposed under the insulating layer (110). The second protective layer (130) is disposed under a fifth layer (115) disposed on the lowermost side among the plurality of layers of the insulating layer (110).
제1 보호층(120) 및 제2 보호층(130)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 제1 보호층(120) 및 제2 보호층(130)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 제1 보호층(120) 및 제2 보호층(130)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 제1 보호층(120) 및 제2 보호층(130)은 포토 솔더 레지스트층, 커버-레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.The first protective layer (120) and the second protective layer (130) may be solder resist layers including organic polymer materials. For example, the first protective layer (120) and the second protective layer (130) may include an epoxy acrylate series resin. In detail, the first protective layer (120) and the second protective layer (130) may include a resin, a curing agent, a photoinitiator, a pigment, a solvent, a filler, an additive, an acrylic series monomer, and the like. However, the embodiment is not limited thereto, and the first protective layer (120) and the second protective layer (130) may of course be any one of a photo solder resist layer, a cover-lay, and a polymer material.
제1 보호층(120) 및 제2 보호층(130) 각각은 관통 홀을 포함한다. Each of the first protective layer (120) and the second protective layer (130) includes a through hole.
제1 보호층(120)의 관통 홀은 복수의 제1 전극(140) 중에서 최상측에 배치된 전극 패턴과 수직 방향으로 중첩된다. The through hole of the first protective layer (120) overlaps vertically with the electrode pattern positioned at the uppermost side among the plurality of first electrodes (140).
또한, 제1 보호층(120)은 기판에 구비된 보강 패턴(170) 중 최상측에 배치된 보강 패턴과 수직 방향으로 중첩된 제1 관통 홀(121)을 구비한다. 제1 관통 홀(121)은 기판에 구비된 보강 패턴(170)을 외측으로 노출시킬 수 있다. 따라서, 보강 패턴(170)의 적어도 일부는 제1 관통 홀(121)을 통해 제1 보호층(120)과 접촉하지 않을 수 있고 외측으로 노출될 수 있다.In addition, the first protective layer (120) has a first through hole (121) that overlaps vertically with the uppermost reinforcing pattern among the reinforcing patterns (170) provided on the substrate. The first through hole (121) can expose the reinforcing pattern (170) provided on the substrate to the outside. Therefore, at least a portion of the reinforcing pattern (170) may not come into contact with the first protective layer (120) through the first through hole (121) and may be exposed to the outside.
제2 보호층(130)의 관통 홀은 복수의 제1 전극(140) 중에서 최하측에 배치된 전극 패턴과 수직 방향으로 중첩된다.The through hole of the second protective layer (130) overlaps vertically with the electrode pattern positioned at the lowest side among the plurality of first electrodes (140).
또한, 제2 보호층(130)은 기판에 구비된 보강 패턴(170) 중 최하측에 배치된 보강 패턴과 수직 방향으로 중첩된 제2 관통 홀(131)을 구비한다. 제2 관통 홀(131)은 기판에 구비된 보강 패턴(170)을 외측으로 노출시킬 수 있다. 따라서, 보강 패턴(170)의 적어도 일부는 제2 관통 홀(131)을 통해 제2 보호층(130)과 접촉하지 않을 수 있고 외측으로 노출될 수 있다. In addition, the second protective layer (130) has a second through hole (131) that overlaps vertically with the reinforcing pattern (170) disposed at the lowest side among the reinforcing patterns (170) provided on the substrate. The second through hole (131) can expose the reinforcing pattern (170) provided on the substrate to the outside. Therefore, at least a part of the reinforcing pattern (170) may not come into contact with the second protective layer (130) through the second through hole (131) and may be exposed to the outside.
기판(100)은 전극부를 포함한다.The substrate (100) includes an electrode portion.
전극부는 위치 및 기능에 따라 구분되는 제1 전극(140) 및 제2 전극(150)을 포함한다. 또한, 전극부는 최상측에 배치된 범프부(160)를 포함한다.The electrode portion includes a first electrode (140) and a second electrode (150) that are distinguished according to location and function. In addition, the electrode portion includes a bump portion (160) positioned at the top.
제1 전극(140)은 절연층(110)의 복수의 층 사이 각각에 수평적으로 배치될 수 있고, 제2 전극(150)은 절연층(110)의 복수의 층 각각을 관통하며 수직적으로 배치될 수 있다.The first electrode (140) can be horizontally arranged between each of the plurality of layers of the insulating layer (110), and the second electrode (150) can be vertically arranged while penetrating each of the plurality of layers of the insulating layer (110).
제1 전극(140)은 트레이스 및/또는 패드를 포함할 수 있다. 제1 전극(140)은 전기 신호를 전달하는 배선 전극을 의미할 수 있다. 제1 전극(140)은 제1층(111)과 제2층(112) 사이, 제2층(112)과 제4층(114) 사이, 제1층(111)과 제3층(113) 사이, 제3층(113)과 제5층 사이, 제4층(114)의 상면, 및 제5층(115)의 하면 각각에 구비될 수 있다. The first electrode (140) may include a trace and/or a pad. The first electrode (140) may mean a wiring electrode that transmits an electric signal. The first electrode (140) may be provided between the first layer (111) and the second layer (112), between the second layer (112) and the fourth layer (114), between the first layer (111) and the third layer (113), between the third layer (113) and the fifth layer, on the upper surface of the fourth layer (114), and on the lower surface of the fifth layer (115), respectively.
제1 전극(140)은 기능에 따라 설계된 폭을 가지고 구비될 수 있다. 예시적으로, 제1 전극(140)은 패드를 포함할 수 있고, 패드의 폭(W1, 도 5 참조)은 15㎛ 내지 90㎛의 범위의 폭을 가질 수 있다. 예시적으로, 제1 전극(140)의 폭(W1)은 15㎛ 내지 90㎛의 범위, 또는 20㎛ 내지 85㎛의 범위, 또는 25㎛ 내지 80㎛의 범위를 만족할 수 있다. 제1 전극(140)의 폭(W1)이 15㎛ 미만이면, 제2 전극(150)과의 위치 정합도가 저하될 수 있고, 제1 전극(140) 상에 범프부(160)가 안정적으로 배치될 수 없으며, 이에 따른 기판 및 반도체 패키지의 전기적 신뢰성 및/또는 물리적 신뢰성이 저하될 수 있다. 또한, 제1 전극(140)의 폭(W1)이 90㎛를 초과하면, 제1 전극(140)이 차지하는 면적이 증가할 수 있고, 이에 따라 기판 및 반도체 패키지를 소형화하기 어려울 수 있다.The first electrode (140) may be provided with a width designed according to its function. For example, the first electrode (140) may include a pad, and the width of the pad (W1, see FIG. 5) may have a width in a range of 15 μm to 90 μm. For example, the width (W1) of the first electrode (140) may satisfy a range of 15 μm to 90 μm, or a range of 20 μm to 85 μm, or a range of 25 μm to 80 μm. If the width (W1) of the first electrode (140) is less than 15 μm, the positional alignment with the second electrode (150) may deteriorate, and the bump portion (160) may not be stably positioned on the first electrode (140), and thus, the electrical reliability and/or physical reliability of the substrate and the semiconductor package may deteriorate. In addition, if the width (W1) of the first electrode (140) exceeds 90 μm, the area occupied by the first electrode (140) may increase, and thus it may be difficult to miniaturize the substrate and semiconductor package.
제2 전극(150)은 절연층(110)의 각각의 층을 관통하는 관통 홀 내에 구비된다. 제2 전극(150)은 관통 전극 또는 비아 전극이라 칭할 수 있다. The second electrode (150) is provided in a through hole penetrating each layer of the insulating layer (110). The second electrode (150) may be referred to as a through electrode or a via electrode.
제1 전극(140) 및 제2 전극(150) 각각은 절연층(110)의 제1 영역(110a)에 구비될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 제1 전극(140) 및 제2 전극(150)은 절연층(110)의 제2 영역(110b)에도 선택적으로 구비될 수 있다.Each of the first electrode (140) and the second electrode (150) may be provided in the first region (110a) of the insulating layer (110). However, the embodiment is not limited thereto, and the first electrode (140) and the second electrode (150) may also be selectively provided in the second region (110b) of the insulating layer (110).
또한, 전극부는 범프부(160)를 더 포함한다. 범프부(160)는 복수의 제1 전극(140) 중에서 최상측에 배치된 전극 패턴 상에 배치된다. 또한, 범프부(160)는 제1 보호층(120)을 관통한다. 또한, 범프부(160)는 제1 보호층(120) 상으로 돌출되며 구비된다. In addition, the electrode portion further includes a bump portion (160). The bump portion (160) is disposed on an electrode pattern disposed at the uppermost side among a plurality of first electrodes (140). In addition, the bump portion (160) penetrates the first protective layer (120). In addition, the bump portion (160) is provided to protrude above the first protective layer (120).
즉, 범프부(160)는 솔더 등과 같은 접속부를 이용하여 반도체 소자의 단자와 안정적으로 결합하기 위해 기판(100)의 제1 보호층(120) 상으로 돌출된다. 이를 통해, 범프부(160)는 접속부와 기판(100) 사이를 일정 간격 이격시킬 수 있고, 범프부(160)와 반도체 소자의 단자들 사이의 위치 정합도를 향상시킬 수 있다. 범프부(160)는 반도체 소자와 연결되는 포스트 범프일 수 있다. 또한, 기판(100)이 도 2 또는 도 3의 제1 기판(1100)일 경우, 범프부(160)는 제2 기판(1200)과 전기적으로 결합되는 포스트 범프일 수 있다.That is, the bump portion (160) protrudes above the first protective layer (120) of the substrate (100) to stably connect with the terminal of the semiconductor element using a connection portion such as solder. Through this, the bump portion (160) can separate the connection portion and the substrate (100) by a predetermined distance, and can improve the positional alignment between the bump portion (160) and the terminals of the semiconductor element. The bump portion (160) may be a post bump connected to the semiconductor element. In addition, when the substrate (100) is the first substrate (1100) of FIG. 2 or FIG. 3, the bump portion (160) may be a post bump electrically connected to the second substrate (1200).
즉, 기판 상에 결합되는 반도체 소자의 단자의 폭 및 단자들의 피치가 미세화됨에 따라, 솔더 등의 접속부에 의해 반도체 소자를 실장하는 경우, 접속부의 수평 방향으로의 확산이 이루어질 수 있고, 이로 인해 복수의 접속부가 서로 연결되는 문제가 발생할 수 있다. 예시적으로, 실시 예는 접속부의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이때, 범프부(160)가 구비되지 않는 경우, 접속부의 볼륨을 줄이기 어려울 수 있다. 이는, 접속부가 배치되는 최상측의 전극 패턴의 높이가 제1 보호층(120)의 상면보다 낮게 위치하고, 이에 따라 전극 패턴의 높이와 제1 보호층(120)의 높이 차이만큼 접속부의 볼륨이 커지기 때문일 수 있다. That is, as the width of the terminal of the semiconductor element bonded on the substrate and the pitch of the terminals are miniaturized, when the semiconductor element is mounted by a connection part such as a solder, horizontal diffusion of the connection part may occur, which may cause a problem in which a plurality of connection parts are connected to each other. For example, in the embodiment, thermal compression bonding may be performed to reduce the volume of the connection part. At this time, if the bump part (160) is not provided, it may be difficult to reduce the volume of the connection part. This may be because the height of the uppermost electrode pattern on which the connection part is arranged is positioned lower than the upper surface of the first protective layer (120), and thus the volume of the connection part increases by the amount of the difference between the height of the electrode pattern and the height of the first protective layer (120).
특히, 반도체 소자의 단자들의 폭 및 피치가 미세화되고 있고, 범프부(160)가 구비되지 않은 상태에서 솔더와 같은 접속부를 도포하여 반도체 소자를 실장하는 경우, 접속부 사이의 간격이 작아짐에 따라 이웃하는 2개의 접속부가 서로 연결되는 단락 문제가 발생할 수 있다. 따라서, 실시 예는 범프부(160)를 구비하고, 범프부(160) 상에 솔더와 같은 접속부를 도포하여 반도체 소자의 실장 공정을 진행한다. 바람직하게, 실시 예는 회로 기판(100)의 최외측 상으로 돌출된 범프부(160)를 이용하여 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이를 토대로, 실시 예는 회로 기판 상에 반도체 소자가 안정적으로 실장되도록 할 수 있고, 이를 통해 반도체 소자가 안정적으로 동작하도록 할 수 있다.In particular, as the width and pitch of terminals of semiconductor devices are becoming finer, and when a connection such as solder is applied to mount a semiconductor device without a bump portion (160), a short circuit problem may occur in which two adjacent connection portions are connected to each other as the gap between the connection portions becomes smaller. Therefore, the embodiment performs a semiconductor device mounting process by providing a bump portion (160) and applying a connection such as solder on the bump portion (160). Preferably, the embodiment may perform thermal compression bonding using the bump portion (160) protruding toward the outermost side of the circuit board (100). Based on this, the embodiment can stably mount a semiconductor device on the circuit board, and thereby enable the semiconductor device to operate stably.
제1 전극(140), 제2 전극(150) 및 범프부(160) 각각은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 제1 전극(140), 제2 전극(150) 및 범프부(160) 각각은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 제1 전극(140), 제2 전극(150) 및 범프부(160) 각각은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.Each of the first electrode (140), the second electrode (150), and the bump portion (160) may be formed of at least one metal material selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn). In addition, each of the first electrode (140), the second electrode (150), and the bump portion (160) may be formed of a paste or solder paste including at least one metal material selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn) having excellent bonding strength. Preferably, each of the first electrode (140), the second electrode (150), and the bump portion (160) may be formed of copper (Cu) which has high electrical conductivity and is relatively inexpensive.
또한, 기판(100)은 보강 패턴(170)을 포함한다. 보강 패턴(170)은 보강 부재 또는 보강 전극이라 칭할 수 있다. 보강 패턴(170)이 보강 전극이라 칭할 수 있는 것은 보강 패턴(170)이 제1 전극(140)과 동일한 층에 구비되면서 제1 전극(140)과 동일한 금속 물질을 포함하기 때문일 수 있다. 다만, 보강 패턴(170)은 제1 전극(140)의 기능과는 다르게 전기적 신호를 전달하는 기능을 하지 않을 수 있다. 예시적으로, 보강 패턴(170)은 더미 패턴일 수 있다. 즉, 보강 패턴(170)은 기판(100)의 강성을 확보하기 위해 구비될 수 있다. 또한, 보강 패턴(170)은 기판에서 발생하는 열을 방출하기 위해 구비될 수 있다. 예시적으로, 보강 패턴(170)은 그라운드 패턴과 연결될 수 있다. 따라서, 보강 패턴(170)은 방열 전극이라고도 할 수 있다.In addition, the substrate (100) includes a reinforcing pattern (170). The reinforcing pattern (170) may be referred to as a reinforcing member or a reinforcing electrode. The reinforcing pattern (170) may be referred to as a reinforcing electrode because the reinforcing pattern (170) is provided in the same layer as the first electrode (140) and includes the same metal material as the first electrode (140). However, the reinforcing pattern (170) may not have a function of transmitting an electrical signal, unlike the function of the first electrode (140). For example, the reinforcing pattern (170) may be a dummy pattern. That is, the reinforcing pattern (170) may be provided to secure the rigidity of the substrate (100). In addition, the reinforcing pattern (170) may be provided to release heat generated in the substrate. For example, the reinforcing pattern (170) may be connected to a ground pattern. Therefore, the reinforcing pattern (170) may also be referred to as a heat dissipation electrode.
보강 패턴(170)은 절연층(110)의 적어도 일 영역에 구비될 수 있고, 이에 따라 기판 및 반도체 패키지의 강성을 향상시킬 수 있다. 이를 통해, 실시 예는 기판 및 반도체 패키지가 특정 방향으로 크게 휘어지는 것을 방지할 수 있다.The reinforcing pattern (170) may be provided on at least one area of the insulating layer (110), thereby improving the rigidity of the substrate and the semiconductor package. Through this, the embodiment may prevent the substrate and the semiconductor package from being significantly bent in a specific direction.
나아가, 보강 패턴(170)은 기판에서 발생하는 열을 기판의 외측으로 방출하는 방열 기능을 할 수 있다. 이를 통해, 기판의 방열 특성을 향상시킬 수 있고, 이에 따라 반도체 패키지에 구비된 반도체 소자가 안정적으로 동작하도록 할 수 있다. In addition, the reinforcing pattern (170) can have a heat dissipation function that releases heat generated from the substrate to the outside of the substrate. Through this, the heat dissipation characteristics of the substrate can be improved, and accordingly, the semiconductor elements provided in the semiconductor package can be operated stably.
이때, 보강 패턴(170)은 제1 전극(140)과 동일한 금속 물질을 구비하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 일 예로, 보강 패턴(170)은 제1 전극(140)과는 다른 금속 물질을 포함할 수 있다. 다른 예로, 보강 패턴(170)은 금속 물질이 아닌 일정한 강성을 가지면서 열 전달성이 우수한 절연물질을 포함할 수 있다. 다만, 보강 패턴(170)은 제1 전극(140)과 동일한 금속 물질을 구비하도록 하고, 이에 따라 제1 전극(140)과 함께 보강 패턴(170)을 제조하는 것이 가능하도록 하여 제품 수율을 개선할 수 있도록 한다.At this time, the reinforcing pattern (170) is described as having the same metal material as the first electrode (140), but is not limited thereto. For example, the reinforcing pattern (170) may include a different metal material from the first electrode (140). As another example, the reinforcing pattern (170) may include an insulating material that is not a metal material but has a certain rigidity and excellent heat transfer properties. However, the reinforcing pattern (170) is configured to have the same metal material as the first electrode (140), and thus, it is possible to manufacture the reinforcing pattern (170) together with the first electrode (140), thereby improving the product yield.
보강 패턴(170)은 절연층(110)의 제2 영역(110b)에 구비될 수 있다. 예시적으로, 보강 패턴(170)은 절연층(110)의 표면에서 절연층(110)의 측면에 인접한 둘레 영역 또는 외곽 영역에 구비될 수 있다. 예시적으로, 제1 기판(1100)의 경우, 보강 패턴(170)은 제2 기판(1200)과 수직 방향으로 중첩되지 않는 영역에 구비될 수 있다. 또한, 제2 기판(1200)의 경우, 보강 패턴(170)은 반도체 소자와 수직 방향으로 중첩되지 않는 영역, 또는 제1 기판에 구비된 보강 패턴과 수직 방향으로 중첩되지 않는 영역에 구비될 수 있다.The reinforcing pattern (170) may be provided in the second region (110b) of the insulating layer (110). For example, the reinforcing pattern (170) may be provided in a peripheral region or an outer region adjacent to a side of the insulating layer (110) on the surface of the insulating layer (110). For example, in the case of the first substrate (1100), the reinforcing pattern (170) may be provided in a region that does not vertically overlap with the second substrate (1200). In addition, in the case of the second substrate (1200), the reinforcing pattern (170) may be provided in a region that does not vertically overlap with the semiconductor element, or in a region that does not vertically overlap with the reinforcing pattern provided on the first substrate.
바람직하게, 보강 패턴(170)은 기판 및 반도체 패키지가 특정 방향으로 크게 휘어지는 것을 방지할 수 있다.Preferably, the reinforcement pattern (170) can prevent the substrate and semiconductor package from being significantly bent in a specific direction.
예시적으로, 절연층(110)의 각층에 구비된 제1 전극(140)은 서로 다른 배선 밀도를 가질 수 있다. 또한, 제1 전극(140)의 배선 밀도의 차이로 인해 기판(100)은 특정 방향으로 크게 휘어질 수 있다. 즉, 절연층(110)의 제1층(111)을 기준으로 서로 대칭되는 위치에 구비된 제1 전극들이 서로 다른 배선 밀도를 가질 수 있고, 기판(100)은 배선 밀도의 차이에 따라 특정 영역에 보강 패턴(170)이 구비될 수 있다.For example, the first electrodes (140) provided in each layer of the insulating layer (110) may have different wiring densities. In addition, the substrate (100) may be greatly bent in a specific direction due to the difference in the wiring density of the first electrodes (140). That is, the first electrodes provided at positions symmetrical to each other with respect to the first layer (111) of the insulating layer (110) may have different wiring densities, and the substrate (100) may be provided with a reinforcing pattern (170) in a specific area depending on the difference in the wiring density.
일 예로, 절연층(100)은 제1층(111)을 기준으로 서로 대칭되는 위치에 구비된 제4층(114) 및 제5층(115)을 구비한다. 또한, 제1 전극(140)은 제4층(114) 상에 구비된 제1 전극 패턴(141) 및 제5층(115) 하에 구비된 제2 전극 패턴(142)을 구비한다. 이때, 제4층(114) 상에서의 제1 전극 패턴(141)의 배선 밀도는 제5층(115) 하에 구비된 제2 전극 패턴(142)의 배선 밀도와 다를 수 있다. 예시적으로, 기판은 배선 밀도가 높은 영역에서 배선 밀도가 낮은 영역을 향하는 방향으로 휘어질 수 있다. 따라서, 보강 패턴(170)은 제1 전극 패턴(141)과 제2 전극 패턴(142)의 배선 밀도의 차이를 보상할 수 있다. 예를 들어, 제1 전극 패턴(141)의 배선 밀도가 제2 전극 패턴(142)의 배선 밀도보다 클 경우, 보강 패턴(170)은 상대적으로 배선 밀도가 낮은 제5층(115) 하에 구비될 수 있다. 따라서, 보강 패턴(170)은 제1 전극 패턴(141)과 제2 전극 패턴(142)의 배선 밀도 차이를 보상할 수 있고, 이를 통해 기판(100)이 특정 방향으로 크게 휘어지는 것을 방지할 수 있다. For example, the insulating layer (100) has a fourth layer (114) and a fifth layer (115) provided at positions symmetrical to each other based on the first layer (111). In addition, the first electrode (140) has a first electrode pattern (141) provided on the fourth layer (114) and a second electrode pattern (142) provided under the fifth layer (115). At this time, the wiring density of the first electrode pattern (141) on the fourth layer (114) may be different from the wiring density of the second electrode pattern (142) provided under the fifth layer (115). For example, the substrate may be bent in a direction from a region of high wiring density to a region of low wiring density. Therefore, the reinforcing pattern (170) may compensate for the difference in wiring density between the first electrode pattern (141) and the second electrode pattern (142). For example, when the wiring density of the first electrode pattern (141) is greater than the wiring density of the second electrode pattern (142), the reinforcing pattern (170) can be provided under the fifth layer (115) having a relatively low wiring density. Accordingly, the reinforcing pattern (170) can compensate for the difference in wiring density between the first electrode pattern (141) and the second electrode pattern (142), thereby preventing the substrate (100) from being significantly warped in a specific direction.
예시적으로, 배선 밀도의 차이는 각층에 구비된 제1 전극(140)의 전극 패턴들의 폭의 차이, 형상의 차이, 피치의 차이, 및 설계 디자인의 차이 등에 의해 발생할 수 있다.For example, the difference in wiring density may be caused by differences in the width, shape, pitch, and design of the electrode patterns of the first electrode (140) provided in each layer.
이때, 도 4에는 보강 패턴(170)이 절연층(110)의 각층의 표면에 모두 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 도 4는 보강 패턴(170)이 배치될 수 있는 위치를 설명하기 위한 것이며, 실질적으로 보강 패턴(170)은 대칭되는 위치에 구비된 절연층(110)의 복수의 층 중에서 상대적으로 배선 밀도가 낮은 전극 패턴이 구비된 층에 구비될 수 있다.At this time, although Fig. 4 illustrates that the reinforcing pattern (170) is arranged on the surface of each layer of the insulating layer (110), it is not limited thereto. Fig. 4 is intended to explain the position where the reinforcing pattern (170) can be arranged, and in reality, the reinforcing pattern (170) can be arranged on a layer in which an electrode pattern having a relatively low wiring density is arranged among the multiple layers of the insulating layer (110) provided at symmetrical positions.
예시적으로, 절연층(110)이 1층으로 구비된 경우, 절연층(110)의 상면에 배치된 전극 패턴과 절연층(110)의 하면에 배치된 전극 패턴의 배선 밀도의 차이가 있고, 이에 따라 보강 패턴(170)은 상대적으로 배선 밀도가 낮은 곳에 구비될 수 있다. 예를 들어, 절연층(110)의 상면에 구비된 전극 패턴의 배선 밀도가 절연층(110)의 하면에 구비된 전극 패턴의 배선 밀도보다 낮을 경우, 보강 패턴(170)은 절연층(110)의 상면에 구비될 수 있다. For example, when the insulating layer (110) is provided as a single layer, there is a difference in the wiring density of the electrode pattern arranged on the upper surface of the insulating layer (110) and the electrode pattern arranged on the lower surface of the insulating layer (110), and accordingly, the reinforcing pattern (170) may be provided in a location where the wiring density is relatively low. For example, when the wiring density of the electrode pattern arranged on the upper surface of the insulating layer (110) is lower than the wiring density of the electrode pattern arranged on the lower surface of the insulating layer (110), the reinforcing pattern (170) may be provided on the upper surface of the insulating layer (110).
보강 패턴(170)에 대해 구체적으로 설명하면, 도 5에 도시된 바와 같이 기판(100)은 제1 영역(110a) 및 제2 영역(110b)을 구비한다. 예시적으로, 기판(100)의 절연층(110)은 제1 영역(110a) 및 제2 영역(110b)을 구비할 수 있다. 제1 영역(110a)은 절연층(110)의 상면 및/또는 하면의 내측 영역 또는 중앙 영역을 의미할 수 있고, 제2 영역(110b)은 제1 영역(110a)을 제외한 절연층(110)의 상면 및/또는 하면의 외곽 영역을 의미할 수 있다.Specifically, regarding the reinforcement pattern (170), as illustrated in FIG. 5, the substrate (100) has a first region (110a) and a second region (110b). For example, the insulating layer (110) of the substrate (100) may have a first region (110a) and a second region (110b). The first region (110a) may mean an inner region or a central region of the upper surface and/or lower surface of the insulating layer (110), and the second region (110b) may mean an outer region of the upper surface and/or lower surface of the insulating layer (110) excluding the first region (110a).
예시적으로, 기판(100)이 도 2 또는 도 3의 제1 기판(1100)일 경우, 제1 기판(1100)의 제1 영역(110a)은 제2 기판(1200)과 수직 방향으로 중첩되는 영역이고, 제1 기판(1100)의 제2 영역(110b)은 제2 기판(1200)과 수직 방향으로 중첩되지 않는 제1 영역(110a)을 제외한 영역이다.For example, when the substrate (100) is the first substrate (1100) of FIG. 2 or FIG. 3, the first region (110a) of the first substrate (1100) is a region that overlaps vertically with the second substrate (1200), and the second region (110b) of the first substrate (1100) is a region excluding the first region (110a) that does not overlap vertically with the second substrate (1200).
예시적으로, 기판(1100)이 도 2 또는 도 3의 제2 기판(1200)일 경우, 제2 기판(1200)에서의 제1 영역(110a)은 반도체 소자와 수직 방향으로 중첩된 영역이고, 제2 영역(110b)은 반도체 소자와 수직 방향으로 중첩되지 않는 영역이다.For example, when the substrate (1100) is the second substrate (1200) of FIG. 2 or FIG. 3, the first region (110a) in the second substrate (1200) is a region that overlaps the semiconductor element in the vertical direction, and the second region (110b) is a region that does not overlap the semiconductor element in the vertical direction.
다만, 실시 예에서는 제1 기판(1100)에 구비된 보강 패턴과 제2 기판(1200)에 구비된 보강 패턴이 수직 방향으로 중첩되지 않도록 한다. 따라서, 제1 기판(1100)에 구비된 보강 패턴은 제2 기판(1200)과 수직 방향으로 중첩되지 않는 제1 기판(1100)의 제2 영역(110b)에만 구비될 수 있다. 이때, 제1 기판(1100)에서의 보강 패턴이 제1 기판(1100)의 제2 영역(110b)에 구비되는 경우, 제2 기판(1200)에서의 보강 패턴의 배치 위치는 크게 제약이 없을 수 있다. 예시적으로, 제1 기판(1100)에서의 보강 패턴이 제1 기판(1100)의 제2 영역(110b)에만 구비된 경우, 제2 기판(1200)에서의 보강 패턴이 제2 기판(1200)의 제1 영역 및 제2 영역에 모두 구비되더라도 제1 기판(1100)의 보강 패턴과 제2 기판(1200)의 보강 패턴이 서로 수직 방향으로 중첩되지 않기 때문이다. 다만, 실시 예는 제2 기판(1200)에서의 반도체 소자와 연결되는 제1 전극(140)의 미세화가 가능하도록 하면서 제1 전극(140)의 집적도를 향상시키기 위하여 제2 기판(1200)의 보강 패턴이 제2 기판(1200)의 제2 영역(110b)에 구비되도록 할 수 있다. However, in the embodiment, the reinforcing pattern provided on the first substrate (1100) and the reinforcing pattern provided on the second substrate (1200) are not vertically overlapped. Therefore, the reinforcing pattern provided on the first substrate (1100) may be provided only in the second region (110b) of the first substrate (1100) that does not vertically overlap with the second substrate (1200). At this time, when the reinforcing pattern on the first substrate (1100) is provided in the second region (110b) of the first substrate (1100), the arrangement position of the reinforcing pattern on the second substrate (1200) may not be significantly restricted. For example, when the reinforcement pattern on the first substrate (1100) is provided only in the second region (110b) of the first substrate (1100), even if the reinforcement pattern on the second substrate (1200) is provided in both the first region and the second region of the second substrate (1200), the reinforcement pattern on the first substrate (1100) and the reinforcement pattern on the second substrate (1200) do not overlap each other in the vertical direction. However, in the embodiment, in order to improve the integration degree of the first electrode (140) while enabling miniaturization of the first electrode (140) connected to the semiconductor element on the second substrate (1200), the reinforcement pattern on the second substrate (1200) may be provided in the second region (110b) of the second substrate (1200).
보강 패턴(170)은 기판(1100)에 구비된 제1 전극(140)과 수평 방향으로 중첩된다. 예시적으로, 보강 패턴(170)은 절연층(110)의 표면에 구비된 복수의 제1 전극들 중 적어도 하나의 제1 전극과 수평 방향으로 중첩될 수 있다. 또한, 보강 패턴(170)은 제1 전극(140)과 전기적 및/또는 물리적으로 연결되지 않고 이격될 수 있다.The reinforcing pattern (170) overlaps horizontally with the first electrode (140) provided on the substrate (1100). For example, the reinforcing pattern (170) may overlap horizontally with at least one first electrode among the plurality of first electrodes provided on the surface of the insulating layer (110). In addition, the reinforcing pattern (170) may be spaced apart from the first electrode (140) without being electrically and/or physically connected thereto.
보강 패턴(170)은 복수의 군으로 구분될 수 있다. 보강 패턴(170)은 기판(100)에서 제1 수평 방향으로 배열되는 제1군의 보강 패턴(170a)을 포함한다. 또한, 보강 패턴(170)은 기판(100)에서 제1 수평 방향과 다른 제2 수평 방향으로 배열되는 제2군의 보강 패턴(170b)을 포함한다. 이때, 제1 수평 방향과 제2 수평 방향은 기판(100)의 평면에서 서로 수직한 방향일 수 있다. The reinforcement pattern (170) can be divided into a plurality of groups. The reinforcement pattern (170) includes a first group of reinforcement patterns (170a) arranged in a first horizontal direction on the substrate (100). In addition, the reinforcement pattern (170) includes a second group of reinforcement patterns (170b) arranged in a second horizontal direction different from the first horizontal direction on the substrate (100). At this time, the first horizontal direction and the second horizontal direction may be directions that are perpendicular to each other in the plane of the substrate (100).
예시적으로, 기판(100)은 정육면체 형상을 가질 수 있다. 따라서, 기판(100)의 평면 형상은 사각형상을 가질 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 기판(100)의 평면 형상은 원 형상, 타원 형상, 삼각 형상 및 다각 형상 중 어느 하나의 형상을 가질 수도 있을 것이다. 다만, 이하에서는 설명의 편의를 위해 기판(100)의 평면 형상이 사각 형상인 것으로 하여 설명한다.For example, the substrate (100) may have a hexahedral shape. Accordingly, the planar shape of the substrate (100) may have a square shape. However, the embodiment is not limited thereto, and the planar shape of the substrate (100) may have any one of a circular shape, an elliptical shape, a triangular shape, and a polygonal shape. However, for the convenience of explanation, the following description will assume that the planar shape of the substrate (100) is a square shape.
기판(100)의 평면 형상은 직사각형일 수 있다. 예시적으로, 기판(100)의 제1 수평 방향의 폭(W2)은 제1 수평 방향과 수직한 제2 수평 방향의 폭(W3)과 다를 수 있다.The planar shape of the substrate (100) may be rectangular. For example, the width (W2) of the first horizontal direction of the substrate (100) may be different from the width (W3) of the second horizontal direction perpendicular to the first horizontal direction.
제1 수평 방향은 가로 방향 또는 x축 방향을 의미할 수 있다. 예시적으로, 제1 수평 방향은 기판(100)의 평면에서 제2 수평 방향의 폭에 비해 상대적으로 큰 폭을 가진 기판(100)의 장축 방향을 의미할 수 있다.The first horizontal direction may mean a horizontal direction or an x-axis direction. For example, the first horizontal direction may mean a longitudinal direction of the substrate (100) having a relatively large width compared to a width in the second horizontal direction in the plane of the substrate (100).
제2 수평 방향은 세로 방향 또는 y축 방향을 의미할 수 있다. 제2 수평 방향은 기판(100)의 평면에서 제1 수평 방향의 폭에 비해 상대적으로 작은 폭을 가진 기판(100)의 단축 방향을 의미할 수 있다.The second horizontal direction may mean the vertical direction or the y-axis direction. The second horizontal direction may mean the short axis direction of the substrate (100) having a relatively smaller width than the width in the first horizontal direction in the plane of the substrate (100).
상기 기판(100)의 상기 제1 수평 방향의 폭(W2)은 상기 제2 수평 방향의 폭(W3)보다 클 수 있다. 상기 기판(100)의 상기 제1 수평 방향의 폭(W2)은 상기 제2 수평 방향의 폭(W3)의 1.3배 이상일 수 있다. 바람직하게, 상기 기판(100)의 상기 제1 수평 방향의 폭(W2)은 상기 제2 수평 방향의 폭(W3)의 1.5배 이상일 수 있다. 더욱 바람직하게, 상기 기판(100)의 상기 제1 수평 방향의 폭(W2)은 상기 제2 수평 방향의 폭(W3)의 1.8배 이상일 수 있다. 예를 들어, 상기 기판(100) 상에는 복수의 반도체 소자가 배치될 수 있다. 제1 수평 방향은 복수의 반도체 소자의 이격 방향을 의미할 수 있다. 그리고 기판(100)의 제1 수평 방향의 폭(W2)이 제2 수평 방향의 폭(W3)의 1.3배 미만이면, 복수의 반도체 소자가 배치되는 구조에서 무의미하게 낭비되는 공간이 증가할 수 있고, 이에 따른 기판(100)의 전체적인 면적이 증가할 수 있다. 또한, 기판(100)의 제1 수평 방향의 폭(W2)이 제2 수평 방향의 폭(W3)의 5배를 초과하면, 기판(100) 상에 배치되는 복수의 반도체 소자의 단자들 사이 또는 인터포저의 전극들 사이의 이격 거리가 증가할 수 있다. 그리고 상기 이격 거리가 증가하는 경우, 신호 전송 거리가 증가하고 이에 따른 신호 전송 손실이 증가할 수 있다. 이에 따라, 기판(100)의 제1 수평 방향의 폭(W2)은 상기 제2 수평 방향의 폭(W3)의 1.3배 내지 5배 사이의 범위를 가지도록 한다.The first horizontal direction width (W2) of the substrate (100) may be larger than the second horizontal direction width (W3). The first horizontal direction width (W2) of the substrate (100) may be 1.3 times or more the second horizontal direction width (W3). Preferably, the first horizontal direction width (W2) of the substrate (100) may be 1.5 times or more the second horizontal direction width (W3). More preferably, the first horizontal direction width (W2) of the substrate (100) may be 1.8 times or more the second horizontal direction width (W3). For example, a plurality of semiconductor elements may be arranged on the substrate (100). The first horizontal direction may mean a spacing direction of the plurality of semiconductor elements. And if the first horizontal direction width (W2) of the substrate (100) is less than 1.3 times the second horizontal direction width (W3), a space that is wasted meaninglessly in a structure in which a plurality of semiconductor elements are arranged may increase, and thus the overall area of the substrate (100) may increase. In addition, if the first horizontal direction width (W2) of the substrate (100) exceeds 5 times the second horizontal direction width (W3), the separation distance between terminals of the plurality of semiconductor elements arranged on the substrate (100) or between electrodes of the interposer may increase. And when the separation distance increases, the signal transmission distance may increase, and thus the signal transmission loss may increase. Accordingly, the first horizontal direction width (W2) of the substrate (100) is set to have a range of 1.3 to 5 times the second horizontal direction width (W3).
이때, 제1군의 보강 패턴(170a)과 제2군의 보강 패턴(170b)은 서로 다른 단위 면적을 가지고 구비될 수 있다. 여기에서, 단위 면적이 다르다는 것은 기판의 동일한 면적 내에 구비된 제1군의 보강 패턴(170a)의 면적과 제2군의 보강 패턴(170b)의 면적이 다르다는 것을 의미할 수 있다.At this time, the first group of reinforcement patterns (170a) and the second group of reinforcement patterns (170b) may be provided with different unit areas. Here, the different unit areas may mean that the area of the first group of reinforcement patterns (170a) and the area of the second group of reinforcement patterns (170b) provided within the same area of the substrate are different.
예시적으로, 제1군의 보강 패턴(170a)은 기판(100) 상에서 제1 수평 방향으로 배치된다. 또한, 제1군의 보강 패턴(170a)은 제1 수평 방향으로 서로 이격되며 복수 개 구비된다. For example, the first group of reinforcement patterns (170a) are arranged in the first horizontal direction on the substrate (100). In addition, the first group of reinforcement patterns (170a) are provided in multiple numbers and spaced apart from each other in the first horizontal direction.
또한, 제2군의 보강 패턴(170b)은 기판(100) 상에서 제2 수평 방향으로 배치된다. 또한, 제2군의 보강 패턴(170b)은 제2 수평 방향으로 서로 이격되며 복수 개 구비된다.In addition, the second group of reinforcement patterns (170b) are arranged in the second horizontal direction on the substrate (100). In addition, the second group of reinforcement patterns (170b) are provided in multiple numbers and spaced apart from each other in the second horizontal direction.
이때, 기판(100)은 상대적으로 큰 폭을 가지는 양단이 하측 방향 또는 상측 방향으로 크게 휘어지는 문제를 가진다. 따라서, 기판(1100)이 특정 방향으로 크게 휘어지는 것을 방지하고자 하는 경우, 제1군의 보강 패턴(170a)의 단위 면적보다 제2군의 보강 패턴(170b)의 단위 면적을 증가시켜야 한다. 예시적으로, 상대적으로 큰 폭을 가진 기판의 양단에는 제2 수평 방향으로 배열되는 제2군의 보강 패턴(170b)이 구비된다. 따라서, 실시 예는 제2군의 보강 패턴(170b)의 단위 면적을 증가시켜 기판이 특정 방향으로 크게 휘어지는 것을 효율적으로 방지하도록 한다.At this time, the substrate (100) has a problem that both ends having a relatively large width are greatly bent in the downward or upward direction. Therefore, in order to prevent the substrate (1100) from being greatly bent in a specific direction, the unit area of the second group of reinforcement patterns (170b) should be increased more than the unit area of the first group of reinforcement patterns (170a). For example, the second group of reinforcement patterns (170b) arranged in the second horizontal direction are provided at both ends of the substrate having a relatively large width. Therefore, the embodiment effectively prevents the substrate from being greatly bent in a specific direction by increasing the unit area of the second group of reinforcement patterns (170b).
바람직하게, 제1군의 보강 패턴(170a)의 폭(W4) 및 간격(W6) 중 적어도 하나는 제2군의 보강 패턴(170b)의 폭(W5) 및 간격(W7) 중 적어도 하나와 다를 수 있다.Preferably, at least one of the width (W4) and the spacing (W6) of the first group's reinforcement pattern (170a) may be different from at least one of the width (W5) and the spacing (W7) of the second group's reinforcement pattern (170b).
일 예로, 제1군의 보강 패턴(170a)의 폭(W4)은 제2군의 보강 패턴(170b)의 폭(W5)보다 작을 수 있다. 예시적으로, 제1군의 보강 패턴(170a)의 간격(W6)과 제2군의 보강 패턴(170b)의 간격(W7)은 서로 동일할 수 있고, 제2군의 보강 패턴(170b)의 폭(W5)은 제1군의 보강 패턴(170a)의 폭(W4)보다 클 수 있다. 따라서, 기판의 특정 면적에서 차지하는 제1군의 보강 패턴(170a)의 단위 면적보다 제2군의 보강 패턴(170b)의 단위 면적이 더 클 수 있다. 따라서, 실시 예는 기판이 특정 방향으로 크게 휘어지는 것을 더욱 효율적으로 방지할 수 있다.For example, the width (W4) of the first group of reinforcement patterns (170a) may be smaller than the width (W5) of the second group of reinforcement patterns (170b). For example, the spacing (W6) of the first group of reinforcement patterns (170a) and the spacing (W7) of the second group of reinforcement patterns (170b) may be the same, and the width (W5) of the second group of reinforcement patterns (170b) may be larger than the width (W4) of the first group of reinforcement patterns (170a). Accordingly, the unit area of the second group of reinforcement patterns (170b) may be larger than the unit area of the first group of reinforcement patterns (170a) in a specific area of the substrate. Accordingly, the embodiment can more efficiently prevent the substrate from being significantly bent in a specific direction.
다른 예로, 제1군의 보강 패턴(170a)의 보강 패턴(170)의 간격(W6)은 제2군의 보강 패턴(170b)의 간격(W7)보다 클 수 있다. 예시적으로, 제1군의 보강 패턴(170a)의 폭(W4)과 제2군의 보강 패턴(170b)의 폭(W5)은 서로 동일할 수 있고, 제2군의 보강 패턴(170b)의 간격(W7)은 제1군의 보강 패턴(170a)의 간격(W6)보다 작을 수 있다. 따라서, 기판의 특정 면적에서 차지하는 제1군의 보강 패턴(170a)의 단위 면적보다 제2군의 보강 패턴(170b)의 단위 면적이 더 크도록 할 수 있다. 따라서, 실시 예는 기판이 특정 방향으로 크게 휘어지는 것을 더욱 효율적으로 방지할 수 있다.As another example, the spacing (W6) of the reinforcement patterns (170) of the first group of reinforcement patterns (170a) may be larger than the spacing (W7) of the second group of reinforcement patterns (170b). For example, the width (W4) of the first group of reinforcement patterns (170a) and the width (W5) of the second group of reinforcement patterns (170b) may be the same, and the spacing (W7) of the second group of reinforcement patterns (170b) may be smaller than the spacing (W6) of the first group of reinforcement patterns (170a). Accordingly, the unit area of the second group of reinforcement patterns (170b) may be larger than the unit area of the first group of reinforcement patterns (170a) in a specific area of the substrate. Accordingly, the embodiment can more efficiently prevent the substrate from being significantly warped in a specific direction.
제1군의 보강 패턴(170a) 및 2군의 보강 패턴(170b)의 각각의 폭(W4, W5)은 제1 전극(140)의 폭(W1)보다 클 수 있다. 제1군의 보강 패턴(170a) 및 2군의 보강 패턴(170b)의 각각의 폭(W4, W5)이 제1 전극(140)의 폭(W1)보다 작을 경우, 보강 패턴(170)에 의해 나타나는 기판(100)의 휨 특성 개선 효과가 미비할 수 있다. 제1군의 보강 패턴(170a) 및 2군의 보강 패턴(170b)의 각각의 폭(W4, W5)이 제1 전극(140)의 폭(W1)보다 작을 경우, 보강 패턴(170)에 의해 나타나는 방열 특성 개선 효과가 미비할 수 있다.The widths (W4, W5) of the first group of reinforcement patterns (170a) and the second group of reinforcement patterns (170b) may be greater than the width (W1) of the first electrode (140). When the widths (W4, W5) of the first group of reinforcement patterns (170a) and the second group of reinforcement patterns (170b) are smaller than the width (W1) of the first electrode (140), the effect of improving the bending characteristics of the substrate (100) exhibited by the reinforcement patterns (170) may be insignificant. When the widths (W4, W5) of the first group of reinforcement patterns (170a) and the second group of reinforcement patterns (170b) are smaller than the width (W1) of the first electrode (140), the effect of improving the heat dissipation characteristics exhibited by the reinforcement patterns (170) may be insignificant.
또한, 제1 실시 예에서의 제1군의 보강 패턴(170a) 및 제2군의 보강 패턴(170b) 각각은 기판(100)의 외측면으로부터 일정 이격 거리(W8)를 가지고 구비될 수 있다. 이격 거리(W8)는 기판(100)의 외측단과 보강 패턴(170) 사이의 이격 거리를 의미할 수 있다.In addition, each of the first group of reinforcement patterns (170a) and the second group of reinforcement patterns (170b) in the first embodiment may be provided with a predetermined distance (W8) from the outer surface of the substrate (100). The distance (W8) may mean the distance between the outer end of the substrate (100) and the reinforcement pattern (170).
이격 거리(W8)는 3㎛ 내지 25㎛의 범위를 만족할 수 있다. 이격 거리(W8)가 3㎛ 미만이면, 복수의 기판을 개별 유닛으로 싱귤레이션(singulation)할 경우, 보강 패턴(170)의 일부가 제거될 수 있다. 이때, 싱귤레이션 공정에서 의도하지 않은 보강 패턴(170)의 일부가 제거되는 경우, 이로 인한 버(Burr)가 발생할 수 있다. 또한, 버(Burr)가 발생하는 경우, 기판 및 반도체 패키지의 전기적 신뢰성 및/또는 물리적 신뢰성이 저하될 수 있다. 이격 거리(W8)가 25㎛를 초과하면, 보강 패턴(170)을 배치하는데 필요한 공간이 증가할 수 있고, 이로 인해 기판 및 반도체 패키지의 소형화가 어려울 수 있다. The separation distance (W8) can satisfy a range of 3 μm to 25 μm. If the separation distance (W8) is less than 3 μm, when a plurality of substrates are singulated into individual units, a part of the reinforcement pattern (170) may be removed. At this time, if a part of the unintended reinforcement pattern (170) is removed during the singulation process, a burr may be generated as a result. In addition, if a burr is generated, the electrical reliability and/or physical reliability of the substrate and the semiconductor package may be degraded. If the separation distance (W8) exceeds 25 μm, the space required to arrange the reinforcement pattern (170) may increase, which may make it difficult to miniaturize the substrate and the semiconductor package.
도 6을 참조하면, 반도체 패키지는 제1 기판(1100) 및 제2 기판(1200)을 포함한다. Referring to FIG. 6, the semiconductor package includes a first substrate (1100) and a second substrate (1200).
제1 기판(1100)은 도 4 및 도 5에 도시된 바와 같은 제1 보강 패턴(170-1)을 구비한다. 예시적으로, 제1 기판(1100)은 제2 기판(1200)과 수직 방향으로 중첩되는 제1 영역, 및 제1 영역을 제외한 제2 영역을 구비한다. 또한, 제1 보강 패턴(170-1)은 제1 기판(1100)의 제2 영역에 구비될 수 있다. 예시적으로, 제1 기판(1100)에 구비된 제1 보강 패턴(170-1)은 제2 기판(1200)과 수직 방향으로 중첩되지 않을 수 있다.The first substrate (1100) has a first reinforcing pattern (170-1) as illustrated in FIGS. 4 and 5. For example, the first substrate (1100) has a first region that vertically overlaps with the second substrate (1200), and a second region excluding the first region. In addition, the first reinforcing pattern (170-1) may be provided in the second region of the first substrate (1100). For example, the first reinforcing pattern (170-1) provided on the first substrate (1100) may not vertically overlap with the second substrate (1200).
또한, 제1 기판(1100)은 제1 전극부(1101)를 구비한다. 제1 기판(1100)의 제2 전극부(101)는 도 4 및 도 5에 도시된 복수의 전극 중 최상측에 배치된 전극을 의미할 수 있다. 예시적으로, 제1 기판(1100)의 제1 전극부(1101)는 범프부(160)를 의미할 수 있다.In addition, the first substrate (1100) has a first electrode portion (1101). The second electrode portion (101) of the first substrate (1100) may refer to an electrode positioned at the uppermost side among the plurality of electrodes illustrated in FIGS. 4 and 5. For example, the first electrode portion (1101) of the first substrate (1100) may refer to a bump portion (160).
제1 기판(1100) 상에는 제2 기판(1200)에 배치된다. A second substrate (1200) is placed on the first substrate (1100).
제2 기판(1200)은 도 4 및 도 5에 도시된 바와 같은 제2 보강 패턴(170-2)을 구비한다. 제2 보강 패턴(170-2)은 제1 기판(1100)의 일 영역과 수직 방향으로 중첩될 수 있다. 예시적으로, 제2 보강 패턴(170-2)은 제1 기판(1100)의 제1 영역과 수직 방향으로 중첩될 수 있다. 따라서, 제2 보강 패턴(170-2)은 제1 기판(1100)에 구비된 제1 보강 패턴(170-1)과 수직 방향으로 중첩되지 않을 수 있다. The second substrate (1200) has a second reinforcing pattern (170-2) as illustrated in FIGS. 4 and 5. The second reinforcing pattern (170-2) may overlap with a region of the first substrate (1100) in a vertical direction. For example, the second reinforcing pattern (170-2) may overlap with a first region of the first substrate (1100) in a vertical direction. Accordingly, the second reinforcing pattern (170-2) may not overlap with the first reinforcing pattern (170-1) provided on the first substrate (1100) in a vertical direction.
제1 기판(1100)에 구비된 제1 보강 패턴(170-1)이 제2 기판에 구비된 제2 보강 패턴(170-2)과 수직 방향으로 중첩되는 경우, 제1 기판(1100)에 구비된 전극부들의 집적도가 감소할 수 있고, 이에 따라 기판 및 반도체 패키지를 소형화하는 것이 어려울 수 있다. 또한, 제1 기판(1100)에 구비된 제1 보강 패턴(170-1)이 제2 기판(1200)에 구비된 제2 보강 패턴(170-2)과 수직 방향으로 중첩되지 않도록 하여, 제1 기판(1100)에서 제1 보강 패턴(170-1)이 배치되는 면적을 최소화하면서 제1 기판(1100)이 특정 방향으로 크게 휘어지는 것을 방지할 수 있다. 또한, 제1 기판(1100)에 구비된 제1 보강 패턴(170-1)이 제2 기판(1200)에 구비된 제2 보강 패턴(170-2)과 수직 방향으로 중첩되지 않도록 하여, 제1 기판(1100)과 제2 기판(1200) 사이의 신호 전송 거리를 줄이고, 이를 통해 신호 전송 손실을 최소화할 수 있도록 한다. 예시적으로, 또한, 제1 기판(1100)에 구비된 제1 보강 패턴(170-1)이 제2 기판(1200)에 구비된 제2 보강 패턴(170-2)과 수직 방향으로 중첩되는 경우, 제1 보강 패턴(170-1)의 적어도 일부는 제2 기판(1200)에 구비된 전극부와 수직 방향으로 중첩될 수 있다. 이 경우, 제2 기판(1200)에 구비된 전극부의 적어도 일부는 제1 보강 패턴(170-1)이 배치된 영역을 회피하면서 제1 기판(1100)에 구비된 전극부와 전기적으로 연결되어야 하며, 이에 따라 신호 전송 거리 증가 및 신호 전송 손실이 증가할 수 있다. 따라서, 제1 기판(1100)에 구비된 제1 보강 패턴(170-1)이 제2 기판(1200)에 구비된 제2 보강 패턴(170-2)과 수직 방향으로 중첩되지 않도록 하여, 회로 집적도 및 전기적 특성의 저하 없이 제1 기판(1100) 및 제2 기판(1200)이 특정 방향으로 크게 휘어지는 것을 방지할 수 있도록 한다.When the first reinforcing pattern (170-1) provided on the first substrate (1100) vertically overlaps with the second reinforcing pattern (170-2) provided on the second substrate, the integration degree of the electrode parts provided on the first substrate (1100) may decrease, and accordingly, it may be difficult to miniaturize the substrate and semiconductor package. In addition, by preventing the first reinforcing pattern (170-1) provided on the first substrate (1100) from vertically overlapping with the second reinforcing pattern (170-2) provided on the second substrate (1200), the area where the first reinforcing pattern (170-1) is arranged on the first substrate (1100) can be minimized, while preventing the first substrate (1100) from being greatly bent in a specific direction. In addition, the first reinforcing pattern (170-1) provided on the first substrate (1100) is prevented from vertically overlapping with the second reinforcing pattern (170-2) provided on the second substrate (1200), thereby reducing the signal transmission distance between the first substrate (1100) and the second substrate (1200), and thereby minimizing signal transmission loss. For example, in addition, when the first reinforcing pattern (170-1) provided on the first substrate (1100) vertically overlaps with the second reinforcing pattern (170-2) provided on the second substrate (1200), at least a portion of the first reinforcing pattern (170-1) may vertically overlap with the electrode portion provided on the second substrate (1200). In this case, at least a part of the electrode portion provided on the second substrate (1200) must be electrically connected to the electrode portion provided on the first substrate (1100) while avoiding the area where the first reinforcing pattern (170-1) is arranged, and thus, the signal transmission distance may increase and the signal transmission loss may increase. Therefore, the first reinforcing pattern (170-1) provided on the first substrate (1100) is prevented from vertically overlapping the second reinforcing pattern (170-2) provided on the second substrate (1200), so that the first substrate (1100) and the second substrate (1200) can be prevented from being significantly bent in a specific direction without deterioration of the circuit integration level and electrical characteristics.
바람직하게, 제1 보강 패턴(170-1)은 제2 보강 패턴(170-2)과 일정 수평 거리(W9)만큼 이격되어 구비될 수 있다. 수평 거리(W9)는 수직 방향으로 서로 인접한 제1 보강 패턴(170-1)과 제2 보강 패턴(170-2) 사이의 수평 방향으로의 이격 거리를 의미할 수 있다. 수평 거리(W9)는 3㎛ 내지 20㎛의 범위를 만족할 수 있다. 수평 거리(W9)가 3㎛ 미만이면, 제1 보강 패턴(170-1)과 제2 보강 패턴(170-2)이 수직 방향으로 중첩되지 않음에 따라 달성되는 효과가 미비할 수 있다. 수평 거리(W9)가 20㎛를 초과하면, 이에 대응하게 제1 기판(1100)의 면적이 증가할 수 있고, 이에 따라 반도체 패키지를 소형화하는게 어려울 수 있다.Preferably, the first reinforcing pattern (170-1) may be provided spaced apart from the second reinforcing pattern (170-2) by a predetermined horizontal distance (W9). The horizontal distance (W9) may mean a horizontal distance between the first reinforcing pattern (170-1) and the second reinforcing pattern (170-2) which are vertically adjacent to each other. The horizontal distance (W9) may satisfy a range of 3 ㎛ to 20 ㎛. If the horizontal distance (W9) is less than 3 ㎛, the effect achieved may be insufficient since the first reinforcing pattern (170-1) and the second reinforcing pattern (170-2) do not overlap in the vertical direction. If the horizontal distance (W9) exceeds 20 ㎛, the area of the first substrate (1100) may increase correspondingly, and thus it may be difficult to miniaturize the semiconductor package.
또한, 반도체 패키지는 몰딩 부재(200)를 구비한다. 몰딩 부재(200)는 제1 기판(1100)의 적어도 일부, 제2 기판(1200)의 적어도 일부 및 반도체 소자(1300)를 몰딩한다. 몰딩 부재(200)는 제1 기판(1100), 제2 기판(1200) 및 반도체 소자(1300)를 안정적으로 보호할 수 있고 이에 따라 제1 기판(1100), 제2 기판(1200) 및 반도체 소자(1300) 중 적어도 하나가 적어도 다른 하나로부터 분리되는 신뢰성 문제를 해결할 수 있다. In addition, the semiconductor package has a molding member (200). The molding member (200) molds at least a portion of the first substrate (1100), at least a portion of the second substrate (1200), and the semiconductor element (1300). The molding member (200) can stably protect the first substrate (1100), the second substrate (1200), and the semiconductor element (1300), and thus solve a reliability problem in which at least one of the first substrate (1100), the second substrate (1200), and the semiconductor element (1300) is separated from at least one other.
몰딩 부재(200)는 제1 기판(1100) 및/또는 제2 기판(1200)에 구비된 보강 패턴과 접촉할 수 있다.The molding member (200) can be in contact with a reinforcing pattern provided on the first substrate (1100) and/or the second substrate (1200).
예시적으로, 제1 기판(1100)에 구비된 제1 보강 패턴(170-1) 중 적어도 하나는 제1 기판(1100)의 외측으로 노출될 수 있고, 몰딩 부재(200)는 제1 기판(1100)의 외측으로 노출된 제1 보강 패턴(170-1)을 덮으며 구비될 수 있다. 이를 통해, 실시 예는 제1 기판(1100)에서 발생하는 열이 제1 보강 패턴(170-1)을 통해 몰딩 부재(200)로 전달될 수 있도록 한다. 또한, 몰딩 부재(200)는 제1 보강 패턴(170-1)을 통해 전달되는 열을 외측으로 방출할 수 있도록 한다. 이를 통해, 실시 예는 방열 특성을 향상시킬 수 있다.For example, at least one of the first reinforcing patterns (170-1) provided on the first substrate (1100) may be exposed to the outside of the first substrate (1100), and the molding member (200) may be provided to cover the first reinforcing pattern (170-1) exposed to the outside of the first substrate (1100). Through this, the embodiment allows heat generated in the first substrate (1100) to be transferred to the molding member (200) through the first reinforcing pattern (170-1). In addition, the molding member (200) allows heat transferred through the first reinforcing pattern (170-1) to be released to the outside. Through this, the embodiment can improve heat dissipation characteristics.
또한, 제2 기판(1200)에 구비된 제2 보강 패턴(170-2) 중 적어도 하나는 제2 기판(1200)의 외측으로 노출될 수 있고, 몰딩 부재(200)는 제2 기판(1200)의 외측으로 노출된 제2 보강 패턴(170-2)을 덮으며 구비될 수 있다. 이를 통해, 실시 예는 제2 기판(1200) 및/또는 반도체 소자(1300)에서 발생하는 열이 제2 보강 패턴(170-2)을 통해 몰딩 부재(200)로 전달될 수 있도록 한다. 또한, 몰딩 부재(200)는 제2 보강 패턴(170-2)을 통해 전달되는 열을 외측으로 방출할 수 있도록 한다. 이를 통해 실시 예는 방열 특성을 향상시킬 수 있다.In addition, at least one of the second reinforcing patterns (170-2) provided on the second substrate (1200) may be exposed to the outside of the second substrate (1200), and the molding member (200) may be provided to cover the second reinforcing pattern (170-2) exposed to the outside of the second substrate (1200). Through this, the embodiment allows heat generated in the second substrate (1200) and/or the semiconductor element (1300) to be transferred to the molding member (200) through the second reinforcing pattern (170-2). In addition, the molding member (200) allows heat transferred through the second reinforcing pattern (170-2) to be released to the outside. Through this, the embodiment can improve heat dissipation characteristics.
도 7은 도 6의 변형 예에 따른 반도체 패키지를 나타낸 단면도이다.Fig. 7 is a cross-sectional view showing a semiconductor package according to a modified example of Fig. 6.
도 7을 참조하면, 반도체 패키지는 제1 기판(1100), 제2 기판(1200), 및 반도체 소자(1300)를 구비한다.Referring to FIG. 7, the semiconductor package includes a first substrate (1100), a second substrate (1200), and a semiconductor element (1300).
제1 기판(1100)은 제1 보강 패턴(170-1)을 구비하고, 제2 기판(1200)은 제2 보강 패턴(170-2)을 구비한다.The first substrate (1100) has a first reinforcing pattern (170-1), and the second substrate (1200) has a second reinforcing pattern (170-2).
이때, 제1 기판(1100)은 더미 전극(1102)을 구비한다. 더미 전극(1102)은 제2 기판(1200)과 수직 방향으로 중첩되며 구비된다. 더미 전극(1102)은 제2 기판(1200)에 구비된 제2 보강 패턴(170-2)과 수직 방향으로 중첩되며 구비된다. 더미 전극(1102)은 접속부를 통해 제2 기판(1200)에 구비된 제2 보강 패턴(170-2)과 물리적으로 결합할 수 있다. At this time, the first substrate (1100) is provided with a dummy electrode (1102). The dummy electrode (1102) is provided so as to overlap with the second substrate (1200) in the vertical direction. The dummy electrode (1102) is provided so as to overlap with the second reinforcing pattern (170-2) provided on the second substrate (1200) in the vertical direction. The dummy electrode (1102) can be physically connected to the second reinforcing pattern (170-2) provided on the second substrate (1200) through a connecting portion.
이를 통해, 실시 예는 제1 기판(1200)에서 발생한 열이 제2 기판(1200)으로 전달되거나 제2 기판(1200)에서 발생한 열이 제1 기판(1100)으로 전달되도록 할 수 있고, 이를 통해 상호 간의 방열 특성을 더욱 향상시킬 수 있다. 나아가, 실시 예는 제1 기판(1100)의 더미 전극(1102)이 제2 기판(1200)의 제2 보강 패턴(170-2)과 연결되도록 하여, 제1 기판(1100)과 제2 기판(1200) 사이의 물리적 결합 강도를 더욱 향상시킬 수 있고, 이를 통해 반도체 패키지가 더욱 안정적으로 동작하도록 할 수 있다. Through this, the embodiment can enable heat generated from the first substrate (1200) to be transferred to the second substrate (1200) or heat generated from the second substrate (1200) to be transferred to the first substrate (1100), thereby further improving heat dissipation characteristics therebetween. Furthermore, the embodiment can enable the dummy electrode (1102) of the first substrate (1100) to be connected to the second reinforcing pattern (170-2) of the second substrate (1200), thereby further improving the physical bonding strength between the first substrate (1100) and the second substrate (1200), thereby allowing the semiconductor package to operate more stably.
더미 전극(1102)은 제2 기판(1200)에 구비된 제2 보강 패턴(170-2)에 연결되며, 이에 따라 제2 기판(1200)과 전기적으로 연결되지 않을 수 있다. 즉, 더미 전극(1102)은 전기적 신호를 전달하는 기능이 아닌 제1 기판(1100)과 제2 기판(1200) 사이의 물리적 결합 강성을 증가시키면서 제1 기판(1100)과 제2 기판(1200) 사이의 열 전달 경로를 제공할 수 있다. The dummy electrode (1102) is connected to the second reinforcing pattern (170-2) provided on the second substrate (1200), and thus may not be electrically connected to the second substrate (1200). That is, the dummy electrode (1102) may provide a heat transfer path between the first substrate (1100) and the second substrate (1200) while increasing the physical bonding rigidity between the first substrate (1100) and the second substrate (1200) rather than having a function of transmitting an electrical signal.
이를 통해, 실시 예는 더미 전극(1102)을 통해 제1 기판(1100)과 제2 기판(1200)이 전기적 접속이 아닌 물리적 접속이 이루어지도록 함으로써, 제1 기판(1100) 상에 제2 기판(1200)이 더욱 안정적으로 결합되도록 할 수 있고, 이에 따라 실시 예의 반도체 패키지가 더욱 안정적으로 동작하도록 할 수 있다. 나아가, 실시 예는 더미 전극(1102)을 이용하여 추가적인 열 방출 경로를 제공할 수 있고, 이에 따라 반도체 패키지의 방열 특성을 더욱 향상시킬 수 있다.Through this, the embodiment can make the first substrate (1100) and the second substrate (1200) physically connected rather than electrically connected through the dummy electrode (1102), thereby allowing the second substrate (1200) to be more stably bonded to the first substrate (1100), and thus the semiconductor package of the embodiment can operate more stably. Furthermore, the embodiment can provide an additional heat dissipation path by using the dummy electrode (1102), and thus further improve the heat dissipation characteristics of the semiconductor package.
이하에서는 다른 실시 예에 따른 기판의 구조에 대해 설명하기로 한다. 이하에서는 이전의 실시 예에서 설명된 기판의 구조와 다른 부분을 중심으로 설명하기로 한다.Hereinafter, the structure of a substrate according to another embodiment will be described. Hereinafter, the structure of the substrate described in the previous embodiment will be described with a focus on the parts that are different.
도 8은 제2 실시 예에 따른 기판을 나타낸 단면도이다. Figure 8 is a cross-sectional view showing a substrate according to the second embodiment.
도 8을 참조하면, 제2 실시 예의 기판은 절연층(110), 제1 전극(140), 제2 전극(150), 범프부(160), 제1 보호층(120), 제2 보호층(130) 및 보강 패턴(170)을 포함한다.Referring to FIG. 8, the substrate of the second embodiment includes an insulating layer (110), a first electrode (140), a second electrode (150), a bump portion (160), a first protective layer (120), a second protective layer (130), and a reinforcing pattern (170).
또한, 기판은 보강 관통부(165)를 더 포함할 수 있다. 보강 관통부(165)는 기판에 구비된 범프부(160)와 수평 방향으로 중첩될 수 있다. 나아가, 보강 관통부(165)는 기판의 최상측으로 돌출될 수 있다. 예시적으로, 보강 관통부(165)는 제1 보호층(120)을 관통할 수 있고, 제1 보호층(120) 상으로 돌출될 수 있다.In addition, the substrate may further include a reinforcing penetration portion (165). The reinforcing penetration portion (165) may overlap with a bump portion (160) provided on the substrate in a horizontal direction. Furthermore, the reinforcing penetration portion (165) may protrude toward the uppermost side of the substrate. For example, the reinforcing penetration portion (165) may penetrate the first protective layer (120) and protrude above the first protective layer (120).
이를 통해, 실시 예는 보강 관통부(165)를 구비하여 범프부(160)가 균일한 높이를 가지도록 할 수 있다. 예시적으로, 범프부(160)를 형성하는 공정에서 기판의 제2 영역(110b)을 제외한 제1 영역(110a)에서만 도금이 이루어지는 경우, 범프부(160)의 균일한 도금이 이루어지지 않을 수 있고, 이에 따라 복수의 범프부들 사이의 높이 편차가 발생할 수 있다. 이로 인해, 범프부(160) 상에 제2 기판(1200) 또는 반도체 소자(1300)가 안정적으로 배치되지 못할 수 있다. 따라서, 실시 예는 기판의 제2 영역(110b)에 보강 관통부(165)를 구비하여 범프부(160)의 도금 편차를 최소화할 수 있도록 한다. Through this, the embodiment can provide a reinforcing through-portion (165) so that the bump portion (160) has a uniform height. For example, in a process of forming the bump portion (160), if plating is performed only in the first region (110a) excluding the second region (110b) of the substrate, uniform plating of the bump portion (160) may not be performed, and thus a height deviation may occur between the plurality of bump portions. Due to this, the second substrate (1200) or the semiconductor element (1300) may not be stably placed on the bump portion (160). Therefore, the embodiment can minimize the plating deviation of the bump portion (160) by providing a reinforcing through-portion (165) in the second region (110b) of the substrate.
나아가, 실시 예는 보강 관통부(165)가 제2 보호층(120) 상으로 돌출 배치됨에 따라 기판에서 발생한 열을 몰딩 부재(200)로 더욱 효율적으로 방출하는 것이 가능하고, 이에 따라 반도체 패키지의 방열 특성을 더욱 향상시킬 수 있다.Furthermore, since the reinforcing penetration portion (165) is positioned so as to protrude above the second protective layer (120), the heat generated from the substrate can be more efficiently released to the molding member (200), thereby further improving the heat dissipation characteristics of the semiconductor package.
도 9는 제3 실시 예에 따른 기판을 나타낸 단면도이다. Figure 9 is a cross-sectional view showing a substrate according to the third embodiment.
도 9를 참조하면, 제3 실시 예의 기판은 절연층(110), 제1 전극(140), 제2 전극(150), 범프부(160), 제1 보호층(120), 제2 보호층(130), 보강 패턴(170)을 포함한다.Referring to FIG. 9, the substrate of the third embodiment includes an insulating layer (110), a first electrode (140), a second electrode (150), a bump portion (160), a first protective layer (120), a second protective layer (130), and a reinforcing pattern (170).
또한, 기판은 보강 관통부를 더 포함할 수 있다.Additionally, the substrate may further include reinforcing penetrations.
보강 관통부는 도 8에 도시된 제2 실시 예의 기판에 구비된 제2 보호층(120)을 관통하는 제1 보강 관통부(165)를 포함한다.The reinforcing penetration portion includes a first reinforcing penetration portion (165) penetrating the second protective layer (120) provided on the substrate of the second embodiment illustrated in FIG. 8.
또한, 보강 관통부는 기판의 적어도 일부 영역을 관통하는 제2 보강 관통부(180)를 더 포함한다. 예시적으로, 제2 보강 관통부(180)는 절연층(110)의 적어도 일부 영역을 관통할 수 있다. 일 예로, 제2 보강 관통부(180)는 절연층(110)의 제1층 내지 제5층(111, 112, 113, 114, 115) 중 적어도 하나의 층을 관통하며 구비될 수 있다.In addition, the reinforcing penetration portion further includes a second reinforcing penetration portion (180) penetrating at least a portion of the substrate. For example, the second reinforcing penetration portion (180) may penetrate at least a portion of the insulating layer (110). For example, the second reinforcing penetration portion (180) may be provided penetrating at least one of the first to fifth layers (111, 112, 113, 114, 115) of the insulating layer (110).
제2 보강 관통부(180)는 제2 전극(150)과 수평 방향으로 중첩될 수 있다. 예시적으로, 절연층(110)을 관통하는 비아 전극 중 일부는 신호 전송을 위한 제2 전극(150)으로 기능할 수 있고, 다른 일부는 기판의 강성 향상 및 방열 특성 향상을 위한 제2 보강 관통부(180)로 기능할 수 있다.The second reinforcing penetration portion (180) may overlap the second electrode (150) in a horizontal direction. For example, some of the via electrodes penetrating the insulating layer (110) may function as second electrodes (150) for signal transmission, and others may function as second reinforcing penetration portions (180) for improving the rigidity and heat dissipation characteristics of the substrate.
제2 보강 관통부(180)는 제2 전극(150)이 폭보다 큰 폭을 가질 수 있다.The second reinforcing penetration (180) may have a width greater than that of the second electrode (150).
제2 보강 관통부(180)의 폭이 제2 전극(150)의 폭보다 작을 경우, 제2 보강 관통부(180)에 의해 달성되는 기판(100)의 휨 특성 개선 효과가 미비할 수 있다. 나아가, 제2 보강 관통부(180)의 폭이 제2 전극(150)의 폭보다 작을 경우, 제2 보강 관통부(180)에 의해 나타나는 방열 특성 개선 효과가 미비할 수 있다.If the width of the second reinforcing through-port (180) is smaller than the width of the second electrode (150), the effect of improving the bending characteristics of the substrate (100) achieved by the second reinforcing through-port (180) may be insignificant. Furthermore, if the width of the second reinforcing through-port (180) is smaller than the width of the second electrode (150), the effect of improving the heat dissipation characteristics achieved by the second reinforcing through-port (180) may be insignificant.
도 10은 제4 실시 예에 따른 기판을 나타낸 단면도이고, 도 11은 도 10의 기판의 일층에 구비된 전극부, 보강 패턴 및 보강 관통부를 설명하기 위한 평면도이며, 도 12는 도 10 및 도 11의 기판의 보강 패턴 및 보강 관통부를 각각 구비한 제1 및 제2 기판을 포함하는 반도체 패키지의 일 실시 예를 나타낸 단면도이다.FIG. 10 is a cross-sectional view showing a substrate according to a fourth embodiment, FIG. 11 is a plan view for explaining an electrode portion, a reinforcing pattern, and a reinforcing through-port provided on one layer of the substrate of FIG. 10, and FIG. 12 is a cross-sectional view showing an embodiment of a semiconductor package including first and second substrates each having a reinforcing pattern and a reinforcing through-port of the substrates of FIG. 10 and FIG. 11, respectively.
도 10 및 도 11을 참조하면, 제4 실시 예의 기판은 절연층(110), 제1 전극(140), 제2 전극(150), 범프부(160), 제1 보호층(120), 제2 보호층(130), 보강 패턴(170)을 포함한다.Referring to FIGS. 10 and 11, the substrate of the fourth embodiment includes an insulating layer (110), a first electrode (140), a second electrode (150), a bump portion (160), a first protective layer (120), a second protective layer (130), and a reinforcing pattern (170).
또한, 기판은 제1 보강 관통부(165) 및 제2 보강 관통부(180)를 포함할 수 있다.Additionally, the substrate may include a first reinforcing through-port (165) and a second reinforcing through-port (180).
제4 실시 예의 보강 패턴(170), 제1 보강 관통부(165) 및 제2 보강 관통부(180) 중 적어도 하나의 외측면은 기판의 외측면과 동일 평면 상에 위치할 수 있다.The outer surface of at least one of the reinforcement pattern (170), the first reinforcement penetration portion (165) and the second reinforcement penetration portion (180) of the fourth embodiment may be positioned on the same plane as the outer surface of the substrate.
예시적으로, 보강 패턴(170)의 외측면은 기판의 외측면과 동일 평면 상에 위치할 수 있다. 따라서, 보강 패턴(170)의 외측면은 기판의 절연층(110), 제1 보호층(120) 및 제3 보호층(130)으로 덮이지 않을 수 있고 기판의 외측으로 노출될 수 있다.For example, the outer surface of the reinforcing pattern (170) may be positioned on the same plane as the outer surface of the substrate. Accordingly, the outer surface of the reinforcing pattern (170) may not be covered by the insulating layer (110), the first protective layer (120), and the third protective layer (130) of the substrate and may be exposed to the outer side of the substrate.
예시적으로, 제1 보강 관통부(165)의 외측면은 기판의 외측면과 동일 평면 상에 위치할 수 있다. 따라서, 제1 보강 관통부(165)의 외측면은 기판의 절연층(110), 제1 보호층(120) 및 제3 보호층(130)으로 덮이지 않을 수 있고, 이를 통해 기판의 외측으로 노출될 수 있다.For example, the outer surface of the first reinforcing penetration portion (165) may be positioned on the same plane as the outer surface of the substrate. Accordingly, the outer surface of the first reinforcing penetration portion (165) may not be covered by the insulating layer (110), the first protective layer (120), and the third protective layer (130) of the substrate, and may be exposed to the outer surface of the substrate through this.
예시적으로, 제2 보강 관통부(180)의 외측면은 기판의 외측면과 동일 평면 상에 위치할 수 있다. 따라서, 제2 보강 관통부(180)의 외측면은 기판의 절연층(110), 제1 보호층(120) 및 제3 보호층(130)으로 덮이지 않을 수 있고, 이를 통해 기판의 외측으로 노출될 수 있다.For example, the outer surface of the second reinforcing penetration portion (180) may be positioned on the same plane as the outer surface of the substrate. Accordingly, the outer surface of the second reinforcing penetration portion (180) may not be covered by the insulating layer (110), the first protective layer (120), and the third protective layer (130) of the substrate, and may be exposed to the outer surface of the substrate through this.
구체적으로, 제4 실시 예는 복수의 기판을 개별 유닛으로 싱귤레이션(singulation)할 경우, 기판에 구비된 보강 패턴(170), 제1 보강 관통부(165) 및 제2 보강 관통부(180)가 배치된 영역을 기준으로 다이싱 또는 쏘잉 공정을 진행할 수 있다. 이를 통해, 기판의 외측면(바람직하게 절연층의 외측면), 보강 패턴(170)의 외측면, 제1 보강 관통부(165)의 외측면, 및 제2 보강 관통부(180)의 외측면은 서로 동일 평면 상에 위치할 수 있다.Specifically, in the fourth embodiment, when a plurality of substrates are singulated into individual units, a dicing or sawing process can be performed based on an area where a reinforcing pattern (170), a first reinforcing through-port (165), and a second reinforcing through-port (180) provided on the substrate are arranged. Through this, an outer surface of the substrate (preferably an outer surface of the insulating layer), an outer surface of the reinforcing pattern (170), an outer surface of the first reinforcing through-port (165), and an outer surface of the second reinforcing through-port (180) can be positioned on the same plane.
도 12를 참조하면, 몰딩 부재(200)는 제1 기판(1100), 제2 기판(1100) 및 반도체 소자(1300)를 덮으며 구비될 수 있다.Referring to FIG. 12, a molding member (200) may be provided to cover a first substrate (1100), a second substrate (1100), and a semiconductor element (1300).
이때, 몰딩 부재(200)는 제1 기판(1100) 및 제2 기판(1200) 중 적어도 하나에 구비된 보강 관통부와 접촉할 수 있다. At this time, the molding member (200) can be in contact with a reinforcing penetration portion provided in at least one of the first substrate (1100) and the second substrate (1200).
바람직하게, 제2 기판(1200)은 제2 보강 관통부(180-2)를 구비한다. 제2 기판(1200)의 제2 보강 관통부(180-2)는 제2 기판(1200)의 측면을 통해 노출될 수 있다. 예시적으로, 제2 기판(1200)의 제2 보강 관통부(180-2)의 측면은 제2 기판(1200)의 측면과 동일 평면 상에 위치할 수 있다. 예시적으로, 제2 기판(1200)의 제2 보강 관통부(180-2)의 측면은, 제2 기판(1200)의 외측으로 노출될 수 있다.Preferably, the second substrate (1200) has a second reinforcing through-portion (180-2). The second reinforcing through-portion (180-2) of the second substrate (1200) may be exposed through a side surface of the second substrate (1200). For example, the side surface of the second reinforcing through-portion (180-2) of the second substrate (1200) may be positioned on the same plane as the side surface of the second substrate (1200). For example, the side surface of the second reinforcing through-portion (180-2) of the second substrate (1200) may be exposed to the outside of the second substrate (1200).
몰딩 부재(200)는 제2 기판(1200)의 제2 보강 관통부(180-2)의 외측면과 접촉할 수 있다. 이를 통해, 실시 예는 제2 기판(1200)의 제2 보강 관통부(180-2)의 외측면을 통해 몰딩 부재(200)로 열 방출이 용이하게 이루어지도록 할 수 있고, 이를 통해 반도체 패키지의 방열 특성을 더욱 향상시킬 수 있다.The molding member (200) can be in contact with the outer surface of the second reinforcing through-port (180-2) of the second substrate (1200). Through this, the embodiment can facilitate heat dissipation to the molding member (200) through the outer surface of the second reinforcing through-port (180-2) of the second substrate (1200), thereby further improving the heat dissipation characteristics of the semiconductor package.
도 13은 제5 실시 예에 따른 기판을 나타낸 단면도이고, 도 14는 도 13의 기판의 일층에 구비된 전극부, 보강 패턴, 및 보강 관통부를 설명하기 위한 단면도이다.FIG. 13 is a cross-sectional view showing a substrate according to the fifth embodiment, and FIG. 14 is a cross-sectional view for explaining an electrode portion, a reinforcing pattern, and a reinforcing penetration portion provided on one layer of the substrate of FIG. 13.
도 13 및 도 14를 참조하면, 제5 실시 예의 기판은 절연층(110), 제1 전극(140), 제2 전극(150), 범프부(160), 제1 보호층(120), 제2 보호층(130), 보강 패턴(170)을 포함한다.Referring to FIGS. 13 and 14, the substrate of the fifth embodiment includes an insulating layer (110), a first electrode (140), a second electrode (150), a bump portion (160), a first protective layer (120), a second protective layer (130), and a reinforcing pattern (170).
또한, 기판은 제1 보강 관통부(165) 및 제2 보강 관통부(180)를 포함할 수 있다.Additionally, the substrate may include a first reinforcing through-port (165) and a second reinforcing through-port (180).
제5 실시 예의 제2 보강 관통부(180)는 복수의 분기 관통부를 구비할 수 있다. 예시적으로, 복수의 분기 관통부(180a, 180b, 180c)는 기판에서 수평 방향으로 서로 이격되며 구비될 수 있다. 또한, 복수의 분기 관통부(180a, 180b, 180c)는 하나의 보강 패턴을 통해 서로 연결될 수 있다. 다만, 실시 예는 이에 한정되지 않는다.The second reinforcing penetration portion (180) of the fifth embodiment may have a plurality of branch penetration portions. For example, the plurality of branch penetration portions (180a, 180b, 180c) may be provided so as to be spaced apart from each other in the horizontal direction on the substrate. In addition, the plurality of branch penetration portions (180a, 180b, 180c) may be connected to each other through one reinforcing pattern. However, the embodiment is not limited thereto.
예시적으로, 보강 패턴(170)은 기판 상에서 제1 수평 방향 및/또는 제2 수평 방향으로 길게 연장되며 구비될 수 있다. 예시적으로, 보강 패턴(170)은 기판의 상면 및/또는 하면에서 서로 다른 모서리 영역 사이를 연결하는 방향으로 길게 연장되는 바(bar) 형상을 가질 수 있다.For example, the reinforcing pattern (170) may be provided to extend long in the first horizontal direction and/or the second horizontal direction on the substrate. For example, the reinforcing pattern (170) may have a bar shape that extends long in a direction connecting different edge areas on the upper surface and/or the lower surface of the substrate.
또한, 제2 보강 관통부(180)는 보강 패턴(170)과 공통 연결되는 복수의 분기 관통부(180a, 180b, 180c)를 구비할 수 있다. 예시적으로, 제2 보강 관통부(180)는 보강 패턴(170)과 공통 연결된 제1 분기 관통부(180a), 제2 분기 관통부(180b) 및 제3 분기 관통부(180c)를 포함할 수 있다.In addition, the second reinforcing through-part (180) may have a plurality of branch through-parts (180a, 180b, 180c) that are commonly connected to the reinforcing pattern (170). For example, the second reinforcing through-part (180) may include a first branch through-part (180a), a second branch through-part (180b), and a third branch through-part (180c) that are commonly connected to the reinforcing pattern (170).
이를 통해, 실시 예는 복수의 분기 관통부를 이용하여 기판에서 발생하는 열을 복수의 분기 라인을 통해 더욱 효율적으로 방출할 수 있다. 따라서, 실시 예는 반도체 패키지의 방열 특성을 더욱 향상시킬 수 있다.Through this, the embodiment can more efficiently dissipate heat generated in the substrate through the multiple branch lines by utilizing the multiple branch penetrations. Accordingly, the embodiment can further improve the heat dissipation characteristics of the semiconductor package.
나아가, 실시 예는 복수의 분기 관통부를 기판의 강성을 더욱 향상시킬 수 있고, 이를 통해 기판 및 반도체 패키지가 특정 방향으로 크게 휘어지는 것을 방지할 수 있다. Furthermore, the embodiment can further enhance the rigidity of the substrate by providing multiple branch penetrations, thereby preventing the substrate and semiconductor package from being significantly bent in a specific direction.
실시 예의 반도체 패키지는 특정 방향으로 크게 휘어지는 것을 효율적으로 방지할 수 있고, 나아가 반도체 패키지의 방열 특성을 향상시킬 수 있다.The semiconductor package of the embodiment can effectively prevent significant bending in a specific direction, and further improve the heat dissipation characteristics of the semiconductor package.
특히, 실시 예의 반도체 패키지는 제1 보강 패턴을 구비한 제1 기판, 상기 제1 기판 상에 배치되고, 제2 보강 패턴을 구비한 제2 기판을 포함하고, 상기 제1 보강 패턴은 수직 방향으로 상기 제2 보강 패턴과 중첩되지 않는다. 이를 통해, 실시 예는 제1 보강 패턴 및 제2 보강 패턴이 차지하는 면적을 최소화하면서 제1 기판 및 제2 기판 각각이 특정 방향으로 크게 휘어지는 것을 방지할 수 있다.In particular, the semiconductor package of the embodiment includes a first substrate having a first reinforcing pattern, a second substrate disposed on the first substrate and having a second reinforcing pattern, wherein the first reinforcing pattern does not overlap the second reinforcing pattern in a vertical direction. Through this, the embodiment can prevent each of the first substrate and the second substrate from being significantly warped in a specific direction while minimizing the area occupied by the first reinforcing pattern and the second reinforcing pattern.
즉, 제1 기판에 구비된 제1 보강 패턴이 제2 기판에 구비된 제2 보강 패턴과 수직 방향으로 중첩되는 경우, 제1 기판(1100)에 구비된 전극부들의 집적도가 감소할 수 있고, 이에 따라 기판 및 반도체 패키지를 소형화하는 것이 어려울 수 있다.That is, when the first reinforcing pattern provided on the first substrate vertically overlaps the second reinforcing pattern provided on the second substrate, the integration degree of the electrode parts provided on the first substrate (1100) may decrease, and accordingly, it may be difficult to miniaturize the substrate and semiconductor package.
따라서, 제1 기판에 구비된 제1 보강 패턴이 제2 기판에 구비된 제2 보강 패턴과 수직 방향으로 중첩되지 않도록 하여, 제1 기판에서 제1 보강 패턴이 배치되는 면적을 최소화하면서 제1 기판이 특정 방향으로 크게 휘어지는 것을 방지할 수 있다.Accordingly, by ensuring that the first reinforcing pattern provided on the first substrate does not vertically overlap with the second reinforcing pattern provided on the second substrate, the area where the first reinforcing pattern is arranged on the first substrate can be minimized, while preventing the first substrate from being significantly warped in a specific direction.
이를 통해 실시 예는 제1 기판과 제2 기판 사이의 신호 전송 거리를 줄이고, 이를 통해 신호 전송 손실을 최소화할 수 있도록 한다.Through this, the embodiment reduces the signal transmission distance between the first substrate and the second substrate, thereby minimizing signal transmission loss.
예시적으로, 또한, 제1 기판에 구비된 제1 보강 패턴이 제2 기판에 구비된 제2 보강 패턴과 수직 방향으로 중첩되는 경우, 제1 보강 패턴의 적어도 일부는 제2 기판에 구비된 전극부와 수직 방향으로 중첩될 수 있다. 이 경우, 제2 기판에 구비된 전극부의 적어도 일부는 제1 보강 패턴이 배치된 영역을 회피하면서 제1 기판에 구비된 전극부와 전기적으로 연결되어야 하며, 이에 따라 신호 전송 거리 증가 및 신호 전송 손실이 증가할 수 있다.For example, in addition, when the first reinforcing pattern provided on the first substrate vertically overlaps with the second reinforcing pattern provided on the second substrate, at least a portion of the first reinforcing pattern may vertically overlap with the electrode portion provided on the second substrate. In this case, at least a portion of the electrode portion provided on the second substrate should be electrically connected to the electrode portion provided on the first substrate while avoiding the area where the first reinforcing pattern is arranged, and thus, the signal transmission distance may increase and the signal transmission loss may increase.
따라서, 제1 기판에 구비된 제1 보강 패턴이 제2 기판에 구비된 제2 보강 패턴과 수직 방향으로 중첩되지 않도록 하여, 회로 집적도 및 전기적 특성의 저하 없이 제1 기판 및 제2 기판이 특정 방향으로 크게 휘어지는 것을 방지할 수 있도록 한다.Accordingly, the first reinforcing pattern provided on the first substrate is prevented from vertically overlapping with the second reinforcing pattern provided on the second substrate, thereby preventing the first substrate and the second substrate from being significantly bent in a specific direction without deterioration of the circuit integration density and electrical characteristics.
또한, 실시 예는 제1 기판 및 제2 기판이 특정 방향으로 크게 휘어지는 것을 방지하여 제2 기판 상에 반도체 소자가 안정적으로 배치될 수 있도록 한다. 이를 통해, 실시 예는 반도체 소자가 안정적으로 동작하도록 할 수 있고, 반도체 패키지를 포함하는 서버 등의 제품이 안정적으로 동작하도록 할 수 있다. 따라서, 실시 예는 반도체 패키지 및 이를 포함하는 제품의 동작 특성을 향상시킬 수 있다.In addition, the embodiment prevents the first substrate and the second substrate from being significantly bent in a specific direction, so that the semiconductor element can be stably placed on the second substrate. Through this, the embodiment can enable the semiconductor element to operate stably, and can enable a product such as a server including the semiconductor package to operate stably. Therefore, the embodiment can improve the operating characteristics of the semiconductor package and the product including the same.
또한, 제1 기판 및 제2 기판에 구비된 제1 및 제2 보강 패턴 중 적어도 하나는 몰딩 부재와 접촉한다. 이를 통해 실시 예는 제1 및/또는 제2 보강 패턴을 이용하여 반도체 패키지에서 발생하는 열을 몰딩 부재로 효율적으로 전달할 수 있고, 이를 통해 반도체 패키지의 방열 특성을 향상시킬 수 있다.In addition, at least one of the first and second reinforcing patterns provided on the first substrate and the second substrate is in contact with the molding member. Through this, the embodiment can efficiently transfer heat generated in the semiconductor package to the molding member by using the first and/or second reinforcing patterns, thereby improving the heat dissipation characteristics of the semiconductor package.
또한, 제1 기판은 더미 전극을 구비하고, 제1 기판의 더미 전극은 제2 기판의 보강 패턴과 물리적 및/또는 전기적으로 연결될 수 있다. Additionally, the first substrate may have dummy electrodes, and the dummy electrodes of the first substrate may be physically and/or electrically connected to the reinforcing pattern of the second substrate.
이를 통해, 실시 예는 제1 기판에서 발생한 열이 제2 기판으로 전달되거나 제2 기판에서 발생한 열이 제1 기판으로 전달되도록 할 수 있고, 이를 통해 상호 간의 방열 특성을 더욱 향상시킬 수 있다. 나아가, 실시 예는 제1 기판의 더미 전극이 제2 기판의 제2 보강 패턴과 연결되도록 하여, 제1 기판과 제2 기판 사이의 물리적 결합 강도를 더욱 향상시킬 수 있고, 이를 통해 반도체 패키지가 더욱 안정적으로 동작하도록 할 수 있다. Through this, the embodiment can enable heat generated from the first substrate to be transferred to the second substrate or heat generated from the second substrate to be transferred to the first substrate, thereby further improving heat dissipation characteristics therebetween. Furthermore, the embodiment can further improve physical bonding strength between the first substrate and the second substrate by connecting the dummy electrode of the first substrate to the second reinforcing pattern of the second substrate, thereby allowing the semiconductor package to operate more stably.
또한, 제1 기판 및 제2 기판 각각은 보강 관통부를 더 포함한다. 보강 관통부는 제1 기판 및 제2 기판 각각에 구비된 보호층을 관통하는 제1 보강 관통부를 포함한다. 제1 보강 관통부는 범프부와 수평 방향으로 중첩될 수 있다. 나아가, 제1 보강 관통부는 기판 상으로 돌출될 수 있다. 이를 통해, 실시 예는 보강 관통부를 구비하여 범프부가 균일한 높이를 가지도록 할 수 있다. 예시적으로, 범프부를 형성하는 공정에서 기판의 제2 영역을 제외한 제1 영역에서만 도금이 이루어지는 경우, 범프부의 균일한 도금이 이루어지지 않을 수 있고, 이에 따라 복수의 범프부들 사이의 높이 편차가 발생할 수 있다. 이로 인해, 범프부 상에 제2 기판 또는 반도체 소자가 안정적으로 배치되지 못할 수 있다. 따라서, 실시 예는 기판의 제2 영역에 보강 관통부를 구비하여 범프부의 도금 편차를 최소화할 수 있도록 한다. In addition, each of the first substrate and the second substrate further includes a reinforcing through-port. The reinforcing through-port includes a first reinforcing through-port that penetrates a protective layer provided on each of the first substrate and the second substrate. The first reinforcing through-port may overlap the bump portion in a horizontal direction. Furthermore, the first reinforcing through-port may protrude above the substrate. Through this, the embodiment may provide the reinforcing through-port so that the bump portion has a uniform height. For example, when plating is performed only in the first region of the substrate excluding the second region in a process of forming the bump portion, uniform plating of the bump portion may not be performed, and thus a height deviation may occur between the plurality of bump portions. Due to this, the second substrate or the semiconductor device may not be stably placed on the bump portion. Therefore, the embodiment provides the reinforcing through-port in the second region of the substrate so as to minimize the plating deviation of the bump portion.
나아가, 실시 예는 제1 보강 관통부가 보호층 상으로 돌출 배치됨에 따라 기판에서 발생한 열을 몰딩 부재로 더욱 효율적으로 방출하는 것이 가능하고, 이에 따라 반도체 패키지의 방열 특성을 더욱 향상시킬 수 있다.Furthermore, the embodiment enables heat generated in the substrate to be more efficiently released to the molding member as the first reinforcing penetration portion is protruded over the protective layer, thereby further improving the heat dissipation characteristics of the semiconductor package.
또한, 제1 기판 및 제2 기판 각각은 해당 기판의 적어도 일부 영역을 관통하는 제2 보강 관통부를 더 포함한다. 제2 보강 관통부는 해당 기판에 구비된 비아 전극에 대응하는 제2 전극과 수평 방향으로 중첩될 수 있다. 제2 보강 관통부는 제1 기판 및/또는 제2 기판에서 발생하는 열을 외측 방향으로 전달하는 기능을 할 수 있고, 제1 기판 및/또는 제2 기판이 특정 방향으로 크게 휘어지는 것을 방지할 수 있다. 따라서, 실시 예는 반도체 패키지의 휨 특성을 더욱 개선하면서 방열 특성을 향상시킬 수 있다.In addition, each of the first substrate and the second substrate further includes a second reinforcing through-portion penetrating at least a portion of the substrate. The second reinforcing through-portion may horizontally overlap a second electrode corresponding to a via electrode provided in the substrate. The second reinforcing through-portion may function to transfer heat generated in the first substrate and/or the second substrate outwardly, and may prevent the first substrate and/or the second substrate from being significantly warped in a specific direction. Therefore, the embodiment may further improve the bending characteristics of the semiconductor package while enhancing the heat dissipation characteristics.
또한, 제1 기판 및 제2 기판에 각각 구비된 보강 패턴, 제1 보강 패턴부 및 제2 보강 패턴부 중 적어도 하나의 외측면은 해당 기판의 외측면과 동일 평면 상에 위치할 수 있다. 따라서, 제1 기판 및 제2 기판에 각각 구비된 보강 패턴, 제1 보강 패턴부 및 제2 보강 패턴부 중 적어도 하나의 외측면은 몰딩 부재와 접촉할 수 있다. In addition, the outer surface of at least one of the reinforcing pattern, the first reinforcing pattern portion, and the second reinforcing pattern portion provided on each of the first substrate and the second substrate may be positioned on the same plane as the outer surface of the corresponding substrate. Accordingly, the outer surface of at least one of the reinforcing pattern, the first reinforcing pattern portion, and the second reinforcing pattern portion provided on each of the first substrate and the second substrate may be in contact with the molding member.
이를 통해, 실시 예는 제1 기판 및 제2 기판에 각각 구비된 보강 패턴, 제1 보강 패턴부 및 제2 보강 패턴부 중 적어도 하나의 외측면을 통해 몰딩 부재로 열 방출이 용이하게 이루어지도록 할 수 있고, 이를 통해 반도체 패키지의 방열 특성을 더욱 향상시킬 수 있다.Through this, the embodiment can facilitate heat dissipation to the molding member through the outer surface of at least one of the reinforcing pattern, the first reinforcing pattern portion, and the second reinforcing pattern portion provided on each of the first substrate and the second substrate, thereby further improving the heat dissipation characteristics of the semiconductor package.
또한, 제1 기판 및 제2 기판 중 적어도 하나의 제2 보강 관통부는 하나의 보강 패턴에 공통 연결되면서 상호 수평 방향으로 이격된 복수의 분기 관통부를 포함한다. 이를 통해, 실시 예는 복수의 분기 관통부를 이용하여 기판에서 발생하는 열을 복수의 분기 라인을 통해 더욱 효율적으로 방출할 수 있다. 따라서, 실시 예는 반도체 패키지의 방열 특성을 더욱 향상시킬 수 있다.In addition, at least one of the second reinforcing through-ports of the first substrate and the second substrate includes a plurality of branch through-ports that are spaced apart in a horizontal direction while being commonly connected to one reinforcing pattern. Through this, the embodiment can more efficiently dissipate heat generated in the substrate through the plurality of branch lines by using the plurality of branch through-ports. Therefore, the embodiment can further improve the heat dissipation characteristics of the semiconductor package.
나아가, 실시 예는 복수의 분기 관통부를 기판의 강성을 더욱 향상시킬 수 있고, 이를 통해 기판 및 반도체 패키지가 특정 방향으로 크게 휘어지는 것을 방지할 수 있다.Furthermore, the embodiment can further enhance the rigidity of the substrate by providing multiple branch penetrations, thereby preventing the substrate and semiconductor package from being significantly bent in a specific direction.
한편, 상술한 발명의 특징을 갖는 반도체 패키지가 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 반도체 패키지는 반도체 소자를 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 소자에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 반도체 패키지는 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 반도체 패키지가 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.Meanwhile, when a semiconductor package having the characteristics of the invention described above is used in IT devices such as smartphones, server computers, TVs, or home appliances, it can stably perform functions such as signal transmission or power supply. For example, a semiconductor package having the characteristics of the invention can safely protect a semiconductor element from external moisture or contaminants, and can solve problems such as leakage current or electrical short circuits between terminals, or electrical open circuits of terminals supplying to semiconductor elements. In addition, when it takes on the function of signal transmission, it can solve noise problems. Through this, the semiconductor package having the characteristics of the invention described above can maintain the stable function of an IT device or home appliance, so that the entire product and the semiconductor package to which the invention is applied can achieve functional integration or technical interoperability with each other.
상술한 발명의 특징을 갖는 반도체 패키지가 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 소자를 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 소자에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 반도체 패키지는 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다. When a semiconductor package having the characteristics of the invention described above is used in a transportation device such as a vehicle, the problem of distortion of a signal transmitted to the transportation device can be solved, or the semiconductor element controlling the transportation device can be safely protected from the outside, and the problem of leakage current or electrical short circuit between terminals or the problem of electrical open of a terminal supplying to the semiconductor element can be solved, thereby further improving the stability of the transportation device. Accordingly, the transportation device and the semiconductor package to which the present invention is applied can achieve functional integration or technical interoperability with each other.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects, etc. described in the embodiments above are included in at least one embodiment, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, etc. exemplified in each embodiment can be combined or modified and implemented in other embodiments by a person having ordinary knowledge in the field to which the embodiments belong. Therefore, the contents related to such combinations and modifications should be interpreted as being included in the scope of the embodiments.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the above has been described with reference to embodiments, these are merely examples and are not intended to limit the embodiments, and those with ordinary knowledge in the field to which the embodiments belong will recognize that various modifications and applications not exemplified above are possible without departing from the essential characteristics of the present embodiments. For example, each component specifically shown in the embodiments can be modified and implemented. In addition, differences related to such modifications and applications should be interpreted as being included in the scope of the embodiments set forth in the appended claims.
Claims (15)
상기 제1 기판 상에 배치되고, 제2 보강 패턴을 구비한 제2 기판을 포함하고,
상기 제1 보강 패턴은 상기 제2 보강 패턴과 수직 방향으로 중첩되지 않는, 반도체 패키지.A first substrate having a first reinforcing pattern; and
A second substrate is disposed on the first substrate and includes a second reinforcing pattern,
A semiconductor package, wherein the first reinforcement pattern does not overlap with the second reinforcement pattern in the vertical direction.
상기 제2 기판 상에 배치된 반도체 소자를 더 포함하는, 반도체 패키지.In the first paragraph,
A semiconductor package further comprising a semiconductor element disposed on the second substrate.
상기 제2 보강 패턴은 상기 반도체 소자와 수직 방향으로 중첩되지 않는, 반도체 패키지.In the second paragraph,
A semiconductor package, wherein the second reinforcement pattern does not overlap with the semiconductor element in the vertical direction.
상기 제1 기판은 상기 제1 보강 패턴과 수평 방향으로 중첩된 제1 배선 전극을 포함하고,
상기 제2 기판은 상기 제2 보강 패턴과 수평 방향으로 중첩된 제2 배선 전극을 포함하고,
상기 제1 보강 패턴은 상기 제1 배선 전극과 동일한 금속 물질을 포함하고,
상기 제1 보강 패턴은 상기 제1 배선 전극과 동일한 금속 물질을 포함하는, 반도체 패키지.In the second paragraph,
The first substrate includes a first wiring electrode that is horizontally overlapped with the first reinforcing pattern,
The second substrate includes a second wiring electrode that is horizontally overlapped with the second reinforcing pattern,
The above first reinforcing pattern comprises the same metal material as the first wiring electrode,
A semiconductor package, wherein the first reinforcing pattern comprises the same metal material as the first wiring electrode.
상기 제1 보강 패턴의 폭은 상기 제1 배선 전극의 폭보다 크고,
상기 제2 보강 패턴의 폭은 상기 제2 배선 전극의 폭보다 큰, 반도체 패키지.In paragraph 4,
The width of the first reinforcement pattern is larger than the width of the first wiring electrode,
A semiconductor package wherein the width of the second reinforcement pattern is greater than the width of the second wiring electrode.
상기 제1 및 제2 기판 각각은 절연층 및 보호층을 구비하고,
상기 제1 보강 패턴의 적어도 일부는 상기 제1 기판의 절연층 및 보호층과 접촉하지 않고,
상기 제2 보강 패턴의 적어도 일부는 상기 제2 기판의 절연층 및 보호층과 접촉하지 않는, 반도체 패키지.In paragraph 4,
Each of the first and second substrates above has an insulating layer and a protective layer,
At least a portion of the first reinforcing pattern does not contact the insulating layer and the protective layer of the first substrate,
A semiconductor package, wherein at least a portion of the second reinforcing pattern does not contact the insulating layer and the protective layer of the second substrate.
상기 제1 기판, 상기 제2 기판 및 상기 반도체 소자를 몰딩하는 몰딩 부재를 더 포함하고,
상기 몰딩 부재의 적어도 일부는 상기 제1 및 제2 보강 패턴과 접촉하는, 반도체 패키지.In Article 6,
Further comprising a molding member for molding the first substrate, the second substrate and the semiconductor element,
A semiconductor package, wherein at least a portion of the molding member is in contact with the first and second reinforcing patterns.
상기 제1 기판은 상기 제1 기판의 절연층의 적어도 일부 영역을 관통하는 제1 보강 관통부 포함하고,
상기 제2 기판은 상기 제2 기판의 절연층의 적어도 일부 영역을 관통하는 제2 보강 관통부를 포함하는, 반도체 패키지.In Article 6,
The first substrate includes a first reinforcing penetration portion penetrating at least a portion of an insulating layer of the first substrate,
A semiconductor package, wherein the second substrate includes a second reinforcing through-portion penetrating at least a portion of an insulating layer of the second substrate.
상기 제1 보강 관통부의 외측면은 상기 제1 기판의 절연층의 외측면과 동일 평면 상에 위치하고,
상기 몰딩 부재의 적어도 일부는 상기 제1 보강 관통부의 외측면과 접촉하는, 반도체 패키지.In Article 8,
The outer surface of the first reinforcing penetration portion is located on the same plane as the outer surface of the insulating layer of the first substrate,
A semiconductor package, wherein at least a portion of the molding member is in contact with an outer surface of the first reinforcing penetration portion.
상기 제2 보강 관통부의 외측면은 상기 제2 기판의 절연층의 외측면과 동일 평면 상에 위치하고,
상기 몰딩 부재의 적어도 일부는 상기 제2 보강 관통부의 외측면과 접촉하는, 반도체 패키지.In clause 8 or 9,
The outer surface of the second reinforcing penetration portion is located on the same plane as the outer surface of the insulating layer of the second substrate,
A semiconductor package, wherein at least a portion of the molding member is in contact with an outer surface of the second reinforcing penetration portion.
상기 제1 기판은 상기 제1 보강 관통부와 수평 방향으로 중첩된 제1 비아 전극을 포함하고,
상기 제2 기판은 상기 제2 보강 관통부와 수평 방향으로 중첩된 제2 비아 전극을 포함하며,
상기 제1 보강 관통부의 폭은 상기 제1 비아 전극의 폭보다 크고,
상기 제2 보강 관통부의 폭은 상기 제2 비아 전극의 폭보다 큰, 반도체 패키지.In Article 9,
The first substrate includes a first via electrode that is horizontally overlapped with the first reinforcing through-portion,
The second substrate includes a second via electrode that is horizontally overlapped with the second reinforcing through-portion,
The width of the first reinforcing penetration is larger than the width of the first via electrode,
A semiconductor package, wherein the width of the second reinforcing penetration portion is greater than the width of the second via electrode.
상기 제1 기판의 제1 수평 방향의 폭은 상기 제1 기판의 제2 수평 방향의 폭과 다르고,
상기 제1 보강 패턴은 상기 제1 기판 상에 상기 제1 수평 방향으로 배치된 제1군의 제1 보강 패턴과, 상기 제1 기판 상에 상기 제2 수평 방향으로 배치된 제2 군의 제1 보강 패턴을 포함하고,
상기 제1군의 제1 보강 패턴의 폭 및 간격 중 적어도 하나는 제2군의 제1 보강 패턴의 폭 및 간격 중 적어도 하나와 다른, 반도체 패키지.In any one of claims 1 to 9,
The first horizontal width of the first substrate is different from the second horizontal width of the first substrate,
The first reinforcing pattern includes a first group of first reinforcing patterns arranged in the first horizontal direction on the first substrate, and a second group of first reinforcing patterns arranged in the second horizontal direction on the first substrate,
A semiconductor package, wherein at least one of the width and spacing of the first reinforcement pattern of the first group is different from at least one of the width and spacing of the first reinforcement pattern of the second group.
상기 제2 기판의 제1 수평 방향의 폭은 상기 제2 기판의 제2 수평 방향의 폭과 다르고,
상기 제2 보강 패턴은 상기 제2 기판 상에 상기 제1 수평 방향으로 배치된 제1군의 제2 보강 패턴과, 상기 제2 기판 상에 상기 제2 수평 방향으로 배치된 제2 군의 제2 보강 패턴을 포함하고,
상기 제1군의 제2 보강 패턴의 폭 및 간격 중 적어도 하나는 제2군의 제2 보강 패턴의 폭 및 간격 중 적어도 하나와 다른, 반도체 패키지.In any one of claims 1 to 9,
The first horizontal width of the second substrate is different from the second horizontal width of the second substrate,
The second reinforcing pattern includes a first group of second reinforcing patterns arranged in the first horizontal direction on the second substrate, and a second group of second reinforcing patterns arranged in the second horizontal direction on the second substrate,
A semiconductor package, wherein at least one of the width and spacing of the second reinforcement pattern of the first group is different from at least one of the width and spacing of the second reinforcement pattern of the second group.
상기 제1 보강 관통부는, 1개의 제1 보강 패턴과 공통으로 수직 방향으로 중첩되고 상호 수평 방향으로 이격된 복수의 제1 분기 관통부를 포함하는, 반도체 패키지.In Article 8,
A semiconductor package, wherein the first reinforcing penetration portion includes a plurality of first branch penetration portions that are vertically overlapped in common with one first reinforcing pattern and are spaced apart from each other in the horizontal direction.
상기 제2 보강 관통부는, 1개의 제2 보강 패턴과 공통으로 수직 방향으로 중첩되고 상호 수평 방향으로 이격된 복수의 제2 분기 관통부를 포함하는, 반도체 패키지. In Article 8,
A semiconductor package, wherein the second reinforcing penetration portion includes a plurality of second branch penetration portions that are vertically overlapped in common with one second reinforcing pattern and are spaced apart from each other in the horizontal direction.
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