KR20240127838A - 폐루프 동적 증폭기를 이용한 3차 잡음 변형 축차 비교형 아날로그 디지털 변환기 - Google Patents

폐루프 동적 증폭기를 이용한 3차 잡음 변형 축차 비교형 아날로그 디지털 변환기 Download PDF

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Abstract

본 발명은 아날로그 디지털 변환기에 관한 것으로, 좀 더 자세하게는 폐루프 동적 증폭기 및 3차 필터 구조를 이용한 축차 비교형 아날로그 디지털 변환기에 관한 것이다. 본 발명의 일 실시 예에 따른 아날로그 디지털 변환기는, 입력 전압을 샘플링 하여 샘플링 전압을 출력하는 CDAC(capacitor digital to analog converter), 제1 캐패시터를 포함하는 1차 필터 및 제2 캐패시터를 포함하는 2차 필터를 포함하는 필터 구조, 상기 CDAC로부터 출력된 상기 샘플링 전압, 상기 1차 필터의 제1 출력 값 및 상기 2차 필터의 제2 출력 값을 비교함으로써, 디지털 결과를 출력하는 비교기 및 폐루프(closed-loop) 구조를 가지고, 상기 CDAC에 남은 잔류 전압(residue voltage)을 상기 필터 구조로 전달하는 동적 증폭기를 포함하고, 상기 잔류 전압은, 상기 입력 전압과 상기 2차 필터의 상기 제2 출력 값을 더한 값에서 상기 디지털 결과를 감산한 값이고, 상기 필터 구조는, 상기 동적 증폭기로부터 입력 받은 상기 잔류 전압을 상기 제1 캐패시터 및 상기 제2 캐패시터에 저장하고, 상기 제1 출력 값은 상기 제1 캐패시터에 저장된 전압에 기반하여 생성되고, 상기 제2 출력 값은 상기 제2 캐패시터에 저장된 전압에 기반하여 생성될 수 있다.

Description

폐루프 동적 증폭기를 이용한 3차 잡음 변형 축차 비교형 아날로그 디지털 변환기{A THIRD-ORDER NOISE-SHAPING SUCCESSIVE APPROXIMATION REGISTER ANALOG to DGITAL CONVERTER USING CLOSED-LOOP DYNAMIC AMPLIFIER}
본 발명은 축차 비교형(SAR) 아날로그 디지털 변환기(ADC)에 관한 것으로, 좀 더 자세하게는 폐루프 동적 증폭기 및 3차 필터 구조를 이용한 축차 비교형 아날로그 디지털 변환기에 관한 것이다.
4G, 5G등 통신 칩에서 아날로그-디지털 변환기(ADC)는 핵심이 되는 블록이다. 특히 5G 통신 칩에서는 고속, 고해상도, 저전력의 아날로그-디지털 변환기가 필요하다.
이러한 ADC는 수십 KHz 샘플 비, 고해상도 영역의 경우 델타-시그마(delta-sigma) 구조가 사용되고, 수십 KHz부터 수십 MHz의 샘플 비 영역의 경우 축차 비교형(SAR) 구조가 사용되고 있다.
그러나 델타-시그마 구조는 증폭기를 이용해 적분기를 만들기 때문에 정적 전력 소모가 증가하는 단점이 있고, 축차 비교형 구조는 캐패시터 부정합 및 비교기의 분해능으로 인해 해상도 증가에 한계가 있어, 이들의 단점을 보완하기 위해 높은 전력 효율과 고해상도를 가지는 잡음 변형 축차 비교형(Nosie Shaping SAR) 구조가 주로 사용되고 있다. 이러한 잡음 변형 축차 비교형 구조는 오버 샘플링(over sampling) 기법과 잡음 형성(noise shaping) 기법을 이용하여 양자화 잡음(quantization noise)에 강점을 가진다.
그러나 종래의 Noise-Shaping SAR ADC의 경우는 PVT(process, voltage, temperature)에 따라 영향을 받아 전압 이득이 변화될 우려가 있었으며, 이에 의해서 Noise-Shaping SAR ADC의 NTF(noise transform function)가 항상 안정적인 값을 유지하지 못하는 단점이 있다.
또한, 종래의 Noise-Shaping SAR ADC의 경우, 잔여 전압(residue voltage)을 다음 주기에 가산하기 위한 필터에 1차 구조의 필터를 활용함으로 인하여, 동일한 대역폭에 대해 상대적으로 낮은 전력 효율을 갖는다는 단점이 있다.
본 발명은 3차 구조의 필터를 다입력 비교기와 함께 구현함으로써 높은 전력 효율을 갖는 아날로그 디지털 변환기를 제공하는 것에 목적이 있다.
본 발명은 폐루프 구조의 동적 증폭기를 포함함으로써 PVT 변화에 대해 안정적인 동작을 수행하는 아날로그 디지털 변환기를 제공하는 것에 목적이 있다.
본 발명의 일 실시 예에 따른 아날로그 디지털 변환기는, 입력 전압을 샘플링 하여 샘플링 전압을 출력하는 CDAC(capacitor digital to analog converter), 제1 캐패시터를 포함하는 1차 필터 및 제2 캐패시터를 포함하는 2차 필터를 포함하는 필터 구조, 상기 CDAC로부터 출력된 상기 샘플링 전압, 상기 1차 필터의 제1 출력 값 및 상기 2차 필터의 제2 출력 값을 비교함으로써, 디지털 결과를 출력하는 비교기 및 폐루프(closed-loop) 구조를 가지고, 상기 CDAC에 남은 잔류 전압(residue voltage)을 상기 필터 구조로 전달하는 동적 증폭기를 포함하고, 상기 잔류 전압은, 상기 입력 전압과 상기 2차 필터의 상기 제2 출력 값을 더한 값에서 상기 디지털 결과를 감산한 값이고, 상기 필터 구조는, 상기 동적 증폭기로부터 입력 받은 상기 잔류 전압을 상기 제1 캐패시터 및 상기 제2 캐패시터에 저장하고, 상기 제1 출력 값은 상기 제1 캐패시터에 저장된 전압에 기반하여 생성되고, 상기 제2 출력 값은 상기 제2 캐패시터에 저장된 전압에 기반하여 생성될 수 있다.
일 실시 예에 따르면, 아날로그 디지털 변환기는 상기 필터 구조 및 상기 CDAC와 대칭되도록 상기 비교기와 연결되는 대칭 필터 및 대칭 CDAC를 더 포함하고, 상기 비교기는, 상기 필터 구조, 상기 CDAC, 상기 대칭 필터 및 상기 대칭 CDAC와 연결되는 적어도 6개의 입력 단자를 포함할 수 있다.
일 실시 예에 따르면, 상기 동적 증폭기를 동작하도록 하는 증폭기 동작 신호에 응답하여, 상기 잔류 전압이 상기 필터 구조에 전달되도록, 상기 동적 증폭기와 상기 필터 구조를 연결하는 복수의 증폭기 스위치를 더 포함할 수 있다.
일 실시 예에 따른 상기 1차 필터는 제1 필터 스위치 및 제5 캐패시터를 더 포함하고, 상기 제1 필터 스위치는, 상기 입력 전압이 샘플링 되는 것에 응답하여, 상기 잔류 전압이 상기 제1 캐패시터 및 상기 제5 캐패시터에 분배되도록, 상기 제1 캐패시터와 상기 제5 캐패시터를 연결할 수 있다.
일 실시 예에 따르면, 상기 2차 필터는 복수의 제2 필터 스위치, 제3 캐패시터 및 제4 캐패시터를 더 포함하고, 상기 복수의 제2 필터 스위치는, 상기 입력 전압이 샘플링 되는 것에 응답하여, 상기 잔류 전압이 상기 제2 캐패시터, 상기 제3 캐패시터 및 상기 제4 캐패시터에 분배되도록, 상기 제2 캐패시터, 상기 제3 캐패시터 및 상기 제4 캐패시터를 연결할 수 있다.
일 실시 예에 따른 아날로그 디지털 변환기는 상기 CDAC, 상기 필터 구조 및 상기 비교기와 연결되는 입력 캐패시터를 더 포함하고, 상기 입력 캐패시터에 저장된 전압을 상기 입력 전압으로 획득할 수 있다.
일 실시 예에 따르면, 상기 1차 필터는 CIFF(cascaded integrated feed forward) 구조를 포함하고, 상기 2차 필터는 EF(error-feedback) 구조를 포함하고, 상기 필터 구조는, 상기 1차 필터 및 상기 2차 필터의 구조가 결합된 3차 필터 구조를 가질 수 있다.
일 실시 예에 따르면, 상기 CDAC는, 기 설정된 수의 비트 구조를 갖는 제어 로직 및 상기 기 설정된 수에 대응하는 복수의 캐패시터를 포함할 수 있다.
일 실시 예에 따른 아날로그 디지털 변환기의 동작 방법은, 제1 입력 전압을 수신하는 것에 응답하여, CDAC를 이용하여 상기 제1 입력 전압을 샘플링함으로써, 제1 샘플링 전압을 획득하는 단계, 상기 제1 샘플링 전압, 1차 필터의 제1 출력 값 및 2차 필터의 제2 출력 값을 비교하여 제1 디지털 결과를 출력하는 단계, 폐루프 구조를 갖는 동적 증폭기를 이용하여, 상기 CDAC에 남은 잔류 전압을 상기 1차 필터 및 상기 2차 필터에 입력하는 단계 및 상기 잔류 전압을 상기 1차 필터에 포함된 제1 캐패시터 및 상기 2차 필터에 포함된 제2 캐패시터에 저장하는 단계를 포함하고, 상기 제1 입력 전압과 상기 제2 출력 값을 더한 값에서 상기 제1 디지털 결과를 감산한 값이고, 상기 제1 출력 값은 상기 제1 캐패시터에 저장된 전압에 기반하여 생성되고, 상기 제2 출력 값은 상기 제2 캐패시터에 저장된 전압에 기반하여 생성될 수 있다.
일 실시 예에 따르면, 아날로그 디지털 변환기의 동작 방법은, 제2 입력 전압을 수신하는 것에 응답하여, 상기 CDAC를 이용하여 상기 제2 입력 전압을 샘플링함으로써, 제2 샘플링 전압을 획득하는 단계 및 상기 1차 필터의 제3 출력 값, 상기 2차 필터의 제4 출력 값 및 상기 제2 샘플링 전압을 비교하여, 상기 제1 디지털 결과에 후속하는 제2 디지털 결과를 출력하는 단계를 더 포함하고, 상기 제3 출력 값 및 상기 제4 출력 값은, 상기 제1 캐패시터 및 상기 제2 캐패시터에 저장된 상기 잔류 전압에 기반하여 생성될 수 있다.
본 발명의 아날로그 디지털 변환기는 3차 구조 필터를 이용하여 높은 전력 효율로 동작할 수 있다.
본 발명의 아날로그 디지털 변환기는 폐루프 구조의 동적 증폭기를 이용하여 PVT 변화에 대해 견고하게 동작할 수 있다.
본 발명의 아날로그 디지털 변환기는 3차 구조 필터 및 폐루프 구조의 동적 증폭기를 이용하여 높은 해상도를 갖는 디지털 신호를 출력할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 아날로그 디지털 변환기의 블록도다.
도 2는 도 1의 아날로그 디지털 변환기의 회로도다.
도 3은 본 발명의 일 실시 예에 따른 아날로그 디지털 변환기의 동작을 나타내는 타이밍도다.
도 4는 본 발명의 일 실시 예에 따른 아날로그 디지털 변환기의 동작을 나타내는 흐름도다.
도 5는 도 2의 동적 증폭기를 포함하는 구조의 일 예를 나타내는 회로도다.
도 6은 본 발명의 일 실시 예에 따라 입력 캐패시터를 포함하는 아날로그 디지털 변환기를 도시한다.
이하, 첨부된 도면을 참조하여 본 개시(present disclosure)를 설명한다. 본 개시는 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들이 도면에 예시되고 관련된 상세한 설명이 기재되어 있다. 그러나, 이는 본 개시를 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 개시의 사상 및 기술 범위에 포함되는 모든 변경 및/또는 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용되었다.
본 개시 가운데 사용될 수 있는 "포함한다" 또는 "포함할 수 있다" 등의 표현은 개시된 해당 기능, 동작 또는 구성요소 등의 존재를 가리키며, 추가적인 하나 이상의 기능, 동작 또는 구성요소 등을 제한하지 않는다. 또한, 본 개시에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 개시에서 "또는" 등의 표현은 함께 나열된 단어들의 어떠한, 그리고 모든 조합을 포함한다. 예를 들어, "A 또는 B"는, A를 포함할 수도, B를 포함할 수도, 또는 A 와 B 모두를 포함할 수도 있다.
본 개시 가운데 "제 1," "제2," "첫째," 또는 "둘째," 등의 표현들이 본 개시의 다양한 구성요소들을 수식할 수 있지만, 해당 구성요소들을 한정하지 않는다. 예를 들어, 상기 표현들은 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 상기 표현들은 한 구성요소를 다른 구성요소와 구분 짓기 위해 사용될 수 있다. 예를 들어, 제1 사용자 기기와 제 2 사용자 기기는 모두 사용자 기기이며, 서로 다른 사용자 기기를 나타낸다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해될 수 있어야 할 것이다.
본 개시에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 개시에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시 예에 따른 아날로그 디지털 변환기의 블록도다.
도 1을 참조하면, 일 실시 예에 따른 아날로그 디지털 변환기(10)는 입력 전압(Vin)을 샘플링 하는 CDAC(capacitor digital to analog converter)(100), 3차 구조를 갖는 필터 구조(200), 복수의 입력을 비교하여 디지털 결과(Dout)를 출력하는 비교기(300) 및 CDAC(100)의 잔류 전압(residue voltage)을 필터 구조(200)로 전달하는 동적 증폭기(dynamic amplifier)(400)를 포함할 수 있다.
본 발명에 따른 아날로그 디지털 변환기(10)는 아날로그 입력 전압(예: Vin)을 디지털 신호로 변환하여 출력할 수 있다.
본 발명의 일 실시 예에 따른 아날로그 디지털 변환기(10)는 이진 탐색 방식으로 아날로그 신호를 디지털화 하는 변환 방식으로 동작하는 축차 비교형 아날로그 디지털 변환기(SAR ADC(successful approximation analog to digital converter))로 이해될 수 있다.
보다 구체적으로, 본 발명에 따른 아날로그 디지털 변환기(10)는 CDAC(100)와 비교기(300)를 이용하여, 입력 신호를 샘플링하여 클록 단위로 출력 비트의 가장 상위 MSB부터 가장 하위 LSB 쪽으로 그 값을 결정해 나갈 수 있다. 예를 들어, 아날로그 디지털 변환기(10)는 비교기(300)를 이용하여 입력 전압이 CDAC(100)의 기준 전압의 절반보다 크다면 해당 비트는 1로 결정하고, 입력 전압이 CDAC(100)의 기준 전압의 절반보다 작다면 해당 비트는 0으로 결정할 수 있다.
일 실시 예에 따르면, 아날로그 디지털 변환기(10)는 CDAC(100)를 이용하여 입력된 입력 전압을 샘플링하고, 저장할 수 있다. 보다 구체적으로, 아날로그 디지털 변환기(10)는 CDAC(100)에 포함된 복수의 캐패시터를 이용하여, 아날로그 입력 전압을 샘플링하고, 샘플링 전압을 획득할 수 있다.
또한, 아날로그 디지털 변환기(10)는 비교기(300)를 이용하여 입력 전압(또는, 샘플링 전압), 1차 필터(201)의 제1 출력 값 및 2차 필터(202)의 제2 출력 값을 비교할 수 있다. 이를 통해, 비교기(300)는 입력 전압에 따른 디지털 결과(Dout)를 출력할 수 있다.
나아가, 아날로그 디지털 변환기(10)는 입력 전압과 2차 필터(202)의 제2 출력 값을 더한 값에서 디지털 결과를 감산한 값인 잔류 전압을 획득(또는, 추출)할 수 있다.
이 때, 잔류 전압은 입력 전압과 2차 필터(202)의 제2 출력 값을 더한 값에서 디지털 결과를 감산한 값으로 이해될 수 있다.
이어서, 동적 증폭기(400)는 수신한 잔류 전압을 증폭하여, 필터 구조(200)로 전달할 수 있다.
일 실시 예에 따른 필터 구조(200)는 동적 증폭기(400)로부터 수신한 잔류 전압을 각각 1차 필터(201) 및 2차 필터(202)에 포함된 적어도 하나의 캐패시터에 저장할 수 있다.
이 때, 1차 필터(201) 및 2차 필터(202)에 저장된 잔류 전압은 다음 주기의 입력 전압과 함께 비교기(300)에 입력되어, 디지털 결과를 출력하는데 활용될 수 있다.
1차 필터(201)의 출력 값과 2차 필터(202)의 출력 값이 입력 전압과 함께 비교기(300)에 입력되는 구성을 통해, 필터 구조(200)는 3차 구조의 필터로 구현될 수 있다.
본 발명에 따른 필터 구조(200)가 3차 구조의 필터로 구현됨으로써, 아날로그 디지털 변환기(10)의 전력 효율이 상승할 수 있다. 또한, 본 발명에 따른 필터 구조(200)가 3차 구조의 필터로 구현됨으로써, 아날로그 디지털 변환기(10)는 고 해상도(high resolution)의 디지털 신호를 출력할 수 있다.
이 때, 본 발명에 따른 아날로그 디지털 변환기(10)를 통한 잡음 전달 함수(NFT(noise transfer function))는 아래의 수학식 1로 참조될 수 있다.
Figure pat00001
상술한 수학식 1의 계수들은, 예를 들어, 증폭 계수(G)는 32, 확률(p)은 1/32, 제1 계수(
Figure pat00002
)는 2/32, 제2 계수(
Figure pat00003
)는 1/32로 각각 결정될 수 있으나, 각 계수의 값 또는 수치는 상술한 예시에 한정되는 것은 아니다.
이상에서 살핀 바와 같이, 본 발명의 실시 예에 따른 아날로그 디지털 변환기(10)는 3차 구조를 갖는 필터 구조(200) 및 동적 증폭기(400)를 이용하여 아날로그 입력 전압(Vin)을 디지털 결과(Dout)로 변환하여 출력할 수 있다.
도 2는 도 1의 아날로그 디지털 변환기의 회로도다.
도 2를 참조하면, 일 실시 예에 따른 아날로그 디지털 변환기(10)는 제1 캐패시터(501)를 포함하는 1차 필터(201) 및 제2 캐패시터(502)를 포함하는 2차 필터(202)를 포함하는 필터 구조(200)를 포함할 수 있다. 또한, 아날로그 디지털 변환기(10)는 필터 구조(200)와 연결되고 폐루프(closed-loop) 구조를 갖는 동적 증폭기(400)를 포함할 수 있다.
단, 도 1에서 전술한 구성과 동일하거나 실질적으로 동일한 구성에 대해서는 동일한 참조 번호를 사용하였으며, 전술한 내용과 중복되는 내용은 생략된다.
일 실시 예에 따르면, CDAC(100)는 기 설정된 수의 비트 구조를 갖는 제어 로직(105) 및 제어 로직(105)의 비트 수와 대응되는 복수의 캐패시터를 포함할 수 있다. 예를 들어, CDAC(100)는 10비트 SAR 로직, 4비트 DWA(data weight averaging) 로직 및 10비트 SAR 캐패시터 배열(10-bit SAR cap-array)를 포함할 수 있다.
일 실시 예에 따르면, 비교기(300)는 샘플링 전압, 1차 필터(201)의 제1 출력 값 및 2차 필터(202)의 제2 출력 값을 수신하는 복수의 입력 단자를 포함할 수 있다. 나아가, 비교기(300)는 입력 전압과 대칭되는 대칭 입력 및 대칭 회로(600)에 포함된 대칭 필터 구조의 출력 값을 수신하는 입력 단자를 포함할 수 있다.
예를 들어, 비교기(300)는 6개의 입력 단자를 포함할 수 있다. 또한, 비교기(300)는 6개의 입력 단자를 포함하는 strong-arm latch 구조를 갖는 것으로 이해될 수 있다. 다만, 비교기(300)의 구조는 상술한 예시에 한정되는 것은 아니며, 샘플링된 입력 전압 및 필터 구조(200)의 출력 값을 수신할 수 있는 다양한 구조를 가질 수 있다.
일 실시 예에 따르면, 동적 증폭기(400)는 입력단 및 출력단과 연결되는 캐패시터(CFB)를 포함할 수 있다. 이를 통해, 동적 증폭기(400)는 피드백 구조를 갖는 폐루프(closed-loop) 구조로 형성될 수 있다.
본 발명에 따른 아날로그 디지털 변환기(10)는 폐루프 구조를 갖는 동적 증폭기(400)를 포함함으로써, PVT 변화(process, voltage, temperature variation)에 대해 안정적으로 동작할 수 있다.
일 실시 예에 따르면, 필터 구조(200)는 1차 구조를 갖는 1차 필터(201) 및 2차 구조를 갖는 2차 필터(202)를 포함할 수 있다.
이 때, 예를 들어, 1차 필터(201)는 CIFF(cascade integrated feed forward) 구조를 갖는 IIR(infinite impulse response) 필터로 참조될 수 있다. 또한, 2차 필터(202)는 EF(error-feedback) 구조를 갖는 FIR(finite impulse response) 필터로 참조될 수 있다. 단, 1차 필터(201) 및 2차 필터(202)의 구조 및 구분은 상술한 예시에 한정되는 것은 아니다.
일 실시 예에 따르면, 필터 구조(200)는 1차 필터(201) 및 2차 필터(202)가 비교기(300)와 연결됨으로써, 3차 구조(three-order structure)를 가질 수 있다. 보다 구체적으로, 필터 구조(200)는 1차 필터(201)의 출력과 2차 필터(202)의 출력이 함께 비교기(300)에 가산됨으로써, 3차 구조의 필터로 구현될 수 있다.
앞서 살핀 바와 같이, 본 발명에 따른 아날로그 디지털 변환기(10)는 3차 구조를 갖는 필터 구조(200)를 포함함으로써, 동작을 위한 전력 효율을 향상시킬 수 있다. 또한, 본 발명에 따른 아날로그 디지털 변환기(10)는 3차 구조를 갖는 필터 구조(200)를 포함함으로써, 높은 해상도의 디지털 결과 값을 획득할 수 있다.
나아가, 일 실시 예에 따른 아날로그 디지털 변환기(10)는 비교기(300) 및 동적 증폭기(400)와 대응되는 대칭 회로(negative half circuit)(600)를 더 포함할 수 있다.
보다 구체적으로, 아날로그 디지털 변환기(10)는 필터 구조(200)와 대응되는 대칭 필터 구조 및 CDAC(100)와 대응되는 대칭 CDAC를 포함하는 대칭 회로(600)를 포함할 수 있다.
앞서 살핀 바와 같이, 본 발명에 따른 아날로그 디지털 변환기(10)는 대칭으로 형성되는 구성을 포함함으로써, 차동 신호를 처리하는 구성을 구현할 수 있다. 이를 통해, 본 발명에 따른 아날로그 디지털 변환기(10)는 입력 신호(예: 입력 전압(Vin))에 포함된 잡음에 따른 영향을 최소화할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 아날로그 디지털 변환기의 동작을 나타내는 타이밍도다. 도 4는 본 발명의 일 실시 예에 따른 아날로그 디지털 변환기의 동작을 나타내는 흐름도다.
도 2 내지 도 4를 함께 참조하면, 일 실시 예에 따른 아날로그 디지털 변환기(10)는 기 설정된 주기(Ts)에 따라 입력되는 아날로그 입력 전압을 변환하여 디지털 결과로 출력할 수 있다.
S10 단계에서, 아날로그 디지털 변환기(10)는 CDAC(100)를 이용하여 입력 전압(Vin)을 샘플링함으로써, 샘플링 전압을 획득할 수 있다. 보다 구체적으로, 아날로그 디지털 변환기(10)는 샘플링 신호(
Figure pat00004
)에 응답하여, 입력 스위치(예: 도 2의 Bootstrapped switch)를 활성화 함으로써, 입력 전압(Vin)을 샘플링 할 수 있다.
이 때, CDAC(100)는 아날로그 입력 전압을 수신하는 것에 응답하여, 제어 로직(105) 및 제어 로직(105)의 비트 수와 대응되는 캐패시터 배열을 이용하여 샘플링 할 수 있다. 예를 들어, CDAC(100)는 10비트 SAR 로직, 4비트 DWA 로직 및 10비트 SAR 캐패시터 배열을 이용하여, 아날로그 입력 전압을 샘플링 할 수 있다. 또한, CDAC(100)는 샘플링된 샘플링 전압을 저장 및 출력할 수 있다.
나아가, S20 단계에서, 아날로그 디지털 변환기(10)는 비교기(300)를 이용하여, 샘플링 전압, 1차 필터(201)의 제1 출력 값 및 2차 필터(202)의 제2 출력 값을 비교할 수 있다. 이어서, 아날로그 디지털 변환기(10)는 샘플링 전압, 제1 출력 값 및 제2 출력 값의 비교 결과에 기반하여 디지털 결과(Dout)를 출력할 수 있다.
보다 구체적으로, 비교기(300)는 비교기 동작 신호(
Figure pat00005
)에 응답하여, 샘플링 전압, 1차 필터(201)의 제1 출력 값 및 2차 필터(202)의 제2 출력 값을 수신할 수 있다.
비교기(300)는 샘플링 전압, 1차 필터(201)의 제1 출력 값 및 2차 필터(202)의 제2 출력 값을 비교할 수 있다. 비교기(300)는 비교 결과에 기반하여, 입력 전압에 대한 디지털 결과(Dout)를 출력할 수 있다. 예를 들어, 비교기(300)는 샘플링 전압을, 제1 출력 값 및 제2 출력 값과 비교한 결과에 근거하여 1 또는 0을 출력할 수 있다.
S30 단계에서, 일 실시 예에 따른 아날로그 디지털 변환기(10)는 동적 증폭기(400)를 이용하여 CDAC(100)에 남은 잔류 전압(residue voltage)을 필터 구조(200)에 전달할 수 있다. 이 때, 잔류 전압은 입력 전압과 2차 필터의 제2 출력 값을 더한 값에서 디지털 결과 값을 감산한 값으로 이해될 수 있다.
보다 구체적으로, 아날로그 디지털 변환기(10)는 증폭기 동작 신호(
Figure pat00006
)에 응답하여 복수의 증폭기 스위치(221)를 활성화할 수 있다. 또한, 동적 증폭기(400)는 증폭기 동작 신호(
Figure pat00007
)에 응답하여, CDAC(100)에 남은 잔류 전압을 수신(또는, 추출)할 수 있다.
동적 증폭기(400)는 활성화된 복수의 증폭기 스위치(221) 중 적어도 일부에 의해 필터 구조(200)와 연결될 수 있다. 따라서, 동적 증폭기(400)는 잔류 전압을 증폭하고, 증폭된 잔류 전압을 1차 필터(201) 및 2차 필터(202)에 전달할 수 있다.
이 때, 동적 증폭기(400)는 동적 증폭기(400)의 입력단 및 출력단과 연결되는 캐패시터(CFB)를 포함하는 폐루프(closed-loop) 구조를 가질 수 있다. 이를 통해, 동적 증폭기(400)는 잔류 전압을 증폭하고 전달하는 동작에서 PVT 변화에 따른 변화를 최소화할 수 있다.
앞서 살핀 바와 같이, 본 발명에 따른 아날로그 디지털 변환기(10)는 동적 증폭기(400)가 폐루프 구조를 가짐으로써, PVT 변화에 안정적으로(stably)(또는, 견고하게(firmly)) 동작할 수 있다.
S40 단계에서, 일 실시 예에 따른 아날로그 디지털 변환기(10)는 잔류 전압을 1차 필터(201) 및 2차 필터(202)에 포함된 적어도 하나의 캐패시터에 저장할 수 있다.
보다 구체적으로, 아날로그 디지털 변환기(10)는 필터 동작 신호(
Figure pat00008
)에 응답하여, 잔류 전압을 1차 필터(201)에 포함된 제1 캐패시터(501) 및 2차 필터(202)에 포함된 제2 캐패시터(502)에 저장할 수 있다. 이를 위해, 아날로그 디지털 변환기(10)는 필터 동작 신호(
Figure pat00009
)에 응답하여, 제1 필터 스위치(701) 및 제2 필터 스위치(702)를 활성화할 수 있다.
이어서, 제1 필터 스위치(701)가 활성화됨에 따라, 1차 필터(201)에 포함된 복수의 캐패시터가 상호 연결될 수 있다. 또한, 제2 필터 스위치(702)가 활성화됨에 따라, 2차 필터(202)에 포함된 복수의 캐패시터가 상호 연결될 수 있다.
일 실시 예에 따르면, 아날로그 디지털 변환기(10)는 잔류 전압 중 적어도 일부를 1차 필터(201)에 포함된 제1 캐패시터(501) 및/또는 제5 캐패시터(505)에 저장할 수 있다. 예를 들어, 아날로그 디지털 변환기(10)는 잔류 전압 중 적어도 일부를 1차 필터(201)에 포함된 제1 캐패시터(501) 및 제5 캐패시터(505)에, 각 캐패시터 값의 비율에 근거하여, 분배하여 저장할 수 있다.
또한, 아날로그 디지털 변환기(10)는 잔류 전압 중 적어도 일부를 2차 필터(202)에 포함된 제2 캐패시터(502), 제3 캐패시터(503) 및 제4 캐패시터(504) 중 적어도 일부에 저장할 수 있다. 예를 들어, 아날로그 디지털 변환기(10)는 잔류 전압 중 적어도 일부를 2차 필터(202)에 포함된 제2 캐패시터(502), 제3 캐패시터(503) 및 제4 캐패시터(504)에, 각 캐패시터 값의 비율에 근거하여, 분배하여 저장할 수 있다.
나아가, 1차 필터(201)는 제1 캐패시터(501) 및 제5 캐패시터(505)에 저장된 전압에 근거하여, 입력 전압에 대한 출력 값을 생성할 수 있다. 또한, 2차 필터(202)는 제2 캐패시터(502), 제3 캐패시터(503) 및 제4 캐패시터(504)에 저장된 전압에 근거하여, 입력 전압에 대한 출력 값을 생성할 수 있다.
예를 들어, 1차 필터(201)의 제1 출력 값은 입력 전압(Vin)이 입력되기 전 주기의 아날로그 입력 전압에 대한 디지털 변환에 따라 1차 필터(201)에 저장된 전압에 근거하여 생성된 출력으로 이해될 수 있다. 또한, 2차 필터(202)의 제2 출력 값은 입력 전압(Vin)이 입력되기 전 주기의 아날로그 입력 전압에 대한 디지털 변환에 따라 2차 필터(202)에 저장된 전압에 근거하여 생성된 출력으로 이해될 수 있다.
마찬가지로, 입력 전압(Vin)에 후속하여 다음 주기의 아날로그 전압이 입력된 경우, 1차 필터(201)는 제1 캐패시터(501) 및 제5 캐패시터(505)에 저장된 전압에 근거하여, 제3 출력 값을 생성할 수 있다. 또한, 입력 전압(Vin)에 후속하여 다음 주기의 아날로그 전압이 입력된 경우, 2차 필터(202)는 제2 캐패시터(502), 제3 캐패시터(503) 및 제4 캐패시터(504)에 저장된 전압에 근거하여, 제4 출력 값을 생성할 수 있다.
나아가, 필터 구조(200)는 제3 출력 값 및 제4 출력 값을 비교기(300)에 입력할 수 있다. 이어서, 비교기(300)는 후속 아날로그 전압과 제3 출력 값 및 제4 출력 값을 비교하여, 후속 아날로그 전압에 대한 디지털 값을 출력할 수 있다.
앞서 살핀 바와 같이, 본 발명의 실시 예에 따른 아날로그 디지털 변환기(10)는 1차 필터(201)와 2차 필터(202)의 출력이 비교기(300)에 함께 입력되는 3차 구조의 필터 구조(200)를 포함할 수 있다.
이를 통해, 본 발명에 따른 아날로그 디지털 변환기(10)는 1차 구조의 필터 또는 2차 구조의 필터만을 포함하는 아날로그 디지털 변환기에 비하여 상대적으로 높은 전력 효율로 동작할 수 있다. 또한, 본 발명에 따른 아날로그 디지털 변환기(10)는 1차 구조의 필터 또는 2차 구조의 필터만을 포함하는 아날로그 디지털 변환기에 비하여 상대적으로 높은 해상도(high resolution)를 갖는 출력 값을 생성할 수 있다.
도 5는 도 2의 동적 증폭기를 포함하는 구조의 일 예를 나타내는 회로도다.
도 5를 참조하면, 일 실시 예에 따른 동적 증폭기(400)는 복수의 FIA(floating inverter amplifier)를 포함하는 증폭기 구조를 가질 수 있다. 예를 들어, 동적 증폭기(400)는 제1 FIA(FIA1) 및 제2 FIA(FIA2)를 연결하여 형성되는 증폭기로 참조될 수 있다.
나아가, 동작 증폭기(400)는 동적 증폭기(400)의 출력단과 입력단을 연결하는 캐패시터(CFB)를 포함할 수 있다. 이를 통해, 동적 증폭기(400)는 피드백 구조를 갖는 폐루프(closed-loop) 구조로 형성될 수 있다. 예를 들어, 본 발명의 실시 예에 따른 동적 증폭기(400)는 스위치 캐패시터(switched capacitor) 방식을 통해 구현된 피드백 구조를 포함하는 폐루프 구조로 형성될 수 있다.
상술한 구성을 통해, 본 발명에 따른 동적 증폭기(400)(또는, 아날로그 디지털 변환기(10))는 PVT 변화에도 안정적으로 동작할 수 있다.
또한, 일 실시 예에 따른 동적 증폭기(400)는 입력된 잔류 전압을 증폭하여 차동 신호로 출력할 수 있다. 따라서, 동적 증폭기(400)는 출력 값을 차동 신호로 출력함으로써, 잡음(noise)에 따른 영향을 최소화할 수 있다.
도 6은 본 발명의 일 실시 예에 따라 입력 캐패시터를 포함하는 아날로그 디지털 변환기를 도시한다.
도 6을 참조하면, 일 실시 예에 따른 아날로그 디지털 변환기(20)는 입력 신호를 제공하는 입력 캐패시터(801)를 더 포함할 수 있다. 보다 구체적으로, 아날로그 디지털 변환기(20)는 내부에 저장된 전압을 입력 전압으로 제공하는 입력 캐패시터(801)를 더 포함할 수 있다.
일 실시 예에 따르면, 아날로그 디지털 변환기(20)는 동적 증폭기(400), 필터 구조(200) 및 비교기(300)와 연결되는 입력 캐패시터(801)를 포함할 수 있다.
아날로그 디지털 변환기(20)는 입력 캐패시터(801)에 저장된 전압을 입력 전압으로써 수신할 수 있다. 또한, 아날로그 디지털 변환기(20)는 입력 캐패시터(801)의 전압과 함께, 공통 모드 전압(VCM(common mode voltage))을 수신할 수 있다. 이 때, 입력 캐패시터(801)는 제어 로직(105A) 및 대칭 제어 로직(105B)과 연결될 수 있다.
따라서, 아날로그 디지털 변환기(20)는 입력 캐패시터(801)로부터 수신한 전압을 제어 로직(105A) 및 대칭 제어 로직(105B)을 통해 샘플링할 수 있다. 나아가, 아날로그 디지털 변환기(20)는 비교기(300)를 이용하여 입력된 전압에 대한 디지털 결과를 출력할 수 있다.
즉, 상술한 구성을 통해, 아날로그 디지털 변환기(20)는 입력 캐패시터(801)에 저장된 전압을 입력 받아 동작하는 CDC(capacitor to digital converter)로 동작할 수 있다.
또한, 아날로그 디지털 변환기(20)는 동적 증폭기(400), 필터 구조(200) 및 비교기(300)를 입력 캐패시터(801) 또는 신호 발생기와 선택적으로 연결하는 스위치를 더 포함할 수 있다. 예를 들어, 아날로그 디지털 변환기(20)는 동적 증폭기(400), 필터 구조(200) 및 비교기(300)를 입력 캐패시터(801) 또는 신호 발생기와 선택적으로 연결하는 SPDT(single pole double throw) 스위치를 더 포함할 수 있다.
따라서, 아날로그 디지털 변환기(20)는 스위치를 제어함으로써, 동적 증폭기(400), 필터 구조(200) 및 비교기(300)를 신호 발생기와 연결시키는 경우, 아날로그 신호를 디지털 신호로 변환하는 ADC(analog to digital converter)로 동작할 수 있다.
또한, 아날로그 디지털 변환기(20)는 스위치를 제어함으로써, 동적 증폭기(400), 필터 구조(200) 및 비교기(300)를 입력 캐패시터(801)와 연결시키는 경우, 캐패시터 신호를 디지털 신호로 변환하는 CDC(capacitor to digital converter)로 동작할 수 있다.
상술한 바와 같이, 본 발명에 따른 아날로그 디지털 변환기(20)는 입력단(input terminal)을 신호 발생기 또는 캐패시터와 선택적으로 연결함으로써, 서로 다른 변환기로 동작할 수 있다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술 사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
10: 아날로그 디지털 변환기
100: CDAC
105: 제어 로직
200: 필터 구조
201: 1차 필터
202: 2차 필터
221: 증폭기 스위치
300: 비교기
400: 동적 증폭기
600: 대칭 회로
701: 제1 필터 스위치
702: 제2 필터 스위치
801: 입력 캐패시터

Claims (10)

  1. 아날로그 디지털 변환기에 있어서,
    입력 전압을 샘플링 하여 샘플링 전압을 출력하는 CDAC(capacitor digital to analog converter);
    제1 캐패시터를 포함하는 1차 필터 및 제2 캐패시터를 포함하는 2차 필터를 포함하는 필터 구조;
    상기 CDAC로부터 출력된 상기 샘플링 전압, 상기 1차 필터의 제1 출력 값 및 상기 2차 필터의 제2 출력 값을 비교함으로써, 디지털 결과를 출력하는 비교기; 및
    폐루프(closed-loop) 구조를 가지고, 상기 CDAC에 남은 잔류 전압(residue voltage)을 상기 필터 구조로 전달하는 동적 증폭기를 포함하고,
    상기 잔류 전압은, 상기 입력 전압과 상기 2차 필터의 상기 제2 출력 값을 더한 값에서 상기 디지털 결과를 감산한 값이고,
    상기 필터 구조는, 상기 동적 증폭기로부터 입력 받은 상기 잔류 전압을 상기 제1 캐패시터 및 상기 제2 캐패시터에 저장하고,
    상기 제1 출력 값은 상기 제1 캐패시터에 저장된 전압에 기반하여 생성되고, 상기 제2 출력 값은 상기 제2 캐패시터에 저장된 전압에 기반하여 생성되는, 아날로그 디지털 변환기.
  2. 제1항에 있어서,
    상기 필터 구조 및 상기 CDAC와 대칭되도록 상기 비교기와 연결되는 대칭 필터 및 대칭 CDAC를 더 포함하고,
    상기 비교기는, 상기 필터 구조, 상기 CDAC, 상기 대칭 필터 및 상기 대칭 CDAC와 연결되는 적어도 6개의 입력 단자를 포함하는, 아날로그 디지털 변환기.
  3. 제1항에 있어서,
    상기 동적 증폭기를 동작하도록 하는 증폭기 동작 신호에 응답하여, 상기 잔류 전압이 상기 필터 구조에 전달되도록, 상기 동적 증폭기와 상기 필터 구조를 연결하는 복수의 증폭기 스위치를 더 포함하는, 아날로그 디지털 변환기.
  4. 제1항에 있어서,
    상기 1차 필터는 제1 필터 스위치 및 제5 캐패시터를 더 포함하고,
    상기 제1 필터 스위치는, 상기 입력 전압이 샘플링 되는 것에 응답하여, 상기 잔류 전압이 상기 제1 캐패시터 및 상기 제5 캐패시터에 분배되도록, 상기 제1 캐패시터와 상기 제5 캐패시터를 연결하는, 아날로그 디지털 변환기.
  5. 제1항에 있어서,
    상기 2차 필터는 복수의 제2 필터 스위치, 제3 캐패시터 및 제4 캐패시터를 더 포함하고,
    상기 복수의 제2 필터 스위치는, 상기 입력 전압이 샘플링 되는 것에 응답하여, 상기 잔류 전압이 상기 제2 캐패시터, 상기 제3 캐패시터 및 상기 제4 캐패시터에 분배되도록, 상기 제2 캐패시터, 상기 제3 캐패시터 및 상기 제4 캐패시터를 연결하는, 아날로그 디지털 변환기.
  6. 제1항에 있어서,
    상기 CDAC, 상기 필터 구조 및 상기 비교기와 연결되는 입력 캐패시터를 더 포함하고,
    상기 입력 캐패시터에 저장된 전압을 상기 입력 전압으로 획득하는, 아날로그 디지털 변환기.
  7. 제1항에 있어서,
    상기 1차 필터는 CIFF(cascaded integrated feed forward) 구조를 포함하고,
    상기 2차 필터는 EF(error-feedback) 구조를 포함하고,
    상기 필터 구조는, 상기 1차 필터 및 상기 2차 필터의 구조가 결합된 3차 필터 구조를 갖는, 아날로그 디지털 변환기.
  8. 제1항에 있어서,
    상기 CDAC는, 기 설정된 수의 비트 구조를 갖는 제어 로직 및 상기 기 설정된 수에 대응하는 복수의 캐패시터를 포함하는, 아날로그 디지털 변환기.
  9. 아날로그 디지털 변환기의 동작 방법에 있어서,
    제1 입력 전압을 수신하는 것에 응답하여, CDAC를 이용하여 상기 제1 입력 전압을 샘플링함으로써, 제1 샘플링 전압을 획득하는 단계;
    상기 제1 샘플링 전압, 1차 필터의 제1 출력 값 및 2차 필터의 제2 출력 값을 비교하여 제1 디지털 결과를 출력하는 단계;
    폐루프 구조를 갖는 동적 증폭기를 이용하여, 상기 CDAC에 남은 잔류 전압을 상기 1차 필터 및 상기 2차 필터에 입력하는 단계; 및
    상기 잔류 전압을 상기 1차 필터에 포함된 제1 캐패시터 및 상기 2차 필터에 포함된 제2 캐패시터에 저장하는 단계를 포함하고,
    상기 제1 입력 전압과 상기 제2 출력 값을 더한 값에서 상기 제1 디지털 결과를 감산한 값이고,
    상기 제1 출력 값은 상기 제1 캐패시터에 저장된 전압에 기반하여 생성되고, 상기 제2 출력 값은 상기 제2 캐패시터에 저장된 전압에 기반하여 생성되는, 동작 방법.
  10. 제9항에 있어서,
    제2 입력 전압을 수신하는 것에 응답하여, 상기 CDAC를 이용하여 상기 제2 입력 전압을 샘플링함으로써, 제2 샘플링 전압을 획득하는 단계; 및
    상기 1차 필터의 제3 출력 값, 상기 2차 필터의 제4 출력 값 및 상기 제2 샘플링 전압을 비교하여, 상기 제1 디지털 결과에 후속하는 제2 디지털 결과를 출력하는 단계를 더 포함하고,
    상기 제3 출력 값 및 상기 제4 출력 값은, 상기 제1 캐패시터 및 상기 제2 캐패시터에 저장된 상기 잔류 전압에 기반하여 생성되는, 동작 방법.
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