KR20240108972A

KR20240108972A - 연산 스토리지 장치 및 그 구동 방법

Info

Publication number: KR20240108972A
Application number: KR1020230000554A
Authority: KR
Inventors: 이종원
Original assignee: 삼성전자주식회사
Filing date: 2023-01-03
Publication date: 2024-07-10

Abstract

연산 스토리지 장치 및 그 구동 방법이 제공된다. 연산 스토리지 장치의 구동 방법은, 스토리지 컨트롤러에 의해, 제1 호스트 장치로부터 제1 컴퓨팅 네임 스페이스 설정 지시를 수신하고, 스토리지 컨트롤러에 의해, 제2 호스트 장치로부터 제2 컴퓨팅 네임 스페이스 설정 지시를 수신하고, 스토리지 컨트롤러에 의해, 제1 호스트 장치로부터 제1 프로그램을 수신하고, 스토리지 컨트롤러에 의해, 제2 호스트 장치로부터 제2 프로그램을 수신하고, 스토리지 컨트롤러에 의해, 제1 컴퓨팅 네임 스페이스에서 제1 프로그램을 이용하여 제1 연산을 처리한 후 그 연산 결과에 대해 제2 컴퓨팅 네임 스페이스에서 제2 프로그램을 이용하여 제2 연산을 처리하는 퓨즈 실행 커맨드(fused excution command)를 수신하고, 제1 액셀레이터에 의해, 제1 연산을 처리하고, 스토리지 컨트롤러에 의해, 제1 연산이 처리된 연산 결과를 버퍼 메모리에 저장하고, 스토리지 컨트롤러에 의해, 버퍼 메모리에 저장된 데이터의 양이 미리 정한 범위를 초과하는 것에 응답하여, 버퍼 메모리에 저장된 데이터를 제1 액셀레이터와 다른 제2 액셀레이터에 제공하고, 제2 액셀레이터에 의해, 버퍼 메모리로부터 제공된 데이터에 대해 제2 연산을 처리하는 것을 포함한다.

Description

연산 스토리지 장치 및 그 구동 방법{Computational storage device and method for operating the device}

본 발명은 연산 스토리지 장치 및 그 구동 방법에 관한 것이다.

반도체 메모리 장치들은 휘발성 메모리 장치들 및 비휘발성 메모리 장치들을 포함한다. 휘발성 메모리 장치의 리드(Read) 및 라이트(write) 속도는 빠른 반면, 휘발성 메모리 장치는 전원-오프일때, 저장된 내용을 잃을 수 있다. 반대로, 비휘발성 메모리 장치들은 전원-오프인 경우에도, 저장된 내용을 유지하므로, 비휘발성 메모리 장치들은 전원 공급 여부에 관계없이 유지되어야 하는 컨텐츠를 저장하는 데 이용된다.

예컨대, 휘발성 메모리 장치는 정적 램(SRAM: static RAM), 동적 램(DRAM: dynamic RAM), 동기식 디램(SDRAM: synchronous DRAM) 등을 포함한다. 비휘발성 메모리 장치들은 전원-오프인 경우에도, 저장된 내용을 유지한다. 예컨대, 비휘발성 메모리 장치는 롬(ROM: read only memory), 프로그래머블 롬(PROM: programmable ROM), 전기적 프로그래머블 롬(EPROM: electrically programmable ROM), 전기적 소거 및 프로그램 가능 롬(EEPROM: electrically erasable and programmable ROM), 플래시 메모리(flash memory), 상변화 램(PRAM: phase change RAM), 마그네틱 램(MRAM: magnetic RAM), 저항성 램(RRAM: resistive RAM), 강유전체 램(FRAM: ferroelectric RAM) 등을 포함한다. 플래시 메모리는 NOR 타입 플래시 메모리 및 NAND 타입 플래시 메모리로 분류될 수 있다.

최근에, 프로세서와 가속기를 결합하여 전자 장치의 처리 속도를 향상시키기 위한 시도들이 증가하고 있다. 이러한 시도는 다양한 분야에 걸쳐 이루어지고 있으며, 특히 SSD(solid state drive)와 같은 대용량 스토리지 장치에 있어 SSD 내의 연산 자원들로 컴퓨팅 네임 스페이스(computing name space)를 정의하고, 각 컴퓨팅 네임 스페이스 내에서 액셀레이터 기반의 연산을 처리하는 연산 스토리지 장치(computational storage device)에 대한 많은 연구가 진행되고 있다.

본 발명이 해결하고자 하는 기술적 과제는 동작 성능이 향상된 연산 스토리지 장치 및 그 구동 방법을 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 연산 스토리지 장치의 구동 방법은, 스토리지 컨트롤러에 의해, 제1 호스트 장치로부터 제1 컴퓨팅 네임 스페이스 설정 지시를 수신하고, 스토리지 컨트롤러에 의해, 제2 호스트 장치로부터 제2 컴퓨팅 네임 스페이스 설정 지시를 수신하고, 스토리지 컨트롤러에 의해, 제1 호스트 장치로부터 제1 프로그램을 수신하고, 스토리지 컨트롤러에 의해, 제2 호스트 장치로부터 제2 프로그램을 수신하고, 스토리지 컨트롤러에 의해, 제1 컴퓨팅 네임 스페이스에서 제1 프로그램을 이용하여 제1 연산을 처리한 후 그 연산 결과에 대해 제2 컴퓨팅 네임 스페이스에서 제2 프로그램을 이용하여 제2 연산을 처리하는 퓨즈 실행 커맨드(fused excution command)를 수신하고, 제1 액셀레이터에 의해, 제1 연산을 처리하고, 스토리지 컨트롤러에 의해, 제1 연산이 처리된 연산 결과를 버퍼 메모리에 저장하고, 스토리지 컨트롤러에 의해, 버퍼 메모리에 저장된 데이터의 양이 미리 정한 범위를 초과하는 것에 응답하여, 버퍼 메모리에 저장된 데이터를 제1 액셀레이터와 다른 제2 액셀레이터에 제공하고, 제2 액셀레이터에 의해, 버퍼 메모리로부터 제공된 데이터에 대해 제2 연산을 처리하는 것을 포함한다.

상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 연산 스토리지 장치는, 데이터를 저장하는 비휘발성 메모리, 비휘발성 메모리를 제어하는 스토리지 컨트롤러, 제1 컴퓨팅 네임 스페이스에 포함되는 제1 액셀레이터로서, 제1 호스트 장치로부터 제공받은 제1 프로그램을 이용하여 데이터에 대해 제1 호스트 장치로부터 수신한 제1 실행 커맨드에 따른 제1 연산을 처리하는 제1 액셀레이터, 및 제2 컴퓨팅 네임 스페이스에 포함되는 제2 액셀레이터로서, 제2 호스트 장치로부터 제공받은 제2 프로그램을 이용하여 데이터에 대해 제2 호스트 장치로부터 수신한 제2 실행 커맨드에 따른 제2 연산을 처리하는 제2 액셀레이터를 포함하고, 스토리지 컨트롤러는, 제1 컴퓨팅 네임 스페이스에서 제1 프로그램을 이용하여 제1 연산을 처리한 후 그 연산 결과에 대해 제2 컴퓨팅 네임 스페이스에서 제2 프로그램을 이용하여 제2 연산을 처리하는 퓨즈 실행 커맨드(fused excution command)를 수신하고, 데이터에 대해 제1 연산이 처리되도록 제1 액셀레이터를 제어하고, 제1 연산이 처리된 연산 결과를 버퍼 메모리에 저장하고, 버퍼 메모리에 저장된 데이터의 양이 미리 정한 범위를 초과하는 것에 응답하여, 버퍼 메모리에 저장된 데이터를 제2 액셀레이터에 제공하고, 버퍼 메모리에 저장된 데이터에 대해 제2 연산이 처리되도록 제2 액셀레이터를 제어한다.

상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 연산 스토리지 장치는, 데이터를 저장하는 비휘발성 메모리, 비휘발성 메모리를 제어하는 스토리지 컨트롤러, 제1 컴퓨팅 네임 스페이스에 포함되는 제1 액셀레이터로서, 제1 호스트 장치로부터 제공받은 제1 프로그램을 이용하여 데이터에 대해 제1 호스트 장치로부터 수신한 제1 실행 커맨드에 따른 제1 연산을 처리하는 제1 액셀레이터, 제2 컴퓨팅 네임 스페이스에 포함되는 제2 액셀레이터로서, 제2 호스트 장치로부터 제공받은 제2 프로그램을 이용하여 데이터에 대해 제2 호스트 장치로부터 수신한 제2 실행 커맨드에 따른 제2 연산을 처리하는 제2 액셀레이터, 및 비휘발성 메모리에 저장된 데이터의 적어도 일부를 저장하는 휘발성 메모리를 포함하고, 스토리지 컨트롤러는, 제1 컴퓨팅 네임 스페이스에서 제1 프로그램을 이용하여 제1 연산을 처리한 후 그 연산 결과에 대해 제2 컴퓨팅 네임 스페이스에서 제2 프로그램을 이용하여 제2 연산을 처리하는 퓨즈 실행 커맨드(fused excution command)를 수신하고, 휘발성 메모리에 저장된 데이터에 대해 제1 연산이 처리되도록 제1 액셀레이터를 제어하고, 제1 연산이 처리된 연산 결과를 휘발성 메모리와 다른 버퍼 메모리에 저장하고, 버퍼 메모리에 저장된 데이터의 양이 미리 정한 범위를 초과하는 것에 응답하여, 버퍼 메모리에 저장된 데이터를 제2 액셀레이터에 제공하고, 버퍼 메모리에 저장된 데이터에 대해 제2 연산이 처리되도록 제2 액셀레이터를 제어하고, 제2 연산이 처리된 연산 결과를 휘발성 메모리에 저장한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 몇몇 실시예에 따른 메모리 시스템의 블록도이다.
도 2는 도 1의 비휘발성 메모리의 블록도이다.
도 3은 도 1의 스토리지 컨트롤러와 비휘발성 메모리에 대한 블록도이다.
도 4는 도 2의 메모리 셀 어레이를 도시한 예시적인 회로도이다.
도 5는 몇몇 실시예에 따른 메모리 시스템의 동작을 도시한 순서도이다.
도 6 내지 도 9는 도 5에 도시된 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 10은 몇몇 실시예에 따른 메모리 시스템의 동작을 도시한 순서도이다.
도 11 내지 도 14는 도 10에 도시된 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 15는 몇몇 실시예에 따른 메모리 시스템의 효과를 설명하기 위한 도면이다.
도 16 내지 도 19는 몇몇 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 20은 몇몇 실시예에 따른 스토리지 장치를 포함하는 데이터 센터에 대한 도면이다.

이하 첨부된 도면을 참조하여, 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.

도 1은 몇몇 실시예에 따른 메모리 시스템의 블록도이다.

도 1을 참조하면, 메모리 시스템(1)은 호스트 장치(20) 및 스토리지 장치(10)를 포함할 수 있다.

호스트 장치(20)는 호스트 컨트롤러(201) 및 호스트 메모리(202)를 포함할 수 있다. 호스트 컨트롤러(201)는 호스트 장치(20)의 전반적인 동작을 제어할 수 있다. 몇몇 실시예에서, 호스트 컨트롤러(201)는 복수의 가상 머신(VM; virtual machine)으로 구동되는 복수의 엔터티(entity) 또는 테넌트(tenant)를 포함할 수 있다. 서로 다른 가상 머신으로 구동되는 각 엔터티 또는 테넌트는 서로 독립적으로 스토리지 장치(10)를 제어할 수 있다.

호스트 메모리(202)는 외부로부터 전송되는 데이터, 스토리지 장치(10)로 전송될 데이터 또는 스토리지 장치(10)로부터 전송되는 데이터를 임시적으로 저장할 수 있다. 몇몇 실시예에서, 호스트 장치(20)는 애플리케이션 프로세서(AP; Application Processor)로 구현될 수 있다. 하지만 실시예가 이에 제한되는 것은 아니다.

스토리지 장치(10)는 예를 들어, 연산 스토리지 장치(computational storage device)일 수 있다.

스토리지 장치(10)는 FPGA(100), 스토리지 컨트롤러(200), 버퍼 메모리(300) 및 비휘발성 메모리(400)를 포함할 수 있다.

스토리지 장치(10)는 호스트 장치(20)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다. 일 예로서, 스토리지 장치(10)는 SSD(Solid State Drive), 임베디드(embedded) 메모리 및 착탈 가능한 외장(external) 메모리 중 적어도 하나를 포함할 수 있다. 스토리지 장치(10)가 SSD인 경우, 스토리지 장치(10)는 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있다. 스토리지 장치(10)가 임베디드 메모리 혹은 외장(external) 메모리인 경우, 스토리지 장치(10)는 UFS(universal flash storage) 혹은 eMMC(embedded multi-media card) 표준을 따르는 장치일 수 있다. 스토리지 장치(10)와 호스트 장치(20)는 각각 채용된 표준 프로토콜에 따른 패킷을 생성하고 이를 전송할 수 있다.

스토리지 장치(10)의 비휘발성 메모리(400)가 플래시 메모리를 포함할 때, 이러한 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 다른 예로서, 스토리지 장치(10)는 다른 다양한 종류의 비휘발성 메모리들을 포함할 수도 있다. 예를 들어, 스토리지 장치(10)는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리가 적용될 수 있다.

FPGA(100)는 버퍼 메모리(300)에 저장된 데이터에 대해 다양한 종류의 연산, 계산 등을 수행할 수 있다. 몇몇 실시예에서, FPGA(100)는 호스트 장치(20)로부터의 제공된 실행 커맨드(execute command)에 기초하여 버퍼 메모리(300)에 저장된 데이터에 대해 다양한 종류의 연산, 계산 등을 수행하는 복수의 액셀레이터(accelerator)를 포함할 수 있다.

FPGA(100)는 하드웨어 로직 구성에 맵핑된 알고리즘을 이용하여, 버퍼 메모리(300)에 임시 저장된 데이터를 이용하여 연산을 수행할 수 있다. 몇몇 실시예에서, FPGA(100)는 호스트 장치(20)의 개입 없이, 비휘발성 메모리(400)에 저장된 데이터를 이용하여 연산을 수행할 수도 있다.

스토리지 컨트롤러(200)는 호스트 인터페이스(211), 메모리 인터페이스(212) 및 CPU(central processing unit)(213)를 포함할 수 있다. 또한, 스토리지 컨트롤러(200)는 플래시 변환 레이어(Flash Translation Layer; FTL)(214), 패킷 매니저(215), 버퍼 메모리(216), ECC(error correction code)(217) 엔진 및 AES(advanced encryption standard) 엔진(218), DMA (Direct Memory Access) 엔진(219), 큐 컨트롤 엔진(Que Control Engine)(220) 및 플로우 컨트롤러(Flow Controller)(221)을 더 포함할 수 있다.

스토리지 컨트롤러(200)는 플래시 변환 레이어(FTL)(214)가 로딩되는 워킹 메모리를 더 포함할 수 있으며, CPU(213)가 플래시 변환 레이어를 실행하는 것에 의해 비휘발성 메모리(400)에 대한 데이터 라이트 및 리드 동작이 제어될 수 있다.

호스트 인터페이스(211)는 호스트 장치(20)와 패킷(packet)을 송수신할 수 있다. 호스트 장치(20)로부터 호스트 인터페이스(211)로 전송되는 패킷은 커맨드(command) 혹은 비휘발성 메모리(400)에 라이트 될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(211)로부터 호스트 장치(20)로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 비휘발성 메모리(400)로부터 리드된 데이터 등을 포함할 수 있다.

메모리 인터페이스(212)는 비휘발성 메모리(400)에 라이트 될 데이터를 비휘발성 메모리(400)로 송신하거나, 비휘발성 메모리(400)로부터 리드된 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(212)는 토글(Toggle) 혹은 온파이(Open NAND Flash Interface; ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.

플래시 변환 계층(214)은 어드레스 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 매핑 동작은 호스트 장치(20)로부터 수신한 논리 어드레스(logical address)를, 비휘발성 메모리(400) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 비휘발성 메모리(400) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 비휘발성 메모리(400) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.

패킷 매니저(215)는 호스트 장치(20)와 협의된 인터페이스의 프로토콜에 따른 패킷을 생성하거나, 호스트 장치(20)로부터 수신된 패킷으로부터 각종 정보를 파싱할 수 있다.

버퍼 메모리(216)는 비휘발성 메모리(400)에 라이트될 데이터 혹은 비휘발성 메모리(400)로부터 리드될 데이터를 임시로 저장할 수 있다. 버퍼 메모리(216)는 스토리지 컨트롤러(200) 내에 구비되는 구성일 수 있으나, 스토리지 컨트롤러(200)의 외부에 배치되어도 무방하다.

ECC 엔진(217)은 비휘발성 메모리(400)로부터 리드된 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. 구체적으로, ECC 엔진(217)은 비휘발성 메모리(400)에 라이트 될 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 라이트 데이터와 함께 비휘발성 메모리(400) 내에 저장될 수 있다. 비휘발성 메모리(400)로부터의 데이터 리드 시, ECC 엔진(217)은 리드 데이터와 함께 비휘발성 메모리(400)로부터 리드되는 패리티 비트들을 이용하여 리드 데이터의 에러를 정정하고, 에러가 정정된 리드 데이터를 출력할 수 있다.

AES 엔진(218)은, 스토리지 컨트롤러(200)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)를 이용하여 수행할 수 있다.

DMA 엔진(219)은 FPGA(100)의 액셀레이터가 연산을 수행할 수 있도록 버퍼 메모리(300)로부터 데이터 블록을 리드 또는 페치(fetch)할 수 있다. 비록 도면에서는 DMA 엔진(219)이 스토리지 컨트롤러(200)에 포함되는 것으로 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니며, DMA 엔진(219)은 FPGA(100) 내에 구현되거나, 스토리지 컨트롤러(200) 외부에 구현될 수도 있다.

큐 컨트롤 엔진(220)은 호스트 장치(20)로부터 제공되는 실행 커맨드(execute command)를 관리할 수 있다. 큐 컨트롤 엔진(220)은 스토리지 장치(10)에 포함된 복수의 액셀레이터 중 호스트 장치(20)로부터 제공되는 실행 커맨드(execution command)에 따른 연산을 처리할 액셀레이터를 선택하고, 선택된 액셀레이터가 실행 커맨드에 따른 연산을 처리하도록 제어할 수 있다. 이에 대한 구체적인 동작은 후술한다.

비록 도면에서는 큐 컨트롤 엔진(220)이 스토리지 컨트롤러(200)에 포함되는 것으로 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니며, 큐 컨트롤 엔진(220)은 FPGA(100) 내에 구현되거나, 스토리지 컨트롤러(200) 외부에 구현될 수도 있다.

플로우 컨트롤러(221)는 호스트 장치(20)로부터 제공되는 실행 커맨드가 퓨즈 실행 커맨드(fused execution command)인 경우에 사용될 수 있다. 호스트 장치(20)로부터 제공되는 실행 커맨드가 퓨즈 실행 커맨드인 경우, 예를 들어, 퓨즈 실행 커맨드에 따른 복수의 연산 처리는, 플로우 컨트롤러(221)에 의해, 버퍼 메모리(300)에 대한 접근을 최소화하면서 빠른 속도로 수행될 수 있다.

비록 도면에서는 플로우 컨트롤러(221)를 DMA 엔진(219)과 분리된 별도의 구성으로 도시하였으나, 실시예들이 이에 제한되는 것은 아니며, 필요에 따라 플로우 컨트롤러(221)는 DMA 엔진(219)과 통합되어 구현될 수도 있다. 플로우 컨트롤러(221)에 대한 보다 구체적인 설명은 후술한다.

버퍼 메모리(300)는 비휘발성 메모리(400)에 저장된 데이터를 버퍼링할 수 있다. 또한, 버퍼 메모리(300)는 FPGA(100)로부터 전달된 데이터(예를 들어, 액셀레이터가 연산 처리를 수행한 데이터)를 버퍼링할 수 있다. 즉, 버퍼 메모리(300)는 FPGA(100)가 비휘발성 메모리(400)에 저장된 데이터를 이용하는 경우, 비휘발성 메모리(400)에 저장된 데이터를 FPGA(100)가 이용할 수 있도록 임시 저장할 수 있다. 몇몇 실시예에서, 버퍼 메모리(300)는 예를 들어, DRAM(Dynamic Random Access Memory) 등의 휘발성 메모리를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

비휘발성 메모리(400)는 호스트 장치(20)로부터 제공된 데이터 및 FPGA(100)가 연산을 할 때에 필요한 데이터를 저장할 수 있다. 이하, 비휘발성 메모리(400)의 실시예에 대해 보다 구체적으로 설명한다.

도 2는 도 1의 비휘발성 메모리의 블록도이다.

도 2를 참조하면, 비휘발성 메모리(400)는 메모리 셀 어레이(410), 어드레스 디코더(420), 전압 발생기(430), 리드 라이트 회로(440) 및 제어 로직 회로(450)(control logic) 등을 포함할 수 있다.

메모리 셀 어레이(410)는 워드 라인(WL)들을 통해 어드레스 디코더(420)에 연결될 수 있다. 메모리 셀 어레이(410)는 비트 라인(BL)들을 통해 리드 라이트 회로(440)에 연결될 수 있다. 메모리 셀 어레이(410)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 행(row) 방향으로 배열되는 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 열(column) 방향으로 배열되는 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.

어드레스 디코더(420)는 워드 라인(WL)을 통해 메모리 셀 어레이(410)에 연결될 수 있다. 어드레스 디코더(420)는 제어 로직 회로(450)의 제어에 응답하여 동작할 수 있다. 어드레스 디코더(420)는 스토리지 컨트롤러(200)로부터 어드레스(ADDR)를 제공받을 수 있다. 어드레스 디코더(420)는 전압 발생기(430)로부터 프로그램 및 리드 등의 동작에 필요한 전압을 제공받을 수 있다.

어드레스 디코더(420)는 수신한 어드레스(ADDR) 중 행 어드레스를 디코딩할 수 있다. 어드레스 디코더(420)는 디코딩된 행 어드레스를 이용하여 워드 라인(WL)을 선택할 수 있다. 디코딩된 열 어드레스(DCA)는 리드 라이트 회로(440)에 제공될 수 있다. 예를 들어, 어드레스 디코더(420)는 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.

전압 발생기(430)는 제어 로직 회로(450)의 제어에 따라 액세스 동작에 필요한 전압을 생성할 수 있다. 예를 들어, 전압 발생기(430)는 프로그램 동작을 수행하기 위해 필요한 프로그램 전압과 프로그램 검증 전압을 생성할 수 있다. 예를 들어, 전압 발생기(430)는 리드 동작을 수행하기 위하여 필요한 리드 전압들을 생성하고, 이레이즈 동작을 수행하기 위하여 필요한 이레이즈 전압과 이레이즈 검증 전압 등을 생성할 수 있다. 또한, 전압 발생기(430)는 각 동작을 수행하기 위해 필요한 전압을 어드레스 디코더(420)에 제공할 수 있다.

리드 라이트 회로(440)는 비트 라인(BL)을 통해 메모리 셀 어레이(410)에 연결될 수 있다. 리드 라이트 회로(440)는 스토리지 컨트롤러(200)와 데이터(DATA)를 주고받을 수 있다. 리드 라이트 회로(440)는 제어 로직 회로(450)의 제어에 응답하여 동작할 수 있다. 리드 라이트 회로(440)는 어드레스 디코더(420)로부터 디코딩된 열 어드레스(DCA)를 제공받을 수 있다. 리드 라이트 회로(440)는 디코딩된 열 어드레스(DCA)를 이용하여 비트 라인(BL)을 선택할 수 있다.

예를 들어, 리드 라이트 회로(440)는 수신한 데이터(DATA)를 메모리 셀 어레이(410)에 프로그램할 수 있다. 리드 라이트 회로(440)는 메모리 셀 어레이(410)로부터 데이터를 리드하고, 리드한 데이터를 외부(예를 들어, 스토리지 컨트롤러(200))에 제공할 수 있다. 예를 들어, 리드 라이트 회로(440)는 감지 증폭기, 라이트 드라이버, 열 선택 회로 및 페이지 버퍼 등과 같은 구성을 포함할 수 있다. 즉, 리드 라이트 회로(440)는 스토리지 컨트롤러(200)로부터 수신한 데이터(DATA)를 페이지 버퍼에 버퍼링하고, 버퍼링된 데이터(DATA)를 메모리 셀 어레이(410)에 프로그램할 수 있다.

제어 로직 회로(450)는 어드레스 디코더(420), 전압 발생기(430) 및 리드 라이트 회로(440)와 연결될 수 있다. 제어 로직 회로(450)는 비휘발성 메모리(400)의 동작을 제어할 수 있다. 제어 로직 회로(450)은 스토리지 컨트롤러(200)로부터 제공된 제어 신호(CRTL) 및 커맨드(CMD)(예를 들어, 라이트 커맨드 및 리드 커맨드 등)에 응답하여 동작할 수 있다.

도 3은 도 1의 스토리지 컨트롤러와 비휘발성 메모리에 대한 블록도이다.

도 3을 참조하면, 스토리지 장치(10)는 스토리지 컨트롤러(200) 및 비휘발성 메모리(400)를 포함할 수 있다. 스토리지 장치(10)는 복수의 채널들(CH1~CHm)을 지원할 수 있고, 스토리지 컨트롤러(200) 및 비휘발성 메모리(400)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 스토리지 장치(10)는 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.

비휘발성 메모리(400)는 복수의 비휘발성 메모리 장치들(NVM11~NVMmn)을 포함할 수 있다. 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVM1n)은 웨이들(W11~W1n)을 통해 제1 채널(CH1)에 연결되고, 비휘발성 메모리 장치들(NVM21~NVM2n)은 웨이들(W21~W2n)을 통해 제2 채널(CH2)에 연결될 수 있다. 예시적인 실시 예에서, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 스토리지 컨트롤러(200)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

스토리지 컨트롤러(200)는 복수의 채널들(CH1~CHm)을 통해 비휘발성 메모리(400)와 신호들을 송수신할 수 있다. 예를 들어, 스토리지 컨트롤러(200)는 채널들(CH1~CHm)을 통해 커맨드들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 비휘발성 메모리(400)로 전송하거나, 비휘발성 메모리(400)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.

스토리지 컨트롤러(200)는 각각의 채널을 통해 해당 채널에 연결된 비휘발성 메모리 장치들 중 하나를 선택하고, 선택된 비휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 스토리지 컨트롤러(200)는 제1 채널(CH1)에 연결된 비휘발성 메모리 장치들(NVM11~NVM1n) 중 비휘발성 메모리 장치(NVM11)를 선택할 수 있다. 스토리지 컨트롤러(200)는 선택된 비휘발성 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 비휘발성 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.

스토리지 컨트롤러(200)는 서로 다른 채널들을 통해 비휘발성 메모리(400)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 스토리지 컨트롤러(200)는 제1 채널(CH1)을 통해 비휘발성 메모리(400)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 비휘발성 메모리(400)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 스토리지 컨트롤러(200)는 제1 채널(CH1)을 통해 비휘발성 메모리(400)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 비휘발성 메모리(400)로부터 데이터(DATAb)를 수신할 수 있다.

스토리지 컨트롤러(200)는 비휘발성 메모리(400)의 전반적인 동작을 제어할 수 있다. 스토리지 컨트롤러(200)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 비휘발성 메모리 장치들(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 스토리지 컨트롤러(200)는 제1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 비휘발성 메모리 장치들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.

비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 스토리지 컨트롤러(200)의 제어에 따라 동작할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 스토리지 컨트롤러(200)로 전송할 수 있다.

도 3에는 비휘발성 메모리(400)가 m개의 채널을 통해 스토리지 컨트롤러(200)와 통신하고, 비휘발성 메모리(400)가 각각의 채널에 대응하여 n개의 비휘발성 메모리 장치를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 비휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.

도 4는 도 2의 메모리 셀 어레이를 도시한 예시적인 회로도이다.

도 4를 참조하면, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)이 기판 상에 제1 방향(x) 및 제2 방향(y)으로 배치될 수 있다. 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)은 제3 방향(z)으로 연장된 형태를 가질 수 있다. 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)은 기판 상에, 또는 기판 내에 형성되는 공통 소스 라인(CSL: Common Source Line)에 공통으로 연결될 수 있다.

복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)의 제3 방향(z)으로의 최하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있으나, 공통 소스 라인(CSL)은 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)의 제3 방향(z)으로의 최하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)의 하단에 위치하는 것으로 한정되지 않는다. 또한, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)은 3 x 3 배열로 배치되는 것으로 본 도면에 도시되었으나, 메모리 셀 어레이(410)에 배치된 복수의 셀 스트링들의 배치 형태와 수가 이에 제한되는 것은 아니다.

몇몇 셀 스트링들(NS11, NS12, 및 NS13)은 제1 그라운드 선택 라인(GSL: Ground Select Line)(GSL1)과 연결될 수 있다. 몇몇 셀 스트링들(NS21, NS22, 및 NS23)은 제2 그라운드 선택 라인(GSL2)과 연결될 수 있다. 몇몇 셀 스트링들(NS31, NS32, 및 NS33)은 제3 그라운드 선택 라인(GSL3)과 연결될 수 있다.

또한, 몇몇 셀 스트링들(NS11, NS12, 및 NS13)은 제1 스트링 선택 라인(SSL: String Select Line)(SSL1)과 연결될 수 있다. 몇몇 셀 스트링들(NS21, NS22, 및 NS23)은 제2 스트링 선택 라인(SSL2)과 연결될 수 있다. 몇몇 셀 스트링들(NS31, NS32, 및 NS33)은 제3 스트링 선택 라인(SSL3)과 연결될 수 있다.

복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 스트링 선택 라인 각각과 연결되는 스트링 선택 트랜지스터(SST: String Select Transistor)를 포함할 수 있다. 또한, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 그라운드 선택 라인 각각과 연결되는 그라운드 선택 트랜지스터(GST: Ground Select Transistor)를 포함할 수 있다.

복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각의 그라운드 선택 트랜지스터의 일단은 공통 소스 라인(CSL)과 연결될 수 있다. 또한, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 그라운드 선택 트랜지스터와 스트링 선택 트랜지스터 사이에 복수의 메모리 셀들이 제3 방향(z)으로 차례로 적층될 수 있다. 본 도면엔 도시되지 않았으나, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 그라운드 선택 트랜지스터와 스트링 선택 트랜지스터 사이에 더미 셀들이 포함될 수 있다. 또한, 각 스트링에 포함된 스트링 선택 트랜지스터의 개수가 본 도면에 제한되는 것은 아니다.

예를 들어, 셀 스트링(NS11)은 제3 방향(z)으로의 최하단에 배치된 그라운드 선택 트랜지스터(GST11)와, 그라운드 선택 트랜지스터(GST11) 상의 제3 방향(z)으로 차례로 적층된 복수의 메모리 셀들(M11_1 내지 M11_8)과, 최상단 메모리 셀(M11_8) 상의 제3 방향(z)으로 적층된 스트링 선택 트랜지스터(SST11)를 포함할 수 있다. 또한, 셀 스트링(NS21)은 제3 방향(z)으로의 최하단에 배치된 그라운드 선택 트랜지스터(GST21)와, 그라운드 선택 트랜지스터(GST21) 상의 제3 방향(z)으로 차례로 적층된 복수의 메모리 셀들(M21_1 내지 M21_8)과, 최상단 메모리 셀(M21_8) 상의 제3 방향(z)으로 적층된 스트링 선택 트랜지스터(SST21)를 포함할 수 있다. 또한, 셀 스트링(NS31)은 제3 방향(z)으로의 최하단에 배치된 그라운드 선택 트랜지스터(GST31)와, 그라운드 선택 트랜지스터(GST31) 상의 제3 방향(z)으로 차례로 적층된 복수의 메모리 셀들(M31_1 내지 M31_8)과, 최상단 메모리 셀(M31_8) 상의 제3 방향(z)으로 적층된 스트링 선택 트랜지스터(SST31)를 포함할 수 있다. 이하, 다른 스트링의 구성도 이와 유사할 수 있다.

기판 또는 그라운드 선택 트랜지스터로부터 동일한 제3 방향(z)으로의 높이에 위치한 메모리 셀들은 각각의 워드 라인을 통해 전기적으로 공통으로 연결될 수 있다. 예를 들어, 메모리 셀들(M11_1, M21_1, 및 M31_1)이 형성된 높이의 메모리 셀들은 제1 워드 라인(WL1)과 연결될 수 있다. 또한, 메모리 셀들(M11_2, M21_2, 및 M31_2)이 형성된 높이의 메모리 셀들은 제2 워드 라인(WL2)과 연결될 수 있다. 이하, 제3 워드 라인(WL3) 내지 제8 워드 라인(WL8)과 연결되는 메모리 셀들의 배치 및 구조도 이와 유사하므로 설명을 생략한다.

복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각의 스트링 선택 트랜지스터의 일단은 비트 라인(BL1, BL2, 및 BL3)과 연결될 수 있다. 예를 들어, 스트링 선택 트랜지스터(ST11, SST21, 및 SST31)는 제2 방향(y)으로 연장되는 비트 라인(BL1)과 연결될 수 있다. 비트 라인(BL2, 및 BL3)과 연결되는 다른 스트링 선택 트랜지스터에 대한 설명도 이와 유사하므로 설명을 생략한다.

하나의 스트링(또는 그라운드) 선택 라인 및 하나의 워드 라인에 대응하는 메모리 셀들은 하나의 페이지를 형성할 수 있다. 쓰기 동작 및 읽기 동작은 각 페이지의 단위로 수행될 수 있다. 각 페이지의 각 메모리 셀들은 둘 이상의 비트들을 저장할 수도 있다. 각 페이지의 메모리 셀들에 기입되는 비트들은 논리 페이지들을 형성할 수 있다.

메모리 셀 어레이(410)는 3차원 메모리 어레이로 제공될 수 있다. 3차원 메모리 어레이는 기판(도시되지 않음) 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착될 수 있음을 의미한다.

도 5는 몇몇 실시예에 따른 메모리 시스템의 동작을 도시한 순서도이다. 도 6 내지 도 9는 도 5에 도시된 메모리 시스템의 동작을 설명하기 위한 도면들이다.

도 1 및 도 5를 참조하면, 호스트 장치(20)가 스토리지 컨트롤러(200)에 호스트 장치(20)의 명령을 처리할 컴퓨팅 네임 스페이스(CNS; Compute NameSpace)의 설정을 지시하는 설정 지시를 전송한다(S100).

그리고, 설정 지시를 수신한 스토리지 컨트롤러(200)는 스토리지 장치(10) 내에 호스트 장치(20)의 명령을 처리할 컴퓨팅 네임 스페이스(CNS)를 설정한다(S110).

도 6을 참조하면, 몇몇 실시예에서 이러한 컴퓨팅 네임 스페이스(CNS)는 커맨드 큐(510), 큐 컨트롤 엔진(520), DMA 엔진(530), 액셀레이터(540) 및 버퍼 메모리(550)를 포함할 수 있다. 하지만 실시예들이 이에 제한되는 것은 아니고, 필요에 따라 도시된 컴퓨팅 네임 스페이스(CNS)의 일부 구성 요소가 생략될 수도 있고, 필요에 따라 도시되지 않은 구성 요소가 컴퓨팅 네임 스페이스(CNS)에 추가될 수도 있다.

예를 들어, 몇몇 실시예에서, 컴퓨팅 네임 스페이스(CNS)는 커맨드 큐(510), DMA 엔진(530) 및 액셀레이터(540)를 포함하도록 설정될 수도 있다.

커맨드 큐(510)는 호스트 장치(20)로부터 제공받은 액셀레이터(540)를 구동시키기 위한 실행 커맨드(execution command)를 저장할 수 있다. 몇몇 실시예에서, 이러한 실행 커맨드는 예를 들어, NVMe(Non Volatile Memory express) 표준을 따르는 실행 커맨드 일 수 있다. 몇몇 실시예에서, 이러한 실행 커맨드는 NVMe TP(Technical Proposal) 4091(NVMe TP 4091 Computational Programs Command Set Specification)을 따르는 실행 커맨드일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

커맨드 큐(510)는 호스트 장치(20)로부터 제공받은 실행 커맨드를 순차적으로 저장하고, 예를 들어, 선입 선출(FIFO) 방식에 따라 저장된 실행 커맨드를 출력할 수 있다.

몇몇 실시예에서, 커맨드 큐(510)는 예를 들어, 버퍼 메모리(도 1의 216) 내에 구성될 수 있다. 몇몇 실시예에서, 커맨드 큐(510)는 SRAM을 이용하여 버퍼 메모리(도 1의 216)를 구현함으로써 구현될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

큐 컨트롤 엔진(520)은 커맨드 큐(510)에 저장된 실행 커맨드들을 관리할 수 있다. 큐 컨트롤 엔진(520)은 커맨드 큐(510)에 저장된 실행 커맨드를 페치(fetch)하고, 액셀레이터(540)가 페치된 실행 커맨드에 따른 연산을 수행할 수 있도록 액셀레이터(540)를 제어할 수 있다.

큐 컨트롤 엔진(520)은 액셀레이터(540)가 유휴(idle) 상태 또는 연산 처리 여력이 있는 상태에 있다고 판단되면, 액셀레이터(540)가 커맨드 큐(510)에 저장된 실행 커맨드에 따른 연산을 처리하도록 액셀레이터(540)를 제어할 수 있다.

몇몇 실시예에서, 큐 컨트롤 엔진(520)은 커맨드 큐(510)를 원형 큐(circular queue)로 관리하고, 큐 인덱스가 증가하면 새로운 실행 커맨드가 저장되었다고 인식할 수 있다.

몇몇 실시예에서, 큐 컨트롤 엔진(520)은 도 1의 스토리지 컨트롤러(200) 내의 큐 컨트롤 엔진(220)의 형태로 구현될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

DMA 엔진(530)은 액셀레이터가 실행 커맨드에 따른 연산을 처리할 수 있도록 버퍼 메모리(550)로부터 데이터를 리드 또는 페치(fetch)할 수 있다. 몇몇 실시예에서, DMA 엔진(530)은 도 1의 스토리지 컨트롤러(200) 내의 DMA 엔진(219)의 형태로 구현될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

액셀레이터(540)는 예를 들어, FPGA 형태로(FPGA를 이용하여) 구현될 수 있으며, 큐 컨트롤 엔진(520)의 제어에 따라 실행 커맨드에 따른 연산을 처리할 수 있다. 몇몇 실시예에서, 도 1의 FPGA(100)는 이러한 액셀레이터(540)를 구현하는데 이용될 수 있다. 몇몇 실시예에서, 액셀레이터(540)는 복수 개가 배치될 수 있으며, 각 액셀레이터(540)는 서로 다른 컴퓨팅 네임 스페이스(CNS)를 설정하는데 이용될 수 있다.

버퍼 메모리(550)는 액셀레이터(540)가 실행 커맨드에 따른 연산을 처리하는데 필요한 데이터를 제공하고, 액셀레이터(540)의 연산 처리 결과를 저장할 수 있다. 몇몇 실시예에서, 이러한 버퍼 메모리(550)는 예를 들어, DRAM으로 구현될 수 있다. 몇몇 실시예에서, 버퍼 메모리(550)는 도 1의 버퍼 메모리(300)을 이용하여 구현될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

이상에서는 커맨드 큐(510), 큐 컨트롤 엔진(520), DMA 엔진(530), 액셀레이터(540)이 하드웨어 형태로 구현된 실시예를 설명하였으나, 실시예들이 이에 제한되는 것은 아니다. 필요에 따라, 커맨드 큐(510), 큐 컨트롤 엔진(520), DMA 엔진(530), 액셀레이터(540) 중 적어도 하나는 소프트웨어로 구현되어 동작할 수도 있다.

이처럼 설정 지시를 수신한 스토리지 컨트롤러(200)는 설정 지시에 응답하여, 스토리지 장치(10) 내의 필요한 연산 자원들(computational resources)을 호스트 장치(20)의 명령을 처리할 컴퓨팅 네임 스페이스(CNS)로 설정할 수 있다. 이러한 컴퓨팅 네임 스페이스(CNS)는 NVMe 표준에 따른 컴퓨팅 네임 스페이스(CNS)일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

또한, 이러한 컴퓨팅 네임 스페이스(CNS)는 호스트 장치(20)의 명령을 처리하는데 필요한 스토리지 장치(10) 내의 연산 자원들의 집합을 의미하는 것으로, 비휘발성 메모리(도 1의 400)의 영역을 구분하여 관리하는 NVM 네임스페이스나, 버퍼 메모리(도 1의 300)의 영역을 구분하여 관리하는 메모리 네임스페이스와는 구분되는 다른 개념이다.

다음 도 1 및 도 5를 참조하면, 컴퓨팅 네임 스페이스(CNS) 설정을 완료한 스토리지 컨트롤러(200)는 호스트 장치(20)에 컴퓨팅 네임 스페이스(CNS)의 설정이 완료되었음을 응답한다(S120).

다음, 호스트 장치(20)가 설정된 컴퓨팅 네임 스페이스(CNS)에서 사용할 프로그램을 로드할 것을 스토리지 컨트롤러(200)에 지시한다(S130). 그리고, 이에 응답하여, 스토리지 컨트롤러(200)는 프로그램을 설정된 컴퓨팅 네임 스페이스(CNS)에 로드하고(S140), 프로그램 로드가 완료되었음을 호스트 장치(20)에 응답한다(S150).

예를 들어, 도 7을 참조하면, 호스트 장치(20)는 스토리지 컨트롤러(200)에 컴퓨팅 네임 스페이스(CNS1)의 0번 슬롯에 프로그램을 로드할 것을 지시한다(S130). 이에 응답하여, 스토리지 컨트롤러(200)는 프로그램을 컴퓨팅 네임 스페이스(CNS1)의 0번 슬롯에 로드하고(S140), 프로그램 로드가 완료되었음을 호스트 장치(20)에 응답한다(S150).

도시된 컴퓨팅 네임 스페이스들(CNS1, CNS2)은 스토리지 장치(10) 내의 연산 자원들(computational resources)을 이용하여 정의된 것으로, 앞서 설명한 것과 같이 비휘발성 메모리(NVM)의 영역을 구분하여 관리하는 NVM 네임스페이스들(NVM NS1, NVM NS2)나, 버퍼 메모리의 영역을 구분하여 관리하는 메모리 네임스페이스들(MNS1, MNS2)과는 구분되는 개념이다.

다음, 도 1 및 도 5를 참조하면, 호스트 장치(20)가 로드된 프로그램을 활성화할 것을 스토리지 컨트롤러(200)에 지시한다(S160). 그리고, 이에 응답하여, 스토리지 컨트롤러(200)는 로드된 프로그램을 활성화하고(S170), 프로그램 활성화가 완료되었음을 호스트 장치(20)에 응답한다(S180).

예를 들어, 도 8을 참조하면, 호스트 장치(20)는 스토리지 컨트롤러(200)에 컴퓨팅 네임 스페이스(CNS1)의 0번 슬롯에 로드된 프로그램을 활성화할 것을 지시한다(S160). 만약, 컴퓨팅 네임 스페이스(CNS1)의 0번 슬롯과 1번 슬롯에 모두 프로그램이 로드된 상태라면, 호스트 장치(20)는 스토리지 컨트롤러(200)에 컴퓨팅 네임 스페이스(CNS1)의 0번 슬롯과 1번 슬롯 중 어느 하나에 로드된 프로그램을 활성화할 것을 지시할 수도 있다.

컴퓨팅 네임 스페이스(CNS1)의 0번 슬롯에 로드된 프로그램 활성화 지시에 응답하여, 스토리지 컨트롤러(200)는 프로그램을 컴퓨팅 네임 스페이스(CNS1)의 0번 슬롯에 로드된 프로그램을 활성화하고(S170), 프로그램 활성화가 완료되었음을 호스트 장치(20)에 응답한다(S180).

다음, 도 1 및 도 5를 참조하면, 호스트 장치(20)가 활성화된 프로그램을 이용하는 실행 커맨드들을 스토리지 컨트롤러(200)에 전송한다(S190). 이에 응답하여, 스토리지 컨트롤러(200)는 수신한 실행 커맨드들에 따른 연산을 처리하고(S200), 실행 커맨드들에 따른 연산 처리가 완료되었음을 호스트 장치(20)에 응답한다(S210).

예를 들어, 도 9를 참조하면, 호스트 장치(20)로부터 수신된 실행 커맨드는 커맨드 큐(510)에 저장되고, 큐 컨트롤 엔진(520)은 커맨드 큐(510)에 저장된 실행 커맨드를 페치한다(S201).

그리고, 큐 컨트롤 엔진(520)은 페치된 실행 커맨드에 따른 연산을 액셀레이터(540)가 처리할 수 있도록 DMA 엔진(530)을 제어한다(S202). DMA 엔진(530)이 버퍼 메모리(예를 들어, 도 1의 버퍼 메모리(300)에 대응될 수 있으며, 이하, DRAM으로 지칭한다)와 액셀레이터(540)를 제어하여(S203), DRAM에 저장된 입력 데이터(IDATA)가 액셀레이터(540)에 제공된다(S204).

이후, 액셀레이터(540)는 입력 데이터(IDATA)에 대해 페치된 실행 커맨드에 따른 연산을 처리하고, 그 결과인 처리 데이터(PDATA)를 DRAM에 저장한다(S205). 이 때 액셀레이터(540)는 앞서 컴퓨팅 네임스페이스에 활성화된 프로그램을 이용하여 페치된 실행 커맨드에 따른 연산을 처리할 수 있다. 액셀레이터(540)가 처리하는 연산은 예를 들어, 데이터 압축, 데이터 압축 해제, 데이터 필터링, 데이터 값 비교 등을 들 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

여기서, DRAM에 저장된 입력 데이터(IDATA)는 비휘발성 메모리(도 1의 400)에 저장된 데이터 중 연산 처리에 필요한 데이터가 DRAM에 로드된 것일 수 있다. 그리고, 몇몇 실시예에서, DRAM에 저장된 처리 데이터(PDATA)는 필요에 따라 다시 비휘발성 메모리(도 1의 400)에 저장될 수 있다.

도 10은 몇몇 실시예에 따른 메모리 시스템의 동작을 도시한 순서도이다. 도 11 내지 도 14는 도 10에 도시된 메모리 시스템의 동작을 설명하기 위한 도면들이다.

도 1 및 도 10을 참조하면, 본 실시예에서, 호스트 장치는 제1 가상 머신(21)과 제2 가산 머신(22)을 포함할 수 있다. 즉, 본 실시예에서는 각각의 가상 머신(21, 22)이 호스트 장치의 역할을 수행할 수 있다.

도 1 및 도 10을 참조하면, 제1 테넌트(tenant)와 연관되는 제1 가상 머신(21)이 스토리지 컨트롤러(200)에 제1 가상 머신(21)의 명령을 처리할 제1 컴퓨팅 네임 스페이스(CNS1)의 설정을 지시하는 설정 지시를 전송한다(S300).

도 1 및 도 11을 참조하면, 설정 지시를 수신한 스토리지 컨트롤러(200)는 스토리지 장치(10) 내에 제1 가상 머신(21)의 명령을 처리할 제1 컴퓨팅 네임 스페이스(CNS1)를 설정한다. 몇몇 실시예에서, 이러한 제1 컴퓨팅 네임 스페이스(CNS1)는 커맨드 큐(510a), 큐 컨트롤 엔진(520a), DMA 엔진(530a), 액셀레이터(540a) 및 버퍼 메모리(550)를 포함할 수 있다.

몇몇 실시예에서, 제1 컴퓨팅 네임 스페이스(CNS1)는 큐 컨트롤 엔진(520a)과 버퍼 메모리(550)를 제외하고, 커맨드 큐(510a), DMA 엔진(530a), 액셀레이터(540a)를 포함하는 것으로 설정될 수도 있다.

이 때, 커맨드 큐(510a)는 제1 가상 머신(21)으로부터 제공되는 실행 커맨드들을 저장하며, 제1 컴퓨팅 네임 스페이스(CNS1)들의 구성 요소들은 제1 가상 머신(21)으로부터 수신되는 실행 커맨드들에 따른 연산을 처리하는데 이용된다.

다음 도 1 및 도 10을 참조하면, 제1 컴퓨팅 네임 스페이스(CNS1) 설정을 완료한 스토리지 컨트롤러(200)는 제1 가상 머신(21)에 제1 컴퓨팅 네임 스페이스(CNS1)의 설정이 완료되었음을 응답한다. 이하, 앞서 설명한 응답 신호들(도 5의 S120, S150, S180, S210)은 설명의 간결화를 위해 중복된 설명을 생략한다. 그리고, 도 5를 참조하여 전술한 설명으로 충분히 유추 가능한 동작들에 대해서는 도 10에서 그 상세한 도시를 생략하였다.

다음, 제2 테넌트와 연관되는 제2 가상 머신(22)이 스토리지 컨트롤러(200)에 제2 가상 머신(22)의 명령을 처리할 제2 컴퓨팅 네임 스페이스(CNS2)의 설정을 지시하는 설정 지시를 전송한다(S310).

도 1 및 도 11을 참조하면, 설정 지시를 수신한 스토리지 컨트롤러(200)는 스토리지 장치(10) 내에 제2 가상 머신(22)의 명령을 처리할 제2 컴퓨팅 네임 스페이스(CNS2)를 설정한다. 몇몇 실시예에서, 이러한 제2 컴퓨팅 네임 스페이스(CNS2)는 커맨드 큐(510b), 큐 컨트롤 엔진(520b), DMA 엔진(530b), 액셀레이터(540b) 및 버퍼 메모리(550)를 포함할 수 있다.

몇몇 실시예에서, 제2 컴퓨팅 네임 스페이스(CNS2)는 큐 컨트롤 엔진(520b)과 버퍼 메모리(550)를 제외하고, 커맨드 큐(510b), DMA 엔진(530b), 액셀레이터(540b)를 포함하는 것으로 설정될 수도 있다.

이 때, 커맨드 큐(510b)는 제2 가상 머신(22)으로부터 제공되는 실행 커맨드들을 저장하며, 제2 컴퓨팅 네임 스페이스(CNS2)들의 구성 요소들은 제2 가상 머신(22)으로부터 수신되는 실행 커맨드들에 따른 연산을 처리하는데 이용된다.

다음, 도 1 및 도 10을 참조하면, 제1 가상 머신(21)이 제1 컴퓨팅 네임 스페이스(CNS1)에서 사용할 제1 프로그램을 로드할 것을 스토리지 컨트롤러(200)에 지시한다(S320). 그리고, 제2 가상 머신(22)이 제2 컴퓨팅 네임 스페이스(CNS2)에서 사용할 제2 프로그램을 로드할 것을 스토리지 컨트롤러(200)에 지시한다(S330).

예를 들어, 도 12를 참조하면, 제1 가상 머신(21)은 스토리지 컨트롤러(200)에 제1 컴퓨팅 네임 스페이스(CNS1)의 0번 슬롯에 제1 프로그램(PRG1)을 로드할 것을 지시하고, 이에 응답하여, 스토리지 컨트롤러(200)는 제1 프로그램(PRG1)을 제1 컴퓨팅 네임 스페이스(CNS1)의 0번 슬롯에 로드하고, 제1 프로그램(PRG1) 로드가 완료되었음을 제1 가상 머신(21)에 응답할 수 있다.

그리고, 제2 가상 머신(22)은 스토리지 컨트롤러(200)에 제2 컴퓨팅 네임 스페이스(CNS2)의 0번 슬롯에 제2 프로그램(PRG2)을 로드할 것을 지시하고, 이에 응답하여, 스토리지 컨트롤러(200)는 제2 프로그램(PRG2)을 제2 컴퓨팅 네임 스페이스(CNS2)의 0번 슬롯에 로드하고, 제2 프로그램(PRG2) 로드가 완료되었음을 제2 가상 머신(22)에 응답할 수 있다.

다음 도 1 및 도 10을 참조하면, 제1 가상 머신(21)이 스토리지 컨트롤러(200)에 제1 컴퓨팅 네임 스페이스(CNS1)에 로드된 제1 프로그램(PRG1)을 활성화할 것을 지시한다(S340). 그리고, 제2 가상 머신(22)이 스토리지 컨트롤러(200)에 제2 컴퓨팅 네임 스페이스(CNS2)에 로드된 제2 프로그램(PRG2)을 활성화할 것을 지시한다(S350).

그리고, 예를 들어, 제1 가상 머신(21)과 제2 가상 머신(22) 중 적어도 하나가 활성화된 제1 프로그램과 제2 프로램을 이용하는 퓨즈 실행 커맨드를 스토리지 컨트롤러(200)에 전송한다(S360).

예를 들어, 도 13을 참조하면, 퓨즈 실행 커맨드는 각 실행 커맨드들(CMD1, CMD2, CMD3, CMD4)에 포함된 퓨즈 비트(FBIT)를 참조하여 식별될 수 있다. 예를 들어, 실행 커맨드(CMD1)와 실행 커맨드(CMD4)의 퓨즈 비트(FBIT)는 그 비트 값이 0이므로 서로 단독으로 처리되는 실행 커맨드들이고, 실행 커맨드(CMD2)와 실행 커맨드(CMD3)의 퓨즈 비트(FBIT)는 그 비트 값이 1이므로 서로 연관되어 처리되는 퓨즈 실행 커맨드들일 수 있다.

몇몇 실시예에서, 퓨즈 실행 커맨드는 각 실행 커맨드들(CMD1, CMD2, CMD3, CMD4)에 포함된 퓨즈 비트(FBIT)를 다른 방식으로 참조하여 식별될 수도 있다. 예를 들어, 실행 커맨드의 퓨즈 비트(FBIT)의 비트 값이 0인 경우, 해당 실행 커맨드를 단독으로 처리되는 실행 커맨드로 식별하고, 실행 커맨드의 퓨즈 비트(FBIT)의 비트 값이 1인 경우, 이후에 제공되는 n(n은 자연수) 개의 실행 커맨드를 퓨즈 실행 커맨드로 인식할 수도 있다.

즉, 퓨즈 실행 커맨드는 각 실행 커맨드들(CMD1, CMD2, CMD3, CMD4)에 포함된 퓨즈 비트(FBIT)를 참조하여 식별될 뿐, 그 구체적인 식별 방법이 도시된 실시예에 제한되지 않는다.

실행 커맨드(CMD2)와 실행 커맨드(CMD3)를 포함하는 퓨즈 실행 커맨드는, 실행 커맨드(CMD2)에 따른 연산이 처리되어야할 제1 컴퓨팅 네임 스페이스(CNS1)에서 제1 프로그램(PRG1)을 이용하여 제1 연산을 처리한 후, 그 연산 결과에 대해 실행 커맨드(CMD3)에 따른 연산이 처리되어야할 제2 컴퓨팅 네임 스페이스(CNS2)에서 제2 프로그램(PRG2)을 이용하여 제2 연산을 처리할 것을 지시하는 실행 커맨드일 수 있다.

예를 들어, 실행 커맨드(CMD2)가 데이터 복호화에 관한 커맨드이고, 실행 커맨드(CMD3)가 데이터 필터링에 관한 커맨드일 때, 실행 커맨드(CMD2)와 실행 커맨드(CMD3)를 포함하는 퓨즈 실행 커맨드는, 제1 컴퓨팅 네임 스페이스(CNS1)에서 데이터 복호화와 관련된 제1 프로그램(PRG1)을 이용하여 데이터 복호화를 수행한 후, 복호화된 데이터에 대해 제2 컴퓨팅 네임 스페이스(CNS2)에서 미리 정한 기준에 따라 데이터를 필터링하는 제2 프로그램(PRG2)을 이용하여 데이터를 필터링할 것을 지시하는 실행 커맨드일 수 있다.

다음 도 1 및 도 10을 참조하면, 스토리지 컨트롤러(200)는 제1 프로그램(PRG1)이 활성화된 제1 컴퓨팅 네임 스페이스(CNS1)와, 제2 프로그램(PRG2)이 활성화된 제2 컴퓨팅 네임 스페이스(CNS2)를 이용하여 수신된 퓨즈 실행 커맨드에 따른 연산을 처리한다(S370).

예를 들어, 도 14를 참조하면, 실행 커맨드(CMD2)가 커맨드 큐(510a)에 저장되고, 실행 커맨드(CMD3)가 커맨드 큐(510b)에 저장된다.

큐 컨트롤 엔진(520a)은 커맨드 큐(510a)에 저장된 실행 커맨드(CMD2)에 따른 연산을 처리하도록 DMA 엔진(530a)을 제어한다. 이에 따라, 버퍼 메모리(550)에 저장된 입력 데이터(IDATA)가 액셀레이터(540a)의 입력 버퍼(SR1)에 전송된다(S372). 액셀레이터(540a)는 실행 커맨드(CMD2)에 따른 연산을 처리하고 그 결과를 출력 버퍼(SR2)에 출력하며, 출력 버퍼(SR2)에 저장된 데이터는 예를 들어, DMA 엔진(530a)의 제어에 의해, 플로우 컨트롤러(221)의 버퍼 메모리(221a)에 전송된다(S373).

큐 컨트롤 엔진(520b)은 커맨드 큐(510b)에 저장된 실행 커맨드(CMD3)에 따른 연산을 처리하도록 DMA 엔진(530b)을 제어한다. DMA 엔진(530b)은 플로우 컨트롤러(221)의 버퍼 메모리(221a)에 저장된 데이터(실행 커맨드(CMD2)에 따른 연산이 처리된 데이터)의 양이 미리 정한 범위를 초과하면, 플로우 컨트롤러(221)의 버퍼 메모리(221a)에 저장된 데이터를 액셀레이터(540b)의 입력 버퍼(SR3)에 전송한다(S374). 몇몇 실시예에서, DMA 엔진(530b)은 플로우 컨트롤러(221)의 버퍼 메모리(221a)에 데이터가 가득차면, 플로우 컨트롤러(221)의 버퍼 메모리(221a)에 저장된 데이터를 액셀레이터(540b)의 입력 버퍼(SR3)에 전송할 수 있다. 또한 몇몇 실시예에서, 플로우 컨트롤러(221)가 버퍼 메모리(221a)에 저장된 데이터의 양이 미리 정한 범위를 초과하면, 버퍼 메모리(221a)에 저장된 데이터를 액셀레이터(540b)의 입력 버퍼(SR3)에 전송할 수도 있다.

액셀레이터(540b)는 실행 커맨드(CMD3)에 따른 연산을 처리하고 그 결과를 출력 버퍼(SR4)에 출력하며, 출력 버퍼(SR4)에 저장된 데이터는 예를 들어, DMA 엔진(530b)의 제어에 의해, 버퍼 메모리(550)에 처리 데이터(PDATA) 형태로 저장된다(S375).

예를 들어, 실행 커맨드(CMD2)가 데이터 복호화 커맨드이고, 실행 커맨드(CMD3)가 데이터 필터링 커맨드인 경우, 버퍼 메모리(550)에 저장된 암호화된 상태의 입력 데이터(IDATA)(이러한 입력 데이터는 예를 들어, 비휘발성 메모리(도 1의 400)으로부터 전송된 데이터일 수 있다)는 액셀레이터(540a)에 의해 복호화되어 플로우 컨트롤러(221)의 버퍼 메모리(221a)에 저장되고, 복호화된 데이터는 액셀레이터(540b)에 의해 미리 정한 기준으로 필터링되어 복호화되고 필터링된 데이터가 버퍼 메모리(550)에 처리 데이터(PDATA) 형태로 저장될 수 있다.

몇몇 실시예에서, 버퍼 메모리(550)는 DRAM을 포함할 수 있다. 그리고, 액셀레이터(540a)의 입력 버퍼(SR1)와 출력 버퍼(SR2), 액셀레이터(540b)의 입력 버퍼(SR3)와 출력 버퍼(SR3) 및 플로우 컨트롤러(221)의 버퍼 메모리(221a)는 SRAM을 포함할 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니다.

도 15는 몇몇 실시예에 따른 메모리 시스템의 효과를 설명하기 위한 도면이다.

도 15는 앞서 설명한 메모리 시스템과 다른 메모리 시스템에서 퓨즈 실행 커맨드에 따른 연산을 처리하는 동작을 도시한 도면이다. 도 15를 참조하면, 앞서 설명한 메모리 시스템과 다른 메모리 시스템에서는, 버퍼 메모리(982)에 저장된 입력 데이터(IDATA)가 액셀레이터(980)에 의해 제1 연산에 따른 처리가 수행된 후, 그 결과가 버퍼 메모리(982)에 중간 데이터(MDATA) 형태로 저장된다. 그리고, 버퍼 메모리(982)에 저장된 중간 데이터(MDATA)가 액셀레이터(981)에 의해 제2 연산에 따른 처리가 수행된 후, 그 결과가 버퍼 메모리(982)에 처리 데이터(PDATA) 형태로 저장된다. 즉, 퓨즈 실행 커맨드에 포함된 실행 커맨드의 개수가 m(m은 2이상의 자연수) 개라면, 최소 2m 번의 DRAM으로 이루어진 버퍼 메모리(982) 액세스가 필요하다.

이러한 과도한 버퍼 메모리(982) 액세스는 연산 스토리지 장치의 연산 성능에 악영향을 주어 연산 스토리지 장치의 동작 성능을 떨어트린다. 반면, 본 실시예에 따른 연산 스토리지 장치에서는 버퍼 메모리(982)에 중간 데이터(MDATA) 형태로 데이터가 저장되거가 버퍼 메모리(982)로부터 중간 데이터(MDATA)를 리드할 필요가 없기 때문에, 연산 스토리지 장치의 동작 성능이 향상될 수 있다.

도 16 내지 도 19는 몇몇 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면들이다. 이하에서는 앞서 설명한 실시예와 중복된 설명은 생략하고 차이점을 위주로 설명한다.

도 16을 참조하면, 본 실시예에 따른 메모리 시스템(2)의 플로우 컨트롤러(222)는 제1 버퍼 메모리(222a)와 제2 버퍼 메모리(222b)를 포함할 수 있다.

이러한 메모리 시스템(2)의 동작을 설명하면 다음과 같다.

DMA 엔진(530a)이 버퍼 메모리(550)를 제어하여(S401), 버퍼 메모리(550)에 저장된 입력 데이터(IDATA)가 액셀레이터(540a)의 입력 버퍼(SR1)에 전송된다(S402). 액셀레이터(540a)는 입력 버퍼(SR1)에 저장된 데이터에 대해 제1 실행 커맨드에 따른 연산을 처리하고 그 결과를 출력 버퍼(SR2)에 출력하며, 출력 버퍼(SR2)에 저장된 데이터는 예를 들어, DMA 엔진(530a)의 제어에 의해, 플로우 컨트롤러(222)의 제1 버퍼 메모리(222a)에 전송된다(S403). 이에 따라, 도 17에 도시된 것과 같이, 제1 버퍼 메모리(222a)에 데이터가 순차적으로 저장된다.

DMA 엔진(530a) 또는 플로우 컨트롤러(222)는 제1 버퍼 메모리(222a)에 저장된 데이터의 양이 미리 정한 범위를 초과하면(예를 들어, 제1 버퍼 메모리(222a)가 가득차면), 제1 버퍼 메모리(222a)에 저장된 데이터를 액셀레이터(540b)의 입력 버퍼(SR3)에 전송한다(S404). 그리고 동시에, 액셀레이터(540a)의 출력 버퍼(SR2)에 저장된 데이터가 예를 들어, DMA 엔진(530a)의 제어에 의해, 플로우 컨트롤러(222)의 제2 버퍼 메모리(222b)에 전송된다. 즉, 도 18에 도시된 것과 같이, 제1 버퍼 메모리(222a)에 저장된 데이터가 액셀레이터(540b)의 입력 버퍼(SR3)에 전송되는 동작과, 제2 버퍼 메모리(222b)에 액셀레이터(540a)의 출력 버퍼(SR2)로부터 전송된 데이터가 저장되는 동작이 동시에 수행될 수 있다.

이후, DMA 엔진(530a) 또는 플로우 컨트롤러(222)는 제2 버퍼 메모리(222b)에 저장된 데이터의 양이 미리 정한 범위를 초과하면(예를 들어, 제2 버퍼 메모리(222b)가 가득차면), 버퍼 메모리(222b)에 저장된 데이터를 액셀레이터(540b)의 입력 버퍼(SR3)에 전송한다. 그리고 동시에, 액셀레이터(540a)의 출력 버퍼(SR2)에 저장된 데이터가 예를 들어, DMA 엔진(530a)의 제어에 의해, 플로우 컨트롤러(222)의 제1 버퍼 메모리(222a)에 전송된다. 즉, 도 19에 도시된 것과 같이, 제2 버퍼 메모리(222b)에 저장된 데이터가 액셀레이터(540b)의 입력 버퍼(SR3)에 전송되는 동작과, 제1 버퍼 메모리(222a)에 액셀레이터(540a)의 출력 버퍼(SR2)로부터 전송된 데이터가 저장되는 동작이 동시에 수행될 수 있다.

다음, 액셀레이터(540b)는 입력 버퍼(SR3)에 저장된 데이터에 대해 제2 실행 커맨드에 따른 연산을 처리하고 그 결과를 출력 버퍼(SR4)에 출력하며, 출력 버퍼(SR4)에 저장된 데이터는 예를 들어, DMA 엔진(530b)의 제어에 의해, 버퍼 메모리(550)에 처리 데이터(PDATA) 형태로 저장된다(S405).

즉, 본 실시예에서는 플로우 컨트롤러(222)의 제1 및 제2 버퍼 메모리(222a, 222b)가 스위칭하면서 데이터를 전달함으로써 실제 필요한 버퍼 메모리 양보다 작은 양으로 필요한 동작을 빠른 시간 안에 수행할 수 있다.

도 20은 몇몇 실시예에 따른 스토리지 장치를 포함하는 데이터 센터에 대한 도면이다.

도 20을 참조하면, 데이터 센터(3000)는 각종 데이터를 모아두고 서비스를 제공하는 시설로서, 데이터 스토리지 센터라고 지칭될 수도 있다. 데이터 센터(3000)는 검색 엔진 및 데이터 베이스 운용을 위한 시스템일 수 있으며, 은행 등의 기업 또는 정부기관에서 사용되는 컴퓨팅 시스템일 수 있다. 데이터 센터(3000)는 애플리케이션 서버들(3100 내지 3100n) 및 스토리지 서버들(3200 내지 3200m)을 포함할 수 있다. 애플리케이션 서버들(3100 내지 3100n)의 개수 및 스토리지 서버들(3200 내지 3200m)의 개수는 실시예에 따라 다양하게 선택될 수 있고, 애플리케이션 서버들(3100 내지 3100n)의 개수 및 스토리지 서버들(3200 내지 3200m)의 개수는 서로 다를 수 있다.

애플리케이션 서버(3100) 또는 스토리지 서버(3200)는 프로세서(3110, 3210) 및 메모리(3120, 3220) 중 적어도 하나를 포함할 수 있다. 스토리지 서버(3200)를 예시로 설명하면, 프로세서(3210)는 스토리지 서버(3200)의 전반적인 동작을 제어할 수 있고, 메모리(3220)에 액세스하여 메모리(3220)에 로딩된 명령어 및/또는 데이터를 실행할 수 있다. 메모리(3220)는 DDR SDRAM(Double Data Rate Synchronous DRAM), HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube), DIMM(Dual In-line Memory Module), Optane DIMM 및/또는 NVMDIMM(Non-Volatile DIMM)일 수 있다. 실시예에 따라, 스토리지 서버(3200)에 포함되는 프로세서(3210)의 개수 및 메모리(3220)의 개수는 다양하게 선택될 수 있다. 일 실시예에서, 프로세서(3210)와 메모리(3220)는 프로세서-메모리 페어를 제공할 수 있다. 일 실시예에서, 프로세서(3210)와 메모리(3220)의 개수는 서로 다를 수도 있다. 프로세서(3210)는 단일 코어 프로세서 또는 다중 코어 프로세서를 포함할 수 있다. 스토리지 서버(3200)에 대한 상기 설명은, 애플리케이션 서버(3100)에도 유사하게 적용될 수 있다. 실시예에 따라, 애플리케이션 서버(3100)는 스토리지 장치(3150)를 포함하지 않을 수도 있다. 스토리지 서버(3200)는 적어도 하나 이상의 스토리지 장치(3250)를 포함할 수 있다. 스토리지 서버(3200)에 포함되는 스토리지 장치(3250)의 개수는 실시예에 따라 다양하게 선택될 수 있다.

몇몇 실시예에서, 스토리지 장치(3250)는 도 1 내지 도 19를 참조하여 설명한 스토리지 장치(10)를 포함할 수 있다.

애플리케이션 서버들(3100 내지 3100n) 및 스토리지 서버들(3200 내지 3200m)은 네트워크(3300)를 통해 서로 통신할 수 있다. 네트워크(3300)는 FC(Fiber Channel) 또는 이더넷(Ethernet) 등을 이용하여 구현될 수 있다. 이 때, FC는 상대적으로 고속의 데이터 전송에 사용되는 매체이며, 고성능/고가용성을 제공하는 광 스위치를 사용할 수 있다. 네트워크(3300)의 액세스 방식에 따라 스토리지 서버들(3200 내지 3200m)은 파일 스토리지, 블록 스토리지, 또는 오브젝트 스토리지로서 제공될 수 있다.

일 실시예에서, 네트워크(3300)는 SAN(Storage Area Network)와 같은 스토리지 전용 네트워크일 수 있다. 예를 들어, SAN은 FC 네트워크를 이용하고 FCP(FC Protocol)에 따라 구현된 FC-SAN일 수 있다. 다른 예를 들어, SAN은 TCP/IP 네트워크를 이용하고 iSCSI(SCSI over TCP/IP 또는 Internet SCSI) 프로토콜에 따라 구현된 IP-SAN일 수 있다. 다른 실시예에서, 네트워크(3300)는 TCP/IP 네트워크와 같은 일반 네트워크일 수 있다. 예를 들어, 네트워크(3300)는 FCoE(FC over Ethernet), NAS(Network Attached Storage), NVMe-oF(NVMe over Fabrics) 등의 프로토콜에 따라 구현될 수 있다.

이하에서는, 애플리케이션 서버(3100) 및 스토리지 서버(3200)를 중심으로 설명하기로 한다. 애플리케이션 서버(3100)에 대한 설명은 다른 애플리케이션 서버(3100n)에도 적용될 수 있고, 스토리지 서버(3200)에 대한 설명은 다른 스토리지 서버(3200m)에도 적용될 수 있다.

애플리케이션 서버(3100)는 사용자 또는 클라이언트가 저장 요청한 데이터를 네트워크(3300)를 통해 스토리지 서버들(3200 내지 3200m) 중 하나에 저장할 수 있다. 또한, 애플리케이션 서버(3100)는 사용자 또는 클라이언트가 독출 요청한 데이터를 스토리지 서버들(3200 내지 3200m) 중 하나로부터 네트워크(3300)를 통해 획득할 수 있다. 예를 들어, 애플리케이션 서버(3100)는 웹 서버 또는 DBMS(Database Management System) 등으로 구현될 수 있다.

애플리케이션 서버(3100)는 네트워크(3300)를 통해 다른 애플리케이션 서버(3100n)에 포함된 메모리(3120n) 또는 스토리지 장치(3150n)에 액세스할 수 있고, 또는 네트워크(3300)를 통해 스토리지 서버들(3200-3200m)에 포함된 메모리들(3220-3220m) 또는 스토리지 장치(3250-3250m)에 액세스할 수 있다. 이로써, 애플리케이션 서버(3100)는 애플리케이션 서버들(3100-3100n) 및/또는 스토리지 서버들(3200-3200m)에 저장된 데이터에 대해 다양한 동작들을 수행할 수 있다. 예를 들어, 애플리케이션 서버(3100)는 애플리케이션 서버들(3100-3100n) 및/또는 스토리지 서버들(3200-3200m) 사이에서 데이터를 이동 또는 카피(copy)하기 위한 명령어를 실행할 수 있다. 이 때 데이터는 스토리지 서버들(3200-3200m)의 스토리지 장치(3250-3250m)로부터 스토리지 서버들(3200-3200m)의 메모리들(3220-3220m)을 거쳐서, 또는 바로 애플리케이션 서버들(3100-3100n)의 메모리(3120-3120n)로 이동될 수 있다. 네트워크(3300)를 통해 이동하는 데이터는 보안 또는 프라이버시를 위해 암호화된 데이터일 수 있다.

스토리지 서버(3200)를 예시로 설명하면, 인터페이스(3254)는 프로세서(3210)와 컨트롤러(3251)의 물리적 연결 및 NIC(Network InterConnect)(3240)와 컨트롤러(3251)의 물리적 연결을 제공할 수 있다. 예를 들어, 인터페이스(3254)는 스토리지 장치(3250)를 전용 케이블로 직접 접속하는 DAS(Direct Attached Storage) 방식으로 구현될 수 있다. 또한, 예를 들어, 인터페이스(3254)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), 및/또는 CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.

스토리지 서버(3200)는 스위치(3230) 및 NIC(3240)을 더 포함할 수 있다. 스위치(3230)는 프로세서(3210)의 제어에 따라 프로세서(3210)와 스토리지 장치(3250)를 선택적으로 연결시키거나, NIC(3240)와 스토리지 장치(3250)를 선택적으로 연결시킬 수 있다.

일 실시예에서 NIC(3240)는 네트워크 인터페이스 카드, 네트워크 어댑터 등을 포함할 수 있다. NIC(3240)는 유선 인터페이스, 무선 인터페이스, 블루투스 인터페이스, 광학 인터페이스 등에 의해 네트워크(3300)에 연결될 수 있다. NIC(3240)는 내부 메모리, DSP(Digital Signal Processor), 호스트 버스 인터페이스 등을 포함할 수 있으며, 호스트 버스 인터페이스를 통해 프로세서(3210) 및/또는 스위치(3230) 등과 연결될 수 있다. 호스트 버스 인터페이스는, 앞서 설명한 인터페이스(3254)의 예시들 중 하나로 구현될 수도 있다. 일 실시예에서, NIC(3240)는 프로세서(3210), 스위치(3230), 스토리지 장치(3250) 중 적어도 하나와 통합될 수도 있다.

스토리지 서버들(3200-3200m) 또는 애플리케이션 서버들(3100-3100n)에서 프로세서는 스토리지 장치(3150-3150n, 3250-3250m) 또는 메모리(3120-3120n, 3220-3220m)로 커맨드를 전송하여 데이터를 프로그램하거나 리드할 수 있다. 이 때 데이터는 ECC(Error Correction Code) 엔진을 통해 에러 정정된 데이터일 수 있다. 데이터는 데이터 버스 변환(Data Bus Inversion: DBI) 또는 데이터 마스킹(Data Masking: DM) 처리된 데이터로서, CRC(Cyclic Redundancy Code) 정보를 포함할 수 있다. 데이터는 보안 또는 프라이버시를 위해 암호화된 데이터일 수 있다.

스토리지 장치(3150-3150n, 3250-3250m)는 프로세서로부터 수신된 리드 커맨드에 응답하여, 제어 신호 및 커맨드/어드레스 신호를 NAND 플래시 메모리 장치(3252-3252m)로 전송할 수 있다. 이에 따라 NAND 플래시 메모리 장치(3252-3252m)로부터 데이터를 독출하는 경우, RE(Read Enable) 신호는 데이터 출력 제어 신호로 입력되어, 데이터를 DQ 버스로 출력하는 역할을 할 수 있다. RE 신호를 이용하여 DQS(Data Strobe)가 생성될 수 있다. 커맨드와 어드레스 신호는 WE(Write Enable) 신호의 상승 엣지 또는 하강 엣지에 따라 페이지 버퍼에 래치될 수 있다.

컨트롤러(3251)는 스토리지 장치(3250)의 동작을 전반적으로 제어할 수 있다. 일 실시예에서, 컨트롤러(3251)는 SRAM(Static Random Access Memory)을 포함할 수 있다. 컨트롤러(3251)는 기입 커맨드에 응답하여 낸드 플래시(3252)에 데이터를 기입할 수 있고, 또는 독출 커맨드에 응답하여 낸드 플래시(3252)로부터 데이터를 독출할 수 있다. 예를 들어, 기입 커맨드 및/또는 독출 커맨드는 스토리지 서버(3200) 내의 프로세서(3210), 다른 스토리지 서버(3200m) 내의 프로세서(3210m) 또는 애플리케이션 서버(3100, 3100n) 내의 프로세서(3110, 3110n)로부터 제공될 수 있다. DRAM(3253)은 낸드 플래시(3252)에 기입될 데이터 또는 낸드 플래시(3252)로부터 독출된 데이터를 임시 저장(버퍼링)할 수 있다. 또한, DRAM(3253)은 메타 데이터를 저장할 수 있다. 여기서, 메타 데이터는 사용자 데이터 또는 낸드 플래시(3252)를 관리하기 위해 컨트롤러(3251)에서 생성된 데이터이다. 스토리지 장치(3250)는 보안 또는 프라이버시를 위해 SE(Secure Element)를 포함할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

221, 222: 플로우 컨트롤러
510: 커맨드 큐
520: 큐 컨트롤 엔진
530: DMA 엔진
540: 액셀레이터
550: 버퍼 메모리

Claims

스토리지 컨트롤러에 의해, 제1 호스트 장치로부터 제1 컴퓨팅 네임 스페이스 설정 지시를 수신하고,
상기 스토리지 컨트롤러에 의해, 제2 호스트 장치로부터 제2 컴퓨팅 네임 스페이스 설정 지시를 수신하고,
상기 스토리지 컨트롤러에 의해, 상기 제1 호스트 장치로부터 제1 프로그램을 수신하고,
상기 스토리지 컨트롤러에 의해, 상기 제2 호스트 장치로부터 제2 프로그램을 수신하고,
상기 스토리지 컨트롤러에 의해, 상기 제1 컴퓨팅 네임 스페이스에서 상기 제1 프로그램을 이용하여 제1 연산을 처리한 후 그 연산 결과에 대해 상기 제2 컴퓨팅 네임 스페이스에서 상기 제2 프로그램을 이용하여 제2 연산을 처리하는 퓨즈 실행 커맨드(fused excution command)를 수신하고,
제1 액셀레이터에 의해, 상기 제1 연산을 처리하고,
상기 스토리지 컨트롤러에 의해, 상기 제1 연산이 처리된 연산 결과를 버퍼 메모리에 저장하고,
상기 스토리지 컨트롤러에 의해, 상기 버퍼 메모리에 저장된 데이터의 양이 미리 정한 범위를 초과하는 것에 응답하여, 상기 버퍼 메모리에 저장된 데이터를 상기 제1 액셀레이터와 다른 제2 액셀레이터에 제공하고,
상기 제2 액셀레이터에 의해, 상기 버퍼 메모리로부터 제공된 데이터에 대해 상기 제2 연산을 처리하는 것을 포함하는 연산 스토리지 장치의 구동 방법.
제1항에 있어서,
상기 스토리지 컨트롤러에 의해, 입력 데이터를 DRAM(Dynamic Random Access Memory)으로부터 상기 제1 액셀레이터에 제공하고,
상기 스토리지 컨트롤러에 의해, 상기 제2 연산이 처리된 연산 결과를 상기 DRAM에 저장하는 것을 더 포함하되,
상기 제1 연산이 처리된 연산 결과를 버퍼 메모리에 저장하는 것은, 상기 제1 연산이 처리된 연산 결과를 상기 DRAM과 분리된 상기 버퍼 메모리에 저장하는 것을 포함하는 연산 스토리지 장치의 구동 방법.
제2항에 있어서,
상기 버퍼 메모리는 SRAM(Static Random Access Memory)을 포함하는 연산 스토리지 장치의 구동 방법.
제2항에 있어서,
상기 버퍼 메모리는 상기 스토리지 컨트롤러 내에 배치되는 연산 스토리지 장치의 구동 방법.
제2항에 있어서,
상기 제1 액셀레이터는 제1 입력 버퍼와 제1 출력 버퍼를 포함하고,
상기 입력 데이터는 상기 DRAM으로부터 상기 제1 입력 버퍼에 제공되고,
상기 제1 연산이 처리된 연산 결과는 상기 제1 출력 버퍼로부터 상기 버퍼 메모리에 제공되는 연산 스토리지 장치의 구동 방법.
제5항에 있어서,
상기 제2 액셀레이터는 제2 입력 버퍼와 제2 출력 버퍼를 포함하고,
상기 버퍼 메모리에 저장된 데이터는 상기 버퍼 메모리로부터 상기 제2 입력 버퍼에 제공되고,
상기 제2 연산이 처리된 연산 결과는 상기 제2 출력 버퍼로부터 상기 DRAM에 제공되는 연산 스토리지 장치의 구동 방법.
제6항에 있어서,
상기 제1 및 제2 입력 버퍼는 각각 SRAM을 포함하고, 상기 제1 및 제2 출력 버퍼는 각각 SRAM을 포함하는 연산 스토리지 장치의 구동 방법.
제1항에 있어서,
상기 버퍼 메모리는 제1 및 제2 버퍼 메모리를 포함하고,
상기 버퍼 메모리에 저장된 데이터의 양이 미리 정한 범위를 초과하는 것에 응답하여, 상기 버퍼 메모리에 저장된 데이터를 상기 제2 액셀레이터에 제공하는 것은,
상기 제1 버퍼 메모리에 저장된 데이터의 양이 미리 정한 범위를 초과하는 것에 응답하여, 상기 제1 버퍼 메모리에 저장된 데이터를 상기 제2 액셀레이터에 제공하면서, 동시에 상기 제1 연산이 처리된 연산 결과를 상기 제2 버퍼 메모리에 저장하는 것을 포함하는 연산 스토리지 장치의 구동 방법.
제8항에 있어서,
상기 버퍼 메모리에 저장된 데이터의 양이 미리 정한 범위를 초과하는 것에 응답하여, 상기 버퍼 메모리에 저장된 데이터를 상기 제2 액셀레이터에 제공하는 것은,
상기 제2 버퍼 메모리에 저장된 데이터의 양이 미리 정한 범위를 초과하는 것에 응답하여, 상기 제2 버퍼 메모리에 저장된 데이터를 상기 제2 액셀레이터에 제공하면서, 동시에 상기 제1 연산이 처리된 연산 결과를 상기 제1 버퍼 메모리에 저장하는 것을 더 포함하는 연산 스토리지 장치의 구동 방법.
제1항에 있어서,
상기 퓨즈 실행 커맨드는 NVMe(Non Volatile Memory express) 표준에 따른 실행 커맨드인 연산 스토리지 장치의 구동 방법.
데이터를 저장하는 비휘발성 메모리;
상기 비휘발성 메모리를 제어하는 스토리지 컨트롤러;
제1 컴퓨팅 네임 스페이스에 포함되는 제1 액셀레이터로서, 제1 호스트 장치로부터 제공받은 제1 프로그램을 이용하여 상기 데이터에 대해 상기 제1 호스트 장치로부터 수신한 제1 실행 커맨드에 따른 제1 연산을 처리하는 제1 액셀레이터; 및
제2 컴퓨팅 네임 스페이스에 포함되는 제2 액셀레이터로서, 제2 호스트 장치로부터 제공받은 제2 프로그램을 이용하여 상기 데이터에 대해 상기 제2 호스트 장치로부터 수신한 제2 실행 커맨드에 따른 제2 연산을 처리하는 제2 액셀레이터를 포함하고,
상기 스토리지 컨트롤러는,
상기 제1 컴퓨팅 네임 스페이스에서 상기 제1 프로그램을 이용하여 상기 제1 연산을 처리한 후 그 연산 결과에 대해 상기 제2 컴퓨팅 네임 스페이스에서 상기 제2 프로그램을 이용하여 상기 제2 연산을 처리하는 퓨즈 실행 커맨드(fused excution command)를 수신하고,
상기 데이터에 대해 상기 제1 연산이 처리되도록 상기 제1 액셀레이터를 제어하고,
상기 제1 연산이 처리된 연산 결과를 버퍼 메모리에 저장하고,
상기 버퍼 메모리에 저장된 데이터의 양이 미리 정한 범위를 초과하는 것에 응답하여, 상기 버퍼 메모리에 저장된 데이터를 상기 제2 액셀레이터에 제공하고,
상기 버퍼 메모리에 저장된 데이터에 대해 상기 제2 연산이 처리되도록 상기 제2 액셀레이터를 제어하는 연산 스토리지 장치.
제11항에 있어서,
상기 비휘발성 메모리에 저장된 데이터의 적어도 일부를 저장하고 상기 버퍼 메모리와 분리된 DRAM을 더 포함하고,
상기 스토리지 컨트롤러는,
상기 DRAM에 저장된 데이터에 대해 상기 제1 연산이 처리되도록 상기 제1 액셀레이터를 제어하고,
상기 버퍼 메모리에 저장된 데이터에 대해 상기 제2 연산이 처리되도록 상기 제2 액셀레이터를 제어하고,
상기 제2 연산이 처리된 연산 결과를 상기 DRAM에 저장하는 연산 스토리지 장치.
제12항에 있어서,
상기 버퍼 메모리는 상기 스토리지 컨트롤러 내에 배치된 SRAM을 포함하는 연산 스토리지 장치.
제12항에 있어서,
상기 제1 액셀레이터는 제1 입력 버퍼와 제1 출력 버퍼를 포함하고,
상기 제2 액셀레이터는 제2 입력 버퍼와 제2 출력 버퍼를 포함하고,
상기 DRAM에 저장된 데이터는 상기 DRAM으로부터 상기 제1 입력 버퍼에 제공되고,
상기 제1 연산이 처리된 연산 결과는 상기 제1 출력 버퍼로부터 상기 버퍼 메모리에 제공되고,
상기 버퍼 메모리에 저장된 데이터는 상기 버퍼 메모리로부터 상기 제2 입력 버퍼에 제공되고,
상기 제2 연산이 처리된 연산 결과는 상기 제2 출력 버퍼로부터 상기 DRAM에 제공되는 연산 스토리지 장치.
제14항에 있어서,
상기 제1 및 제2 입력 버퍼는 각각 SRAM을 포함하고, 상기 제1 및 제2 출력 버퍼는 각각 SRAM을 포함하는 연산 스토리지 장치.
제11항에 있어서,
상기 버퍼 메모리는 제1 및 제2 버퍼 메모리를 포함하고,
상기 스토리지 컨트롤러는,
상기 제1 버퍼 메모리에 저장된 데이터의 양이 미리 정한 범위를 초과하는 것에 응답하여, 상기 제1 버퍼 메모리에 저장된 데이터를 상기 제2 액셀레이터에 제공하면서, 동시에 상기 제1 연산이 처리된 연산 결과를 상기 제2 버퍼 메모리에 저장하고,
상기 제2 버퍼 메모리에 저장된 데이터의 양이 미리 정한 범위를 초과하는 것에 응답하여, 상기 제2 버퍼 메모리에 저장된 데이터를 상기 제2 액셀레이터에 제공하면서, 동시에 상기 제1 연산이 처리된 연산 결과를 상기 제1 버퍼 메모리에 저장하는 연산 스토리지 장치.
데이터를 저장하는 비휘발성 메모리;
상기 비휘발성 메모리를 제어하는 스토리지 컨트롤러;
제1 컴퓨팅 네임 스페이스에 포함되는 제1 액셀레이터로서, 제1 호스트 장치로부터 제공받은 제1 프로그램을 이용하여 상기 데이터에 대해 상기 제1 호스트 장치로부터 수신한 제1 실행 커맨드에 따른 제1 연산을 처리하는 제1 액셀레이터;
제2 컴퓨팅 네임 스페이스에 포함되는 제2 액셀레이터로서, 제2 호스트 장치로부터 제공받은 제2 프로그램을 이용하여 상기 데이터에 대해 상기 제2 호스트 장치로부터 수신한 제2 실행 커맨드에 따른 제2 연산을 처리하는 제2 액셀레이터; 및
상기 비휘발성 메모리에 저장된 데이터의 적어도 일부를 저장하는 휘발성 메모리를 포함하고,
상기 스토리지 컨트롤러는,
상기 제1 컴퓨팅 네임 스페이스에서 상기 제1 프로그램을 이용하여 상기 제1 연산을 처리한 후 그 연산 결과에 대해 상기 제2 컴퓨팅 네임 스페이스에서 상기 제2 프로그램을 이용하여 상기 제2 연산을 처리하는 퓨즈 실행 커맨드(fused excution command)를 수신하고,
상기 휘발성 메모리에 저장된 데이터에 대해 상기 제1 연산이 처리되도록 상기 제1 액셀레이터를 제어하고,
상기 제1 연산이 처리된 연산 결과를 상기 휘발성 메모리와 다른 버퍼 메모리에 저장하고,
상기 버퍼 메모리에 저장된 데이터의 양이 미리 정한 범위를 초과하는 것에 응답하여, 상기 버퍼 메모리에 저장된 데이터를 상기 제2 액셀레이터에 제공하고,
상기 버퍼 메모리에 저장된 데이터에 대해 상기 제2 연산이 처리되도록 상기 제2 액셀레이터를 제어하고,
상기 제2 연산이 처리된 연산 결과를 상기 휘발성 메모리에 저장하는 연산 스토리지 장치.
제17항에 있어서,
상기 휘발성 메모리는 DRAM을 포함하고,
상기 버퍼 메모리는 상기 스토리지 컨트롤러 내에 배치된 SRAM을 포함하는 연산 스토리지 장치.
제17항에 있어서,
상기 버퍼 메모리는 제1 및 제2 버퍼 메모리를 포함하고,
상기 스토리지 컨트롤러는,
상기 제1 버퍼 메모리에 저장된 데이터의 양이 미리 정한 범위를 초과하는 것에 응답하여, 상기 제1 버퍼 메모리에 저장된 데이터를 상기 제2 액셀레이터에 제공하면서, 동시에 상기 제1 연산이 처리된 연산 결과를 상기 제2 버퍼 메모리에 저장하고,
상기 제2 버퍼 메모리에 저장된 데이터의 양이 미리 정한 범위를 초과하는 것에 응답하여, 상기 제2 버퍼 메모리에 저장된 데이터를 상기 제2 액셀레이터에 제공하면서, 동시에 상기 제1 연산이 처리된 연산 결과를 상기 제1 버퍼 메모리에 저장하는 연산 스토리지 장치.
제17항에 있어서,
상기 퓨즈 실행 커맨드는 NVMe(Non Volatile Memory express) 표준에 따른 실행 커맨드인 연산 스토리지 장치.