KR20240106154A

KR20240106154A - Display device

Info

Publication number: KR20240106154A
Application number: KR1020220188810A
Authority: KR
Inventors: 우경돈; 임경현; 김유희
Original assignee: 엘지디스플레이 주식회사
Filing date: 2022-12-29
Publication date: 2024-07-08

Abstract

일 실시예에 따른 표시 장치는 발광 소자 및 상기 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터를 가지며 데이터 라인, 게이트 라인, 및 제1 전압을 인가하는 제1 전원 라인에 연결된 다수의 픽셀들을 포함하는 표시 패널; 상기 데이터 라인과 연결된 데이터 구동부; 상기 게이트 라인과 연결된 게이트 구동부; 및 상기 데이터 구동부, 및 상기 게이트 구동부의 동작을 제어하는 타이밍 제어부를 포함하고, 상기 펙셀들은 제1 행에 배치된 제1 행 픽셀들, 및 상기 제1 행과 다른 제2 행에 배치된 제2 행 픽셀들을 포함하고, 상기 제1 전원 라인은 상기 제1 행 픽셀들과 연결된 제1 행 전원 라인, 및 상기 제2 행 픽셀들과 연결된 제2 행 전원 라인을 포함하고, 상기 타이밍 제어부는 상기 제1 행 전원 라인에 상기 제1 전압을 인가하는 기간과 상기 제2 행 전원 라인에 상기 제1 전압을 인가하는 기간을 구분한다.A display device according to an embodiment has a light-emitting element and a driving transistor that controls a driving current flowing through the light-emitting element, and includes a plurality of pixels connected to a data line, a gate line, and a first power line that applies a first voltage. display panel; a data driver connected to the data line; A gate driver connected to the gate line; and a timing control unit that controls operations of the data driver and the gate driver, wherein the pixels include first row pixels arranged in a first row, and second row pixels arranged in a second row different from the first row. includes row pixels, wherein the first power line includes a first row power line connected to the first row pixels, and a second row power line connected to the second row pixels, and the timing controller A period for applying the first voltage to the first row power line and a period for applying the first voltage to the second row power line are distinguished.

Description

Display device

본 발명은 표시 장치에 관한 것이다.The present invention relates to a display device.

표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. The importance of display devices is increasing with the development of multimedia. In response to this, various types of display devices such as liquid crystal displays (LCD) and organic light emitting displays (OLED) are being used.

앞서 설명한 표시 장치들은 서브 픽셀들을 포함하는 표시 패널, 표시 패널을 구동하는 구동 신호를 출력하는 구동부 및 표시 패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다.The display devices described above include a display panel including subpixels, a driver that outputs a driving signal to drive the display panel, and a power supply that generates power to be supplied to the display panel or the driver.

본 발명이 해결하고자 하는 과제는 구동 트랜지스터의 저전위 전원 라인과 연결된 노드의 전압 상승을 개선할 수 있는 표시 장치를 제공하고자 하는 것이다.The problem to be solved by the present invention is to provide a display device that can improve the voltage increase of a node connected to a low-potential power line of a driving transistor.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the description below.

상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 발광 소자 및 상기 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터를 가지며 데이터 라인, 게이트 라인, 및 제1 전압을 인가하는 제1 전원 라인에 연결된 다수의 픽셀들을 포함하는 표시 패널; 상기 데이터 라인과 연결된 데이터 구동부;A display device according to an embodiment for solving the above problem has a light-emitting element and a driving transistor that controls a driving current flowing through the light-emitting element, and is connected to a data line, a gate line, and a first power line that applies a first voltage. A display panel including a plurality of pixels; a data driver connected to the data line;

상기 게이트 라인과 연결된 게이트 구동부; 및 상기 데이터 구동부, 및 상기 게이트 구동부의 동작을 제어하는 타이밍 제어부를 포함하고, 상기 펙셀들은 제1 행에 배치된 제1 행 픽셀들, 및 상기 제1 행과 다른 제2 행에 배치된 제2 행 픽셀들을 포함하고, 상기 제1 전원 라인은 상기 제1 행 픽셀들과 연결된 제1 행 전원 라인, 및 상기 제2 행 픽셀들과 연결된 제2 행 전원 라인을 포함하고, 상기 타이밍 제어부는 상기 제1 행 전원 라인에 상기 제1 전압을 인가하는 기간과 상기 제2 행 전원 라인에 상기 제1 전압을 인가하는 기간을 구분한다.A gate driver connected to the gate line; and a timing control unit that controls operations of the data driver and the gate driver, wherein the pixels include first row pixels arranged in a first row, and second row pixels arranged in a second row different from the first row. includes row pixels, wherein the first power line includes a first row power line connected to the first row pixels, and a second row power line connected to the second row pixels, and the timing controller A period for applying the first voltage to the first row power line and a period for applying the first voltage to the second row power line are distinguished.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and drawings.

실시예들에 따른 표시 장치에 의하면, 구동 트랜지스터의 저전위 전원 라인과 연결된 노드의 전압 상승에 따른 구동 화면 왜곡을 방지할 수 있다.According to the display device according to the embodiments, it is possible to prevent distortion of the driving screen due to an increase in the voltage of the node connected to the low-potential power line of the driving transistor.

실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.Effects according to the embodiments are not limited to the content exemplified above, and further various effects are included in the present specification.

도 1은 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 3 및 도 4는 게이트 인 패널 방식 스캔 구동부의 구성을 설명하기 위한 도면들이고, 도 5는 게이트 인 패널 방식 스캔 구동부의 배치예를 나타낸 도면이다.
도 6은 일 실시예에 따른 서브 픽셀의 회로 구성도이다.
도 7은 일 실시예에 따른 서브 픽셀에 인가되는 신호를 나타내는 파형도이다.
도 8은 제1 기간 동안 일 실시예에 따른 표시 장치의 서브 픽셀의 회로도이다.
도 9는 제2 기간 동안 일 실시예에 따른 표시 장치의 서브 픽셀의 회로도이다.
도 10은 일 실시예에 따른 표시 장치의 서브 픽셀들 및 제1 전원 라인을 보여주는 블록도이다.
도 11은 일 실시예에 따른 표시 장치의 서브 픽셀들에 인가되는 신호를 나타내는 파형도이다. 1 is a block diagram schematically showing a display device.
FIG. 2 is a schematic configuration diagram of the subpixel shown in FIG. 1.
FIGS. 3 and 4 are diagrams for explaining the configuration of a gate-in-panel scan driver, and FIG. 5 is a diagram showing an example of the arrangement of a gate-in-panel scan driver.
Figure 6 is a circuit diagram of a subpixel according to an embodiment.
Figure 7 is a waveform diagram showing a signal applied to a subpixel according to an embodiment.
8 is a circuit diagram of a subpixel of a display device according to an embodiment during a first period.
9 is a circuit diagram of a subpixel of a display device according to an embodiment during a second period.
FIG. 10 is a block diagram showing subpixels and a first power line of a display device according to an exemplary embodiment.
FIG. 11 is a waveform diagram showing a signal applied to subpixels of a display device according to an embodiment.

본 발명에 따른 표시장치는 텔레비전, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 자동차 전기장치, 스마트폰 등으로 구현될 수 있으며, 이에 한정되는 것은 아니다. 본 발명에 따른 표시장치는 표시 장치(Light EmittingDisplay Device; LED), 양자점표시장치(Quantum Dot Display Device; QDD), 액정표시장치(Liquid Crystal Display Device; LCD) 등으로 구현될 수 있다. 그러나 이하에서는 설명의 편의를 위해 무기 발광 소자 또는 유기 발광 소자를 기반으로 빛을 직접 발광하는 표시 장치를 일례로 한다.The display device according to the present invention can be implemented in a television, video player, personal computer (PC), home theater, automobile electric device, smartphone, etc., but is not limited thereto. The display device according to the present invention may be implemented as a light emitting display device (LED), a quantum dot display device (QDD), a liquid crystal display device (LCD), etc. However, hereinafter, for convenience of explanation, a display device that directly emits light based on an inorganic light-emitting device or an organic light-emitting device is taken as an example.

아울러, 이하에서 설명되는 서브 픽셀은 n 타입 박막 트랜지스터를포함하는 것을 일례로 설명하지만 이는 p 타입 박막 트랜지스터 또는 n 타입과 p타입이 함께 존재하는 형태로 구현될 수도 있다. 박막 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 박막 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 박막 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, 박막 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다.In addition, the subpixel described below includes an n-type thin film transistor as an example, but it may also be implemented as a p-type thin film transistor or a combination of n-type and p-type. A thin film transistor is a three-electrode device including a gate, source, and drain. The source is an electrode that supplies carriers to the transistor. Within a thin film transistor, carriers begin to flow from a source. The drain is the electrode through which carriers go out in a thin film transistor. That is, in a thin film transistor, carriers flow from the source to the drain.

p 타입 박막 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 박막 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 이와 달리, n 타입 박막 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 박막 트랜지스터에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스쪽으로 흐른다. 그러나 박막 트랜지스터의 소스와 드레인은 인가된 전압에 따라 변경될 수 있다. 이를 반영하여, 이하의 설명에서는 소스와 드레인 중 어느 하나를 제1 전극, 소스와 드레인 중 나머지 하나를 제2 전극으로 설명한다.In the case of a p-type thin film transistor, since the carrier is a hole, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. In a p-type thin film transistor, current flows from the source to the drain because holes flow from the source to the drain. On the other hand, in the case of an n-type thin film transistor, since the carriers are electrons, the source voltage has a lower voltage than the drain voltage so that electrons can flow from the source to the drain. In an n-type thin film transistor, since electrons flow from the source to the drain, the direction of current flows from the drain to the source. However, the source and drain of a thin film transistor can change depending on the applied voltage. Reflecting this, in the following description, one of the source and drain will be described as a first electrode, and the other one of the source and drain will be described as a second electrode.

도 1은 표시 장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.FIG. 1 is a block diagram schematically showing a display device, and FIG. 2 is a configuration diagram schematically showing the subpixel shown in FIG. 1.

도 1 및 도 2에 도시된 바와 같이, 표시 장치는 영상 공급부(110), 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140), 표시 패널(150) 및 전원 공급부(180) 등을 포함할 수 있다.As shown in Figures 1 and 2, the display device includes an image supply unit 110, a timing control unit 120, a gate driver 130, a data driver 140, a display panel 150, and a power supply unit 180. may include.

영상 공급부(세트 또는 호스트시스템)(110)는 외부로부터 공급된 영상 데이터 신호 또는 내부 메모리에 저장된 영상 데이터 신호와 더불어 각종 구동 신호를 출력할 수 있다. 영상 공급부(110)는 데이터 신호와 각종 구동 신호를 타이밍 제어부(120)에 공급할 수 있다.The image supply unit (set or host system) 110 may output various driving signals in addition to image data signals supplied from the outside or image data signals stored in internal memory. The image supply unit 110 may supply data signals and various driving signals to the timing control unit 120.

타이밍 제어부(120)는 게이트 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기 신호(수직 동기 신호인 Vsync, 수평 동기 신호인 Hsync) 등을 출력할 수 있다. 타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상 공급부(110)로부터 공급된 데이터 신호(DATA)를 데이터 구동부(140)에 공급할 수 있다. 타이밍 제어부(120)는 IC(Integrated Circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.The timing control unit 120 includes a gate timing control signal (GDC) for controlling the operation timing of the gate driver 130, a data timing control signal (DDC) for controlling the operation timing of the data driver 140, and various synchronization signals ( The vertical synchronization signal (Vsync) and the horizontal synchronization signal (Hsync) can be output. The timing control unit 120 may supply the data signal DATA supplied from the image supply unit 110 to the data driver 140 along with the data timing control signal DDC. The timing control unit 120 may be formed in the form of an integrated circuit (IC) and mounted on a printed circuit board, but is not limited to this.

게이트 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC) 등에 응답하여 게이트 신호(또는 스캔신호)를 출력할 수 있다.The gate driver 130 may output a gate signal (or scan signal) in response to a gate timing control signal (GDC) supplied from the timing control unit 120.

게이트 구동부(130)는 게이트 라인들(GL1~GLm)을 통해 표시 패널(150)에 포함된 서브 픽셀들에 게이트 신호를 공급할 수 있다. 게이트 구동부(130)는 IC 형태로 형성되거나 게이트 인 패널(Gate In Panel) 방식으로 표시 패널(150) 상에 직접 형성될 수 있으나 이에 한정되지 않는다.The gate driver 130 may supply a gate signal to subpixels included in the display panel 150 through the gate lines GL1 to GLm. The gate driver 130 may be formed in the form of an IC or directly on the display panel 150 using a gate in panel method, but is not limited thereto.

데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC) 등에 응답하여 데이터 신호(DATA)를 샘플링 및 래치하고 감마기준전압을 기반으로 디지털 형태의 데이터 신호를 아날로그 형태의 데이터 전압으로 변환하여 출력할 수 있다. 데이터 구동부(140)는 데이터 라인들(DL1~DLn)을 통해 표시 패널(150)에 포함된 서브 픽셀들에 데이터 전압을 공급할 수 있다. 데이터 구동부(140)는 IC 형태로 형성되어 표시 패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.The data driver 140 samples and latches the data signal (DATA) in response to the data timing control signal (DDC) supplied from the timing control unit 120 and converts the digital data signal into analog data based on the gamma reference voltage. It can be converted to voltage and output. The data driver 140 may supply a data voltage to subpixels included in the display panel 150 through the data lines DL1 to DLn. The data driver 140 may be formed in the form of an IC and mounted on the display panel 150 or on a printed circuit board, but is not limited thereto.

전원 공급부(180)는 외부로부터 공급되는 외부 입력 전압을 기반으로 고전위의 제1 전압과 저전위의 제2 전압을 생성하고, 제1 전원 라인(EVDD)과 제2 전원 라인(EVSS)을 통해 출력할 수 있다. 전원 공급부(180)는 제1 전원 및 제2 전원뿐만아니라 게이트 구동부(130)의 구동에 필요한 전압(예: 게이트하이전압과 게이트로우전압을 포함하는 게이트전압)이나 데이터 구동부(140)의 구동에 필요한 전압(드레인전압과 하프드레인전압을 포함하는 드레인전압) 등을 생성 및 출력할 수 있다.The power supply unit 180 generates a first voltage of high potential and a second voltage of low potential based on an external input voltage supplied from the outside, through the first power line (EVDD) and the second power line (EVSS). Can be printed. The power supply unit 180 provides not only the first power and the second power, but also the voltage required to drive the gate driver 130 (e.g., a gate voltage including the gate high voltage and the gate low voltage) or the data driver 140. The necessary voltage (drain voltage including drain voltage and half-drain voltage) can be generated and output.

표시 패널(150)은 게이트 신호와 데이터 전압을 포함하는 구동 신호, 제1 전원 및 제2 전원 등에 대응하여 영상을 표시할 수 있다. 표시 패널(150)의 서브 픽셀들은 직접 빛을 발광한다. 표시 패널(150)은 유리, 실리콘, 폴리이미드 등 강성 또는 연성을 갖는 기판을 기반으로 제작될 수 있다. 그리고 빛을 발광하는 서브 픽셀들은 적색, 녹색 및 청색을 포함하는 픽셀 또는 적색, 녹색, 청색 및 백색을 포함하는 픽셀로 이루어질 수 있다.The display panel 150 may display an image in response to a driving signal including a gate signal and data voltage, a first power source, and a second power source. Subpixels of the display panel 150 directly emit light. The display panel 150 may be manufactured based on a rigid or flexible substrate, such as glass, silicon, or polyimide. And the subpixels that emit light may be composed of pixels containing red, green, and blue, or pixels containing red, green, blue, and white.

예컨대, 하나의 서브 픽셀(SP)은 제1 데이터 라인(DL1), 제1 게이트 라인(GL1), 제1 전원 라인(EVDD) 및 제2 전원 라인(EVSS)에 연결될 수 있고, 스위칭 트랜지스터, 구동 트랜지스터, 커패시터, 유기 발광 소자 등으로 이루어진 픽셀회로를 포함할 수 있다. 표시 장치에서 사용되는 서브 픽셀(SP)은 빛을 직접 발광하는바 회로의 구성이 복잡하다. 또한, 빛을 발광하는 유기 발광 소자는 물론이고 유기 발광 소자에 구동 전류를 공급하는 구동 트랜지스터 등의 열화를 보상하는 보상회로 또한 다양하다. 따라서, 서브 픽셀(SP)을 블록의 형태로 단순 도시하였음을 참조한다.For example, one subpixel (SP) may be connected to the first data line (DL1), the first gate line (GL1), the first power line (EVDD), and the second power line (EVSS), and a switching transistor, a driving It may include a pixel circuit made of transistors, capacitors, organic light emitting devices, etc. Subpixels (SP) used in display devices directly emit light, so the circuit configuration is complex. In addition, there are various compensation circuits that compensate for the deterioration of not only the organic light-emitting device that emits light, but also the driving transistor that supplies driving current to the organic light-emitting device. Therefore, please refer to the fact that the subpixel SP is simply shown in the form of a block.

한편, 위의 설명에서는 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140) 등을 각각 개별적인 구성인 것처럼 설명하였다. 그러나 표시 장치의 구현 방식에 따라 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140) 중 하나 이상은 하나의 IC 내에 통합될 수 있다.Meanwhile, in the above description, the timing control unit 120, gate driver 130, data driver 140, etc. were described as if they were individual components. However, depending on how the display device is implemented, one or more of the timing control unit 120, gate driver 130, and data driver 140 may be integrated into one IC.

도 3 및 도 4는 게이트 인 패널 방식 게이트 구동부의 구성을 설명하기 위한 도면들이고, 도 5는 게이트 인 패널 방식 게이트 구동부의 배치예를 나타낸 도면이다.FIGS. 3 and 4 are diagrams for explaining the configuration of a gate driver of the gate-in-panel method, and FIG. 5 is a diagram showing an example of the arrangement of the gate driver of the gate-in-panel method.

도 3에 도시된 바와 같이, 게이트 인 패널 방식의 게이트 구동부(130)는 시프트 레지스터(131)와 레벨 시프터(135)를 포함할 수 있다. 레벨 시프터(135)는 타이밍 제어부(120) 및 전원 공급부(180)로부터 출력된 신호들 및 전압들을 기반으로 클록 신호들(Clks)과 스타트신호(Vst) 등을 생성할 수 있다. 클록 신호들(Clks)은 2상, 4상, 8상 등 위상이 다른 K(K는 2 이상 정수)상의 형태로 생성될 수 있다.As shown in FIG. 3, the gate driver 130 of the gate-in-panel method may include a shift register 131 and a level shifter 135. The level shifter 135 may generate clock signals Clks and a start signal Vst based on signals and voltages output from the timing control unit 120 and the power supply unit 180. Clock signals Clks may be generated in the form of K (K is an integer greater than 2) with different phases, such as 2-phase, 4-phase, and 8-phase.

시프트 레지스터(131)는 레벨 시프터(135)로부터 출력된 신호들(Clks, Vst) 등을 기반으로 동작하며 표시 패널에 형성된 트랜지스터를 턴온 또는 턴오프할 수 있는 게이트 신호들(Gate[1] ~ Gate[m])을 출력할 수 있다. 시프트 레지스터(131)는 게이트 인 패널 방식에 의해 표시 패널 상에 박막 형태로 형성될 수 있다.The shift register 131 operates based on signals (Clks, Vst) output from the level shifter 135 and generates gate signals (Gate[1] to Gate) that can turn on or off the transistor formed in the display panel. [m]) can be output. The shift register 131 may be formed in the form of a thin film on the display panel using a gate-in-panel method.

도 3 및 도 4에 도시된 바와 같이, 레벨 시프터(135)는 시프트 레지스터(131)와 달리 IC 형태로 독립적으로 형성되거나 전원 공급부(180)의 내부에 포함될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.As shown in Figures 3 and 4, unlike the shift register 131, the level shifter 135 may be formed independently in the form of an IC or may be included inside the power supply unit 180. However, this is only an example and is not limited to this.

도 5a 및 도 5b에 도시된 바와 같이, 게이트 인 패널 방식 게이트 구동부에서 게이트 신호들을 출력하는 시프트 레지스터(131a, 131b)는 표시 패널(150)의 비표시 영역(NA)에 배치될 수 있다. 시프트 레지스터(131a, 131b)는 도 5a와 같이 표시 패널(150)의 좌우측 비표시 영역(NA)에 배치되거나, 도 5b와 같이 표시 패널(150)의 상하측 비표시 영역(NA)에 배치될 수 있다. 한편, 도 5a 및 도 5b에서는 시프트 레지스터(131a, 131b)가 비표시 영역(NA)에 배치된 것을 일례로 도시 및 설명하였으나 이에 한정되지 않는다.As shown in FIGS. 5A and 5B , shift registers 131a and 131b that output gate signals from the gate-in-panel type gate driver may be disposed in the non-display area NA of the display panel 150. The shift registers 131a and 131b may be placed in the left and right non-display areas (NA) of the display panel 150 as shown in FIG. 5A, or may be placed in the top and bottom non-display areas (NA) of the display panel 150 as shown in FIG. 5B. You can. Meanwhile, in FIGS. 5A and 5B, it is shown and explained as an example that the shift registers 131a and 131b are arranged in the non-display area (NA), but the present invention is not limited thereto.

도 6은 일 실시예에 따른 서브 픽셀의 회로 구성도이다.Figure 6 is a circuit diagram of a subpixel according to an embodiment.

도 6에 도시된 바와 같이, 일 실시예에 따르면, 서브 픽셀은 스위칭 트랜지스터(SW), 구동 트랜지스터(DT), 커패시터(CST) 및 유기 발광 소자(OLED)를 포함할 수 있다.As shown in FIG. 6, according to one embodiment, the subpixel may include a switching transistor (SW), a driving transistor (DT), a capacitor (CST), and an organic light emitting device (OLED).

스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)에 게이트 전극이 연결되고 제1 데이터 라인(DL1)에 제1 전극이 연결되고 구동 트랜지스터(DT)의 게이트 전극과 커패시터(CST)의 제1 전극에 제2 전극이 연결될 수 있다. 스위칭 트랜지스터(SW)는 제1 데이터 라인(DL1)을 통해 인가된 데이터 전압을 커패시터(CST)의 제1 전극에 전달하는 역할을 할 수 있다.The switching transistor SW has a gate electrode connected to the first gate line GL1, a first electrode connected to the first data line DL1, a gate electrode of the driving transistor DT, and a first electrode of the capacitor CST. A second electrode may be connected to. The switching transistor SW may serve to transfer the data voltage applied through the first data line DL1 to the first electrode of the capacitor CST.

구동 트랜지스터(DT)는 스위칭 트랜지스터(SW)의 제2 전극과 커패시터(CST)의 제1 전극에 게이트 전극이 연결되고 유기 발광 소자(OLED)의 캐소드 전극에 제1 전극이 연결되고 커패시터(CST)의 제2 전극과 제2 전원 라인(EVSS)에 제2 전극이 연결될 수 있다. 구동 트랜지스터(DT)는 커패시터(CST)에 저장된 데이터 전압에 대응하여 구동 전류를 발생하는 역할을 할 수 있다.The driving transistor (DT) has a gate electrode connected to the second electrode of the switching transistor (SW) and the first electrode of the capacitor (CST), a first electrode connected to the cathode electrode of the organic light emitting device (OLED), and a capacitor (CST). The second electrode may be connected to the second electrode and the second power line (EVSS). The driving transistor (DT) may serve to generate a driving current in response to the data voltage stored in the capacitor (CST).

커패시터(CST)는 스위칭 트랜지스터(SW)의 제2 전극과 구동 트랜지스터(DT)의 게이트 전극에 제1 전극이 연결되고 구동 트랜지스터(DT)의 제2 전극과 제2 전원 라인(EVSS)에 제2 전극이 연결될 수 있다. 커패시터(CST)는 구동 트랜지스터(DT)의 구동을 위한 데이터 전압을 저장하는 역할을 할 수 있다.The capacitor CST has a first electrode connected to the second electrode of the switching transistor SW and the gate electrode of the driving transistor DT, and a second electrode connected to the second electrode of the driving transistor DT and the second power line EVSS. Electrodes can be connected. The capacitor (CST) may serve to store the data voltage for driving the driving transistor (DT).

유기 발광 소자(OLED)는 제1 전원 라인(EVDD)에 애노드 전극이 연결되고 구동 트랜지스터(DT)의 제1 전극에 캐소드 전극이 연결될 수 있다. 유기 발광 소자(OLED)는 구동 트랜지스터(DT)의 동작(구동 전류)에 대응하여 빛을 발광하는 역할을 할 수 있다.The organic light emitting device (OLED) may have an anode connected to the first power line (EVDD) and a cathode connected to the first electrode of the driving transistor (DT). An organic light emitting device (OLED) can emit light in response to the operation (driving current) of the driving transistor (DT).

유기 발광 소자(OLED)에 흐르는 구동 전류(도 9의 Ids)는 후술할 발광 기간(t2) 동안, 구동 트랜지스터(DT)의 게이트 전극(또는 제1 노드(N1))에 인가되는 전압(Vg)과 구동 트랜지스터(DT)의 제2 전극(또는 제2 노드(N2))에 인가되는 전압(Vs) 간 차전압(Vgs)에 비례한 크기를 가질 수 있다. 구동 트랜지스터(DT)의 게이트 전극(또는 제1 노드(N1))에 인가되는 전압(Vg)과 구동 트랜지스터(DT)의 제2 전극(또는 제2 노드(N2))에 인가되는 전압(Vs)은 후술할 프로그래밍 기간(t1)에서 설정될 수 있다.The driving current (Ids in FIG. 9) flowing through the organic light emitting device (OLED) is the voltage (Vg) applied to the gate electrode (or first node (N1)) of the driving transistor (DT) during the light emission period (t2) to be described later. It may have a size proportional to the difference voltage (Vgs) between the voltage (Vs) applied to the second electrode (or second node (N2)) of the driving transistor (DT). Voltage (Vg) applied to the gate electrode (or first node (N1)) of the driving transistor (DT) and voltage (Vs) applied to the second electrode (or second node (N2)) of the driving transistor (DT) Can be set in a programming period (t1), which will be described later.

한편, 도 6의 확대도에 도시된 바와 같이, 제1 전원 라인(EVDD)과 애노드 전극 사이에 제1 저항(R1), 제2 저항(R2)이 형성되고, 캐소드 전극과 제2 전원 라인(EVSS) 사이에 제3 저항(R3)이 형성될 수 있다. 제1 저항(R1)은 전원 공급부(180)와 표시 패널(150)을 연결하는 제1 전원 라인(EVDD)의 내부 저항일 수 있다. 제1 저항(R1)은 전원 공급부(180)와 연결된 제1 전원 라인(EVDD)의 일단과 표시 패널(150)의 제1 전원 라인의 패드와 연결된 제1 전원 라인(EVDD)의 타단까지의 내부 저항일 수 있다. 제2 저항(R2)은 표시 패널(150)의 제1 전원 라인의 패드와 연결된 제1 전원 라인(EVDD)의 일단과 애노드 전극과 연결된 제1 전원 라인(EVDD)의 타단까지의 내부 저항일 수 있다. 제3 저항(R3)은 전원 공급부(180)와 연결된 제2 전원 라인(EVSS)의 일단과 캐소드 전극과 연결된 제2 전원 라인(EVSS)의 타단까지의 내부 저항일 수 있다.Meanwhile, as shown in the enlarged view of FIG. 6, a first resistor (R1) and a second resistor (R2) are formed between the first power line (EVDD) and the anode electrode, and the cathode electrode and the second power line ( A third resistor (R3) may be formed between EVSS). The first resistor R1 may be an internal resistance of the first power line EVDD connecting the power supply unit 180 and the display panel 150. The first resistor R1 is located between one end of the first power line EVDD connected to the power supply unit 180 and the other end of the first power line EVDD connected to the pad of the first power line of the display panel 150. It could be resistance. The second resistance R2 may be an internal resistance between one end of the first power line EVDD connected to the pad of the first power line of the display panel 150 and the other end of the first power line EVDD connected to the anode electrode. there is. The third resistor R3 may be an internal resistance between one end of the second power line EVSS connected to the power supply unit 180 and the other end of the second power line EVSS connected to the cathode electrode.

도 7은 일 실시예에 따른 서브 픽셀에 인가되는 신호를 나타내는 파형도이다. 도 8은 제1 기간 동안 일 실시예에 따른 표시 장치의 서브 픽셀의 회로도이다. 도 9는 제2 기간 동안 일 실시예에 따른 표시 장치의 서브 픽셀의 회로도이다.Figure 7 is a waveform diagram showing a signal applied to a subpixel according to an embodiment. 8 is a circuit diagram of a subpixel of a display device according to an embodiment during a first period. 9 is a circuit diagram of a subpixel of a display device according to an embodiment during a second period.

도 7 및 도 8의 제1 기간은 프로그래밍 기간일 수 있고, 도 7 및 도 9의 제2 기간은 발광 기간일 수 있다. 프로그래밍 기간은 초기화 기간과 데이터 라이팅 기간을 포함할 수 있다.The first period in FIGS. 7 and 8 may be a programming period, and the second period in FIGS. 7 and 9 may be a light emission period. The programming period may include an initialization period and a data writing period.

우선, 도 7 및 도 8을 참조하면, 프로그래밍 기간(t1) 동안, 스위칭 트랜지스터(SW)의 게이트 전극에는 스위칭 트랜지스터(SW)를 턴 온시키는 전압 레벨을 갖는 스캔 신호(Scan)가 인가되고, 데이터 라인(예컨대, 제1 데이터 라인(DL1))으로부터 데이터 전압(Vdata)이 인가된다. 데이터 전압(Vdata)은 턴 온된 스위칭 트랜지스터(SW)와 연결된 제1 노드(N1)에 인가된다. 따라서, 제1 노드(N1)의 전압(Vg)은 데이터 전압(Vdata)의 크기로 설정(데이터 라이팅 기간)된다. 나아가, 제2 노드(N2)에는 제2 전원 라인(EVSS)으로부터 공급되는 제2 전압의 크기로 설정(초기화 기간)된다. 구동 트랜지스터(DT)의 게이트 전극(또는 제1 노드(N1))에 인가되는 전압(Vg)과 구동 트랜지스터(DT)의 제2 전극(또는 제2 노드(N2))에 인가되는 전압(Vs) 간 차전압(Vgs)은 커패시터(CST)에 저장된다. First, referring to FIGS. 7 and 8, during the programming period t1, a scan signal Scan having a voltage level that turns on the switching transistor SW is applied to the gate electrode of the switching transistor SW, and data The data voltage Vdata is applied from a line (eg, the first data line DL1). The data voltage Vdata is applied to the first node N1 connected to the turned-on switching transistor SW. Accordingly, the voltage Vg of the first node N1 is set to the size of the data voltage Vdata (data writing period). Furthermore, the second node N2 is set to the size of the second voltage supplied from the second power line EVSS (initialization period). Voltage (Vg) applied to the gate electrode (or first node (N1)) of the driving transistor (DT) and voltage (Vs) applied to the second electrode (or second node (N2)) of the driving transistor (DT) The differential voltage (Vgs) is stored in the capacitor (CST).

한편, 도 6에서 상술한 바와 같이, 전원 공급부(180)와 연결된 제2 전원 라인(EVSS)의 일단과 캐소드 전극과 연결된 제2 전원 라인(EVSS)의 타단 사이에 제3 저항(R3)이 형성될 수 있다. 프로그래밍 기간(t1) 동안, 제1 노드(N1)의 전압(Vg)에 의해 구동 트랜지스터(DT)가 턴 온되어, 구동 트랜지스터(DT)의 제1 전극으로부터 제2 전극으로 누설 전류(I1)가 발생될 수 있다. 누설 전류(I1)는 제2 노드(N2)로부터 제2 전원 라인(EVSS) 측으로 일부 흐를 수 있는데, 누설 전류(I1)로 인해, 제2 노드(N2)는 누설 전류(I1) 및 제3 저항(R3)에 의한 전압으로 인해, 전압 상승되어 제2 전원 라인(EVSS)으로부터 공급되는 제2 전압보다 높은 전압을 가질 수 있다(VS'). 이에, 구동 트랜지스터(DT)의 게이트 전극(또는 제1 노드(N1))에 인가되는 전압(Vg)과 구동 트랜지스터(DT)의 제2 전극(또는 제2 노드(N2))에 인가되는 전압(Vs') 간 차전압(Vgs')이 형성될 수 있고, 해당 차전압(Vgs')은 전압 상승이 일어나지 않은 경우의 차전압(Vgs') 대비 더 낮은 크기를 가질 수 있다.Meanwhile, as described above in FIG. 6, a third resistor R3 is formed between one end of the second power line (EVSS) connected to the power supply unit 180 and the other end of the second power line (EVSS) connected to the cathode electrode. It can be. During the programming period (t1), the driving transistor (DT) is turned on by the voltage (Vg) of the first node (N1), so that the leakage current (I1) flows from the first electrode to the second electrode of the driving transistor (DT). It can happen. The leakage current (I1) may partially flow from the second node (N2) to the second power line (EVSS). Due to the leakage current (I1), the second node (N2) has the leakage current (I1) and the third resistance. Due to the voltage due to (R3), the voltage increases and may have a higher voltage (VS') than the second voltage supplied from the second power line (EVSS). Accordingly, the voltage Vg applied to the gate electrode (or first node N1) of the driving transistor DT and the voltage applied to the second electrode (or second node N2) of the driving transistor DT ( A differential voltage (Vgs') may be formed between Vs'), and the differential voltage (Vgs') may have a lower magnitude compared to the differential voltage (Vgs') when no voltage increase occurs.

이어서, 도 7 및 도 9를 참조하면, 발광 기간(t2) 동안, 스위칭 트랜지스터(SW)는 턴 오프되고, 제1 노드(N1)의 전압(Vg)에 의해 구동 트랜지스터(DT)가 턴 온되어, 유기 발광 소자(OLED)가 도통되어 애노드 전극으로부터 캐소드 전극으로 구동 전류(Ids)가 흐른다. 구동 전류(Ids)는 도 8에서 상술한 차전압(Vgs, Vgs')에 비례하여 흐를 수 있다. 따라서, 전압 상승된 차전압(Vgs')이 이상적인 경우에서의 차전압(Vgs) 대비 더 작은 크기를 가지므로, 프로그래밍 기간(t1)에서 전압 상승된 차전압(Vgs')이 저장된 경우, 이상적인 경우에서의 차전압(Vgs) 대비 구동 전류(Ids)의 크기가 더 작아, 해당 서브 픽셀(SP)에서 의도한 휘도보다 더 작은 휘도를 갖게 된다.Next, referring to FIGS. 7 and 9, during the light emission period t2, the switching transistor SW is turned off, and the driving transistor DT is turned on by the voltage Vg of the first node N1. , the organic light emitting device (OLED) conducts and a driving current (Ids) flows from the anode electrode to the cathode electrode. The driving current (Ids) may flow in proportion to the differential voltages (Vgs and Vgs') described above in FIG. 8. Therefore, since the increased differential voltage (Vgs') has a smaller size compared to the differential voltage (Vgs) in the ideal case, when the increased differential voltage (Vgs') is stored in the programming period (t1), in the ideal case The size of the driving current (Ids) is smaller than the difference voltage (Vgs) in , resulting in a luminance that is smaller than the intended luminance in the corresponding subpixel (SP).

도 7 및 도 9에 도시된 바와 같이, 이상적인 경우에서 발광 기간(t2) 동안, 구동 전류(Ids)에 의해 제2 노드(N2)의 전압(Vs)과 제1 노드(N1)의 전압(Vg)은 일부 상승하지만, 프로그래밍 기간(t1)에서 저장된 차전압(Vgs)은 유지된다. 다만, 제3 저항(R3)으로 인한 전압 상승이 발생되는 경우에서 발광 기간(t2) 동안, 제2 노드(N2)의 전압(Vs')과 제1 노드(N1)의 전압(Vg')은 각각 일정한 차전압(Vgs')을 유지하며 상승될 수 있다.7 and 9, in the ideal case, during the light emission period t2, the voltage Vs of the second node N2 and the voltage Vg of the first node N1 are changed by the driving current Ids. ) increases partially, but the differential voltage (Vgs) stored in the programming period (t1) is maintained. However, in the case where a voltage increase occurs due to the third resistor R3, during the light emission period t2, the voltage Vs' of the second node N2 and the voltage Vg' of the first node N1 are Each can be raised while maintaining a constant differential voltage (Vgs').

상술한 바와 같이, 프로그래밍 기간(t1)에서 전압 상승된 차전압(Vgs')이 저장된 경우, 이상적인 경우에서의 차전압(Vgs) 대비 구동 전류(Ids)의 크기가 더 작아, 해당 서브 픽셀(SP)에서 의도한 휘도보다 더 작은 휘도를 갖게 되는데, 프로그래밍 기간(t1)에서, 누설 전류(I1)는 프로그래밍 기간(t1)에서, 제1 전원 라인(EVDD)을 통해 제1 전압이 인가되고 상기 제1 전압이 유기 발광 소자(OLED)의 애노드 전극에 인가되기 때문에, 발생된다.As described above, when the increased differential voltage (Vgs') is stored in the programming period (t1), the size of the driving current (Ids) is smaller than the differential voltage (Vgs) in the ideal case, and the corresponding subpixel (SP ) has a luminance that is smaller than the intended luminance. In the programming period (t1), the leakage current (I1) is increased when a first voltage is applied through the first power line (EVDD) and the first voltage is applied through the first power line (EVDD). 1 is generated because voltage is applied to the anode electrode of the organic light emitting device (OLED).

도 10은 일 실시예에 따른 표시 장치의 서브 픽셀들 및 제1 전원 라인을 보여주는 블록도이다. 도 11은 일 실시예에 따른 표시 장치의 서브 픽셀들에 인가되는 신호를 나타내는 파형도이다. FIG. 10 is a block diagram showing subpixels and a first power line of a display device according to an exemplary embodiment. FIG. 11 is a waveform diagram showing a signal applied to subpixels of a display device according to an embodiment.

도 1 내지 도 9와 함께 도 10 및 도 11을 참조하면, 표시 패널(150)의 표시 영역(DA)에 배치된 복수의 서브 픽셀들이 도시되어 있다. 복수의 서브 픽셀들은 행 방향 및 열 방향을 따라 배치될 수 있다. 예를 들어, 복수의 서브 픽셀들은 제1 행에 배치된 서브 픽셀들(SP1-1, SP2-1, SP3-1, SP4-1), 제2 행에 배치된 서브 픽셀들(SP1-2, SP2-2, SP3-2, SP4-2), 제3 행에 배치된 서브 픽셀들(SP1-3, SP2-3, SP3-3, SP4-3), 및 제4 행에 배치된 서브 픽셀들(SP1-4, SP2-4, SP3-4, SP4-4)을 포함할 수 있다. 도 10에서는, 예시적으로 4개의 행과 4개의 열을 따라 배열된 서브 픽셀들만을 예시하였지만, 이에 제한되지 않고, 서브 픽셀들은 5개 이상의 행과 5개 이상의 열을 따라 배열될 수도 있다.Referring to FIGS. 10 and 11 along with FIGS. 1 to 9 , a plurality of subpixels arranged in the display area DA of the display panel 150 are shown. A plurality of subpixels may be arranged along the row and column directions. For example, the plurality of subpixels include subpixels SP1-1, SP2-1, SP3-1, and SP4-1 arranged in a first row, and subpixels SP1-2 arranged in a second row. SP2-2, SP3-2, SP4-2), subpixels arranged in the third row (SP1-3, SP2-3, SP3-3, SP4-3), and subpixels arranged in the fourth row It may include (SP1-4, SP2-4, SP3-4, SP4-4). In FIG. 10 , only subpixels arranged along four rows and four columns are exemplarily illustrated, but the present invention is not limited thereto, and subpixels may be arranged along five or more rows and five or more columns.

제1 행에 배치된 서브 픽셀들(SP1-1, SP2-1, SP3-1, SP4-1) 및 제3 행에 배치된 서브 픽셀들(SP1-3, SP2-3, SP3-3, SP4-3)은 홀수행 서브 픽셀들(ROW_ODD)을 구성하고, 제2 행에 배치된 서브 픽셀들(SP1-2, SP2-2, SP3-2, SP4-2), 및 제4 행에 배치된 서브 픽셀들(SP1-4, SP2-4, SP3-4, SP4-4)은 짝수행 서브 픽셀들(ROW_EVEN)을 구성할 수 있다. Subpixels (SP1-1, SP2-1, SP3-1, SP4-1) arranged in the first row and subpixels (SP1-3, SP2-3, SP3-3, SP4) arranged in the third row. -3) constitute odd row subpixels (ROW_ODD), subpixels (SP1-2, SP2-2, SP3-2, SP4-2) arranged in the second row, and arranged in the fourth row The subpixels (SP1-4, SP2-4, SP3-4, and SP4-4) may form even-numbered row subpixels (ROW_EVEN).

제1 전원 라인(EVDD)은 홀수행 서브 픽셀들(ROW_ODD) 및 짝수행 서브 픽셀들(ROW_EVEN)에 분리되어 연결될 수 있다. 이를 위해, 제1 전원 라인(EVDD)은 도 10에 도시된 바와 같이, 홀수행 서브 픽셀들(ROW_ODD)과 연결된 홀수행 전원 라인(EVDD_ODD) 및 짝수행 서브 픽셀들(ROW_EVEN)과 연결된 짝수행 전원 라인(EVDD_EVEN)을 포함할 수 있다. 홀수행 전원 라인(EVDD_ODD) 및 짝수행 전원 라인(EVDD_EVEN)은 각각 먹스 회로부(MUX)를 통해 연결될 수 있고, 전원 공급부(도 1의 180 참조)로부터 제1 전원 라인(EVDD)으로 제1 전압을 제공하면, 먹스 회로부(MUX)는 선택적으로 홀수행 전원 라인(EVDD_ODD) 또는 짝수행 전원 라인(EVDD_EVEN)에 상기 제1 전압을 제공할 수 있다. 전원 공급부(도 1의 180 참조)로부터 먹스 회로부(MUX)까지 연장되는 제1 전원 라인(EVDD)은 팬 아웃 전원 라인일 수 있고, 상술한 홀수행 서브 픽셀들(ROW_ODD)과 연결된 홀수행 전원 라인(EVDD_ODD) 및 짝수행 서브 픽셀들(ROW_EVEN)과 연결된 짝수행 전원 라인(EVDD_EVEN)과 상이하고 분리될 수 있다. 먹스 회로부(MUX)가 선택적으로 홀수행 전원 라인(EVDD_ODD) 또는 짝수행 전원 라인(EVDD_EVEN)에 상기 제1 전압을 제공하는 것은, 도 1의 타이밍 제어부(120)에 의해 제어될 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 먹스 회로부(MUX)는 생략될 수 있다. 이 경우, 전원 공급부(180)는 각각 홀수행 전원 라인(EVDD_ODD) 및 짝수행 전원 라인(EVDD_EVEN)과 연결되고, 소정의 타이밍에 따라 선택적으로 홀수행 전원 라인(EVDD_ODD) 또는 짝수행 전원 라인(EVDD_EVEN)에 상기 제1 전압을 제공할 수도 있다.The first power line EVDD may be separately connected to the odd row subpixels ROW_ODD and the even row subpixels ROW_EVEN. To this end, as shown in FIG. 10, the first power line EVDD is an odd row power line EVDD_ODD connected to the odd row subpixels ROW_ODD and an even row power line connected to the even row subpixels ROW_EVEN. It may contain a line (EVDD_EVEN). The odd row power line (EVDD_ODD) and the even row power line (EVDD_EVEN) may each be connected through a mux circuit unit (MUX), and a first voltage may be supplied from the power supply unit (see 180 in FIG. 1) to the first power line EVDD. When provided, the mux circuit unit (MUX) can selectively provide the first voltage to the odd-row power line (EVDD_ODD) or the even-row power line (EVDD_EVEN). The first power line (EVDD) extending from the power supply unit (see 180 in FIG. 1) to the mux circuit unit (MUX) may be a fan-out power line, and is an odd row power line connected to the odd row subpixels (ROW_ODD) described above. (EVDD_ODD) and the even-numbered row power line (EVDD_EVEN) connected to the even-numbered row subpixels (ROW_EVEN). The mux circuit unit (MUX) selectively providing the first voltage to the odd row power line (EVDD_ODD) or the even row power line (EVDD_EVEN) may be controlled by the timing control unit 120 of FIG. 1, but is limited thereto. It doesn't work. In some embodiments, the mux circuit unit (MUX) may be omitted. In this case, the power supply unit 180 is connected to the odd-numbered power line (EVDD_ODD) and the even-numbered power line (EVDD_EVEN), respectively, and is selectively connected to the odd-numbered power line (EVDD_ODD) or the even-numbered power line (EVDD_EVEN) according to a predetermined timing. ) may be provided with the first voltage.

예를 들어, 상기 제1 전원 라인은 상기 제1 행 픽셀들과 연결된 제1 행 전원 라인, 및 상기 제2 행 픽셀들과 연결된 제2 행 전원 라인을 포함할 수 있다.For example, the first power line may include a first row power line connected to the first row pixels, and a second row power line connected to the second row pixels.

상기 타이밍 제어부는 상기 제1 행 전원 라인에 상기 제1 전압을 인가하는 기간과 상기 제2 행 전원 라인에 상기 제1 전압을 인가하는 기간을 구분할 수 있다.The timing control unit may distinguish between a period for applying the first voltage to the first row power line and a period for applying the first voltage to the second row power line.

다만, 제2 전원 라인(EVSS)은 홀수행 서브 픽셀들(ROW_ODD) 및 짝수행 서브 픽셀들(ROW_EVEN)에 함께 연결될 수 있다.However, the second power line EVSS may be connected to the odd row subpixels ROW_ODD and the even row subpixels ROW_EVEN.

통상적으로, 도 10 및 도 11에 도시된 바와 같이, 제1 행에 배치된 서브 픽셀들(SP1-1, SP2-1, SP3-1, SP4-1)의 프로그래밍 기간(t1)과 발광 기간(t2)이 순차적으로 이루어지고, 그 다음 행인 제2 행에 배치된 서브 픽셀들(SP1-3, SP2-3, SP3-3, SP4-3)의 프로그래밍 기간(t1)과 발광 기간(t2)이 이루어진다. 이러한 방식으로, 열 방향을 따라 행별로 순차적으로 프로그래밍 기간(t1)과 발광 기간(t2)을 수행할 수 있다. 다만, 이 경우, 도 7 내지 도 9에서 상술한 바와 같이, 프로그래밍 기간(t1) 동안, 제1 노드(N1)의 전압(Vg)에 의해 구동 트랜지스터(DT)가 턴 온되어, 구동 트랜지스터(DT)의 제1 전극으로부터 제2 전극으로 누설 전류(I1)가 발생되고, 누설 전류(I1)는 제2 노드(N2)의 전압(Vs)의 전압 상승을 야기하기 때문에, 각 행들에 배치된 서브 픽셀들은 모두 발광 기간(t2) 동안, 의도한 휘도보다 더 작은 휘도를 갖게 될 수 있다.Typically, as shown in FIGS. 10 and 11, the programming period (t1) and the emission period ( t2) is performed sequentially, and the programming period (t1) and the emission period (t2) of the subpixels (SP1-3, SP2-3, SP3-3, and SP4-3) arranged in the second row, which is the next row, are It comes true. In this way, the programming period (t1) and the emission period (t2) can be performed sequentially for each row along the column direction. However, in this case, as described above in FIGS. 7 to 9, during the programming period t1, the driving transistor DT is turned on by the voltage Vg of the first node N1, and the driving transistor DT ), a leakage current (I1) is generated from the first electrode to the second electrode, and the leakage current (I1) causes a voltage increase in the voltage (Vs) of the second node (N2), so the sub-electrodes arranged in each row All pixels may have a luminance that is lower than the intended luminance during the emission period (t2).

예를 들어, 상기 픽셀들은 제1 행에 배치된 제1 행 픽셀들, 및 상기 제1 행과 다른 제2 행에 배치된 제2 행 픽셀들을 포함할 수 있다.For example, the pixels may include first row pixels arranged in a first row, and second row pixels arranged in a second row different from the first row.

다만, 일 실시예에 따른 표시 장치의 경우, 제1 전원 라인(EVDD)이 홀수행 서브 픽셀들(ROW_ODD) 및 짝수행 서브 픽셀들(ROW_EVEN)에 분리되어 연결되고, 홀수행 서브 픽셀들(ROW_ODD) 및 짝수행 서브 픽셀들(ROW_EVEN)의 프로그래밍 기간(t1)과 발광 기간(t2)을 서로 구분하여 수행함으로써, 각 홀수행 서브 픽셀들(ROW_ODD) 및 짝수행 서브 픽셀들(ROW_EVEN)의 프로그래밍 기간(t1)에서 발생될 수 있는 제2 노드(N2)의 전압(Vs)의 전압 상승을 미연에 방지하여 프로그래밍 기간(t1) 동안, 각 홀수행 서브 픽셀들(ROW_ODD) 및 짝수행 서브 픽셀들(ROW_EVEN)의 원래 의도한 차전압(Vgs)을 저장하여, 휘도 불량을 미연에 방지할 수 있다. 홀수행 서브 픽셀들(ROW_ODD) 및 짝수행 서브 픽셀들(ROW_EVEN)의 프로그래밍 기간(t1)과 발광 기간(t2)을 서로 구분하여 수행(또는 구동)하는 것은, 타이밍 제어부(도 1의 120) 참조)에 의해 제어될 수 있다. 타이밍 제어부(120)는 게이트 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하는 데이터 타이밍 제어신호(DDC), 및 먹스 회로부(MUX)를 제어하는 먹스 제어신호를 통해, 홀수행 서브 픽셀들(ROW_ODD) 및 짝수행 서브 픽셀들(ROW_EVEN)의 프로그래밍 기간(t1)과 발광 기간(t2)을 서로 구분하여 구동시킬 수 있다.However, in the display device according to one embodiment, the first power line EVDD is separately connected to the odd row subpixels ROW_ODD and the even row subpixels ROW_EVEN, and the odd row subpixels ROW_ODD ) and the programming period (t1) and the emission period (t2) of the even-numbered subpixels (ROW_EVEN) are performed separately from each other, so that the programming period of each odd-numbered subpixel (ROW_ODD) and the even-numbered subpixels (ROW_EVEN) During the programming period (t1), the voltage increase of the voltage (Vs) of the second node (N2) that may occur at (t1) is prevented in advance, and each of the odd row subpixels (ROW_ODD) and the even row subpixels ( By storing the originally intended differential voltage (Vgs) of ROW_EVEN), luminance defects can be prevented in advance. Refer to the timing controller (120 in FIG. 1) to separately perform (or drive) the programming period (t1) and the emission period (t2) of the odd-numbered row subpixels (ROW_ODD) and the even-numbered subpixels (ROW_EVEN). ) can be controlled by. The timing control unit 120 includes a gate timing control signal (GDC) for controlling the operation timing of the gate driver 130, a data timing control signal (DDC) for controlling the operation timing of the data driver 140, and a mux circuit unit (MUX). ), the programming period (t1) and the emission period (t2) of the odd-numbered subpixels (ROW_ODD) and the even-numbered subpixels (ROW_EVEN) can be driven separately.

더욱 구체적으로 설명하면, 홀수행 서브 픽셀들(ROW_ODD)의 프로그래밍 기간(t1)과 짝수행 서브 픽셀들(ROW_EVEN)의 발광 기간(t2)은 동시에 수행되고, 이어서 홀수행 서브 픽셀들(ROW_ODD)의 발광 기간(t2)과 짝수행 서브 픽셀들(ROW_EVEN)의 프로그래밍 기간(t1)은 동시에 수행된다. 홀수행 서브 픽셀들(ROW_ODD)의 프로그래밍 기간(t1)과 발광 기간(t2)은 교번하여 반복 수행되고, 짝수행 서브 픽셀들(ROW_EVEN)의 프로그래밍 기간(t1)과 발광 기간(t2)은 교번하여 반복 수행된다. To be more specific, the programming period t1 of the odd row subpixels ROW_ODD and the emission period t2 of the even row subpixels ROW_EVEN are performed simultaneously, and then the programming period t1 of the odd row subpixels ROW_ODD is performed simultaneously, and then the programming period t1 of the odd row subpixels ROW_ODD is performed simultaneously. The light emission period (t2) and the programming period (t1) of the even row subpixels (ROW_EVEN) are performed simultaneously. The programming period (t1) and the emission period (t2) of the odd-numbered subpixels (ROW_ODD) are alternately and repeatedly performed, and the programming period (t1) and the emission period (t2) of the even-numbered subpixels (ROW_EVEN) are alternately performed. It is performed repeatedly.

홀수행 서브 픽셀들(ROW_ODD)의 프로그래밍 기간(t1)과 짝수행 서브 픽셀들(ROW_EVEN)의 발광 기간(t2)에서, 발광 기간(t2)을 수행하는 짝수행 서브 픽셀들(ROW_EVEN)에는 짝수행 전원 라인(EVDD_EVDD)을 통해 상기 제1 전압이 제공되지만, 프로그래밍 기간(t1)을 수행하는 홀수행 서브 픽셀들(ROW_ODD)에는 상기 제1 전압이 제공되지 않는다. 따라서, 프로그래밍 기간(t1) 동안, 홀수행 서브 픽셀들(ROW_ODD)에는 누설 전류(I1)가 발생되지 않아, 홀수행 서브 픽셀들(ROW_ODD)의 제2 노드(N2)의 전압(Vs_ODD)은 전압 상승되지 않아, 원래 의도한 차전압(Vgs)을 저장한다.In the programming period (t1) of the odd-numbered subpixels (ROW_ODD) and the emitting period (t2) of the even-numbered subpixels (ROW_EVEN), the even-numbered subpixels (ROW_EVEN) performing the emitting period (t2) have even-numbered rows. Although the first voltage is provided through the power line (EVDD_EVDD), the first voltage is not provided to the odd row subpixels (ROW_ODD) that perform the programming period (t1). Therefore, during the programming period t1, the leakage current I1 is not generated in the odd row subpixels ROW_ODD, so the voltage Vs_ODD of the second node N2 of the odd row subpixels ROW_ODD is the voltage Since it does not rise, the originally intended differential voltage (Vgs) is stored.

홀수행 서브 픽셀들(ROW_ODD)의 발광 기간(t2)과 짝수행 서브 픽셀들(ROW_EVEN)의 프로그래밍 기간(t1)에서, 발광 기간(t2)을 수행하는 홀수행 서브 픽셀들(ROW_ODD)에는 홀수행 전원 라인(EVDD_ODD)을 통해 상기 제1 전압이 제공되지만, 프로그래밍 기간(t1)을 수행하는 짝수행 서브 픽셀들(ROW_EVEN)에는 상기 제1 전압이 제공되지 않는다. 따라서, 프로그래밍 기간(t1) 동안, 짝수행 서브 픽셀들(ROW_EVEN)에는 누설 전류(I1)가 발생되지 않아, 짝수행 서브 픽셀들(ROW_EVEN)의 제2 노드(N2)의 전압(Vs_EVEN)은 전압 상승되지 않아, 원래 의도한 차전압(Vgs)을 저장한다. 나아가, 프로그래밍 기간(t1)에서 원래 의도한 차전압(Vgs)이 저장된 홀수행 서브 픽셀들(ROW_ODD)은 발광 기간(t2)에서 의도한 휘도를 낼 수 있다. 도 11에 도시된 바와 같이, 홀수행 서브 픽셀들(ROW_ODD)의 발광 기간(t2)과 짝수행 서브 픽셀들(ROW_EVEN)의 발광 기간(t2)에서 각각 제2 노드(N2)의 전압(Vs_ODD, Vs_EVEN)이 상승하는데, 이는 도 7에서 상술한 바와 같이, 발광 기간(t2) 동안, 제2 노드(N2)에 구동 전류(Ids)가 흐르기 때문이다. 다만, 홀수행 서브 픽셀들(ROW_ODD)의 발광 기간(t2)과 짝수행 서브 픽셀들(ROW_EVEN)의 발광 기간(t2)에서 각각 프로그래밍 기간(t1)에서 저장된 차전압(Vgs)이 유지된다.In the emission period (t2) of the odd row subpixels (ROW_ODD) and the programming period (t1) of the even row subpixels (ROW_EVEN), the odd row subpixels (ROW_ODD) performing the emission period (t2) have odd rows. Although the first voltage is provided through the power line (EVDD_ODD), the first voltage is not provided to the even-numbered row subpixels (ROW_EVEN) performing the programming period (t1). Therefore, during the programming period t1, the leakage current I1 is not generated in the even-numbered subpixels ROW_EVEN, and the voltage Vs_EVEN of the second node N2 of the even-numbered subpixels ROW_EVEN is the voltage Since it does not rise, the originally intended differential voltage (Vgs) is stored. Furthermore, the odd row subpixels (ROW_ODD) in which the originally intended differential voltage (Vgs) is stored in the programming period (t1) can emit the intended luminance in the emission period (t2). As shown in FIG. 11, the voltage (Vs_ODD, Vs_EVEN) increases because, as described above in FIG. 7, the driving current Ids flows through the second node N2 during the light emission period t2. However, the difference voltage (Vgs) stored in the programming period (t1) is maintained in the emission period (t2) of the odd-numbered row subpixels (ROW_ODD) and the emission period (t2) of the even-numbered row subpixels (ROW_EVEN), respectively.

일 실시예에서, 제1 전원 라인(EVDD)이 홀수행 서브 픽셀들(ROW_ODD) 및 짝수행 서브 픽셀들(ROW_EVEN)에 분리되어 연결되고, 홀수행 서브 픽셀들(ROW_ODD) 및 짝수행 서브 픽셀들(ROW_EVEN)의 프로그래밍 기간(t1)과 발광 기간(t2)을 서로 구분하여 수행하는 것으로 예시하였지만, 몇몇 실시예에서, 인접한 픽셀행들에 배치된 서브 픽셀들이 하나의 제1 전압 라인에 연결되고, 열 방향에서 그 다음 인접한 픽셀행들에 배치된 서브 픽셀들이 다른 하나의 제1 전압 라인에 연결될 수도 있다. 상기 하나의 제1 전압 라인에 연결된 픽셀행들은 프로그래밍 기간(t1) 및 발광 기간(t2) 중 어느 하나의 기간을 수행하고, 상기 다른 하나의 제1 전압 라인에 각각 연결된 픽셀행들은 프로그래밍 기간(t1) 및 발광 기간(t2) 중 다른 하나의 기간을 수행한다.In one embodiment, the first power line EVDD is separately connected to the odd row subpixels ROW_ODD and the even row subpixels ROW_EVEN, and the odd row subpixels ROW_ODD and the even row subpixels Although it is illustrated that the programming period (t1) and the emission period (t2) of (ROW_EVEN) are performed separately from each other, in some embodiments, subpixels arranged in adjacent pixel rows are connected to one first voltage line, Subpixels arranged in the next adjacent pixel rows in the column direction may be connected to another first voltage line. The pixel rows connected to the one first voltage line perform one of the programming period (t1) and the emission period (t2), and the pixel rows respectively connected to the other first voltage line perform the programming period (t1). ) and the other of the emission period (t2).

다른 몇몇 실시예에서, 인접한 픽셀행들에 배치된 서브 픽셀들이 하나의 제1 전압 라인에 연결되고 열 방향에서 그 다음 인접한 하나의 픽셀행에 배치된 서브 픽셀들이 다른 하나의 제1 전압 라인에 연결될 수도 있다. 상기 하나의 제1 전압 라인에 연결된 픽셀행들은 프로그래밍 기간(t1) 및 발광 기간(t2) 중 어느 하나의 기간을 수행하고, 상기 다른 하나의 제1 전압 라인에 연결된 픽셀행은 프로그래밍 기간(t1) 및 발광 기간(t2) 중 다른 하나의 기간을 수행한다.In some other embodiments, subpixels arranged in adjacent pixel rows are connected to one first voltage line, and subpixels arranged in one next adjacent pixel row in the column direction are connected to another first voltage line. It may be possible. The pixel rows connected to the one first voltage line perform one of the programming period (t1) and the emission period (t2), and the pixel rows connected to the other first voltage line perform the programming period (t1). and another period of the light emission period (t2) is performed.

또 다른 몇몇 실시예에서, 하나의 픽셀행을 사이에 두는 픽셀행들에 배치된 서브 픽셀들이 하나의 제1 전압 라인에 연결되고 상기 하나의 픽셀행에 배치된 서브 픽셀들이 다른 하나의 제1 전압 라인에 연결될 수도 있다. 상기 하나의 제1 전압 라인에 연결된 픽셀행들은 프로그래밍 기간(t1) 및 발광 기간(t2) 중 어느 하나의 기간을 수행하고, 상기 다른 하나의 제1 전압 라인에 연결된 픽셀행은 프로그래밍 기간(t1) 및 발광 기간(t2) 중 다른 하나의 기간을 수행한다.In some other embodiments, subpixels arranged in pixel rows interposing one pixel row are connected to one first voltage line, and subpixels arranged in one pixel row are connected to another first voltage line. It can also be connected to a line. The pixel rows connected to the one first voltage line perform one of the programming period (t1) and the emission period (t2), and the pixel rows connected to the other first voltage line perform the programming period (t1). and another period of the light emission period (t2) is performed.

또 다른 몇몇 실시예에서, 어느 하나의 픽셀행들에 배치된 서브 픽셀들이 하나의 제1 전압 라인에 연결되고, 다른 하나의 픽셀행들에 배치된 서브 픽셀들이 다른 하나의 제1 전압 라인에 연결되고, 또 다른 하나의 픽셀행들에 배치된 서브 픽셀들이 또 다른 하나의 제1 전압 라인에 연결될 수 있다. 상기 하나의 제1 전압 라인에 연결된 픽셀행들, 상기 다른 하나의 제1 전압 라인에 연결된 픽셀행들, 및 상기 또 다른 하나의 제1 전압 라인에 연결된 픽셀행들의 프로그래밍 기간(t1)은 서로 분리될 수 있다. 즉, 상기 하나의 제1 전압 라인에 연결된 픽셀행들, 상기 다른 하나의 제1 전압 라인에 연결된 픽셀행들, 및 상기 또 다른 하나의 제1 전압 라인에 연결된 픽셀행들의 프로그래밍 기간(t1)은 서로 다른 기간에 이루어질 수 있다. 상기 실시예에서는, 서로 다른 픽셀행들에 연결되는 3개의 전압 라인들을 예시하였지만, 이에 제한되지 않고, 서로 다른 픽셀들에 연결되는 4개 이상의 전압 라인들이 배치될 수도 있다.In some other embodiments, subpixels arranged in one pixel row are connected to one first voltage line, and subpixels arranged in other pixel rows are connected to another first voltage line. And, subpixels arranged in another pixel row may be connected to another first voltage line. The programming period (t1) of the pixel rows connected to the one first voltage line, the pixel rows connected to the other first voltage line, and the pixel rows connected to the other first voltage line are separated from each other. It can be. That is, the programming period (t1) of the pixel rows connected to the one first voltage line, the pixel rows connected to the other first voltage line, and the pixel rows connected to the other first voltage line are It can take place in different time periods. In the above embodiment, three voltage lines connected to different pixel rows are illustrated, but the present invention is not limited thereto, and four or more voltage lines connected to different pixels may be disposed.

예를 들어, 상기 구동 트랜지스터의 게이트 전극과 연결된 제1 노드에 상기 데이터 라인을 통해 데이터 전압을 인가하고, 상기 구동 트랜지스터의 드레인 전극과 연결된 제2 노드에 제2 전원 라인을 통해 제2 전압을 인가하는 프로그래밍 기간, 및 상기 프로그래밍 기간 이후 상기 발광 소자를 발광하는 발광 기간을 포함하고, 상기 제1 행 픽셀들의 상기 프로그래밍 기간은 상기 제2 행 픽셀들의 상기 발광 기간과 동시에 수행될 수 있다.For example, a data voltage is applied to a first node connected to the gate electrode of the driving transistor through the data line, and a second voltage is applied to a second node connected to the drain electrode of the driving transistor through a second power line. a programming period during which the light emitting element emits light after the programming period, and the programming period of the first row pixels may be performed simultaneously with the light emission period of the second row pixels.

상기 제1 행 픽셀들의 상기 발광 기간은 상기 제2 행 픽셀들의 상기 프로그래밍 기간과 동시에 수행될 수 있다.The emitting period of the first row pixels may be performed simultaneously with the programming period of the second row pixels.

상기 제1 행 픽셀들의 상기 프로그래밍 기간에서, 상기 제1 전압이 인가되지 않고, 상기 제2 행 픽셀들의 상기 발광 기간에서, 상기 제1 전압이 인가될 수 있다.In the programming period of the first row pixels, the first voltage may not be applied, and in the lighting period of the second row pixels, the first voltage may be applied.

상기 제1 행 픽셀들의 상기 프로그래밍 기간에서, 상기 제1 행 픽셀들의 상기 제2 노드의 전압은 일정하게 유지될 수 있다.In the programming period of the first row pixels, the voltage of the second node of the first row pixels may be maintained constant.

상기 제2 행 픽셀들의 상기 프로그래밍 기간에서, 상기 제1 전압이 인가되지 않고, 상기 제1 행 픽셀들의 상기 발광 기간에서, 상기 제1 전압이 인가될 수 있다.In the programming period of the second row pixels, the first voltage may not be applied, and in the lighting period of the first row pixels, the first voltage may be applied.

상기 제2 행 픽셀들의 상기 프로그래밍 기간에서, 상기 제2 행 픽셀들의 상기 제2 노드의 전압은 일정하게 유지될 수 있다.In the programming period of the second row pixels, the voltage of the second node of the second row pixels may be maintained constant.

상기 제2 전원 라인은 상기 제2 노드에 직접 연결될 수 있다.The second power line may be directly connected to the second node.

상기 제1 행 전원 라인 및 상기 제2 행 전원 라인 각각에 상기 제1 전원을 제공하는 전원 구동부를 더 포함할 수 있다. It may further include a power driver that provides the first power to each of the first row power line and the second row power line.

상기 제1 전원 라인은 상기 제1 행 픽셀들과 연결된 제1 행 전원 라인, 및 상기 제2 행 픽셀들과 연결되고 상기 제1 행 전원 라인과 다른 제2 행 전원 라인을 포함할 수 있다.The first power line may include a first row power line connected to the first row pixels, and a second row power line connected to the second row pixels and different from the first row power line.

상기 제1 행 전원 라인 및 상기 제2 행 전원 라인과 각각 연결된 먹스 회로부, 및 상기 먹스 회로부와 상기 전원 구동부를 연결하는 팬 아웃 전원 라인를 더 포함하고, 상기 타이밍 제어부는 상기 제1 행 전원 라인에 상기 제1 전압을 인가하는 기간과 상기 제2 행 전원 라인에 상기 제1 전압을 인가하는 기간을 구분하도록 상기 먹스 회로부를 제어할 수 있다.It further includes a mux circuit unit connected to the first row power line and the second row power line, respectively, and a fan-out power line connecting the mux circuit unit and the power driver, wherein the timing control unit is connected to the first row power line. The mux circuit unit may be controlled to distinguish between a period for applying the first voltage and a period for applying the first voltage to the second row power line.

상기 제1 행은 홀수행을 포함하고, 상기 제2 행은 짝수행을 포함할 수 있다.The first row may include odd-numbered rows, and the second row may include even-numbered rows.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the attached drawings, those skilled in the art will understand that the present invention can be implemented in other specific forms without changing its technical idea or essential features. You will be able to understand it. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.

130: 게이트 구동부
140: 데이터 구동부
150: 표시패널
180: 전원 공급부
SW: 스위칭 트랜지스터
DT: 구동 트랜지스터
CST: 커패시터
OLED: 유기 발광다이오드130: Gate driver
140: data driving unit
150: display panel
180: power supply unit
SW: switching transistor
DT: driving transistor
CST: capacitor
OLED: Organic light emitting diode

Claims

A display panel having a light-emitting element and a driving transistor that controls a driving current flowing through the light-emitting element, and including a plurality of pixels connected to a data line, a gate line, and a first power line that applies a first voltage;
a data driver connected to the data line;
A gate driver connected to the gate line; and
A timing control unit that controls the operation of the data driver and the gate driver,
The pixels include first row pixels arranged in a first row, and second row pixels arranged in a second row different from the first row,
The first power line includes a first row power line connected to the first row pixels, and a second row power line connected to the second row pixels and different from the first row power line,
The timing control unit is configured to distinguish between a period for applying the first voltage to the first row power line and a period for applying the first voltage to the second row power line.

According to claim 1,
A programming period in which a data voltage is applied to a first node connected to the gate electrode of the driving transistor through the data line, and a second voltage is applied to a second node connected to the drain electrode of the driving transistor through a second power line, and a light emission period in which the light emitting element emits light after the programming period, wherein the programming period of the first row pixels is performed simultaneously with the light emission period of the second row pixels.

According to clause 2,
The display device wherein the light emission period of the first row pixels is performed simultaneously with the programming period of the second row pixels.

According to clause 3,
A display device in which the first voltage is not applied in the programming period of the first row pixels, and the first voltage is applied in the light emission period of the second row pixels.

According to clause 4,
In the programming period of the first row pixels, the voltage of the second node of the first row pixels is maintained constant.

According to clause 4,
A display device in which the first voltage is not applied in the programming period of the second row pixels, and the first voltage is applied in the light emission period of the first row pixels.

According to clause 6,
In the programming period of the second row pixels, the voltage of the second node of the second row pixels is maintained constant.

According to clause 2,
The second power line is directly connected to the second node.

According to claim 1,
The display device further includes a power driver that provides the first power to each of the first row power line and the second row power line.

According to clause 9,
It further includes a mux circuit unit connected to the first row power line and the second row power line, respectively, and a fan-out power line connecting the mux circuit unit and the power driver, wherein the timing control unit is connected to the first row power line. A display device that controls the mux circuit unit to distinguish between a period of applying the first voltage and a period of applying the first voltage to the second row power line.

According to claim 1,
The first row includes odd rows, and the second row includes even rows.