KR20240088774A - 증폭기를 바이어싱하기 위한 회로 및 방법 - Google Patents

Abstract

증폭기 회로(300)는 캐스코드 트랜지스터(372) 및 게인 트랜지스터(374)를 갖는 증폭기 코어(360), 증폭기 코어(360)에 결합된 바이어스 회로(310)를 포함하며, 바이어스 회로(310)는: 제1 전류원(312), 제2 전류원(328), 연산 트랜스컨덕턴스 증폭기(338), 바이어스 캐스코드 트랜지스터(342) 및 바이어스 게인 트랜지스터(346)를 갖는 바이어스 캐스코드 트랜지스터 쌍; 및 제1 전류원(312) 및 제2 전류원(328)에 결합된 레플리카 회로(355)를 포함한다.

Description

증폭기를 바이어싱하기 위한 회로 및 방법

관련 출원

본 출원은 2021년 10월 26일자로 출원되고 발명의 명칭이 "CIRCUIT AND METHOD FOR BIASING AN AMPLIFIER"인 미국 가 특허 출원 제63/271,966호에 대한 우선권 및 그 이익을 주장하며, 그 내용은 모든 적용가능한 목적들을 위하여 그리고 아래 설명한 바와 같이 전체가 참조로서 통합된다.

기술분야

본 개시는 일반적으로 전자장치에 관한 것으로, 보다 구체적으로는 증폭기들을 위한 바이어스(bias) 회로들에 관한 것이다.

밀리미터파(mmW) 주파수들에서 동작하는 통신 디바이스들과 마찬가지로 무선 통신 디바이스들 및 기술들이 점점 더 보급되고 있다. 무선 통신 디바이스들은 일반적으로 통신 신호들을 송신 및/또는 수신한다. 무선 주파수(RF) 송수신기에서, 통신 신호는 통상적으로 송신 섹션에 의해 증폭 및 송신되고, 수신된 통신 신호는 수신 섹션에 의해 증폭 및 처리된다. 수신 섹션은 통신 신호를 증폭하고 처리하는 하나 이상의 회로를 포함할 수 있다. 증폭기 회로 또는 회로들은 하나 이상의 저잡음 증폭기(low noise amplifier, LNA) 회로를 포함할 수 있는 하나 이상의 스테이지를 갖는 하나 이상의 증폭기 경로를 포함할 수 있다. LNA가 어떻게 동작하는지를 결정하는 요인들 중 하나는 바이어스 회로이다. 바이어스 회로는 통상적으로 증폭기의 동작 파라미터들을 확립한다. 따라서, 바이어스 회로를 가능한 한 효율적으로 동작시키는 것이 가능하다.

첨부된 청구항들의 범위 내에서 시스템들, 방법들 및 디바이스들의 다양한 구현들 각각은 몇몇 양상들을 갖고, 그 양상들 중 어떠한 단일 양상도 본 명세서에 설명된 바람직한 속성들을 단독으로 담당하지 않는다. 첨부된 청구항들의 범위를 한정하지 않고도, 일부 현저한 특징들이 본 명세서에서 설명된다.

본 명세서에 설명된 청구물의 하나 이상의 구현들의 상세들이 첨부 도면들 및 하기의 설명에서 기술된다. 다른 피처들, 양태들, 및 이점들은 그 설명, 도면들, 및 청구항들로부터 명백하게 될 것이다. 이하의 도면의 상대적 치수는 축적대로 도시되지 않을 수 있음에 유의한다.

본 개시의 일 양태는 캐스코드 트랜지스터 및 게인 트랜지스터를 갖는 증폭기 코어, 증폭기 코어에 결합된 바이어스 회로를 포함하며, 바이어스 회로는: 제1 전류원, 제2 전류원, 연산 트랜스컨덕턴스 증폭기(operational transconductance amplifier, OTA), 바이어스 캐스코드 트랜지스터 및 바이어스 게인 트랜지스터를 갖는 바이어스 캐스코드 트랜지스터 쌍; 및 제1 전류원 및 제2 전류원에 결합된 레플리카 회로를 포함하는, 증폭기 회로를 제공한다. 레플리카는 상기 제1 전류원에 결합된 제1 레플리카 트랜지스터, 및 상기 제2 전류원에 결합된 제2 레플리카 트랜지스터, 상기 제2 레플리카 트랜지스터에 결합된 제3 레플리카 트랜지스터, 상기 제1 레플리카 트랜지스터에 결합된 조정가능 저항, 상기 제2 레플리카 트랜지스터 및 상기 제3 레플리카 트랜지스터에 결합된 전압 분배기를 포함하며, 상기 제3 레플리카 트랜지스터의 게이트가 상기 증폭기 코어에 바이어스 전압(Vgate)을 제공한다.

본 개시의 다른 양태는 증폭기를 바이어싱하기 위한 방법으로서, 제1 전류 루프 및 제2 전류 루프를 사용하여 바이어스 전압을 생성하는 단계로서, 상기 제1 전류 루프는 복수의 전류원들 및 전압 분배기를 포함하며, 상기 제2 전류 루프는 단일 증폭기를 포함하는, 상기 바이어스 전압을 생성하는 단계, 및 상기 바이어스 전압을 증폭기에 인가하는 단계를 포함하는, 방법을 제공한다.

본 개시의 다른 양태는 제1 전류 루프 및 제2 전류 루프를 사용하여 바이어스 전압을 생성하기 위한 수단으로서, 상기 제1 전류 루프는 복수의 전류원들 및 전압 분배기를 포함하며, 상기 제2 전류 루프는 단일 증폭기를 포함하는, 상기 바이어스 전압을 생성하기 위한 수단, 및 상기 바이어스 전압을 증폭기에 인가하기 위한 수단을 포함하는 디바이스를 제공한다.

도면들에서, 달리 표시되지 않으면 여러 도면들 전체에 걸쳐 같은 참조부호들은 같은 부분들을 나타낸다. "102a" 또는 "102b"와 같은 문자 표기(letter character designation)를 갖는 참조부호들에 대해, 그 문자 표기는 동일한 도면에 존재하는 두 개의 동일한 부분들 또는 엘리먼트들을 구별할 수도 있다. 참조부호들에 대한 문자 표기는, 참조부호가 모든 도면들에 있어서 동일한 참조부호를 갖는 모든 부분들을 포괄하도록 의도될 경우에 생략될 수도 있다.
도 1은 무선 통신 시스템과 통신하는 무선 디바이스를 도시한 도해이다.
도 2a는 본 개시의 예시적인 기법들이 구현될 수 있는 무선 디바이스를 도시한 블록도이다.
도 2b는 본 개시의 예시적인 기법들이 구현될 수 있는 무선 디바이스를 도시한 블록도이다.
도 3은 본 개시의 예시적인 실시예에 따른 증폭기 회로의 블록도이다.
도 4는 LNA 게인 트랜지스터의 드레인 전압(Vd)을 Vref 및 온도의 함수로서 나타내는 트레이스를 갖는 그래프이다.
도 5는 증폭기를 바이어싱하기 위한 방법의 동작의 예를 설명하는 흐름도이다.
도 6은 증폭기를 바이어싱하기 위한 장치의 기능 블록도이다.

단어 "예시적인"은 "예, 예증, 또는 예시로서 기능함"을 의미하도록 본 명세서에서 사용된다. "예시적인" 것으로서 본 명세서에 설명된 임의의 양태는 다른 양태에 비해 반드시 바람직하다거나 이로운 것으로서 해석되지는 않아야 한다.

통신 디바이스 수신기에서, 저잡음 증폭기(LNA)는 트랜지스터들을 포함하는 회로에 의해 바이어싱될 수 있으며, 이들은 통상적으로 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)로 지칭되는 공정 기술을 사용하여 구현된다. MOSFET은 FET으로도 지칭될 수 있고, p채널 FET(PFET) 또는 n채널 FET(NFET)으로도 지칭될 수 있다. 상보형 금속 산화물 반도체(CMOS) 회로는 NFET과 PFET 둘 다를 포함할 수 있다. 구현 유형에 관계없이, FET 디바이스는 전형적으로 디바이스의 Gm으로도 지칭될 수 있는 게인을 제공한다. 저잡음 증폭기(LNA)로서 사용되는 FET 디바이스의 선형성, 및 디바이스의 잡음 지수(noise figure, 또는 NF)의 측정은 중요한 특성일 수 있다.

FET는 일반적으로, 게이트, 소스, 및 드레인으로 지칭되는 세 개의 단자들을 갖는다. FET에 다양한 전압이 존재하며, 게이트-소스 전압은 Vgs로 지칭되고; 드레인-소스 전압은 Vds로 지칭되고; 드레인 전압은 Vd 또는 Vdrain으로 지칭되며; 게이트 전압은 Vg 또는 Vgate로 지칭된다.

FET를 사용하는 LNA는 캐스코드 아키텍처라고 지칭되는 것을 사용하여 트랜스컨덕턴스 증폭기(Gm 스테이지로도 지칭됨)로서 구현될 수 있으며, 여기서 캐스코드 아키텍처는 하나의 트랜지스터는 공통 소스로서 동작하고 다른 트랜지스터는 공통 게이트로서 동작하는 두 개의 트랜지스터들을 포함한다. 트랜지스터들 중 하나(게인 트랜지스터)는 그 게이트에서 RF 입력 신호를 수신하고, 다른 트랜지스터(캐스코드 트랜지스터)는 그 드레인에서 RF 신호 출력을 제공한다.

FET 디바이스들을 사용하여 구현되는 저잡음 증폭기(LNA)에서, LNA 바이어스 전류는 LNA의 신호 증폭(Gm 또는 게인)을 제공하는 증폭기 디바이스, 즉 게인 트랜지스터의 드레인 전압(Vd)에 의존한다. 이러한 디바이스는 짧은 채널 길이를 갖게 제조될 수 있으며, 이는 NF를 감소시키거나 NF 요건이 만족될 가능성을 증가시킬 수 있다. 게이트-소스 전압(Vgs) 및 드레인-소스 전압(Vds)은 LNA의 게인 트랜지스터의 바이어스 전류, 선형성, 및/또는 잡음 지수(NF)를 제어하도록 정확하게 설정되어야 한다. LNA의 신호 증폭(Gm, 또는 게인)을 제공하는 게인 트랜지스터의 드레인 전압(Vd)에 대한 의존성은, 통상적으로 더 낮은 게인 모드들(이를테면, 전형적으로 약 1 mA(밀리암페어)인 G4 모드)에 사용되는, 낮은 바이어스 전류에서 더 중요해진다.

기존의 바이어스 회로들은 LNA를 바이어싱하기 위해 두 개의 전류 루프들을 사용한다. 이는 LNA 바이어스 전류, 특히 공정, 전압 및 온도(PVT) 변동에 대한 양호한 제어를 제공하고, 게인 트랜지스터의 게인(Gm)이 드레인 전압(Vd)과 독립적으로 설정될 수 있게 한다. 그러나, 이러한 바이어스 회로는 두 개의 연산 트랜스컨덕턴스 증폭기들(OTA들)을 사용하여 구현될 수 있으며, 이는 (특히 더 낮은 게인 모드에서) 상당한 전력 소비를 초래하고, 회로 상의 상당한 영역을 소비한다.

따라서, 증폭기를 효율적으로 바이어싱하는 방법을 갖는 것이 바람직할 것이다.

예시적인 실시예에서, 저잡음 증폭기(LNA)를 위한 바이어스 회로는 단일 OTA만을 사용하면서, 위에서 언급한 이중 루프 거동을 제공한다.

예시적인 실시예에서, 저잡음 증폭기(LNA)를 위한 바이어스 회로는 단일 OTA를 사용하여 구현됨으로 인해 더 작은 회로 영역을 사용하여 구현될 수 있고, 더 적은 전력을 소비할 수 있다.

도 1은 무선 통신 시스템(120)과 통신하는 무선 디바이스(110)를 도시한 도해이다. 무선 통신 시스템(120)은 롱텀 에볼루션(LTE) 시스템, 코드 분할 다중 액세스(CDMA) 시스템, GSM(Global System for Mobile Communications) 시스템, 무선 로컬 영역 네트워크(WLAN) 시스템, 5G NR(new radio) 시스템, 또는 일부 다른 무선 시스템일 수 있다. CDMA 시스템은 WCDMA(Wideband CDMA), CDMA 1X, EVDO(Evolution-Data Optimized), TD-SCDMA(Time Division Synchronous CDMA) 또는 일부 다른 버전의 CDMA를 구현할 수 있다. 단순화를 위해, 도 1은 두 개의 기지국들(130 및 132) 및 하나의 시스템 제어기(140)를 포함하는 무선 통신 시스템(120)을 도시한다. 일반적으로, 무선 통신 시스템은 임의의 수의 기지국들 및 임의의 세트의 네트워크 엔티티들을 포함할 수도 있다.

무선 디바이스(110)는 또한 사용자 장비(UE), 모바일 스테이션, 단말, 액세스 단말, 가입자 유닛, 스테이션 등으로 지칭될 수 있다. 무선 디바이스(110)는 셀룰러 폰, 스마트폰, 태블릿, 무선 모뎀, PDA(personal digital assistant), 핸드헬드 디바이스, 랩톱 컴퓨터, 스마트북, 넷북, 태블릿, 무선 전화기, 의료 디바이스, 자동차, (예를 들어, 사물 인터넷을 통해) 하나 이상의 다른 디바이스에 연결되도록 구성된 디바이스, 무선 로컬 루프(WLL) 스테이션, 블루투스 디바이스 등일 수 있다. 무선 디바이스(110)는 무선 통신 시스템(120)과 통신할 수 있다. 무선 디바이스(110)는 또한, 브로드캐스트 스테이션(예를 들어, 브로드캐스트 스테이션(134))으로부터의 신호들 및/또는 위성(예를 들어, 하나 이상의 GNSS(global navigation satellite systems)에서의 위성(150))으로부터의 신호들 등을 수신할 수 있다. 무선 디바이스(110)는 LTE, WCDMA, CDMA 1X, EVDO, TD-SCDMA, GSM, 802.11, 802.15, 5G, UWB 등과 같은 무선 통신을 위한 하나 이상의 무선 기술을 지원할 수 있다.

무선 디바이스(110)는, 예를 들어 하나 이상의 LTE 또는 5G 표준들에서 설명된 바와 같이, 캐리어 집성(carrier aggregation)을 지원할 수도 있다. 일부 실시예들에서, 예를 들어 개별 캐리어들이 각각의 데이터 스트림들에 대해 사용되는 것과는 대조적으로, 캐리어 집성을 사용하여 다수의 캐리어들을 통해 단일 데이터 스트림이 송신된다. 무선 디바이스(110)는, 예를 들어 광범위한 주파수들에 걸쳐 LTE, WiFi, 5G 또는 다른 통신 대역들에 의해 사용되는 통신 대역들을 포함하는 다양한 통신 대역들에서 동작할 수도 있다. 무선 디바이스(110)는 또한, 네트워크를 통해 통신하지 않고 다른 무선 디바이스들과 직접 통신할 수 있다.

일반적으로, 캐리어 어그리게이션(CA)은 두 가지 유형들 - 대역내 CA 및 대역간 CA로 분류될 수 있다. 대역내 CA는 동일한 대역 내의 다수의 캐리어들에 대한 동작을 지칭한다. 대역간 CA는 상이한 대역들에서의 다수의 캐리어들에 대한 동작을 지칭한다.

도 2a는 본 개시의 예시적인 기법들이 구현될 수 있는 무선 디바이스(200)를 도시한 블록도이다. 무선 디바이스(200)는 예를 들어, 도 1에 예시된 무선 디바이스(110)의 실시예일 수 있다.

도 2a는 송신기(230) 및 수신기(250)를 갖는 송수신기(220)의 예를 도시한다. 일반적으로, 송신기(230) 및 수신기(250)에서의 신호들의 컨디셔닝은 증폭기, 필터, 상향 변환기, 하향 변환기 등의 하나 이상의 스테이지에 의해 수행될 수 있다. 이들 회로 블록들은 도 2a에 도시된 구성과 상이하게 배열될 수 있다. 또한, 도 2a에 도시되지 않은 다른 회로 블록들도 또한 송신기(230) 및 수신기(250)에서의 신호들을 컨디셔닝하기 위해 사용될 수도 있다. 달리 언급되지 않는 한, 도 2a의 임의의 신호 또는 도면들의 임의의 다른 도면은 단일 종단(single-ended)이거나 차동(differential)일 수도 있다. 도 2a에서의 일부 회로 블록들은 생략될 수도 있다.

도 2a에 도시된 예에서, 무선 디바이스(200)는 일반적으로 송수신기(220) 및 데이터 프로세서(210)를 포함한다. 데이터 프로세서(210)는 메모리(298)에 동작가능하게 결합된 프로세서(296)를 포함할 수 있다. 메모리(298)는 일반적으로 참조부호(299)를 사용하여 도시된 데이터 및 프로그램 코드를 저장하도록 구성될 수 있고, 일반적으로 아날로그 및/또는 디지털 처리 컴포넌트들을 포함할 수 있다. 프로세서(296)와 메모리(298)는 본 명세서에서 설명된 증폭기를 바이어싱하기 위한 방법 및 시스템의 실시예들의 동작의 일부 또는 전부를 제어, 구성, 프로그래밍, 또는 그 외 완전히 또는 부분적으로 제어하기 위해 협력할 수 있다.

송수신기(220)는 양방향 통신을 지원하는 송신기(230) 및 수신기(250)를 포함한다. 일반적으로, 무선 디바이스(200)는 임의의 수의 통신 시스템들 및 주파수 대역들을 위한 임의의 수의 송신기들 및/또는 수신기들을 포함할 수도 있다. 송수신기(220)의 전부 또는 일부는 하나 이상의 아날로그 집적 회로(IC), RF IC(RFIC), 혼합 신호 IC 등 상에서 구현될 수도 있다.

송신기 또는 수신기는 수퍼 헤테로다인(super-heterodyne) 아키텍처 또는 직접 변환(direct-conversion) 아키텍처로 구현될 수도 있다. 수퍼 헤테로다인 아키텍처에서, 신호는 다수의 스테이지들에서 무선 주파수(RF)와 기저대역 사이에서, 예를 들면 하나의 스테이지에서 RF로부터 중간 주파수(intermediate frequency, IF)로, 그 다음 수신기에 대한 다른 스테이지에서 IF로부터 기저대역으로, 주파수-변환된다. 직접-변환 아키텍처에서, 신호는 일 스테이지에서 RF와 기저대역 사이에서 주파수 변환된다. 수퍼 헤테로다인 및 직접-변환 아키텍처들은 상이한 회로 블록들을 사용하고 및/또는 상이한 요건들을 가질 수 있다. 도 2a에 도시된 예에서, 송신기(230) 및 수신기(250)는 직접 변환 아키텍처로 구현된다.

송신 경로에서, 데이터 프로세서(210)는 송신될 데이터를 처리하고, 동상(in-phase; I) 및 직교위상(quadrature; Q) 아날로그 출력 신호들을 송신기(230)에 제공한다. 일 실시예에서, 데이터 프로세서(210)는 추가 처리를 위해, 데이터 프로세서(210)에 의해 생성된 디지털 신호들을 I 및 Q 아날로그 출력 신호들, 예를 들어 I 및 Q 출력 전류들로 변환하기 위한 디지털-아날로그 변환기(DAC)들(214a 및 214b)을 포함한다. 다른 실시예들에서, DAC들(214a 및 214b)은 송수신기(220)에 포함되고, 데이터 프로세서(210)는 (예를 들어, I 및 Q에 대한) 데이터를 디지털적으로 송수신기(220)에 제공한다.

송신기(230) 내에서, 기저대역(예를 들어, 저역 통과) 필터들(232a 및 232b)은 이전의 디지털-아날로그 변환에 의해 야기된 원치 않는 이미지들을 제거하도록 각각 I 및 Q 아날로그 송신 신호들을 필터링한다. 증폭기들(Amp)(234a 및 234b)은 기저대역 필터들(232a 및 232b)로부터의 신호들을 각각 증폭하고, I 및 Q 기저대역 신호들을 제공한다. 상향 변환 믹서들(241a 및 241b)을 갖는 상향 변환기(240)는 I 및 Q 기저대역 신호들을 송신(TX) 로컬 오실레이터(LO) 신호 생성기(290)로부터의 I 및 Q TX LO 신호들로 상향 변환하고, 상향 변환된 신호를 제공한다. 필터(242)는 상향 변환된 신호를 필터링하여 수신 주파수 대역의 잡음(noise)뿐만 아니라 주파수 상향 변환으로 인한 원치 않는 이미지들을 제거한다. 전력 증폭기(PA)(244)는 필터(242)로부터의 신호를 증폭하여 원하는 출력 전력 레벨을 획득하고 송신 RF 신호를 제공한다. 송신 RF 신호는 듀플렉서 또는 스위치(246)를 통해 라우팅되고 안테나(248)를 통해 송신될 수 있다. 본 명세서에서 논의된 예들은 I 및 Q 신호들을 활용하지만, 당업자들은 송수신기의 컴포넌트들이 극 변조(polar modulation)를 활용하도록 구성될 수도 있다는 것을 이해할 것이다.

수신 경로에서, 안테나(248)는 통신 신호들을 수신하고 수신된 RF 신호를 제공하며, 이는 듀플렉서 또는 스위치(246)를 통해 라우팅되고 저잡음 증폭기(LNA)(252)에 제공될 수 있다. 듀플렉서(246)는, RX 신호들이 TX 신호들로부터 격리되도록, 특정 RX-TX 듀플렉서 주파수 분리로 동작하도록 설계된다. 수신된 RF 신호는, 원하는 RF 입력 신호를 획득하기 위해 LNA(252)에 의해 증폭되고 필터(254)에 의해 필터링된다. 증폭기를 바이어싱하기 위한 시스템 및 방법의 예시적인 실시예들은 LNA(252)에서 또는 이의 일부로서 구현될 수 있다. 다른 실시예들에서, 증폭기를 바이어싱하기 위한 시스템 및 방법은 수신기(250)의 다른 부분들에서 구현될 수 있거나, 또는 송수신기에서, 이를테면, 송수신기 회로, 모듈 또는 칩에서 구현될 수 있다.

하향 변환기(260) 내의 하향 변환 믹서들(261a 및 261b)은 I 및 Q 기저대역 신호들을 생성하기 위해 필터(254)의 출력을 수신(RX) LO 신호 생성기(280)로부터의 I 및 Q RX LO 신호들(즉, LO_I 및 LO_Q)과 믹싱한다. I 및 Q 기저대역 신호들은 증폭기들(262a 및 262b)에 의해 증폭되고 기저대역(예를 들어, 저역 통과) 필터들(264a 및 264b)에 의해 추가로 필터링되어 I 및 Q 아날로그 입력 신호들을 획득하며, 이는 데이터 프로세서(210)에 제공된다. 도시된 예시적인 실시예에서, 데이터 프로세서(210)는 아날로그 입력 신호들을 데이터 프로세서(210)에 의해 추가로 처리될 디지털 신호들로 변환하기 위한 아날로그-디지털 변환기(ADC)들(216a 및 216b)을 포함한다. 일부 실시예들에서, ADC들(216a 및 216b)은 송수신기(220)에 포함되고, 디지털적으로 데이터 프로세서(210)에 데이터를 제공한다.

도 2a에서, TX LO 신호 생성기(290)는 주파수 상향 변환을 위해 사용되는 I 및 Q TX LO 신호들을 생성하는 한편, RX LO 신호 생성기(280)는 주파수 하향 변환을 위해 사용되는 I 및 Q RX LO 신호들을 생성한다. 각각의 LO 신호는 특정 기본 주파수를 갖는 주기적 신호이다. 위상 고정 루프(phase locked loop; PLL)(292)는 데이터 프로세서(210)로부터 타이밍 정보를 수신하고, LO 신호 생성기(290)로부터의 TX LO 신호들의 주파수 및/또는 위상을 조정하는 데 사용되는 제어 신호를 생성한다. 유사하게, PLL(282)은 데이터 프로세서(210)로부터 타이밍 정보를 수신하고, LO 신호 생성기(280)로부터의 RX LO 신호들의 주파수 및/또는 위상을 조정하는 데 사용되는 제어 신호를 생성한다.

무선 디바이스(200)는 CA를 지원할 수도 있고, (i) 상이한 주파수들에서 다수의 다운링크 캐리어들 상에서 하나 이상의 셀들에 의해 송신되는 다수의 다운링크 신호들을 수신하고 그리고/또는 (ii) 다수의 업링크 캐리어들 상에서 하나 이상의 셀들로 다수의 업링크 신호들을 송신할 수도 있다. 그러나, 당업자는 본 명세서에 설명된 양태들이 캐리어 집성을 지원하지 않는 시스템들, 디바이스들, 및/또는 아키텍처들에서 구현될 수도 있음을 이해할 것이다.

송수신기(220)의 특정 컴포넌트들은 도 2a에 기능적으로 예시되고, 이에 예시된 구성은 특정 구현들에서의 물리적 디바이스 구성을 나타낼 수도 있거나 또는 나타내지 않을 수도 있다. 예를 들어, 위에서 설명된 바와 같이, 송수신기(220)는 다양한 집적 회로(IC), RF IC(RFIC), 혼합 신호 IC 등으로 구현될 수 있다. 일부 실시예들에서, 송수신기(220)는 다양한 모듈들, 칩들, 및/또는 컴포넌트들을 갖는 인쇄 회로 보드(PCB)와 같은 기판 또는 보드 상에 구현된다. 예를 들어, 전력 증폭기(244), 필터(242) 및 듀플렉서(246)는 별개의 모듈들로 또는 이산 컴포넌트들로서 구현될 수도 있는 한편, 송수신기(220) 내에서 예시된 나머지 컴포넌트들은 단일 송수신기 칩에서 구현될 수도 있다.

전력 증폭기(244)는, 예를 들어 하나 이상의 주파수들 상에서, 하나 이상의 주파수 대역들에서, 그리고 하나 이상의 전력 레벨들에서 통신 신호를 증폭하도록 구성될 수 있는 드라이버 스테이지들, 전력 증폭기 스테이지들, 또는 다른 컴포넌트들을 포함하는 하나 이상의 스테이지들을 포함할 수도 있다. 다양한 요인들에 의존하여, 전력 증폭기(244)는 하나 이상의 드라이버 스테이지들, 하나 이상의 전력 증폭기 스테이지들, 하나 이상의 임피던스 매칭 네트워크들을 사용하여 동작하도록 구성될 수 있고, 양호한 선형성, 효율성, 또는 양호한 선형성과 효율성의 조합을 제공하도록 구성될 수 있다.

수퍼 헤테로다인 아키텍처에서의 예시적인 실시예에서, PA(244) 및 LNA(252)(및 일부 예시들에서 필터(242) 및 필터(254))는 송신기(230) 및 수신기(250) 내의 다른 컴포넌트들과는 별개로, 예를 들어, 밀리미터파 집적 회로 상에 구현될 수 있다. 예시적인 수퍼 헤테로다인 아키텍처가 도 2b에 예시된다.

도 2b는 본 개시의 예시적인 기법들이 구현될 수 있는 무선 디바이스를 도시한 블록도이다. 도 2b에서의 무선 디바이스(200a)의, 예를 들어 동일한 참조부호들에 의해 표시될 수 있는 특정 컴포넌트들은 도 2a에 도시된 무선 디바이스(200)에서의 것들과 유사하게 구성될 수 있고, 도 2b에서의 동일하게 번호가 매겨진 항목들에 대한 설명은 반복되지 않을 것이다.

무선 디바이스(200a)는 상향 변환기(240)와 하향 변환기(260)가 기저대역과 중간 주파수(IF) 사이의 통신 신호를 처리하도록 구성된 헤테로다인(또는 수퍼 헤테로다인) 아키텍처의 예이다. 예를 들어, 상향 변환기(240)는 상향 변환기(275)에 IF 신호를 제공하도록 구성될 수 있다. 예시적인 실시예에서, 상향 변환기(275)는 합산 함수(278) 및 상향 변환 믹서(276)를 포함할 수 있다. 합산 함수(278)는 상향 변환기(240)의 I 및 Q 출력들을 조합하고 믹서(276)에 비직교 신호를 제공한다. 비직교 신호는 단일 종단 또는 차동일 수 있다. 믹서(276)는 상향 변환기(240)로부터 IF 신호를 수신하고 TX RF LO 신호 생성기(277)로부터 TX RF LO 신호들을 수신하고, 위상 시프트 회로부(281)에 상향 변환된 RF 신호를 제공하도록 구성된다. PLL(292)이 도 2b에서 신호 생성기들(290, 277)에 의해 공유되는 것으로서 예시되지만, 각 신호 생성기에 대한 각 PLL이 구현될 수도 있다.

예시적인 실시예에서, 위상 시프트 회로부(281) 내의 컴포넌트들은 하나 이상의 조정가능 또는 가변 위상 어레이 엘리먼트를 포함할 수 있고, 커넥션(294)을 통해 데이터 프로세서(210)로부터 하나 이상의 제어 신호를 수신하고 수신된 제어 신호에 기초하여 조정가능 또는 가변 위상 어레이 엘리먼트를 동작시킬 수 있다.

예시적인 실시예에서, 위상 시프트 회로부(281)는 위상 시프터들(283) 및 위상 어레이 엘리먼트들(287)을 포함한다. 설명을 쉽게 하기 위해 3상 시프터들(283) 및 3개의 위상 어레이 엘리먼트들(287)이 도시되지만, 위상 시프트 회로부(281)는 더 많거나 더 적은 위상 시프터(283) 및 위상 어레이 엘리먼트(287)를 포함할 수도 있다.

각 위상 시프터(283)는 상향 변환기(275)로부터 RF 송신 신호를 수신하고, 위상을 일정 양만큼 변경하며, RF 신호를 각 위상 어레이 엘리먼트(287)에 제공하도록 구성될 수 있다. 각 위상 어레이 엘리먼트(287)는 하나 이상의 필터, 증폭기, 드라이버 증폭기, 및/또는 전력 증폭기를 포함하는 송신 및 수신 회로부를 포함할 수 있다. 일부 실시예들에서, 위상 시프터들(283)은 각 위상 어레이 엘리먼트들(287) 내에 통합될 수 있다.

위상 시프트 회로부(281)의 출력은 안테나 어레이(248)에 제공된다. 예시적인 실시예에서, 안테나 어레이(248)는 예를 들어, 각 안테나 엘리먼트가 각 위상 어레이 엘리먼트(287)에 결합되도록, 위상 시프터(283) 및 위상 어레이 엘리먼트(287)의 수에 통상적으로 대응하는 수의 안테나를 포함한다. 예시적인 실시예에서, 위상 시프트 회로부(281) 및 안테나 어레이(248)는 위상 어레이로 지칭될 수 있다.

수신 방향에서, 위상 시프트 회로부(281)의 출력이 하향 변환기(285)에 제공된다. 예시적인 실시예에서, 하향 변환기(285)는 I/Q 생성 함수(291) 및 하향 변환 믹서(286)를 포함할 수 있다. 예시적인 실시예에서, 믹서(286)는 위상 시프트 회로부(281)에 의해 제공되는 수신 RF 신호를 RX RF LO 신호 생성기(279)에 의해 제공되는 RX RF LO 신호에 따라 IF 신호로 하향 변환한다. I/Q 생성 함수(291)는 믹서(286)로부터 IF 신호를 수신하고 하향 변환기(260)에 대한 I 및 Q 신호들을 생성하며, 이는 위에서 설명된 바와 같이, IF 신호들을 기저대역으로 하향 변환한다. PLL(282)이 도 2b에서 신호 생성기들(280, 279)에 의해 공유되는 것으로서 예시되지만, 각 신호 생성기에 대한 각 PLL이 구현될 수도 있다.

일부 실시예들에서, 상향 변환기(275), 하향 변환기(285), 및 위상 시프트 회로부(281)는 공통 IC 상에 구현된다. 일부 실시예들에서, 합산 함수(278) 및 I/Q 생성 함수(291)는 믹서들(276, 286) 및 위상 시프트 회로부(281)가 공통 IC 상에서 구현되도록 믹서들(276 및 286)과 분리되어 구현되지만, 합산 함수(278) 및 I/Q 생성 함수(291)는 그렇지 않다(예를 들어, 합산 함수(278) 및 I/Q 생성 함수(291)는 믹서들(276, 286)을 갖는 IC에 결합된 다른 IC에서 구현된다). 일부 실시예들에서, LO 신호 생성기들(277, 279)은 공통 IC에 포함된다. 일부 실시예들에서, 위상 시프트 회로부가 276, 286, 277, 278, 279, 및/또는 291와 공통 IC 상에 구현되며, 공통 IC 및 안테나 어레이(248)는 모듈에 포함되며, 이는 커넥터를 통해 송수신기(220)의 다른 컴포넌트들에 결합될 수 있다. 일부 실시예들에서, 위상 시프트 회로부(281), 예를 들어, 위상 시프트 회로부(281)가 구현되는 칩은 인터커넥트에 의해 안테나 어레이(248)에 결합된다. 예를 들어, 안테나 어레이(248)의 컴포넌트들은 기판 상에 구현될 수 있고, 플렉시블 인쇄 회로를 통해 위상 시프트 회로부(281)를 구현하는 집적 회로에 결합될 수 있다.

일부 실시예들에서, 도 2a에 예시된 아키텍처와 도 2b에 예시된 아키텍처 둘 모두는 동일한 디바이스에서 구현된다. 예를 들어, 무선 디바이스(110 또는 200)는 도 2a에 예시된 아키텍처를 사용하여 약 20 ㎓ 미만의 주파수를 갖는 신호들과 통신하고, 도 2b에 예시된 아키텍처를 사용하여 약 20 ㎓ 초과의 주파수를 갖는 신호들과 통신하도록 구성될 수 있다. 둘 모두의 아키텍처들이 구현되는 디바이스들에서, 동일하게 번호가 매겨진 도 2a와 도 2b의 하나 이상의 컴포넌트는 두 개의 아키텍처들 간에 공유될 수 있다. 예를 들어, RF로부터 기저대역으로 직접 하향 변환된 신호들과 IF 스테이지를 통해 RF로부터 기저대역으로 하향 변환된 신호들 둘 모두는 동일한 기저대역 필터(264)에 의해 필터링될 수 있다. 다른 실시예들에서, 제1 버전의 필터(264)가 도 2a의 아키텍처를 구현하는 디바이스의 일부에 포함되고, 제2 버전의 필터(264)가 도 2b의 아키텍처를 구현하는 디바이스의 일부에 포함된다. 특정 예시적인 주파수들이 본 명세서에서 설명되지만, 다른 구현예들도 가능하다. 예를 들어, 약 20 ㎓ 초과의 주파수를 갖는(예를 들어, mmW 주파수를 갖는) 신호들은 직접 변환 아키텍처를 사용하여 송신 및/또는 수신될 수 있다. 이러한 실시예들에서, 예를 들어, 위상 어레이가 직접 변환 아키텍처에서 구현될 수 있다.

도 3은 본 개시의 예시적인 실시예에 따른 증폭기 회로(300)의 블록도이다. 예시적인 실시예에서, 증폭기 회로(300)는 바이어스 회로(310) 및 증폭기 코어(360)를 포함한다. 일부 예들에서, 증폭기 회로(300)는 저잡음 증폭기(LNA)로서 구성되고, 증폭기 코어(360)는 LNA 코어를 포함한다. 예를 들어, 증폭기(300)는 LNA(252), 또는 위상 어레이 엘리먼트들(287) 중 하나 이상에서의 LNA의 예일 수 있다. 이러한 일부 예들에서, LNA는 무선 디바이스(110)의 송수신기에 결합된 프론트 엔드 모듈에 포함되고/되거나 짧은 채널 길이 디바이스들을 포함한다. 다른 예들에서, 증폭기(300)는 다른 유형의 증폭기, 예를 들어, 위에서 설명되고/거나 도 2에 예시된 다른 증폭기들 중 어느 하나로서 구성될 수 있고, 송수신기에, 프론트 엔드 모듈에, RFIC에, 회로 보드 상의 개별 컴포넌트로서 등으로 포함될 수 있다.

예시적인 실시예에서, 바이어스 회로(310)는 전류원(312), 전류원(328) 및 커넥션(341)을 포함하며, 이들 모두는 노드(311)에서, 시스템 전압(Vdd)에 결합된다. 예시적인 실시예에서, 시스템 전압(Vdd)은 대략 1.2V일 수 있거나, 또는 다른 전압일 수 있다. 예시적인 실시예에서, 전류원(312)은 상이한 게인 모드들에 걸쳐 조정가능한 전류를 제공하도록 구성된 조정가능 또는 가변 전류원일 수 있다. 예시적인 실시예에서, 전류원(312)은 도 2a 또는 도 2b의 데이터 프로세서(210)로부터 제어 신호를 수신할 수 있다.

예시적인 실시예에서, 바이어스 회로(310)는 트랜지스터(322), 트랜지스터(334), 트랜지스터(326), 연산 트랜스컨덕턴스 증폭기(OTA)(338), 트랜지스터(342), 트랜지스터(346), 전압 분배기(여기서는 저항(317) 및 저항(319)를 포함하는 저항성 전압 분배기로서 예시됨) 및 가변 저항(337)을 또한 포함한다. 예시적인 실시예에서, 가변 저항(337)은 도 2a 또는 도 2b의 데이터 프로세서(210)로부터 제어 신호를 수신할 수 있다.

전류원(312)은 커넥션(314)을 통해 노드(315)에 결합된다. 트랜지스터(322)의 드레인은 커넥션(323)을 통해 노드(315)에 결합된다. 트랜지스터(322)의 소스는 노드(325)에 결합되고, 트랜지스터(322)의 게이트는 커넥션(332)을 통해 트랜지스터(334)의 게이트에 결합된다. 노드(315)는 전압 분배기의 입력에 결합될 수 있다. 전압 분배기는 도 3에 예시된 예에서 저항성 전압 분배기로서 구성되지만, 다른 유형들의 전압 분배기들이 사용될 수도 있다.

전류원(328)은 커넥션(329)을 통해 노드(331)에 결합된다. 트랜지스터(334)의 드레인은 커넥션(335)을 통해 노드(331)에 결합된다. 트랜지스터(334)의 소스는 커넥션(336)을 통해 가변 저항(337)에 결합된다. 트랜지스터(334)의 게이트 및 트랜지스터(322)의 게이트 또한 노드(331)에 결합된다.

트랜지스터(326)의 드레인은 커넥션(324)을 통해 노드(325)에 결합된다. 트랜지스터(326)의 소스는 커넥션(327)을 통해 시스템 접지에 결합된다. 트랜지스터(326)의 게이트는 노드(318)에 결합되며, 이는 전압 분배기의 출력을 포함하거나 전압 분배기의 출력에 결합될 수 있다. 도 3에 예시된 저항성 전압 분배기에서, 저항(317)은 노드(315)와 노드(318) 사이에 결합된다. 저항(319)은 노드(318)와 시스템 접지 사이에 결합된다.

트랜지스터(342)의 드레인은 시스템 전압(Vdd)에 커넥션(341)을 통해 결합되고, 트랜지스터(342)의 소스는 노드(345)에 결합되며, 트랜지스터(342)의 게이트는 커넥션(351)을 통해 OTA(338)의 출력에 결합된다.

트랜지스터(346)의 드레인은 노드(345)에서 커넥션(347)을 통해 트랜지스터(342)의 소스에 결합되고, 트랜지스터(346)의 소스는 커넥션(348)을 통해 시스템 접지에 결합되며, 트랜지스터(346)의 게이트는 커넥션(349)을 통해 노드(318)에 결합된다.

OTA(338)는 커넥션(339)을 통해 노드(325)에 결합된 비반전 입력, 및 커넥션(340)을 통해 노드(345)에 결합된 반전 입력을 갖는다. 노드(325)에서의 전압은 Vd1(트랜지스터(326)의 드레인에서의 전압)으로 지칭될 수 있으며, 이는 또한 OTA(338)로의 비반전 입력에서의 기준 전압(Vref)에 근접하게 근사하다.

게이트-소스 전압(Vgs1)은 트랜지스터(334)의 게이트-소스 전압을 지칭하고, 게이트-소스 전압(Vgs2)은 트랜지스터(322)의 게이트-소스 전압을 지칭한다. Vgs+Vref와 동일한 전압이 노드(331)에서 나타난다. 노드(331)에서의 전압(Vgs)은 트랜지스터(334)의 게이트-소스 전압을 지칭하고, 전압(Vn1)은 가변 저항(337)에 걸친 전압(Vref)과 트랜지스터(334)의 Vgs의 합이다. 전압(Vx)이 노드(315)에서 나타난다.

증폭기 코어(360)는 선택적 인덕턴스(362), 트랜지스터(372), 트랜지스터(374), 선택적 인덕턴스(379), 저항(364), 커패시턴스(365), 저항(376) 및 커패시턴스(377)를 포함한다. 인덕턴스(362)의 일측은 노드(311)에서 시스템 전압(Vdd)에 결합된다. 트랜지스터(372)의 드레인은 커넥션(368)을 통해 인덕턴스(362)의 타측에 결합된다. 트랜지스터(372)의 소스는 커넥션(373)을 통해 트랜지스터(374)의 드레인에 결합되고, 트랜지스터(372)의 게이트는 저항(364)에 결합된다. 저항(364)의 타측은 트랜지스터(342)의 게이트 및 OTA(338)의 출력에 결합된다. 트랜지스터(372)의 게이트는 또한 커패시턴스(365)에 결합된다.

트랜지스터(374)의 소스는 커넥션(378)을 통해 인덕턴스(379)의 일측에 결합된다. 인덕턴스(379)의 타측은 시스템 접지에 결합된다. 인덕턴스(379)는 소스 축퇴 인덕턴스로 지칭될 수 있다. 트랜지스터(374)의 게이트는 저항(376) 및 커패시턴스(377)에 결합된다. 저항(376)의 타측은 트랜지스터(346)의 게이트에 그리고 또한 커넥션(349)을 통해 노드(318)에 결합된다. 무선 주파수(RF) 입력 신호(RFin)가 커넥션(381)에서 증폭기 코어(360)에 제공되고, RF 출력 신호(RFout)가 커넥션(367)을 통해 트랜지스터(372)의 드레인으로부터 제공된다.

트랜지스터(374)는 게이트 전압과 드레인 전압 사이의 밀접한 의존성을 갖는 짧은 채널 길이 디바이스로서 제조될 수 있다.

트랜지스터들(342 및 346), 및 트랜지스터들(372 및 374)의 배열은 캐스코드 배열로 지칭된다. 트랜지스터들(342 및 372)은 캐스코드 트랜지스터들이고, 트랜지스터들(346 및 374)은 게인 트랜지스터들이다.

예시적인 실시예에서, OTA(338)는 트랜지스터(342)의 게이트에, 그리고 저항(364)을 통해 트랜지스터(372)의 게이트에 제공되는 전압(Vcasc)을 생성한다.

예시적인 실시예에서, 트랜지스터들(326, 346 및 342)은 (W/L)로 지칭되는 크기를 가질 수 있다. 트랜지스터(334)는 (W1/L1)으로 지칭되는 크기를 갖고, 트랜지스터(322)는 N1*(W1/L1)으로 지칭되는 크기를 가지며, 트랜지스터(372 및 374)는 N*(W/L)로 지칭되는 크기를 갖는다.

트랜지스터들(322, 326, 334, 342, 346, 372 및 374)은 N형 금속 산화물 반도체(NMOS) 트랜지스터들로서 도시되지만; 이들은 또한 P형 디바이스들을 사용하여 구현될 수도 있다.

예시적인 실시예에서, 전류원(328)은 전류(Ibgu)를 생성하고 흐르게 하고, 전류원(312)은 전류(Ibgu)를 미러링하고 전류(Imirror)로 지칭되는 전류를 생성하고 흐르게 한다. 전류(I)는 커넥션(314)을 통해 그리고 커넥션(341)을 통해 흐른다. 전류원(312)을 통한 전류(I)는 트랜지스터(374)를 바이어싱하기 위해 사용되고, 전형적으로 전류원(328)에 의해 생성되는 전류(Ibgu)보다 더 높다.

예시적인 실시예에서, 트랜지스터(322), 트랜지스터(334), 트랜지스터(326), 전압 분배기(예를 들어, 저항(317) 및 저항(319)) 및 가변 저항(337)은 OTA(338)의 비반전 입력에 제공되는 기준 전압(Vref)을 전개하도록 구성된 레플리카 회로(355)를 포함할 수 있다.

전류(I)의 분율인 전류(예를 들어, X*I)는 커넥션(316)을 통해 흐른다. 예시적인 실시예에서, X는 1/2 또는 1/5 미만이고(예를 들어, X는 .2 또는 .15 이하임), 커넥션(316)을 통해 흐르는 전류는 0.1*I일 수 있다.

예시적인 실시예에서, 저항들(317 및 319)은 레플리카 바이어스 전압, Vgate = (R1/R1+R2)*Vx(노드(315)에서의 전압)을 사용하여, 기준 전압(Vref)으로서 트랜지스터(326)에서 드레인 전압을 유지하면서, 전류(I)의 분율을 사용하여 저항성 피드백 구조물로 지칭되는 것을 형성한다. 게이트 전압(Vgate)은 노드(318)에 나타나고, 또한 저항(376)을 통해 트랜지스터(346)의 게이트 및 트랜지스터(374)의 게이트에 제공된다.

예시적인 실시예에서, 저항(317)의 값은 저항(319)의 값의 1.5X일 수 있다.

전압 Vn1=Vref + Vgs1이다.

전압 Vd1=Vn1 + Vgs2이다.

전압(Vgs1)은 트랜지스터(334)를 (W1/L1)으로서 사이징하고 트랜지스터(322)를 N1*(W1/L1)으로서 사이징함으로써 전압(Vgs2)에 근사화하도록 만들어질 수 있어, 전압(Vd1)이 전압(Vref)에 근사화하게 한다.

전압(Vcasc)은 노드(325)에서의 전압(Vref)을 사용하여 생성됨에 따라, 트랜지스터(374)(증폭기의 게인 디바이스)의 드레인 전압을 Vref에 근사하게 만든다.

전류(I)의 배수인 전류(예를 들어, Y*I)는 인덕터(362) 및 커넥션(368)을 통해 흐른다. 예시적인 실시예에서, Y는 증폭기 회로(300) 내의 다른 트랜지스터들, 예를 들어, 트랜지스터(들)(342 및/또는 346)의 크기에 비한 트랜지스터(들)(372 및/또는 374)의 크기에 의해 결정된다. 트랜지스터들(326, 346, 및 342)이 (W/L)로 지칭되는 크기를 갖고, 트랜지스터들(372 및 374)이 N*(W/L)로 지칭되는 크기를 갖는 위에서 설명된 예에서, Y는 N과 동일할 수 있어서, 인덕터(362) 및/또는 커넥션(368)를 통해 흐르는 전류는 N*I이 된다.

예시적인 실시예에서, 레플리카 회로(355)는 전압(Vref) 및 게이트 전압(Vgate)을 생성하기 위해 사용되었을 제2 OTA를 대체하기 위해 사용될 수 있다. 이러한 방식으로, 전류 소비 및 회로 영역이 감소된다.

예시적인 실시예에서, 전류원(312), 전류원(328), 및 레플리카 회로(355) 내의 컴포넌트들은 OTA 없이 트랜지스터(374)를 바이어싱하도록 구성된 제1 루프, 또는 제1 전류 루프를 형성할 수 있다. 예시적인 실시예에서, OTA(338), 트랜지스터(342) 및 트랜지스터(346)는 트랜지스터(372)를 바이어싱하도록 구성된 제2 루프, 또는 제2 전류 루프를 형성할 수 있다. 예시적인 실시예에서, 전류원(312), 전류원(328), 제1 전류 루프 내의 레플리카 회로(355) 내의 컴포넌트들은 게인 트랜지스터의 게인, 이를테면 트랜지스터들(346 및 374) 중 하나 또는 둘 모두에 비례하는 증폭기 코어(360)에 대한 제1 바이어스 전류를 생성한다.

도 4는 LNA 게인 트랜지스터의 드레인 전압(Vd)을 Vref 및 온도의 함수로서 나타내는 트레이스(410)를 갖는 그래프(400)이다. 수직 축(402)은 도 3의 트랜지스터(374)와 같은 게인 트랜지스터의 드레인 전압(Vd)을 도시하고, 수평 축(404)은 제어 전압, Vref, 및 온도를 도시한다.

예시적인 실시예에서, 전류(Imirror)(도 3)는 PTAT(proportional to absolute temperature) 특성을 가질 수 있고, 도 3의 트랜지스터(374)와 같은 게인 트랜지스터의 드레인 전압(Vd)은 더 높은 게인 모드들에서 선형성을 개선하는, 온도에 걸친 CTAT(complementary to absolute temperature) 기울기를 가질 수 있다. 트레이스(410)는 가변 저항(337)에 걸쳐 Vref의 상이한 값들에 대한 트랜지스터(374)의 드레인 전압(Vd)을 도시한다. 명명법 "-30 25 85"는 섭씨 단위의 온도를 지칭한다. 트레이스(410)는 트랜지스터(374)의 드레인 전압(Vd)의 CTAT 거동을 예시하며, 이에 따라 더 높은 온도에서 선형성을 개선한다.

도 5는 증폭기를 바이어싱하기 위한 방법의 동작의 예를 설명하는 흐름도(500)이다. 방법(500)에서의 블록들은 도시된 순서대로 또는 순서와 다르게 수행될 수 있고, 일부 실시예들에서는 적어도 부분적으로 병렬로 수행될 수 있다.

블록(502)에서, 바이어스 전압이 생성된다. 예를 들어, 레플리카 회로(355)는 OTA(338)에 대한 기준을 제공하기 위해 기준 전압(Vref)을 생성할 수 있고, 전압(Vgate)이 노드(318)에서 생성될 수 있다. 게이트 전압(Vgate)은 증폭기를 바이어싱하기 위해 사용될 수 있다.

블록(504)에서, 바이어스 전압은 증폭기에 인가된다. 예를 들어, 게이트 전압(Vgate)은 바이어스 신호로서 트랜지스터(374)에 제공된다. 바이어스 신호(Vgate)는 저항(376)을 통해 트랜지스터(374)에 제공될 수 있고, 트랜지스터(374)를 바이어싱하기 위해 사용될 수 있다. 예시적인 실시예에서, 트랜지스터(374)의 드레인 전압(Vd)은 바이어스 전압(Vgate)에 따른다.

블록(506)에서, 신호가 증폭될 수 있다. 예를 들어, 트랜지스터(374)(이에 바이어스 신호(Vgate)가 인가됨) 및/또는 트랜지스터(372)(예를 들어, 캐스코드 트랜지스터)는 커넥션(381)에서 제공된 신호를 증폭할 수 있다.

도 6은 증폭기(또는 증폭을 위한 다른 수단)를 바이어싱하기 위한 장치의 기능 블록도이다. 장치(600)는 바이어스 전압을 생성하기 위한 수단(602)을 포함한다. 특정 실시예들에서, 바이어스 전압을 생성하기 위한 수단(602)은 방법(500)(도 5)의 동작 블록(502)에서 설명된 기능들 중 하나 이상을 수행하도록 구성될 수 있다. 예시적인 실시예에서, 바이어스 전압을 생성하기 위한 수단(602)은 예를 들어, OTA(338)에 대한 기준을 제공하기 위해 기준 전압(Vref)을 생성하고 노드(318)에서 전압(Vgate)을 생성하도록 구성된 레플리카 회로(355)를 포함할 수 있다. 게이트 전압(Vgate)은 증폭기를 바이어싱하기 위해 사용될 수 있다.

장치(600)는 증폭기(또는 증폭을 위한 다른 수단)에 바이어스 전압을 인가하기 위한 수단(604)을 또한 포함할 수 있다. 특정 실시예들에서, 바이어스 전압을 인가하기 위한 수단(604)은 방법(500)(도 5)의 동작 블록(504)에서 설명된 기능들 중 하나 이상을 수행하도록 구성될 수 있다. 예시적인 실시예에서, 증폭기에 바이어스 전압을 인가하기 위한 수단(604)은 예를 들어, 바이어스 신호로서 트랜지스터(374)에 게이트 전압(Vgate)을 제공하도록 구성된 저항기(376)를 포함할 수 있다.

장치(600)는 증폭을 위한 수단(606) 또는 수단(602 및 604)에 대한 설명에서 위에서 언급된 증폭기를 또한 포함할 수 있다. 예를 들어, 증폭을 위한 수단은 트랜지스터(374)(이에 바이어스 신호(Vgate)가 인가됨) 및/또는 트랜지스터(372)(예를 들어, 캐스코드 트랜지스터)를 포함할 수 있다.

구현예들은 아래의 번호가 매겨진 조항들에서 설명된다:

1. 증폭기 회로로서, 캐스코드 트랜지스터 및 게인 트랜지스터를 갖는 증폭기 코어; 증폭기 코어에 결합된 바이어스 회로를 포함하며, 바이어스 회로는: 제1 전류원; 제2 전류원; 연산 트랜스컨덕턴스 증폭기(operational transconductance amplifier, OTA); 바이어스 캐스코드 트랜지스터 및 바이어스 게인 트랜지스터를 갖는 바이어스 캐스코드 트랜지스터 쌍; 및 상기 제1 전류원 및 상기 제2 전류원에 결합된 레플리카 회로를 포함하며, 상기 레플리카 회로는: 상기 제1 전류원에 결합된 제1 레플리카 트랜지스터, 및 상기 제2 전류원에 결합된 제2 레플리카 트랜지스터; 상기 제2 레플리카 트랜지스터에 결합된 제3 레플리카 트랜지스터; 상기 제1 레플리카 트랜지스터에 결합된 조정가능 저항; 상기 제2 레플리카 트랜지스터 및 상기 제3 레플리카 트랜지스터에 결합된 전압 분배기를 포함하며, 상기 제3 레플리카 트랜지스터의 게이트가 상기 증폭기 코어에 바이어스 전압(Vgate)을 제공하도록 구성된 것인, 증폭기 회로.

2. 제1 조항에 있어서, 상기 전압 분배기는 제1 저항 및 제2 저항을 포함하며, 상기 제3 레플리카 트랜지스터의 게이트가 상기 제1 저항과 상기 제2 저항 사이의 제1 노드에 결합되는 것인, 증폭기 회로.

3. 제2 조항에 있어서, 상기 제1 저항은 상기 제1 노드와 시스템 접지 사이에 결합되는 것인, 증폭기 회로.

4. 제2 조항에 있어서, 상기 제2 저항은 상기 제1 노드와 상기 제2 레플리카 트랜지스터의 드레인 사이에 결합되는 것인, 증폭기 회로.

5. 제1 조항 내지 제4 조항 중 어느 하나에 있어서, 상기 제1 레플리카 트랜지스터는 크기 (W1/L1)을 갖고, 상기 제2 레플리카 트랜지스터는 크기 N1*(W1/L1)을 갖는 것인, 증폭기 회로.

6. 제1 조항 내지 제5 조항 중 어느 하나에 있어서, 상기 제3 레플리카 트랜지스터는 크기 (W/L)를 갖는 것인, 증폭기 회로.

7. 제1 조항 내지 제6 조항 중 어느 하나에 있어서, 상기 제2 레플리카 트랜지스터의 소스와 상기 제3 레플리카 트랜지스터의 드레인 사이에 제2 노드가 형성되는 것인, 증폭기 회로.

8. 제7 조항에 있어서, 상기 OTA는 상기 제2 노드에 결합된 비반전 입력, 상기 바이어스 캐스코드 트랜지스터의 소스와 상기 바이어스 게인 트랜지스터의 드레인 사이에 형성되는 제3 노드에 결합된 반전 입력을 갖는 것인, 증폭기 회로.

9. 제1 조항 내지 제8 조항 중 어느 하나에 있어서, 상기 OTA의 출력은 상기 바이어스 캐스코드 트랜지스터의 게이트 및 상기 캐스코드 트랜지스터의 게이트에 인가되는 캐스코드 바이어스 신호인 것인, 증폭기 회로.

10. 제1 조항 내지 제9 조항 중 어느 하나에 있어서, 상기 증폭기 코어는 저잡음 증폭기(low noise amplifier, LNA) 코어인 것인, 증폭기 회로.

11. 제1 조항 내지 제10 조항 중 어느 하나에 있어서, 상기 제1 레플리카 회로는 제1 전류 루프를 포함하고; 그리고 상기 OTA는 제2 전류 루프를 포함하는 것인, 증폭기 회로.

12. 제11 조항에 있어서, 상기 제1 레플리카 회로는 연산 증폭기 없이 제1 바이어스 전류를 생성하도록 구성된 것인, 증폭기 회로.

13. 제11 조항에 있어서, 상기 제1 전류 루프는 상기 게인 트랜지스터의 게인에 비례하는 상기 증폭기 코어에 대한 제1 바이어스 전류를 생성하는 것인, 증폭기 회로.

14. 제1 조항 내지 제13 조항 중 어느 하나에 있어서, 상기 전압 분배기는 저항성 피드백 구조물을 포함하는 것인, 증폭기 회로.

15. 증폭기를 바이어싱하기 위한 방법으로서, 제1 전류 루프 및 제2 전류 루프를 사용하여 바이어스 전압을 생성하는 단계로서, 상기 제1 전류 루프는 복수의 전류원들 및 전압 분배기를 포함하며, 상기 제2 전류 루프는 단일 증폭기를 포함하는, 상기 바이어스 전압을 생성하는 단계; 및 상기 바이어스 전압을 증폭기에 인가하는 단계를 포함하는, 방법.

16. 제15 조항에 있어서, 상기 바이어스 전압을 생성하는 단계는: 밴드갭 전류를 생성하는 단계; 미러 전류를 생성하는 단계; 상기 미러 전류의 분율을 생성하는 단계; 및 상기 미러 전류를 분할하여 제1 노드에서 상기 바이어스 전압을 제공하는 단계를 더 포함하는 것인, 방법.

17. 제16 조항에 있어서, 제2 노드에서 기준 전압을 생성하는 단계를 더 포함하며, 상기 기준 전압은 상기 밴드갭 전류와 연관되는 것인, 방법.

18. 제17 조항에 있어서, 상기 기준 전압에 기초하여 캐스코드 전압을 생성하는 단계를 더 포함하는, 방법.

19. 제17 조항 또는 제18 조항 중 어느 하나에 있어서, 상기 기준 전압은 상기 제2 전류 루프 내의 상기 단일 증폭기에 인가되는 것인, 방법.

20. 제15 조항 내지 제19 조항 중 어느 하나에 있어서, 상기 증폭기는 저잡음 증폭기(LNA)인 것인, 방법.

21. 제16 조항에 있어서, 연산 증폭기 없이 상기 제1 노드에서 상기 바이어스 전압을 생성하는 단계를 더 포함하는, 방법.

22. 제20 조항에 있어서, 상기 바이어스 전압은 상기 LNA 내의 게인 트랜지스터의 게인에 비례하는 것인, 방법.

23. 디바이스로서, 제1 전류 루프 및 제2 전류 루프를 사용하여 바이어스 전압을 생성하기 위한 수단으로서, 상기 제1 전류 루프는 복수의 전류원들 및 전압 분배기를 포함하며, 상기 제2 전류 루프는 단일 증폭기를 포함하는, 상기 바이어스 전압을 생성하기 위한 수단; 및 상기 바이어스 전압을 증폭기에 인가하기 위한 수단을 포함하는, 디바이스.

24. 제23 조항에 있어서, 상기 바이어스 전압을 생성하기 위한 수단은: 밴드갭 전류를 생성하기 위한 수단; 미러 전류를 생성하기 위한 수단; 상기 미러 전류의 분율을 생성하기 위한 수단; 및 상기 미러 전류를 분할하여 제1 노드에서 상기 바이어스 전압을 제공하기 위한 수단을 더 포함하는 것인, 디바이스.

25. 제24 조항에 있어서, 제2 노드에서 기준 전압을 생성하기 위한 수단을 더 포함하며, 상기 기준 전압은 상기 밴드갭 전류와 연관되는 것인, 디바이스.

26. 제25 조항에 있어서, 상기 기준 전압에 기초하여 캐스코드 전압을 생성하기 위한 수단을 더 포함하는, 디바이스.

27. 제23 조항 내지 제26 조항 중 어느 하나에 있어서, 상기 증폭기는 저잡음 증폭기(LNA)인 것인, 디바이스.

28. 제24 조항에 있어서, 증폭기 없이 상기 제1 노드에서 상기 바이어스 전압을 생성하기 위한 수단을 더 포함하는, 디바이스.

29. 제27 조항에 있어서, 상기 바이어스 전압은 상기 LNA 내의 게인 트랜지스터의 게인에 비례하는 것인, 디바이스.

본 명세서에 설명된 회로 아키텍처는 하나 이상의 IC, 아날로그 IC, RFIC, 혼합 신호 IC, ASIC, 인쇄 회로 보드(PCB), 전자 디바이스 등 상에 구현될 수 있다. 본 명세서에 설명된 회로 아키텍처는 또한, CMOS(complementary metal oxide semiconductor), NMOS(N-channel MOS), PMOS(P-channel MOS), BJT(bipolar junction transistor), BiCMOS(bipolar-CMOS), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), HBT(heterojunction bipolar transistor)들, HEMT(high electron mobility transistor)들, SOI(silicon-on-insulator) 등과 같은 다양한 IC 공정 기술들로 제조될 수도 있다.

본 명세서에 설명된 회로를 구현하는 장치는 자립형(stand-alone) 디바이스일 수도 있거나 더 큰 디바이스의 일부일 수도 있다. 디바이스는 (i) 자립형 IC, (ii) 데이터 및/또는 명령들을 저장하기 위한 메모리 IC들을 포함할 수도 있는 하나 이상의 IC들의 세트, (iii) RF 수신기(RFR) 또는 RF 송신기/수신기(RTR)와 같은 RFIC, (iv) 이동국 모뎀(MSM)과 같은 ASIC, (v) 다른 디바이스들 내에 임베딩될 수도 있는 모듈, (vi) 수신기, 셀룰러 폰, 무선 디바이스, 핸드셋, 또는 모바일 유닛, (vii) 기타 등등일 수도 있다.

선택된 양태들이 상세히 예시되고 설명되었지만, 다양한 치환물들 및 변경물들이 다음의 청구항들에 의해 정의되는 바와 같은 본 발명의 사상 및 범위로부터 일탈함없이 그 안에서 행해질 수도 있음이 이해될 것이다.

Claims (29)

1. 증폭기 회로로서,
   캐스코드 트랜지스터 및 게인 트랜지스터를 갖는 증폭기 코어;
   상기 증폭기 코어에 결합된 바이어스 회로를 포함하며, 상기 바이어스 회로는:
   제1 전류원;
   제2 전류원;
   연산 트랜스컨덕턴스 증폭기(operational transconductance amplifier, OTA);
   바이어스 캐스코드 트랜지스터 및 바이어스 게인 트랜지스터를 갖는 바이어스 캐스코드 트랜지스터 쌍; 및
   상기 제1 전류원 및 상기 제2 전류원에 결합된 레플리카 회로를 포함하며, 상기 레플리카 회로는:
   상기 제1 전류원에 결합된 제1 레플리카 트랜지스터, 및 상기 제2 전류원에 결합된 제2 레플리카 트랜지스터;
   상기 제2 레플리카 트랜지스터에 결합된 제3 레플리카 트랜지스터;
   상기 제1 레플리카 트랜지스터에 결합된 조정가능 저항;
   상기 제2 레플리카 트랜지스터 및 상기 제3 레플리카 트랜지스터에 결합된 전압 분배기를 포함하며, 상기 제3 레플리카 트랜지스터의 게이트가 상기 증폭기 코어에 바이어스 전압(Vgate)을 제공하도록 구성된 것인, 증폭기 회로.
2. 제1항에 있어서, 상기 전압 분배기는 제1 저항 및 제2 저항을 포함하며, 상기 제3 레플리카 트랜지스터의 게이트가 상기 제1 저항과 상기 제2 저항 사이의 제1 노드에 결합되는 것인, 증폭기 회로.
3. 제2항에 있어서, 상기 제1 저항은 상기 제1 노드와 시스템 접지 사이에 결합되는 것인, 증폭기 회로.
4. 제2항에 있어서, 상기 제2 저항은 상기 제1 노드와 상기 제2 레플리카 트랜지스터의 드레인 사이에 결합되는 것인, 증폭기 회로.
5. 제1항에 있어서, 상기 제1 레플리카 트랜지스터는 크기 (W1/L1)을 갖고, 상기 제2 레플리카 트랜지스터는 크기 N1*(W1/L1)을 갖는 것인, 증폭기 회로.
6. 제5항에 있어서, 상기 제3 레플리카 트랜지스터는 크기 (W/L)를 갖는 것인, 증폭기 회로.
7. 제1항에 있어서, 상기 제2 레플리카 트랜지스터의 소스와 상기 제3 레플리카 트랜지스터의 드레인 사이에 제2 노드가 형성되는 것인, 증폭기 회로.
8. 제7항에 있어서, 상기 OTA는 상기 제2 노드에 결합된 비반전 입력, 상기 바이어스 캐스코드 트랜지스터의 소스와 상기 바이어스 게인 트랜지스터의 드레인 사이에 형성되는 제3 노드에 결합된 반전 입력을 갖는 것인, 증폭기 회로.
9. 제8항에 있어서, 상기 OTA의 출력은 상기 바이어스 캐스코드 트랜지스터의 게이트 및 상기 캐스코드 트랜지스터의 게이트에 인가되는 캐스코드 바이어스 신호인 것인, 증폭기 회로.
10. 제1항에 있어서, 상기 증폭기 코어는 저잡음 증폭기(low noise amplifier, LNA) 코어인 것인, 증폭기 회로.
11. 제1항에 있어서,
    상기 레플리카 회로는 제1 전류 루프를 포함하고; 그리고
    상기 OTA는 제2 전류 루프를 포함하는 것인, 증폭기 회로.
12. 제11항에 있어서, 상기 레플리카 회로는 연산 증폭기 없이 제1 바이어스 전류를 생성하도록 구성된 것인, 증폭기 회로.
13. 제11항에 있어서, 상기 제1 전류 루프는 상기 게인 트랜지스터의 게인에 비례하는 상기 증폭기 코어에 대한 제1 바이어스 전류를 생성하는 것인, 증폭기 회로.
14. 제1항에 있어서, 상기 전압 분배기는 저항성 피드백 구조물을 포함하는 것인, 증폭기 회로.
15. 증폭기를 바이어싱하기 위한 방법으로서,
    제1 전류 루프 및 제2 전류 루프를 사용하여 바이어스 전압을 생성하는 단계로서, 상기 제1 전류 루프는 복수의 전류원들 및 전압 분배기를 포함하며, 상기 제2 전류 루프는 단일 증폭기를 포함하는, 상기 바이어스 전압을 생성하는 단계; 및
    상기 바이어스 전압을 증폭기에 인가하는 단계를 포함하는, 증폭기를 바이어싱하기 위한 방법.
16. 제15항에 있어서, 상기 바이어스 전압을 생성하는 단계는:
    밴드갭 전류를 생성하는 단계;
    미러 전류를 생성하는 단계;
    상기 미러 전류의 분율을 생성하는 단계; 및
    상기 미러 전류를 분할하여 제1 노드에서 상기 바이어스 전압을 제공하는 단계를 더 포함하는 것인, 방법.
17. 제16항에 있어서, 제2 노드에서 기준 전압을 생성하는 단계를 더 포함하며, 상기 기준 전압은 상기 밴드갭 전류와 연관되는 것인, 방법.
18. 제17항에 있어서, 상기 기준 전압에 기초하여 캐스코드 전압을 생성하는 단계를 더 포함하는, 방법.
19. 제17항에 있어서, 상기 기준 전압은 상기 제2 전류 루프 내의 상기 단일 증폭기에 인가되는 것인, 방법.
20. 제15항에 있어서, 상기 증폭기는 저잡음 증폭기(LNA)인 것인, 방법.
21. 제16항에 있어서, 연산 증폭기 없이 상기 제1 노드에서 상기 바이어스 전압을 생성하는 단계를 더 포함하는, 방법.
22. 제20항에 있어서, 상기 바이어스 전압은 상기 LNA 내의 게인 트랜지스터의 게인에 비례하는 것인, 방법.
23. 디바이스로서
    제1 전류 루프 및 제2 전류 루프를 사용하여 바이어스 전압을 생성하기 위한 수단으로서, 상기 제1 전류 루프는 복수의 전류원들 및 전압 분배기를 포함하며, 상기 제2 전류 루프는 단일 증폭기를 포함하는, 상기 바이어스 전압을 생성하기 위한 수단; 및
    상기 바이어스 전압을 증폭기에 인가하기 위한 수단을 포함하는, 디바이스.
24. 제23항에 있어서, 상기 바이어스 전압을 생성하기 위한 수단은:
    밴드갭 전류를 생성하기 위한 수단;
    미러 전류를 생성하기 위한 수단;
    상기 미러 전류의 분율을 생성하기 위한 수단; 및
    상기 미러 전류를 분할하여 제1 노드에서 상기 바이어스 전압을 제공하기 위한 수단을 더 포함하는 것인, 디바이스.
25. 제24항에 있어서, 제2 노드에서 기준 전압을 생성하기 위한 수단을 더 포함하며, 상기 기준 전압은 상기 밴드갭 전류와 연관되는 것인, 디바이스.
26. 제25항에 있어서, 상기 기준 전압에 기초하여 캐스코드 전압을 생성하기 위한 수단을 더 포함하는, 디바이스.
27. 제23항에 있어서, 상기 증폭기는 저잡음 증폭기(LNA)인 것인, 디바이스.
28. 제24항에 있어서, 증폭기 없이 상기 제1 노드에서 상기 바이어스 전압을 생성하기 위한 수단을 더 포함하는, 디바이스.
29. 제27항에 있어서, 상기 바이어스 전압은 상기 LNA 내의 게인 트랜지스터의 게인에 비례하는 것인, 디바이스.