KR20240072250A

KR20240072250A - Fib-sem 또는 fib-him 디바이스에서 반도체 샘플을 정렬하기 위한 및/또는 반도체 샘플의 오정렬을 측정하기 위한 작업 흐름

Info

Publication number: KR20240072250A
Application number: KR1020247014515A
Authority: KR
Inventors: 드미트리 클로히코프; 추옹 후인; 토마스 코르프
Original assignee: 칼 짜이스 에스엠테 게엠베하
Priority date: 2021-10-07
Filing date: 2022-10-05
Publication date: 2024-05-23
Also published as: US20230115376A1; WO2023057520A1; EP4413358A1; CN118119841A; TWI814586B; TW202324557A; US12056865B2

Abstract

집속 이온 빔 밀링 컬럼과 조합된 주사 전자 현미경과 같은 이중 빔 디바이스가 슬라이스-인-이미지 프로세스를 위해 채용된다. 웨이퍼의 테스트 체적의 적어도 하나의 단면의 하나 이상의 이미지에 기초하여, 웨이퍼 경사가 결정된다.

Description

FIB-SEM 또는 FIB-HIM 디바이스에서 반도체 샘플을 정렬하기 위한 및/또는 반도체 샘플의 오정렬을 측정하기 위한 작업 흐름

우선권

본 출원은 2021년 10월 7일자로 출원된 미국 특허 출원 제17/496,345호에 대한 우선권을 향유하고, 그 개시내용은 온전히 참조로 본원에 합체된다.

분야

본 개시내용은 웨이퍼의 테스트 체적의 슬라이스-및-이미지 프로세스를 구현하도록 구성된 이중 빔 디바이스의 동작에 관한 것이다. 일부 실시예에서, 슬라이스-및-이미지 프로세스를 사용하여 웨이퍼의 테스트 체적의 취득된 하나 이상의 이미지에 기초하여 웨이퍼 경사의 적어도 하나의 성분을 결정하는 것을 용이하게 하는 기술이 개시된다.

반도체 구조는 가장 미세한 인공 구조 중 하나이고 적은 결점만을 겪고 있다. 이들 드문 결점은 결함 검출 또는 결함 리뷰 또는 정량적 계측 디바이스가 찾고 있는 특징이다.

그렇게 하기 위해, 이중 빔 디바이스를 사용하는 결상이 채용될 수 있다. 여기서, 테스트 체적의 단면을 나타내는 이미지가 취득될 수 있다. 단층촬영 결상이 가능하다.

때때로, 이중- 빔 디바이스(DBD)의 결상 컬럼을 사용하여 취득되고 웨이퍼 상에 테스트 체적의 단면을 나타내는 이미지의 정확도는 낮을 수 있다. 일부 경우에, 반도체 구조가 왜곡되어 보일 수 있다. 따라서, 결상 프로세스는 부정확성을 도입할 수 있다. 이는 부정확한 또는 비신뢰적인 결함 검출 또는 결함 리뷰 또는 정량적 계측을 유도할 수 있다.

공지된 제약 또는 결점 중 적어도 일부를 극복하거나 완화시킬 수 있는 기술 등의, DBD를 사용한 웨이퍼의 테스트 체적의 단층촬영 결상에 기초하여 결함 검출 또는 결함 리뷰 또는 정량적 계측의 개선된 기술을 제공하는 것이 바람직할 것이다.

일 양태에서, 본 개시내용은 웨이퍼 상의 테스트 체적의 하나 이상의 이미지를 획득하는 단계를 포함하는 컴퓨터 구현 방법을 제공한다. 웨이퍼는 이중 빔 디바이스의 샘플 스테이지 상에 장착된다. 하나 이상의 이미지는 이중 빔 디바이스의 결상 컬럼 모두를 사용하여 취득된다. 하나 이상의 이미지는 샘플 상태의 하나 이상의 스테이지 경사에서의 웨이퍼의 테스트 체적의 하나 이상의 단면을 도시한다. 하나 이상의 이미지는 이중 빔 디바이스의 밀링 컬럼을 사용한 웨이퍼의 비스듬한 밀링(slanted milling)에 의해 획득된다. 방법은 또한 웨이퍼의 하나 이상의 구조에 대한 사전 지식을 고려하여 그리고 하나 이상의 이미지에 기초하여 웨이퍼의 웨이퍼 경사의 적어도 하나의 성분을 결정하는 단계를 포함한다.

일 양태에서, 본 개시내용은 프로그램 코드를 포함하는 컴퓨터 프로그램 또는 컴퓨터 프로그램 제품 또는 컴퓨터 판독가능 저장 매체를 제공한다. 프로그램 코드는 적어도 하나의 프로세서에 의해 로딩 및 실행될 수 있다. 프로그램 코드를 로딩하고 실행할 때, 적어도 하나의 프로세서는 방법을 수행한다. 방법은 웨이퍼 상의 테스트 체적의 하나 이상의 이미지를 획득하는 단계를 포함한다. 웨이퍼는 이중 빔 디바이스의 샘플 스테이지 상에 장착된다. 하나 이상의 이미지는 이중 빔 디바이스의 결상 컬럼 모두를 사용하여 취득된다. 하나 이상의 이미지는 샘플 상태의 하나 이상의 스테이지 경사에서의 웨이퍼의 테스트 체적의 하나 이상의 단면을 도시한다. 하나 이상의 이미지는 이중 빔 디바이스의 밀링 컬럼을 사용한 웨이퍼의 비스듬한 밀링에 의해 획득된다. 방법은 또한 웨이퍼의 하나 이상의 구조에 대한 사전 지식을 고려하여 그리고 하나 이상의 이미지에 기초하여 웨이퍼의 웨이퍼 경사의 적어도 하나의 성분을 결정하는 단계를 포함한다.

일 양태에서, 본 개시내용은 적어도 하나의 프로세서를 포함하는 디바이스를 제공한다. 적어도 하나의 프로세서는 프로그램 코드를 로딩하고 실행할 수 있다. 프로그램 코드를 로딩하고 실행할 때, 적어도 하나의 프로세서는 방법을 수행한다. 방법은 웨이퍼 상의 테스트 체적의 하나 이상의 이미지를 획득하는 단계를 포함한다. 웨이퍼는 이중 빔 디바이스의 샘플 스테이지 상에 장착된다. 하나 이상의 이미지는 이중 빔 디바이스의 결상 컬럼 모두를 사용하여 취득된다. 하나 이상의 이미지는 샘플 상태의 하나 이상의 스테이지 경사에서의 웨이퍼의 테스트 체적의 하나 이상의 단면을 도시한다. 하나 이상의 이미지는 이중 빔 디바이스의 밀링 컬럼을 사용한 웨이퍼의 비스듬한 밀링에 의해 획득된다. 방법은 또한 웨이퍼의 하나 이상의 구조에 대한 사전 지식을 고려하여 그리고 하나 이상의 이미지에 기초하여 웨이퍼의 웨이퍼 경사의 적어도 하나의 성분을 결정하는 단계를 포함한다.

일 양태에서, 본 개시내용은 결상 컬럼 및 밀링 컬럼을 포함하는 이중 빔 디바이스를 사용하는 방법을 제공하며, 방법은 이중 빔 디바이스의 샘플 스테이지에 장착된 웨이퍼의 테스트 체적의 적어도 하나의 이미지를 획득하기 위해 결상 컬럼을 사용하는 단계로서, 이미지는 샘플 스테이지의 적어도 하나의 스테이지 경사에서 테스트 체적의 적어도 하나의 단면을 나타내고, 테스트 체적의 적어도 하나의 단면은 이중 빔 디바이스의 밀링 컬럼을 사용하여 웨이퍼의 비스듬한 밀링에 의해 획득되는, 적어도 하나의 이미지를 획득하는 단계; 및 웨이퍼의 적어도 하나의 구조의 지식 및 웨이퍼의 테스트 체적의 적어도 하나의 이미지를 고려하여 샘플 스테이지에 대한 웨이퍼의 웨이퍼 경사의 적어도 하나의 성분을 결정하는 단계를 포함한다. 일부 경우에, 방법은 컴퓨터에 의해 제어될 수 있다.

일 양태에서, 본 개시내용은 결상 컬럼 및 밀링 컬럼을 포함하는 이중 빔 디바이스를 사용하는 방법을 제공하며, 방법은 테스트 체적의 단면을 산출하기 위해 웨이퍼의 테스트 체적을 비스듬히 밀링하기 위해 밀링 컬럼을 사용하는 단계; 웨이퍼의 테스트 체적의 단면의 이미지를 획득하기 위해 결상 컬럼을 사용하는 단계; 및 웨이퍼의 구조의 지식 및 웨이퍼의 테스트 체적의 이미지를 고려하여 이중 빔 디바이스의 샘플 스테이지에 대한 웨이퍼의 웨이퍼 경사의 성분을 결정하는 단계를 포함한다. 일부 경우에, 방법은 컴퓨터에 의해 제어될 수 있다.

일 양태에서, 본 개시내용은 본원에 개시된 방법을 포함하는 동작을 수행하기 위해 하나 이상의 처리 디바이스에 의해 실행 가능한 명령어를 포함하는 하나 이상의 기계 판독가능 하드웨어 저장 디바이스를 제공한다.

일 양태에서, 본 개시내용은 하나 이상의 처리 디바이스; 및 본원에 개시된 방법을 포함하는 동작을 수행하기 위해 하나 이상의 처리 디바이스에 의해 실행 가능한 명령어를 포함하는 하나 이상의 기계 판독가능 하드웨어 저장 디바이스를 포함하는 시스템을 제공한다.

전술한 특징 및 이제 이하에서 설명될 특징은 본 개시내용의 범위로부터 벗어나지 않고 표시된 각각의 조합으로 사용될 수 있을 뿐만 아니라 다른 조합으로 또는 별개로 사용될 수 있다는 것을 이해해야 한다.

도 1은 다양한 예에 따른 이중 빔 디바이스를 사용하는 슬라이스-및-이미지 프로세스를 개략적으로 도시한다.
도 2는 도 1의 예에 따른 슬라이드-및-이미지 프로세스를 사용하여 획득된 다수의 2D 이미지에 대한 3D 단층촬영 이미지 재구성이다.
도 3은 다양한 예에 따른 3D 메모리 반도체 디바이스 구조를 포함하는 웨이퍼에 대한 도 1의 슬라이드-및-이미지 프로세스에 의해 획득된 단면의 상세도이다.
도 4는 다양한 예들에 따른 슬라이스-및-이미지 프로세스를 실행하도록 구성된 이중 빔 디바이스를 개략적으로 도시한다.
도 5는 다양한 예에 따른 웨이퍼 스테이지를 위치설정하는 데 있어서의 다수의 자유도를 개략적으로 도시한다.
도 6은 다양한 예에 따른 3D 메모리 반도체 디바이스 구조의 메모리 채널을 개략적으로 도시한다.
도 7은 다양한 예에 따른 웨이퍼 경사를 결정하기 위한 셋업의 1D 도면이다.
도 8은 도 7의 예에 따른 웨이퍼 경사를 결정하기 위한 셋업의 2D 도면이다.
도 9는 다양한 예에 따른 상이한 밀링 깊이에서 슬라이스-및-이미지 프로세스에 의해 획득된 웨이퍼의 테스트 체적의 다수의 단면을 개략적으로 도시한다.
도 10은 도 10의 다수의 단면에 대해 취해진 다수의 이미지를 개략적으로 도시한다.
도 11은 다양한 예에 따른 도 10의 다수의 이미지의 다수의 층의 이미지 위치들 사이의 오프셋을 결정하는 것을 개략적으로 도시한다.
도 12는 다양한 예에 따른 방법의 흐름도이다.

본 개시내용의 일부 예는 일반적으로 복수의 회로 또는 다른 전기 디바이스를 제공한다. 회로 및 다른 전기 디바이스에 대한 모든 언급 및 각각에 의해 제공되는 기능은 본원에 도시되고 설명된 것만을 포함하는 것으로 제한되도록 의도되지 않는다. 특정 라벨이 개시된 다양한 회로 또는 다른 전기 디바이스에 대해서 할당될 수 있지만, 그러한 라벨은 회로 및 다른 전기 디바이스에 대한 동작의 범위를 제한하도록 의도되지 않는다. 그러한 회로 및 다른 전기 디바이스는 희망하는 전기 구현예의 유형에 기초하여 임의의 방식으로 서로 조합될 수 있고 및/또는 분리될 수 있다. 본원에 개시된 임의의 회로 또는 다른 전기 디바이스가 임의의 수의 마이크로컨트롤러, 그래픽 프로세서 유닛(GPU), 집적 회로, 메모리 디바이스(예를 들어, FLASH, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 전기적으로 프로그래밍 가능한 판독 전용 메모리(EPROM), 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리(EEPROM), 또는 그 다른 적합한 변형예), 그리고 본원에 개시된 동작(들)을 수행하기 위해 서로 협력하는 소프트웨어를 포함할 수 있다는 것이 이해될 것이다. 또한, 전기 디바이스 중 임의의 하나 이상은 개시된 바와 같은 임의의 수의 기능을 수행하도록 프로그래밍된 비-일시적 컴퓨터 판독가능 매체 내에 구현된 프로그램 코드를 실행하도록 구성될 수 있다.

이하에서, 첨부 도면을 참조하여 본 개시내용의 실시예를 구체적으로 설명할 것이다. 실시예에 관한 이하의 설명은 제한적인 의미로 받아 들여지지 않아야 한다는 것을 이해할 수 있을 것이다. 본 개시내용의 범위는 이하에 설명된 실시예에 의해 또는 단지 예시적인 것으로 취해지는 도면에 의해 제한되도록 의도되지 않는다.

도면은 개략적인 표현으로서 간주되어야 하고, 도면에 도시되는 요소는 반드시 실척으로 도시되지는 않는다. 오히려, 다양한 요소는 그 기능 및 일반적인 목적이 통상의 기술자에게 명백해지도록 표현되어 있다. 도면에 도시되거나 본원에 설명된 기능 블록, 디바이스, 구성요소, 또는 다른 물리적 또는 기능적 유닛 사이의 임의의 연결 또는 결합은 또한 간접적 연결 또는 결합에 의해 구현될 수 있다. 구성요소들 사이의 결합이 또한 무선 연결을 통해서 구축될 수 있다. 기능 블록은 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합으로 구현될 수 있다.

개시된 다양한 기술은 반도체 웨이퍼의 단층촬영 결상에 관한 것이다. 예를 들어, nm 스케일의 반도체 구조의 3D 단층촬영 데이터가 DBD를 사용하여 구현될 수 있는 소위 슬라이스-및-이미지 프로세스를 통해 획득될 수 있다. 여기서, 2개의 입자 광학 시스템이 소정 각도(컬럼 오프셋 각도(column offset angle))로 배열될 수 있다. 2개의 입자 광학 시스템은 수직으로 또는 45° 내지 90°의 컬럼 오프셋 각도로 배향될 수 있다. 제1 입자 광학 시스템은 결상 컬럼을 형성한다. 결상 컬럼은 주사 전자 현미경(SEM) 또는 헬륨-이온 현미경(HIM)에 의해 구현될 수 있다. 제2 입자 광학 시스템은 밀링 컬럼을 형성한다. 밀링 컬럼은 예를 들어 갈륨(Ga) 이온을 사용하는 집속 이온 빔(focused ion beam)(FIB) 광학 시스템일 수 있다. Ga 이온의 FIB는 웨이퍼의 테스트 체적의 슬라이스를 슬라이스 단위로 커팅하는 데 사용된다. 이에 의해, 웨이퍼의 단면을 나타내는 이미지가 결상 컬럼을 사용하여 상이한 밀링 깊이에서 획득된다. 슬라이스-및-결상 접근법을 포함하는 DBD의 관련 배경 및 DBD의 동작이 도 1 내지 도 4와 관련하여 설명될 것이다.

도 1은 DBD(500)를 사용하는 슬라이스-및-이미지 프로세스의 개략도를 도시한다: z 방향의 집속 이온 빔(551)을 가지며 y-z 평면에서 주사하는 밀링 컬럼(550)을 사용하여, 테스트 체적(510)의 단면으로서의 새로운 전방 단면(552)을 드러내기 위해 웨이퍼(511)의 테스트 체적(510)을 통과하는 단면의 얇은 층이 제거된다(결상 후에, 이는 추가 단면(553, 554)을 드러내기 위해 반복될 수 있다).

결상 컬럼(540), 예를 들어 SEM은 단면(552, 553, 554)과 연관된 단면의 주사 결상을 위해서 사용된다.

컬럼 오프셋 각도(597)는 도시되는 예에서 90°이다. 컬럼 오프셋 각도(597)에 대해 다른 값이 가능하다.

도시되는 예에서, SEM 광학 축(542)이 도시되어 있고, 주사 결상 라인(546)을 따라서 전자 빔(544)을 주사함으로써 이미지가 생성된다. 단면(552)의 래스터 주사를 수행한 후에, 2차원(2-D)이미지(1001)가 형성된다.

이러한 밀링 및 결상의 반복에 의해, 상이한 밀링 깊이(599)에서, 추가 이미지(1002 및 1003)가 획득된다. 따라서, 이미지(1001, 1003, 1004)는 테스트 체적(510)의 상이한 밀링 깊이(599)에서 획득된 이미지 슬라이스에 대응한다. 이미지(1001, 1002, 1003)는 라벨링된 단면 이미지 슬라이스일 수 있다. 2개의 후속 밀링 깊이 사이의 깊이 오프셋은 1nm 내지 몇십 nm, 예를 들어 30nm일 수 있다.

이들 2-D 이미지(1001 내지 1103)의 시퀀스로부터, 반도체 구조(1010)를 나타내는 테스트 체적의 3D 단층촬영 이미지가 재구성될 수 있다.

일반적으로, 다양한 종류 및 유형의 반도체 구조가 결상될 수 있다. 예를 들어, 3차원(3-D) 메모리 칩, 예컨대, VNAND 또는 3-D 램이 결상될 수 있다. 3D 메모리 칩(VNAND 또는 3D RAM)은, 서로 평행하게 연장되고 도 2에 도시되는 바와 같이 종종 메모리 채널 또는 "필라(pillar)"로 지칭되는 많은 필라-유사 구조로 구성된다.

도 2는 다수의 2-D 이미지로부터 재구성된 3-D 단층촬영 이미지(1030)를 개략적으로 도시한다. 3-D 단층촬영 이미지(1030)는 3-D 메모리 디바이스를 나타낸다. 3-D 단층촬영 이미지(1030)는, 도 1과 관련하여 설명된 바와 같이, FIB-SEM DBD 또는 FIB-HIM DBD와 같은 DBD를 사용하여 그리고 슬라이스-및-이미지 프로세스를 사용하여 취득되었다.

밀링 컬럼이 슬라이스가 3-D 메모리 디바이스의 필라/채널 축에 대해 수직으로 배향되도록 배열되는 경우, 슬라이스는 일반적으로 원형 형상을 가지며 육각형 그리드를 형성하는 필라의 풋프린트를 포함할 것이다. 슬라이스는 결상 컬럼을 사용하여 "촬영"될 수 있다.

다른 시나리오에서, 결상 컬럼(540)의 광학 축(542)은 결상 단면에 수직으로 배향되지 않을 수 있다. 그러한 시나리오가 도 3에 도시되어 있다.

도 3은 3-D 메모리 디바이스를 위한 슬라이스-및-결상 접근법을 도시한다. 웨이퍼(511)의 테스트 체적(510)의 웨이퍼 상단 표면(511A)은 웨이퍼 표면에 대해 10° 미만의 밀링 각도(598), 예를 들어 8°의 밀링 각도로 FIB 빔(551)으로 밀링되지만, 45°미만, 예를 들어 40° 또는 36°의 다른 밀링 각도도 가능하다. 8°와 45° 사이의 작은 밀링 각도(598)가 바람직할 수 있는데, 이는 고해상도의 더 양호한 결상을 허용하기 때문이다. 그러한 90°가 아닌 밀링 각도(598)는 비스듬한 밀링으로서 지칭된다.

도 3은 3-D 메모리 디바이스의 다수의 층(1012)을 도시한다. 다수의 층(1012)은 메모리 기입/판독 프로세스의 워드라인을 구현할 수 있다. 또한 메모리 채널(1011)이 도시되어 있다.

또한, 단면(552)의 커팅 에지(552A)가 도 3에 도시되어 있다. 커팅 에지(552)는 웨이퍼 상단 표면(511A)과 단면(552) 사이의 에지이다. 커팅 에지(552A)는 2-D 이미지에서 보여질 수 있다.

도 4는 DBD(500)에 대한 추가 양태를 개략적으로 도시한다. DBD(500)는 샘플 스테이지(515)(또는 웨이퍼 스테이지)를 포함하며, 샘플 스테이지(515) 상에는 전체 원형 웨이퍼 또는 오직 작은 절취부, 소위 쿠폰 또는 다이일 수 있는 웨이퍼(511)가 장착된다. 테스트 체적(510)은 결상 컬럼(540)과 밀링 컬럼(550)의 교차 지점(543)에 정렬된다.

샘플 스테이지(515)는 X-Y 평면을 형성한다. Z 축은 X-Y 평면에 수직으로 배향된다. X 축, Y 축 및 Z 축은 DBD(500)의 기계 좌표계에서 규정된다.

밀링 컬럼(550)의 광학 축(548)과 결상 컬럼(540)의 광학 축(542)은 결상 오프셋 각도(597)를 둘러싼다. 광학 축(542)은 Z 축과 각도(602)를 형성하며, Z 축은 웨이퍼 평면에 수직하도록 규정된다.

교차 지점(43)에서, 웨이퍼 상단 표면(511A)은 밀링 컬럼(550)의 광학 축(548)에 대해 각도(601)로 배열된다. 이 밀링 각도(601)는 웨이퍼 경사(120)에 의존한다. FIB(551)이 밀링 각도(601) 하에서 웨이퍼(511)의 상단 표면에 충돌하면, 테스트 체적(510)에서 이온 빔 밀링에 의해 웨이퍼 내로 비스듬한 단면이 밀링된다.

웨이퍼(511)와 샘플 스테이지(515) 사이의 웨이퍼 경사(120)가 도시되어 있다. 웨이퍼 경사(120)는 웨이퍼 상단 표면(511A)과 X-Y 평면 사이의 각도에 대응하며; 따라서, 이는 각각 X 축 및 Y 축에 대응하는 2개의 성분을 가질 수 있다. 웨이퍼 경사(120)는 Z 축에 관한 웨이퍼 법선(웨이퍼 상단 표면(511A)에 수직)의 기울기를 초래한다. 웨이퍼 경사(120)는 샘플 스테이지(515) 상의 웨이퍼(111)의 불완전한 장착으로 인해 발생할 수 있다. 예를 들어, 작은 먼지 입자가 웨이퍼(511)의 하단 표면 및/또는 웨이퍼 스테이지(515)의 상단 표면 상에 존재하는 것이 가능할 것이다. 이는 웨이퍼 틸(120)을 야기할 수 있다. 또한, 때때로, 웨이퍼(111)는 접착제 패드를 사용하여 웨이퍼 스테이지(515)의 상단 표면에 부착된다. 이러한 접착제 패드는 비평면형 표면을 가질 수 있다. 다양한 예에 따르면, 예를 들어 2-D 이미지(1001 내지 1003)에 기초하여 DBD(550)를 사용하여 웨이퍼 틸(120)을 결정하는 것이 가능하다.

결상 중에, 대전된 입자의 빔이 웨이퍼의 단면에 걸친 주사 경로를 따라 결상 컬럼(540)의 주사 유닛에 의해 주사되고, 2차 입자뿐만 아니라 산란된 입자가 생성된다. 입자 검출기(517)가 2차 입자 및 산란된 입자의 적어도 일부를 수집하고 제어 유닛(519)과 입자 카운트를 통신한다. 제어 유닛(519)은 결상 컬럼(540) 및 밀링 컬럼(550)을 제어하며, 웨이퍼 스테이지(515)를 통해 웨이퍼 지지 테이블 상에 장착된 웨이퍼의 위치를 제어하기 위한 제어 유닛(516)에 연결된다. 웨이퍼 스테이지(515)는 종종 X, Y, 및 Z 방향으로 변위될 수 있고, X 및/또는 Y 방향을 중심으로 회전될 수 있다(도 5 참조).

스테이지(515)는 일반적으로 정밀한 각도만큼 주어진 축을 중심으로 회전될 수 있다. 즉, 제어가능한 축을 중심으로 한 스테이지의 초기 경사가 인 경우, 스테이지는 의 경사에 대응하는 위치로 회전될 수 있으며, 여기서 은 매우 정밀하게 설정될 수 있다. 그러나, 스테이지 경사의 제로점()을 충분한 정확도로 결정하는 것은 어렵다. 일부 경우에서, 에 부정확성이 있을 수 있는데, 예를 들어, 공칭적으로 이며, 사실상 이다. 이들 부정확성은 스테이지가 X-Y 평면에 대해 경사지게 할 수 있다. 따라서, 스테이지 경사의 제로점의 부정확성은 본원에서 웨이퍼 경사에 추가되도록 고려된다.

제어 유닛(502)은 전체적인 취득 프로토콜, 스테이지 위치설정, 트리거 취득을 제어하고, 이미지를 판독하며, X-Y-Z 축의 기계 좌표계에 기초하여 3-D 단층촬영 이미지를 재구성하고, 추가 후-처리를 수행한다. 일부 경우에, 제어 유닛(502)은 웨이퍼 경사(120)를 결정할 수 있다. 웨이퍼 경사(120)는 3-D 단층촬영 이미지를 재구성할 때 고려되거나(예를 들어, 기계 좌표계를 회전시키기 위해) 또는 웨이퍼 스테이지의 스테이지 경사를 변경함으로써 보상될 수 있다.

예를 들어, 제어 유닛(502)은 비휘발성 메모리(502A)로부터 프로그램 코드를 로딩하고 실행할 수 있는 범용 프로세서로서 구현될 수 있다.

위에서, 슬라이스-및-이미지 프로세스에 관한 배경 양태가 개시되었다. 본원에 설명된 기술은 때때로 웨이퍼 경사가 반도체 디바이스 구조의 정량적 분석의 정확도에 영향을 미칠 수 있다는 발견에 기초한다. 따라서, 웨이퍼 경사(120)를 결정하는 것을 용이하게 하는 기술이 개시되며, 따라서 이후 반도체 디바이스 구조의 정확한 분석이 용이해진다.

본원에서 설명된 기술은 특정 용도의 경우로 제한되지 않는다. 오히려, 다양한 반도체 디바이스 구조의 검사가 웨이퍼 경사(120)의 정확한 지식으로부터 이익을 얻을 수 있다. 예를 들어, 수직 메모리 채널을 갖는 3-D 메모리 구조가 검사될 수 있다. 예를 들어, 관심 있는 기하학적 파라미터는 층(예컨대, 워드라인)의 법선 벡터, 웨이퍼 법선 각각에 대한 메모리 채널의 경사이다. 더 일반적으로, 3-D로 메모리 채널의 형상 및/또는 배향을 결정하는 것이 바람직할 수 있다. 여기서, 경사는 1차 근사(선형 근사)를 나타낼 수 있다. 예를 들어, 도 6은 채널(1011)의 개략도이다. 여기에, 중심 축(1151)(쇄선)과 선형 근사(1152)(점선)가 도시되어 있다.

DBD가 사용되는 경우, 절대 항(또는, 더 일반적으로, 메모리 채널(1011)의 형상 및/또는 배향)으로 경사 각도(1153)를 결정하기 위해, 샘플 스테이지(515)에 대한 웨이퍼(511)의 웨이퍼 경사(120)가 전형적으로 사용된다. 본원에 개시된 기술에 따르면, 웨이퍼 경사(120)를 결정할 수 있다.

웨이퍼 경사(120)를 결정하기 위해, 웨이퍼 경사의 적어도 하나의 성분을 결정할 때 웨이퍼의 하나 이상의 구조에 대한 사전 지식을 명시적 또는 암시적 형태로 고려할 수 있다.

하나 이상의 이미지에 기초하여 그리고 웨이퍼의 하나 이상의 구조의 사전 지식을 고려하여, 웨이퍼 경사의 적어도 하나의 성분을 결정하는 것이 가능하다.

사전 지식을 고려함으로써, 하나 이상의 이미지 내의 웨이퍼의 하나 이상의 구조의 외관을 사전 지식에 의해 규정된 기대와 비교하는 것이 가능하다. 이 비교는 실제 외관과 기대 사이의 차이를 산출하고, 이 차이는 이어서 웨이퍼 경사를 산출할 수 있다.

일반적으로, 사전 지식이 명확할수록 더 적은 2-D 이미지가 웨이퍼 경사를 결정하는 데 사용될 수 있는 경향이 있을 수 있다. 예를 들어, 반도체 디바이스의 특정 기하학적 치수가 알려져 있는 경우에, 단일 이미지 내의 기하학적 치수를 정량화하고 사전 지식에 의해 제공된 기대값에 대해 비교함으로써 단일 이미지로부터 웨이퍼 경사(120)를 결정하는 것이 심지어 가능할 수 있다. 다른 한편으로, 예를 들어, 웨이퍼의 적어도 하나의 층의 평탄도를 가정함으로써 사전 지식이 단지 암시적으로 고려되는 경우, 다수의 이미지가 웨이퍼 경사를 결정하는 데 사용될 수 있다.

예를 들어, 일부 예에서, 웨이퍼의 특정 구조에 대한 공칭 외관/기대 외관이 데이터베이스 내에 저장되는 것이 가능할 것이다. 이들 공칭 외관은 소정 범위의 웨이퍼 경사에 대해 저장될 수 있다. 이어서, 실제 외관은 이미지-대-이미지 비교를 사용하여 이들 공칭 외관에 대해 비교될 수 있고, 최상의 일치가 식별될 수 있다. 최상의 일치는 이어서 웨이퍼 경사를 규정한다. 예를 들어, 공칭 외관은 파라미터가 웨이퍼 경사인 파라미터화된 방식으로 저장되는 것이 가능할 것이다. 이어서, 파라미터로서 웨이퍼 경사를 변경함으로써 각각의 이미지가 생성될 수 있다.

다른 시나리오에서, 2-D 이미지로부터 웨이퍼 구조의 실제 외관의 기하학적 파라미터를 추출하고, 이어서 미리결정된 계산을 사용하여, 이러한 기하학적 파라미터에 기초하여 웨이퍼 경사를 결정하는 것이 또한 가능할 것이다. 그러한 시나리오는 이미지-대-이미지 비교에 기초하지 않고, 오히려 웨이퍼 경사를 유도하기 위해 스칼라 계산을 사용한다.

일반적으로, 웨이퍼 경사를 결정할 때 고려될 수 있는 사전 지식에 대한 다양한 옵션이 존재한다.

그러한 기술은, 예를 들어 웨이퍼의 유형에 따라, 상이한 유형의 구조가 사전 지식과 관련하여 고려되기에 적합할 수 있다는 발견에 기초한다. 일부 경우에, 높은 정도의 확실성으로 알려져 있는, 예컨대 제조 프로세스 중에 상당한 변동을 겪지 않고 및/또는 결함에 취약하지 않은 사전 지식으로서의 구조의 그러한 구조적 특성을 고려하는 것이 도움이 될 수 있다. 이는, 외관의 부가적인 변동이 변동 또는 결함으로 인해 도입되는 것이 아니라 주 원인으로서의 웨이퍼 경사로 인해 도입되는 것을 보장한다. 달리 말하면, 이는 그러한 구조의 구조적 특성의 외관의 변동이 웨이퍼 경사를 명백하게 나타내고 다른 원인에 기인하지 않는 것을 보장한다.

사전 지식에 대한 이러한 옵션 중 일부가 아래의 표 1에 요약된다. 이들 예는 웨이퍼의 기판에 평행한 일련의 층으로부터 제조되는 반도체 디바이스 구조에 기초한다. 예를 들어, 로직-유형 샘플에서, 금속 라인이 금속 층 또는 고종횡비 구조에서 평행하게 연장되며, 금속 비아가 금속 층에 수직으로 연장된다. 상이한 층의 금속 라인들 사이의 각도는 0° 또는 90°이다. 다른 한편으로, VNAND 유형 구조의 경우에, 그 단면이 평균적으로 원형이라는 것이 알려져 있다. 그러한 사전 지식이 예에서 활용될 수 있다.

옵션	사전 지식	예 상세
I	반도체 디바이스 구조의 크기에 관한 사전 지식	예를 들어, 반도체 디바이스 구조의 크기에 관한 사전 지식에 기초하여 웨이퍼 경사를 결정하는 것이 가능할 것이다. (이미지에 나타나는 바와 같은) 크기의 결상된 값이 크기의 기대값에 대해서 비교될 수 있다. 이에 의해, 웨이퍼 경사가 결정될 수 있다. 예를 들어, 다수의 반도체 디바이스 층들(1012)(도 3 참조) 사이의 깊이 오프셋이 사전 지식으로서 이용될 수 있다. 깊이 오프셋은 큰 정확도로 알려질 수 있고 프로세스 변화를 겪지 않을 수 있다. 다수의 층의 결상 거리는 깊이 오프셋의 사전 지식에 대해 비교될 수 있다. 이 비교로부터, 웨이퍼 경사가 추론될 수 있다.
II	웨이퍼의 층의 평탄도에 관한 사전 지식	여기서, 웨이퍼의 하나 이상의 층이 평면형인 것으로 가정하는 것이 가능할 것이다. 이에 의해, - 예를 들어, 다수의 스테이지 경사 및/또는 다수의 밀링 깊이에서 취득되는 - 예를 들어, 다수의 이미지 내의 이러한 층의 에지의 외관의 변화에 기초하여 - 웨이퍼 경사에 대한 결론이 도출될 수 있다. 그러한 층은 매립된 반도체 디바이스 층(1012) 및/또는 웨이퍼 상단 표면(511A) 및 관련된 커팅 에지(552A)(도 3 참조)에 연관될 수 있다. 그러한 기술은 전형적으로 스테이지 경사 및/또는 밀링 깊이의 상대적인 변화가 높은 정확도로 정량화될 수 있다는 발견에 기초한다. 이어서, 스테이지 경사의 변화에 기인하는 평면형 층의 에지의 외관의 관찰된 변화는 상이한 추정된 웨이퍼 경사에 대해서 외관의 기대된 변화에 대해 비교될 수 있다. 이에 의해, 웨이퍼 경사가 결정될 수 있다.

표 1: 웨이퍼 경사의 적어도 하나의 성분을 결정할 때 고려될 수 있는 사전 지식에 대한 다수의 옵션. 앞서 표 1에서 설명된 바와 같은 사전 지식에 추가하여, 웨이퍼의 구조와 관련하여, 추가 사전 지식이 이용가능하고 웨이퍼 경사를 결정하는 데 사용될 수 있다는 것에 유의한다. 그러한 추가 사전 지식은 슬라이스-및-이미지 프로세스와 관련될 수 있고, 예를 들어 밀링 깊이 및/또는 상대적인 스테이지 경사와 관련될 수 있다. 여기서, 다수의 밀링 깊이 및/또는 다수의 스테이지 도구에서 다수의 이미지가 취득되는 경우, 그러한 파라미터(예컨대, 밀링 깊이 오프셋 및/또는 스테이지 경사)의 상대적인 변화는 더 큰 정확도로 알려질 수 있다. 예를 들어, 웨이퍼 스테이지(515)는, 예를 들어 몇 아크민(arcmin)의 정확도를 갖는 정밀한 각도만큼 제어가능한 축을 중심으로 회전될 수 있는 것으로 가정될 수 있다. 또한, 웨이퍼 법선과 결상 컬럼의 광학 축 사이의 각도가 ~1 내지 2° 미만이 되도록 스테이지가 위치설정될 수 있다는 것을 가정할 수 있다. 마지막으로, 컬럼 오프셋 각도(597)가 고정되고 몇 아크민 불확실성으로 알려져 있다고 가정할 수 있다. 이어서, 표 1의 기술의 구현예의 일부 예를 표 2와 관련하여 아래에서 설명한다.

예	표 1 참조	예 상세
제1 예	옵션 I	웨이퍼 경사(120)(또는, 그와 직접적으로 연관된, 결상 컬럼(540)과 웨이퍼 법선 사이의 각도)는 각각의 웨이퍼를 통한 단면을 나타내는 단일 이미지 내의 3-D 메모리 디바이스의 워드라인 층의 배향 및/또는 간격/오프셋에 기초하여 결정될 수 있다. 여기서, 다수의 반도체 층들(1012) 사이의 2개의 직교 거리는 단일 이미지에서 결정될 수 있다. 이를 위해, 웨이퍼 경사(120)의 2개의 성분이 결정될 수 있다.
제2 예	옵션 II	웨이퍼 경사(120)는 상이한 스테이지 경사에서 취득된 다수의 이미지에 기초하여 결정된다. 여기서, 다수의 층 중 인접한 층 사이의 결상 거리의 변화와 같은 다수의 층의 외관의 변화는 다수의 이미지를 가로질러 고려된다.
제3 예	옵션 II	웨이퍼 경사(120)는 상이한 스테이지 경사에서 취득된 다수의 이미지에 기초하여 결정된다. 여기서, 적어도 하나의 층의 외관의 변화는 적어도 하나의 층의 각각의 에지의 결상된 배향의 변화와 같은 다수의 이미지를 가로질러 고려된다.
제4 예	옵션 IV	웨이퍼 경사(120)는 상이한 밀링 깊이에서 취득된 다수의 이미지에 기초하여 결정된다. 여기서, 적어도 하나의 층의 각각의 에지의 결상 위치의 변화와 같은 적어도 하나의 층의 외관의 변화가 다수의 이미지를 가로질러 고려된다.

표 2: 웨이퍼 경사를 결정하기 위한 다양한 옵션. 이들 예의 일부는 다수의 이미지를 취득하는 것을 포함한다. 정확도를 증가시키기 위해, 능동 드리프트 보상을 구현하는 것이 도움이 될 수 있다. 이것은 랜드마크에 기초할 수 있다. 예를 들어, 랜드마크는 웨이퍼의 상단 표면(511A) 내로 밀링될 수 있다.

다음으로 표 2의 예를 더 상세하게 설명한다.

먼저, 웨이퍼 경사를 결정하는 제1 예(표 2 참조)를 더 상세하게 설명한다.

이 기술은, 웨이퍼 표면이 결상 빔에 직교하는 것에 가까운 경우(법선 작용 구성), 워드라인 표면의 배향 및 간격이 샘플 법선과 빔 방향 사이의 오정렬에 그리 민감하지 않다는 발견에 기초한다. 민감도를 증가시키기 위해서, 웨이퍼 표면과 밀링 컬럼(550)의 광학 축(548) 사이의 각도가 몇 도까지 감소되도록 샘플을 X 축을 중심으로 경사지게 할 수 있다. 따라서, 샘플 법선과 결상 컬럼(540)의 광학 축(542) 사이의 각도는 90°에 대해서 기울어진다. 이는 도 7(1-D 도면)에 도시되어 있다. 여기서, 웨이퍼(511)의 웨이퍼 표면(511A)의 웨이퍼 법선(512)이 도시되어 있다.

전술한 바와 같이, 샘플의 절대 경사 각도는 ~1 내지 2°의 정확도로만 결정될 수 있지만, 샘플이 경사지는 각도는 훨씬 더 정밀하게 - 몇 아크민까지 - 제어된다. 웨이퍼 표면(511A)은 밀링 컬럼(550)의 광학 축(548)과 얕은 각도()를 형성한다.

이러한 구성에서, 몇 개의 워드라인 층을 보여주는 각각 밀링된 단면의 이미지가 결상 컬럼(540)으로 취득된다. 취득된 이미지에서 워드라인 반도체 디바이스 층의 배향 및 층간 오프셋(피치)은 각도()(및 Y 축을 따라 유사한 각도()) - 광학 축(542) 및 광학 축(548)에 대한 웨이퍼(511)의 배향을 특징짓는 것(그리고 따라서 웨이퍼 경사(120)의 각각의 성분을 정량화하는 것) - 에 의존한다.

이어서, 스테이지(515)는 각도만큼 축(X)을 중심으로 회전되어, 웨이퍼 법선(512)을 광학 축(542)과 정렬시킬 수 있다. 이제, 결상 컬럼(540)의 광학 축(542)과 웨이퍼 법선(512) 사이의 오정렬 각도는 (몇 아크민 이내)와 동일하다. 웨이퍼 경사의 이 성분은 축(Y)을 중심으로 웨이퍼 스테이지를 각도()만큼 회전시킴으로써 0으로 감소될 수 있거나, 또는 계산된 각도는 샘플 체적의 3D 재구성(예를 들어, 채널의 위글링(wiggling) 및 경사의 계산)에서 고려될 수 있다.

아래에서, 도 7에 대응하는 얕은 각도 구성에서 취득된 단일 이미지 내의 워드라인 반도체 디바이스 층의 배향 및 오프셋으로부터 및 를 계산하기 위한 방식이 제공된다.

이는 도 8과 관련하여 설명된다. 도 8은 도 7의 시나리오의 2-D 도면이다. 도 7에서, 이미지 평면은 축 X 및 Y'에 의해 형성된다. X 축은 밀링 및 결상 빔 양자 모두에 직교한다. Y' 축은 결상 빔에 직교하며 2개의 빔에 의해 형성되는 평면 내에 놓인다. 일반적으로, 이미지 평면은 X 및 Y 축과 각각 상이하거나 상이하지 않을 수 있는 축 X' 및 Y'에 의해 규정될 수 있다(도 8에서, X'=X).

제1 예에서, 는 웨이퍼 표면에 직교하는 인접한 워드라인 반도체 디바이스 층들 사이의 깊이 오프셋이고(공지된 이러한 깊이 오프셋은 사전 지식으로서 공지됨); 및 는 각각 X 및 Y' 방향으로 투영된 트렌치 표면 상의 단면의 이미지에서 보이는 2개의 인접한 워드라인 반도체 디바이스 층 에지들(1012) 사이의 2개의 직교 거리(81, 82)인 것으로 가정된다. 값( 및 )은 도 7 및 도 8에 도시되는 얕은 각도 구성의 트렌치(602)의 이미지에서 측정된 인접한 워드라인 반도체 디바이스 층들 사이의 오프셋이다.

이어서, 밀링 컬럼(550)의 광학 축(548)에 대한 각도를 획득한다:

(1)

(2)

이로부터 각도( 및 )는 웨이퍼 경사의 2개의 직교 성분으로서 계산될 수 있다.

위에서, 표 2의 옵션 I를 구현하는 웨이퍼 경사(120)를 결정하는 제1 예(표 2 참조)를 설명하였다. 아래에서, 표 2의 옵션 II를 구현하는 웨이퍼 경사(120)를 결정하는 제2 예(표 2 참조)를 설명할 것이다.

이러한 제2 예는 반도체 디바이스 구조의 기하학적 파라미터의 크기, 예컨대 는 항상 충분한 정확도로 공지되지 않는다는 발견에 기초한다. 기하학적 파라미터가 충분한 정확도로 알려져 있지 않은 경우, 다수의 이미지가 사용될 수 있고, 워드라인 반도체 디바이스 층의 적어도 하나의 에지가 웨이퍼 경사를 계산하는 데 사용될 수 있다. 의존하는 사전 지식은 워드라인 반도체 디바이스 층의 평탄도에 관한 것이다.

이 제2 예에서, 인접한 반도체 디바이스 층과 같은 층의 에지 사이의 거리는 상이한 스테이지 경사에서 취득되는 다수의 이미지의 각각에 대해 결정되고, 다수의 이미지를 가로지르는 이들 거리의 변화가 고려된다. 이들 거리의 변화는 웨이퍼 경사(120)에 의존한다.

예를 들어, X 및 Y 방향에서 각각의 이미지에 나타나는 인접한 워드라인 반도체 디바이스 층들의 에지들 사이의 2개의 직교 결상 거리의 비율()로부터 각도( 및 )(웨이퍼 경사(120))를 도출할 수 있다. 비율은 웨이퍼 법선에 대한 경사를 사용하여 스테이지의 적어도 2개의 상이한 스테이지 경사에 대해 측정된다. 는 경사 각도 및 - 경사 각도 로 측정되며, 여기서 는 과 유사하도록 선택되어야 하며, 예를 들어, 1 내지 2°이다. 2개의 비율은 다음과 같이 표현될 수 있다.

(3)

(4)

및 가 동일한 단면에 대해 측정되기 때문에, 위의 2개의 방정식이 해결되어 및 를 구할 수 있다.

위에서, 표 2의 옵션 II를 구현하는 웨이퍼 경사(120)를 결정하는 제2 예(표 2 참조)를 설명하였다. 아래에서, 표 2의 옵션 II를 구현하는 웨이퍼 경사(120)를 결정하는 제3 예(표 2 참조)를 설명한다.

이러한 제3 예는 때때로 다수의 층에 의존하는 것이 가능하지 않을 수 있다는 발견에 기초한다(상기 제2 예에서와 같음). 제3 예에서, 단일 층의 단일 에지만이 고려된다. 이러한 단일 층의 외관의 변화는 다수의 이미지에서 고려된다. 예를 들어, 웨이퍼(웨이퍼 표면)(511A)의 상단 층에서의 비스듬한 밀링의 커팅 에지에 의존하는 것이 가능할 것이다. 또한, 매립된 반도체 디바이스 층에 대한 비스듬한 밀링의 단면 에지, 예를 들어, 워드라인 층의 단면 에지가 고려될 수 있다.

제3 예에서, 에지의 배향의 변화가 고려될 수 있다. 따라서, 제2 예에서는 인접한 에지 사이의 거리가 다수의 이미지에 걸쳐서 외관 변화로 간주되었지만, 이 제3 예에서는 단일 에지의 배향 변화가 다수의 이미지에 걸쳐서 외관 변화로 간주된다.

일부 경우에, 식 1 및 2에서 규정되는 비율()은 또한 XY'-평면(이미지 평면)에 대한 이러한 에지의 투영과 X 축 사이의 각도의 접선과 같은 에지의 배향과 동일하다. 이러한 배향의 변화는 식 3 및 4의 r의 변화를 통해 고려될 수 있다. 이어서, 각도( 및 )가 식 3 및 4를 풀어서 결정될 수 있다.

위에서, 표 2의 옵션 II를 구현하는 웨이퍼 경사(120)를 결정하는 제3 예(표 2 참조)를 설명하였다. 아래에서, 표 2의 옵션 II를 구현하는 웨이퍼 경사(120)를 결정하는 제4 예(표 2 참조)를 설명한다.

예를 들어, 상이한 스테이지 경사 - 따라서 식 3 및 4의 파라미터()에서 취득되는 다수의 이미지가 사용되는 제2 및 제3 예를 위에서 설명하였다. 대안적으로, 제4 예에서, 다수의 밀링 깊이(599)에서 취득되는 다수의 이미지가 사용될 수 있다.

그러한 경우에, 추가 실측 자료로서 슬라이싱 두께(slicing thickness)(예를 들어, 밀링 깊이)가 합리적인 정밀도로 알려져 있는 경우 웨이퍼 경사가 발견될 수 있다. 이는 도 9에 도시되어 있다.

도 9는 다수의 반도체 디바이스 층(1012)을 통한 비스듬한 밀링에 의해 획득된 단면을 개략적으로 도시한다. "a" 내지 "g"는 특징을 나타내고, 이들 특징의 각각의 결상 위치가 도 10에 도시되어 있다. 도 10은 결상 컬럼(540)을 사용하여 획득된 각각의 이미지를 도시한다. 이들 도면에서의 R-좌표는 특징 "a" 내지 "g"에 수직인 방향으로 측정된 이미지 좌표이다.

이미지(1001 내지 1003)의 이러한 시퀀스는 전이 영역 (a) 내지 (g)가 밀링 깊이(599)의 진행에 따라 축(R)에 수직으로 진행하는 방식을 도시한다. 전이 영역은 상이한 반도체 디바이스 층(1012) 사이의 에지로서 도시되어 있다.

일부 경우에, 결상 위치의 변화가 고려될 수 있다. 이는, R 축을 따른 반도체 디바이스 층(1012)과 연관된 다양한 특징의 결상 위치가 다수의 이미지(1001 내지 1003)에 걸쳐서 그리고 따라서 상이한 밀링 깊이에 대해 플롯팅된 도 11에 도시되어 있다. 위치의 변화는 이들 플롯의 기울기(980)에 대응한다. 이에 기초하여, 웨이퍼 경사(120)가 결정될 수 있다. 이미지로부터 이미지까지의 각각의 경계의 진행 길이(ΔR) 및 공지의 Δz로부터, 원하는 경사 각도(Θ)가 발견될 수 있다.

밀링 깊이 오프셋은 상당한 오프셋을 획득하기에 충분히 커야 하지만; 층의 결상 위치는 이미지를 가로질러 추적될 수 있도록 충분히 작아야 한다는 것에 유의한다. 이는 또한 적절한 밀링 각도의 선택에 적용된다.

축(R)의 배향으로부터, 광학 축(542, 548)에 대한 샘플 법선(n)의 배향, 예를 들어 웨이퍼 경사(120)의 방향이 결정될 수 있다.

높은 정밀도로 방위각 및 경사 각도에 따라 샘플을 회전시킴으로써, 샘플과 SEM/HIM 축 사이의 임의의 원하는 각도가 조정될 수 있다. 달리 말하면, 추가 이미지가 샘플 스테이지의 상이한 회전(Z 축 둘레; 도 5 참조)에서 취득될 수 있고, 이어서 프로세스가 반복될 수 있다. 일부 경우에, 적어도 하나의 층의 추가 결상 위치 사이의 추가 오프셋은 상이한 회전에서 획득된 다수의 추가 이미지를 가로질러 결정될 수 있다.

도 9, 도 10 및 도 11과 관련하여, 총 4개의 반도체 디바이스 층(1012)이 다수의 밀링 깊이에서 획득된 다수의 이미지에 걸쳐 추적되는 시나리오를 설명하였지만, 일반적으로 더 적거나 더 많은 층이 고려될 수 있다. 단일 층만을 고려하는 것도 가능하다. 일반적으로, 층의 에지가 더 많이 추적될 수 있을수록, 정확도가 더 높아진다(통계적 평균화). 유사하게, 더 많은 이미지가 취득될수록, 정확도(통계적 평균화)가 더 높아진다.

도 12는 다양한 예에 따른 방법의 흐름도이다. 도 12의 방법은 메모리로부터 프로그램 코드를 로딩하고 실행할 때 프로세서에 의해 실행될 수 있다. 예를 들어, 도 12의 방법은 메모리(502A)로부터 프로그램 코드를 로딩하고 실행할 때 제어 유닛(502)에 의해 실행될 수 있다. 선택적인 상자가 파선으로 도시되어 있다.

박스(3005)에서, 이미지가 획득된다. 이미지는 슬라이스-및-이미지 프로세스를 사용하여 취득되었다. 예를 들어, 박스(3005)에서 이미지를 획득하는 것은 각각의 이미지를 취득하기 위해 이중 빔 디바이스(500)의 제어 유닛(519)과 같은 제어 유닛을 제어하는 것을 포함할 수 있다. 이미지는 샘플 스테이지의 테스트 체적의 단면을 도시한다. 이미지는 결상 파라미터의 주어진 세트와 연관된다. 박스(3005)에서 이미지를 획득하는 것은 또한 데이터베이스로부터 미리 취득된 이미지를 로딩하는 것을 포함할 수 있다.

다음으로, 박스(3010)에서, 추가 이미지가 바람직한지를 체크한다. 예를 들어, 소정의 미리규정된 양의 이미지가 획득될 수 있고, 박스(3010)에서, 바람직한 모든 이미지가 이미 획득되었는지 여부가 체크될 수 있다. 예를 들어, 일부 시나리오에서, 단일 이미지만이 바람직할 수 있다(표 2: 제1 예 참조).

선택적으로, 박스(3015)에서 연관된 결상 파라미터 세트의 적어도 하나의 결상 파라미터를 조정할 수 있다. 예를 들어, 밀링 깊이(표 2: 제4 예 참조)를 변경할 수 있을 것이다. 스테이지 경사(표 2: 제2 예 및 제3 예 참조)를 변경할 수도 있다.

이어서, 박스(3005)의 다음 반복에서, 추가 이미지가 획득된다.

모든 이미지가 획득되면, 박스(3020)에서, 웨이퍼 경사의 하나 이상의 성분이 결정된다. 웨이퍼 경사의 하나 이상의 성분을 결정하는 것을 용이하게 하는 기술을 표 1 및 표 2를 참조하여 위에서 설명하였다.

일반적으로, 적용 가능한 경우, 다수의 그러한 기술이 더 높은 정확도를 달성하기 위해 서로 조합될 수 있다.

선택적으로, 박스(3025)에서, 결정된 웨이퍼 경사가 보상될 수 있다. 이는 하드웨어 보상에 의해, 예를 들어 웨이퍼 경사를 보상하는 부가적인 경사 오프셋을 웨이퍼 스테이지에 인가하는 것에 의해 달성될 수 있다. 대안적으로 또는 부가적으로, 웨이퍼 경사는 또한 후처리에서 디지털식으로 보상될 수 있다. 예를 들어, 3-D 단층촬영 이미지가 결정되는 경우, 웨이퍼 경사는 3-D 단층촬영 이미지가 웨이퍼 경사로부터의 감소된 영향으로 웨이퍼를 나타내도록 개별 이미지를 사전-스큐(pre-skew)하거나 왜곡시키는 데 사용될 수 있다. 예를 들어, 반도체 디바이스 구조의 소정의 파라미터(예컨대, 메모리 채널(1011)의 각도(1153); 도 6 참조)가 결정되는 경우, 그러한 파라미터는 결정된 웨이퍼 경사에 기초하여 보상될 수 있다.

본 개시내용이 소정의 바람직한 실시예와 관련하여 도시되고 설명되었지만, 본 개시내용을 읽고 이해하면 해당 분야의 통상의 기술자는 등가물 및 수정을 안출할 수 있을 것이다. 본 개시내용은 그러한 모든 균등물 및 수정을 포함하고, 첨부된 청구항의 범위에 의해서만 제한된다.

예시를 위해, 위에서, 웨이퍼 경사가 DBD의 기계 좌표계에 대해 결정되는 시나리오가 개시되었다. 일반적으로, 개시된 기술을 사용하여, 웨이퍼 경사의 다양한 표현, 예를 들어 결상 평면에 대한 또는 스테이지 경사에 대한 웨이퍼 경사가 결정될 수 있다. 각각의 변환은 용이하게 이용가능하다.

본 명세서에 설명된 주제 및 기능적 동작의 구현예는 디지털 전자 회로 내에서, 유형적으로 구체화된 컴퓨터 소프트웨어 또는 펌웨어 내에서, 본 명세서에 개시된 구조 및 이들의 구조적 등가물을 포함하는 컴퓨터 하드웨어 내에서, 또는 이들 중 하나 이상의 조합으로 구현될 수 있다. 본 명세서에 설명된 주제의 구현예는 하나 이상의 컴퓨터 프로그램, 즉 처리 디바이스에 의한 실행을 위해 또는 처리 디바이스의 동작을 제어하기 위해 유형의 프로그램 캐리어 상에 인코딩된 컴퓨터 프로그램 명령어의 하나 이상의 모듈로서 구현될 수 있다. 대안적으로 또는 추가적으로, 프로그램 명령어는 인공적으로 생성된 신호인 전파 신호, 예를 들어, 처리 디바이스에 의한 실행을 위해 적합한 수신기 장치로의 전송을 위한 정보를 인코딩하기 위해 생성된 기계 생성 전기, 광학 또는 전자기 신호에 인코딩될 수 있다. 기계 판독가능 매체는 기계 판독가능 저장 디바이스, 기계 판독가능 저장 기판, 랜덤 또는 직렬 액세스 메모리 디바이스, 또는 이들 중 하나 이상의 조합일 수 있다.

용어 "처리 디바이스"는 프로그램가능한 프로세서, 컴퓨터, 또는 다수의 프로세서 또는 컴퓨터를 예로서 포함하는 정보를 처리하기 위한 모든 종류의 장치, 디바이스, 및 기계를 포함한다. 장치는 특수 목적 논리 회로, 예를 들어, FPGA(field programmable gate array) 또는 ASIC(application-specific integrated circuit) 또는 RISC(reduced instruction set circuit)를 포함할 수 있다. 장치는 또한, 하드웨어에 더하여, 해당 컴퓨터 프로그램을 위한 실행 환경을 생성하는 코드, 예를 들어, 프로세서 펌웨어, 프로토콜 스택, 정보 베이스 관리 시스템, 운영 시스템, 또는 그 중 하나 이상의 조합을 구성하는 코드를 포함할 수 있다.

컴퓨터 프로그램(프로그램, 소프트웨어, 소프트웨어 애플리케이션, 스크립트, 또는 코드로서 또한 지칭될 수 있음)은 컴파일링된 또는 해석된 언어, 또는 선언적 또는 절차적 언어를 포함하는 임의의 형태의 프로그래밍 언어로 기입될 수 있고, 독립형 프로그램으로서 또는 모듈로서 구성요소, 서브루틴, 또는 컴퓨팅 환경에서 사용하기에 적합한 다른 유닛을 포함하는 임의의 형태로 전개될 수 있다. 컴퓨터 프로그램은 파일 시스템 내의 파일에 대응할 수 있지만, 반드시 그럴 필요는 없다. 프로그램은 다른 프로그램 또는 정보를 보유하는 파일의 일부(예를 들어, 마크업 언어 문서에 저장된 하나 이상의 스크립트)에, 해당 프로그램에 전용화된 단일 파일에, 또는 다수의 조정된 파일(예를 들어, 하나 이상의 모듈, 서브- 프로그램, 또는 코드의 부분을 저장하는 파일)에 저장될 수 있다. 컴퓨터 프로그램은 하나의 컴퓨터 상에서 또는 하나의 장소에 위치되거나 다수의 장소에 걸쳐 분산되어 통신 네트워크에 의해 상호연결되는 다수의 컴퓨터 상에서 실행되도록 전개될 수 있다.

본 명세서에 설명된 프로세스 및 로직 흐름은 입력 정보 상에서 동작하고 출력을 발생시킴으로써 기능을 수행하기 위해 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그램가능 컴퓨터에 의해 수행될 수 있다. 프로세스 및 로직 흐름은 또한 특수 목적 논리 회로, 예를 들어 FPGA(field programmable gate array) 또는 ASIC(application-specific integrated circuit) 또는 RISC에 의해 수행될 수 있고 장치 또한 이들에 의해 구현될 수 있다.

컴퓨터 프로그램의 실행에 적합한 컴퓨터는, 예로서, 범용 또는 특수 목적 마이크로프로세서 또는 양자 모두, 또는 임의의 다른 종류의 중앙 처리 유닛을 포함한다. 일반적으로, 중앙 처리 유닛은 판독 전용 메모리 또는 랜덤 액세스 메모리 또는 양자 모두로부터 명령어 및 정보를 수신할 것이다. 컴퓨터의 필수 요소는 명령을 수행하거나 실행하기 위한 중앙 처리 유닛 및 명령어 및 정보를 저장하기 위한 하나 이상의 메모리 디바이스이다. 일반적으로, 컴퓨터는 또한 정보를 저장하기 위한 하나 이상의 대용량 저장 디바이스, 예를 들어 자기, 마그네토-광학 디스크, 또는 광학 디스크를 포함하거나, 이들로부터 정보를 수신하거나 이들에 정보를 전달하거나 또는 둘 모두를 하도록 동작적으로 결합될 것이다. 그러나, 컴퓨터는 그러한 디바이스를 가질 필요는 없다. 또한, 컴퓨터는 다른 디바이스, 예를 들어 몇 가지 예를 들면 이동 전화, 스마트폰 또는 태블릿, 터치스크린 디바이스 또는 표면, 개인 휴대 정보 단말기(PDA), 이동 오디오 또는 비디오 플레이어, 게임 콘솔, GPS(Global Positioning System) 수신기, 또는 휴대용 저장 디바이스(예를 들어, 범용 직렬 버스(USB) 플래시 드라이브)에 내장될 수 있다.

컴퓨터 프로그램 명령어 및 정보를 저장하기에 적합한 컴퓨터-판독가능 매체(예를 들어, 하나 이상의 기계 판독가능 하드웨어 저장 디바이스)는 예로서 반도체 메모리 디바이스, 예를 들어 EPROM, EEPROM 및 플래시 메모리 디바이스를 포함하는 모든 형태의 비휘발성 메모리, 매체 및 메모리 디바이스; 자기 디스크, 예를 들어 내부 하드 디스크 또는 이동식 디스크; 마그네토-광학 디스크; 및 CD-ROM 및 (블루 레이) DVD-ROM 디스크를 포함한다. 프로세서 및 메모리는 특수 목적 논리 회로에 의해 보충되거나 그 내에 합체될 수 있다.

사용자와의 상호작용을 제공하기 위해, 본 명세서에 설명된 주제의 구현예는 사용자에게 정보를 디스플레이하기 위한 디스플레이 디바이스, 예를 들어, CRT(음극선관) 또는 LCD(액정 디스플레이) 모니터와 사용자가 컴퓨터에 입력을 제공할 수 있는 키보드 및 포인팅 디바이스, 예를 들어, 마우스 또는 트랙볼을 갖는 컴퓨터 상에서 구현될 수 있다. 다른 종류의 디바이스가 또한 사용자와의 상호작용을 제공하기 위해 사용될 수 있고; 예를 들어, 사용자에게 제공되는 피드백은 임의의 형태의 감각 피드백, 예컨대, 시각 피드백, 청각 피드백, 또는 촉각 피드백일 수 있고; 사용자로부터의 입력은 음향, 음성, 또는 촉각 입력을 포함하는 임의의 형태로 수신될 수 있다. 또한, 컴퓨터는 사용자에 의해 사용되는 디바이스로 문서를 송신하고 디바이스로부터 문서를 수신함으로써, 예를 들어 웹 브라우저로부터 수신된 요청에 응답하여 사용자의 클라이언트 디바이스 상의 웹 브라우저로 웹 페이지를 송신함으로써 사용자와 상호작용할 수 있다.

본 명세서에 설명된 주제의 구현예는, 예를 들어 정보 서버로서 백-엔드 구성요소를 포함하는, 또는 미들웨어 구성요소, 예를 들어 애플리케이션 서버를 포함하는, 또는 프론트-엔드 구성요소, 예를 들어 사용자가 그를 통해 본 명세서에 설명된 주제의 구현예와 상호작용할 수 있는 그래픽 사용자 인터페이스 또는 웹 브라우저를 갖는 클라이언트 컴퓨터를 포함하는, 또는 하나 이상의 이러한 백-엔드, 미들웨어, 또는 프론트-엔드 구성요소의 임의의 조합을 포함하는 컴퓨팅 시스템에서 구현될 수 있다. 시스템의 구성요소는 디지털 정보 통신의 임의의 형태 또는 매체, 예를 들어 통신 네트워크에 의해 상호연결될 수 있다. 통신 네트워크의 예는 근거리 통신망("LAN") 및 광역 통신망("WAN"), 예를 들어 인터넷을 포함한다.

컴퓨팅 시스템은 클라이언트 및 서버를 포함할 수 있다. 클라이언트 및 서버는 일반적으로 서로 원격에 있고 전형적으로 통신 네트워크를 통해 상호작용한다. 클라이언트와 서버의 관계는 각각의 컴퓨터 상에서 실행되고 서로 클라이언트-서버 관계를 갖는 컴퓨터 프로그램에 의해 발생한다. 다른 예에서, 서버는 클라우드 컴퓨팅 서비스를 통해 클라우드 내에 있을 수 있다.

본 명세서는 다수의 특정 구현 상세를 포함하지만, 이들은 청구될 수 있는 것들 중 임의의 것의 범위에 대한 제한으로서 해석되어서는 안되고, 오히려 특정 구현에 특정될 수 있는 특징의 설명으로서 해석되어야 한다. 개별 구현예의 맥락에서 본 명세서에 설명된 소정 특징은 또한 단일의 구현예에서 조합하여 구현될 수 있다. 역으로, 단일 구현예와 관련하여 설명되는 다양한 특징이 또한 다수의 구현예에서 별개로 또는 임의의 적합한 하위조합으로 구현될 수 있다. 더욱이, 특징이 소정 조합으로 작용하는 것으로서 전술되고 심지어 초기에 이와 같이 청구될 수 있지만, 청구된 조합으로부터의 하나 이상의 특징은 일부 경우에 조합으로부터 삭제될 수 있고, 청구된 조합은 하위조합 또는 하위조합의 변형예에 관련될 수 있다.

유사하게, 동작이 특정 순서로 도면에 도시되어 있지만, 이는 이러한 동작이 도시되는 특정 순서로 또는 순차적인 순서로 수행되는 것 또는 모든 예시된 동작이 바람직한 결과를 달성하기 위해 수행되는 것을 요구하는 것으로서 이해되어서는 안된다. 소정 상황에서, 다중작업 및 병렬 처리가 사용될 수 있다. 더욱이, 전술된 구현예에서 다양한 시스템 구성요소의 분리는 모든 구현예에서 이러한 분리를 요구하는 것으로서 이해되어서는 안되고, 설명된 프로그램 구성요소 및 시스템은 일반적으로 단일의 소프트웨어 제품 내에 함께 통합되거나 또는 다수의 소프트웨어 제품 내에 패키징될 수 있다는 것이 이해되어야 한다.

청구 대상의 특별한 구현예가 설명되었다. 다른 구현예가 이하의 청구항의 범위 내에 있다. 예를 들어, 청구항에 기재된 작용은 상이한 순서로 수행될 수 있으며 여전히 바람직한 결과를 달성할 수 있다. 하나의 예로서, 첨부 도면에 도시되는 프로세스는 바람직한 결과를 성취하기 위해 도시되는 특정한 순서 또는 순차적인 순서를 반드시 요구하지 않는다. 소정 구현예에서, 다중작업 및 병렬 처리가 사용될 수 있다.

다음은 본 개시내용의 비제한적인 예의 예를 제공한다.

예 1. 결상 컬럼 및 밀링 컬럼을 포함하는 이중 빔 디바이스를 사용하는 방법이며, 방법은

이중 빔 디바이스의 샘플 스테이지 상에 장착된 웨이퍼의 테스트 체적의 적어도 하나의 이미지를 획득하기 위해 결상 컬럼을 사용하는 단계로서, 이미지는 샘플 스테이지의 적어도 하나의 스테이지 경사에서 테스트 체적의 적어도 하나의 단면을 나타내고, 테스트 체적의 적어도 하나의 단면은 이중 빔 디바이스의 밀링 컬럼을 사용한 웨이퍼의 비스듬한 밀링에 의해 획득되는, 단계; 및

웨이퍼의 적어도 하나의 구조의 지식 및 상기 웨이퍼의 테스트 체적의 적어도 하나의 이미지를 고려하여 샘플 스테이지에 대한 웨이퍼의 웨이퍼 경사의 적어도 하나의 성분을 결정하는 단계를 포함하는 방법.

예 2. 예 1에 있어서,

웨이퍼의 적어도 하나의 구조는 웨이퍼의 적어도 하나의 반도체 디바이스 구조를 포함하며;

웨이퍼의 적어도 하나의 구조에 대한 지식은 적어도 하나의 반도체 디바이스 구조의 크기를 포함하는 방법.

예 3. 예 2에 있어서,

적어도 하나의 반도체 디바이스 구조의 크기는 반도체 디바이스의 다수의 층 사이의 깊이 오프셋을 포함하며;

웨이퍼 경사의 적어도 하나의 성분을 결정하는 단계는 각각의 이미지에서 반도체 디바이스의 다수의 층 사이의 결상 거리를 고려하고 반도체 디바이스의 다수의 층 사이의 깊이 오프셋을 고려하는 단계를 포함하는 방법.

예 4. 예 3에 있어서,

각각의 이미지에서 반도체 디바이스의 다수의 층 사이의 2개의 직교 결상 거리를 결정하는 단계; 및

각각의 이미지에서 반도체 디바이스 층의 다수의 층 사이의 2개의 직교 결상 거리를 고려하여 웨이퍼 경사의 2개의 직교 성분을 결정하는 단계를 더 포함하는 방법.

예 5. 예 1에 있어서, 적어도 하나의 구조는 웨이퍼의 적어도 하나의 층을 포함하며, 웨이퍼의 적어도 하나의 구조에 대한 지식은 적어도 하나의 층의 평탄도를 포함하는 방법.

예 6. 예 5에 있어서,

적어도 하나의 이미지는 샘플 스테이지의 다수의 스테이지 경사에서의 테스트 체적의 단일 단면을 나타내는 다수의 이미지를 포함하고,

방법은 다수의 이미지 각각에 대해,

각각의 이미지에서 웨이퍼의 적어도 하나의 층의 적어도 하나의 에지를 검출하는 단계; 및

다수의 이미지 사이의 적어도 하나의 에지의 외관의 변화 및 다수이 스테이지 경사의 사전 지식을 고려하여 웨이퍼의 웨이퍼 경사의 적어도 하나의 성분을 결정하는 단계를 더 포함하는 방법.

예 7. 예 6에 있어서,

적어도 하나의 층은 다수의 층을 포함하며;

방법은 다수의 이미지 각각에 대해:

각각의 이미지에서 다수의 층 중 상이한 층의 인접한 에지 사이의 결상 거리를 결정하는 단계; 및

다수의 이미지 사이의 결상 거리의 변화를 고려함으로써 웨이퍼 경사의 적어도 하나의 성분을 결정하는 단계를 더 포함하는 방법.

예 8. 예 7에 있어서, 다수의 이미지 각각에 대해,

각각의 이미지에서 다수의 층 중 상이한 층의 인접한 에지 사이의 2개의 직교 결상 거리를 결정하는 단계; 및

다수의 이미지 사이에서 2개의 직교 결상 거리 각각의 변화를 고려함으로써 웨이퍼 경사의 2개의 직교 성분을 결정하는 단계를 더 포함하는 방법.

예 9. 예 6에 있어서, 다수의 이미지 각각에 대해,

적어도 하나의 에지의 이미지 배향을 결정하는 단계; 및

다수의 이미지 사이의 이미지 배향의 변화를 고려하여 웨이퍼 경사를 결정하는 단계를 더 포함하는 방법.

예 10. 예 6에 있어서, 적어도 하나의 에지는 웨이퍼의 상단 표면에 대하여 비스듬한 밀링의 커팅 에지를 포함하는 방법.

예 11. 예 6에 있어서, 적어도 하나의 에지는 웨이퍼의 반도체 디바이스 층에 대해 비스듬한 밀링의 단면 에지를 포함하는 방법.

예 12. 예 5에 있어서,

적어도 하나의 이미지는 다수의 밀링 깊이 및 단일 스테이지 경사에서의 비스듬한 밀링에 의해 획득되는 다수의 단면을 나타내는 다수의 이미지를 포함하고;

방법은,

다수의 이미지 사이에서 적어도 하나의 층의 결상 위치 사이의 적어도 하나의 오프셋을 결정하는 단계; 및

다수의 밀링 깊이 및 적어도 하나의 오프셋에 대한 사전 지식을 고려하여 웨이퍼 경사의 적어도 하나의 성분을 결정하는 단계를 더 포함하는 방법.

예 13. 예 12에 있어서,

결상 컬럼에 대한 샘플 스테이지의 제1 회전에 대해 적어도 하나의 이미지를 획득하는 단계;

이중 빔 디바이스의 샘플 스테이지 상에 장착된 웨이퍼의 테스트 체적의 다수의 추가 이미지를 획득하는 단계로서, 다수의 추가 이미지는 결상 컬럼을 사용하여 취득되고, 다수의 추가 이미지는 밀링 컬럼을 사용하여 다수의 추가 밀링 깊이에서 비스듬한 밀링에 의해 획득된 테스트 체적의 다수의 추가 단면을 나타내고, 다수의 추가 이미지는 결상 컬럼(540)에 대한 샘플 스테이지의 제2 회전에 대해 획득되고, 제1 회전은 제2 회전과 상이한, 단계;

다수의 추가 이미지 사이에서 웨이퍼의 적어도 하나의 층의 추가 결상 위치 사이의 적어도 하나의 추가 오프셋을 결정하는 단계; 및

다수의 추가 밀링 깊이 및 적어도 하나의 추가 오프셋에 대한 사전 지식을 고려하여, 웨이퍼 경사의 추가 성분을 결정하는 단계를 더 포함하는 방법.

예 14. 예 1에 있어서, 비스듬한 밀링의 밀링 축과 웨이퍼의 표면 사이의 밀링 각도는 8° 내지 45°인 방법.

예 15. 예 1에 있어서, 방법을 제어하기 위해 컴퓨터를 사용하는 단계를 더 포함하는 방법.

예 16. 예 1의 방법을 포함하는 동작을 수행하기 위해 하나 이상의 처리 디바이스에 의해 실행 가능한 명령을 포함하는 하나 이상의 기계 판독가능 하드웨어 저장 디바이스.

예 17. 시스템이며,

하나 이상의 처리 디바이스; 및

예 1의 방법을 포함하는 동작을 수행하기 위해 하나 이상의 처리 디바이스에 의해 실행 가능한 명령어를 포함하는 하나 이상의 기계 판독가능 하드웨어 저장 디바이스를 포함하는 시스템.

예 18. 예 1에 있어서, 이중 빔 디바이스를 더 포함하는 시스템.

예 19. 결상 컬럼 및 밀링 컬럼을 포함하는 이중 빔 디바이스를 사용하는 방법이며, 방법은

테스트 체적의 단면을 산출하기 위해 웨이퍼의 테스트 체적을 비스듬히 밀링하도록 밀링 컬럼을 사용하는 단계;

웨이퍼의 테스트 체적의 단면의 이미지를 획득하기 위해 결상 컬럼을 사용하는 단계; 및

웨이퍼의 구조 및 웨이퍼의 테스트 체적의 이미지에 대한 지식을 고려하여 이중 빔 디바이스의 샘플 스테이지에 대한 웨이퍼의 웨이퍼 경사의 성분을 결정하는 단계를 포함하는 방법.

예 20. 예 19에 있어서, 방법을 제어하기 위해 컴퓨터를 사용하는 단계를 더 포함하는 방법.

Claims

컴퓨터 구현 방법이며,
- 이중 빔 디바이스(500)의 샘플 스테이지(515) 상에 장착된 웨이퍼(511)의 테스트 체적(510)의 하나 이상의 이미지(1001, 1002, 1003)를 획득하는 단계로서, 하나 이상의 이미지(1001, 1002, 1003)는 이중 빔 디바이스(500)의 결상 컬럼(540)을 사용하여 취득되고 샘플 스테이지(515)의 하나 이상의 스테이지 경사에서 테스트 체적(510)의 하나 이상의 단면(552, 553, 554)을 나타내며 이중 빔 디바이스(500)의 밀링 컬럼을 사용하여 웨이퍼(511)의 비스듬한 밀링에 의해 획득되는, 하나 이상의 이미지를 획득하는 단계, 및
- 웨이퍼(511)의 하나 이상의 구조(511A, 552A, 1001, 1002, 1003, 1011, 1012)의 사전 지식을 고려하여 그리고 하나 이상의 이미지(1001, 1002, 1003)에 기초하여, 샘플 스테이지(515)에 관한 웨이퍼(511)의 웨이퍼 경사(120)의 적어도 하나의 성분을 결정하는 단계를 포함하는 컴퓨터 구현 방법.
제1항에 있어서,
하나 이상의 구조는 웨이퍼(511)의 반도체 디바이스 구조(1001, 1002, 1003, 1011, 1012, 1012)를 포함하며,
사전 지식은 반도체 디바이스 구조(1001, 1002, 1003, 1011, 1012, 1012)의 크기를 포함하는 컴퓨터 구현 방법.
제2항에 있어서,
크기는 다수의 반도체 디바이스 층(1012) 사이의 깊이 오프셋을 포함하며,
웨이퍼 경사(120)의 적어도 하나의 성분은 하나 이상의 이미지(1001, 1002, 1003)의 각각의 이미지 내의 다수의 반도체 디바이스 층(1012) 사이의 결상 거리(81, 82)에 기초하여 그리고 깊이 오프셋에 더 기초하여 결정되는 컴퓨터 구현 방법.
제3항에 있어서,
2개의 직교 결상 거리가 이미지(1001, 1002, 1003) 내의 다수의 반도체 디바이스 층(1012) 사이에서 결정되고,
웨이퍼 경사(120)의 2개의 직교 성분이 하나 이상의 이미지(1001, 1002, 1003)의 각각의 이미지 내의 다수의 반도체 디바이스 층(1012) 사이의 2개의 직교 거리(81, 82)에 기초하여 결정되는 컴퓨터 구현 방법.
제1항 내지 제4항 중 어느 한 항에 있어서,
하나 이상의 구조(511A, 552A, 1001, 1002, 1003, 1011, 1012)는 웨이퍼(511)의 적어도 하나의 층(511A, 1012)을 포함하며,
사전 지식은 적어도 하나의 층(511A, 1012)의 평탄도를 포함하는 컴퓨터 구현 방법.
제5항에 있어서,
하나 이상의 이미지(1001, 1002, 1003)는 샘플 스테이지(515)의 다수의 스테이지 경사에서 테스트 체적(510)의 단일 단면(552, 553, 554)을 나타내는 다수의 이미지(1001, 1002, 1003)를 포함하고,
방법은
- 다수의 이미지(1001, 1002, 1003)의 각각의 이미지에 대해, 각각의 이미지(1001, 1002, 1003)에서 웨이퍼(511)의 적어도 하나의 층(511A, 1012)의 적어도 하나의 에지(552A)를 검출하는 단계를 더 포함하며,
웨이퍼(511)의 웨이퍼 경사(120)의 적어도 하나의 성분은 다수의 이미지(1001, 1002, 1003) 사이의 적어도 하나의 에지의 외관의 변화에 기초하여 그리고 다수이 스테이지 경사의 추가적인 사전 지식에 더 기초하여 결정되는 컴퓨터 구현 방법.
제6항에 있어서,
적어도 하나의 층은 다수의 층(1012)을 포함하고,
방법은
- 다수의 이미지(1001, 1002, 1003)의 각각의 이미지에 대해, 각각의 이미지(1001, 1002, 1003) 내의 다수의 층(1012) 중 상이한 층의 인접한 에지들 사이의 결상 거리를 결정하는 단계를 더 포함하며,
웨이퍼 경사(120)의 적어도 하나의 성분은 다수의 이미지(1001, 1002, 1003) 사이의 결상 거리의 변화에 기초하여 결정되는 컴퓨터 구현 방법.
제7항에 있어서,
2개의 직교 결상 거리가 각각의 이미지 내의 다수의 층 중 상이한 층의 인접한 에지 사이에서 그리고 다수의 이미지(1001, 1002, 1003)의 각각의 이미지에 대해 결정되며,
웨이퍼 경사(120)의 2개의 직교 성분이 다수의 이미지(1001, 1002, 1003) 사이의 2개의 직교 이미지 거리의 각각의 변화에 기초하여 결정되는 컴퓨터 구현 방법.
제6항 내지 제8항 중 어느 한 항에 있어서,
- 다수의 이미지(1001, 1002, 1003)의 각각의 이미지에 대해, 각각의 이미지에서 적어도 하나의 에지(511A, 1012)의 결상된 배향을 결정하는 단계를 더 포함하며,
웨이퍼 경사(120)는 다수의 이미지(1001, 1002, 1003) 사이의 이미지 배향의 변화에 기초하여 결정되는 컴퓨터 구현 방법.
제6항 내지 제9항 중 어느 한 항에 있어서,
적어도 하나의 에지(552A)는 웨이퍼(511)의 웨이퍼 상단 표면(511A)에 대한 비스듬한 밀링의 커팅 에지(552A)를 포함하는 컴퓨터 구현 방법.
제6항 내지 제10항 중 어느 한 항에 있어서,
적어도 하나의 에지는 웨이퍼(511)의 반도체 디바이스 층(1012)에 대한 비스듬한 밀링의 단면 에지를 포함하는 컴퓨터 구현 방법.
제5항에 있어서,
하나 이상의 이미지(1001, 1002, 1003)는 다수이 밀링 깊이(599) 및 단일 스테이지 경사에서 비스듬한 밀링에 의해 획득된 다수의 단면(552, 553, 554)을 나타내는 다수의 이미지(1001, 1002, 1003)를 포함하고,
방법은
- 다수의 이미지(1001, 1002, 1003) 사이의 적어도 하나의 층의 결상 위치들 사이의 하나 이상의 오프셋을 결정하는 단계를 더 포함하며,
웨이퍼 경사(120)의 적어도 하나의 성분은 다수의 밀링 깊이(599)의 추가 사전 지식에 기초하여 그리고 하나 이상의 오프셋에 기초하여 결정되는 컴퓨터 구현 방법.
제12항에 있어서,
다수의 이미지(1001, 1002, 1003)는 결상 컬럼(540)에 대한 샘플 스테이지(515)의 제1 회전에 대해 획득되고,
방법은
- 이중 빔 디바이스(500)의 샘플 스테이지(515) 상에 장착된 웨이퍼(511)의 테스트 체적(510)의 다수의 추가 이미지(1001, 1002, 1003)를 획득하는 단계로서, 다수의 추가 이미지(1001, 1002, 1003)는 이중 빔 디바이스(500)의 결상 컬럼(540)을 사용하여 취득되고 이중 빔 디바이스(500)의 밀링 컬럼을 사용하여 다수의 추가 밀링 깊이에서 비스듬한 밀링에 의해 획득된 테스트 체적(510)의 다수의 추가 단면을 나타내며, 다수의 추가 이미지(1001, 1002, 1003)는 결상 컬럼(540)에 대한 샘플 스테이지(515)의 제2 회전에 대해 획득되고, 제1 회전은 제2 회전과 상이한, 다수의 추가 이미지를 획득하는 단계,
- 다수의 추가 이미지(1001, 1002, 1003) 사이에서 웨이퍼(511)의 적어도 하나의 층의 추가 결상 위치 사이의 하나 이상의 추가 오프셋을 결정하는 단계, 및
- 다수의 추가 밀링 깊이에 대한 추가 사전 지식에 기초하여 그리고 하나 이상의 추가 오프셋에 기초하여, 웨이퍼 경사(120)의 추가 성분을 결정하는 단계를 더 포함하는 컴퓨터 구현 방법.
제1항 내지 제13항 중 어느 한 항에 있어서,
비스듬한 밀링의 밀링 축과 웨이퍼(511)의 웨이퍼 표면 사이의 밀링 각도가 8° 내지 45°의 범위 내에 있는 컴퓨터 구현 방법.
프로세서에 의해 실행되는, 로딩될 수 있는 프로그램 코드를 포함하는 컴퓨터 프로그램이며, 프로세서는, 프로그램 코드를 로딩하고 실행할 때,
- 이중 빔 디바이스(500)의 샘플 스테이지(515) 상에 장착된 웨이퍼(511)의 테스트 체적(510)의 하나 이상의 이미지(1001, 1002, 1003)를 획득하는 단계로서, 하나 이상의 이미지(1001, 1002, 1003)는 이중 빔 디바이스(500)의 결상 컬럼(540)을 사용하여 취득되고 샘플 스테이지(515)의 하나 이상의 스테이지 경사에서 테스트 체적(510)의 하나 이상의 단면(552, 553, 554)을 나타내며 이중 빔 디바이스(500)의 밀링 컬럼을 사용하여 웨이퍼(511)의 비스듬한 밀링에 의해 획득되는, 하나 이상의 이미지를 획득하는 단계, 및
- 웨이퍼(511)의 하나 이상의 구조(511A, 552A, 1001, 1002, 1003, 1011, 1012)의 사전 지식을 고려하여 그리고 하나 이상의 이미지(1001, 1002, 1003)에 기초하여, 샘플 스테이지(515)에 관한 웨이퍼(511)의 웨이퍼 경사(120)의 적어도 하나의 성분을 결정하는 단계를 포함하는 방법을 실행하는 컴퓨터 프로그램.