KR20240070360A - Semiconductor package - Google Patents

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KR20240070360A
KR20240070360A KR1020230002711A KR20230002711A KR20240070360A KR 20240070360 A KR20240070360 A KR 20240070360A KR 1020230002711 A KR1020230002711 A KR 1020230002711A KR 20230002711 A KR20230002711 A KR 20230002711A KR 20240070360 A KR20240070360 A KR 20240070360A
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bump
disposed
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KR1020230002711A
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박상식
강운병
김민수
김선교
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삼성전자주식회사
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Abstract

반도체 패키지가 제공된다. 반도체 패키지는 제1 구조체, 제1 구조체의 상면 상에 배치되는 제1 반도체 칩, 제1 구조체의 상면과 제1 반도체 칩 사이에서, 제1 구조체의 상면과 접하는 제1 도전성 패드, 제1 반도체 칩의 하면과 접하고, 제1 도전성 패드와 수직 방향으로 오버랩되는 제2 도전성 패드, 제1 도전성 패드와 제2 도전성 패드 사이를 연결하는 범프, 제1 구조체의 상면과 접하고, 범프의 측벽의 적어도 일부 및 제1 도전성 패드의 측벽을 둘러싸는 제1 접착층, 및 제1 접착층과 제1 반도체 칩의 하면 사이에서 제1 접착층의 상면과 접하고, 범프의 측벽의 적어도 일부 및 제2 도전성 패드의 측벽을 둘러싸고, 제1 접착층과 다른 물질을 포함하는 제2 접착층을 포함하되, 제1 접착층의 수평 방향의 폭은 제2 접착층의 수평 방향의 폭보다 작다.A semiconductor package is provided. The semiconductor package includes a first structure, a first semiconductor chip disposed on the top surface of the first structure, a first conductive pad in contact with the top surface of the first structure between the top surface of the first structure and the first semiconductor chip, and a first semiconductor chip. a second conductive pad in contact with the lower surface of the first conductive pad and overlapping in a vertical direction, a bump connecting the first conductive pad and the second conductive pad, in contact with the upper surface of the first structure, at least a portion of the sidewall of the bump, and A first adhesive layer surrounding the sidewall of the first conductive pad, and in contact with the upper surface of the first adhesive layer between the first adhesive layer and the lower surface of the first semiconductor chip, and surrounding at least a portion of the sidewall of the bump and the sidewall of the second conductive pad, and a second adhesive layer including a material different from the first adhesive layer, wherein the horizontal width of the first adhesive layer is smaller than the horizontal width of the second adhesive layer.

Description

반도체 패키지{Semiconductor package}Semiconductor package {Semiconductor package}

본 발명은 반도체 패키지에 관한 것이다.The present invention relates to semiconductor packages.

최근 고성능 반도체 패키지가 요구되고 있다. 예를 들어, 반도체 패키지는 금속 범프를 통해 반도체 칩을 전기적 연결시킨다. 이 경우, 반도체 칩을 본딩시키는 접착층 및 범프의 불량으로 인해 반도체 칩의 접합 불량이 발생하여 반도체 패키지의 신뢰성이 감소되는 문제가 발생하고 있다. 이로 인해, 반도체 칩을 본딩시키는 접착층 및 범프의 접합 성능을 개선하여 반도체 패키지의 신뢰성을 개선하기 위한 연구가 진행되고 있다.Recently, high-performance semiconductor packages are in demand. For example, a semiconductor package electrically connects semiconductor chips through metal bumps. In this case, defects in the adhesive layer and bumps that bond the semiconductor chip lead to defective bonding of the semiconductor chip, thereby reducing the reliability of the semiconductor package. For this reason, research is being conducted to improve the reliability of semiconductor packages by improving the bonding performance of the adhesive layer and bumps that bond the semiconductor chip.

본 발명이 해결하고자 하는 과제는, 접착층을 2중막으로 형성함으로써 접착층의 접합 성능을 개선하여 반도체 칩의 본딩시키는 범프의 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.The problem to be solved by the present invention is to provide a semiconductor device that improves the reliability of bumps for bonding semiconductor chips by improving the bonding performance of the adhesive layer by forming the adhesive layer as a double layer.

본 발명이 해결하려는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 몇몇 실시예는, 제1 구조체, 제1 구조체의 상면 상에 배치되는 제1 반도체 칩, 제1 구조체의 상면과 제1 반도체 칩 사이에서, 제1 구조체의 상면과 접하는 제1 도전성 패드, 제1 반도체 칩의 하면과 접하고, 제1 도전성 패드와 수직 방향으로 오버랩되는 제2 도전성 패드, 제1 도전성 패드와 제2 도전성 패드 사이를 연결하는 범프, 제1 구조체의 상면과 접하고, 범프의 측벽의 적어도 일부 및 제1 도전성 패드의 측벽을 둘러싸는 제1 접착층, 및 제1 접착층과 제1 반도체 칩의 하면 사이에서 제1 접착층의 상면과 접하고, 범프의 측벽의 적어도 일부 및 제2 도전성 패드의 측벽을 둘러싸고, 제1 접착층과 다른 물질을 포함하는 제2 접착층을 포함하되, 제1 접착층의 수평 방향의 폭은 제2 접착층의 수평 방향의 폭보다 작다.Some embodiments of a semiconductor package according to the technical idea of the present invention for solving the above problems include a first structure, a first semiconductor chip disposed on the top surface of the first structure, and a space between the top surface of the first structure and the first semiconductor chip. In, a first conductive pad in contact with the upper surface of the first structure, a second conductive pad in contact with the lower surface of the first semiconductor chip and overlapping in the vertical direction with the first conductive pad, and a connection between the first conductive pad and the second conductive pad. a bump, a first adhesive layer in contact with the upper surface of the first structure and surrounding at least a portion of the sidewall of the bump and the sidewall of the first conductive pad, and the upper surface of the first adhesive layer between the first adhesive layer and the lower surface of the first semiconductor chip. and a second adhesive layer in contact with the bump, surrounding at least a portion of the sidewall of the bump and the sidewall of the second conductive pad, and comprising a material different from the first adhesive layer, wherein the horizontal width of the first adhesive layer is equal to the horizontal width of the second adhesive layer. smaller than the width

상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 다른 몇몇 실시예는, 구조체, 구조체의 상면 상에 배치되는 반도체 칩, 구조체의 상면과 반도체 칩의 하면 사이에서 배치되고, 구조체의 상면과 접하는 제1 접착층, 제1 접착층의 상면과 반도체 칩의 하면 사이에 배치되고, 제1 접착층의 상면 및 반도체 칩의 하면 각각과 접하고, 제1 접착층과 다른 물질을 포함하는 제2 접착층, 제1 접착층의 내부에 형성된 리세스, 리세스의 내부에 배치되고, 구조체의 상면과 접하고, 상면이 제1 접착층의 상면보다 낮게 형성되는 제1 도전성 패드, 제2 접착층의 내부에 배치되고, 반도체 칩의 하면과 접하는 제2 도전성 패드, 및 제1 도전성 패드와 제2 도전성 패드 사이를 연결하고, 적어도 일부가 리세스의 내부에 배치되고, 측벽이 제1 접착층 및 제2 접착층 각각에 의해 둘러싸이는 범프를 포함하되, 제1 접착층의 수평 방향의 폭은 반도체 칩의 수평 방향의 폭보다 작다.Some other embodiments of a semiconductor package according to the technical idea of the present invention for solving the above problems include a structure, a semiconductor chip disposed on the upper surface of the structure, disposed between the upper surface of the structure and the lower surface of the semiconductor chip, and the upper surface of the structure. A first adhesive layer in contact with the first adhesive layer, a second adhesive layer disposed between the upper surface of the first adhesive layer and the lower surface of the semiconductor chip, in contact with each of the upper surface of the first adhesive layer and the lower surface of the semiconductor chip, and comprising a material different from the first adhesive layer, the first adhesive layer A recess formed inside the adhesive layer, a first conductive pad disposed inside the recess, in contact with the upper surface of the structure, the upper surface of which is formed lower than the upper surface of the first adhesive layer, disposed inside the second adhesive layer, and a semiconductor chip. a second conductive pad in contact with the lower surface, and a bump connecting the first conductive pad and the second conductive pad, at least part of which is disposed inside the recess, and the side wall of which is surrounded by each of the first adhesive layer and the second adhesive layer. Including, the horizontal width of the first adhesive layer is smaller than the horizontal width of the semiconductor chip.

상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 또 다른 몇몇 실시예는, 구조체, 구조체의 상면 상에 배치되는 반도체 칩, 구조체의 상면과 반도체 칩 사이에서, 구조체의 상면과 접하는 제1 도전성 패드, 반도체 칩의 하면과 접하고, 제1 도전성 패드와 수직 방향으로 오버랩되는 제2 도전성 패드, 제1 도전성 패드와 제2 도전성 패드 사이를 연결하는 범프, 구조체의 상면과 접하고, 범프의 측벽의 적어도 일부 및 제1 도전성 패드의 측벽을 둘러싸는 제1 접착층, 제1 접착층과 반도체 칩의 하면 사이에서 제1 접착층의 상면과 접하고, 범프의 측벽의 적어도 일부 및 제2 도전성 패드의 측벽을 둘러싸고, 제1 접착층과 다른 물질을 포함하는 제2 접착층, 및 구조체의 상면 상에서 제1 접착층의 측벽, 제2 접착층의 측벽, 반도체 칩의 측벽 및 상면을 덮는 몰딩층을 포함하되, 반도체 칩의 수평 방향의 폭은 제2 접착층의 수평 방향의 폭보다 작고, 제1 접착층의 수평 방향의 폭은 반도체 칩의 수평 방향의 폭보다 작고, 제1 도전성 패드의 상면은 제1 접착층의 상면보다 낮게 형성되고, 범프의 적어도 일부는 제1 접착층의 상면과 접한다.Some other embodiments of a semiconductor package according to the technical idea of the present invention for solving the above problems include a structure, a semiconductor chip disposed on the upper surface of the structure, and a component in contact with the upper surface of the structure between the upper surface of the structure and the semiconductor chip. 1 conductive pad, in contact with the lower surface of the semiconductor chip, a second conductive pad overlapping in the vertical direction with the first conductive pad, a bump connecting the first conductive pad and the second conductive pad, in contact with the upper surface of the structure, and a side wall of the bump a first adhesive layer surrounding at least a portion of and the sidewall of the first conductive pad, in contact with the upper surface of the first adhesive layer between the first adhesive layer and the lower surface of the semiconductor chip, and surrounding at least a portion of the sidewall of the bump and the sidewall of the second conductive pad. , a second adhesive layer including a material different from the first adhesive layer, and a molding layer covering the sidewalls of the first adhesive layer, the sidewalls of the second adhesive layer, the sidewalls, and the top surface of the semiconductor chip on the upper surface of the structure, wherein the horizontal direction of the semiconductor chip The width of is smaller than the horizontal width of the second adhesive layer, the horizontal width of the first adhesive layer is smaller than the horizontal width of the semiconductor chip, and the upper surface of the first conductive pad is formed lower than the upper surface of the first adhesive layer, At least a portion of the bump contacts the top surface of the first adhesive layer.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other specific details of the invention are included in the detailed description and drawings.

도 1은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 2는 도 1의 S1 영역을 확대한 확대도이다.
도 3은 도 1의 S2 영역을 확대한 확대도이다.
도 4 내지 도 8은 본 발명의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9는 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 10은 도 9의 S3 영역을 확대한 확대도이다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 12는 도 11의 S4 영역을 확대한 확대도이다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 14는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.1 is a diagram for explaining a semiconductor package according to some embodiments of the present invention.
Figure 2 is an enlarged view of area S1 in Figure 1.
Figure 3 is an enlarged view of area S2 in Figure 1.
4 to 8 are intermediate stage diagrams for explaining a method of manufacturing a semiconductor package according to some embodiments of the present invention.
9 is a diagram for explaining a semiconductor package according to some other embodiments of the present invention.
Figure 10 is an enlarged view of area S3 in Figure 9.
11 is a diagram for explaining a semiconductor package according to another embodiment of the present invention.
FIG. 12 is an enlarged view of area S4 of FIG. 11.
13 is a diagram for explaining a semiconductor package according to another embodiment of the present invention.
14 is a diagram for explaining a semiconductor package according to another embodiment of the present invention.
Figure 15 is a diagram for explaining a semiconductor package according to another embodiment of the present invention.

이하에서, 도 1 내지 도 3을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명한다.Hereinafter, a semiconductor package according to some embodiments of the present invention will be described with reference to FIGS. 1 to 3.

도 1은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 2는 도 1의 S1 영역을 확대한 확대도이다. 도 3은 도 1의 S2 영역을 확대한 확대도이다.1 is a diagram for explaining a semiconductor package according to some embodiments of the present invention. Figure 2 is an enlarged view of area S1 in Figure 1. Figure 3 is an enlarged view of area S2 in Figure 1.

도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 패키지는 제1 구조체(100), 제1 도전성 패드(101), 제2 도전성 패드(102), 제1 범프(105), 제1 반도체 칩(110), 제3 도전성 패드(111), 제1 접착층(120), 제2 접착층(130), 제2 범프(140) 및 몰딩층(150)을 포함한다.1 to 3, a semiconductor package according to some embodiments of the present invention includes a first structure 100, a first conductive pad 101, a second conductive pad 102, a first bump 105, It includes a first semiconductor chip 110, a third conductive pad 111, a first adhesive layer 120, a second adhesive layer 130, a second bump 140, and a molding layer 150.

제1 구조체(100)는 하면(100b) 및 하면(100b)과 대향하는 상면(100a)을 포함할 수 있다. 제1 구조체(100)는 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.The first structure 100 may include a lower surface 100b and an upper surface 100a facing the lower surface 100b. The first structure 100 may be, for example, a printed circuit board (PCB) or a ceramic substrate. However, the technical idea of the present invention is not limited thereto.

제1 구조체(100)가 인쇄 회로 기판인 경우에, 제1 구조체(100)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 제1 구조체(100)는 FR4, 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.When the first structure 100 is a printed circuit board, the first structure 100 may be made of at least one material selected from phenol resin, epoxy resin, and polyimide. For example, the first structure 100 is FR4, tetrafunctional epoxy, polyphenylene ether, epoxy/polyphenylene oxide, BT (bismaleimide triazine), It may include at least one material selected from a thermount, cyanate ester, polyimide, and liquid crystal polymer.

이하에서, 수평 방향(DR1)은 제1 구조체(100)의 상면(100a)과 평행한 방향으로 정의될 수 있다. 수직 방향(DR2)은 수평 방향(DR1)과 수직인 방향으로 정의될 수 있다. 즉, 수직 방향(DR2)은 제1 구조체(100)의 상면(100a)과 수직인 방향으로 정의될 수 있다.Hereinafter, the horizontal direction DR1 may be defined as a direction parallel to the top surface 100a of the first structure 100. The vertical direction DR2 may be defined as a direction perpendicular to the horizontal direction DR1. That is, the vertical direction DR2 may be defined as a direction perpendicular to the top surface 100a of the first structure 100.

제1 도전성 패드(101)는 제1 구조체(100)의 하면(100b) 상에 배치될 수 있다. 제1 도전성 패드(101)는 제1 구조체(100)의 하면(100b)과 접할 수 있다. 예를 들어, 제1 도전성 패드(101)는 제1 구조체(100)의 하면(100b)으로부터 돌출될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 도전성 패드(101)의 적어도 일부는 제1 구조체(100)의 하면(100b)에 매립될 수 있다. 제1 도전성 패드(101)는 도전성 물질을 포함할 수 있다.The first conductive pad 101 may be disposed on the lower surface 100b of the first structure 100. The first conductive pad 101 may be in contact with the lower surface 100b of the first structure 100. For example, the first conductive pad 101 may protrude from the lower surface 100b of the first structure 100. However, the technical idea of the present invention is not limited thereto. In some other embodiments, at least a portion of the first conductive pad 101 may be embedded in the lower surface 100b of the first structure 100. The first conductive pad 101 may include a conductive material.

제2 도전성 패드(102)는 제1 구조체(100)의 상면(100a) 상에 배치될 수 있다. 제2 도전성 패드(102)는 제1 구조체(100)의 상면(100a)과 접할 수 있다. 예를 들어, 제2 도전성 패드(102)는 제1 구조체(100)의 상면(100a)으로부터 돌출될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제2 도전성 패드(102)의 적어도 일부는 제1 구조체(100)의 상면(100a)에 매립될 수 있다. 제2 도전성 패드(102)는 도전성 물질을 포함할 수 있다.The second conductive pad 102 may be disposed on the upper surface 100a of the first structure 100. The second conductive pad 102 may be in contact with the upper surface 100a of the first structure 100. For example, the second conductive pad 102 may protrude from the top surface 100a of the first structure 100. However, the technical idea of the present invention is not limited thereto. In some other embodiments, at least a portion of the second conductive pad 102 may be buried in the upper surface 100a of the first structure 100. The second conductive pad 102 may include a conductive material.

제1 범프(105)는 제1 구조체(100)의 하면(100b) 상에 배치될 수 있다. 제1 범프(105)는 제1 도전성 패드(101)에 연결될 수 있다. 제1 범프(105)는 제1 구조체(100)가 외부의 다른 소자와 전기적으로 연결되는 부분일 수 있다. 제1 범프(105)는 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.The first bump 105 may be disposed on the lower surface 100b of the first structure 100. The first bump 105 may be connected to the first conductive pad 101. The first bump 105 may be a portion of the first structure 100 that is electrically connected to another external element. The first bump 105 is, for example, tin (Sn), indium (In), lead (Pb), zinc (Zn), nickel (Ni), gold (Au), silver (Ag), copper (Cu). , antimony (Sb), bismuth (Bi), and combinations thereof, but the technical idea of the present invention is not limited thereto.

제1 반도체 칩(110)은 제1 구조체(100)의 상면(100a) 상에 배치될 수 있다. 예를 들어, 제1 반도체 칩(110)은 로직 반도체 칩 일 수 있다. 제1 반도체 칩(110)은 예를 들어, 마이크로 프로세서(micro-processor)일 수 있다. 제1 반도체 칩(110)은 예를 들어, 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다.The first semiconductor chip 110 may be disposed on the top surface 100a of the first structure 100. For example, the first semiconductor chip 110 may be a logic semiconductor chip. The first semiconductor chip 110 may be, for example, a microprocessor. The first semiconductor chip 110 may be, for example, a central processing unit (CPU), a controller, or an application specific integrated circuit (ASIC).

예를 들어, 제1 반도체 칩(110)은 적층된 복수의 메모리 반도체 칩을 포함할 수 있다. 복수의 메모리 반도체 칩 각각은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.For example, the first semiconductor chip 110 may include a plurality of stacked memory semiconductor chips. Each of the plurality of memory semiconductor chips is, for example, a volatile memory semiconductor chip such as Dynamic Random Access Memory (DRAM) or Static Random Access Memory (SRAM), or Phase-change Random Access Memory (PRAM) or Magnetoresistive Random Access Memory (MRAM). ), it may be a non-volatile memory semiconductor chip such as FeRAM (Ferroelectric Random Access Memory), or RRAM (Resistive Random Access Memory). However, the technical idea of the present invention is not limited thereto.

제3 도전성 패드(111)는 제1 반도체 칩(110)의 하면 상에 배치될 수 있다. 예를 들어, 제3 도전성 패드(111)는 제1 반도체 칩(110)의 하면과 접할 수 있다. 제3 도전성 패드(111)는 제1 반도체 칩(110)의 하면으로부터 돌출될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제3 도전성 패드(111)의 적어도 일부는 제1 반도체 칩(110)의 하면에 매립될 수 있다. 제3 도전성 패드(111)는 제2 도전성 패드(102)와 마주보도록 배치될 수 있다. 즉, 제3 도전성 패드(111)는 제2 도전성 패드(102)와 수직 방향(DR2)으로 오버랩될 수 있다. 제3 도전성 패드(111)는 도전성 물질을 포함할 수 있다.The third conductive pad 111 may be disposed on the lower surface of the first semiconductor chip 110. For example, the third conductive pad 111 may contact the lower surface of the first semiconductor chip 110. The third conductive pad 111 may protrude from the bottom of the first semiconductor chip 110. However, the technical idea of the present invention is not limited thereto. In some other embodiments, at least a portion of the third conductive pad 111 may be buried in the lower surface of the first semiconductor chip 110. The third conductive pad 111 may be disposed to face the second conductive pad 102. That is, the third conductive pad 111 may overlap the second conductive pad 102 in the vertical direction DR2. The third conductive pad 111 may include a conductive material.

제2 범프(140)는 제1 구조체(100)의 상면(100a)과 제1 반도체 칩(110)의 하면 사이에 배치될 수 있다. 제2 범프(140)는 제1 도전성 패드(101)와 제2 도전성 패드(102) 사이에 배치될 수 있다. 제2 범프(140)는 제1 도전성 패드(101)와 제2 도전성 패드(102) 사이를 연결할 수 있다. 제2 범프(140)는 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.The second bump 140 may be disposed between the upper surface 100a of the first structure 100 and the lower surface of the first semiconductor chip 110. The second bump 140 may be disposed between the first conductive pad 101 and the second conductive pad 102. The second bump 140 may connect the first conductive pad 101 and the second conductive pad 102. The second bump 140 is, for example, tin (Sn), indium (In), lead (Pb), zinc (Zn), nickel (Ni), gold (Au), silver (Ag), copper (Cu). , antimony (Sb), bismuth (Bi), and combinations thereof, but the technical idea of the present invention is not limited thereto.

제1 접착층(120)은 제1 구조체(100)의 상면(100a)과 제1 반도체 칩(110)의 하면 사이에 배치될 수 있다. 제1 접착층(120)은 제1 구조체(100)의 상면(100a)과 접할 수 있다. 예를 들어, 제1 접착층(120)의 수평 방향(DR1)의 폭(W1)은 제1 반도체 칩(110)의 수평 방향(DR1)의 폭(W3)보다 작을 수 있다. 예를 들어, 제1 반도체 칩(110)의 측벽(110s)은 제1 접착층(120)의 측벽(120s)보다 수평 방향(DR1)으로 돌출될 수 있다.The first adhesive layer 120 may be disposed between the upper surface 100a of the first structure 100 and the lower surface of the first semiconductor chip 110. The first adhesive layer 120 may be in contact with the upper surface 100a of the first structure 100. For example, the width W1 of the first adhesive layer 120 in the horizontal direction DR1 may be smaller than the width W3 of the first semiconductor chip 110 in the horizontal direction DR1. For example, the side wall 110s of the first semiconductor chip 110 may protrude in the horizontal direction DR1 beyond the side wall 120s of the first adhesive layer 120.

제1 접착층(120)은 제2 도전성 패드(102)의 측벽을 둘러쌀 수 있다. 예를 들어, 리세스(R1)는 제1 구조체(100)의 상면(100a) 상에서 제1 접착층(120)의 내부에 형성될 수 있다. 제2 도전성 패드(102)는 제1 구조체(100)의 상면(100a) 상에서 리세스(R1)의 내부에 배치될 수 있다. 예를 들어, 제2 도전성 패드(102)의 상면(102a)은 제1 접착층(120)의 상면(120a)보다 낮게 형성될 수 있다. 즉, 제2 도전성 패드(102)는 리세스(R1)의 일부를 채울 수 있다. 제2 도전성 패드(102)의 측벽은 리세스(R1)의 내부에서 제1 접착층(120)과 접할 수 있다.The first adhesive layer 120 may surround the sidewall of the second conductive pad 102. For example, the recess R1 may be formed inside the first adhesive layer 120 on the upper surface 100a of the first structure 100. The second conductive pad 102 may be disposed inside the recess R1 on the upper surface 100a of the first structure 100. For example, the top surface 102a of the second conductive pad 102 may be formed lower than the top surface 120a of the first adhesive layer 120. That is, the second conductive pad 102 may fill a portion of the recess (R1). The sidewall of the second conductive pad 102 may contact the first adhesive layer 120 inside the recess R1.

예를 들어, 제2 범프(140)의 적어도 일부는 리세스(R1)의 내부에 배치될 수 있다. 제2 범프(140)는 리세스(R1)의 내부에서 제1 접착층(120)과 접할 수 있다. 제2 범프(140)는 제2 도전성 패드(102) 상에서 리세스(R1)의 나머지 부분을 채울 수 있다. 즉, 제1 접착층(120)은 제2 범프(140)의 측벽의 일부를 둘러쌀 수 있다. 예를 들어, 제2 범프(140)는 제1 접착층(120)의 상면(120a) 상에서 수평 방향(DR1)으로 오버플로우(overflow)된 형상을 갖을 수 있다. 즉, 제2 범프(140)의 적어도 일부는 리세스(R1)에 인접한 제1 접착층(120)의 상면(120a)과 접할 수 있다.For example, at least a portion of the second bump 140 may be disposed inside the recess R1. The second bump 140 may contact the first adhesive layer 120 inside the recess R1. The second bump 140 may fill the remaining portion of the recess R1 on the second conductive pad 102. That is, the first adhesive layer 120 may surround a portion of the sidewall of the second bump 140. For example, the second bump 140 may have a shape that overflows in the horizontal direction DR1 on the upper surface 120a of the first adhesive layer 120. That is, at least a portion of the second bump 140 may contact the upper surface 120a of the first adhesive layer 120 adjacent to the recess R1.

제1 접착층(120)은 절연 물질을 포함할 수 있다. 제1 접착층(120)은 예를 들어, 폴리이미드(polyimide) 또는 폴리벤족사졸(PBO, polybenzoxazole)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.The first adhesive layer 120 may include an insulating material. The first adhesive layer 120 may include, for example, polyimide or polybenzoxazole (PBO). However, the technical idea of the present invention is not limited thereto.

제2 접착층(130)은 제1 접착층(120)의 상면(120a)과 제1 반도체 칩(110)의 하면 사이에 배치될 수 있다. 제2 접착층(130)은 제1 접착층(120)의 상면(120a) 및 제1 반도체 칩(110)의 하면 각각과 접할 수 있다. 예를 들어, 제1 반도체 칩(110)의 수평 방향(DR1)의 폭(W3)은 제2 접착층(130)의 수평 방향(DR1)의 폭(W2)보다 작을 수 있다. 또한, 제1 접착층(120)의 수평 방향(DR1)의 폭(W1)은 제2 접착층(130)의 수평 방향(DR1)의 폭(W2)보다 작을 수 있다. 예를 들어, 제2 접착층(130)의 측벽(130s)은 제1 반도체 칩(110)의 측벽(110s)보다 수평 방향(DR1)으로 돌출될 수 있다. 또한, 제2 접착층(130)의 측벽(130s)은 제1 접착층(120)의 측벽(120s)보다 수평 방향(DR1)으로 돌출될 수 있다.The second adhesive layer 130 may be disposed between the upper surface 120a of the first adhesive layer 120 and the lower surface of the first semiconductor chip 110. The second adhesive layer 130 may be in contact with the upper surface 120a of the first adhesive layer 120 and the lower surface of the first semiconductor chip 110, respectively. For example, the width W3 of the first semiconductor chip 110 in the horizontal direction DR1 may be smaller than the width W2 of the second adhesive layer 130 in the horizontal direction DR1. Additionally, the width W1 of the first adhesive layer 120 in the horizontal direction DR1 may be smaller than the width W2 of the second adhesive layer 130 in the horizontal direction DR1. For example, the side wall 130s of the second adhesive layer 130 may protrude in the horizontal direction DR1 beyond the side wall 110s of the first semiconductor chip 110. Additionally, the side wall 130s of the second adhesive layer 130 may protrude more than the side wall 120s of the first adhesive layer 120 in the horizontal direction DR1.

제2 접착층(130)은 제3 도전성 패드(111)의 측벽을 둘러쌀 수 있다. 제2 접착층(130)은 제3 도전성 패드(111)의 측벽과 접할 수 있다. 예를 들어, 제2 접착층(130)의 하면은 제3 도전성 패드(111)의 하면과 낮게 형성될 수 있다. 제2 접착층(130)은 제2 범프(140)의 측벽의 나머지 부분을 둘러쌀 수 있다. 즉, 제2 범프(140)의 측벽은 제1 접착층(120) 및 제2 접착층(130)에 의해 둘러싸일 수 있다. 제2 접착층(130)은 제2 범프(140)의 측벽과 접할 수 있다.The second adhesive layer 130 may surround the sidewall of the third conductive pad 111. The second adhesive layer 130 may contact the sidewall of the third conductive pad 111. For example, the lower surface of the second adhesive layer 130 may be formed to be lower than the lower surface of the third conductive pad 111. The second adhesive layer 130 may surround the remaining portion of the sidewall of the second bump 140. That is, the sidewall of the second bump 140 may be surrounded by the first adhesive layer 120 and the second adhesive layer 130. The second adhesive layer 130 may contact the sidewall of the second bump 140.

제2 접착층(130)은 절연 물질을 포함할 수 있다. 제2 접착층(130)은 제1 접착층(120)과 다른 물질을 포함할 수 있다. 제2 접착층(130)은 예를 들어, EMC(epoxy molding compound) 등과 같은 절연성 고분자 물질을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.The second adhesive layer 130 may include an insulating material. The second adhesive layer 130 may include a material different from the first adhesive layer 120. The second adhesive layer 130 may include, for example, an insulating polymer material such as EMC (epoxy molding compound), but the technical idea of the present invention is not limited thereto.

몰딩층(150)은 제1 구조체(100)의 상면(100a) 상에 배치될 수 있다. 몰딩층(150)은 제1 접착층(120)의 측벽(120s), 제2 접착층(130)의 측벽(130s), 제1 반도체 칩(110)의 측벽(110s) 및 상면 각각을 덮을 수 있다. 몰딩층(150)은 제1 접착층(120)의 측벽(120s), 제2 접착층(130)의 측벽(130s), 제1 반도체 칩(110)의 측벽(110s) 및 상면 각각과 접할 수 있다. 예를 들어, 몰딩층(150)의 적어도 일부는 제1 접착층(120)의 측벽(120s) 상에서 제1 구조체(100)의 상면(100a)과 제2 접착층(130) 사이에 배치될 수 있다.The molding layer 150 may be disposed on the upper surface 100a of the first structure 100. The molding layer 150 may cover each of the sidewall 120s of the first adhesive layer 120, the sidewall 130s of the second adhesive layer 130, and the sidewall 110s and top surface of the first semiconductor chip 110. The molding layer 150 may contact each of the sidewall 120s of the first adhesive layer 120, the sidewall 130s of the second adhesive layer 130, and the sidewall 110s and top surface of the first semiconductor chip 110. For example, at least a portion of the molding layer 150 may be disposed between the upper surface 100a of the first structure 100 and the second adhesive layer 130 on the side wall 120s of the first adhesive layer 120.

예를 들어, 몰딩층(150)은 제1 접착층(120) 및 제2 접착층(130) 각각과 다른 물질을 포함할 수 있다. 다른 몇몇 실시예에서, 몰딩층(150)은 제2 접착층(130)과 동일한 물질을 포함할 수도 있다. 몰딩층(150)은 예를 들어, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound) 또는 2종 이상의 실리콘 하이브리드 물질을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.For example, the molding layer 150 may include a material different from each of the first adhesive layer 120 and the second adhesive layer 130. In some other embodiments, the molding layer 150 may include the same material as the second adhesive layer 130. The molding layer 150 may include, for example, epoxy molding compound (EMC) or two or more types of silicone hybrid materials. However, the technical idea of the present invention is not limited thereto.

이하에서, 도 1 내지 도 8을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명한다.Hereinafter, a method of manufacturing a semiconductor package according to some embodiments of the present invention will be described with reference to FIGS. 1 to 8.

도 4 내지 도 8은 본 발명의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.4 to 8 are intermediate stage diagrams for explaining a method of manufacturing a semiconductor package according to some embodiments of the present invention.

도 4를 참조하면, 웨이퍼(10)가 제공될 수 있다. 이어서, 웨이퍼(10) 상에 제3 도전성 패드(111) 및 제2 범프(140)가 순차적으로 형성될 수 있다. 제2 범프(140)는 제3 도전성 패드(111)에 부착될 수 있다. 이어서, 웨이퍼(10) 상에서 제3 도전성 패드(111) 및 제2 범프(140)를 덮도록 제2 접착층(130)이 형성될 수 있다.Referring to FIG. 4, a wafer 10 may be provided. Subsequently, the third conductive pad 111 and the second bump 140 may be sequentially formed on the wafer 10. The second bump 140 may be attached to the third conductive pad 111. Subsequently, the second adhesive layer 130 may be formed on the wafer 10 to cover the third conductive pad 111 and the second bump 140.

도 5를 참조하면, 제2 접착층(130)의 상부가 일부 식각되어 제2 범프(140)의 일부가 노출될 수 있다. 예를 들어, 식각 공정이 수행된 후에 남아있는 제2 접착층(130)의 상면은 제3 도전성 패드(111)의 상면보다 높게 형성될 수 있다. 이어서, 웨이퍼(10)에 절단(sawing) 공정이 수행되어 제1 반도체 칩(110)이 형성될 수 있다.Referring to FIG. 5 , the upper portion of the second adhesive layer 130 may be partially etched to expose a portion of the second bump 140 . For example, the top surface of the second adhesive layer 130 remaining after the etching process is performed may be formed to be higher than the top surface of the third conductive pad 111. Subsequently, a sawing process may be performed on the wafer 10 to form the first semiconductor chip 110.

도 6을 참조하면, 제1 구조체(100)가 제공될 수 있다. 이어서, 제1 구조체(100)의 하면(100b) 상에 제1 도전성 패드(101) 및 제1 범프(105)가 순차적으로 형성될 수 있다. 제1 범프(105)는 제1 도전성 패드(101)에 부착될 수 있다.Referring to FIG. 6, a first structure 100 may be provided. Subsequently, the first conductive pad 101 and the first bump 105 may be sequentially formed on the lower surface 100b of the first structure 100. The first bump 105 may be attached to the first conductive pad 101.

또한, 제1 구조체(100)의 상면(100a) 상에 제1 접착층(120)이 형성될 수 있다. 이어서, 제1 접착층(120)의 일부를 식각하여 제1 접착층(120)의 내부에 리세스(도 2의 R1)가 형성될 수 있다. 이어서, 리세스(도 2의 R1)의 내부에 제2 도전성 패드(102)가 형성될 수 있다. 제2 도전성 패드(102)는 리세스(도 2의 R1)의 내부의 일부를 채울 수 있다. 즉, 제2 도전성 패드(102)의 상면은 제1 접착층(120)의 상면보다 낮게 형성될 수 있다. 이어서, 경화 공정을 통해 제1 접착층(120)이 경화될 수 있다. 즉, 제1 접착층(120)의 경도는 도 5에 도시된 상태의 제2 접착층(130)의 경도보다 클 수 있다.Additionally, a first adhesive layer 120 may be formed on the upper surface 100a of the first structure 100. Subsequently, a portion of the first adhesive layer 120 may be etched to form a recess (R1 in FIG. 2) inside the first adhesive layer 120. Subsequently, a second conductive pad 102 may be formed inside the recess (R1 in FIG. 2). The second conductive pad 102 may fill a portion of the interior of the recess (R1 in FIG. 2). That is, the top surface of the second conductive pad 102 may be formed lower than the top surface of the first adhesive layer 120. Subsequently, the first adhesive layer 120 may be hardened through a curing process. That is, the hardness of the first adhesive layer 120 may be greater than the hardness of the second adhesive layer 130 as shown in FIG. 5.

도 7을 참조하면, 도 5에 도시된 제1 반도체 칩(110)의 상하가 반전된 상태에서, 제1 반도체 칩(110)이 제1 구조체(100)의 상면(100a) 상에 본딩될 수 있다. 예를 들어, 제2 접착층(130)이 제1 접착층(120)에 본딩될 수 있다. 또한, 제2 범프(140)가 제2 도전성 패드(102)에 본딩될 수 있다.Referring to FIG. 7, in a state where the top and bottom of the first semiconductor chip 110 shown in FIG. 5 is reversed, the first semiconductor chip 110 can be bonded to the upper surface 100a of the first structure 100. there is. For example, the second adhesive layer 130 may be bonded to the first adhesive layer 120. Additionally, the second bump 140 may be bonded to the second conductive pad 102.

제2 접착층(130)이 제1 접착층(120)에 본딩되는 공정에서, 제1 접착층(120)에 대한 경화 공정이 수행된 후이므로, 제1 접착층(120)의 경도는 제2 접착층(130)의 경도보다 클 수 있다. 이로 인해, 제2 접착층(130)이 제1 접착층(120)에 본딩되는 동안, 제1 접착층(120)의 형태는 유지되고, 제2 접착층(130)이 압착되어 제2 접착층(130)의 측벽만이 제1 반도체 칩(110)의 측벽보다 수평 방향(DR1)으로 돌출되도록 형성될 수 있다.In the process of bonding the second adhesive layer 130 to the first adhesive layer 120, since the curing process for the first adhesive layer 120 is performed, the hardness of the first adhesive layer 120 is similar to that of the second adhesive layer 130. It can be greater than the hardness of . As a result, while the second adhesive layer 130 is bonded to the first adhesive layer 120, the shape of the first adhesive layer 120 is maintained, and the second adhesive layer 130 is compressed to form the sidewall of the second adhesive layer 130. The only surface may be formed to protrude beyond the sidewall of the first semiconductor chip 110 in the horizontal direction DR1.

도 8을 참조하면, 도 8은 제1 반도체 칩(110)이 제1 구조체(100)의 상면(100a) 상에 본딩된 상태를 도시한다. 예를 들어, 제2 접착층(130)이 제1 접착층(120)에 본딩되는 동안, 제2 접착층(130)이 열압착되면서 제2 접착층(130)의 측벽이 제1 반도체 칩(110)의 측벽보다 수평 방향(DR1)으로 돌출될 수 있다. 제2 범프(140)의 적어도 일부는 제1 접착층(120)에 형성된 리세스(도 2의 R1)의 내부에 형성될 수 있다. 즉, 제2 범프(140)의 측벽의 일부는 리세스(도 2의 R1)의 내부에서 제1 접착층(120)의 측벽과 접할 수 있다. 이어서, 제2 접착층(130)에 대한 경화 공정이 수행될 수 있다.Referring to FIG. 8 , FIG. 8 shows a state in which the first semiconductor chip 110 is bonded to the top surface 100a of the first structure 100. For example, while the second adhesive layer 130 is bonded to the first adhesive layer 120, the second adhesive layer 130 is thermocompressed so that the sidewall of the second adhesive layer 130 is connected to the sidewall of the first semiconductor chip 110. It may protrude in a more horizontal direction (DR1). At least a portion of the second bump 140 may be formed inside the recess (R1 in FIG. 2 ) formed in the first adhesive layer 120 . That is, a portion of the sidewall of the second bump 140 may contact the sidewall of the first adhesive layer 120 inside the recess (R1 in FIG. 2). Subsequently, a curing process for the second adhesive layer 130 may be performed.

도 1 내지 도 3을 참조하면, 제1 구조체(100)의 상면(100a) 상에서 제1 접착층(120)의 측벽(120s), 제2 접착층(130)의 측벽(130s), 제1 반도체 칩(110)의 측벽(110s) 및 상면 각각을 덮도록 몰딩층(150)이 형성될 수 있다. 이러한 제조 공정을 통해 도 1 내지 도 3에 도시된 반도체 패키지가 제조될 수 있다.1 to 3, on the upper surface 100a of the first structure 100, the sidewall 120s of the first adhesive layer 120, the sidewall 130s of the second adhesive layer 130, and the first semiconductor chip ( A molding layer 150 may be formed to cover each of the side walls 110s and the top surface of 110). Through this manufacturing process, the semiconductor package shown in FIGS. 1 to 3 can be manufactured.

본 발명의 몇몇 실시예에 따른 반도체 패키지의 제조 방법은 반도체 칩(110)이 2개의 접착층(120, 130)을 이용하여 구조체(100)에 본딩되고, 범프(140)의 적어도 일부가 하부 접착층인 제1 접착층(120)의 내부에 형성된 리세스(R1)의 내부에서 제2 도전성 패드(102)에 본딩될 수 있다. 상부 접착층인 제2 접착층(130)이 제1 접착층(120)에 본딩되는 공정에서, 제1 접착층(120)에 대한 경화 공정이 수행된 후이므로, 제1 접착층(120)의 경도는 제2 접착층(130)의 경도보다 클 수 있다. 제2 접착층(130)이 제1 접착층(120)에 본딩되는 동안, 경도가 큰 제1 접착층(120)의 형태는 유지되고, 경도가 작은 제2 접착층(130)만이 압착될 수 있다. 즉, 제2 접착층(130)이 제1 접착층(120)에 본딩되는 동안, 범프(140)를 둘러싸는 접착층들 중에서 일부인 제2 접착층(130)만이 유동성을 갖으므로, 범프(140)의 불량이 발생하는 것을 방지할 수 있다.In a method of manufacturing a semiconductor package according to some embodiments of the present invention, the semiconductor chip 110 is bonded to the structure 100 using two adhesive layers 120 and 130, and at least a portion of the bump 140 is a lower adhesive layer. It may be bonded to the second conductive pad 102 inside the recess R1 formed inside the first adhesive layer 120. In the process of bonding the second adhesive layer 130, which is the upper adhesive layer, to the first adhesive layer 120, since the curing process for the first adhesive layer 120 is performed, the hardness of the first adhesive layer 120 is similar to that of the second adhesive layer 120. It may be greater than the hardness of (130). While the second adhesive layer 130 is bonded to the first adhesive layer 120, the shape of the first adhesive layer 120 with high hardness is maintained, and only the second adhesive layer 130 with low hardness can be pressed. That is, while the second adhesive layer 130 is bonded to the first adhesive layer 120, only a portion of the second adhesive layer 130 among the adhesive layers surrounding the bump 140 has fluidity, so the bump 140 may be defective. You can prevent it from happening.

이러한 제조 공정에 의해 제조된 본 발명의 몇몇 실시예에 따른 반도체 패키지는 제2 접착층(130)의 측벽이 제1 접착층(120)의 측벽 및 반도체 칩(110)의 측벽 각각보다 수평 방향(DR1)으로 돌출될 수 있다. 또한, 이러한 제조 공정에 의해 제조된 본 발명의 몇몇 실시예에 따른 반도체 패키지는 범프(140)의 적어도 일부가 제1 접착층(120)에 의해 둘러싸일 수 있다. 즉, 본 발명의 몇몇 실시예에 따른 반도체 패키지는 접착층의 접합 성능이 개선되어 범프(140)의 신뢰성을 향상시킬 수 있다.In the semiconductor package according to some embodiments of the present invention manufactured by this manufacturing process, the sidewall of the second adhesive layer 130 is more horizontal than the sidewall of the first adhesive layer 120 and the sidewall of the semiconductor chip 110, respectively (DR1). may protrude. Additionally, in semiconductor packages according to some embodiments of the present invention manufactured through this manufacturing process, at least a portion of the bumps 140 may be surrounded by the first adhesive layer 120. That is, the semiconductor package according to some embodiments of the present invention can improve the reliability of the bump 140 by improving the bonding performance of the adhesive layer.

이하에서, 도 9 및 도 10을 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 1 내지 도 3에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.Hereinafter, a semiconductor package according to some other embodiments of the present invention will be described with reference to FIGS. 9 and 10. The description will focus on differences from the semiconductor package shown in FIGS. 1 to 3.

도 9는 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 10은 도 9의 S3 영역을 확대한 확대도이다.9 is a diagram for explaining a semiconductor package according to some other embodiments of the present invention. Figure 10 is an enlarged view of area S3 in Figure 9.

도 9 및 도 10을 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지는 제1 접착층(220)의 내부에 형성된 리세스(R2)의 측벽이 경사 프로파일을 갖을 수 있다.Referring to FIGS. 9 and 10 , in semiconductor packages according to some other embodiments of the present invention, the sidewall of the recess R2 formed inside the first adhesive layer 220 may have an inclined profile.

예를 들어, 제1 구조체(100)의 상면(100a)에 인접할수록 리세스(R2)의 수평 방향(DR1)의 폭이 감소될 수 있다. 또한, 제1 구조체(100)의 상면(100a)에 인접할수록 리세스(R2)의 내부에 배치된 제2 도전성 패드(102)의 수평 방향(DR1)의 폭이 감소될 수 있다. 제2 도전성 패드(102)의 상면(102a)은 제1 접착층(120)의 상면(120a)보다 낮게 형성될 수 있다. 제2 범프(140)의 적어도 일부는 리세스(R2)에 인접한 제1 접착층(220)의 상면(220a)과 접할 수 있다.For example, the width of the recess R2 in the horizontal direction DR1 may decrease as it approaches the upper surface 100a of the first structure 100. Additionally, the width of the second conductive pad 102 disposed inside the recess R2 in the horizontal direction DR1 may decrease as it approaches the top surface 100a of the first structure 100. The top surface 102a of the second conductive pad 102 may be formed lower than the top surface 120a of the first adhesive layer 120. At least a portion of the second bump 140 may contact the upper surface 220a of the first adhesive layer 220 adjacent to the recess R2.

이하에서, 도 11 및 도 12를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 1 내지 도 3에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.Hereinafter, a semiconductor package according to some other embodiments of the present invention will be described with reference to FIGS. 11 and 12. The description will focus on differences from the semiconductor package shown in FIGS. 1 to 3.

도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 12는 도 11의 S4 영역을 확대한 확대도이다.11 is a diagram for explaining a semiconductor package according to another embodiment of the present invention. FIG. 12 is an enlarged view of area S4 of FIG. 11.

도 11 및 도 12를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 제2 접착층(330)이 제1 접착층(120)의 측벽(120s)을 덮을 수 있다.Referring to FIGS. 11 and 12 , in the semiconductor package according to some other embodiments of the present invention, the second adhesive layer 330 may cover the side wall 120s of the first adhesive layer 120.

예를 들어, 제1 구조체(100)의 상면(100a) 상에서 제2 접착층(330)이 제1 접착층(120)의 측벽(120s) 상으로 오버플로우(overflow)될 수 있다. 제2 접착층(330)은 접착층(120)의 측벽(120s)과 접할 수 있다. 몇몇 실시예에서, 제2 접착층(330)은 제1 구조체(100)의 상면(100a)과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제2 접착층(330)은 제1 구조체(100)의 상면(100a)과 이격될 수도 있다.For example, the second adhesive layer 330 may overflow onto the side wall 120s of the first adhesive layer 120 on the upper surface 100a of the first structure 100. The second adhesive layer 330 may be in contact with the side wall 120s of the adhesive layer 120. In some embodiments, the second adhesive layer 330 may contact the top surface 100a of the first structure 100. However, the technical idea of the present invention is not limited thereto. In some other embodiments, the second adhesive layer 330 may be spaced apart from the upper surface 100a of the first structure 100.

예를 들어, 제1 반도체 칩(110)의 수평 방향(DR1)의 폭(W3)은 제2 접착층(330)의 수평 방향(DR1)의 폭(W32)보다 작을 수 있다. 또한, 제1 접착층(120)의 수평 방향(DR1)의 폭(W1)은 제2 접착층(330)의 수평 방향(DR1)의 폭(W32)보다 작을 수 있다. 예를 들어, 제2 접착층(330)의 측벽(330s)은 제1 반도체 칩(110)의 측벽(110s)보다 수평 방향(DR1)으로 돌출될 수 있다. 또한, 제2 접착층(330)의 측벽(330s)은 제1 접착층(120)의 측벽(120s)보다 수평 방향(DR1)으로 돌출될 수 있다.For example, the width W3 of the first semiconductor chip 110 in the horizontal direction DR1 may be smaller than the width W32 of the second adhesive layer 330 in the horizontal direction DR1. Additionally, the width W1 of the first adhesive layer 120 in the horizontal direction DR1 may be smaller than the width W32 of the second adhesive layer 330 in the horizontal direction DR1. For example, the sidewall 330s of the second adhesive layer 330 may protrude more than the sidewall 110s of the first semiconductor chip 110 in the horizontal direction DR1. Additionally, the side wall 330s of the second adhesive layer 330 may protrude more than the side wall 120s of the first adhesive layer 120 in the horizontal direction DR1.

이하에서, 도 13을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 1 내지 도 3에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.Below, a semiconductor package according to some other embodiments of the present invention will be described with reference to FIG. 13. The description will focus on differences from the semiconductor package shown in FIGS. 1 to 3.

도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.13 is a diagram for explaining a semiconductor package according to another embodiment of the present invention.

도 13을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 복수의 메모리 반도체 칩을 포함하는 HBM(High Bandwidth Memory) 반도체 패키지 일 수 있다. 예를 들어, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 제1 구조체(100)의 상면(100a) 상에 제1 내지 제4 반도체 칩(410, 420, 430, 440)이 순차적으로 적층될 수 있다.Referring to FIG. 13, a semiconductor package according to some other embodiments of the present invention may be a high bandwidth memory (HBM) semiconductor package including a plurality of memory semiconductor chips. For example, a semiconductor package according to some other embodiments of the present invention includes first to fourth semiconductor chips 410, 420, 430, and 440 sequentially stacked on the upper surface 100a of the first structure 100. It can be.

예를 들어, 제1 구조체(100)는 버퍼 기판일 수 있다. 제1 반도체 칩(410)은 제1 구조체(100)의 상면(100a) 상에 배치될 수 있다. 제1 반도체 칩(410)은 제1 접착층(120) 및 제2 접착층(130)을 통해 제1 구조체(100)의 상면(100a) 상에 본딩될 수 있다. 제1 반도체 칩(410)은 제3 도전성 패드(111), 제2 범프(140) 및 제2 도전성 패드(102)를 통해 제1 구조체(100)와 전기적으로 연결될 수 있다.For example, the first structure 100 may be a buffer substrate. The first semiconductor chip 410 may be disposed on the top surface 100a of the first structure 100. The first semiconductor chip 410 may be bonded to the upper surface 100a of the first structure 100 through the first adhesive layer 120 and the second adhesive layer 130. The first semiconductor chip 410 may be electrically connected to the first structure 100 through the third conductive pad 111, the second bump 140, and the second conductive pad 102.

도 13에 도시된 제1 접착층(120), 제2 접착층(130), 제3 도전성 패드(111), 제2 범프(140) 및 제2 도전성 패드(102) 각각은 도 1에 도시된 제1 접착층(120), 제2 접착층(130), 제3 도전성 패드(111), 제2 범프(140) 및 제2 도전성 패드(102) 각각과 동일한 구조를 갖을 수 있다. 예를 들어, 제1 접착층(120), 제2 접착층(130), 제3 도전성 패드(111), 제2 범프(140) 및 제2 도전성 패드(102) 각각은 제1 구조체(100)와 제1 반도체 칩(410) 사이, 제1 반도체 칩(410)과 제2 반도체 칩(420) 사이, 제2 반도체 칩(420)과 제3 반도체 칩(430) 사이, 제3 반도체 칩(430)과 제4 반도체 칩(440) 사이 각각에 동일한 구조로 배치될 수 있다.Each of the first adhesive layer 120, the second adhesive layer 130, the third conductive pad 111, the second bump 140, and the second conductive pad 102 shown in FIG. 13 is the same as the first adhesive layer 130 shown in FIG. 1. It may have the same structure as each of the adhesive layer 120, the second adhesive layer 130, the third conductive pad 111, the second bump 140, and the second conductive pad 102. For example, the first adhesive layer 120, the second adhesive layer 130, the third conductive pad 111, the second bump 140, and the second conductive pad 102 each have the first structure 100 and the second conductive pad 102. 1 Between the semiconductor chips 410, between the first semiconductor chip 410 and the second semiconductor chip 420, between the second semiconductor chip 420 and the third semiconductor chip 430, between the third semiconductor chip 430 and The same structure may be disposed between the fourth semiconductor chips 440.

예를 들어, 제2 반도체 칩(420)은 제1 반도체 칩(410)의 상면 상에 배치될 수 있다. 제2 반도체 칩(420)은 제1 접착층(120) 및 제2 접착층(130)을 통해 제1 반도체 칩(410)의 상면 상에 본딩될 수 있다. 제2 반도체 칩(420)은 제3 도전성 패드(111), 제2 범프(140) 및 제2 도전성 패드(102)를 통해 제1 반도체 칩(410)과 전기적으로 연결될 수 있다.For example, the second semiconductor chip 420 may be disposed on the top surface of the first semiconductor chip 410. The second semiconductor chip 420 may be bonded to the upper surface of the first semiconductor chip 410 through the first adhesive layer 120 and the second adhesive layer 130. The second semiconductor chip 420 may be electrically connected to the first semiconductor chip 410 through the third conductive pad 111, the second bump 140, and the second conductive pad 102.

제3 반도체 칩(430)은 제2 반도체 칩(420)의 상면 상에 배치될 수 있다. 제3 반도체 칩(430)은 제1 접착층(120) 및 제2 접착층(130)을 통해 제2 반도체 칩(420)의 상면 상에 본딩될 수 있다. 제3 반도체 칩(430)은 제3 도전성 패드(111), 제2 범프(140) 및 제2 도전성 패드(102)를 통해 제2 반도체 칩(420)과 전기적으로 연결될 수 있다.The third semiconductor chip 430 may be disposed on the top surface of the second semiconductor chip 420. The third semiconductor chip 430 may be bonded to the upper surface of the second semiconductor chip 420 through the first adhesive layer 120 and the second adhesive layer 130. The third semiconductor chip 430 may be electrically connected to the second semiconductor chip 420 through the third conductive pad 111, the second bump 140, and the second conductive pad 102.

제4 반도체 칩(440)은 제3 반도체 칩(430)의 상면 상에 배치될 수 있다. 제4 반도체 칩(440)은 제1 접착층(120) 및 제2 접착층(130)을 통해 제3 반도체 칩(430)의 상면 상에 본딩될 수 있다. 제4 반도체 칩(440)은 제3 도전성 패드(111), 제2 범프(140) 및 제2 도전성 패드(102)를 통해 제3 반도체 칩(430)과 전기적으로 연결될 수 있다. 예를 들어, 제1 내지 제4 반도체 칩(410, 420, 430, 440) 각각은 메모리 반도체 칩일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제4 반도체 칩(440)은 더미 반도체 칩일 수 있다.The fourth semiconductor chip 440 may be disposed on the upper surface of the third semiconductor chip 430. The fourth semiconductor chip 440 may be bonded to the upper surface of the third semiconductor chip 430 through the first adhesive layer 120 and the second adhesive layer 130. The fourth semiconductor chip 440 may be electrically connected to the third semiconductor chip 430 through the third conductive pad 111, the second bump 140, and the second conductive pad 102. For example, each of the first to fourth semiconductor chips 410, 420, 430, and 440 may be a memory semiconductor chip. However, the technical idea of the present invention is not limited thereto. In some other embodiments, the fourth semiconductor chip 440 may be a dummy semiconductor chip.

제1 관통 비아(TV1)는 제1 반도체 칩(410)의 내부에 배치될 수 있다. 예를 들어, 제1 관통 비아(TV1)는 제1 반도체 칩(410)의 내부에서 수직 방향(DR2)으로 연장될 수 있다. 제2 관통 비아(TV2)는 제2 반도체 칩(420)의 내부에 배치될 수 있다. 예를 들어, 제2 관통 비아(TV2)는 제2 반도체 칩(420)의 내부에서 수직 방향(DR2)으로 연장될 수 있다. 제3 관통 비아(TV3)는 제3 반도체 칩(430)의 내부에 배치될 수 있다. 예를 들어, 제3 관통 비아(TV3)는 제3 반도체 칩(430)의 내부에서 수직 방향(DR2)으로 연장될 수 있다. 제1 내지 제3 관통 비아(TV1, TV2, TV3) 각각은 도전성 물질을 포함할 수 있다.The first through via TV1 may be disposed inside the first semiconductor chip 410 . For example, the first through via TV1 may extend in the vertical direction DR2 within the first semiconductor chip 410 . The second through via TV2 may be disposed inside the second semiconductor chip 420 . For example, the second through via TV2 may extend in the vertical direction DR2 within the second semiconductor chip 420. The third through via TV3 may be disposed inside the third semiconductor chip 430. For example, the third through via TV3 may extend in the vertical direction DR2 within the third semiconductor chip 430. Each of the first to third through vias TV1, TV2, and TV3 may include a conductive material.

몰딩층(450)은 제1 구조체(100)의 상면(100a) 상에서 제1 내지 제4 반도체 칩(410, 420, 430, 440) 각각의 측벽을 둘러쌀 수 있다. 또한, 몰딩층(450)은 제1 접착층(120) 및 제2 접착층(130) 각각의 측벽을 둘러쌀 수 있다.The molding layer 450 may surround the sidewalls of each of the first to fourth semiconductor chips 410, 420, 430, and 440 on the upper surface 100a of the first structure 100. Additionally, the molding layer 450 may surround the sidewalls of each of the first adhesive layer 120 and the second adhesive layer 130.

이하에서, 도 14를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 1 내지 도 3에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.Below, a semiconductor package according to some other embodiments of the present invention will be described with reference to FIG. 14. The description will focus on differences from the semiconductor package shown in FIGS. 1 to 3.

도 14는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.14 is a diagram for explaining a semiconductor package according to another embodiment of the present invention.

도 14를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 제1 구조체(500), 제1 도전성 패드(501), 제2 도전성 패드(502), 제1 범프(505), 제1 반도체 칩(510), 제3 도전성 패드(511), 제1 접착층(520), 제2 접착층(530), 제2 범프(541), 제2 반도체 칩(570), 제4 도전성 패드(571), 제3 범프(542), 몰딩층(550), 제2 구조체(560), 제5 도전성 패드(561), 제6 도전성 패드(562) 및 제4 범프(565)를 포함할 수 있다.Referring to FIG. 14, a semiconductor package according to some other embodiments of the present invention includes a first structure 500, a first conductive pad 501, a second conductive pad 502, a first bump 505, and a first conductive pad 502. 1 semiconductor chip 510, third conductive pad 511, first adhesive layer 520, second adhesive layer 530, second bump 541, second semiconductor chip 570, fourth conductive pad 571 ), a third bump 542, a molding layer 550, a second structure 560, a fifth conductive pad 561, a sixth conductive pad 562, and a fourth bump 565.

예를 들어, 제1 구조체(500)는 인터포저일 수 있다. 제1 반도체 칩(510) 및 제2 반도체 칩(570) 각각은 제1 구조체(500)의 상면(500a) 상에 배치될 수 있다. 제2 반도체 칩(570)은 제1 반도체 칩(510)과 수평 방향(DR1)으로 이격될 수 있다. 예를 들어, 제1 반도체 칩(510) 및 제2 반도체 칩(570) 각각은 로직 반도체 칩 일 수 있다. 제1 반도체 칩(510) 및 제2 반도체 칩(570) 각각은 예를 들어, 마이크로 프로세서(micro-processor)일 수 있다. 제1 반도체 칩(510) 및 제2 반도체 칩(570) 각각은 예를 들어, 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다.For example, the first structure 500 may be an interposer. Each of the first semiconductor chip 510 and the second semiconductor chip 570 may be disposed on the top surface 500a of the first structure 500. The second semiconductor chip 570 may be spaced apart from the first semiconductor chip 510 in the horizontal direction DR1. For example, each of the first semiconductor chip 510 and the second semiconductor chip 570 may be a logic semiconductor chip. Each of the first semiconductor chip 510 and the second semiconductor chip 570 may be, for example, a microprocessor. Each of the first semiconductor chip 510 and the second semiconductor chip 570 may be, for example, a central processing unit (CPU), a controller, or an application specific integrated circuit (ASIC). there is.

예를 들어, 제1 반도체 칩(510) 및 제2 반도체 칩(570) 각각은 HBM 반도체 칩 일 수 있다. 예를 들어, 제1 반도체 칩(510) 및 제2 반도체 칩(570) 각각은 적층된 복수의 메모리 반도체 칩을 포함할 수 있다. 복수의 메모리 반도체 칩 각각은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.For example, each of the first semiconductor chip 510 and the second semiconductor chip 570 may be an HBM semiconductor chip. For example, each of the first semiconductor chip 510 and the second semiconductor chip 570 may include a plurality of stacked memory semiconductor chips. Each of the plurality of memory semiconductor chips is, for example, a volatile memory semiconductor chip such as Dynamic Random Access Memory (DRAM) or Static Random Access Memory (SRAM), or Phase-change Random Access Memory (PRAM) or Magnetoresistive Random Access Memory (MRAM). ), it may be a non-volatile memory semiconductor chip such as FeRAM (Ferroelectric Random Access Memory), or RRAM (Resistive Random Access Memory). However, the technical idea of the present invention is not limited thereto.

제1 반도체 칩(510)은 제1 접착층(520) 및 제2 접착층(530)을 통해 제1 구조체(500)의 상면(500a) 상에 본딩될 수 있다. 제1 반도체 칩(510)은 제3 도전성 패드(511), 제2 범프(541) 및 제2 도전성 패드(502)를 통해 제1 구조체(500)와 전기적으로 연결될 수 있다. 제1 구조체(500)의 상면(500a)과 제1 반도체 칩(510) 사이에 배치된 제1 접착층(520), 제2 접착층(530), 제3 도전성 패드(511), 제2 범프(541) 및 제2 도전성 패드(502) 각각은 도 1에 도시된 제1 접착층(120), 제2 접착층(130), 제3 도전성 패드(111), 제2 범프(140) 및 제2 도전성 패드(102) 각각과 동일한 구조를 갖을 수 있다.The first semiconductor chip 510 may be bonded to the upper surface 500a of the first structure 500 through the first adhesive layer 520 and the second adhesive layer 530. The first semiconductor chip 510 may be electrically connected to the first structure 500 through the third conductive pad 511, the second bump 541, and the second conductive pad 502. A first adhesive layer 520, a second adhesive layer 530, a third conductive pad 511, and a second bump 541 disposed between the upper surface 500a of the first structure 500 and the first semiconductor chip 510. ) and the second conductive pad 502 each include the first adhesive layer 120, the second adhesive layer 130, the third conductive pad 111, the second bump 140, and the second conductive pad ( 102) It can have the same structure as each.

제2 반도체 칩(570)은 제1 접착층(520) 및 제2 접착층(530)을 통해 제1 구조체(500)의 상면(500a) 상에 본딩될 수 있다. 제2 반도체 칩(570)은 제4 도전성 패드(571), 제3 범프(542) 및 제2 도전성 패드(502)를 통해 제1 구조체(500)와 전기적으로 연결될 수 있다. 제2 반도체 칩(570)은 제1 구조체(500)를 통해 제1 반도체 칩(510)과 전기적으로 연결될 수 있다. 제1 구조체(500)의 상면(500a)과 제2 반도체 칩(570) 사이에 배치된 제1 접착층(520), 제2 접착층(530), 제4 도전성 패드(571), 제3 범프(542) 및 제2 도전성 패드(502) 각각은 도 1에 도시된 제1 접착층(120), 제2 접착층(130), 제3 도전성 패드(111), 제2 범프(140) 및 제2 도전성 패드(102) 각각과 동일한 구조를 갖을 수 있다.The second semiconductor chip 570 may be bonded to the upper surface 500a of the first structure 500 through the first adhesive layer 520 and the second adhesive layer 530. The second semiconductor chip 570 may be electrically connected to the first structure 500 through the fourth conductive pad 571, the third bump 542, and the second conductive pad 502. The second semiconductor chip 570 may be electrically connected to the first semiconductor chip 510 through the first structure 500. A first adhesive layer 520, a second adhesive layer 530, a fourth conductive pad 571, and a third bump 542 disposed between the upper surface 500a of the first structure 500 and the second semiconductor chip 570. ) and the second conductive pad 502 each include the first adhesive layer 120, the second adhesive layer 130, the third conductive pad 111, the second bump 140, and the second conductive pad ( 102) It can have the same structure as each.

몰딩층(550)은 제1 구조체(500)의 상면 상에서 제1 반도체 칩(510) 및 제2 반도체 칩(570) 각각을 덮을 수 있다. 제2 구조체(560)는 제1 구조체(500)의 하면(500b) 상에 배치될 수 있다. 제2 구조체(560)는 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 도전성 패드(501)는 제1 구조체(500)의 하면(500b) 상에 배치될 수 있다. 제5 도전성 패드(561)는 제2 구조체(560)의 하면(560b) 상에 배치될 수 있다. 제6 도전성 패드(562)는 제2 구조체(560)의 상면(560a) 상에 배치될 수 있다.The molding layer 550 may cover each of the first semiconductor chip 510 and the second semiconductor chip 570 on the upper surface of the first structure 500. The second structure 560 may be disposed on the lower surface 500b of the first structure 500. The second structure 560 may be, for example, a printed circuit board (PCB) or a ceramic substrate. However, the technical idea of the present invention is not limited thereto. The first conductive pad 501 may be disposed on the lower surface 500b of the first structure 500. The fifth conductive pad 561 may be disposed on the lower surface 560b of the second structure 560. The sixth conductive pad 562 may be disposed on the top surface 560a of the second structure 560.

제1 범프(505)는 제6 도전성 패드(562)와 제1 도전성 패드(501) 사이에 배치될 수 있다. 제2 구조체(560)는 제6 도전성 패드(562), 제1 범프(505) 및 제1 도전성 패드(501)를 통해 제1 구조체(500)와 전기적으로 연결될 수 있다. 제4 범프(565)는 제2 구조체(560)의 하면(560b) 상에 배치될 수 있다. 제4 범프(565)는 제5 도전성 패드(561)에 연결될 수 있다. 제4 범프(565)는 제2 구조체(560)가 외부의 다른 소자와 전기적으로 연결되는 부분일 수 있다.The first bump 505 may be disposed between the sixth conductive pad 562 and the first conductive pad 501. The second structure 560 may be electrically connected to the first structure 500 through the sixth conductive pad 562, the first bump 505, and the first conductive pad 501. The fourth bump 565 may be disposed on the lower surface 560b of the second structure 560. The fourth bump 565 may be connected to the fifth conductive pad 561. The fourth bump 565 may be a portion of the second structure 560 that is electrically connected to another external element.

이하에서, 도 15를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 1 내지 도 3에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.Below, a semiconductor package according to some other embodiments of the present invention will be described with reference to FIG. 15. The description will focus on differences from the semiconductor package shown in FIGS. 1 to 3.

도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.Figure 15 is a diagram for explaining a semiconductor package according to another embodiment of the present invention.

도 15를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 제1 구조체(600), 제1 도전성 패드(601), 제2 도전성 패드(602), 제1 범프(605), 제1 반도체 칩(610), 제3 도전성 패드(611), 제1 접착층(620), 제2 접착층(630), 제2 범프(641), 제2 반도체 칩(670), 제4 도전성 패드(671), 제3 범프(642), 몰딩층(650), 제2 구조체(660), 제5 도전성 패드(661), 제6 도전성 패드(662), 제4 범프(665), 제3 구조체(680), 제7 도전성 패드(681) 및 포스트(690)를 포함할 수 있다.Referring to FIG. 15, a semiconductor package according to some other embodiments of the present invention includes a first structure 600, a first conductive pad 601, a second conductive pad 602, a first bump 605, and a first conductive pad 602. 1 semiconductor chip 610, third conductive pad 611, first adhesive layer 620, second adhesive layer 630, second bump 641, second semiconductor chip 670, fourth conductive pad 671 ), third bump 642, molding layer 650, second structure 660, fifth conductive pad 661, sixth conductive pad 662, fourth bump 665, third structure 680 ), a seventh conductive pad 681, and a post 690.

예를 들어, 제1 구조체(600) 및 제3 구조체(680) 각각은 복수의 배선을 포함하는 재배선층일 수 있다. 제1 반도체 칩(610)은 제1 구조체(600)의 상면(600a) 상에 배치될 수 있다. 제2 반도체 칩(670)은 제3 구조체(680)의 상면 상에 배치될 수 있다. 예를 들어, 제1 반도체 칩(610) 및 제2 반도체 칩(670) 각각은 로직 반도체 칩 일 수 있다. 제1 반도체 칩(610) 및 제2 반도체 칩(670) 각각은 예를 들어, 마이크로 프로세서(micro-processor)일 수 있다. 제1 반도체 칩(610) 및 제2 반도체 칩(670) 각각은 예를 들어, 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다.For example, each of the first structure 600 and the third structure 680 may be a redistribution layer including a plurality of wiring lines. The first semiconductor chip 610 may be disposed on the top surface 600a of the first structure 600. The second semiconductor chip 670 may be disposed on the upper surface of the third structure 680. For example, each of the first semiconductor chip 610 and the second semiconductor chip 670 may be a logic semiconductor chip. Each of the first semiconductor chip 610 and the second semiconductor chip 670 may be, for example, a microprocessor. Each of the first semiconductor chip 610 and the second semiconductor chip 670 may be, for example, a central processing unit (CPU), a controller, or an application specific integrated circuit (ASIC). there is.

예를 들어, 제1 반도체 칩(610) 및 제2 반도체 칩(670) 각각은 HBM 반도체 칩 일 수 있다. 예를 들어, 제1 반도체 칩(610) 및 제2 반도체 칩(670) 각각은 적층된 복수의 메모리 반도체 칩을 포함할 수 있다. 복수의 메모리 반도체 칩 각각은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.For example, each of the first semiconductor chip 610 and the second semiconductor chip 670 may be an HBM semiconductor chip. For example, each of the first semiconductor chip 610 and the second semiconductor chip 670 may include a plurality of stacked memory semiconductor chips. Each of the plurality of memory semiconductor chips is, for example, a volatile memory semiconductor chip such as Dynamic Random Access Memory (DRAM) or Static Random Access Memory (SRAM), or Phase-change Random Access Memory (PRAM) or Magnetoresistive Random Access Memory (MRAM). ), it may be a non-volatile memory semiconductor chip such as FeRAM (Ferroelectric Random Access Memory), or RRAM (Resistive Random Access Memory). However, the technical idea of the present invention is not limited thereto.

제1 반도체 칩(610)은 제1 접착층(620) 및 제2 접착층(630)을 통해 제1 구조체(600)의 상면(600a) 상에 본딩될 수 있다. 제1 반도체 칩(610)은 제3 도전성 패드(611), 제2 범프(641) 및 제2 도전성 패드(602)를 통해 제1 구조체(600)와 전기적으로 연결될 수 있다. 제1 구조체(600)의 상면(600a)과 제1 반도체 칩(610) 사이에 배치된 제1 접착층(620), 제2 접착층(630), 제3 도전성 패드(611), 제2 범프(641) 및 제2 도전성 패드(602) 각각은 도 1에 도시된 제1 접착층(120), 제2 접착층(130), 제3 도전성 패드(111), 제2 범프(140) 및 제2 도전성 패드(102) 각각과 동일한 구조를 갖을 수 있다.The first semiconductor chip 610 may be bonded to the upper surface 600a of the first structure 600 through the first adhesive layer 620 and the second adhesive layer 630. The first semiconductor chip 610 may be electrically connected to the first structure 600 through the third conductive pad 611, the second bump 641, and the second conductive pad 602. A first adhesive layer 620, a second adhesive layer 630, a third conductive pad 611, and a second bump 641 disposed between the upper surface 600a of the first structure 600 and the first semiconductor chip 610. ) and the second conductive pad 602 each include the first adhesive layer 120, the second adhesive layer 130, the third conductive pad 111, the second bump 140, and the second conductive pad ( 102) It can have the same structure as each.

몰딩층(650)은 제1 구조체(600)의 상면(600a)과 제3 구조체(680)의 하면 사이에 배치될 수 있다. 몰딩층(650)은 제1 반도체 칩(610)의 측벽 및 상면을 덮을 수 있다. 몰딩층(650)은 제1 접착층(620) 및 제2 접착층(630) 각각의 측벽을 둘러쌀 수 있다. 포스트(690)는 제1 반도체 칩(610)의 측벽 상에서 몰딩층(650)을 수직 방향(DR2)으로 관통할 수 있다. 제1 구조체(600)는 포스트(690)를 통해 제3 구조체(680)와 전기적으로 연결될 수 있다. 포스트(690)는 도전성 물질을 포함할 수 있다.The molding layer 650 may be disposed between the upper surface 600a of the first structure 600 and the lower surface of the third structure 680. The molding layer 650 may cover the sidewall and top surface of the first semiconductor chip 610. The molding layer 650 may surround the sidewalls of each of the first adhesive layer 620 and the second adhesive layer 630. The post 690 may penetrate the molding layer 650 on the sidewall of the first semiconductor chip 610 in the vertical direction DR2. The first structure 600 may be electrically connected to the third structure 680 through a post 690. Post 690 may include a conductive material.

제2 반도체 칩(670)은 제1 접착층(620) 및 제2 접착층(630)을 통해 제3 구조체(680)의 상면 상에 본딩될 수 있다. 제2 반도체 칩(670)은 제4 도전성 패드(671), 제3 범프(642) 및 제7 도전성 패드(681)를 통해 제3 구조체(680)와 전기적으로 연결될 수 있다. 제2 반도체 칩(670)은 제3 구조체(680), 포스트(690) 및 제1 구조체(600)를 통해 제1 반도체 칩(610)과 전기적으로 연결될 수 있다. 제3 구조체(680)의 상면과 제2 반도체 칩(670) 사이에 배치된 제1 접착층(620), 제2 접착층(630), 제4 도전성 패드(671), 제3 범프(642) 및 제7 도전성 패드(681) 각각은 도 1에 도시된 제1 접착층(120), 제2 접착층(130), 제3 도전성 패드(111), 제2 범프(140) 및 제2 도전성 패드(102) 각각과 동일한 구조를 갖을 수 있다.The second semiconductor chip 670 may be bonded to the upper surface of the third structure 680 through the first adhesive layer 620 and the second adhesive layer 630. The second semiconductor chip 670 may be electrically connected to the third structure 680 through the fourth conductive pad 671, the third bump 642, and the seventh conductive pad 681. The second semiconductor chip 670 may be electrically connected to the first semiconductor chip 610 through the third structure 680, the post 690, and the first structure 600. A first adhesive layer 620, a second adhesive layer 630, a fourth conductive pad 671, a third bump 642, and a third adhesive layer disposed between the upper surface of the third structure 680 and the second semiconductor chip 670. 7 Conductive pads 681 each include the first adhesive layer 120, the second adhesive layer 130, the third conductive pad 111, the second bump 140, and the second conductive pad 102 shown in FIG. 1. It may have the same structure as .

제2 구조체(660)는 제1 구조체(600)의 하면(600b) 상에 배치될 수 있다. 제2 구조체(660)는 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 도전성 패드(601)는 제1 구조체(600)의 하면(600b) 상에 배치될 수 있다. 제5 도전성 패드(661)는 제2 구조체(660)의 하면(660b) 상에 배치될 수 있다. 제6 도전성 패드(662)는 제2 구조체(660)의 상면(660a) 상에 배치될 수 있다.The second structure 660 may be disposed on the lower surface 600b of the first structure 600. The second structure 660 may be, for example, a printed circuit board (PCB) or a ceramic substrate. However, the technical idea of the present invention is not limited thereto. The first conductive pad 601 may be disposed on the lower surface 600b of the first structure 600. The fifth conductive pad 661 may be disposed on the lower surface 660b of the second structure 660. The sixth conductive pad 662 may be disposed on the top surface 660a of the second structure 660.

제1 범프(605)는 제6 도전성 패드(662)와 제1 도전성 패드(601) 사이에 배치될 수 있다. 제2 구조체(660)는 제6 도전성 패드(662), 제1 범프(605) 및 제1 도전성 패드(601)를 통해 제1 구조체(600)와 전기적으로 연결될 수 있다. 제4 범프(665)는 제2 구조체(660)의 하면(660b) 상에 배치될 수 있다. 제4 범프(665)는 제5 도전성 패드(661)에 연결될 수 있다. 제4 범프(665)는 제2 구조체(660)가 외부의 다른 소자와 전기적으로 연결되는 부분일 수 있다.The first bump 605 may be disposed between the sixth conductive pad 662 and the first conductive pad 601. The second structure 660 may be electrically connected to the first structure 600 through the sixth conductive pad 662, the first bump 605, and the first conductive pad 601. The fourth bump 665 may be disposed on the lower surface 660b of the second structure 660. The fourth bump 665 may be connected to the fifth conductive pad 661. The fourth bump 665 may be a portion of the second structure 660 that is electrically connected to another external element.

이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments according to the technical idea of the present invention have been described with reference to the attached drawings, the present invention is not limited to the above embodiments and can be manufactured in various different forms, which are commonly known in the technical field to which the present invention pertains. Those skilled in the art will understand that the present invention can be implemented in other specific forms without changing its technical idea or essential features. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.

100: 제1 구조체 101: 제1 도전성 패드
102: 제2 도전성 패드 105: 제1 범프
110: 제1 반도체 칩 111: 제3 도전성 패드
120: 제1 접착층 130: 제2 접착층
140: 제2 범프 150: 몰딩층100: first structure 101: first conductive pad
102: second conductive pad 105: first bump
110: first semiconductor chip 111: third conductive pad
120: first adhesive layer 130: second adhesive layer
140: second bump 150: molding layer

Claims (10)

제1 구조체;
상기 제1 구조체의 상면 상에 배치되는 제1 반도체 칩;
상기 제1 구조체의 상면과 상기 제1 반도체 칩 사이에서, 상기 제1 구조체의 상면과 접하는 제1 도전성 패드;
상기 제1 반도체 칩의 하면과 접하고, 상기 제1 도전성 패드와 수직 방향으로 오버랩되는 제2 도전성 패드;
상기 제1 도전성 패드와 상기 제2 도전성 패드 사이를 연결하는 범프;
상기 제1 구조체의 상면과 접하고, 상기 범프의 측벽의 적어도 일부 및 상기 제1 도전성 패드의 측벽을 둘러싸는 제1 접착층; 및
상기 제1 접착층과 상기 제1 반도체 칩의 하면 사이에서 상기 제1 접착층의 상면과 접하고, 상기 범프의 측벽의 적어도 일부 및 상기 제2 도전성 패드의 측벽을 둘러싸고, 상기 제1 접착층과 다른 물질을 포함하는 제2 접착층을 포함하되,
상기 제1 접착층의 수평 방향의 폭은 상기 제2 접착층의 상기 수평 방향의 폭보다 작은 반도체 패키지.first structure;
a first semiconductor chip disposed on the upper surface of the first structure;
a first conductive pad between the top surface of the first structure and the first semiconductor chip and in contact with the top surface of the first structure;
a second conductive pad in contact with the lower surface of the first semiconductor chip and overlapping the first conductive pad in a vertical direction;
a bump connecting the first conductive pad and the second conductive pad;
a first adhesive layer in contact with the upper surface of the first structure and surrounding at least a portion of a sidewall of the bump and a sidewall of the first conductive pad; and
Contacts the upper surface of the first adhesive layer between the first adhesive layer and the lower surface of the first semiconductor chip, surrounds at least a portion of the sidewall of the bump and the sidewall of the second conductive pad, and includes a material different from the first adhesive layer. It includes a second adhesive layer,
A semiconductor package wherein the horizontal width of the first adhesive layer is smaller than the horizontal width of the second adhesive layer. 제 1항에 있어서,
상기 제1 접착층의 상기 수평 방향의 폭은 상기 제1 반도체 칩의 상기 수평 방향의 폭보다 작은 반도체 패키지.According to clause 1,
A semiconductor package wherein the horizontal width of the first adhesive layer is smaller than the horizontal width of the first semiconductor chip. 제 1항에 있어서,
상기 제1 반도체 칩의 상기 수평 방향의 폭은 상기 제2 접착층의 상기 수평 방향의 폭보다 작은 반도체 패키지.According to clause 1,
A semiconductor package wherein the horizontal width of the first semiconductor chip is smaller than the horizontal width of the second adhesive layer. 제 1항에 있어서,
상기 제2 접착층의 측벽은 상기 제1 접착층의 측벽보다 상기 수평 방향으로 돌출된 반도체 패키지.According to clause 1,
A semiconductor package wherein a sidewall of the second adhesive layer protrudes in the horizontal direction more than a sidewall of the first adhesive layer. 제 1항에 있어서,
상기 제1 반도체 칩의 상면 상에 배치되고, 상기 제1 반도체 칩과 전기적으로 연결되는 제2 반도체 칩;
상기 제2 반도체 칩의 상면 상에 배치되고, 상기 제2 반도체 칩과 전기적으로 연결되는 제3 반도체 칩;
상기 제1 반도체 칩의 내부에서 상기 수직 방향으로 연장되는 제1 관통 비아;
상기 제2 반도체 칩의 내부에서 상기 수직 방향으로 연장되는 제2 관통 비아; 및
상기 제1 구조체의 상면 상에서 상기 제1 내지 제3 반도체 칩 각각을 둘러싸는 몰딩층을 더 포함하는 반도체 패키지.According to clause 1,
a second semiconductor chip disposed on the upper surface of the first semiconductor chip and electrically connected to the first semiconductor chip;
a third semiconductor chip disposed on the upper surface of the second semiconductor chip and electrically connected to the second semiconductor chip;
a first through via extending in the vertical direction within the first semiconductor chip;
a second through via extending in the vertical direction within the second semiconductor chip; and
A semiconductor package further comprising a molding layer surrounding each of the first to third semiconductor chips on an upper surface of the first structure. 제 1항에 있어서,
상기 제1 구조체의 상면 상에서 상기 제1 반도체 칩과 상기 수평 방향으로 이격되고, 상기 제1 구조체를 통해 상기 제1 반도체 칩과 전기적으로 연결되는 제2 반도체 칩; 및
상기 제1 구조체의 하면 상에 배치되고, 상기 제1 구조체와 전기적으로 연결되는 제2 구조체를 더 포함하는 반도체 패키지.According to clause 1,
a second semiconductor chip spaced apart from the first semiconductor chip in the horizontal direction on the upper surface of the first structure and electrically connected to the first semiconductor chip through the first structure; and
A semiconductor package further comprising a second structure disposed on a lower surface of the first structure and electrically connected to the first structure. 제 1항에 있어서,
상기 제1 구조체의 하면 상에 배치되고, 상기 제1 구조체와 전기적으로 연결되는 제2 구조체;
상기 제1 구조체의 상면 상에 배치되는 제3 구조체;
상기 제1 반도체 칩의 측벽 상에서 상기 제1 구조체와 상기 제3 구조체 사이를 전기적으로 연결하는 포스트; 및
상기 제3 구조체의 상면 상에서 배치되고, 상기 제3 구조체, 상기 포스트 및 상기 제1 구조체를 통해 상기 제1 반도체 칩과 전기적으로 연결되는 제2 반도체 칩을 더 포함하는 반도체 패키지.According to clause 1,
a second structure disposed on the lower surface of the first structure and electrically connected to the first structure;
a third structure disposed on the upper surface of the first structure;
a post electrically connecting the first structure and the third structure on a sidewall of the first semiconductor chip; and
A semiconductor package further comprising a second semiconductor chip disposed on an upper surface of the third structure and electrically connected to the first semiconductor chip through the third structure, the post, and the first structure. 구조체;
상기 구조체의 상면 상에 배치되는 반도체 칩;
상기 구조체의 상면과 상기 반도체 칩의 하면 사이에서 배치되고, 상기 구조체의 상면과 접하는 제1 접착층;
상기 제1 접착층의 상면과 상기 반도체 칩의 하면 사이에 배치되고, 상기 제1 접착층의 상면 및 상기 반도체 칩의 하면 각각과 접하고, 상기 제1 접착층과 다른 물질을 포함하는 제2 접착층;
상기 제1 접착층의 내부에 형성된 리세스;
상기 리세스의 내부에 배치되고, 상기 구조체의 상면과 접하고, 상면이 상기 제1 접착층의 상면보다 낮게 형성되는 제1 도전성 패드;
상기 제2 접착층의 내부에 배치되고, 상기 반도체 칩의 하면과 접하는 제2 도전성 패드; 및
상기 제1 도전성 패드와 상기 제2 도전성 패드 사이를 연결하고, 적어도 일부가 상기 리세스의 내부에 배치되고, 측벽이 상기 제1 접착층 및 상기 제2 접착층 각각에 의해 둘러싸이는 범프를 포함하되,
상기 제1 접착층의 수평 방향의 폭은 상기 반도체 칩의 상기 수평 방향의 폭보다 작은 반도체 패키지.struct;
a semiconductor chip disposed on the upper surface of the structure;
a first adhesive layer disposed between the upper surface of the structure and the lower surface of the semiconductor chip and in contact with the upper surface of the structure;
a second adhesive layer disposed between the upper surface of the first adhesive layer and the lower surface of the semiconductor chip, in contact with each of the upper surface of the first adhesive layer and the lower surface of the semiconductor chip, and containing a material different from the first adhesive layer;
a recess formed inside the first adhesive layer;
a first conductive pad disposed inside the recess, in contact with the upper surface of the structure, and having an upper surface lower than the upper surface of the first adhesive layer;
a second conductive pad disposed inside the second adhesive layer and in contact with a lower surface of the semiconductor chip; and
A bump connecting the first conductive pad and the second conductive pad, at least a portion of which is disposed inside the recess, and having a side wall surrounded by each of the first adhesive layer and the second adhesive layer,
A semiconductor package wherein the horizontal width of the first adhesive layer is smaller than the horizontal width of the semiconductor chip. 제 8항에 있어서,
상기 범프의 적어도 일부는 상기 제1 접착층의 상면과 접하는 반도체 패키지.According to clause 8,
At least a portion of the bump is in contact with a top surface of the first adhesive layer. 제 8항에 있어서,
상기 제2 접착층의 적어도 일부는 상기 제1 접착층의 측벽 상에서 상기 구조체의 상면과 접하는 반도체 패키지.According to clause 8,
At least a portion of the second adhesive layer is in contact with the upper surface of the structure on a sidewall of the first adhesive layer.
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