KR20240067435A - Logic circuit using floating gate field effect transistor - Google Patents

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Abstract

본 발명은 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로에 관한 것이다. 상기 논리 회로는 게이트에 제1 입력 신호가 인가되고, 드레인에 제2 입력 신호가 인가되는 제1 수직 전계 효과 트랜지스터; 상기 제1 수직 전계 효과 트랜지스터의 소스에 게이트가 연결되고, 그라운드에 소스가 연결되는 제1 타입의 제1 센서 트랜지스터; 게이트에 상기 제1 입력 신호가 인가되고, 드레인에 상기 제2 입력 신호가 인가되는 제2 수직 전계 효과 트랜지스터; 및 상기 제2 수직 전계 효과 트랜지스터의 소스에 게이트가 연결되고, 상기 제1 센서 트랜지스터의 드레인 및 출력 신호에 소스가 연결되며, 드레인에 기준 전압이 인가되는 제2 타입의 제2 센서 트랜지스터를 포함할 수 있다. 상기 제1 및 제2 수직 전계 효과 트랜지스터 각각은 기판; 상기 기판의 상단에서 수직 방향으로 적층되는 소스 영역, 절연막, 및 드레인 영역; 및 상기 수직 방향으로 적층된 소스 영역, 절연막, 및 드레인 영역의 측면에 적층되는 게이트 배리어 및 게이트 영역을 포함할 수 있다. 상기 제1 및 제2 센서 트랜지스터 각각은 상기 기판의 하단에 수평 방향으로 형성되는 소스 영역, 액티브 영역, 및 드레인 영역을 포함할 수 있다.The present invention relates to a logic circuit using a floating gate field effect transistor. The logic circuit includes a first vertical field effect transistor to which a first input signal is applied to the gate and a second input signal to a drain; a first sensor transistor of a first type whose gate is connected to the source of the first vertical field effect transistor and whose source is connected to the ground; a second vertical field effect transistor to which the first input signal is applied to the gate and the second input signal to the drain; And a second sensor transistor of a second type having a gate connected to the source of the second vertical field effect transistor, a source connected to the drain and the output signal of the first sensor transistor, and a reference voltage applied to the drain. You can. Each of the first and second vertical field effect transistors includes a substrate; a source region, an insulating film, and a drain region stacked vertically at the top of the substrate; and a gate barrier and a gate region stacked on sides of the source region, insulating film, and drain region stacked in the vertical direction. Each of the first and second sensor transistors may include a source region, an active region, and a drain region formed in a horizontal direction at the bottom of the substrate.

Description

플로팅게이트 전계 효과 트랜지스터를 이용한 논리 회로{LOGIC CIRCUIT USING FLOATING GATE FIELD EFFECT TRANSISTOR}Logic circuit using floating gate field effect transistor {LOGIC CIRCUIT USING FLOATING GATE FIELD EFFECT TRANSISTOR}

본 발명은 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로에 관한 것이다.The present invention relates to a logic circuit using a floating gate field effect transistor.

현재 사용되는 대부분의 메모리 장치는 폰 노이먼(von Neumann) 구조(또는 아키텍처(architecture))를 가지고 있다. 상기 폰 노이먼 구조는 처리 장치와 메모리 장치가 분리되어 서로 다른 영역에 위치한다. 한편, 자율주행기술 및/또는 인공지능 기술의 발달로 데이터 처리량이 기하급수적으로 증가하고 있다. Most memory devices currently used have a von Neumann structure (or architecture). In the von Neumann structure, the processing unit and the memory unit are separated and located in different areas. Meanwhile, data processing volume is increasing exponentially due to the development of autonomous driving technology and/or artificial intelligence technology.

상기 데이터 처리량이 기하급수적으로 증가함에 따라 폰 노이만 구조를 이용하는 데이터 처리 방식은 다양한 문제에 직면해 있다. 예를 들어, 분리된 처리 장치와 메모리 장치 사이의 동작 속도 차이로 인한 메모리 배리어(memory barrier) 현상이 발생할 수 있다. 이러한 문제(또는 한계)를 극복하기 위해 처리 장치와 메모리 장치를 하나의 장치에 집적된 인메모리 컴퓨팅 장치가 개발되고 있다. 또한, 상기 컴퓨터 장치에 사용될 수 있는 차세대 메모리(예: 강유전성 랜덤 액세스 메모리(Ferroelectric Random Access Memory, FRAM) 또는 저항성 랜덤 액세스 메모리(Resistive Random Access Memory, RRAM)와 같은 비휘발성 메모리)에 대한 관심이 증가하고 있다. As the amount of data processing increases exponentially, data processing methods using the von Neumann structure face various problems. For example, a memory barrier phenomenon may occur due to a difference in operating speed between a separate processing unit and a memory unit. To overcome these problems (or limitations), in-memory computing devices that integrate a processing unit and a memory unit into one device are being developed. Additionally, there is growing interest in next-generation memories (e.g., non-volatile memories such as Ferroelectric Random Access Memory (FRAM) or Resistive Random Access Memory (RRAM)) that can be used in such computing devices. I'm doing it.

하지만, 상기 차세대 메모리는 생산 공정의 변경, 과도한 투자 비용, 및 메모리 소자의 신뢰성 확보 등과 같은 문제으로 인해 현재까지는 상용화에 어려움을 가지고 있다.However, the next-generation memory has had difficulties in commercialization to date due to problems such as changes in production processes, excessive investment costs, and ensuring reliability of memory devices.

본 발명은, 상기 문제점을 해결하기 위한 것으로, 기존의 CMOS 공정과 호환되고, 크기(면적), 비용, 소비 전력, 및/또는 동작 지연을 감소할 수 있고, 폰 노이먼 병목 현상을 방지할 수 있으며, 신뢰성을 향상시킬 수 있는 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로를 제공할 수 있다.The present invention is intended to solve the above problems, is compatible with existing CMOS processes, can reduce size (area), cost, power consumption, and/or operation delay, and can prevent the von Neumann bottleneck. In addition, a logic circuit using a floating gate field effect transistor that can improve reliability can be provided.

본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

본 발명의 일 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로는, 게이트에 제1 입력 신호가 인가되고, 드레인에 제2 입력 신호가 인가되는 제1 수직 전계 효과 트랜지스터; 상기 제1 수직 전계 효과 트랜지스터의 소스에 게이트가 연결되고, 그라운드에 소스가 연결되는 제1 타입의 제1 센서 트랜지스터; 게이트에 상기 제1 입력 신호가 인가되고, 드레인에 상기 제2 입력 신호가 인가되는 제2 수직 전계 효과 트랜지스터; 및 상기 제2 수직 전계 효과 트랜지스터의 소스에 게이트가 연결되고, 상기 제1 센서 트랜지스터의 드레인 및 출력 신호에 소스가 연결되며, 드레인에 기준 전압이 인가되는 제2 타입의 제2 센서 트랜지스터를 포함할 수 있다. 상기 제1 및 제2 수직 전계 효과 트랜지스터 각각은 기판; 상기 기판의 상단에서 수직 방향으로 적층되는 소스 영역, 절연막, 및 드레인 영역; 및 상기 수직 방향으로 적층된 소스 영역, 절연막, 및 드레인 영역의 측면에 적층되는 게이트 배리어 및 게이트 영역을 포함할 수 있다. 상기 제1 및 제2 센서 트랜지스터 각각은 상기 기판의 하단에 수평 방향으로 형성되는 소스 영역, 액티브 영역, 및 드레인 영역을 포함할 수 있다.A logic circuit using a floating gate field effect transistor according to an embodiment of the present invention includes: a first vertical field effect transistor to which a first input signal is applied to the gate and a second input signal to the drain; a first sensor transistor of a first type whose gate is connected to the source of the first vertical field effect transistor and whose source is connected to the ground; a second vertical field effect transistor to which the first input signal is applied to the gate and the second input signal to the drain; And a second sensor transistor of a second type having a gate connected to the source of the second vertical field effect transistor, a source connected to the drain and the output signal of the first sensor transistor, and a reference voltage applied to the drain. You can. Each of the first and second vertical field effect transistors includes a substrate; a source region, an insulating film, and a drain region stacked vertically at the top of the substrate; and a gate barrier and a gate region stacked on sides of the source region, insulating film, and drain region stacked in the vertical direction. Each of the first and second sensor transistors may include a source region, an active region, and a drain region formed in a horizontal direction at the bottom of the substrate.

상기 제1 및 제2 수직 전계 효과 트랜지스터의 소스 영역은 각각 상기 제1 및 제2 센서 트랜지스터의 게이트 영역으로 동작할 수 있다.Source regions of the first and second vertical field effect transistors may operate as gate regions of the first and second sensor transistors, respectively.

상기 논리 회로는 상기 제1 수직 전계 효과 트랜지스터, 상기 제2 수직 전계 효과 트랜지스터 및 상기 제1 센서 트랜지스터가 N 타입이고, 상기 제2 센서 트랜지스터가 P 타입이고, 상기 제1 입력 신호는 변경되며, 상기 제2 입력 신호가 변경되지 않는 경우 상기 제1 입력 신호를 반전하여 출력하는 인버터로 동작할 수 있다.The logic circuit is configured such that the first vertical field effect transistor, the second vertical field effect transistor, and the first sensor transistor are N-type, the second sensor transistor is P-type, the first input signal is changed, and the If the second input signal does not change, it can operate as an inverter that inverts the first input signal and outputs it.

상기 논리 회로는 상기 인버터와 대응하는 구조를 가지며, 상기 인버터와 직렬 연결되는 다른 인버터를 더 포함하는 경우 지연 플립-플롭(Delay Flip-Flop)으로 동작할 수 있다.The logic circuit has a structure corresponding to the inverter, and when it further includes another inverter connected in series with the inverter, it can operate as a delay flip-flop.

상기 논리 회로는 상기 제1 수직 전계 효과 트랜지스터, 상기 제2 수직 전계 효과 트랜지스터 및 상기 제1 센서 트랜지스터가 N 타입이고, 상기 제2 센서 트랜지스터가 P 타입이고, 상기 제1 입력 신호 및 상기 제2 입력 신호가 변경되는 경우 상기 제1 입력 신호 및 상기 제2 입력 신호의 부정 논리곱을 출력하는 NAND 게이트로 동작할 수 있다.The logic circuit includes: the first vertical field effect transistor, the second vertical field effect transistor, and the first sensor transistor are N-type, the second sensor transistor is P-type, the first input signal, and the second input When the signal changes, it can operate as a NAND gate that outputs a negative logical product of the first input signal and the second input signal.

상기 논리 회로는 상기 제1 수직 전계 효과 트랜지스터, 상기 제2 수직 전계 효과 트랜지스터 및 상기 제2 센서 트랜지스터가 P 타입이고, 상기 제1 센서 트랜지스터가 N 타입이고, 상기 제1 입력 신호 및 상기 제2 입력 신호가 변경되는 경우 상기 제1 입력 신호 및 상기 제2 입력 신호의 부정 논리합을 출력하는 NOR 게이트로 동작할 수 있다.The logic circuit includes: the first vertical field effect transistor, the second vertical field effect transistor, and the second sensor transistor are P-type, the first sensor transistor is N-type, the first input signal, and the second input When the signal changes, it can operate as a NOR gate that outputs a negative OR of the first input signal and the second input signal.

상기 제1 수직 전계 효과 트랜지스터 및 상기 제2 수직 전계 효과 트랜지스터는 이중 게이트 구조를 가질 수 있다.The first vertical field effect transistor and the second vertical field effect transistor may have a double gate structure.

상기 논리 회로는 상기 제1 수직 전계 효과 트랜지스터의 게이트와 소스 사이에 위치하는 제1 캐패시터; 및 상기 제2 수직 전계 효과 트랜지스터의 게이트와 소스 사이에 위치하는 제2 캐패시터를 더 포함할 수 있다.The logic circuit includes a first capacitor located between the gate and source of the first vertical field effect transistor; And it may further include a second capacitor located between the gate and source of the second vertical field effect transistor.

본 발명에 따른 논리 회로는 기존의 CMOS 공정과 호환이 가능한 플로팅 게이트 전계 효과 트랜지스터를 이용함에 따라, 크기(면적), 소비 전력, 및/또는 동작 지연이 현저히 감소되고, 폰 노이만 병목 현상을 방지(해소)할 수 있다.As the logic circuit according to the present invention uses a floating gate field effect transistor compatible with the existing CMOS process, the size (area), power consumption, and/or operation delay are significantly reduced, and the von Neumann bottleneck phenomenon is prevented ( resolution) can be done.

또한, 본 발명에 따른 논리 회로는 기존의 CMOS 공정을 이용함에 따라 새로운 제조 공정으로 인한 예상치 못한 문제가 발생하는 것을 방지할 수 있어 신뢰성을 향상시킬 수 있다.Additionally, since the logic circuit according to the present invention uses an existing CMOS process, it can prevent unexpected problems from occurring due to a new manufacturing process, thereby improving reliability.

도 1a는 본 발명의 제1 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로를 도시한 도면이다.
도 1b는 본 발명의 제1 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로의 입력 신호 및 출력 신호에 대한 다이어그램을 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터의 구조를 도시한 도면이다.
도 3은 본 발명의 제2 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로를 도시한 도면이다.
도 4a는 본 발명의 제3 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로를 도시한 도면이다.
도 4b는 본 발명의 제3 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로의 입력 신호 및 출력 신호에 대한 다이어그램을 도시한 도면이다.
도 5a는 본 발명의 제4 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로를 도시한 도면이다.
도 5b는 본 발명의 제4 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로의 입력 신호 및 출력 신호에 대한 다이어그램을 도시한 도면이다.FIG. 1A is a diagram illustrating a logic circuit using a floating gate field effect transistor according to a first embodiment of the present invention.
FIG. 1B is a diagram showing input signals and output signals of a logic circuit using a floating gate field effect transistor according to the first embodiment of the present invention.
Figure 2 is a diagram showing the structure of a floating gate field effect transistor according to an embodiment of the present invention.
Figure 3 is a diagram showing a logic circuit using a floating gate field effect transistor according to a second embodiment of the present invention.
FIG. 4A is a diagram illustrating a logic circuit using a floating gate field effect transistor according to a third embodiment of the present invention.
FIG. 4B is a diagram showing input signals and output signals of a logic circuit using a floating gate field effect transistor according to a third embodiment of the present invention.
FIG. 5A is a diagram illustrating a logic circuit using a floating gate field effect transistor according to a fourth embodiment of the present invention.
FIG. 5B is a diagram showing input signals and output signals of a logic circuit using a floating gate field effect transistor according to a fourth embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the attached drawings. The advantages and features of the present invention and methods for achieving them will become clear by referring to the embodiments described in detail below along with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and will be implemented in various different forms. The present embodiments only serve to ensure that the disclosure of the present invention is complete and that common knowledge in the technical field to which the present invention pertains is not limited. It is provided to fully inform those who have the scope of the invention, and the present invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout the specification.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.Although first, second, etc. are used to describe various elements, elements and/or sections, it is understood that these elements, elements and/or sections are not limited by these terms. These terms are merely used to distinguish one element, component or section from other elements, elements or sections. Accordingly, it goes without saying that the first element, first element, or first section mentioned below may also be a second element, second element, or second section within the technical spirit of the present invention.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for describing embodiments and is not intended to limit the invention. As used herein, singular forms also include plural forms, unless specifically stated otherwise in the context. As used in the specification, “comprises” and/or “made of” refers to a referenced component, step, operation and/or element of one or more other components, steps, operations and/or elements. Does not exclude presence or addition.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. Unless otherwise defined, all terms (including technical and scientific terms) used in this specification may be used with meanings that can be commonly understood by those skilled in the art to which the present invention pertains. Additionally, terms defined in commonly used dictionaries are not interpreted ideally or excessively unless clearly specifically defined.

이하, 본 발명에 대하여 첨부된 도면에 따라 보다 상세히 설명한다.Hereinafter, the present invention will be described in more detail with reference to the attached drawings.

도 1a는 본 발명의 제1 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로를 도시한 도면이고, 도 1b는 본 발명의 제1 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로의 입력 신호 및 출력 신호 에 대한 다이어그램을 도시한 도면이며, 도 2는 본 발명의 일 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터의 구조를 도시한 도면이다.FIG. 1A is a diagram illustrating a logic circuit using a floating gate field effect transistor according to a first embodiment of the present invention, and FIG. 1B is a diagram illustrating an input of a logic circuit using a floating gate field effect transistor according to a first embodiment of the present invention. It is a diagram showing a signal and an output signal, and FIG. 2 is a diagram showing the structure of a floating gate field effect transistor according to an embodiment of the present invention.

도 1a 내지 도 2를 참조하면, 본 발명의 제1 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로(100)는 제1 플로팅 게이트 전계 효과 트랜지스터(Floating Gate Field Effect Transistor, FGFET)(110) 및 제2 플로팅 게이트 전계 효과 트랜지스터(120)를 포함할 수 있다.1A to 2, the logic circuit 100 using a floating gate field effect transistor according to the first embodiment of the present invention includes a first floating gate field effect transistor (FGFET) 110. and a second floating gate field effect transistor 120.

제1 플로팅 게이트 전계 효과 트랜지스터(110) 및 제2 플로팅 게이트 전계 효과 트랜지스터(120)는 수직 전계 효과 트랜지스터(Vertical Field Effect Transistor, VFET)와 센서 트랜지스터(Sensor FET, SFET)가 결합되어 형성될 수 있다. 예를 들어, 제1 플로팅 게이트 전계 효과 트랜지스터(110)는 제1 수직 전계 효과 트랜지스터(111), 제1 센서 트랜지스터(112), 및 제1 캐패시터(Capacitor)(113)를 포함할 수 있다. 유사하게, 제2 플로팅 게이트 전계 효과 트랜지스터(120)는 제2 수직 전계 효과 트랜지스터(121), 제2 센서 트랜지스터(122), 및 제2 캐패시터(123)를 포함할 수 있다.The first floating gate field effect transistor 110 and the second floating gate field effect transistor 120 may be formed by combining a vertical field effect transistor (VFET) and a sensor transistor (Sensor FET, SFET). . For example, the first floating gate field effect transistor 110 may include a first vertical field effect transistor 111, a first sensor transistor 112, and a first capacitor 113. Similarly, the second floating gate field effect transistor 120 may include a second vertical field effect transistor 121, a second sensor transistor 122, and a second capacitor 123.

제1 수직 전계 효과 트랜지스터(111)는 게이트(G)에 제1 입력 신호(VIN1)(또는 클럭 신호(CK))가 인가되고, 드레인(D)에 제2 입력 신호(VIN2)가 인가되며, 소스(S)는 제1 센서 트랜지스터(112)의 게이트(G)와 연결될 수 있다. 제1 센서 트랜지스터(112)는 게이트(G)가 제1 수직 전계 효과 트랜지스터(111)의 소스(S)와 연결되고, 드레인(D)이 제2 센서 트랜지스터(122)의 소스(S) 및 출력(VOUT)과 연결되며, 소스(S)가 그라운드(GND)와 연결될 수 있다. 제1 캐패시터(113)는 제1 수직 전계 효과 트랜지스터(111)의 게이트(G)와 소스(S) 사이에 위치할 수 있다.The first vertical field effect transistor 111 has a first input signal (V IN1 ) (or clock signal (CK)) applied to the gate (G) and a second input signal (V IN2 ) applied to the drain (D). The source (S) may be connected to the gate (G) of the first sensor transistor 112. The first sensor transistor 112 has a gate (G) connected to the source (S) of the first vertical field effect transistor 111, and a drain (D) connected to the source (S) and output of the second sensor transistor 122. It is connected to (V OUT ), and the source (S) can be connected to ground (GND). The first capacitor 113 may be located between the gate (G) and source (S) of the first vertical field effect transistor 111.

제2 수직 전계 효과 트랜지스터(121)는 게이트(G)에 제1 입력 신호(VIN1)가 인가되고, 드레인(D)에 제2 입력 신호(VIN2)가 인가되며, 소스(S)는 제2 센서 트랜지스터(122)의 게이트(G)와 연결될 수 있다. 제2 센서 트랜지스터(122)는 게이트(G)가 제2 수직 전계 효과 트랜지스터(121)의 소스(S)와 연결되고, 드레인(D)이 기준 전압(VDD)과 연결되며, 소스(S)가 제1 센서 트랜지스터(112)의 드레인(D) 및 출력(VOUT)과 연결될 수 있다. 제2 캐패시터(123)는 제2 수직 전계 효과 트랜지스터(121)의 게이트(G)와 소스(S) 사이에 위치할 수 있다.The second vertical field effect transistor 121 has a first input signal (V IN1 ) applied to the gate (G), a second input signal (V IN2 ) applied to the drain (D), and a source (S). 2 It may be connected to the gate (G) of the sensor transistor 122. The second sensor transistor 122 has a gate (G) connected to the source (S) of the second vertical field effect transistor 121, a drain (D) connected to the reference voltage (VDD), and a source (S). It may be connected to the drain (D) and output (V OUT ) of the first sensor transistor 112. The second capacitor 123 may be located between the gate (G) and source (S) of the second vertical field effect transistor 121.

상기 논리 회로(100)는, 도 1b에 도시된 바와 같이, 제1 입력(VIN1)을 반전하여 출력하는 인버터(inverter)로 동작할 수 있다. 상기 논리 회로(100)가 인버터로 동작하는 경우 상기 제1 수직 전계 효과 트랜지스터(111), 상기 제2 수직 전계 효과 트랜지스터(121) 및 상기 제1 센서 트랜지스터(112)는 N 타입이고, 상기 제2 센서 트랜지스터(122)는 P 타입일 수 있다. 이때, 제2 입력(VIN2)는 일정한 값(예: 1.8V)을 가질 수 있다. 즉, 제2 입력(VIN2)은 시간에 따라 변경되지 않는다.As shown in FIG. 1B, the logic circuit 100 may operate as an inverter that inverts the first input (V IN1 ) and outputs the inverter. When the logic circuit 100 operates as an inverter, the first vertical field effect transistor 111, the second vertical field effect transistor 121, and the first sensor transistor 112 are N type, and the second The sensor transistor 122 may be P type. At this time, the second input (V IN2 ) may have a constant value (eg, 1.8V). That is, the second input (V IN2 ) does not change with time.

한편, 도 2를 참조하면, 제1 수직 전계 효과 트랜지스터(111) 및 제2 수직 전계 효과 트랜지스터(121)는 기판(210), 소스 영역(220), 절연막(230), 드레인 영역(240), 게이트 배리어(250), 및 게이트 영역(260)을 포함할 수 있다.Meanwhile, referring to FIG. 2, the first vertical field effect transistor 111 and the second vertical field effect transistor 121 include a substrate 210, a source region 220, an insulating film 230, a drain region 240, It may include a gate barrier 250 and a gate area 260.

소스 영역(220), 절연막(230), 및 드레인 영역(240)은 기판(210)의 상단에 수직으로 적층될 수 있다. 게이트 배리어(250) 및 게이트 영역(260)은 수직으로 적층된 소스 영역(220), 절연막(230), 및 드레인 영역(240)의 좌측 및 우측에 적층될 수 있다. 즉, 제1 수직 전계 효과 트랜지스터(111) 및 제2 수직 전계 효과 트랜지스터(121)는, 이에 한정되지는 않지만, 2개의 게이트 영역을 가지는 이중 게이트(double-gate) 구조를 가질 수 있다.The source region 220, the insulating film 230, and the drain region 240 may be vertically stacked on the top of the substrate 210. The gate barrier 250 and the gate region 260 may be stacked on the left and right sides of the vertically stacked source region 220, insulating film 230, and drain region 240. That is, the first vertical field effect transistor 111 and the second vertical field effect transistor 121 may have a double-gate structure with two gate regions, but are not limited thereto.

제1 및 제2 센서 트랜지스터(112, 122)는 기판(210)의 하단에 수평 방향으로 형성되는 소스 영역(280), 액티브 영역(270), 드레인 영역(290)을 포함할 수 있다. 예를 들어, 액티브 영역(270)은 소스 영역(220)의 하단에 형성되고, 소스 영역(280)은 액티브 영역(270)의 좌측에 형성되며, 드레인 영역(290)은 액티브 영역(270)의 우측에 형성될 수 있다. 이와 같이, 본 발명의 제1 및 제2 플로팅 게이트 전계 효과 트랜지스터(110, 120)는 제1 및 제2 센서 트랜지스터(112, 122)의 게이트 영역을 별도로 형성하지 않고, 제1 및 제2 수직 전계 효과 트랜지스터(111, 121)의 소스 영역(S)을 제1 및 제2 센서 트랜지스터(112, 122)의 게이트 영역으로 각각 활용할 수 있다. 이와 같이, 제1 및 제2 플로팅 게이트 전계 효과 트랜지스터(110, 120)는 제1 및 제2 수직 전계 효과 트랜지스터(111, 121)의 하단에 제1 및 제2 센서 트랜지스터(112, 122)를 각각 추가하는 비교적 간편한 방법으로 제조될 수 있고, 간단한 구조를 가진다. 즉, 종래의 논리 회로에 비하여 필요한 트랜지스터의 수가 크게 감소된다. 이로 인하여, 제1 및 제2 플로팅 게이트 전계 효과 트랜지스터(110, 120)를 이용하여 논리 회로(또는 집적회로)를 제조하는 경우 면적 효율, 소비 전력, 및 동작 지연을 개선할 수 있다. 특히, 제1 및 제2 수직 전계 효과 트랜지스터(111, 121)는 채널의 폭이 좁다. 이에, 반도체 소자의 크기를 더 줄일 수 있다. 또한, 제1 및 제2 플로팅 게이트 전계 효과 트랜지스터(110, 120)는 기존 CMOS 공정을 사용하여 개발된다. 따라서, 본 발명은 제조 설비 및/또는 공정에 대한 비용을 추가로 지출할 필요가 없다. 또한, 검증되지 않은 새로운 공정을 이용하지 않고, 이미 검증된 CMOS 공정을 이용함에 따라 제1 및 제2 플로팅 게이트 전계 효과 트랜지스터(110, 120)를 이용하는 논리 회로(집적회로)에 대한 신뢰성이 보장된다.The first and second sensor transistors 112 and 122 may include a source region 280, an active region 270, and a drain region 290 formed horizontally at the bottom of the substrate 210. For example, the active region 270 is formed at the bottom of the source region 220, the source region 280 is formed on the left side of the active region 270, and the drain region 290 is formed at the bottom of the active region 270. It can be formed on the right side. In this way, the first and second floating gate field effect transistors 110 and 120 of the present invention do not form separate gate regions of the first and second sensor transistors 112 and 122, but form the first and second vertical electric fields. The source region S of the effect transistors 111 and 121 can be used as the gate region of the first and second sensor transistors 112 and 122, respectively. In this way, the first and second floating gate field effect transistors 110 and 120 have first and second sensor transistors 112 and 122 at the bottom of the first and second vertical field effect transistors 111 and 121, respectively. It can be manufactured by a relatively simple method of addition and has a simple structure. That is, the number of transistors required is greatly reduced compared to conventional logic circuits. Because of this, when manufacturing a logic circuit (or integrated circuit) using the first and second floating gate field effect transistors 110 and 120, area efficiency, power consumption, and operation delay can be improved. In particular, the first and second vertical field effect transistors 111 and 121 have narrow channel widths. Accordingly, the size of the semiconductor device can be further reduced. Additionally, the first and second floating gate field effect transistors 110 and 120 are developed using an existing CMOS process. Accordingly, the present invention does not require additional expenditure on manufacturing equipment and/or processes. In addition, by using an already proven CMOS process rather than using a new, unproven process, the reliability of the logic circuit (integrated circuit) using the first and second floating gate field effect transistors 110 and 120 is guaranteed. .

도 3은 본 발명의 제2 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로를 도시한 도면이다.Figure 3 is a diagram showing a logic circuit using a floating gate field effect transistor according to a second embodiment of the present invention.

도 3을 참조하면, 본 발명의 제2 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로(300)는 직렬 연결된 제1 인버터(10) 및 제2 인버터(20)로 구성될 수 있다. 제1 인버터(10) 및 제2 인버터(20)는 도 1a 내지 도 2의 인버터로 동작하는 논리 회로(100)와 동일한 구성을 가질 수 있다. 이러한 구조를 가지는 논리 회로(300)은 지연 플립-플롭(Delay Flip-Flop)로 동작할 수 있다. 본 발명의 지연 플립-플롭(300)은, 플로팅 게이트 전계 효과 트랜지스터를 이용함에 따라, 기존의 지연 플립-플롭에 비하여 대략적으로 30 ~ 40 % 까지 면적을 줄일 수 있다.Referring to FIG. 3, the logic circuit 300 using a floating gate field effect transistor according to the second embodiment of the present invention may be composed of a first inverter 10 and a second inverter 20 connected in series. The first inverter 10 and the second inverter 20 may have the same configuration as the logic circuit 100 operating as the inverter of FIGS. 1A to 2. The logic circuit 300 having this structure can operate as a delay flip-flop. By using a floating gate field effect transistor, the delay flip-flop 300 of the present invention can reduce the area by approximately 30 to 40% compared to the existing delay flip-flop.

도 4a는 본 발명의 제3 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로를 도시한 도면이고, 도 4b는 본 발명의 제3 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로의 입력 신호 및 출력 신호에 대한 다이어그램을 도시한 도면이다.FIG. 4A is a diagram illustrating a logic circuit using a floating gate field effect transistor according to a third embodiment of the present invention, and FIG. 4B is a diagram illustrating an input of a logic circuit using a floating gate field effect transistor according to a third embodiment of the present invention. This diagram shows a diagram of signals and output signals.

도 4a 및 도 4b를 참조하면, 본 발명의 제3 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로(400)는 NAND 게이트로 동작할 수 있다. 상기 논리 회로(400)가 NAND 게이트로 동작하는 경우 상기 제1 수직 전계 효과 트랜지스터(111), 상기 제2 수직 전계 효과 트랜지스터(121) 및 상기 제1 센서 트랜지스터(112)는 N 타입이고, 상기 제2 센서 트랜지스터(122)는 P 타입일 수 있다. 논리 회로(400)는, 도 1a의 논리 회로(100)와 달리, 제1 입력 신호(VIN1) 및 제2 입력 신호(VIN2)가 모두 변경될 수 있다. 즉, 본 발명의 논리 회로(400)는, 도 4b에 도시된 바와 같이, 제1 입력 신호(VIN1) 및 제2 입력 신호(VIN2)의 부정 논리곱을 출력할 수 있다.Referring to FIGS. 4A and 4B, the logic circuit 400 using a floating gate field effect transistor according to the third embodiment of the present invention can operate as a NAND gate. When the logic circuit 400 operates as a NAND gate, the first vertical field effect transistor 111, the second vertical field effect transistor 121, and the first sensor transistor 112 are N type, and the first vertical field effect transistor 111 is N-type. 2 The sensor transistor 122 may be of the P type. In the logic circuit 400, unlike the logic circuit 100 of FIG. 1A, both the first input signal (V IN1 ) and the second input signal (V IN2 ) can be changed. That is, the logic circuit 400 of the present invention can output a negative logical product of the first input signal (V IN1 ) and the second input signal (V IN2 ), as shown in FIG. 4B.

도 5a는 본 발명의 제4 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로를 도시한 도면이고, 도 5b는 본 발명의 제4 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로의 입력 신호 및 출력 신호에 대한 다이어그램을 도시한 도면이다.FIG. 5A is a diagram illustrating a logic circuit using a floating gate field effect transistor according to a fourth embodiment of the present invention, and FIG. 5B is a diagram illustrating an input of a logic circuit using a floating gate field effect transistor according to a fourth embodiment of the present invention. This diagram shows a diagram of signals and output signals.

도 5a 및 도 5b를 참조하면, 본 발명의 제4 실시예에 따른 플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로(500)는 NOR 게이트로 동작할 수 있다. 상기 논리 회로(400)가 NOR 게이트로 동작하는 경우 제1 수직 전계 효과 트랜지스터(111), 제2 수직 전계 효과 트랜지스터(121) 및 제2 센서 트랜지스터(122)는 P 타입이고, 제1 센서 트랜지스터(121)는 N 타입일 수 있다. 또한, 제1 입력 신호(VIN1) 및 제2 입력 신호(VIN2)는 모두 변경될 수 있다. 즉, 본 발명의 논리 회로(500)는, 도 5b에 도시된 바와 같이, 제1 입력 신호(VIN1) 및 제2 입력 신호(VIN2)의 부정 논리합을 출력할 수 있다.Referring to FIGS. 5A and 5B, the logic circuit 500 using a floating gate field effect transistor according to the fourth embodiment of the present invention can operate as a NOR gate. When the logic circuit 400 operates as a NOR gate, the first vertical field effect transistor 111, the second vertical field effect transistor 121, and the second sensor transistor 122 are P type, and the first sensor transistor ( 121) may be N type. Additionally, both the first input signal (V IN1 ) and the second input signal (V IN2 ) can be changed. That is, the logic circuit 500 of the present invention can output a negative OR of the first input signal (V IN1 ) and the second input signal (V IN2 ), as shown in FIG. 5B.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the attached drawings, those skilled in the art will understand that the present invention can be implemented in other specific forms without changing its technical idea or essential features. You will be able to understand it. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.

100/300/400/500: 논리 회로
110: 제1 플로팅 게이트 전계 효과 트랜지스터
111: 제1 수직 전계 효과 트랜지스터
112: 제1 센서 트랜지스터 113: 제1 캐패시터
120: 제2 플로팅 게이트 전계 효과 트랜지스터
121: 제2 수직 전계 효과 트랜지스터
122: 제2 센서 트랜지스터 123: 제2 캐패시터
210: 기판 220: 소스 영역
230: 절연막 240: 드레인 영역
250: 게이트 배리어 260: 게이트 영역
270: 액티브 영역 280: 소스 영역
290: 드레인 영역100/300/400/500: Logic circuit
110: first floating gate field effect transistor
111: first vertical field effect transistor
112: first sensor transistor 113: first capacitor
120: second floating gate field effect transistor
121: second vertical field effect transistor
122: second sensor transistor 123: second capacitor
210: substrate 220: source area
230: insulating film 240: drain area
250: gate barrier 260: gate area
270: active area 280: source area
290: drain area

Claims (8)

플로팅 게이트 전계 효과 트랜지스터를 이용한 논리 회로에 있어서,
게이트에 제1 입력 신호가 인가되고, 드레인에 제2 입력 신호가 인가되는 제1 수직 전계 효과 트랜지스터;
상기 제1 수직 전계 효과 트랜지스터의 소스에 게이트가 연결되고, 그라운드에 소스가 연결되는 제1 타입의 제1 센서 트랜지스터;
게이트에 상기 제1 입력 신호가 인가되고, 드레인에 상기 제2 입력 신호가 인가되는 제2 수직 전계 효과 트랜지스터; 및
상기 제2 수직 전계 효과 트랜지스터의 소스에 게이트가 연결되고, 상기 제1 센서 트랜지스터의 드레인 및 출력 신호에 소스가 연결되며, 드레인에 기준 전압이 인가되는 제2 타입의 제2 센서 트랜지스터를 포함하고,
상기 제1 및 제2 수직 전계 효과 트랜지스터 각각은
기판;
상기 기판의 상단에서 수직 방향으로 적층되는 소스 영역, 절연막, 및 드레인 영역; 및
상기 수직 방향으로 적층된 소스 영역, 절연막, 및 드레인 영역의 측면에 적층되는 게이트 배리어 및 게이트 영역을 포함하고,
상기 제1 및 제2 센서 트랜지스터 각각은
상기 기판의 하단에 수평 방향으로 형성되는 소스 영역, 액티브 영역, 및 드레인 영역을 포함하는 것을 특징으로 하는 논리 회로.
In a logic circuit using a floating gate field effect transistor,
a first vertical field effect transistor to which a first input signal is applied to the gate and a second input signal to the drain;
a first sensor transistor of a first type whose gate is connected to the source of the first vertical field effect transistor and whose source is connected to the ground;
a second vertical field effect transistor to which the first input signal is applied to the gate and the second input signal to the drain; and
A second sensor transistor of a second type having a gate connected to the source of the second vertical field effect transistor, a source connected to the drain and the output signal of the first sensor transistor, and a reference voltage applied to the drain,
Each of the first and second vertical field effect transistors is
Board;
a source region, an insulating film, and a drain region stacked vertically at the top of the substrate; and
It includes a gate barrier and a gate region stacked on sides of the source region, insulating film, and drain region stacked in the vertical direction,
Each of the first and second sensor transistors is
A logic circuit comprising a source region, an active region, and a drain region formed in a horizontal direction at the bottom of the substrate.
 제 1 항에 있어서,
상기 제1 및 제2 수직 전계 효과 트랜지스터의 소스 영역은 각각 상기 제1 및 제2 센서 트랜지스터의 게이트 영역으로 동작하는 것을 특징으로 하는 논리 회로.
According to claim 1,
A logic circuit, wherein source regions of the first and second vertical field effect transistors operate as gate regions of the first and second sensor transistors, respectively.
 제 1 항에 있어서,
상기 제1 수직 전계 효과 트랜지스터, 상기 제2 수직 전계 효과 트랜지스터 및 상기 제1 센서 트랜지스터가 N 타입이고, 상기 제2 센서 트랜지스터가 P 타입이고, 상기 제1 입력 신호는 변경되며, 상기 제2 입력 신호가 변경되지 않는 경우 상기 논리 회로는 상기 제1 입력 신호를 반전하여 출력하는 인버터로 동작하는 것을 특징으로 하는 논리 회로.
According to claim 1,
The first vertical field effect transistor, the second vertical field effect transistor and the first sensor transistor are N type, the second sensor transistor is P type, the first input signal is changed, and the second input signal is When is not changed, the logic circuit operates as an inverter that inverts the first input signal and outputs it.
 제 3 항에 있어서,
상기 인버터와 대응하는 구조를 가지며, 상기 인버터와 직렬 연결되는 다른 인버터를 더 포함하는 경우 상기 논리 회로는 지연 플립-플롭(Delay Flip-Flop)으로 동작하는 것을 특징으로 하는 논리 회로.
According to claim 3,
The logic circuit has a structure corresponding to the inverter and, when it further includes another inverter connected in series with the inverter, the logic circuit operates as a delay flip-flop.
 제 1 항에 있어서,
상기 제1 수직 전계 효과 트랜지스터, 상기 제2 수직 전계 효과 트랜지스터 및 상기 제1 센서 트랜지스터가 N 타입이고, 상기 제2 센서 트랜지스터가 P 타입이고, 상기 제1 입력 신호 및 상기 제2 입력 신호가 변경되는 경우 상기 논리 회로는 상기 제1 입력 신호 및 상기 제2 입력 신호의 부정 논리곱을 출력하는 NAND 게이트로 동작하는 것을 특징으로 하는 논리 회로.
According to claim 1,
The first vertical field effect transistor, the second vertical field effect transistor, and the first sensor transistor are N type, the second sensor transistor is P type, and the first input signal and the second input signal are changed. In this case, the logic circuit operates as a NAND gate that outputs a negative logical product of the first input signal and the second input signal.
 제 1 항에 있어서,
상기 제1 수직 전계 효과 트랜지스터, 상기 제2 수직 전계 효과 트랜지스터 및 상기 제2 센서 트랜지스터가 P 타입이고, 상기 제1 센서 트랜지스터가 N 타입이고, 상기 제1 입력 신호 및 상기 제2 입력 신호가 변경되는 경우 상기 논리 회로는 상기 제1 입력 신호 및 상기 제2 입력 신호의 부정 논리합을 출력하는 NOR 게이트로 동작하는 것을 특징으로 하는 논리 회로.
According to claim 1,
The first vertical field effect transistor, the second vertical field effect transistor, and the second sensor transistor are P type, the first sensor transistor is N type, and the first input signal and the second input signal are changed. In this case, the logic circuit operates as a NOR gate that outputs a negative OR of the first input signal and the second input signal.
 제 1 항에 있어서,
상기 제1 수직 전계 효과 트랜지스터 및 상기 제2 수직 전계 효과 트랜지스터는 이중 게이트 구조를 가지는 것을 특징으로 하는 논리 회로.
According to claim 1,
A logic circuit wherein the first vertical field effect transistor and the second vertical field effect transistor have a double gate structure.
 제 1 항에 있어서,
상기 제1 수직 전계 효과 트랜지스터의 게이트와 소스 사이에 위치하는 제1 캐패시터; 및
상기 제2 수직 전계 효과 트랜지스터의 게이트와 소스 사이에 위치하는 제2 캐패시터를 더 포함하는 것을 특징으로 하는 논리 회로.According to claim 1,
a first capacitor located between the gate and source of the first vertical field effect transistor; and
A logic circuit further comprising a second capacitor located between the gate and source of the second vertical field effect transistor.
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