KR20240061541A

KR20240061541A - Image sensor

Info

Publication number: KR20240061541A
Application number: KR1020230006881A
Authority: KR
Inventors: 허재성; 임하진; 전택수; 윤기중; 전종민
Original assignee: 삼성전자주식회사
Priority date: 2022-10-31
Filing date: 2023-01-17
Publication date: 2024-05-08

Abstract

본 발명의 실시예들에 따른 이미지 센서는 광전 변환부들을 포함하는 제1 기판 및 상기 제1 기판의 제1 면을 덮는 후면 절연층을 포함하는 제1 칩 및 상기 제1 칩과 접하며 상기 제1 칩을 구동하기 위한 회로들을 포함하는 제2 칩을 포함한다. 상기 후면 절연층은 상기 제1 기판의 상기 제1 면 상에 차례로 배치되는 고정 전하층, 굴절률 조절층, 및 캐핑층을 포함한다. 상기 굴절률 조절층은 제1 원소, 제2 원소 및 산소를 포함한다. 상기 제2 원소의 산화물의 전도 대역 최소값은 상기 제1 원소의 산화물의 전도 대역 최소값보다 크다.An image sensor according to embodiments of the present invention includes a first chip including a first substrate including photoelectric conversion units and a back insulating layer covering a first side of the first substrate, and the first chip is in contact with the first chip. and a second chip including circuits for driving the chip. The back insulating layer includes a fixed charge layer, a refractive index adjustment layer, and a capping layer sequentially disposed on the first side of the first substrate. The refractive index adjustment layer includes a first element, a second element, and oxygen. The minimum conduction band of the oxide of the second element is greater than the minimum value of the conduction band of the oxide of the first element.

Description

Image sensor

본 발명은 이미지 센서에 관한 것이다.The present invention relates to image sensors.

이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. CIS는 2차원적으로 배열된 복수개의 화소들을 구비한다. 화소들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다. An image sensor is a semiconductor device that converts optical images into electrical signals. Image sensors can be classified into charge coupled device (CCD) type and complementary metal oxide semiconductor (CMOS) type. The CMOS type image sensor is abbreviated as CIS (CMOS image sensor). CIS has a plurality of pixels arranged two-dimensionally. Each of the pixels includes a photodiode (PD). The photodiode plays the role of converting incident light into an electrical signal.

본 발명이 해결하고자 하는 과제는 누설 전류를 줄일 수 있는 이미지 센서를 제공하는 것에 있다. The problem to be solved by the present invention is to provide an image sensor that can reduce leakage current.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

본 발명의 실시예들에 따른 이미지 센서는 광전 변환부들을 포함하는 제1 기판 및 상기 제1 기판의 제1 면을 덮는 후면 절연층을 포함하는 제1 칩; 및 상기 제1 칩과 접하며 상기 제1 칩을 구동하기 위한 회로들을 포함하는 제2 칩을 포함하고, 상기 후면 절연층은 상기 제1 기판의 상기 제1 면 상에 차례로 배치되는 고정 전하층, 굴절률 조절층, 및 캐핑층을 포함하고, 상기 굴절률 조절층은 제1 원소, 제2 원소 및 산소를 포함하고, 상기 제2 원소의 산화물의 전도 대역 최소값은 상기 제1 원소의 산화물의 전도 대역 최소값보다 클 수 있다. An image sensor according to embodiments of the present invention includes a first chip including a first substrate including photoelectric conversion units and a rear insulating layer covering a first surface of the first substrate; and a second chip in contact with the first chip and including circuits for driving the first chip, wherein the back insulating layer is a fixed charge layer sequentially disposed on the first surface of the first substrate, and a refractive index. It includes a control layer and a capping layer, wherein the refractive index control layer includes a first element, a second element and oxygen, and the minimum conduction band of the oxide of the second element is greater than the minimum conduction band of the oxide of the first element. It can be big.

본 발명의 실시예들에 따른 이미지 센서는 포토 다이오드들을 포함하는 제1 기판 및 상기 제1 기판의 제1 면을 덮는 후면 절연층을 포함하는 제1 칩; 상기 제1 칩과 접하며 상기 제1 칩을 구동하기 위한 회로들을 포함하는 제2 칩; 및 상기 제1 칩을 관통하여 상기 제2 칩과 연결되는 관통 전극을 포함하고, 상기 제1 칩은 상기 제1 기판의 제2 면 상에 제공되고 제1 층간 절연막 내에 배치되는 제1 연결 배선을 더 포함하고, 상기 제2 칩은 제2 기판 및 상기 제2 기판과 상기 제1 층간 절연막 사이에 제공되고 제2 층간 절연막 내에 배치되는 제2 연결 배선을 포함하고, 상기 관통 전극의 하면은 상기 제1 연결 배선 중 하나의 상면 및 상기 제2 연결 배선 중 하나의 상면과 공통적으로 연결되고, 상기 후면 절연층은 상기 제1 기판의 상기 제1 면 상에 차례로 배치되는 고정 전하층, 굴절률 조절층, 및 캐핑층을 포함하고, 상기 굴절률 조절층은 제1 원소, 제2 원소 및 산소를 포함하고, 상기 굴절률 조절층 내의 상기 제2 원소의 비율은 약 2at% 내지 약 6%일 수 있다. An image sensor according to embodiments of the present invention includes a first chip including a first substrate including photo diodes and a rear insulating layer covering a first surface of the first substrate; a second chip that contacts the first chip and includes circuits for driving the first chip; and a through electrode that penetrates the first chip and is connected to the second chip, wherein the first chip includes a first connection wire provided on a second side of the first substrate and disposed in the first interlayer insulating film. Further, the second chip includes a second substrate and a second connection wire provided between the second substrate and the first interlayer insulating film and disposed in the second interlayer insulating film, and the lower surface of the through electrode is the first interlayer insulating film. 1 A fixed charge layer, a refractive index adjustment layer, which are commonly connected to the upper surface of one of the connection wires and the upper surface of one of the second connection wires, and wherein the rear insulating layer is sequentially disposed on the first surface of the first substrate, and a capping layer, wherein the refractive index control layer includes a first element, a second element, and oxygen, and the ratio of the second element in the refractive index control layer may be about 2 at% to about 6%.

본 발명의 실시예들에 따른 이미지 센서는 화소 영역, 패드 영역, 및 상기 화소 영역과 상기 패드 영역 사이의 광학 블랙 영역을 포함하는 제1 칩; 및 상기 제1 칩의 일 면과 접하며 상기 제1 칩을 구동하기 위한 회로들을 포함하는 제2 칩을 포함하고, 상기 제1 칩은: 제1 기판; 상기 제1 기판 상의 후면 절연층; 상기 제1 기판 내에서 단위 화소들을 정의하는 소자 분리부; 상기 단위 화소들 각각에서 상기 기판 내에 배치되는 광전 변환부들; 상기 제1 기판의 제1 면에 배치되는 전송 게이트들; 상기 제1 기판과 상기 제2 칩 사이의 제1 층간 절연막; 및 상기 제1 층간 절연막 내의 제1 연결 배선을 포함하고, 상기 제2 칩은 제2 기판, 상기 제2 기판 상의 제2 층간 절연막 내의 제2 연결 배선들을 포함하고, 상기 후면 절연층은 상기 제1 기판의 제2 면 상에 차례로 배치되는 고정 전하층, 굴절률 조절층, 및 캐핑층을 포함하고, 상기 굴절률 조절층은 제1 원소, 제2 원소 및 산소를 포함하고, 상기 제2 원소의 산화물의 전도 대역 최소값은 상기 제1 원소의 산화물의 전도 대역 최소값보다 클 수 있다.An image sensor according to embodiments of the present invention includes a first chip including a pixel area, a pad area, and an optical black area between the pixel area and the pad area; and a second chip that is in contact with one surface of the first chip and includes circuits for driving the first chip, wherein the first chip includes: a first substrate; a back insulating layer on the first substrate; a device isolation unit defining unit pixels within the first substrate; photoelectric conversion units disposed within the substrate in each of the unit pixels; Transmission gates disposed on a first side of the first substrate; a first interlayer insulating film between the first substrate and the second chip; and a first connection wire in the first interlayer insulating film, wherein the second chip includes a second substrate and second connection wires in a second interlayer insulating film on the second substrate, and the back surface insulating layer includes the first interlayer insulating layer. It includes a fixed charge layer, a refractive index control layer, and a capping layer sequentially disposed on a second side of the substrate, wherein the refractive index control layer includes a first element, a second element, and oxygen, and an oxide of the second element. The conduction band minimum may be greater than the conduction band minimum of the oxide of the first element.

본 발명의 이미지 센서는 전도 대역 최소값이 낮은 물질을 포함하는 굴절률 조절층을 포함할 수 있다. 이에 따라, 관통 전극들이 굴절률 조절층으로 연결되어 발생되는 누설 전류를 줄일 수 있다.The image sensor of the present invention may include a refractive index adjustment layer containing a material with a low minimum conduction band. Accordingly, leakage current generated when the penetrating electrodes are connected to the refractive index adjustment layer can be reduced.

도 1은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b는 도 1의 B-B'선에 따른 단면도이다.
도 3a 및 도 3b는 도 2a의 Q 영역의 확대도들이다.
도 4 내지 도 9는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 순차적으로 나타내는 도면들로 도 1의 A-A'선에 따른 단면도들이다.1 is a plan view of an image sensor according to embodiments of the present invention.
FIG. 2A is a cross-sectional view taken along line A-A' in FIG. 1.
FIG. 2B is a cross-sectional view taken along line B-B' in FIG. 1.
FIGS. 3A and 3B are enlarged views of area Q in FIG. 2A.
FIGS. 4 to 9 are cross-sectional views taken along line A-A' of FIG. 1 sequentially showing a method of manufacturing an image sensor according to embodiments of the present invention.

이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다. Hereinafter, in order to explain the present invention in more detail, embodiments according to the present invention will be described in more detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 2a는 도 1의 A-A'선에 따른 단면도이다. 도 2b는 도 1의 B-B'선에 따른 단면도이다. 도 3a 및 도 3b는 도 2a의 Q 영역의 확대도들이다. 1 is a plan view of an image sensor according to embodiments of the present invention. FIG. 2A is a cross-sectional view taken along line A-A' in FIG. 1. FIG. 2B is a cross-sectional view taken along line B-B' in FIG. 1. FIGS. 3A and 3B are enlarged views of area Q in FIG. 2A.

도 1 및 도 2a를 참조하면, 본 실시예에 따른 이미지 센서(1000)는 제1 칩(CH1)과 제2 칩(CH2)이 본딩된 구조를 가질 수 있다. 이미지 센서(1000)는 후면 수광 이미지 센서일 수 있다. 제1 칩(CH1)은 이미지 센싱 기능을 할 수 있다. 제2 칩(CH2)은 제1 칩(CH1)을 구동하거나 제1 칩(CH1)에서 발생된 전기적 신호를 처리 및 저장하기 위한 회로들을 포함할 수 있다. Referring to FIGS. 1 and 2A , the image sensor 1000 according to this embodiment may have a structure in which a first chip (CH1) and a second chip (CH2) are bonded. The image sensor 1000 may be a rear light-receiving image sensor. The first chip (CH1) can perform an image sensing function. The second chip CH2 may include circuits for driving the first chip CH1 or processing and storing electrical signals generated from the first chip CH1.

제2 칩(CH2)은 제2 기판(100), 제2 기판(100)에 배치되는 복수개의 트랜지스터들(TR), 제2 기판(100)을 덮는 제2 층간 절연막(110), 및 제2 층간 절연막(110) 내에 배치되는 제2 연결 배선들(112)을 포함할 수 있다. 제2 층간 절연막(110)은 실리콘산화막, 실리콘질화막, 실리콘산화질화막 및 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. The second chip CH2 includes a second substrate 100, a plurality of transistors TR disposed on the second substrate 100, a second interlayer insulating film 110 covering the second substrate 100, and a second It may include second connection wires 112 disposed within the interlayer insulating film 110 . The second interlayer insulating film 110 may have a single-layer or multi-layer structure of at least one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and a porous insulating film.

제1 칩(CH1)은 패드 영역(PAD), 광학 블랙 영역(OB) 및 화소 영역(APS)을 포함하는 제1 기판(1)을 포함한다. 광학 블랙 영역(OB) 및 패드 영역(PAD)은 화소 영역(APS)의 적어도 일측에 배치될 수 있다. 일 예로, 광학 블랙 영역(OB) 및 패드 영역(PAD)은 각각 화소 영역(APS)을 둘러쌀 수 있다. 광학 블랙 영역(OB)은 패드 영역(PAD)과 화소 영역(APS) 사이에 배치될 수 있다. 제1 기판(1)은 서로 대향되는 제1 면(1a)과 제2 면(1b)을 포함한다. 제1 기판(1)은 예를 들면 실리콘 단결정 웨이퍼, 실리콘 에피택시얼층 또는 SOI(silicon on insulator) 기판일 수 있다. 제1 기판(1)은 제1 도전형의 불순물로 도핑될 수 있다. 예를 들면 제1 도전형은 P형일 수 있다. The first chip CH1 includes a first substrate 1 including a pad area (PAD), an optical black area (OB), and a pixel area (APS). The optical black area OB and the pad area PAD may be disposed on at least one side of the pixel area APS. For example, the optical black area (OB) and the pad area (PAD) may each surround the pixel area (APS). The optical black area (OB) may be disposed between the pad area (PAD) and the pixel area (APS). The first substrate 1 includes a first surface 1a and a second surface 1b facing each other. The first substrate 1 may be, for example, a silicon single crystal wafer, a silicon epitaxial layer, or a silicon on insulator (SOI) substrate. The first substrate 1 may be doped with an impurity of the first conductivity type. For example, the first conductivity type may be P type.

화소 영역(APS)은 제1 방향(X) 및 제2 방향(Y)을 따라 2차원적으로 배치된 복수개의 단위 화소들(UP)을 포함할 수 있다. 화소 영역(APS)에서 제1 기판(1)에 제2 소자 분리부(13)가 배치되어 단위 화소들(UP)을 분리할 수 있다. 제2 소자 분리부(13)는 광학 블랙 영역(OB)으로 연장될 수 있다. 제1 기판(1)에는 제1 면(1a)에 인접하여 제1 소자 분리부(5)가 배치될 수 있다. 제2 소자 분리부(13)는 제1 소자 분리부(5)를 관통할 수 있다. The pixel area APS may include a plurality of unit pixels UP arranged two-dimensionally along the first direction X and the second direction Y. The second device separator 13 may be disposed on the first substrate 1 in the pixel area APS to separate the unit pixels UP. The second device isolation portion 13 may extend into the optical black area OB. A first device isolation portion 5 may be disposed on the first substrate 1 adjacent to the first surface 1a. The second device isolation portion 13 may penetrate the first device isolation portion 5.

제2 소자 분리부(13)는 트렌치(3) 안에 배치되는 도전 패턴(9), 도전 패턴(9)의 측면을 감싸는 분리 절연막(7) 및 도전 패턴(9)과 제1 기판(1)의 제1 면(1a) 사이에 개재되는 매립 절연 패턴(11)을 포함할 수 있다. 도전 패턴(9)은 도전 물질, 예를 들면 금속 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 분리 절연막(7)은 예를 들면 실리콘산화막을 포함할 수 있다. 매립 절연 패턴들(11)은 예를 들면 실리콘 산화막을 포함할 수 있다. The second device isolation portion 13 includes a conductive pattern 9 disposed in the trench 3, an isolation insulating film 7 surrounding the side of the conductive pattern 9, and a separation between the conductive pattern 9 and the first substrate 1. It may include a buried insulating pattern 11 interposed between the first surfaces 1a. The conductive pattern 9 may include a conductive material, for example, polysilicon doped with metal or impurities. The isolation insulating film 7 may include, for example, a silicon oxide film. The buried insulating patterns 11 may include, for example, a silicon oxide film.

단위 화소들(UP) 각각에서 제1 기판(1) 내에 광전 변환부(PD)가 배치될 수 있다. 광학 블랙 영역(OB)에서 제1 기판(1) 내에도 광전 변환부(PD)가 배치될 수 있다. 광전 변환부(PD)는 예를 들면 제1 도전형과 반대되는 제2 도전형의 불순물로 도핑될 수 있다. 제2 도전형은 예를 들면 N형일 수 있다. 광전 변환부(PD)에 도핑되어 형성된 N형의 불순물 영역은 이에 인접한 기판(1)의 P형의 불순물 영역과 PN접합을 이루어 포토다이오드를 제공할 수 있다. A photoelectric conversion unit (PD) may be disposed within the first substrate 1 in each of the unit pixels UP. A photoelectric conversion unit (PD) may also be disposed within the first substrate 1 in the optical black area OB. For example, the photoelectric conversion unit PD may be doped with impurities of a second conductivity type opposite to the first conductivity type. The second conductivity type may be, for example, N-type. The N-type impurity region formed by doping the photoelectric conversion unit PD may form a PN junction with the P-type impurity region of the adjacent substrate 1 to provide a photodiode.

각 단위 화소(UP)에서 제1 기판(1)의 제1 면(1a) 상에는 전송 게이트(TG)가 배치될 수 있다. 전송 게이트(TG)의 일부는 제1 기판(1) 내로 연장될 수 있다. 전송 게이트(TG)와 제1 기판(1) 사이에는 게이트 절연막(Gox)이 개재될 수 있다. 전송 게이트(TG)의 일측에서 제1 기판(1) 내에는 부유 확산 영역(FD)이 배치될 수 있다. 부유 확산 영역(FD)은 예를 들면 제2 도전형의 불순물이 도핑된 영역일 수 있다. A transfer gate TG may be disposed on the first surface 1a of the first substrate 1 in each unit pixel UP. A portion of the transfer gate TG may extend into the first substrate 1 . A gate insulating layer (Gox) may be interposed between the transfer gate (TG) and the first substrate (1). A floating diffusion region FD may be disposed in the first substrate 1 on one side of the transfer gate TG. For example, the floating diffusion region FD may be a region doped with impurities of a second conductivity type.

빛은 제1 기판(1)의 제2 면(1b)을 통해 제1 기판(1) 내로 입사될 수 있다. 즉, 이미지 센서(1000)는 후면 수광 이미지 센서일 수 있다. 입사된 빛에 의해 PN접합에서 전자-정공 쌍들이 생성될 수 있다. 이렇게 생성된 전자들은 광전 변환부(PD)로 이동될 수 있다. 전송 게이트(TG)에 전압을 인가하면 전자들은 부유 확산 영역(FD)으로 이동될 수 있다. Light may be incident into the first substrate 1 through the second surface 1b of the first substrate 1. That is, the image sensor 1000 may be a rear light-receiving image sensor. Electron-hole pairs can be created at the PN junction by incident light. The electrons generated in this way can be moved to the photoelectric conversion unit (PD). When a voltage is applied to the transfer gate (TG), electrons can move to the floating diffusion region (FD).

제1 면(1a)은 제1 층간 절연막(IL)으로 덮일 수 있다. 제1 층간 절연막(IL)과 제2 층간 절연막(110)은 접할 수 있다. 제1 층간 절연막(IL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 다공성 저유전막 중 적어도 하나를 포함하는 다층막으로 형성될 수 있다. 제1 층간 절연막(IL) 내부에 제1 연결 배선들(15)이 배치될 수 있다. 일 예로, 제1 연결 배선들(15)은 구리와 같은 금속을 포함할 수 있다. 제1 연결 배선들(15)은 제1 층간 절연막(IL) 내에 배치된 콘택 플러그들에 의하여 서로 연결될 수 있다. The first surface 1a may be covered with a first interlayer insulating layer IL. The first interlayer insulating film IL and the second interlayer insulating film 110 may be in contact with each other. The first interlayer insulating film IL may be formed as a multilayer film including at least one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and a porous low-k dielectric film. First connection wires 15 may be disposed inside the first interlayer insulating layer IL. As an example, the first connection wires 15 may include a metal such as copper. The first connection wires 15 may be connected to each other through contact plugs disposed in the first interlayer insulating layer IL.

제1 층간 절연막(IL1) 내에 콘택 플러그들이 제공될 수 있다. 콘택 플러그들은 화소 영역(APS)에서 제1 기판(1)의 제1 면(1a)에 제공되는 트랜지스터들과 연결될 수 있다. 일 예로, 콘택 플러그들은 부유 확산 영역(FD) 또는 전송 게이트(TG)와 연결될 수 있다. 콘택 플러그들은 제1 연결 배선들(15)과 다른 금속 물질로 형성될 수 있다. 일 예로, 콘택 플러그들은 텅스텐을 포함할 수 있다. 콘택 플러그들은 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물과 같은 도전성 금속 질화물을 포함하는 배리어층을 더 포함할 수 있다.Contact plugs may be provided in the first interlayer insulating layer IL1. The contact plugs may be connected to transistors provided on the first surface 1a of the first substrate 1 in the pixel area APS. As an example, the contact plugs may be connected to a floating diffusion region (FD) or a transmission gate (TG). The contact plugs may be formed of a different metal material from the first connection wires 15 . As an example, contact plugs may include tungsten. The contact plugs may further include a barrier layer including a conductive metal nitride such as titanium nitride, tantalum nitride, and tungsten nitride.

광학 블랙 영역(OB)에서 기판(1) 내부로 빛이 입사되지 않을 수 있다. 제2 소자 분리부(13)는 광학 블랙 영역(OB)에도 연장되어 제1 블랙 화소(UPO1)와 제2 블랙 화소(UPO2)를 분리할 수 있다. 제1 블랙 화소(UPO1)에서 제1 기판(1) 내에는 광전 변환부(PD)가 배치될 수 있다. 제2 블랙 화소(UPO2)에서 제1 기판(1) 내에는 광전 변환부(PD)가 존재하지 않을 수 있다. 제1 블랙 화소(UPO1)와 제2 블랙 화소(UPO2)에 모두 전송 게이트(TG)와 부유 확산 영역(FD)이 배치될 수 있다. 제1 블랙 화소(UPO1)는 빛이 차단된 광전 변환부(PD)로부터 발생될 수 있는 전하량을 감지하여 제1 기준 전하량을 제공할 수 있다. 제1 기준 전하량은 단위 화소들(UP)로부터 발생된 전하량을 계산할 때 상대적 기준 값이 될 수 있다. 제2 블랙 화소(UPO2)은 광전 변환부(PD)가 없는 상태에서 발생될 수 있는 전하량을 감지하여 제2 기준 전하량을 제공할 수 있다. 제2 기준 전하량은 공정 노이즈를 제거하는 정보로 사용될 수 있다. 도시하지는 않았지만, 제1 기판(1)의 제1 면(1a)에 리셋 트랜지스터들, 선택 트랜지스터들 및 소오스 팔로워 트랜지스터들이 배치될 수 있다. 제1 기판(1)의 제2 면(1b) 상에 후면 절연층(23) 및 식각 정지층(26)이 차례로 제공될 수 있다. 후면 절연층(23) 및 식각 정지층(26)은 이후 보다 상세히 설명된다. Light may not be incident into the substrate 1 from the optical black area (OB). The second element separator 13 may extend to the optical black area OB to separate the first black pixel UPO1 and the second black pixel UPO2. A photoelectric conversion unit (PD) may be disposed within the first substrate 1 in the first black pixel (UPO1). In the second black pixel UPO2, the photoelectric conversion unit PD may not exist in the first substrate 1. A transmission gate (TG) and a floating diffusion region (FD) may be disposed in both the first black pixel (UPO1) and the second black pixel (UPO2). The first black pixel (UPO1) may detect the amount of charge that may be generated from the photoelectric conversion unit (PD) in which light is blocked and provide a first reference amount of charge. The first reference charge amount may be a relative reference value when calculating the charge amount generated from unit pixels UP. The second black pixel (UPO2) can detect the amount of charge that can be generated in the absence of the photoelectric conversion unit (PD) and provide a second reference amount of charge. The second reference charge amount can be used as information to remove process noise. Although not shown, reset transistors, selection transistors, and source follower transistors may be disposed on the first surface 1a of the first substrate 1. A rear insulating layer 23 and an etch stop layer 26 may be sequentially provided on the second side 1b of the first substrate 1. The back insulating layer 23 and etch stop layer 26 are described in more detail later.

광학 블랙 영역(OB)에서, 식각 정지층(26) 상에 제1 금속 패턴(28)이 배치될 수 있다. 제1 금속 패턴(28)은 제1 기판(1) 내로 빛이 입사되는 것을 방지하는 광학 블랙 패턴의 일부일 수 있다. In the optical black area OB, the first metal pattern 28 may be disposed on the etch stop layer 26. The first metal pattern 28 may be part of an optical black pattern that prevents light from entering the first substrate 1.

화소 영역(APS)에서 식각 정지층(26) 상에는 차광 그리드 패턴(71)이 배치될 수 있다. 차광 그리드 패턴(71)은 제2 소자 분리부(13)와 중첩되며 평면적으로 격자 구조를 가질 수 있다. 차광 그리드 패턴(71)은 금속 및/또는 절연물질을 포함할 수 있다. 일 예로, 차광 그리드 패턴(71)은 유기물질을 포함하는 저굴절층을 포함할 수 있다. 저굴절 층은 컬러 필터들(CF1, CF2)보다 작은 굴절률을 가질 수 있다. 예를 들면 저굴절층은 약 1.3 이하의 굴절률을 가질 수 있다. A light blocking grid pattern 71 may be disposed on the etch stop layer 26 in the pixel area APS. The light-shielding grid pattern 71 overlaps the second device isolation portion 13 and may have a two-dimensional grid structure. The light blocking grid pattern 71 may include metal and/or an insulating material. As an example, the light blocking grid pattern 71 may include a low refractive index layer containing an organic material. The low refractive layer may have a smaller refractive index than the color filters CF1 and CF2. For example, the low refractive index layer may have a refractive index of about 1.3 or less.

화소 영역(APS)에서, 차광 그리드 패턴들(71) 사이에 컬러 필터들(CF1, CF2)이 배치될 수 있다. 컬러 필터들(CF1, CF2)은 각각 청색, 녹색, 적색 중 서로 다른 하나의 색을 가질 수 있다. 광학 블랙 영역(OB)에는 제1 금속 패턴(28) 상에 벌크 컬러 필터(CFB)가 배치될 수 있다. 벌크 컬러 필터(CFB)는 예를 들면 청색의 컬러 필터와 동일한 물질을 포함할 수 있다. 벌크 컬러 필터(CFB)는 광학 블랙 패턴의 일부일 수 있다. 제1 금속 패턴(28)과 벌크 컬러 필터(CFB) 사이에 보호 절연막(33)이 제공될 수 있다. 도시된 것과는 달리, 보호 절연막(33)은 컬러 필터들(CF1, CF2)과 식각 정지층(26) 사이로 연장될 수 있으나 이에 한정되지 않는다. 보호 절연막(33)은 고유전 물질과 같은 절연 물질을 포함할 수 있다. 예를 들어, 보호 절연막(33)은 알루미늄 산화물 또는 하프늄 산화물을 포함할 수 있다. In the pixel area APS, color filters CF1 and CF2 may be disposed between the light blocking grid patterns 71 . The color filters CF1 and CF2 may each have a different color among blue, green, and red. A bulk color filter (CFB) may be disposed on the first metal pattern 28 in the optical black area (OB). The bulk color filter (CFB) may include the same material as the blue color filter, for example. A bulk color filter (CFB) may be part of an optical black pattern. A protective insulating film 33 may be provided between the first metal pattern 28 and the bulk color filter (CFB). Unlike shown, the protective insulating film 33 may extend between the color filters CF1 and CF2 and the etch stop layer 26, but is not limited thereto. The protective insulating film 33 may include an insulating material such as a high dielectric material. For example, the protective insulating film 33 may include aluminum oxide or hafnium oxide.

도전 콘택(CA)이 광학 블랙 영역(OB) 상에 배치될 수 있다. 관통 전극(VS) 및 제1 캐핑 패턴(81)이 제1 기판(1)의 광학 블랙 영역(OB)에 배치될 수 있다. 도전 콘택(CA)은 광학 블랙 영역(OB) 상에 형성된 제1 리세스 영역(RC1) 내에 배치될 수 있다. 도전 콘택(CA)은 제1 리세스 영역(RC1) 내로 연장되는 제1 금속 패턴(28)의 일부와 제1 매립 도전 패턴(91)을 포함할 수 있다. 제1 매립 도전 패턴(91)은 제1 금속 패턴(28)과는 다른 금속 물질을 포함할 수 있다. 일 예로, 제1 매립 도전 패턴(91)은 알루미늄을 포함할 수 있다. 도전 콘택(CA)은 제2 소자 분리부(13)에 연결될 수 있다. 일 예로, 도전 콘택(CA)을 통하여 제2 소자 분리부(13)에 전압이 인가될 수 있다. A conductive contact (CA) may be disposed on the optical black area (OB). The through electrode VS and the first capping pattern 81 may be disposed in the optical black area OB of the first substrate 1. The conductive contact CA may be disposed in the first recess area RC1 formed on the optical black area OB. The conductive contact CA may include a portion of the first metal pattern 28 extending into the first recess region RC1 and the first buried conductive pattern 91 . The first buried conductive pattern 91 may include a metal material different from the first metal pattern 28 . As an example, the first buried conductive pattern 91 may include aluminum. The conductive contact CA may be connected to the second device isolation portion 13. As an example, voltage may be applied to the second device isolation unit 13 through the conductive contact CA.

관통 전극(VS)은 제2 리세스 영역(RC2) 내에 배치될 수 있다. 관통 전극(VS)은 제1 칩(CH1)을 관통하여 제2 칩(CH2)과 연결될 수 있다. 제2 리세스 영역(RC2)은 식각 정지층(26), 후면 절연층(23), 제1 기판(1) 및 제1 층간 절연막(IL)을 차례로 관통할 수 있다. 관통 전극(VS)은 제1 연결 배선(15) 및 제2 연결 배선(112)과 공통적으로 연결될 수 있다. 일 예로, 제2 리세스 영역(RC2)의 하면은 제1 연결 배선(15)을 노출하는 영역 및 제2 연결 배선(112)을 노출하는 영역을 포함할 수 있다. 이에 따라, 제2 리세스 영역(RC2)의 하면은 단차 구조를 가질 수 있다. The through electrode VS may be disposed in the second recess region RC2. The through electrode VS may penetrate the first chip CH1 and be connected to the second chip CH2. The second recess region RC2 may sequentially penetrate the etch stop layer 26, the rear insulating layer 23, the first substrate 1, and the first interlayer insulating layer IL. The through electrode VS may be commonly connected to the first connection wire 15 and the second connection wire 112. For example, the lower surface of the second recess area RC2 may include an area exposing the first connection wire 15 and an area exposing the second connection wire 112 . Accordingly, the lower surface of the second recess region RC2 may have a stepped structure.

관통 전극(VS)은 제2 리세스 영역(RC2) 내로 연장된 제1 금속 패턴(28)의 일부, 제2 리세스 영역(RC2) 내로 연장된 보호 절연막(33)의 일부, 및 나머지 영역을 채우는 제1 매립 패턴(83)을 포함할 수 있다. 제1 금속 패턴(28)의 일부는 제1 연결 배선(15) 및 제2 연결 배선(112)과 연결될 수 있다. 제1 매립 패턴(83)은 절연 물질을 포함할 수 있다. 일 예로, 제1 매립 패턴(83)은 실리콘 산화물을 포함할 수 있다. 제1 캐핑 패턴(81)은 제1 매립 패턴(83)의 상면 상에 배치될 수 있다. 제1 캐핑 패턴(81)의 하면은 아래로(일 예로, 제1 기판(1)을 향해) 볼록할 수 있다. 제1 캐핑 패턴(81)의 상면은 실질적으로 평평할 수 있다. 제1 캐핑 패턴(81)은 포토 레지스트 물질과 같은 절연성 폴리머를 포함할 수 있다.The through electrode VS includes a portion of the first metal pattern 28 extending into the second recess region RC2, a portion of the protective insulating film 33 extending into the second recess region RC2, and the remaining region. It may include a first buried pattern 83 to be filled. A portion of the first metal pattern 28 may be connected to the first connection wire 15 and the second connection wire 112. The first buried pattern 83 may include an insulating material. As an example, the first buried pattern 83 may include silicon oxide. The first capping pattern 81 may be disposed on the upper surface of the first filling pattern 83. The lower surface of the first capping pattern 81 may be convex downward (for example, toward the first substrate 1). The top surface of the first capping pattern 81 may be substantially flat. The first capping pattern 81 may include an insulating polymer such as a photoresist material.

연결 전극(VI) 및 패드 콘택(PA)이 패드 영역(PAD) 상에 배치될 수 있다. 연결 전극(VI)는 제4 리세스 영역(RC4) 내에 배치될 수 있다. 연결 전극(VI)은 제1 칩(CH1)을 관통하여 제2 칩(CH2)과 연결될 수 있다. 제4 리세스 영역(RC4)은 식각 정지층(26), 후면 절연층(23), 제1 기판(1) 및 제1 층간 절연막(IL)을 차례로 관통할 수 있다. 연결 전극(VI)은 제2 연결 배선(112)과 연결될 수 있다. 일 예로, 제4 리세스 영역(RC4)의 하면은 제2 연결 배선(112)을 노출할 수 있다. The connection electrode VI and the pad contact PA may be disposed on the pad area PAD. The connection electrode VI may be disposed in the fourth recess region RC4. The connection electrode VI may penetrate the first chip CH1 and be connected to the second chip CH2. The fourth recess region RC4 may sequentially penetrate the etch stop layer 26, the rear insulating layer 23, the first substrate 1, and the first interlayer insulating layer IL. The connection electrode VI may be connected to the second connection wire 112. For example, the lower surface of the fourth recess region RC4 may expose the second connection wire 112.

연결 전극(VI)은 제4 리세스 영역(RC4) 내로 연장되는 제2 금속 패턴(29)의 일부, 제4 리세스 영역(RC4) 내로 연장된 보호 절연막(33)의 일부, 및 나머지 영역을 채우는 제2 매립 패턴(84)을 포함할 수 있다. 제1 금속 패턴(28)과 제2 금속 패턴(29)은 광학 블랙 영역(OB)과 패드 영역(PAD) 사이에서 분리될 수 있다. The connection electrode VI includes a portion of the second metal pattern 29 extending into the fourth recess region RC4, a portion of the protective insulating film 33 extending into the fourth recess region RC4, and the remaining region. It may include a second buried pattern 84 to fill. The first metal pattern 28 and the second metal pattern 29 may be separated between the optical black area OB and the pad area PAD.

제2 매립 패턴(84)은 절연 물질을 포함할 수 있다. 일 예로, 제2 매립 패턴(84)은 실리콘 산화물을 포함할 수 있다. 제2 매립 패턴(84) 상에 제2 캐핑 패턴(82)이 제공될 수 있다. 제2 캐핑 패턴(82)의 하면은 아래로 볼록할 수 있다. 제2 캐핑 패턴(82)의 상면은 실질적으로 평평할 수 있다. 제2 캐핑 패턴(82)은 포토 레지스트 물질과 같은 절연성 폴리머를 포함할 수 있다.The second buried pattern 84 may include an insulating material. As an example, the second buried pattern 84 may include silicon oxide. A second capping pattern 82 may be provided on the second buried pattern 84 . The lower surface of the second capping pattern 82 may be convex downward. The top surface of the second capping pattern 82 may be substantially flat. The second capping pattern 82 may include an insulating polymer such as a photoresist material.

패드 콘택(PA)은 제3 리세스 영역(RC3) 내에 제공될 수 있다. 패드 콘택(PA)은 제3 리세스 영역(RC3) 내로 연장되는 제2 금속 패턴(29)의 일부와 제2 매립 도전 패턴(92)을 포함할 수 있다. 제2 매립 도전 패턴(92)은 제2 금속 패턴(29)과는 다른 금속 물질을 포함할 수 있다. 일 예로, 제2 매립 도전 패턴(92)은 알루미늄을 포함할 수 있다. 패드 콘택(PA) 및 연결 전극(VI)을 통하여 제2 칩(CH2)의 트랜지스터들(TR)에 전압이 인가될 수 있다. 일 예로, 패드 콘택(PA)은 칩 외부의 회로와 와이어 본딩 등으로 연결될 수 있다. The pad contact PA may be provided in the third recess area RC3. The pad contact PA may include a portion of the second metal pattern 29 extending into the third recess region RC3 and the second buried conductive pattern 92. The second buried conductive pattern 92 may include a different metal material from the second metal pattern 29 . As an example, the second buried conductive pattern 92 may include aluminum. Voltage may be applied to the transistors TR of the second chip CH2 through the pad contact PA and the connection electrode VI. As an example, the pad contact (PA) may be connected to a circuit outside the chip through wire bonding, etc.

화소 영역(APS)은 마이크로 렌즈층(ML)으로 덮일 수 있다. 광학 블랙 영역(OB)과 패드 영역(PAD) 상에도 마이크로 렌즈층(ML)이 제공될 수 있다. 마이크로 렌즈층(ML)은 패드 콘택(PA)을 덮지 않을 수 있다. 마이크로 렌즈층(ML)은 화소 영역(APS)의 각 단위 화소들(UP) 상에서 볼록 렌즈 형태를 가질 수 있다. 마이크로 렌즈층(ML)은 광학 블랙 영역(OB) 상에서는 평탄한 상면을 가질 수 있다. The pixel area (APS) may be covered with a micro lens layer (ML). A micro lens layer (ML) may also be provided on the optical black area (OB) and the pad area (PAD). The micro lens layer (ML) may not cover the pad contact (PA). The micro lens layer ML may have a convex lens shape on each unit pixel UP of the pixel area APS. The micro lens layer ML may have a flat top surface on the optical black area OB.

이하, 도2b, 도 3a 및 도 3b를 참조하여 관통 전극(VS), 후면 절연층(23) 및 식각 정지층(26)에 대하여 보다 상세하게 설명된다. Hereinafter, the through electrode VS, the back insulating layer 23, and the etch stop layer 26 will be described in more detail with reference to FIGS. 2B, 3A, and 3B.

후면 절연층(23)은 제1 기판(1)의 제2 면(1b)과 접할 수 있다. 후면 절연층(23)은 하부 반사방지(bottom antireflective coating(BARC))층일 수 있다. 일 예로, 후면 절연층(23)은 제1 기판(1) 상에 차례로 제공되는 고정 전하층(231), 굴절률 조절층(232), 캐핑층(233)을 포함할 수 있다. The rear insulating layer 23 may be in contact with the second surface 1b of the first substrate 1. The rear insulating layer 23 may be a bottom antireflective coating (BARC) layer. As an example, the rear insulating layer 23 may include a fixed charge layer 231, a refractive index adjustment layer 232, and a capping layer 233 that are sequentially provided on the first substrate 1.

고정 전하층(231)은 화학양론비 보다 부족한 양의 산소 또는 불소를 포함하는 금속산화막 또는 금속 불화막으로 이루어질 수 있다. 이로써 고정전하층은 음의 고정전하를 가질 수 있다. 고정 전하층(231)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 이트륨 및 란타노이드 중 적어도 하나의 금속을 포함하는 금속 산화물(metal oxide) 또는 금속 불화물(metal fluoride)로 이루어질 수 있다. 일 예로, 고정 전하층(231)은 알루미늄 산화막일 수 있다. 고정 전하층(231)의 주변에는 정공의 축적(hole accumulation)이 발생할 수 있다. 고정 전하층(231)에 의하여 이미지 센서의 암전류의 발생 및 화이트 스팟(white spot)을 효과적으로 감소시킬 수 있다. The fixed charge layer 231 may be made of a metal oxide film or a metal fluoride film containing oxygen or fluorine in an amount less than the stoichiometric ratio. As a result, the fixed charge layer can have a negative fixed charge. The fixed charge layer 231 is a metal oxide containing at least one metal of hafnium (Hf), zirconium (Zr), aluminum (Al), tantalum (Ta), titanium (Ti), yttrium, and lanthanoid. Alternatively, it may be made of metal fluoride. As an example, the fixed charge layer 231 may be an aluminum oxide film. Hole accumulation may occur around the fixed charge layer 231. The fixed charge layer 231 can effectively reduce the occurrence of dark current and white spots in the image sensor.

굴절률 조절층(232)은 제1 기판(1)의 제2 면(1b)으로 입사되는 광이 광전 변환부(PD)에 원활히 도달할 수 있도록 광의 경로를 조절할 수 있다. 굴절률 조절층(232)은 고굴절률층일 수 있다. 일 예로, 굴절률 조절층(232)은 제1 원소, 제2 원소 및 산소를 포함하는 산화막일 수 있다. 제1 원소는 금속 원소이고, 제2 원소는 금속 원소 또는 반도체 원소일 수 있다. 일 예로, 제1 원소는 티타늄일 수 있고, 제2 원소는 실리콘, 탄탈륨, 및 하프늄 중 적어도 하나일 수 있다. 굴절률 조절층(232)은 비정질일 수 있다.The refractive index adjustment layer 232 can adjust the path of light incident on the second surface 1b of the first substrate 1 so that it can smoothly reach the photoelectric conversion unit PD. The refractive index adjustment layer 232 may be a high refractive index layer. As an example, the refractive index adjustment layer 232 may be an oxide film containing a first element, a second element, and oxygen. The first element may be a metal element, and the second element may be a metal element or a semiconductor element. For example, the first element may be titanium, and the second element may be at least one of silicon, tantalum, and hafnium. The refractive index adjustment layer 232 may be amorphous.

제2 원소의 산화물의 전도 대역 최소값(conduction band minimum)은 제1 원소의 산화물의 전도 대역 최소값 보다 클 수 있다. 제2 원소의 산화물의 전자 친화도는 제1 원소의 산화물의 전자 친화도 보다 작을 수 있다.The conduction band minimum of the oxide of the second element may be greater than the minimum conduction band of the oxide of the first element. The electron affinity of the oxide of the second element may be smaller than the electron affinity of the oxide of the first element.

굴절률 조절층(232) 내의 제2 원소의 비율은 약 2at% 내지 약 6%일 수 있다. 굴절률 조절층(232) 내의 제2 원소의 비율이 2at% 미만인 경우 굴절률 조절층(232)과 접하는 관통 전극들(VS)을 통한 누설 전류가 증가될 수 있다. 굴절률 조절층(232) 내의 제2 원소의 비율이 6at% 를 초과하는 경우 굴절률 조절층(232)의 굴절률이 반사 방지층으로의 요구되는 수준보다 낮아질 수 있다. 450nm 파장에서, 굴절률 조절층(232)의 굴절률(n)은 약2.0 내지 약2.7일 수 있다. 450nm 파장에서, 굴절률 조절층(232)의 흡수계수(k)는 약 0.000001 내지 약 0.001일 수 있다. The ratio of the second element in the refractive index adjustment layer 232 may be about 2 at% to about 6%. If the ratio of the second element in the refractive index control layer 232 is less than 2 at%, leakage current through the through electrodes VS in contact with the refractive index control layer 232 may increase. If the ratio of the second element in the refractive index control layer 232 exceeds 6 at%, the refractive index of the refractive index control layer 232 may be lower than the level required for the anti-reflection layer. At a wavelength of 450 nm, the refractive index (n) of the refractive index adjustment layer 232 may be about 2.0 to about 2.7. At a wavelength of 450 nm, the absorption coefficient (k) of the refractive index adjustment layer 232 may be about 0.000001 to about 0.001.

캐핑층(233)은 굴절률 조절층(232) 및 고정 전하층(231) 보다 유전 상수가 낮은 층을 포함할 수 있다. 일 예로, 캐핑층(233)은 실리콘 산화물을 포함할 수 있다. The capping layer 233 may include a layer with a lower dielectric constant than the refractive index adjustment layer 232 and the fixed charge layer 231. As an example, the capping layer 233 may include silicon oxide.

고정 전하층(231)의 두께(t1)는 굴절률 조절층(232)의 두께(t2) 보다 작을 수 있다. 캐핑층(233)의 두께(t3)는 굴절률 조절층(232)의 두께(t2) 보다 클 수 있다. 일 예로 굴절률 조절층(232)의 두께(t2)는 고정 전하층(231)의 두께(t1)의 약 2배 내지 약 4배일 수 있다. 캐핑층(233)의 두께(t3)는 굴절률 조절층(232)의 두께(t2)의 약 1.5배 내지 약3배일 수 있다. The thickness (t1) of the fixed charge layer 231 may be smaller than the thickness (t2) of the refractive index adjustment layer 232. The thickness t3 of the capping layer 233 may be greater than the thickness t2 of the refractive index adjustment layer 232. For example, the thickness (t2) of the refractive index adjustment layer 232 may be about 2 to about 4 times the thickness (t1) of the fixed charge layer 231. The thickness t3 of the capping layer 233 may be about 1.5 to about 3 times the thickness t2 of the refractive index adjustment layer 232.

식각 정지층(26)은 캐핑층(233) 보다 유전 상수가 높은 물질을 포함할 수 있다. 일 예로, 식각 정지층(26)은 하프늄 산화막을 포함할 수 있다. The etch stop layer 26 may include a material with a higher dielectric constant than the capping layer 233. As an example, the etch stop layer 26 may include a hafnium oxide film.

관통 전극(VS)은 도 2b에 도시된 것과 같이 복수 개가 제공될 수 있다. 일 예로, 관통 전극(VS)은 제1 관통 전극(VS1) 및 제2 관통 전극(VS2)을 포함할 수 있다. 제1 관통 전극(VS1)의 제1 금속 패턴(28c)은 제2 관통 전극(VS2)의 제1 금속 패턴(28d)과 분리되어 있으나, 굴절률 조절층(232)을 통하여 서로 연결될 수 있다. 이 경우, 굴절률 조절층(232)과 제1 금속 패턴들(28c, 28d) 사이의 포텐셜 배리어가 낮다면 굴절률 조절층(232)을 통한 누설 전류가 증가될 수 있다. 특히, 굴절률 조절층(232)과 제1 금속 패턴(28)이 동일한 금속 원소를 포함하는 경우 누설 전류가 증가될 수 있다. A plurality of penetrating electrodes VS may be provided as shown in FIG. 2B. As an example, the through electrode VS may include a first through electrode VS1 and a second through electrode VS2. The first metal pattern 28c of the first through electrode VS1 is separated from the first metal pattern 28d of the second through electrode VS2, but may be connected to each other through the refractive index adjustment layer 232. In this case, if the potential barrier between the refractive index adjustment layer 232 and the first metal patterns 28c and 28d is low, leakage current through the refractive index adjustment layer 232 may increase. In particular, when the refractive index adjustment layer 232 and the first metal pattern 28 include the same metal element, leakage current may increase.

본 발명의 실시예들에 따르면, 굴절률 조절층(232)에 제2 원소를 추가하여 굴절률 조절층(232)과 제1 금속 패턴(28) 사이의 포텐셜 배리어를 증가시켜 누설전류를 완화시킴과 동시에, 굴절률 조절층(232)의 굴절률을 유지하여 높은 양자 효율을 유지할 수 있다. According to embodiments of the present invention, a second element is added to the refractive index control layer 232 to increase the potential barrier between the refractive index control layer 232 and the first metal pattern 28 to alleviate leakage current. , high quantum efficiency can be maintained by maintaining the refractive index of the refractive index adjustment layer 232.

제1 금속 패턴(28)은 TiN, TaN, WN과 같은 금속 질화막, 티타늄층, 텅스텐층 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 금속 패턴(28)은 티타늄층 및 텅스텐층이 차례로 적층된 구조일 수 있다. 다른 실시예에 있어서, 제1 금속 패턴(28)은 금속 질화막층(28b) 및 금속층(28a)을 포함할 수 있다. 일 예로, 금속 질화막층(28b)은 TiN층일 수 있고, 금속층(28a)은 티타늄층과 텅스텐층이 차례로 적층된 구조일 수 있다.The first metal pattern 28 may include at least one of a metal nitride film such as TiN, TaN, or WN, a titanium layer, or a tungsten layer. As an example, the first metal pattern 28 may have a structure in which a titanium layer and a tungsten layer are sequentially stacked. In another embodiment, the first metal pattern 28 may include a metal nitride layer 28b and a metal layer 28a. For example, the metal nitride layer 28b may be a TiN layer, and the metal layer 28a may have a structure in which a titanium layer and a tungsten layer are sequentially stacked.

도 4 내지 도 9는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 순차적으로 나타내는 도면들로 도 1의 A-A'선에 따른 단면도들이다.FIGS. 4 to 9 are cross-sectional views taken along line A-A' of FIG. 1 sequentially showing a method of manufacturing an image sensor according to embodiments of the present invention.

도 4를 참조하면, 제1 칩(CH1)을 제조한다. 화소 영역(APS), 광학 블랙 영역(OB) 및 패드 영역(PAD)을 포함하는 제1 기판(1)에 이온주입 공정 등을 진행하여 광전 변환부(PD)를 형성한다. 제1 기판(1)의 제1 면(1a)에 제1 소자 분리부(5)를 형성하여 활성 영역들을 정의한다. 제1 소자 분리부(5)는 STI(Shallow Trench Isolation) 공정으로 형성될 수 있다. 제1 소자 분리부(5)와 제1 기판(1)의 일부를 식각하여 트렌치들(3)을 형성한다. 화소 영역(APS)과 광학 블랙 영역(OB)에서 트렌치들(3)은 단위 화소들(UP)과 블랙 화소들(UPO1, UPO2)을 한정할 수 있다. 패드 영역(PAD)에는 트렌치들(3)이 형성되지 않을 수 있다. Referring to FIG. 4, the first chip CH1 is manufactured. An ion implantation process is performed on the first substrate 1 including the pixel area (APS), the optical black area (OB), and the pad area (PAD) to form a photoelectric conversion unit (PD). A first device isolation portion 5 is formed on the first surface 1a of the first substrate 1 to define active regions. The first device isolation portion 5 may be formed through a Shallow Trench Isolation (STI) process. The first device isolation portion 5 and a portion of the first substrate 1 are etched to form trenches 3. In the pixel area APS and the optical black area OB, the trenches 3 may define unit pixels UP and black pixels UPO1 and UPO2. The trenches 3 may not be formed in the pad area PAD.

제1 기판(1)의 제1 면(1a)의 전면 상에 분리 절연막(7)을 콘포말하게 형성하고 도전물질로 트렌치들(3)을 채운 후에 에치백 공정을 진행하여 트렌치들(3) 안에 각각 도전 패턴들(9)을 형성한다. 도전 패턴들(9) 상에 매립 절연 패턴들(11)을 형성하고 제1 면(1a) 상의 분리 절연막(7)을 제거하고 제1 면(1a)을 노출시킬 수 있다. 그 결과, 도전 패턴들(9), 분리 절연막(7) 및 매립 절연 패턴들(11)을 포함하는 제2 소자 분리부(13)가 형성될 수 있다. After conformally forming the isolation insulating film 7 on the entire first surface 1a of the first substrate 1 and filling the trenches 3 with a conductive material, an etch-back process is performed to form the trenches 3. Conductive patterns 9 are formed inside each. Buried insulating patterns 11 may be formed on the conductive patterns 9 and the isolation insulating film 7 on the first side 1a may be removed to expose the first side 1a. As a result, the second device isolation portion 13 including the conductive patterns 9, the isolation insulating film 7, and the buried insulating patterns 11 may be formed.

제1 기판(1)의 제1 면(1a)에 게이트 절연막(Gox), 전송 게이트(TG), 부유 확산 영역(FD), 및 제1 층간 절연막(IL)을 형성할 수 있다. 제1 층간 절연막(IL) 내에는 제1 연결 배선(15)이 형성될 수 있다. 일 예로, 제1 연결 배선들(15)은 구리를 포함할 수 있다. 제1 연결 배선들(15) 사이를 연결하는 중간 콘택들이 형성될 수 있다. A gate insulating layer (Gox), a transfer gate (TG), a floating diffusion region (FD), and a first interlayer insulating layer (IL) may be formed on the first surface 1a of the first substrate 1. A first connection wire 15 may be formed within the first interlayer insulating film IL. As an example, the first connection wires 15 may include copper. Intermediate contacts connecting the first connection wires 15 may be formed.

도 5를 참조하면, 제2 칩(CH2)을 준비한 후, 제1 칩(CH1)을 뒤집어 제2 칩(CH2)에 부착할 수 있다. 제1 층간 절연막(IL)이 제2 층간 절연막(110)과 접하도록 위치시킨 후, 열압착 공정 등을 진행하여 제2 칩(CH2) 상에 제1 칩(CH1)을 본딩할 수 있다. Referring to FIG. 5, after preparing the second chip (CH2), the first chip (CH1) can be turned over and attached to the second chip (CH2). After the first interlayer insulating film IL is placed in contact with the second interlayer insulating film 110, the first chip CH1 can be bonded to the second chip CH2 by performing a thermal compression process.

도 6을 참조하면, 도 5의 상태에서 제1 기판(1)의 제2 면(1b)에 대하여 그라인딩 공정을 진행하여 제1 기판(1)의 두께를 줄일 수 있다. 이때, 제2 소자 분리부(13)의 도전 패턴(9)이 노출될 수 있다. 제1 기판(1)의 제2 면(1b) 상에 후면 절연층(23)을 증착할 수 있다. Referring to FIG. 6, the thickness of the first substrate 1 can be reduced by performing a grinding process on the second surface 1b of the first substrate 1 in the state of FIG. 5. At this time, the conductive pattern 9 of the second device isolation portion 13 may be exposed. A back insulating layer 23 may be deposited on the second side 1b of the first substrate 1.

후면 절연층(23)의 증착 공정은 도 3a 및 도 3b를 참조하여 설명된 고정 전하층(231), 굴절률 조절층(232), 및 캐핑층(233)을 차례로 형성하는 공정을 포함할 수 있다. 고정 전하층(231)은 화학 기상 증착 또는 원자층 증착으로 형성될 수 있다. The deposition process of the rear insulating layer 23 may include a process of sequentially forming the fixed charge layer 231, the refractive index adjustment layer 232, and the capping layer 233 described with reference to FIGS. 3A and 3B. . The fixed charge layer 231 may be formed by chemical vapor deposition or atomic layer deposition.

굴절률 조절층(232)은 원자층 증착 공정으로 형성될 수 있다. 일 예로, 굴절률 조절층(232)의 형성은 제1 원소와 산소를 주입하는 제1 단계, 및 제2 원소와 산소를 주입하는 제2 단계를 포함하고, 제1 단계와 제2 단계의 사이클 비율을 조정하여 굴절률 조절층(232) 내의 제2 원소의 비율을 조절할 수 있다. 일 예로, 제1 단계와 제2 단계의 사이클 비율은 8:1 내지 12:1일 수 있다. The refractive index adjustment layer 232 may be formed through an atomic layer deposition process. For example, the formation of the refractive index adjustment layer 232 includes a first step of injecting a first element and oxygen, and a second step of injecting a second element and oxygen, and the cycle ratio of the first step and the second step is The ratio of the second element in the refractive index control layer 232 can be adjusted by adjusting . For example, the cycle ratio of the first stage and the second stage may be 8:1 to 12:1.

일 예로, 제1 원소는 티타늄일 수 있고, 제2 원소는 실리콘, 탄탈륨, 및 하프늄 중 적어도 하나일 수 있다. 제2 원소는 굴절률 조절층(232)의 결정도를 낮춰 실질적으로 비정질 상태를 유지할 수 있도록 한다. 굴절률 조절층(232)이 비정질로 형성됨에 따라 굴절률 조절층(232)을 통한 누설 전류가 낮아질 수 있다. 굴절률 조절층(232)이 증착된 후, 증착 온보다 높은 온도에서 열처리 공정이 수행될 수 있다. 열처리 공정은 약 200℃ 내지 약400℃에서 수행될 수 있다. 열처리 공정은 수소 어닐링 또는 산소 플라즈마 처리일 수 있다. For example, the first element may be titanium, and the second element may be at least one of silicon, tantalum, and hafnium. The second element lowers the crystallinity of the refractive index adjustment layer 232 to maintain a substantially amorphous state. As the refractive index control layer 232 is formed as amorphous, leakage current through the refractive index control layer 232 may be lowered. After the refractive index adjustment layer 232 is deposited, a heat treatment process may be performed at a temperature higher than the deposition temperature. The heat treatment process may be performed at about 200°C to about 400°C. The heat treatment process may be hydrogen annealing or oxygen plasma treatment.

캐핑층(233)이 굴절률 조절층(232) 상에 형성될 수 있다. 캐핑층(233)은 화학 기상 증착으로 형성될 수 있다. 캐핑층(233)의 증착 온도는 굴절률 조절층(232)의 증착 온도보다 높을 수 있다. 일 예로, 캐핑층(233)의 증착 온도는 300℃ 내지 400℃일 수 있다. A capping layer 233 may be formed on the refractive index adjustment layer 232. The capping layer 233 may be formed by chemical vapor deposition. The deposition temperature of the capping layer 233 may be higher than the deposition temperature of the refractive index adjustment layer 232. As an example, the deposition temperature of the capping layer 233 may be 300°C to 400°C.

후면 절연층(23) 상에 식각 정지층(26)을 형성할 수 있다. 식각 정지층(26)은 캐핑층(233) 보다 유전 상수가 높은 물질로 형성될 수 있다. 일 예로, 식각 정지층(26)은 하프늄 산화막을 포함할 수 있다. An etch stop layer 26 may be formed on the rear insulating layer 23. The etch stop layer 26 may be formed of a material with a higher dielectric constant than the capping layer 233. As an example, the etch stop layer 26 may include a hafnium oxide film.

도 7을 참조하면, 광학 블랙 영역(OB)에 제1 리세스 영역(RC1) 및 제2 리세스 영역(RC2)을 형성하고, 패드 영역(PAD)에 제3 리세스 영역(RC3) 및 제4 리세스 영역(RC4)을 형성할 수 있다. 제1 내지 제4 리세스 영역들(RC1-RC4)의 형성은 적어도 1회의 건식 식각 공정을 포함할 수 있다. 일 예로, 제1 리세스 영역(RC1)과 제3 리세스 영역(RC3)이 함께 형성되고, 제2 리세스 영역(RC2)과 제4 리세스 영역(RC4)이 함께 형성될 수 있다. 이와는 달리 제1 내지 제4 리세스 영역들(RC1-RC4)은 동일한 식각 공정으로 형성될 수 있다. 제2 리세스 영역(RC2) 및 제4 리세스 영역(RC4)은 제1 연결 배선(15) 또는 제2 연결 배선(112) 중 적어도 하나를 노출할 수 있다. Referring to FIG. 7, a first recess area (RC1) and a second recess area (RC2) are formed in the optical black area (OB), and a third recess area (RC3) and a second recess area (RC3) are formed in the pad area (PAD). 4 A recess area (RC4) can be formed. Formation of the first to fourth recess regions RC1 to RC4 may include at least one dry etching process. For example, the first recess area RC1 and the third recess area RC3 may be formed together, and the second recess area RC2 and the fourth recess area RC4 may be formed together. In contrast, the first to fourth recess regions RC1 - RC4 may be formed through the same etching process. The second recess area RC2 and the fourth recess area RC4 may expose at least one of the first connection wire 15 or the second connection wire 112 .

도 8을 참조하면, 금속층을 콘포멀하게 증착한 후 패터닝하여, 제1 금속 패턴(28) 및 제2 금속 패턴(29)을 형성할 수 있다. 일 예로, 제1 금속 패턴(28) 및 제2 금속 패턴(29)의 형성은 티타늄 질화막, 티타늄막 및 텅스텐막을 차례로 증착하는 것을 포함할 수 있다. 화소 영역(APS)에 차광 그리드 패턴(71)이 형성될 수 있다. 차광 그리드 패턴(71)의 형성은 식각 정지층(26)을 이용한 패터닝 공정을 포함할 수 있다. Referring to FIG. 8, a metal layer may be conformally deposited and then patterned to form a first metal pattern 28 and a second metal pattern 29. For example, forming the first metal pattern 28 and the second metal pattern 29 may include sequentially depositing a titanium nitride film, a titanium film, and a tungsten film. A light blocking grid pattern 71 may be formed in the pixel area APS. Formation of the light-shielding grid pattern 71 may include a patterning process using the etch stop layer 26.

제1 리세스 영역(RC1)을 채우는 제1 매립 도전 패턴(91) 및 제2 리세스 영역(RC2)을 채우는 제2 매립 도전 패턴(92)이 형성될 수 있다. 제1 매립 도전 패턴(91) 및 제2 매립 도전 패턴(92)의 형성은 제1 금속 패턴(28)과는 다른 금속 물질로 형성될 수 있다. 일 예로, 제1 매립 도전 패턴(91)과 제2 매립 도전 패턴(92)은 스퍼터링 공정으로 형성될 수 있다. 제1 매립 도전 패턴(91)과 제2 매립 도전 패턴(92)이 형성되기 이전에, 제2 리세스 영역(RC2)과 제4 리세스 영역(RC4)은 별도의 절연층으로 채워져 그 내부에 도전 물질이 형성되지 않을 수 있다. 이후 상기 절연층은 제거될 수 있다.A first buried conductive pattern 91 filling the first recess area RC1 and a second buried conductive pattern 92 filling the second recess area RC2 may be formed. The first buried conductive pattern 91 and the second buried conductive pattern 92 may be formed of a different metal material from the first metal pattern 28 . For example, the first buried conductive pattern 91 and the second buried conductive pattern 92 may be formed through a sputtering process. Before the first buried conductive pattern 91 and the second buried conductive pattern 92 are formed, the second recess area RC2 and the fourth recess area RC4 are filled with a separate insulating layer and insulated therein. Conductive material may not be formed. The insulating layer can then be removed.

도 9를 참조하여, 제1 기판(1)의 제2 면(1b)의 전면 상에 보호 절연막(33)을 콘포말하게 형성할 수 있다. 보호 절연막(33)은 제2 리세스 영역(RC2)과 제4 리세스 영역(RC4) 내로 연장될 수 있다. 보호 절연막(33) 알루미늄 산화물 또는 하프늄 산화물로 형성될 수 있다. 보호 절연막(33)의 일부가 제거되어 제2 매립 도전 패턴(92)이 노출될 수 있다. 제2 매립 도전 패턴(92)의 노출은 본 단계에서 수행될 수 있으나, 이와는 달리 이하 설명될 마이크로 렌즈층(ML)이 형성된 후 수행될 수 있다.Referring to FIG. 9, a protective insulating film 33 may be formed conformally on the entire second surface 1b of the first substrate 1. The protective insulating film 33 may extend into the second recess area RC2 and the fourth recess area RC4. The protective insulating film 33 may be formed of aluminum oxide or hafnium oxide. A portion of the protective insulating film 33 may be removed to expose the second buried conductive pattern 92. Exposure of the second buried conductive pattern 92 may be performed in this step, but alternatively, it may be performed after the micro lens layer ML, which will be described below, is formed.

제2 리세스 영역(RC2)을 채우는 제1 매립 패턴(83) 및 제4 리세스 영역(RC4)을 채우는 제2 매립 패턴(84)이 형성될 수 있다. 일 예로, 제2 리세스 영역(RC2) 및 제4 리세스 영역(RC4)을 채우는 절연층이 형성된 후 패터닝 공정이 수행될 수 있다. 제1 캐핑 패턴(81) 및 제2 캐핑 패턴(82)이 각각 제1 매립 패턴(83) 및 제2 매립 패턴(84) 상에 형성될 수 있다. A first buried pattern 83 filling the second recess area RC2 and a second buried pattern 84 filling the fourth recess area RC4 may be formed. For example, a patterning process may be performed after an insulating layer filling the second recess region RC2 and the fourth recess region RC4 is formed. The first capping pattern 81 and the second capping pattern 82 may be formed on the first filling pattern 83 and the second filling pattern 84, respectively.

도 2a를 다시 참조하여, 컬러 필터들(CF1, CF2)과 벌크 컬러 필터(CFB)를 형성할 수 있다. 벌크 컬러 필터(CFB)는 청색의 컬러 필터를 형성할 때 함께 형성할 수 있다. 컬러 필터들(CF1, CF2)과 벌크 컬러 필터(CFB) 상에 마이크로 렌즈층(ML)을 형성할 수 있다. 마이크로 렌즈층(ML)은 화소 영역(APS) 및 광학 블랙 영역(OB)에 형성될 수 있다. 제2 매립 도전 패턴(92)을 덮는 보호 절연막(33)의 일부 및 마이크로 렌즈층(ML)의 일부는 제거될 수 있다.Referring again to FIG. 2A, color filters CF1 and CF2 and bulk color filter CFB may be formed. A bulk color filter (CFB) can be formed together when forming a blue color filter. A micro lens layer (ML) may be formed on the color filters CF1 and CF2 and the bulk color filter (CFB). The micro lens layer ML may be formed in the pixel area APS and the optical black area OB. A portion of the protective insulating film 33 covering the second buried conductive pattern 92 and a portion of the micro lens layer ML may be removed.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 또한, 본 발명의 실시예들은 설명된 개별 실시예들 이외에, 개별 실시예들의 구성들이 서로 결합, 교환 및 변형된 실시예들을 포함할 수 있다. Above, embodiments of the present invention have been described with reference to the attached drawings, but those skilled in the art will understand that the present invention can be implemented in other specific forms without changing the technical idea or essential features. You will understand that it exists. Therefore, the embodiments described above should be understood as illustrative in all respects and not restrictive. Additionally, embodiments of the present invention, in addition to the individual embodiments described, may include embodiments in which components of the individual embodiments are combined, exchanged, or modified with each other.

Claims

A first chip including a first substrate including photoelectric conversion units and a back insulating layer covering a first side of the first substrate; and
Comprising a second chip that is in contact with the first chip and includes circuits for driving the first chip,
The back insulating layer includes a fixed charge layer, a refractive index adjustment layer, and a capping layer sequentially disposed on the first side of the first substrate,
The refractive index adjustment layer includes a first element, a second element, and oxygen,
An image sensor wherein the minimum conduction band of the oxide of the second element is greater than the minimum value of the conduction band of the oxide of the first element.

According to claim 1,
The image sensor wherein the refractive index adjustment layer is amorphous.

According to claim 1,
The image sensor further includes a penetrating electrode that penetrates the first chip and is connected to the second chip,
The first chip further includes a first connection wire provided on the second side of the first substrate and disposed in the first interlayer insulating film,
The second chip includes a second substrate and a second connection wire provided between the second substrate and the first interlayer insulating film and disposed in the second interlayer insulating film,
An image sensor wherein a lower surface of the through electrode is commonly connected to an upper surface of one of the first connection wires and an upper surface of one of the second connection wires.

According to clause 3,
The through electrode includes a first through electrode and a second through electrode,
The image sensor wherein the refractive index adjustment layer is commonly connected to a sidewall of the first through electrode and a sidewall of the second through electrode.

According to clause 3,
An image sensor wherein a sidewall of the penetrating electrode is in contact with the refractive index adjustment layer.

According to clause 5,
The through electrode includes a first metal layer and a first metal nitride layer,
The first metal nitride layer is in contact with the refractive index adjustment layer.

According to clause 3,
An image sensor wherein the penetrating electrode penetrates the back insulating layer.

According to clause 3,
The first chip includes a pixel area, a pad area, and an optical black area between the pixel area and the pad area,
An image sensor wherein the penetrating electrode is provided in the optical black area.

According to claim 1,
The image sensor wherein the electron affinity of the oxide of the second element is smaller than the electron affinity of the oxide of the first element.

According to claim 1,
The image sensor wherein the ratio of the second element in the refractive index adjustment layer is about 2at% to about 6%.