KR20240051783A - Low power flip-flop - Google Patents

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KR20240051783A
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강병곤
이달희
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삼성전자주식회사
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Abstract

저전력 플립플롭이 개시된다. 데이터 입력 신호, 스캔 입력 신호 및 스캔 인에이블 신호를 수신하고 클락 신호에 응답하여 출력 신호를 생성하는 플립플롭으로서, 멀티플렉서, 제1 AOI 게이트 회로, 제2 AOI 게이트 회로, 및 제1 인버터 회로를 포함하고, 데이터 입력 신호, 스캔 입력 신호 및 스캔 인에이블 신호를 수신하고 내부 신호 및 반전된 내부 신호를 출력하는 마스터 섹션, 제3 AOI 게이트 회로, 제4 AOI 게이트 회로 및 제2 인버터 회로를 포함하고, 내부 신호를 수신하여 출력 신호를 생성하는 슬레이브 섹션, 및 스캔 인에이블 신호를 반전한 반전된 스캔 인이에블 신호를 생성하는 제3 인버터 회로를 포함하고, 마스터 섹션 및 슬레이브 섹션에 포함된 제1 내지 제4 AOI 게이트 회로는 클락 신호를 수신한다.A low-power flip-flop is disclosed. A flip-flop that receives a data input signal, a scan input signal, and a scan enable signal and generates an output signal in response to a clock signal, comprising a multiplexer, a first AOI gate circuit, a second AOI gate circuit, and a first inverter circuit. and a master section that receives a data input signal, a scan input signal, and a scan enable signal and outputs an internal signal and an inverted internal signal, a third AOI gate circuit, a fourth AOI gate circuit, and a second inverter circuit, It includes a slave section that receives an internal signal and generates an output signal, and a third inverter circuit that inverts the scan enable signal and generates an inverted scan enable signal, and includes the first to second sections included in the master section and the slave section. The fourth AOI gate circuit receives a clock signal.

Description

저전력 플립플롭 회로{LOW POWER FLIP-FLOP}Low power flip-flop circuit {LOW POWER FLIP-FLOP}

본 개시의 기술적 사상은 플립플롭에 관한 것으로서, 상세하게는 저전력 플립플롭에 관한 것이다.The technical idea of the present disclosure relates to flip-flops, and more specifically, to low-power flip-flops.

스마트폰, 태블릿 PC(tablet PC)와 같은 모바일 기기들은 저전력 설계를 필요로 한다. 모바일 기기들 내부의 프로세서에서 플립플롭은 높은 비중을 차지하고 있으므로, 플립플롭의 전력 소모를 줄이는 것이는 것이 모바일 기기를 저전력으로 구동하기 위한 하나의 해결책이 될 수 있다.Mobile devices such as smartphones and tablet PCs require low-power designs. Since flip-flops occupy a high proportion of processors inside mobile devices, reducing the power consumption of flip-flops can be one solution for running mobile devices with low power.

플립플롭은 데이터의 변화가 크지 않아도 클럭의 로직 레벨 천이에 따라 전력을 소모할 수 있다. 이러한 플립플롭의 특성은 특히 스위칭 액티비티가 작은 시스템에서 전력 소모에 큰 영향을 미칠 수 있다. 따라서 데이터의 변화가 거의 없는 경우에 플립플롭에서 소모되는 전력을 줄이기 위한 방법이 요구된다.Flip-flops can consume power according to the logic level transition of the clock even if the data change is not large. These flip-flop characteristics can have a significant impact on power consumption, especially in systems with small switching activity. Therefore, a method to reduce the power consumed by the flip-flop when there is little change in data is required.

본 개시의 기술적 사상이 해결하려는 과제는, 전력 소모를 감소시킨 저전력 플립플롭을 제공하는 데 있다.The problem that the technical idea of the present disclosure seeks to solve is to provide a low-power flip-flop with reduced power consumption.

상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 플립플롭은, 데이터 입력 신호, 스캔 입력 신호 및 스캔 인에이블 신호를 수신하고 클락 신호에 응답하여 출력 신호를 생성하는 플립플롭으로서, 멀티플렉서, 제1 AOI 게이트 회로, 제2 AOI 게이트 회로, 및 제1 인버터 회로를 포함하고, 데이터 입력 신호, 스캔 입력 신호 및 스캔 인에이블 신호를 수신하고 내부 신호 및 반전된 내부 신호를 출력하는 마스터 섹션, 제3 AOI 게이트 회로, 제4 AOI 게이트 회로 및 제2 인버터 회로를 포함하고, 내부 신호를 수신하여 출력 신호를 생성하는 슬레이브 섹션, 및 스캔 인에이블 신호를 반전한 반전된 스캔 인이에블 신호를 생성하는 제3 인버터 회로를 포함하고, 마스터 섹션 및 슬레이브 섹션에 포함된 제1 내지 제4 AOI 게이트 회로는 클락 신호를 수신한다.In order to achieve the above object, a flip-flop according to one aspect of the technical idea of the present disclosure is a flip-flop that receives a data input signal, a scan input signal, and a scan enable signal and generates an output signal in response to a clock signal. As, it includes a multiplexer, a first AOI gate circuit, a second AOI gate circuit, and a first inverter circuit, and receives a data input signal, a scan input signal, and a scan enable signal and outputs an internal signal and an inverted internal signal. A slave section including a master section, a third AOI gate circuit, a fourth AOI gate circuit, and a second inverter circuit, receiving an internal signal to generate an output signal, and an inverted scan enable signal that inverts the scan enable signal. It includes a third inverter circuit that generates a signal, and the first to fourth AOI gate circuits included in the master section and the slave section receive a clock signal.

상기와 같은 목적을 달성하기 위하여 플립플롭은, 데이터 입력 신호, 스캔 입력 신호 및 스캔 인에이블 신호를 수신하고 클락 신호에 응답하여 출력 신호를 생성하는 플립플롭으로서, 멀티플렉서, 제1 OAI 게이트 회로, 제2 OAI 게이트 회로, 및 제1 인버터 회로를 포함하고, 데이터 입력 신호, 스캔 입력 신호 및 스캔 인에이블 신호를 수신하고 내부 신호 및 반전된 내부 신호를 출력하는 마스터 섹션, 제3 OAI 게이트 회로, 제4 OAI 게이트 회로 및 제2 인버터 회로를 포함하고, 내부 신호를 수신하여 출력 신호를 생성하는 슬레이브 섹션, 스캔 인에이블 신호를 반전한 반전된 스캔 인이에블 신호를 생성하는 제3 인버터 회로, 및 클락 신호를 반전한 반전된 클락 신호를 생성하는 제4 인버터 회로를 포함하고, 마스터 섹션 및 슬레이브 섹션에 포함된 제1 내지 제4 OAI 게이트 회로는 반전된 클락 신호를 수신할 수 있다.In order to achieve the above purpose, the flip-flop is a flip-flop that receives a data input signal, a scan input signal, and a scan enable signal and generates an output signal in response to a clock signal, including a multiplexer, a first OAI gate circuit, and a first OAI gate circuit. 2 OAI gate circuits, and a master section comprising a first inverter circuit, receiving a data input signal, a scan input signal and a scan enable signal and outputting an internal signal and an inverted internal signal, a third OAI gate circuit, a fourth A slave section including an OAI gate circuit and a second inverter circuit, receiving an internal signal to generate an output signal, a third inverter circuit for generating an inverted scan enable signal by inverting the scan enable signal, and a clock signal. It includes a fourth inverter circuit that generates an inverted clock signal, and the first to fourth OAI gate circuits included in the master section and the slave section can receive the inverted clock signal.

상기와 같은 목적을 달성하기 위하여 플립플롭은, 복수의 1-비트 플립플롭들을 포함하는 멀티 비트 플립플롭으로서, 복수의 1-비트 플립플롭들은 각각 마스터 섹션 및 슬레이브 섹션을 포함하는 제1 플립플롭 및 제2 플립플롭을 포함하고, 마스터 섹션은 데이터 입력 신호, 스캔 입력 신호, 스캔 인에이블 신호 및 반전된 스캔 인에이블 신호를 수신하고, 클락 신호 또는 반전된 클락 신호에 응답하여 제1 내부 신호를 생성하는 제1 마스터 스테이지, 제1 내부 신호를 수신하고, 클락 신호 또는 반전된 클락 신호에 응답하여 제2 내부 신호를 생성하는 제2 마스터 스테이지, 및 제2 내부 신호를 수신하고, 제2 내부 신호를 반전시켜 제3 내부 신호를 생성하는 제3 마스터 스테이지를 포함하고, 슬레이브 섹션은 제2 내부 신호를 수신하고, 클락 신호 또는 반전된 클락 신호에 응답하여 제4 내부 신호를 생성하는 제1 슬레이브 스테이지, 제3 내부 신호를 수신하고, 클락 신호 또는 반전된 클락 신호에 응답하여 제5 내부 신호를 생성하는 제2 슬레이브 스테이지, 및 제4 내부 신호를 수신하고, 제4 내부 신호를 반전하여 출력 신호를 생성하는 제3 슬레이브 스테이지를 포함하고, 제2 내부 신호는 제1 마스터 스테이지로 출력되고, 제3 내부 신호는 제2 마스터 스테이지로 출력되고, 제5 내부 신호는 제1 슬레이브 스테이지로 출력되고, 제1 플립플롭의 출력 신호는 스캔 입력 신호로서 제2 플립플롭으로 입력될 수 있다. In order to achieve the above purpose, the flip-flop is a multi-bit flip-flop including a plurality of 1-bit flip-flops, wherein the plurality of 1-bit flip-flops each include a first flip-flop and a master section and a slave section. It includes a second flip-flop, and the master section receives a data input signal, a scan input signal, a scan enable signal, and an inverted scan enable signal, and generates a first internal signal in response to the clock signal or the inverted clock signal. A first master stage, receiving a first internal signal, and generating a second internal signal in response to a clock signal or an inverted clock signal, and receiving the second internal signal, generating a second internal signal. A first slave stage comprising a third master stage that inverts and generates a third internal signal, and the slave section receives the second internal signal and generates a fourth internal signal in response to the clock signal or the inverted clock signal, a second slave stage that receives a third internal signal and generates a fifth internal signal in response to a clock signal or an inverted clock signal, and a second slave stage that receives a fourth internal signal and inverts the fourth internal signal to generate an output signal a third slave stage, wherein the second internal signal is output to the first master stage, the third internal signal is output to the second master stage, the fifth internal signal is output to the first slave stage, and the first internal signal is output to the first slave stage. The output signal of the flip-flop may be input to the second flip-flop as a scan input signal.

본 개시의 기술적 사상의 저전력 플립플롭에 따르면, 플립플롭을 구성하는 트랜지스터의 개수가 감소될 수 있다. 특히, 클락 신호 또는 반전된 클락 신호에 따라 동작하는 트랜지스터의 수가 감소되므로 클락 신호 또는 반전된 클락 신호의 로딩 커패시턴스가 감소될 수 있고, 플립플롭의 전력 소모가 감소될 수 있다. According to the low-power flip-flop of the technical idea of the present disclosure, the number of transistors constituting the flip-flop can be reduced. In particular, since the number of transistors operating according to the clock signal or the inverted clock signal is reduced, the loading capacitance of the clock signal or the inverted clock signal can be reduced, and the power consumption of the flip-flop can be reduced.

도 1은 본 개시의 예시적인 실시 예에 따른 플립플롭의 로직 심볼을 나타내는 도면이다.
도 2는 본 개시의 예시적인 실시 예에 따른 플립플롭을 나타내는 블록도이다.
도 3은 본 개시의 예시적인 실시 예에 따른 플립플롭을 나타내는 로직 다이어그램이다.
도 4 내지 도 6은 본 개시의 예시적인 실시 예에 따른 플립플롭을 나타내는 회로도들이다.
도 7은 본 개시의 예시적인 실시 예에 따른 플립플롭의 로직 심볼을 나타내는 도면이다.
도 8은 본 개시의 예시적인 실시 예에 따른 플립플롭을 나타내는 회로도이다.
도 9는 본 개시의 예시적인 실시 예에 따른 플립플롭의 로직 심볼을 나타내는 도면이다.
도 10은 본 개시의 예시적인 실시 예에 따른 플립플롭을 나타내는 로직 다이어그램이다.
도 11 및 도 12는 본 개시의 예시적인 실시 예에 따른 플립플롭을 나타내는 회로도이다.
도 13은 본 개시의 예시적인 실시 예에 따른 플립플롭을 포함하는 컴퓨팅 시스템을 도시한 블록도이다.1 is a diagram showing logic symbols of a flip-flop according to an exemplary embodiment of the present disclosure.
Figure 2 is a block diagram showing a flip-flop according to an exemplary embodiment of the present disclosure.
3 is a logic diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure.
4 to 6 are circuit diagrams showing flip-flops according to exemplary embodiments of the present disclosure.
Figure 7 is a diagram showing logic symbols of a flip-flop according to an exemplary embodiment of the present disclosure.
Figure 8 is a circuit diagram showing a flip-flop according to an exemplary embodiment of the present disclosure.
Figure 9 is a diagram showing logic symbols of a flip-flop according to an exemplary embodiment of the present disclosure.
10 is a logic diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure.
11 and 12 are circuit diagrams showing a flip-flop according to an exemplary embodiment of the present disclosure.
Figure 13 is a block diagram illustrating a computing system including a flip-flop according to an exemplary embodiment of the present disclosure.

이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.Hereinafter, embodiments of the present disclosure will be described in detail with reference to the attached drawings.

도 1은 본 개시의 예시적인 실시 예에 따른 플립플롭(10)의 로직 심볼을 나타내는 도면이다. 플립플롭(10)은 1비트의 데이터 입력 신호(D)를 수신하는 1비트 플립플롭일 수 있다. FIG. 1 is a diagram illustrating logic symbols of a flip-flop 10 according to an exemplary embodiment of the present disclosure. The flip-flop 10 may be a 1-bit flip-flop that receives a 1-bit data input signal (D).

플립플롭(10)은 전자 장치에 포함된 집적 회로에 포함될 수 있다. 예를 들어, 전자 장치는 휴대폰, 스마트폰, 태블릿, PDA (Personal Digital Assistant), 랩탑, 컴퓨터, 웨어러블 컴퓨팅 장치, 서버, 차량 인포테인먼트 장치, 또는 사물 인터넷(IoT) 장치 등일 수 있다. 집적 회로는 셀 라이브러리에서 정의되는 복수의 표준 셀들을 포함할 수 있고, 복수의 표준 셀들은 예를 들어, OR 게이트, AND 게이트, NOR 게이트, NAND 게이트, 인버터, OAI(OR-AND-Inverter) 게이트, AOI(AND-OR-Inverter) 게이트, 플립플롭, 또는 래치 등이 구현되는 표준 셀을 포함할 수 있다. The flip-flop 10 may be included in an integrated circuit included in an electronic device. For example, the electronic device may be a mobile phone, smartphone, tablet, personal digital assistant (PDA), laptop, computer, wearable computing device, server, vehicle infotainment device, or Internet of Things (IoT) device. The integrated circuit may include a plurality of standard cells defined in a cell library, and the plurality of standard cells include, for example, an OR gate, an AND gate, a NOR gate, a NAND gate, an inverter, and an OR-AND-Inverter (OAI) gate. , AOI (AND-OR-Inverter) gate, flip-flop, or latch may be implemented.

도 1을 참조하면, 플립플롭(10)은 데이터 입력 신호(D), 스캔 입력 신호(SI), 및 스캔 인에이블 신호(SE)를 수신하고, 클락 신호(CK)에 따라 출력 신호(Q)를 출력할 수 있다. 플립플롭(10)은 스캔 테스트 회로로 동작하는 스캔 체인(Scan Chain)에 포함될 수도 있다. Referring to FIG. 1, the flip-flop 10 receives a data input signal (D), a scan input signal (SI), and a scan enable signal (SE), and outputs an output signal (Q) according to the clock signal (CK). can be output. The flip-flop 10 may be included in a scan chain that operates as a scan test circuit.

플립플롭(10)은 스캔 인에이블 신호(SE) 및 클락 신호(CK)에 기초하여, 데이터 입력 신호(D)를 저장 또는 래치하거나, 스캔 입력 신호(SI)를 선택하여 스캔 테스트 동작을 수행하여 출력 신호(Q)를 출력할 수 있다. 스캔 테스트 동작은 스캔 인에이블 신호(EN)와 스캔 입력 신호(SI)를 통해 스캔 체인에 포함되는 특정한 수의 플립플롭들을 설정하고, 특정 테스트 패턴을 스캔 체인에 입력하여 스캔 체인의 출력 신호로부터 플핍플롭의 정확성을 확인함으로써 수행될 수 있다. The flip-flop 10 stores or latches the data input signal (D) based on the scan enable signal (SE) and the clock signal (CK), or selects the scan input signal (SI) to perform a scan test operation. An output signal (Q) can be output. The scan test operation sets a specific number of flip-flops included in the scan chain through the scan enable signal (EN) and scan input signal (SI), inputs a specific test pattern to the scan chain, and flips from the output signal of the scan chain. This can be done by checking the correctness of the flop.

본 개시에 따른 플립플롭(10)은 클락 신호(CK)에 따라 동작하는 트랜지스터의 수를 감소시킴으로써, 클락 신호(CK)의 로딩 커패시턴스가 감소될 수 있고, 플립플롭(10)의 전력 소모가 감소될 수 있다.The flip-flop 10 according to the present disclosure reduces the number of transistors that operate according to the clock signal CK, so that the loading capacitance of the clock signal CK can be reduced and the power consumption of the flip-flop 10 is reduced. It can be.

도 2는 본 개시의 예시적인 실시 예에 따른 플립플롭(10)을 나타내는 블록도이다.Figure 2 is a block diagram showing a flip-flop 10 according to an exemplary embodiment of the present disclosure.

도 2를 참조하면, 플립플롭(10)은 마스터 섹션(MS), 슬레이브 섹션(SS), 및 인버터 회로(INV)를 포함할 수 있다. 인버터 회로(INV)는 스캔 인에이블 신호(SE)를 수신하고, 스캔 인에이블 신호(SE)를 반전하여 반전된 스캔 인이에블 신호(nse)를 생성할 수 있다. Referring to FIG. 2, the flip-flop 10 may include a master section (MS), a slave section (SS), and an inverter circuit (INV). The inverter circuit INV may receive the scan enable signal SE, invert the scan enable signal SE, and generate the inverted scan enable signal nse.

마스터 섹션(MS)은 제1 내지 제3 마스터 스테이지(MS1~MS3)를 포함할 수 있다. 제1 마스터 스테이지(MS1)는 데이터 입력 신호(D), 스캔 입력 신호(SI), 스캔 인에이블 신호(SE), 반전된 스캔 인에이블 신호(nse) 및 제2 내부 신호(IS2)를 수신하고, 클락 신호(CK)에 응답하여 제1 내부 신호(IS1)를 생성할 수 있다. 제1 마스터 스테이지(MS1)는 출력 노드인 제1 노드(N1)를 통해 제1 내부 신호(IS1)를 출력할 수 있다. The master section MS may include first to third master stages MS1 to MS3. The first master stage (MS1) receives a data input signal (D), a scan input signal (SI), a scan enable signal (SE), an inverted scan enable signal (nse), and a second internal signal (IS2). , the first internal signal IS1 may be generated in response to the clock signal CK. The first master stage MS1 may output the first internal signal IS1 through the first node N1, which is an output node.

제2 마스터 스테이지(MS2)는 제1 내부 신호(IS1) 및 제3 내부 신호(IS3)를 수신하고, 클락 신호(CK)에 응답하여 제2 내부 신호(IS2)를 생성할 수 있다. 제2 마스터 스테이지(MS2)는 출력 노드인 제2 노드(N2)를 통해 제2 내부 신호(IS2)를 출력할 수 있다.The second master stage MS2 may receive the first internal signal IS1 and the third internal signal IS3, and generate the second internal signal IS2 in response to the clock signal CK. The second master stage MS2 may output the second internal signal IS2 through the second node N2, which is an output node.

제3 마스터 스테이지(MS3)는 제2 내부 신호(IS2)를 수신하고, 제3 내부 신호(IS3)를 생성할 수 있다. 제3 마스터 스테이지(MS3)는 인버터를 포함할 수 있고, 제2 내부 신호(IS2)를 반전한 제3 내부 신호(IS3)를 출력 노드인 제3 노드(N3)를 통해 출력할 수 있다.The third master stage MS3 may receive the second internal signal IS2 and generate the third internal signal IS3. The third master stage MS3 may include an inverter and output the third internal signal IS3, which is an inverted second internal signal IS2, through the third node N3, which is an output node.

슬레이브 섹션(SS)은 제1 내지 제3 슬레이브 스테이지(SS1~SS3)를 포함할 수 있다. 제1 슬레이브 스테이지(SS1)는 제2 내부 신호(IS2) 및 제5 내부 신호(IS5)를 수신하고, 클락 신호(CK)에 응답하여 제4 내부 신호(IS4)를 생성할 수 있다. 제1 슬레이브 스테이지(SS1)는 출력 노드인 제4 노드(N4)를 통해 제4 내부 신호(IS4)를 출력할 수 있다.The slave section SS may include first to third slave stages SS1 to SS3. The first slave stage SS1 may receive the second internal signal IS2 and the fifth internal signal IS5, and generate the fourth internal signal IS4 in response to the clock signal CK. The first slave stage SS1 may output the fourth internal signal IS4 through the fourth node N4, which is an output node.

제2 슬레이브 스테이지(SS2)는 제3 내부 신호(IS3) 및 제4 내부 신호(IS4)를 수신하고, 클락 신호(CK)에 응답하여 제5 내부 신호(IS5)를 생성할 수 있다. 제2 슬레이브 스테이지(SS2)는 출력 노드인 제5 노드(N5)를 통해 제5 내부 신호(IS5)를 출력할 수 있다.The second slave stage SS2 may receive the third internal signal IS3 and the fourth internal signal IS4, and generate the fifth internal signal IS5 in response to the clock signal CK. The second slave stage SS2 may output the fifth internal signal IS5 through the fifth node N5, which is an output node.

제3 슬레이브 스테이지(SS3)는 제4 내부 신호(IS4)를 수신하고, 출력 신호(Q)를 생성할 수 있다. 제3 슬레이브 스테이지(SS3)는 인버터를 포함할 수 있고, 제4 내부 신호(IS4)를 반전한 출력 신호(Q)를 출력할 수 있다. The third slave stage SS3 may receive the fourth internal signal IS4 and generate the output signal Q. The third slave stage (SS3) may include an inverter and may output an output signal (Q) obtained by inverting the fourth internal signal (IS4).

도 3은 본 개시의 예시적인 실시 예에 따른 플립플롭(10)을 나타내는 로직 다이어그램이다.FIG. 3 is a logic diagram illustrating a flip-flop 10 according to an exemplary embodiment of the present disclosure.

도 2 및 도 3을 참조하면, 플립플롭(10)은 멀티플렉서 및 제1 AOI 게이트 회로(11), 제2 AOI 게이트 회로(12), 제3 AOI 게이트 회로(13), 제4 AOI 게이트 회로(14), 제1 인버터 회로(INV1), 제2 인버터 회로(INV2), 및 제3 인버터 회로(INV3)를 포함할 수 있다. 도 3의 제3 인버터 회로(INV3)는 도 2의 인버터 회로(INV)일 수 있다. 제1 AOI 게이트 회로(11), 제2 AOI 게이트 회로(12), 제3 AOI 게이트 회로(13), 및 제4 AOI 게이트 회로(14)는 AOI21 게이트로 구현될 수 있다.Referring to Figures 2 and 3, the flip-flop 10 includes a multiplexer, a first AOI gate circuit 11, a second AOI gate circuit 12, a third AOI gate circuit 13, and a fourth AOI gate circuit ( 14), it may include a first inverter circuit (INV1), a second inverter circuit (INV2), and a third inverter circuit (INV3). The third inverter circuit (INV3) in FIG. 3 may be the inverter circuit (INV) in FIG. 2. The first AOI gate circuit 11, the second AOI gate circuit 12, the third AOI gate circuit 13, and the fourth AOI gate circuit 14 may be implemented with an AOI21 gate.

제1 마스터 스테이지(MS1)는 멀티플렉서 및 제1 AOI 게이트 회로(11)를 포함할 수 있고, 제2 마스터 스테이지(MS2)는 제2 AOI 게이트 회로(12)를 포함할 수 있고, 제3 마스터 스테이지(MS3)는 제1 인버터 회로(INV1)를 포함할 수 있다. The first master stage (MS1) may include a multiplexer and a first AOI gate circuit 11, the second master stage (MS2) may include a second AOI gate circuit 12, and the third master stage (MS3) may include a first inverter circuit (INV1).

멀티플렉서 및 제1 AOI 게이트 회로(11)는 멀티플렉서(MUX), AND 게이트(AND1) 및 NOR 게이트(NOR1)의 동작을 수행할 수 있다. 멀티플렉서(MUX)는 스캔 인에이블 신호(SE)의 논리 레벨에 따라, NOR 게이트(NOR1)로 데이터 입력 신호(D) 또는 스캔 입력 신호(SI)를 제공할 수 있다. 멀티플렉서(MUX)는 스캔 인에이블 신호(SE)뿐만 아니라 반전된 스캔 인에이블 신호(nse)도 함께 수신할 수 있다. AND 게이트(AND1)는 클락 신호(CK) 및 제2 내부 신호(IS2)를 수신하여 AND 연산을 수행할 수 있고, NOR 게이트(NOR1)는 멀티플렉서(MUX)의 출력 및 AND 게이트(AND1)의 출력을 수신하고 NOR 연산을 수행하여 제1 내부 신호(IS1)를 제1 노드(N1)로 출력할 수 있다. The multiplexer and first AOI gate circuit 11 may perform the operations of the multiplexer (MUX), AND gate (AND1), and NOR gate (NOR1). The multiplexer (MUX) may provide a data input signal (D) or a scan input signal (SI) to the NOR gate (NOR1) depending on the logic level of the scan enable signal (SE). The multiplexer (MUX) can receive not only the scan enable signal (SE) but also the inverted scan enable signal (nse). The AND gate (AND1) can perform AND operation by receiving the clock signal (CK) and the second internal signal (IS2), and the NOR gate (NOR1) is the output of the multiplexer (MUX) and the output of the AND gate (AND1). By receiving and performing a NOR operation, the first internal signal IS1 can be output to the first node N1.

제2 AOI 게이트 회로(12)는 AND 게이트(AND2) 및 NOR 게이트(NOR2)의 동작을 수행할 수 있다. AND 게이트(AND2)는 클락 신호(CK) 및 제3 내부 신호(IS3)를 수신할 수 있고, AND 연산을 수행할 수 있다. NOR 게이트(NOR2)는 제1 내부 신호(IS1) 및 AND 게이트(AND1)의 출력을 수신하고 NOR 연산을 수행하여 제2 내부 신호(IS2)를 제2 노드(N2)로 출력할 수 있다. The second AOI gate circuit 12 can perform the operations of the AND gate (AND2) and the NOR gate (NOR2). The AND gate (AND2) can receive the clock signal (CK) and the third internal signal (IS3) and perform AND operation. The NOR gate NOR2 may receive the first internal signal IS1 and the output of the AND gate AND1, perform a NOR operation, and output the second internal signal IS2 to the second node N2.

제1 인버터 회로(INV1)는 제2 내부 신호(IS2)를 반전시켜 제3 내부 신호(IS3)를 생성할 수 있고, 제3 노드(N3)로 출력할 수 있다. 따라서, 마스터 섹션(MS)은 슬레이브 섹션(SS)으로 내부 신호(즉, 제2 내부 신호(IS2)) 및 반전된 내부 신호(즉, 제3 내부 신호(IS3))를 제공할 수 있다. The first inverter circuit INV1 may generate a third internal signal IS3 by inverting the second internal signal IS2 and output the third internal signal IS3 to the third node N3. Accordingly, the master section (MS) may provide an internal signal (ie, the second internal signal (IS2)) and an inverted internal signal (ie, the third internal signal (IS3)) to the slave section (SS).

제1 슬레이브 스테이지(SS1)는 제3 AOI 게이트 회로(13)를 포함할 수 있고, 제2 슬레이브 스테이지(SS2)는 제4 AOI 게이트 회로(14)를 포함할 수 있고, 제3 슬레이브 스테이지(SS3)는 제2 인버터 회로(INV2)를 포함할 수 있다. The first slave stage SS1 may include a third AOI gate circuit 13, the second slave stage SS2 may include a fourth AOI gate circuit 14, and the third slave stage SS3 ) may include a second inverter circuit (INV2).

제3 AOI 게이트 회로(13)는 AND 게이트(AND3) 및 NOR 게이트(NOR3)의 동작을 수행할 수 있다. AND 게이트(AND3)는 클락 신호(CK) 및 제2 내부 신호(IS2)를 수신하여 AND 연산을 수행할 수 있고, NOR 게이트(NOR3)는 제5 내부 신호(IS5) 및 AND 게이트(AND3)의 출력을 수신하고 NOR 연산을 수행하여 제4 내부 신호(IS4)를 제4 노드(N4)로 출력할 수 있다. The third AOI gate circuit 13 can perform the operations of the AND gate (AND3) and the NOR gate (NOR3). The AND gate (AND3) can perform AND operation by receiving the clock signal (CK) and the second internal signal (IS2), and the NOR gate (NOR3) can perform the AND operation of the fifth internal signal (IS5) and the AND gate (AND3). By receiving the output and performing the NOR operation, the fourth internal signal IS4 can be output to the fourth node N4.

제4 AOI 게이트 회로(14)는 AND 게이트(AND4) 및 NOR 게이트(NOR4)의 동작을 수행할 수 있다. AND 게이트(AND4)는 클락 신호(CK) 및 제3 내부 신호(IS3)를 수신할 수 있고, AND 연산을 수행할 수 있다. NOR 게이트(NOR4)는 제4 내부 신호(IS4) 및 AND 게이트(AND4)의 출력을 수신하고 NOR 연산을 수행하여 제5 내부 신호(IS5)를 제5 노드(N5)로 출력할 수 있다. The fourth AOI gate circuit 14 can perform the operations of the AND gate (AND4) and the NOR gate (NOR4). The AND gate (AND4) can receive the clock signal (CK) and the third internal signal (IS3) and perform AND operation. The NOR gate NOR4 may receive the output of the fourth internal signal IS4 and the AND gate AND4, perform a NOR operation, and output the fifth internal signal IS5 to the fifth node N5.

제2 인버터 회로(INV2)는 제4 내부 신호(IS4)를 반전시켜 출력 신호(Q)를 생성할 수 있고, 플립플롭(10)의 출력 단으로 출력할 수 있다. The second inverter circuit INV2 can generate the output signal Q by inverting the fourth internal signal IS4 and output it to the output terminal of the flip-flop 10.

도 4는 본 개시의 예시적인 실시 예에 따른 플립플롭(10)을 나타내는 회로도이다. 도 4는 도 3의 제3 인버터 회로(INV3)를 제외한 구성을 나타내는 회로도이다. Figure 4 is a circuit diagram showing a flip-flop 10 according to an exemplary embodiment of the present disclosure. FIG. 4 is a circuit diagram showing the configuration excluding the third inverter circuit (INV3) of FIG. 3.

도 4를 참조하면, 멀티플렉서 및 제1 AOI 게이트 회로(11)는 제1 내지 제6 P형 트랜지스터(P11~P16) 및 제1 내지 제6 N형 트랜지스터(N11~N16)를 포함할 수 있다. 멀티플렉서 및 제1 AOI 게이트 회로(11)는 AOI 게이트에 멀티플렉서가 결합된 구조를 가질 수 있다. Referring to FIG. 4, the multiplexer and the first AOI gate circuit 11 may include first to sixth P-type transistors (P11 to P16) and first to sixth N-type transistors (N11 to N16). The multiplexer and first AOI gate circuit 11 may have a structure in which a multiplexer is coupled to an AOI gate.

제1 P형 트랜지스터(P11)의 소스는 제5 P형 트랜지스터(P15)의 드레인 및 제6 P형 트랜지스터(P16)의 드레인에 연결되고, 제1 P형 트랜지스터(P11)의 드레인은 제3 P형 트랜지스터(P13)의 소스에 연결될 수 있다. 제1 P형 트랜지스터(P11)의 게이트로는 데이터 입력 신호(D)가 수신될 수 있다. The source of the first P-type transistor (P11) is connected to the drain of the fifth P-type transistor (P15) and the drain of the sixth P-type transistor (P16), and the drain of the first P-type transistor (P11) is connected to the drain of the third P-type transistor (P11). It can be connected to the source of type transistor (P13). A data input signal (D) may be received at the gate of the first P-type transistor (P11).

제2 P형 트랜지스터(P12)의 소스는 제5 P형 트랜지스터(P15)의 드레인 및 제6 P형 트랜지스터(P16)의 드레인에 연결되고, 제2 P형 트랜지스터(P12)의 드레인은 제4 P형 트랜지스터(P14)의 소스에 연결될 수 있다. 제2 P형 트랜지스터(P12)의 게이트로는 스캔 입력 신호(SI)가 수신될 수 있다.The source of the second P-type transistor (P12) is connected to the drain of the fifth P-type transistor (P15) and the drain of the sixth P-type transistor (P16), and the drain of the second P-type transistor (P12) is connected to the drain of the fourth P-type transistor (P12). It can be connected to the source of type transistor (P14). A scan input signal (SI) may be received at the gate of the second P-type transistor (P12).

제3 P형 트랜지스터(P13)의 드레인 및 제4 P형 트랜지스터(P14)의 드레인은 멀티플렉서 및 제1 AOI 게이트 회로(11)의 출력 노드인 제1 노드(N1)에 연결될 수 있다. 제3 P형 트랜지스터(P13)의 게이트로는 스캔 인에이블 신호(SE)가 수신될 수 있고, 제4 P형 트랜지스터(P14)의 게이트로는 반전된 스캔 인에이블 신호(nse)가 수신될 수 있다. The drain of the third P-type transistor P13 and the drain of the fourth P-type transistor P14 may be connected to the first node N1, which is the output node of the multiplexer and the first AOI gate circuit 11. A scan enable signal (SE) may be received at the gate of the third P-type transistor (P13), and an inverted scan enable signal (nse) may be received at the gate of the fourth P-type transistor (P14). there is.

제5 P형 트랜지스터(P15)의 소스 및 제6 P형 트랜지스터(P16)의 소스는 전원 전압(VDD)이 인가될 수 있다. 제5 P형 트랜지스터(P15)의 게이트로는 클락 신호(CK)가 수신될 수 있고, 제6 P형 트랜지스터(P16)의 게이트는 제2 AOI 게이트 회로(12)의 출력 노드인 제2 노드(N2)와 연결되어 제2 내부 신호(예를 들어, 도 2의 IS2)가 수신될 수 있다. The power supply voltage VDD may be applied to the source of the fifth P-type transistor P15 and the source of the sixth P-type transistor P16. A clock signal (CK) may be received at the gate of the fifth P-type transistor (P15), and the gate of the sixth P-type transistor (P16) may be connected to the second node ( N2) may be connected to receive a second internal signal (eg, IS2 in FIG. 2).

제1 N형 트랜지스터(N11)의 소스 및 제2 N형 트랜지스터(N12)의 소스는 접지 전압이 인가될 수 있다. 제1 N형 트랜지스터(N11)의 드레인은 제4 N형 트랜지스터(N14)의 소스에 연결되고, 제2 N형 트랜지스터(N12)의 드레인은 제3 N형 트랜지스터(N13)의 소스에 연결될 수 있다. 제1 N형 트랜지스터(N11)의 게이트로는 데이터 입력 신호(D)가 수신되고, 제2 N형 트랜지스터(N12)의 게이트로는 스캔 입력 신호(SI)가 수신될 수 있다. A ground voltage may be applied to the source of the first N-type transistor N11 and the source of the second N-type transistor N12. The drain of the first N-type transistor N11 may be connected to the source of the fourth N-type transistor N14, and the drain of the second N-type transistor N12 may be connected to the source of the third N-type transistor N13. . A data input signal (D) may be received at the gate of the first N-type transistor (N11), and a scan input signal (SI) may be received at the gate of the second N-type transistor (N12).

제3 N형 트랜지스터(N13)의 드레인 및 제4 N형 트랜지스터(N14)의 드레인은 제1 노드(N1)에 연결될 수 있다. 제3 N형 트랜지스터(N13)의 게이트로는 스캔 인에이블 신호(SE)가 수신될 수 있고, 제4 N형 트랜지스터(N14)의 게이트로는 반전된 스캔 인에이블 신호(nse)가 수신될 수 있다.The drain of the third N-type transistor N13 and the drain of the fourth N-type transistor N14 may be connected to the first node N1. A scan enable signal (SE) may be received at the gate of the third N-type transistor (N13), and an inverted scan enable signal (nse) may be received at the gate of the fourth N-type transistor (N14). there is.

제5 N형 트랜지스터(N15)의 드레인은 제6 N형 트랜지스터(N16)의 소스에 연결되고, 제5 N형 트랜지스터(N15)의 소스는 접지 전압이 인가될 수 있다. 제6 N형 트랜지스터(N16)의 드레인은 제1 노드(N1)에 연결될 수 있다. 제5 N형 트랜지스터(N15)의 게이트로는 클락 신호(CK)가 수신될 수 있고, 제6 N형 트랜지스터(N16)의 게이트는 제2 노드(N2)와 연결되어 제2 내부 신호(IS2)가 수신될 수 있다.The drain of the fifth N-type transistor N15 may be connected to the source of the sixth N-type transistor N16, and a ground voltage may be applied to the source of the fifth N-type transistor N15. The drain of the sixth N-type transistor N16 may be connected to the first node N1. A clock signal (CK) can be received at the gate of the fifth N-type transistor (N15), and the gate of the sixth N-type transistor (N16) is connected to the second node (N2) to generate a second internal signal (IS2). can be received.

제2 AOI 게이트 회로(12)는 제1 내지 제3 P형 트랜지스터(P21~P23) 및 제1 내지 제3 N형 트랜지스터(N21~N23)를 포함할 수 있다. The second AOI gate circuit 12 may include first to third P-type transistors (P21 to P23) and first to third N-type transistors (N21 to N23).

제1 P형 트랜지스터(P21)의 소스는 제2 P형 트랜지스터(P22)의 드레인 및 제3 P형 트랜지스터(P23)의 드레인에 연결되고, 제1 P형 트랜지스터(P21)의 드레인은 제2 AOI 게이트 회로(12)의 출력 노드인 제2 노드(N2)에 연결될 수 있다. 제1 P형 트랜지스터(P21)의 게이트는 제1 노드(N1)에 연결되어, 제1 내부 신호(예를 들어, 도 2의 IS1)를 수신할 수 있다. The source of the first P-type transistor (P21) is connected to the drain of the second P-type transistor (P22) and the drain of the third P-type transistor (P23), and the drain of the first P-type transistor (P21) is connected to the drain of the second AOI It may be connected to the second node N2, which is the output node of the gate circuit 12. The gate of the first P-type transistor P21 is connected to the first node N1 and can receive a first internal signal (eg, IS1 in FIG. 2).

제2 P형 트랜지스터(P22)의 소스 및 제3 P형 트랜지스터(P23)의 소스는 전원 전압(VDD)이 인가될 수 있다. 제2 P형 트랜지스터(P22)의 게이트로는 클락 신호(CK)가 수신될 수 있고, 제3 P형 트랜지스터(P23)의 게이트는 제3 노드(N3)에 연결되어, 제3 내부 신호(예를 들어, 도 2의 IS3)를 수신할 수 있다.The power supply voltage VDD may be applied to the source of the second P-type transistor P22 and the source of the third P-type transistor P23. A clock signal CK may be received at the gate of the second P-type transistor P22, and the gate of the third P-type transistor P23 may be connected to the third node N3 to generate a third internal signal (e.g. For example, IS3) in FIG. 2 may be received.

제1 N형 트랜지스터(N21)의 소스는 접지 전압이 인가되고, 제1 N형 트랜지스터(N21)의 드레인은 제2 노드(N2)에 연결될 수 있다. 제1 N형 트랜지스터(N21)의 게이트는 제1 노드(N1)에 연결되어 제1 내부 신호(IS1)를 수신할 수 있다. A ground voltage may be applied to the source of the first N-type transistor N21, and the drain of the first N-type transistor N21 may be connected to the second node N2. The gate of the first N-type transistor N21 is connected to the first node N1 and can receive the first internal signal IS1.

제2 N형 트랜지스터(N22)의 소스는 접지 전압이 인가되고, 제2 N형 트랜지스터(N22)의 드레인은 제3 N형 트랜지스터(N23)의 소스에 연결될 수 있다. 제3 N형 트랜지스터(N23)의 드레인은 제2 노드(N2)에 연결될 수 있다. 제2 N형 트랜지스터(N22)의 게이트는 클락 신호(CK)가 수신될 수 있다. 제3 N형 트랜지스터(N23)의 게이트는 제3 노드(N3)에 연결될 수 있다. A ground voltage may be applied to the source of the second N-type transistor N22, and the drain of the second N-type transistor N22 may be connected to the source of the third N-type transistor N23. The drain of the third N-type transistor N23 may be connected to the second node N2. The gate of the second N-type transistor N22 may receive a clock signal CK. The gate of the third N-type transistor N23 may be connected to the third node N3.

제3 AOI 게이트 회로(13)는 제1 내지 제3 P형 트랜지스터(P31~P33) 및 제1 내지 제3 N형 트랜지스터(N31~N33)를 포함할 수 있다. The third AOI gate circuit 13 may include first to third P-type transistors (P31 to P33) and first to third N-type transistors (N31 to N33).

제1 P형 트랜지스터(P31)의 소스는 제2 P형 트랜지스터(P32)의 드레인 및 제3 P형 트랜지스터(P33)의 드레인에 연결되고, 제1 P형 트랜지스터(P31)의 드레인은 제3 AOI 게이트 회로의 출력 노드인 제4 노드(N4)에 연결될 수 있다. 제1 P형 트랜지스터(P31)의 게이트는 제5 노드(N5)에 연결되어 제5 내부 신호(예를 들어, 도 2의 IS5)를 수신할 수 있다. The source of the first P-type transistor (P31) is connected to the drain of the second P-type transistor (P32) and the drain of the third P-type transistor (P33), and the drain of the first P-type transistor (P31) is connected to the drain of the third AOI. It may be connected to the fourth node N4, which is the output node of the gate circuit. The gate of the first P-type transistor P31 may be connected to the fifth node N5 and receive a fifth internal signal (eg, IS5 in FIG. 2).

제2 P형 트랜지스터(P32)의 소스 및 제3 P형 트랜지스터(P33)의 소스는 전원 전압(VDD)이 인가될 수 있다. 제2 P형 트랜지스터(P32)의 게이트는 클락 신호(CK)가 수신될 수 있고, 제3 P형 트랜지스터(P33)의 게이트는 제2 노드(N2)에 연결될 수 있다. The power supply voltage VDD may be applied to the source of the second P-type transistor P32 and the source of the third P-type transistor P33. The gate of the second P-type transistor P32 may receive the clock signal CK, and the gate of the third P-type transistor P33 may be connected to the second node N2.

제1 N형 트랜지스터(N31)의 소스는 접지 전압이 인가되고, 제1 N형 트랜지스터(N31)의 드레인은 제4 노드(N4)에 연결될 수 있다. 제1 N형 트랜지스터(N31)의 게이트는 제5 노드(N5)에 연결될 수 있다.A ground voltage may be applied to the source of the first N-type transistor N31, and the drain of the first N-type transistor N31 may be connected to the fourth node N4. The gate of the first N-type transistor N31 may be connected to the fifth node N5.

제2 N형 트랜지스터(N32)의 소스는 접지 전압이 인가되고, 제2 N형 트랜지스터(N32)의 드레인은 제3 N형 트랜지스터(N33)의 소스에 연결될 수 있다. 제3 N형 트랜지스터(N33)의 드레인은 제4 노드(N4)에 연결될 수 있다. 제2 N형 트랜지스터(N32)의 게이트는 클락 신호(CK)가 수신될 수 있고, 제3 N형 트랜지스터(N33)의 게이트는 제2 노드(N2)에 연결될 수 있다. A ground voltage may be applied to the source of the second N-type transistor N32, and the drain of the second N-type transistor N32 may be connected to the source of the third N-type transistor N33. The drain of the third N-type transistor N33 may be connected to the fourth node N4. The gate of the second N-type transistor N32 may receive the clock signal CK, and the gate of the third N-type transistor N33 may be connected to the second node N2.

제4 AOI 게이트 회로(14)는 제1 내지 제3 P형 트랜지스터(P41~P43) 및 제1 내지 제3 N형 트랜지스터(N41~N43)를 포함할 수 있다. The fourth AOI gate circuit 14 may include first to third P-type transistors (P41 to P43) and first to third N-type transistors (N41 to N43).

제1 P형 트랜지스터(P41)의 소스는 제2 P형 트랜지스터(P42)의 드레인 및 제3 P형 트랜지스터의 드레인에 연결되고, 제1 P형 트랜지스터(P41)의 드레인은 제4 AOI 게이트 회로의 출력 노드인 제5 노드(N5)에 연결될 수 있다. 제1 P형 트랜지스터(P41)의 게이트는 제4 노드(N4)에 연결되어, 제4 내부 신호(IS4)를 수신할 수 있다. The source of the first P-type transistor (P41) is connected to the drain of the second P-type transistor (P42) and the drain of the third P-type transistor, and the drain of the first P-type transistor (P41) is connected to the drain of the fourth AOI gate circuit. It may be connected to the fifth node (N5), which is an output node. The gate of the first P-type transistor P41 is connected to the fourth node N4 and can receive the fourth internal signal IS4.

제2 P형 트랜지스터(P42)의 소스 및 제3 P형 트랜지스터(P43)의 소스는 전원 전압(VDD)이 인가될 수 있다. 제2 P형 트랜지스터(P42)의 게이트에는 클락 신호(CK)가 수신될 수 있고, 제3 P형 트랜지스터(P43)의 게이트는 제3 노드(N3)에 연결되어 제3 내부 신호(IS3)가 수신될 수 있다. The power supply voltage VDD may be applied to the source of the second P-type transistor P42 and the source of the third P-type transistor P43. A clock signal (CK) may be received at the gate of the second P-type transistor (P42), and the gate of the third P-type transistor (P43) may be connected to the third node (N3) to generate a third internal signal (IS3). can be received.

제1 N형 트랜지스터(N41)의 소스는 접지 전압이 인가되고, 제1 N형 트랜지스터(N41)의 드레인은 제5 노드(N5)에 연결될 수 있다. 제1 N형 트랜지스터(N41)의 게이트는 제4 노드(N4)에 연결될 수 있다. A ground voltage may be applied to the source of the first N-type transistor N41, and the drain of the first N-type transistor N41 may be connected to the fifth node N5. The gate of the first N-type transistor N41 may be connected to the fourth node N4.

제2 N형 트랜지스터(N42)의 소스는 접지 전압이 인가되고, 제2 N형 트랜지스터(N42)의 드레인은 제3 N형 트랜지스터(N43)의 소스에 연결될 수 있다. 제3 N형 트랜지스터(N43)의 드레인은 제4 노드(N4)에 연결될 수 있다. 제2 N형 트랜지스터(N42)의 게이트는 클락 신호(CK)가 수신될 수 있고, 제3 N형 트랜지스터(N43)의 게이트는 제3 노드(N3)에 연결될 수 있다. A ground voltage may be applied to the source of the second N-type transistor N42, and the drain of the second N-type transistor N42 may be connected to the source of the third N-type transistor N43. The drain of the third N-type transistor N43 may be connected to the fourth node N4. The gate of the second N-type transistor N42 may receive the clock signal CK, and the gate of the third N-type transistor N43 may be connected to the third node N3.

제1 인버터 회로(INV1) 및 제2 인버터 회로(INV3) 각각은 하나의 P형 트랜지스터 및 하나의 N형 트랜지스터를 포함할 수 있다.Each of the first inverter circuit (INV1) and the second inverter circuit (INV3) may include one P-type transistor and one N-type transistor.

도 5 및 도 6은 본 개시의 예시적인 실시 예에 따른 플립플롭(10)을 나타내는 회로도들이다. 도 5 및 도 6은 도 3의 제3 인버터 회로(INV3)를 제외한 구성을 나타내는 회로도들이다. 도 5 및 도 6의 제3 AOI 게이트 회로(13a, 13b)는 각각 도 3의 제3 AOI 게이트 회로(13)에 대응될 수 있고, 도 5 및 도 6의 제4 AOI 게이트 회로(14a, 14b)는 각각 도 3의 제4 AOI 게이트 회로(14)에 대응될 수 있다. 도 5 및 도 6에 대한 설명에서는 도 4에서와 동일한 부호에 대해 중복되는 설명을 생략하겠다. 5 and 6 are circuit diagrams showing the flip-flop 10 according to an exemplary embodiment of the present disclosure. FIGS. 5 and 6 are circuit diagrams showing the configuration excluding the third inverter circuit (INV3) of FIG. 3. The third AOI gate circuits 13a and 13b in FIGS. 5 and 6 may correspond to the third AOI gate circuit 13 in FIG. 3, respectively, and the fourth AOI gate circuits 14a and 14b in FIGS. 5 and 6. ) may each correspond to the fourth AOI gate circuit 14 in FIG. 3. In the description of FIGS. 5 and 6, overlapping descriptions of the same symbols as those in FIG. 4 will be omitted.

도 5를 참조하면, 플립플롭(10)은 멀티플렉서 및 제1 AOI 게이트 회로(11), 제2 AOI 게이트 회로(12), 제3 AOI 게이트 회로(13a), 제4 AOI 게이트 회로(14a), 제1 인버터 회로(INV1) 및 제2 인버터 회로(INV2)를 포함할 수 있다. Referring to FIG. 5, the flip-flop 10 includes a multiplexer, a first AOI gate circuit 11, a second AOI gate circuit 12, a third AOI gate circuit 13a, a fourth AOI gate circuit 14a, It may include a first inverter circuit (INV1) and a second inverter circuit (INV2).

제3 AOI 게이트 회로(13a)는 P형 트랜지스터(P31a) 및 제1 내지 제3 N형 트랜지스터(N31~N33)를 포함할 수 있다. P형 트랜지스터(P31a)의 드레인은 제3 AOI 게이트 회로의 출력 노드인 제4 노드(N4)에 연결될 수 있다. P형 트랜지스터(P31a)의 게이트는 제5 노드(N5)에 연결되어 제5 내부 신호(예를 들어, 도 2의 IS5)를 수신할 수 있다. P형 트랜지스터(P31a)의 소스는, 멀티플렉서 및 제1 AOI 게이트 회로(11)의 제5 P형 트랜지스터(P15)의 드레인 및 제6 P형 트랜지스터(P16)의 드레인에 연결될 수 있다. 또한, P형 트랜지스터(P31a)의 소스는, 멀티플렉서 및 제1 AOI 게이트 회로(11)의 제1 P형 트랜지스터(P11)의 소스 및 제2 P형 트랜지스터(P12)의 소스에 연결될 수 있다. The third AOI gate circuit 13a may include a P-type transistor P31a and first to third N-type transistors N31 to N33. The drain of the P-type transistor P31a may be connected to the fourth node N4, which is the output node of the third AOI gate circuit. The gate of the P-type transistor P31a is connected to the fifth node N5 and may receive a fifth internal signal (eg, IS5 in FIG. 2). The source of the P-type transistor (P31a) may be connected to the drain of the fifth P-type transistor (P15) and the drain of the sixth P-type transistor (P16) of the multiplexer and the first AOI gate circuit 11. Additionally, the source of the P-type transistor P31a may be connected to the source of the first P-type transistor P11 and the source of the second P-type transistor P12 of the multiplexer and the first AOI gate circuit 11.

제3 AOI 게이트 회로(13a)는 멀티플렉서 및 제1 AOI 게이트 회로(11)와 제5 P형 트랜지스터(P15) 및 제6 P형 트랜지스터(P16)를 공유할 수 있다. 따라서, 제3 AOI 게이트 회로(13a)는 제2 내부 신호(예를 들어, 도 2의 IS2), 클락 신호(CK), 및 제5 내부 신호(IS5)에 대한 AOI 게이트 연산을 수행할 수 있다. The third AOI gate circuit 13a may share the multiplexer and the first AOI gate circuit 11 and the fifth P-type transistor (P15) and the sixth P-type transistor (P16). Accordingly, the third AOI gate circuit 13a may perform an AOI gate operation on the second internal signal (e.g., IS2 in FIG. 2), the clock signal CK, and the fifth internal signal IS5. .

제4 AOI 게이트 회로(14a)는 P형 트랜지스터(P41a) 및 제1 내지 제3 N형 트랜지스터(N41~N43)를 포함할 수 있다. P형 트랜지스터(P41a)의 드레인은 제4 AOI 게이트 회로의 출력 노드인 제5 노드(N5)에 연결될 수 있다. P형 트랜지스터(P41a)의 게이트는 제4 노드(N4)에 연결되어 제4 내부 신호(예를 들어, 도 2의 IS4)를 수신할 수 있다. P형 트랜지스터(P41a)의 소스는, 제2 AOI 게이트 회로(12)의 제2 P형 트랜지스터(P22)의 드레인 및 제3 P형 트랜지스터(P23)의 드레인에 연결될 수 있다. 또한, P형 트랜지스터(P41a)의 소스는, 제2 AOI 게이트 회로(12)의 제1 P형 트랜지스터(P21)의 소스에 연결될 수 있다.The fourth AOI gate circuit 14a may include a P-type transistor (P41a) and first to third N-type transistors (N41 to N43). The drain of the P-type transistor P41a may be connected to the fifth node N5, which is the output node of the fourth AOI gate circuit. The gate of the P-type transistor P41a may be connected to the fourth node N4 to receive a fourth internal signal (eg, IS4 in FIG. 2). The source of the P-type transistor (P41a) may be connected to the drain of the second P-type transistor (P22) and the drain of the third P-type transistor (P23) of the second AOI gate circuit 12. Additionally, the source of the P-type transistor (P41a) may be connected to the source of the first P-type transistor (P21) of the second AOI gate circuit 12.

제4 AOI 게이트 회로(14a)는 제2 AOI 게이트 회로(12)와 제2 P형 트랜지스터(P22) 및 제3 P형 트랜지스터(P23)를 공유할 수 있다. 따라서, 제4 AOI 게이트 회로(14a)는 제3 내부 신호(예를 들어, 도 2의 IS3), 클락 신호(CK), 및 제4 내부 신호(IS4)에 대한 AOI 게이트 연산을 수행할 수 있다. The fourth AOI gate circuit 14a may share the second AOI gate circuit 12 and the second P-type transistor P22 and the third P-type transistor P23. Accordingly, the fourth AOI gate circuit 14a may perform an AOI gate operation on the third internal signal (e.g., IS3 in FIG. 2), the clock signal CK, and the fourth internal signal IS4. .

제3 AOI 게이트 회로(13a)가 멀티플렉서 및 제1 AOI 게이트 회로(11)와 제5 P형 트랜지스터(P15) 및 제6 P형 트랜지스터(P16)를 공유하고, 제4 AOI 게이트 회로(14a)가 제2 AOI 게이트 회로(12)와 제2 P형 트랜지스터(P22) 및 제3 P형 트랜지스터(P23)를 공유함으로써, 플립플롭(10)을 구성하는 트랜지스터의 전체 개수가 감소될 수 있고, 특히, 클락 신호(CK) 동작하는 트랜지스터의 수가 감소되므로 클락 신호(CK)의 로딩 커패시턴스가 감소될 수 있고, 플립플롭(10)의 전력 소모가 감소될 수 있다.The third AOI gate circuit 13a shares the multiplexer and the first AOI gate circuit 11 with the fifth P-type transistor P15 and the sixth P-type transistor P16, and the fourth AOI gate circuit 14a By sharing the second AOI gate circuit 12 with the second P-type transistor (P22) and the third P-type transistor (P23), the total number of transistors constituting the flip-flop 10 can be reduced, especially, Since the number of transistors operating the clock signal CK is reduced, the loading capacitance of the clock signal CK can be reduced, and the power consumption of the flip-flop 10 can be reduced.

도 6을 참조하면, 플립플롭(10)은 멀티플렉서 및 제1 AOI 게이트 회로(11b), 제2 AOI 게이트 회로(12b), 제3 AOI 게이트 회로(13b), 제4 AOI 게이트 회로(14b), 제1 인버터 회로(INV1) 및 제2 인버터 회로(INV2)를 포함할 수 있다. Referring to FIG. 6, the flip-flop 10 includes a multiplexer, a first AOI gate circuit 11b, a second AOI gate circuit 12b, a third AOI gate circuit 13b, a fourth AOI gate circuit 14b, It may include a first inverter circuit (INV1) and a second inverter circuit (INV2).

제3 AOI 게이트 회로(13b)는 P형 트랜지스터(P31a) 및 N형 트랜지스터(N31)를 포함할 수 있다. 제3 AOI 게이트 회로(13b)의 출력 노드인 제4 노드(N4)는 멀티플렉서 및 제1 AOI 게이트 회로(11b)의 제5 N형 트랜지스터(N15b)의 일단(예를 들어, 소스)에 연결될 수 있다. 제3 AOI 게이트 회로(13b)는 멀티플렉서 및 제1 AOI 게이트 회로(11b)와 제5 P형 트랜지스터(P15), 제6 P형 트랜지스터(P16), 제5 N형 트랜지스터(N15) 및 제6 N형 트랜지스터(N15b)를 공유할 수 있다. 따라서, 제3 AOI 게이트 회로(13b)는 제2 내부 신호(IS2), 클락 신호(CK), 및 제5 내부 신호(IS5)에 대한 AOI 게이트 연산을 수행할 수 있다. The third AOI gate circuit 13b may include a P-type transistor (P31a) and an N-type transistor (N31). The fourth node N4, which is the output node of the third AOI gate circuit 13b, may be connected to the multiplexer and one end (for example, source) of the fifth N-type transistor N15b of the first AOI gate circuit 11b. there is. The third AOI gate circuit 13b includes a multiplexer, a first AOI gate circuit 11b, a fifth P-type transistor (P15), a sixth P-type transistor (P16), a fifth N-type transistor (N15), and a sixth N-type transistor. The type transistor (N15b) can be shared. Accordingly, the third AOI gate circuit 13b can perform AOI gate operation on the second internal signal IS2, the clock signal CK, and the fifth internal signal IS5.

제4 AOI 게이트 회로(14b)는 P형 트랜지스터(P41a) 및 N형 트랜지스터(N41)를 포함할 수 있다. 제4 AOI 게이트 회로(14b)의 출력 노드인 제5 노드(N5)는 제2 AOI 게이트 회로(12b)의 제2 N형 트랜지스터(N22b)의 일단(예를 들어, 소스)에 연결될 수 있다. 제4 AOI 게이트 회로(14b)는 제2 AOI 게이트 회로(12)와 제2 N형 트랜지스터(N22b) 및 제3 N형 트랜지스터(PN3)를 공유할 수 있다. 따라서, 제4 AOI 게이트 회로(14b)는 제3 내부 신호(IS3), 클락 신호(CK), 및 제4 내부 신호(IS4)에 대한 AOI 게이트 연산을 수행할 수 있다. The fourth AOI gate circuit 14b may include a P-type transistor (P41a) and an N-type transistor (N41). The fifth node N5, which is an output node of the fourth AOI gate circuit 14b, may be connected to one end (eg, source) of the second N-type transistor N22b of the second AOI gate circuit 12b. The fourth AOI gate circuit 14b may share the second N-type transistor N22b and the third N-type transistor PN3 with the second AOI gate circuit 12. Accordingly, the fourth AOI gate circuit 14b can perform AOI gate operation on the third internal signal IS3, the clock signal CK, and the fourth internal signal IS4.

본 개시에 따른 플립플롭(10)은 제3 AOI 게이트 회로(13b)가 멀티플렉서 및 제1 AOI 게이트 회로(11b)와 제5 P형 트랜지스터(P15), 제6 P형 트랜지스터(P16), 및 제5 N형 트랜지스터(N15b), 제6 N형 트랜지스터(N16)를 공유할 수 있다. 또한, 제4 AOI 게이트 회로(14b)가 제2 AOI 게이트 회로(12b)와 제2 P형 트랜지스터(P22), 제3 P형 트랜지스터(P23), 제2 N형 트랜지스터(N22b), 및 제3 N형 트랜지스터(N23)를 공유할 수 있다. 따라서, 플립플롭(10)을 구성하는 트랜지스터의 전체 개수가 감소될 수 있고, 특히, 클락 신호(CK) 동작하는 트랜지스터의 수가 감소되므로 클락 신호(CK)의 로딩 커패시턴스가 감소될 수 있고, 플립플롭(10)의 전력 소모가 감소될 수 있다.The flip-flop 10 according to the present disclosure includes a third AOI gate circuit 13b, a multiplexer, a first AOI gate circuit 11b, a fifth P-type transistor (P15), a sixth P-type transistor (P16), and a third AOI gate circuit (13b). The 5th N-type transistor (N15b) and the 6th N-type transistor (N16) can be shared. In addition, the fourth AOI gate circuit 14b includes the second AOI gate circuit 12b, the second P-type transistor (P22), the third P-type transistor (P23), the second N-type transistor (N22b), and the third AOI gate circuit (12b). The N-type transistor (N23) can be shared. Accordingly, the total number of transistors constituting the flip-flop 10 can be reduced, and in particular, the number of transistors operating the clock signal CK is reduced, so the loading capacitance of the clock signal CK can be reduced, and the flip-flop The power consumption of (10) can be reduced.

도 7은 본 개시의 예시적인 실시 예에 따른 플립플롭(100)의 로직 심볼을 나타내는 도면이다. 도 8은 본 개시의 예시적인 실시 예에 따른 플립플롭(100)을 나타내는 회로도이다. 도 8는 도 7의 플립플롭(100)에서 스캔 인에이블 신호(SE)를 수신하여, 반전된 스캔 인에이블 신호(nse)를 생성하는 인버터 회로를 제외한 구성을 나타내는 회로도이다. FIG. 7 is a diagram illustrating logic symbols of the flip-flop 100 according to an exemplary embodiment of the present disclosure. Figure 8 is a circuit diagram showing a flip-flop 100 according to an exemplary embodiment of the present disclosure. FIG. 8 is a circuit diagram illustrating the configuration excluding the inverter circuit that receives the scan enable signal SE from the flip-flop 100 of FIG. 7 and generates the inverted scan enable signal nse.

도 7을 참조하면, 플립플롭(100)은 멀티 비트의 데이터 입력 신호를 수신하는 멀티 비트 플립플롭일 수 있다. 플립플롭(100)은 복수의 1-비트 플립플롭들, 예를 들어, 제1 내지 제n 플립플롭(10_1~10_n, n은 자연수)을 포함할 수 있다. 제1 내지 제n 플립플롭(10_1~10_n) 각각은 하나의 1-비트 플립플롭의 출력 신호가 다음 1-비트 플립플롭의 스캔 입력 신호로서 제공되는 스캔 체인의 구조를 가질 수 있다. Referring to FIG. 7, the flip-flop 100 may be a multi-bit flip-flop that receives a multi-bit data input signal. The flip-flop 100 may include a plurality of 1-bit flip-flops, for example, first to nth flip-flops (10_1 to 10_n, n is a natural number). Each of the first to nth flip-flops (10_1 to 10_n) may have a scan chain structure in which the output signal of one 1-bit flip-flop is provided as a scan input signal of the next 1-bit flip-flop.

예를 들어, 제1 플립플롭(10_1)은 1-비트의 제1 데이터 입력 신호(D0), 스캔 입력 신호(SI), 및 스캔 인에이블 신호(SE)를 수신하고, 클락 신호(CK)에 따라 제1 출력 신호(Q0)를 출력할 수 있다. 제1 출력 신호(Q0)는 제2 플립플롭(10_2)의 스캔 입력 신호(SI)로서 제공될 수 있다. 제2 플립플롭(10_2)은 제2 데이터 입력 신호(D1), 제1 출력 신호(Q0) 및 스캔 인에이블 신호(SE)를 수신하고, 클락 신호(CK)에 따라 제2 출력 신호(Q1)를 출력할 수 있다. 제n 플립플롭(10_n)은 제n 데이터 입력 신호(Dn-1), 제n-1 출력 신호(Qn-2) 및 스캔 인에이블 신호(SE)를 수신하고, 클락 신호(CK)에 따라 제n 출력 신호(Qn-1)를 출력할 수 있다.For example, the first flip-flop (10_1) receives a 1-bit first data input signal (D0), a scan input signal (SI), and a scan enable signal (SE), and responds to the clock signal (CK). Accordingly, the first output signal (Q0) can be output. The first output signal Q0 may be provided as the scan input signal SI of the second flip-flop 10_2. The second flip-flop (10_2) receives the second data input signal (D1), the first output signal (Q0), and the scan enable signal (SE), and generates the second output signal (Q1) according to the clock signal (CK). can be output. The nth flip-flop (10_n) receives the nth data input signal (Dn-1), the n-1th output signal (Qn-2), and the scan enable signal (SE), and receives the nth data input signal (Dn-1) and the scan enable signal (SE), and n output signal (Qn-1) can be output.

제1 내지 제n 플립플롭(10_1~10_n) 각각은 도 4 내지 도 6에서 설명된 플립플롭 회로 구조를 가질 수 있다. 예를 들어, 제1 내지 제n 플립플롭(10_1~10_n) 각각은 멀티플렉서 및 제1 AOI 게이트 회로, 제2 AOI 게이트 회로, 제3 AOI 게이트 회로, 제4 AOI 게이트 회로, 제1 인버터 회로, 및 제2 인버터 회로를 포함할 수 있다. Each of the first to nth flip-flops (10_1 to 10_n) may have the flip-flop circuit structure described in FIGS. 4 to 6. For example, the first to nth flip-flops (10_1 to 10_n) each include a multiplexer, a first AOI gate circuit, a second AOI gate circuit, a third AOI gate circuit, a fourth AOI gate circuit, a first inverter circuit, and It may include a second inverter circuit.

도 8을 참조하면, 제1 플립플롭(10_1) 및 제2 플립플롭(10_2) 각각은 도 5에서 설명된 회로 구조를 가질 수 있다. 제1 플립플롭(10_1)은 제1 데이터 입력 신호(D0), 스캔 입력 신호(SI), 스캔 인에이블 신호(SE), 반전된 스캔 인에이블 신호(nse) 및 클락 신호(CK)를 수신하고, 제1 노드(N1_1)에서 제1 내부 신호(예를 들어, 도 2의 IS1)를 생성하고, 제2 노드(N2_1)에서 제2 내부 신호(예를 들어, 도 2의 IS2)를 생성하고, 제3 노드(N3_1)에서 제3 내부 신호(예를 들어, 도 2의 IS3)를 생성하고, 제4 노드(N4_1)에서 제4 내부 신호(예를 들어, 도 2의 IS4)를 생성하고, 제5 노드(N5_1)에서 제5 내부 신호(예를 들어, 도 2의 IS5)를 생성할 수 있다. 제1 플립플롭(10_1)의 제1 출력 신호(Q0)는 제2 플립플롭(10_2)에 스캔 입력 신호로서 제공될 수 있다. 따라서, 제1 플립플롭(10_1)의 제1 출력 신호(Q0)는 제2 플립플롭(10_2)의 멀티플렉서 및 제1 AOI 게이트 회로로 제공될 수 있다. Referring to FIG. 8, each of the first flip-flop 10_1 and the second flip-flop 10_2 may have the circuit structure described in FIG. 5. The first flip-flop (10_1) receives a first data input signal (D0), a scan input signal (SI), a scan enable signal (SE), an inverted scan enable signal (nse), and a clock signal (CK), , generating a first internal signal (e.g., IS1 in FIG. 2) at the first node (N1_1), and generating a second internal signal (e.g., IS2 in FIG. 2) at the second node (N2_1), , generating a third internal signal (e.g., IS3 in FIG. 2) at the third node (N3_1), and generating a fourth internal signal (e.g., IS4 in FIG. 2) at the fourth node (N4_1), , the fifth node (N5_1) may generate a fifth internal signal (eg, IS5 in FIG. 2). The first output signal Q0 of the first flip-flop 10_1 may be provided as a scan input signal to the second flip-flop 10_2. Accordingly, the first output signal Q0 of the first flip-flop 10_1 may be provided to the multiplexer and the first AOI gate circuit of the second flip-flop 10_2.

제2 플립플롭(10_2)은 제2 데이터 입력 신호(D1), 제1 출력 신호(Q0), 스캔 인에이블 신호(SE), 반전된 스캔 인에이블 신호(nse) 및 클락 신호(CK)를 수신하고, 제1 노드(N1_2)에서 제1 내부 신호(예를 들어, 도 2의 IS1)를 생성하고, 제2 노드(N2_2)에서 제2 내부 신호(예를 들어, 도 2의 IS2)를 생성하고, 제3 노드(N3_2)에서 제3 내부 신호(예를 들어, 도 2의 IS3)를 생성하고, 제4 노드(N4_2)에서 제4 내부 신호(예를 들어, 도 2의 IS4)를 생성하고, 제5 노드(N5_2)에서 제5 내부 신호(예를 들어, 도 2의 IS5)를 생성할 수 있다. 제2 플립플롭(10_2)의 제2 출력 신호(Q1)는 제2 플립플롭(10_2)에 이어 연결되는 제3 플립플롭에 스캔 입력 신호로서 제공될 수 있다. The second flip-flop (10_2) receives the second data input signal (D1), the first output signal (Q0), the scan enable signal (SE), the inverted scan enable signal (nse), and the clock signal (CK). And, generate a first internal signal (e.g., IS1 in FIG. 2) at the first node (N1_2), and generate a second internal signal (e.g., IS2 in FIG. 2) at the second node (N2_2). And, a third internal signal (e.g., IS3 in FIG. 2) is generated in the third node (N3_2), and a fourth internal signal (e.g., IS4 in FIG. 2) is generated in the fourth node (N4_2). And, the fifth node N5_2 may generate a fifth internal signal (eg, IS5 in FIG. 2). The second output signal Q1 of the second flip-flop 10_2 may be provided as a scan input signal to a third flip-flop connected next to the second flip-flop 10_2.

도 7 및 도 8에서는 도 1에서 설명된 플립플롭(10)이 연속적으로 연결되는 스캔 체인 구조의 멀티 비트 플립플롭(100)에 대해 설명하였으나, 본 개시는 이에 한정되지 않는다. 멀티 비트 플립플롭(100)은 도 9의 플립플롭(20)이 연속적으로 연결되는 스캔 체인 구조를 가질 수도 있다.In FIGS. 7 and 8 , the multi-bit flip-flop 100 having a scan chain structure in which the flip-flops 10 described in FIG. 1 are sequentially connected is described, but the present disclosure is not limited thereto. The multi-bit flip-flop 100 may have a scan chain structure in which the flip-flops 20 of FIG. 9 are continuously connected.

본 개시에 따라, 멀티비트 플립플롭(100)에 포함된 제1 내지 제n 플립플롭(10_1~10_n) 각각의 트랜지스터의 수가 감소되므로, 멀티비트 플립플롭(100)의 전체 트랜지스터의 수 역시 크게 감소될 수 있다. 따라서, 멀티비트 플립플롭(100)의 전력 소모 역시 효율적으로 감소될 수 있다. According to the present disclosure, since the number of transistors in each of the first to nth flip-flops (10_1 to 10_n) included in the multi-bit flip-flop 100 is reduced, the total number of transistors in the multi-bit flip-flop 100 is also greatly reduced. It can be. Accordingly, power consumption of the multi-bit flip-flop 100 can also be efficiently reduced.

도 9는 본 개시의 예시적인 실시 예에 따른 플립플롭(20)의 로직 심볼을 나타내는 도면이다. 플립플롭(20)은 1비트의 데이터 입력 신호(D)를 수신하는 1비트 플립플롭을 포함할 수 있다. FIG. 9 is a diagram illustrating logic symbols of the flip-flop 20 according to an exemplary embodiment of the present disclosure. The flip-flop 20 may include a 1-bit flip-flop that receives a 1-bit data input signal (D).

도 9를 참조하면, 플립플롭(20)은 데이터 입력 신호(D), 스캔 입력 신호(SI), 및 스캔 인에이블 신호(SE)를 수신하고, 반전된 클락 신호(nclk)에 따라 출력 신호(Q)를 출력할 수 있다. 플립플롭(20)은 스캔 테스트 회로로 동작하는 스캔 체인에 포함될 수도 있다. 플립플롭(20)은 클락 신호(CK)를 반전시켜 반전된 클락 신호(nclk)를 생성하는 인버터 회로를 더 포함할 수 있다.Referring to FIG. 9, the flip-flop 20 receives a data input signal (D), a scan input signal (SI), and a scan enable signal (SE), and outputs an output signal (nclk) according to the inverted clock signal (nclk). Q) can be output. Flip-flop 20 may also be included in a scan chain operating as a scan test circuit. The flip-flop 20 may further include an inverter circuit that inverts the clock signal CK and generates the inverted clock signal nclk.

플립플롭(20)은 스캔 인에이블 신호(SE) 및 반전된 클락 신호(nclk)에 기초하여, 데이터 입력 신호(D)를 저장 또는 래치하거나, 스캔 입력 신호(SI)를 선택하여 스캔 테스트 동작을 수행하여 출력 신호(Q)를 출력할 수 있다. 본 개시에 따른 플립플롭(20)은 반전된 클락 신호(nclk)에 따라 동작하는 트랜지스터의 수를 감소시킴으로써, 반전된 클락 신호(nclk)의 로딩 커패시턴스가 감소될 수 있고, 플립플롭(20)의 전력 소모가 감소될 수 있다.The flip-flop 20 stores or latches the data input signal (D) based on the scan enable signal (SE) and the inverted clock signal (nclk), or selects the scan input signal (SI) to perform a scan test operation. By performing this, the output signal (Q) can be output. The flip-flop 20 according to the present disclosure reduces the number of transistors operating according to the inverted clock signal nclk, so that the loading capacitance of the inverted clock signal nclk can be reduced, and the flip-flop 20 Power consumption can be reduced.

도 10은 본 개시의 예시적인 실시 예에 따른 플립플롭(20)을 나타내는 로직 다이어그램이다.FIG. 10 is a logic diagram illustrating a flip-flop 20 according to an exemplary embodiment of the present disclosure.

도 10을 참조하면, 플립플롭(20)은 제1 내지 제3 마스터 스테이지를 포함하는 마스터 섹션, 제1 내지 제3 슬레이브 스테이지를 포함하는 슬레이브 섹션, 제3 인버터 회로(INV3') 및 제4 인버터 회로(INV4')를 포함할 수 있다. 제3 인버터 회로(INV3')는 스캔 인에이블 신호(SE)를 반전시켜 반전된 스캔 인에이블 신호(nse)를 생성할 수 있고, 제4 인버터 회로(INV4')는 도 9의 인버터 회로(INV')로서 반전된 클락 신호(nclk)를 반전시켜 반전된 클락 신호(nclk)를 생성할 수 있다. 마스터 섹션 및 슬레이브 섹션에 포함된 제1 OAI 게이트 회로(21), 제2 OAI 게이트 회로(22), 제3 OAI 게이트 회로(23) 및 제4 OAI 게이트 회로(24)는 OAI21 게이트로 구현될 수 있다. Referring to FIG. 10, the flip-flop 20 includes a master section including first to third master stages, a slave section including first to third slave stages, a third inverter circuit (INV3'), and a fourth inverter. It may include a circuit (INV4'). The third inverter circuit (INV3') can generate an inverted scan enable signal (nse) by inverting the scan enable signal (SE), and the fourth inverter circuit (INV4') is the inverter circuit (INV) of FIG. 9. '), the inverted clock signal (nclk) can be inverted to generate the inverted clock signal (nclk). The first OAI gate circuit 21, the second OAI gate circuit 22, the third OAI gate circuit 23, and the fourth OAI gate circuit 24 included in the master section and the slave section can be implemented as an OAI21 gate. there is.

제1 마스터 스테이지는 멀티플렉서 및 제1 OAI 게이트 회로(21)를 포함할 수 있고, 제2 마스터 스테이지는 제2 OAI 게이트 회로(22)를 포함할 수 있고, 제3 마스터 스테이지는 제1 인버터 회로(INV1')를 포함할 수 있다. The first master stage may include a multiplexer and a first OAI gate circuit 21, the second master stage may include a second OAI gate circuit 22, and the third master stage may include a first inverter circuit ( INV1') may be included.

멀티플렉서 및 제1 OAI 게이트 회로(21)는 멀티플렉서(MUX), OR 게이트(OR1) 및 NAND 게이트(NAND1)의 동작을 수행할 수 있다. 멀티플렉서(MUX)는 스캔 인에이블 신호(SE)의 논리 레벨에 따라, NAND 게이트(NAND1)로 데이터 입력 신호(D) 또는 스캔 입력 신호(SI)를 제공할 수 있다. 멀티플렉서(MUX)는 스캔 인에이블 신호(SE)뿐만 아니라 반전된 스캔 인에이블 신호(nse)도 함께 수신할 수 있다. OR 게이트(OR1)는 반전된 클락 신호(nclk) 및 제2 내부 신호(IS2')를 수신하여 OR 연산을 수행할 수 있고, NAND 게이트(NAND1)는 멀티플렉서(MUX)의 출력 및 OR 게이트(OR1)의 출력을 수신하고 NAND 연산을 수행하여 제1 내부 신호(IS1')를 제1 노드(N1')로 출력할 수 있다. The multiplexer and first OAI gate circuit 21 can perform the operations of the multiplexer (MUX), OR gate (OR1), and NAND gate (NAND1). The multiplexer (MUX) may provide a data input signal (D) or a scan input signal (SI) to the NAND gate (NAND1) depending on the logic level of the scan enable signal (SE). The multiplexer (MUX) can receive not only the scan enable signal (SE) but also the inverted scan enable signal (nse). The OR gate (OR1) can perform an OR operation by receiving the inverted clock signal (nclk) and the second internal signal (IS2'), and the NAND gate (NAND1) receives the output of the multiplexer (MUX) and the OR gate (OR1 ) and perform NAND operation to output the first internal signal (IS1') to the first node (N1').

제2 OAI 게이트 회로(22)는 OR 게이트(OR2) 및 NAND 게이트(NAND2)의 동작을 수행할 수 있다. OR 게이트(OR2)는 반전된 클락 신호(nclk) 및 제3 내부 신호(IS3')를 수신할 수 있고, OR 연산을 수행할 수 있다. NAND 게이트(NAND2)는 제1 내부 신호(IS1') 및 OR 게이트(OR1)의 출력을 수신하고 NAND 연산을 수행하여 제2 내부 신호(IS2')를 제2 노드(N2')로 출력할 수 있다. The second OAI gate circuit 22 can perform the operations of the OR gate (OR2) and the NAND gate (NAND2). The OR gate (OR2) can receive the inverted clock signal (nclk) and the third internal signal (IS3') and perform an OR operation. The NAND gate (NAND2) can receive the first internal signal (IS1') and the output of the OR gate (OR1), perform NAND operation, and output the second internal signal (IS2') to the second node (N2'). there is.

제1 인버터 회로(INV1')는 제2 내부 신호(IS2')를 반전시켜 제3 내부 신호(IS3')를 생성할 수 있고, 제3 노드(N3')로 출력할 수 있다. 따라서, 마스터 섹션은 슬레이브 섹션으로 내부 신호(즉, 제2 내부 신호(IS2')) 및 반전된 내부 신호(즉, 제3 내부 신호(IS3'))를 제공할 수 있다. The first inverter circuit INV1' may generate a third internal signal IS3' by inverting the second internal signal IS2' and output it to the third node N3'. Accordingly, the master section may provide an internal signal (ie, the second internal signal (IS2')) and an inverted internal signal (ie, the third internal signal (IS3')) to the slave section.

제1 슬레이브 스테이지는 제3 OAI 게이트 회로(23)를 포함할 수 있고, 제2 슬레이브 스테이지는 제4 OAI 게이트 회로(24)를 포함할 수 있고, 제3 슬레이브 스테이지는 제2 인버터 회로(INV2')를 포함할 수 있다. The first slave stage may include a third OAI gate circuit 23, the second slave stage may include a fourth OAI gate circuit 24, and the third slave stage may include a second inverter circuit (INV2' ) may include.

제3 OAI 게이트 회로(23)는 OR 게이트(OR3) 및 NAND 게이트(NAND3)의 동작을 수행할 수 있다. OR 게이트(OR3)는 반전된 클락 신호(nclk) 및 제2 내부 신호(IS2')를 수신하여 OR 연산을 수행할 수 있고, NAND 게이트(NAND3)는 제5 내부 신호(IS5') 및 OR 게이트(OR3)의 출력을 수신하고 NAND 연산을 수행하여 제4 내부 신호(IS4')를 제4 노드(N4')로 출력할 수 있다. The third OAI gate circuit 23 can perform the operations of the OR gate (OR3) and the NAND gate (NAND3). The OR gate (OR3) can perform an OR operation by receiving the inverted clock signal (nclk) and the second internal signal (IS2'), and the NAND gate (NAND3) can receive the fifth internal signal (IS5') and the OR gate. By receiving the output of (OR3) and performing NAND operation, the fourth internal signal (IS4') can be output to the fourth node (N4').

제4 OAI 게이트 회로(24)는 OR 게이트(OR4) 및 NAND 게이트(NAND4)의 동작을 수행할 수 있다. OR 게이트(OR4)는 반전된 클락 신호(nclk) 및 제3 내부 신호(IS3')를 수신할 수 있고, OR 연산을 수행할 수 있다. NAND 게이트(NAND4)는 제4 내부 신호(IS4') 및 OR 게이트(OR4)의 출력을 수신하고 NAND 연산을 수행하여 제5 내부 신호(IS5')를 제5 노드(N5')로 출력할 수 있다. The fourth OAI gate circuit 24 can perform the operations of the OR gate (OR4) and the NAND gate (NAND4). The OR gate (OR4) can receive the inverted clock signal (nclk) and the third internal signal (IS3') and perform an OR operation. The NAND gate (NAND4) can receive the output of the fourth internal signal (IS4') and the OR gate (OR4), perform NAND operation, and output the fifth internal signal (IS5') to the fifth node (N5'). there is.

제2 인버터 회로(INV2')는 제4 내부 신호(IS4')를 반전시켜 출력 신호(Q)를 생성할 수 있고, 플립플롭(20)의 출력 단으로 출력할 수 있다. The second inverter circuit INV2' can generate the output signal Q by inverting the fourth internal signal IS4' and output it to the output terminal of the flip-flop 20.

도 11는 본 개시의 예시적인 실시 예에 따른 플립플롭(20)을 나타내는 회로도이다. 도 11는 도 10의 제3 인버터 회로(INV3') 및 제4 인버터 회로(INV4')를 제외한 플립플롭(20)의 구성을 나타내는 회로도이다. Figure 11 is a circuit diagram showing a flip-flop 20 according to an exemplary embodiment of the present disclosure. FIG. 11 is a circuit diagram showing the configuration of the flip-flop 20 excluding the third inverter circuit (INV3') and the fourth inverter circuit (INV4') of FIG. 10.

도 11를 참조하면, 멀티플렉서 및 제1 OAI 게이트 회로(21)는 제1 내지 제6 P형 트랜지스터(P11'~P16') 및 제1 내지 제6 N형 트랜지스터(N11'~N16')를 포함할 수 있다. 멀티플렉서 및 제1 OAI 게이트 회로(21)는 OAI 게이트에 멀티플렉서가 결합된 구조를 가질 수 있다. Referring to FIG. 11, the multiplexer and the first OAI gate circuit 21 include first to sixth P-type transistors (P11' to P16') and first to sixth N-type transistors (N11' to N16'). can do. The multiplexer and first OAI gate circuit 21 may have a structure in which a multiplexer is coupled to an OAI gate.

제1 P형 트랜지스터(P11')의 소스는 전원 전압(VDD)이 인가되고, 제1 P형 트랜지스터(P11')의 드레인은 제3 P형 트랜지스터(P13')의 소스에 연결될 수 있다. 제1 P형 트랜지스터(P11')의 게이트로는 데이터 입력 신호(D)가 수신될 수 있다. The source voltage (VDD) of the first P-type transistor (P11') may be applied, and the drain of the first P-type transistor (P11') may be connected to the source of the third P-type transistor (P13'). A data input signal (D) may be received at the gate of the first P-type transistor (P11').

제2 P형 트랜지스터(P12')의 소스는 전원 전압(VDD)이 인가되고, 제2 P형 트랜지스터(P12')의 드레인은 제4 P형 트랜지스터(P14')의 소스에 연결될 수 있다. 제2 P형 트랜지스터(P12')의 게이트로는 스캔 입력 신호(SI)가 수신될 수 있다.The power supply voltage VDD may be applied to the source of the second P-type transistor P12', and the drain of the second P-type transistor P12' may be connected to the source of the fourth P-type transistor P14'. The scan input signal SI may be received at the gate of the second P-type transistor P12'.

제3 P형 트랜지스터(P13')의 드레인 및 제4 P형 트랜지스터(P14')의 드레인은 멀티플렉서 및 제1 OAI 게이트 회로(21)의 출력 노드인 제1 노드(N1')에 연결될 수 있다. 제3 P형 트랜지스터(P13')의 게이트로는 스캔 인에이블 신호(SE)가 수신될 수 있고, 제4 P형 트랜지스터(P14')의 게이트로는 반전된 스캔 인에이블 신호(nse)가 수신될 수 있다. The drain of the third P-type transistor (P13') and the drain of the fourth P-type transistor (P14') may be connected to the first node (N1'), which is the output node of the multiplexer and the first OAI gate circuit 21. A scan enable signal (SE) may be received at the gate of the third P-type transistor (P13'), and an inverted scan enable signal (nse) may be received at the gate of the fourth P-type transistor (P14'). It can be.

제5 P형 트랜지스터(P15')의 소스는 전원 전압(VDD)이 인가될 수 있고, 제5 P형 트랜지스터(P15')의 드레인은 제6 P형 트랜지스터(P16')의 소스에 연결될 수 있다. 제5 P형 트랜지스터(P15)의 게이트로는 반전된 클락 신호(nclk)가 수신될 수 있다. The source of the fifth P-type transistor (P15') may be applied with the power supply voltage (VDD), and the drain of the fifth P-type transistor (P15') may be connected to the source of the sixth P-type transistor (P16'). . An inverted clock signal (nclk) may be received at the gate of the fifth P-type transistor (P15).

제6 P형 트랜지스터(P16')의 드레인은 제1 노드(N1')에 연결될 수 있다. 제6 P형 트랜지스터(P16')의 게이트는 제2 OAI 게이트 회로(22)의 출력 노드인 제2 노드(N2')와 연결되어 제2 내부 신호(예를 들어, 도 10의 IS2')가 수신될 수 있다. The drain of the sixth P-type transistor P16' may be connected to the first node N1'. The gate of the sixth P-type transistor P16' is connected to the second node N2', which is the output node of the second OAI gate circuit 22, so that the second internal signal (for example, IS2' in FIG. 10) is connected to the second node N2', which is the output node of the second OAI gate circuit 22. can be received.

제1 N형 트랜지스터(N11')의 소스 및 제2 N형 트랜지스터(N12)의 소스는 제5 N형 트랜지스터(N15')의 드레인 및 제6 N형 트랜지스터(N16')의 드레인이 연결될 수 있다. 제1 N형 트랜지스터(N11')의 드레인은 제4 N형 트랜지스터(N14')의 소스에 연결되고, 제2 N형 트랜지스터(N12')의 드레인은 제3 N형 트랜지스터(N13')의 소스에 연결될 수 있다. 제1 N형 트랜지스터(N11')의 게이트로는 데이터 입력 신호(D)가 수신되고, 제2 N형 트랜지스터(N12')의 게이트로는 스캔 입력 신호(SI)가 수신될 수 있다. The source of the first N-type transistor N11' and the source of the second N-type transistor N12 may be connected to the drain of the fifth N-type transistor N15' and the drain of the sixth N-type transistor N16'. . The drain of the first N-type transistor (N11') is connected to the source of the fourth N-type transistor (N14'), and the drain of the second N-type transistor (N12') is connected to the source of the third N-type transistor (N13'). can be connected to A data input signal (D) may be received at the gate of the first N-type transistor (N11'), and a scan input signal (SI) may be received at the gate of the second N-type transistor (N12').

제3 N형 트랜지스터(N13')의 드레인 및 제4 N형 트랜지스터(N14')의 드레인은 제1 노드(N1')에 연결될 수 있다. 제3 N형 트랜지스터(N13')의 게이트로는 스캔 인에이블 신호(SE)가 수신될 수 있고, 제4 N형 트랜지스터(N14')의 게이트로는 반전된 스캔 인에이블 신호(nse)가 수신될 수 있다.The drain of the third N-type transistor N13' and the drain of the fourth N-type transistor N14' may be connected to the first node N1'. A scan enable signal (SE) may be received at the gate of the third N-type transistor (N13'), and an inverted scan enable signal (nse) may be received at the gate of the fourth N-type transistor (N14'). It can be.

제5 N형 트랜지스터(N15')의 소스 및 제6 N형 트랜지스터(N16')의 소스는 접지 전압이 인가될 수 있다. 제5 N형 트랜지스터(N15')의 게이트로는 반전된 클락 신호(nclk)가 수신될 수 있고, 제6 N형 트랜지스터(N16')의 게이트는 제2 노드(N2')와 연결되어 제2 내부 신호(IS2')가 수신될 수 있다.A ground voltage may be applied to the source of the fifth N-type transistor N15' and the source of the sixth N-type transistor N16'. An inverted clock signal (nclk) can be received at the gate of the fifth N-type transistor (N15'), and the gate of the sixth N-type transistor (N16') is connected to the second node (N2') to generate a second An internal signal (IS2') may be received.

제2 OAI 게이트 회로(22)는 제1 내지 제3 P형 트랜지스터(P21'~P23') 및 제1 내지 제3 N형 트랜지스터(N21'~N23')를 포함할 수 있다. The second OAI gate circuit 22 may include first to third P-type transistors (P21' to P23') and first to third N-type transistors (N21' to N23').

제1 P형 트랜지스터(P21')의 소스는 전원 전압이 인가되고, 제1 P형 트랜지스터(P21')의 드레인은 제2 OAI 게이트 회로(22)의 출력 노드인 제2 노드(N2')에 연결될 수 있다. 제1 P형 트랜지스터(P21')의 게이트는 제1 노드(N1')에 연결되어, 제1 내부 신호(예를 들어, 도 10의 IS1')를 수신할 수 있다. A power supply voltage is applied to the source of the first P-type transistor (P21'), and the drain of the first P-type transistor (P21') is connected to the second node (N2'), which is the output node of the second OAI gate circuit 22. can be connected The gate of the first P-type transistor P21' is connected to the first node N1' and can receive a first internal signal (eg, IS1' in FIG. 10).

제2 P형 트랜지스터(P22')의 소스는 전원 전압이 인가되고, 제2 P형 트랜지스터(P22')의 드레인은 제3 P형 트랜지스터(P23')의 소스에 연결될 수 있다. 제2 P형 트랜지스터(P22')의 게이트로는 반전된 클락 신호(nclk)가 수신될 수 있다. A power supply voltage may be applied to the source of the second P-type transistor (P22'), and the drain of the second P-type transistor (P22') may be connected to the source of the third P-type transistor (P23'). An inverted clock signal (nclk) may be received at the gate of the second P-type transistor (P22').

제3 P형 트랜지스터(P23')의 드레인은 제2 노드(N2')에 연결될 수 있다. 제3 P형 트랜지스터(P23')의 게이트는 제3 노드(N3')에 연결되어, 제3 내부 신호(예를 들어, 도 10의 IS3')를 수신할 수 있다.The drain of the third P-type transistor (P23') may be connected to the second node (N2'). The gate of the third P-type transistor P23' is connected to the third node N3' and can receive a third internal signal (eg, IS3' in FIG. 10).

제1 N형 트랜지스터(N21')의 소스는 제2 N형 트랜지스터(N22')의 드레인 및 제3 N형 트랜지스터(N23')의 드레인에 연결될 수 있다. 제1 N형 트랜지스터(N21')의 드레인은 제2 노드(N2')에 연결될 수 있다. 제1 N형 트랜지스터(N21')의 게이트는 제1 노드(N1')에 연결되어 제1 내부 신호(IS1')를 수신할 수 있다. The source of the first N-type transistor N21' may be connected to the drain of the second N-type transistor N22' and the drain of the third N-type transistor N23'. The drain of the first N-type transistor N21' may be connected to the second node N2'. The gate of the first N-type transistor N21' is connected to the first node N1' and can receive the first internal signal IS1'.

제2 N형 트랜지스터(N22')의 소스 및 제3 N형 트랜지스터(N23')의 소스는 접지 전압이 인가될 수 있다. 제2 N형 트랜지스터(N22')의 게이트는 반전된 클락 신호(nclk)가 수신될 수 있다. 제3 N형 트랜지스터(N23')의 게이트는 제3 노드(N3')에 연결될 수 있다. A ground voltage may be applied to the source of the second N-type transistor N22' and the source of the third N-type transistor N23'. The gate of the second N-type transistor N22' may receive the inverted clock signal nclk. The gate of the third N-type transistor N23' may be connected to the third node N3'.

제3 OAI 게이트 회로(23)는 제1 내지 제3 P형 트랜지스터(P31'~P33') 및 제1 내지 제3 N형 트랜지스터(N31'~N33')를 포함할 수 있다. The third OAI gate circuit 23 may include first to third P-type transistors (P31' to P33') and first to third N-type transistors (N31' to N33').

제1 P형 트랜지스터(P31')의 소스는 전원 전압(VDD)이 인가되고, 제1 P형 트랜지스터(P31')의 드레인은 제3 OAI 게이트 회로(23)의 출력 노드인 제4 노드(N4')에 연결될 수 있다. 제1 P형 트랜지스터(P31')의 게이트는 제5 노드(N5')에 연결되어 제5 내부 신호(예를 들어, 도 10의 IS5')를 수신할 수 있다. The source of the first P-type transistor (P31') is supplied with the power supply voltage (VDD), and the drain of the first P-type transistor (P31') is connected to the fourth node (N4), which is the output node of the third OAI gate circuit 23. ') can be connected to. The gate of the first P-type transistor P31' may be connected to the fifth node N5' to receive a fifth internal signal (eg, IS5' in FIG. 10).

제2 P형 트랜지스터(P32')의 소스는 전원 전압(VDD)이 인가될 수 있고, 제2 P형 트랜지스터(P32')의 드레인은 제3 P형 트랜지스터(P33')의 소스에 연결될 수 있다. 제2 P형 트랜지스터(P32')의 게이트는 반전된 클락 신호(nclk)가 수신될 수 있다. A power supply voltage (VDD) may be applied to the source of the second P-type transistor (P32'), and the drain of the second P-type transistor (P32') may be connected to the source of the third P-type transistor (P33'). . The gate of the second P-type transistor (P32') may receive the inverted clock signal (nclk).

제3 P형 트랜지스터(P33')의 드레인은 제4 노드(N4')에 연결될 수 있다. 제3 P형 트랜지스터(P33')의 게이트는 제2 노드(N2')에 연결될 수 있다. The drain of the third P-type transistor P33' may be connected to the fourth node N4'. The gate of the third P-type transistor P33' may be connected to the second node N2'.

제1 N형 트랜지스터(N31')의 소스는 제2 N형 트랜지스터(N32')의 드레인 및 제3 N형 트랜지스터(N33')의 드레인에 연결되고, 제1 N형 트랜지스터(N31')의 드레인은 제4 노드(N4')에 연결될 수 있다. 제1 N형 트랜지스터(N31')의 게이트는 제5 노드(N5')에 연결될 수 있다.The source of the first N-type transistor (N31') is connected to the drain of the second N-type transistor (N32') and the drain of the third N-type transistor (N33'), and the drain of the first N-type transistor (N31') may be connected to the fourth node (N4'). The gate of the first N-type transistor N31' may be connected to the fifth node N5'.

제2 N형 트랜지스터(N32')의 소스 및 제3 N형 트랜지스터(N33')의 소스는 접지 전압이 인가될 수 있다. 제2 N형 트랜지스터(N32')의 게이트는 반전된 클락 신호(nclk)가 수신될 수 있고, 제3 N형 트랜지스터(N33')의 게이트는 제2 노드(N2')에 연결될 수 있다. A ground voltage may be applied to the source of the second N-type transistor N32' and the source of the third N-type transistor N33'. The gate of the second N-type transistor N32' may receive the inverted clock signal nclk, and the gate of the third N-type transistor N33' may be connected to the second node N2'.

제4 OAI 게이트 회로(24)는 제1 내지 제3 P형 트랜지스터(P41'~P43') 및 제1 내지 제3 N형 트랜지스터(N41'~N43')를 포함할 수 있다. The fourth OAI gate circuit 24 may include first to third P-type transistors (P41' to P43') and first to third N-type transistors (N41' to N43').

제1 P형 트랜지스터(P41')의 소스는 전원 전압(VDD)이 인가되고, 제1 P형 트랜지스터(P41')의 드레인은 제4 OAI 게이트 회로(24)의 출력 노드인 제5 노드(N5')에 연결될 수 있다. 제1 P형 트랜지스터(P41')의 게이트는 제4 노드(N4')에 연결되어, 제4 내부 신호(IS4')를 수신할 수 있다. The source of the first P-type transistor (P41') is supplied with the power supply voltage (VDD), and the drain of the first P-type transistor (P41') is connected to the fifth node (N5), which is the output node of the fourth OAI gate circuit 24. ') can be connected to. The gate of the first P-type transistor P41' is connected to the fourth node N4' and can receive the fourth internal signal IS4'.

제2 P형 트랜지스터(P42')의 소스는 전원 전압(VDD)이 인가되고, 제2 P형 트랜지스터(P42')의 드레인은 제3 P형 트랜지스터(P43')의 소스에 연결될 수 있다. 제2 P형 트랜지스터(P42')의 게이트에는 반전된 클락 신호(nclk)가 수신될 수 있다. The source of the second P-type transistor (P42') may be applied with the power supply voltage (VDD), and the drain of the second P-type transistor (P42') may be connected to the source of the third P-type transistor (P43'). An inverted clock signal (nclk) may be received at the gate of the second P-type transistor (P42').

제3 P형 트랜지스터(P43')의 드레인은 제5 노드(N5')에 연결될 수 있다. 제3 P형 트랜지스터(P43')의 게이트는 제3 노드(N3')에 연결되어 제3 내부 신호(IS3')가 수신될 수 있다. The drain of the third P-type transistor P43' may be connected to the fifth node N5'. The gate of the third P-type transistor P43' is connected to the third node N3' so that the third internal signal IS3' can be received.

제1 N형 트랜지스터(N41')의 소스는 제2 N형 트랜지스터(N42')의 드레인 및 제3 N형 트랜지스터(N43')의 드레인에 연결될 수 있다. 제1 N형 트랜지스터(N41')의 드레인은 제5 노드(N5')에 연결될 수 있다. 제1 N형 트랜지스터(N41')의 게이트는 제4 노드(N4')에 연결될 수 있다. The source of the first N-type transistor N41' may be connected to the drain of the second N-type transistor N42' and the drain of the third N-type transistor N43'. The drain of the first N-type transistor N41' may be connected to the fifth node N5'. The gate of the first N-type transistor N41' may be connected to the fourth node N4'.

제2 N형 트랜지스터(N42')의 소스 및 제3 N형 트랜지스터(N43')의 소스는 접지 전압이 인가될 수 있다. 제2 N형 트랜지스터(N42')의 게이트는 반전된 클락 신호(nclk)가 수신될 수 있고, 제3 N형 트랜지스터(N43')의 게이트는 제3 노드(N3')에 연결될 수 있다. A ground voltage may be applied to the source of the second N-type transistor N42' and the source of the third N-type transistor N43'. The gate of the second N-type transistor N42' may receive the inverted clock signal nclk, and the gate of the third N-type transistor N43' may be connected to the third node N3'.

도 12는 본 개시의 예시적인 실시 예에 따른 플립플롭(20)을 나타내는 회로도이다. 도 12는 도 10의 제3 인버터 회로(INV3') 및 제4 인버터 회로(INV4')를 제외한 플립플롭(20)의 구성을 나타내는 회로도이다. 도 12의 제3 OAI 게이트 회로(23a)는 도 11의 제3 OAI 게이트 회로(23)에 대응될 수 있고, 도 12의 제4 OAI 게이트 회로(24a)는 도 11의 제4 OAI 게이트 회로(24)에 대응될 수 있다. 도 12에 대한 설명에서는 도 11에서와 동일한 부호에 대해 중복되는 설명을 생략하겠다. Figure 12 is a circuit diagram showing a flip-flop 20 according to an exemplary embodiment of the present disclosure. FIG. 12 is a circuit diagram showing the configuration of the flip-flop 20 excluding the third inverter circuit (INV3') and the fourth inverter circuit (INV4') of FIG. 10. The third OAI gate circuit 23a of FIG. 12 may correspond to the third OAI gate circuit 23 of FIG. 11, and the fourth OAI gate circuit 24a of FIG. 12 may correspond to the fourth OAI gate circuit of FIG. 11 ( 24). In the description of FIG. 12, overlapping descriptions of the same symbols as those in FIG. 11 will be omitted.

도 12를 참조하면, 플립플롭(20')은 멀티플렉서 및 제1 OAI 게이트 회로(21), 제2 OAI 게이트 회로(22), 제3 OAI 게이트 회로(23a), 제4 OAI 게이트 회로(24a), 제1 인버터 회로(INV1') 및 제2 인버터 회로(INV2')를 포함할 수 있다. Referring to FIG. 12, the flip-flop 20' includes a multiplexer, a first OAI gate circuit 21, a second OAI gate circuit 22, a third OAI gate circuit 23a, and a fourth OAI gate circuit 24a. , may include a first inverter circuit (INV1') and a second inverter circuit (INV2').

제3 OAI 게이트 회로(23a)는 제1 내지 제3 P형 트랜지스터(P31'~P33') 및 N형 트랜지스터(N31a')를 포함할 수 있다. N형 트랜지스터(N31a')의 드레인은 제3 OAI 게이트 회로(23a)의 출력 노드인 제4 노드(N4')에 연결될 수 있다. N형 트랜지스터(N31a')의 게이트는 제5 노드(N5')에 연결되어 제5 내부 신호(예를 들어, 도 10의 IS5')를 수신할 수 있다. N형 트랜지스터(N31a')의 소스는, 멀티플렉서 및 제1 OAI 게이트 회로(21)의 제5 N형 트랜지스터(N15')의 드레인 및 제6 N형 트랜지스터(N16')의 드레인에 연결될 수 있다. 또한, N형 트랜지스터(N31a')의 소스는, 멀티플렉서 및 제1 OAI 게이트 회로(21)의 제1 N형 트랜지스터(N11')의 소스 및 제2 N형 트랜지스터(N12')의 소스에 연결될 수 있다. The third OAI gate circuit 23a may include first to third P-type transistors (P31' to P33') and an N-type transistor (N31a'). The drain of the N-type transistor N31a' may be connected to the fourth node N4', which is the output node of the third OAI gate circuit 23a. The gate of the N-type transistor N31a' is connected to the fifth node N5' and can receive a fifth internal signal (eg, IS5' in FIG. 10). The source of the N-type transistor N31a' may be connected to the drain of the fifth N-type transistor N15' and the drain of the sixth N-type transistor N16' of the multiplexer and the first OAI gate circuit 21. Additionally, the source of the N-type transistor N31a' may be connected to the source of the first N-type transistor N11' and the source of the second N-type transistor N12' of the multiplexer and the first OAI gate circuit 21. there is.

제3 OAI 게이트 회로(23a)는 멀티플렉서 및 제1 OAI 게이트 회로(21)와 제5 N형 트랜지스터(N15') 및 제6 N형 트랜지스터(N16')를 공유할 수 있다. 따라서, 제3 OAI 게이트 회로(23a)는 제2 내부 신호(예를 들어, 도 10의 IS2'), 반전된 클락 신호(nclk), 및 제5 내부 신호(IS5')에 대한 OAI 게이트 연산을 수행할 수 있다. The third OAI gate circuit 23a may share the multiplexer and the first OAI gate circuit 21 and the fifth N-type transistor N15' and the sixth N-type transistor N16'. Accordingly, the third OAI gate circuit 23a performs an OAI gate operation on the second internal signal (e.g., IS2' in FIG. 10), the inverted clock signal (nclk), and the fifth internal signal (IS5'). It can be done.

제4 OAI 게이트 회로(24a)는 제1 내지 제3 P형 트랜지스터(P41'~P43') 및 N형 트랜지스터(N41a')를 포함할 수 있다. N형 트랜지스터(N41a')의 드레인은 제4 OAI 게이트 회로(24a)의 출력 노드인 제5 노드(N5')에 연결될 수 있다. N형 트랜지스터(N41a')의 게이트는 제4 노드(N4')에 연결되어 제4 내부 신호(예를 들어, 도 10의 IS4')를 수신할 수 있다. N형 트랜지스터(N41a')의 소스는, 제2 OAI 게이트 회로(22)의 제2 N형 트랜지스터(N22')의 드레인 및 제3 N형 트랜지스터(N23')의 드레인에 연결될 수 있다. 또한, N형 트랜지스터(N41a')의 소스는, 제2 OAI 게이트 회로(22)의 제1 N형 트랜지스터(N21')의 소스에 연결될 수 있다.The fourth OAI gate circuit 24a may include first to third P-type transistors (P41' to P43') and N-type transistor (N41a'). The drain of the N-type transistor N41a' may be connected to the fifth node N5', which is the output node of the fourth OAI gate circuit 24a. The gate of the N-type transistor N41a' is connected to the fourth node N4' and can receive a fourth internal signal (eg, IS4' in FIG. 10). The source of the N-type transistor N41a' may be connected to the drain of the second N-type transistor N22' and the drain of the third N-type transistor N23' of the second OAI gate circuit 22. Additionally, the source of the N-type transistor N41a' may be connected to the source of the first N-type transistor N21' of the second OAI gate circuit 22.

제4 OAI 게이트 회로(24a)는 제2 OAI 게이트 회로(22)와 제2 N형 트랜지스터(N22') 및 제3 N형 트랜지스터(N23')를 공유할 수 있다. 따라서, 제4 OAI 게이트 회로(24a)는 제3 내부 신호(예를 들어, 도 10의 IS3'), 반전된 클락 신호(nclk), 및 제4 내부 신호(IS4')에 대한 OAI 게이트 연산을 수행할 수 있다. The fourth OAI gate circuit 24a may share the second N-type transistor N22' and the third N-type transistor N23' with the second OAI gate circuit 22. Accordingly, the fourth OAI gate circuit 24a performs an OAI gate operation on the third internal signal (e.g., IS3' in FIG. 10), the inverted clock signal (nclk), and the fourth internal signal (IS4'). It can be done.

제3 OAI 게이트 회로(23a)가 멀티플렉서 및 제1 OAI 게이트 회로(21)와 제5 N형 트랜지스터(N15') 및 제6 N형 트랜지스터(N16')를 공유하고, 제4 OAI 게이트 회로(24a)가 제2 OAI 게이트 회로(22)와 제2 N형 트랜지스터(N22') 및 제3 N형 트랜지스터(N23')를 공유함으로써, 플립플롭(20')을 구성하는 트랜지스터의 전체 개수가 감소될 수 있고, 특히, 반전된 클락 신호(nclk) 동작하는 트랜지스터의 수가 감소되므로 반전된 클락 신호(nclk)의 로딩 커패시턴스가 감소될 수 있고, 플립플롭(20')의 전력 소모가 감소될 수 있다.The third OAI gate circuit 23a shares the multiplexer and the first OAI gate circuit 21 and the fifth N-type transistor N15' and the sixth N-type transistor N16', and the fourth OAI gate circuit 24a ) shares the second N-type transistor (N22') and the third N-type transistor (N23') with the second OAI gate circuit 22, so that the total number of transistors constituting the flip-flop 20' is reduced. In particular, since the number of transistors operating the inverted clock signal nclk is reduced, the loading capacitance of the inverted clock signal nclk can be reduced, and the power consumption of the flip-flop 20' can be reduced.

도 13은 본 개시의 예시적인 실시 예에 따른 플립플롭(10, 100, 20)을 포함하는 컴퓨팅 시스템(700)을 도시한 블록도이다. FIG. 13 is a block diagram illustrating a computing system 700 including flip-flops 10, 100, and 20 according to an exemplary embodiment of the present disclosure.

도 13을 참조하면, 컴퓨팅 시스템(700)은 프로세서(702), 메모리(704), 스토리지(706), 입/출력 유닛(708) 등을 포함할 수 있다. 예시적인 실시 예에서, 프로세서(702), 메모리(704), 스토리지(706) 및 입/출력 유닛(708)에 포함된 복수의 반도체 장치, 집적 회로, 순차 논리 회로 등 중 적어도 하나는 도 1 및 도 9에서 설명된 1-비트 플립플롭(10, 20)을 포함할 수 있고, 또는 도 7에서 설명된 멀티 비트 플립플롭(100)을 포함할 수도 있다. 컴퓨팅 시스템(700)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다.Referring to FIG. 13, the computing system 700 may include a processor 702, memory 704, storage 706, input/output unit 708, etc. In an example embodiment, at least one of a plurality of semiconductor devices, integrated circuits, sequential logic circuits, etc. included in the processor 702, memory 704, storage 706, and input/output unit 708 is shown in FIG. 1 and It may include the 1-bit flip-flops 10 and 20 described in FIG. 9, or it may include the multi-bit flip-flop 100 described in FIG. 7. Computing system 700 may be a fixed computing system such as a desktop computer, workstation, server, etc., or may be a portable computing system such as a laptop computer.

프로세서(702)는 특정 연산 또는 작업을 수행할 수 있다. 프로세서(121)는 프로세싱 유닛으로 지칭될 수 있고, 예를 들어, 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)와 같이 임이의 명령어 세트를 실행할 수 있는 적어도 하나의 코어 포함할 수 있다. 프로세서(702)는 어드레스 버스, 제어 버스, 데이터 버스 등과 같은 버스를 통해 메모리(704), 스토리지(706) 및 입/출력 유닛(708)과 통신할 수 있다. 프로세서(702)는 또한 PCI(Peripheral Component Interconnect) 버스 등과 같은 확장 버스에 연결될 수 있다.Processor 702 may perform specific operations or tasks. The processor 121 may be referred to as a processing unit, for example, a microprocessor, an application processor (AP), a digital signal processor (DSP), or a graphic processing unit (GPU). It may contain at least one core capable of executing. Processor 702 may communicate with memory 704, storage 706, and input/output unit 708 via buses such as an address bus, control bus, data bus, etc. Processor 702 may also be coupled to an expansion bus, such as a Peripheral Component Interconnect (PCI) bus.

메모리(704)는 컴퓨팅 시스템(700)의 동작에 필요한 데이터를 저장할 수 있다. 메모리(704)는 프로세서(702)에 의해 실행 가능한 프로그램이 저장될 수 있다. 메모리(704)는 하나 이상의 컴퓨터 판독 가능 저장 매체를 포함할 수 있다. 예를 들어, 메모리(704)는 비휘발성 메모리일 수 있고, 자기 하드 디스크, 광 디스크, 플로피 디스크, 플래시 메모리, 또는 EPROM(electrically programmable memory) 또는 EEPROM(electrically erasable and programmable) 메모리의 형태를 포함할 수 있다. 또한, 메모리(704)는 RAM(Random Access Memory) 또는 캐시등으로 구현될 수 있고, 예를 들어, 메모리(704)는 DRAM(Dynamic Random Access Memory), 모바일 DRAM, SRAM(Static Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(ferroelectric Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다. The memory 704 may store data necessary for the operation of the computing system 700. The memory 704 may store programs executable by the processor 702. Memory 704 may include one or more computer-readable storage media. For example, memory 704 may be non-volatile memory and may include a magnetic hard disk, optical disk, floppy disk, flash memory, or some form of electrically programmable memory (EPROM) or electrically erasable and programmable (EEPROM) memory. You can. Additionally, the memory 704 may be implemented as RAM (Random Access Memory) or a cache. For example, the memory 704 may include DRAM (Dynamic Random Access Memory), mobile DRAM, SRAM (Static Random Access Memory), It may include Phase-change Random Access Memory (PRAM), ferroelectric Random Access Memory (FRAM), Resistive Random Access Memory (RRAM), Magnetic Random Access Memory (MRAM), etc.

스토리지(706)는 컴퓨팅 시스템(700)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 않을 수 있다. 예를 들면, 스토리지(706)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있고, 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브, CD-ROM 등을 포함할 수 있다. The storage 706 may not lose stored data even if power supplied to the computing system 700 is cut off. For example, storage 706 may include a non-volatile memory device, and may include storage media such as magnetic tape, optical disk, magnetic disk, solid state drive (SSD), hard disk drive, CD-ROM, etc. It may include ROM, etc.

입/출력 유닛(708)은 키보드, 키패드, 마우스 등과 같은 입력 수단과 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다.The input/output unit 708 may include input means such as a keyboard, keypad, and mouse, and output means such as a printer and display.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As above, exemplary embodiments have been disclosed in the drawings and specification. Although embodiments have been described in this specification using specific terms, this is only used for the purpose of explaining the technical idea of the present disclosure and is not used to limit the meaning or scope of the present disclosure as set forth in the claims. . Therefore, those skilled in the art will understand that various modifications and other equivalent embodiments are possible therefrom. Therefore, the true technical protection scope of the present disclosure should be determined by the technical spirit of the attached patent claims.

Claims (20)

데이터 입력 신호, 스캔 입력 신호 및 스캔 인에이블 신호를 수신하고 클락 신호에 응답하여 출력 신호를 생성하는 플립플롭으로서,
멀티플렉서, 제1 AOI(AND-OR-Inverter) 게이트 회로, 제2 AOI 게이트 회로, 및 제1 인버터 회로를 포함하고, 상기 데이터 입력 신호, 상기 스캔 입력 신호 및 상기 스캔 인에이블 신호를 수신하고 내부 신호 및 반전된 내부 신호를 출력하는 마스터 섹션;
제3 AOI 게이트 회로, 제4 AOI 게이트 회로 및 제2 인버터 회로를 포함하고, 상기 내부 신호를 수신하여 상기 출력 신호를 생성하는 슬레이브 섹션; 및
상기 스캔 인에이블 신호를 반전한 반전된 스캔 인에이블 신호를 생성하는 제3 인버터 회로를 포함하고,
상기 마스터 섹션 및 상기 슬레이브 섹션에 포함된 상기 제1 내지 제4 AOI 게이트 회로는 상기 클락 신호를 수신하는 것을 특징으로 하는 플립플롭.A flip-flop that receives a data input signal, a scan input signal, and a scan enable signal and generates an output signal in response to a clock signal,
Includes a multiplexer, a first AOI (AND-OR-Inverter) gate circuit, a second AOI gate circuit, and a first inverter circuit, and receives the data input signal, the scan input signal, and the scan enable signal and generates an internal signal. and a master section that outputs an inverted internal signal.
a slave section including a third AOI gate circuit, a fourth AOI gate circuit, and a second inverter circuit, and receiving the internal signal to generate the output signal; and
A third inverter circuit that inverts the scan enable signal and generates an inverted scan enable signal,
A flip-flop, characterized in that the first to fourth AOI gate circuits included in the master section and the slave section receive the clock signal. 제1 항에 있어서,
상기 멀티플렉서 및 제1 AOI 게이트 회로는 제1 내지 제6 P형 트랜지스터 및 제1 내지 제6 N형 트랜지스터를 포함하고,
상기 제1 P형 트랜지스터의 소스는 상기 제5 P형 트랜지스터의 드레인 및 상기 제6 P형 트랜지스터의 드레인에 연결되고, 상기 제1 P형 트랜지스터의 드레인은 상기 제3 P형 트랜지스터의 소스에 연결되고,
상기 제2 P형 트랜지스터의 소스는 상기 제5 P형 트랜지스터의 드레인 및 상기 제6 P형 트랜지스터의 드레인에 연결되고, 상기 제2 P형 트랜지스터의 드레인은 상기 제4 P형 트랜지스터의 소스에 연결되고,
상기 제3 P형 트랜지스터의 드레인 및 상기 제4 P형 트랜지스터의 드레인은 상기 멀티플렉서 및 제1 AOI 게이트 회로의 출력 노드에 연결되고,
상기 제5 P형 트랜지스터의 소스 및 상기 제6 P형 트랜지스터의 소스는 전원 전압이 인가되고,
상기 제1 N형 트랜지스터의 소스는 접지 전압이 인가되고, 상기 제1 N형 트랜지스터의 드레인은 상기 제4 N형 트랜지스터의 소스에 연결되고,
상기 제2 N형 트랜지스터의 소스는 접지 전압이 인가되고, 상기 제2 N형 트랜지스터의 드레인은 상기 제3 N형 트랜지스터의 소스에 연결되고,
상기 제5 N형 트랜지스터의 드레인은 상기 제6 N형 트랜지스터의 소스에 연결되고,
상기 제3 N형 트랜지스터의 드레인, 상기 제4 N형 트랜지스터의 드레인, 및 상기 제6 N형 트랜지스터의 드레인은 상기 멀티플렉서 및 제1 AOI 게이트 회로의 출력 노드에 연결되는 것을 특징으로 하는 플립플롭.According to claim 1,
The multiplexer and the first AOI gate circuit include first to sixth P-type transistors and first to sixth N-type transistors,
The source of the first P-type transistor is connected to the drain of the fifth P-type transistor and the drain of the sixth P-type transistor, and the drain of the first P-type transistor is connected to the source of the third P-type transistor, ,
The source of the second P-type transistor is connected to the drain of the fifth P-type transistor and the drain of the sixth P-type transistor, and the drain of the second P-type transistor is connected to the source of the fourth P-type transistor, ,
The drain of the third P-type transistor and the drain of the fourth P-type transistor are connected to the output node of the multiplexer and the first AOI gate circuit,
A power supply voltage is applied to the source of the fifth P-type transistor and the source of the sixth P-type transistor,
A ground voltage is applied to the source of the first N-type transistor, and the drain of the first N-type transistor is connected to the source of the fourth N-type transistor,
A ground voltage is applied to the source of the second N-type transistor, and the drain of the second N-type transistor is connected to the source of the third N-type transistor,
The drain of the fifth N-type transistor is connected to the source of the sixth N-type transistor,
A flip-flop, characterized in that the drain of the third N-type transistor, the drain of the fourth N-type transistor, and the drain of the sixth N-type transistor are connected to the output node of the multiplexer and the first AOI gate circuit. 제2 항에 있어서,
상기 제1 P형 트랜지스터의 게이트 및 상기 제1 N형 트랜지스터의 게이트는 상기 데이터 입력 신호가 수신되고,
상기 제2 P형 트랜지스터의 게이트 및 상기 제2 N형 트랜지스터의 게이트는 상기 스캔 입력 신호가 수신되고,
상기 제3 P형 트랜지스터의 게이트 및 상기 제3 N형 트랜지스터의 게이트는 상기 스캔 인에이블 신호가 수신되고,
상기 제4 P형 트랜지스터의 게이트 및 상기 제3 N형 트랜지스터의 게이트는 상기 반전된 스캔 인이에블 신호가 수신되고,
상기 제5 P형 트랜지스터의 게이트 및 상기 제5 N형 트랜지스터의 게이트는 상기 클락 신호가 수신되고,
상기 제6 P형 트랜지스터의 게이트 및 상기 제6 N형 트랜지스터의 게이트는 상기 내부 신호가 수신되는 것을 특징으로 하는 플립플롭.According to clause 2,
The gate of the first P-type transistor and the gate of the first N-type transistor receive the data input signal,
The gate of the second P-type transistor and the gate of the second N-type transistor receive the scan input signal,
The gate of the third P-type transistor and the gate of the third N-type transistor receive the scan enable signal,
The gate of the fourth P-type transistor and the gate of the third N-type transistor receive the inverted scan enable signal,
The gate of the fifth P-type transistor and the gate of the fifth N-type transistor receive the clock signal,
A flip-flop, wherein the internal signal is received at the gate of the sixth P-type transistor and the gate of the sixth N-type transistor. 제2 항에 있어서,
상기 제3 AOI 게이트 회로는 P형 트랜지스터 및 제1 내지 제3 N형 트랜지스터를 포함하고,
상기 제3 AOI 게이트 회로의 상기 P형 트랜지스터의 소스는, 상기 멀티플렉서 및 상기 제1 AOI 게이트 회로의 상기 제5 P형 트랜지스터의 드레인 에 연결되고,
상기 제3 AOI 게이트 회로의 상기 P형 트랜지스터의 드레인은 상기 제3 AOI 게이트 회로의 출력 노드에 연결되고,
상기 제3 AOI 게이트 회로의 상기 제1 N형 트랜지스터의 소스는 접지 전압이 인가되고, 상기 제3 AOI 게이트 회로의 상기 제1 N형 트랜지스터의 드레인은 상기 제3 AOI 게이트 회로의 출력 노드에 연결되고,
상기 제3 AOI 게이트 회로의 상기 제2 N형 트랜지스터의 소스는 접지 전압이 인가되고, 상기 제3 AOI 게이트 회로의 상기 제2 N형 트랜지스터의 드레인은 상기 제3 AOI 게이트 회로의 상기 제3 N형 트랜지스터의 소스에 연결되고,
상기 제3 AOI 게이트 회로의 상기 제3 N형 트랜지스터의 드레인은 상기 제3 AOI 게이트 회로의 출력 노드에 연결되는 것을 특징으로 하는 플립플롭.According to clause 2,
The third AOI gate circuit includes a P-type transistor and first to third N-type transistors,
The source of the P-type transistor of the third AOI gate circuit is connected to the multiplexer and the drain of the fifth P-type transistor of the first AOI gate circuit,
The drain of the P-type transistor of the third AOI gate circuit is connected to the output node of the third AOI gate circuit,
A ground voltage is applied to the source of the first N-type transistor of the third AOI gate circuit, and the drain of the first N-type transistor of the third AOI gate circuit is connected to the output node of the third AOI gate circuit. ,
A ground voltage is applied to the source of the second N-type transistor of the third AOI gate circuit, and the drain of the second N-type transistor of the third AOI gate circuit is applied to the third N-type transistor of the third AOI gate circuit. connected to the source of the transistor,
A flip-flop, characterized in that the drain of the third N-type transistor of the third AOI gate circuit is connected to the output node of the third AOI gate circuit. 제4 항에 있어서,
상기 제3 AOI 게이트 회로의 상기 P형 트랜지스터의 게이트 및 상기 제1 N형 트랜지스터의 게이트는 상기 제4 AOI 게이트 회로의 출력 노드에 연결되고,
상기 제3 AOI 게이트 회로의 상기 제2 N형 트랜지스터의 게이트는 상기 클락 신호를 수신하고,
상기 제3 AOI 게이트 회로의 상기 제3 N형 트랜지스터의 게이트는 상기 내부 신호를 수신하는 것을 특징으로 하는 플립플롭.According to clause 4,
The gate of the P-type transistor and the gate of the first N-type transistor of the third AOI gate circuit are connected to the output node of the fourth AOI gate circuit,
The gate of the second N-type transistor of the third AOI gate circuit receives the clock signal,
A flip-flop, characterized in that the gate of the third N-type transistor of the third AOI gate circuit receives the internal signal. 제2 항에 있어서,
상기 제3 AOI 게이트 회로는 P형 트랜지스터 및 N형 트랜지스터를 포함하고,
상기 제3 AOI 게이트 회로의 상기 P형 트랜지스터의 소스는, 상기 멀티플렉서 및 상기 제1 AOI 게이트 회로의 상기 제5 P형 트랜지스터의 드레인 에 연결되고,
상기 제3 AOI 게이트 회로의 상기 P형 트랜지스터의 드레인은 상기 제3 AOI 게이트 회로의 출력 노드에 연결되고,
상기 제3 AOI 게이트 회로의 상기 N형 트랜지스터의 소스는 접지 전압이 인가되고, 상기 제3 AOI 게이트 회로의 상기 제1 N형 트랜지스터의 드레인은 상기 제3 AOI 게이트 회로의 출력 노드에 연결되고,
상기 제3 AOI 게이트 회로의 출력 노드는 상기 멀티플렉서 및 상기 제1 AOI 게이트 회로의 상기 제5 N형 트랜지스터의 소스에 연결되는 것을 특징으로 하는 플립플롭.According to clause 2,
The third AOI gate circuit includes a P-type transistor and an N-type transistor,
The source of the P-type transistor of the third AOI gate circuit is connected to the multiplexer and the drain of the fifth P-type transistor of the first AOI gate circuit,
The drain of the P-type transistor of the third AOI gate circuit is connected to the output node of the third AOI gate circuit,
A ground voltage is applied to the source of the N-type transistor of the third AOI gate circuit, and the drain of the first N-type transistor of the third AOI gate circuit is connected to the output node of the third AOI gate circuit,
A flip-flop, characterized in that the output node of the third AOI gate circuit is connected to the source of the multiplexer and the fifth N-type transistor of the first AOI gate circuit. 제1 항에 있어서,
상기 제2 AOI 게이트 회로는 제1 내지 제3 P형 트랜지스터 및 제1 내지 제3 N형 트랜지스터를 포함하고,
상기 제1 P형 트랜지스터의 소스는 상기 제2 P형 트랜지스터의 드레인 및 상기 제3 P형 트랜지스터의 드레인에 연결되고, 상기 제1 P형 트랜지스터의 드레인은 상기 제2 AOI 게이트 회로의 출력 노드에 연결되고,
상기 제2 P형 트랜지스터의 소스 및 상기 제3 P형 트랜지스터의 소스는 전원 전압이 인가되고,
상기 제1 N형 트랜지스터의 소스는 접지 전압이 인가되고, 상기 제1 N형 트랜지스터의 드레인은 상기 제2 AOI 게이트 회로의 출력 노드에 연결되고,
상기 제2 N형 트랜지스터의 소스는 접지 전압이 인가되고, 상기 제2 N형 트랜지스터의 드레인은 상기 제3 N형 트랜지스터의 소스에 연결되고,
상기 제3 N형 트랜지스터의 드레인은 상기 제2 AOI 게이트 회로의 출력 노드에 연결되는 것을 특징으로 하는 플립플롭.According to claim 1,
The second AOI gate circuit includes first to third P-type transistors and first to third N-type transistors,
The source of the first P-type transistor is connected to the drain of the second P-type transistor and the drain of the third P-type transistor, and the drain of the first P-type transistor is connected to the output node of the second AOI gate circuit. become,
A power supply voltage is applied to the source of the second P-type transistor and the source of the third P-type transistor,
A ground voltage is applied to the source of the first N-type transistor, and the drain of the first N-type transistor is connected to the output node of the second AOI gate circuit,
A ground voltage is applied to the source of the second N-type transistor, and the drain of the second N-type transistor is connected to the source of the third N-type transistor,
A flip-flop, characterized in that the drain of the third N-type transistor is connected to the output node of the second AOI gate circuit. 제7 항에 있어서,
상기 제2 AOI 게이트 회로의 출력 노드에서 상기 내부 신호가 출력되고,
상기 제1 P형 트랜지스터의 게이트 및 상기 제1 N형 트랜지스터의 게이트는 상기 멀티플렉서 및 제1 AOI 게이트 회로의 출력 노드에 연결되고,
상기 제2 P형 트랜지스터의 게이트 및 상기 제2 N형 트랜지스터의 게이트는 상기 클락 신호를 수신하고,
상기 제3 P형 트랜지스터의 게이트 및 상기 제3 N형 트랜지스터의 게이트는 상기 반전된 내부 신호를 수신하는 것을 특징으로 하는 플립플롭.According to clause 7,
The internal signal is output from the output node of the second AOI gate circuit,
The gate of the first P-type transistor and the gate of the first N-type transistor are connected to the output node of the multiplexer and the first AOI gate circuit,
The gate of the second P-type transistor and the gate of the second N-type transistor receive the clock signal,
A flip-flop, wherein the gate of the third P-type transistor and the gate of the third N-type transistor receive the inverted internal signal. 제7 항에 있어서,
상기 제4 AOI 게이트 회로는 P형 트랜지스터 및 제1 내지 제3 N형 트랜지스터를 포함하고,
상기 제4 AOI 게이트 회로의 상기 P형 트랜지스터의 소스는, 상기 제2 AOI 게이트 회로의 상기 제2 P형 트랜지스터의 드레인에 연결되고,
상기 제4 AOI 게이트 회로의 상기 P형 트랜지스터의 드레인은 상기 제4 AOI 게이트 회로의 출력 노드에 연결되고,
상기 제4 AOI 게이트 회로의 상기 제1 N형 트랜지스터의 소스는 접지 전압이 인가되고, 상기 제4 AOI 게이트 회로의 상기 제1 N형 트랜지스터의 드레인은 상기 제4 AOI 게이트 회로의 출력 노드에 연결되고,
상기 제4 AOI 게이트 회로의 상기 제2 N형 트랜지스터의 소스는 접지 전압이 인가되고, 상기 제4 AOI 게이트 회로의 상기 제2 N형 트랜지스터의 드레인은 상기 제4 AOI 게이트 회로의 상기 제3 N형 트랜지스터의 소스에 연결되고,
상기 제4 AOI 게이트 회로의 상기 제3 N형 트랜지스터의 드레인은 상기 제4 AOI 게이트 회로의 출력 노드에 연결되는 것을 특징으로 하는 플립플롭.According to clause 7,
The fourth AOI gate circuit includes a P-type transistor and first to third N-type transistors,
The source of the P-type transistor of the fourth AOI gate circuit is connected to the drain of the second P-type transistor of the second AOI gate circuit,
The drain of the P-type transistor of the fourth AOI gate circuit is connected to the output node of the fourth AOI gate circuit,
A ground voltage is applied to the source of the first N-type transistor of the fourth AOI gate circuit, and the drain of the first N-type transistor of the fourth AOI gate circuit is connected to the output node of the fourth AOI gate circuit. ,
A ground voltage is applied to the source of the second N-type transistor of the fourth AOI gate circuit, and the drain of the second N-type transistor of the fourth AOI gate circuit is applied to the third N-type transistor of the fourth AOI gate circuit. connected to the source of the transistor,
A flip-flop, characterized in that the drain of the third N-type transistor of the fourth AOI gate circuit is connected to the output node of the fourth AOI gate circuit. 제9 항에 있어서,
상기 제4 AOI 게이트 회로의 상기 P형 트랜지스터의 게이트 및 상기 제1 N형 트랜지스터의 게이트는 상기 제3 AOI 게이트 회로의 출력 노드에 연결되고,
상기 제4 AOI 게이트 회로의 상기 제2 N형 트랜지스터의 게이트는 상기 클락 신호를 수신하고,
상기 제4 AOI 게이트 회로의 상기 제3 N형 트랜지스터의 게이트는 상기 반전된 내부 신호를 수신하는 것을 특징으로 하는 플립플롭.According to clause 9,
The gate of the P-type transistor and the gate of the first N-type transistor of the fourth AOI gate circuit are connected to the output node of the third AOI gate circuit,
The gate of the second N-type transistor of the fourth AOI gate circuit receives the clock signal,
A flip-flop, characterized in that the gate of the third N-type transistor of the fourth AOI gate circuit receives the inverted internal signal. 데이터 입력 신호, 스캔 입력 신호 및 스캔 인에이블 신호를 수신하고 클락 신호에 응답하여 출력 신호를 생성하는 플립플롭으로서,
멀티플렉서, 제1 OAI(OR-AND-Inverter) 게이트 회로, 제2 OAI 게이트 회로, 및 제1 인버터 회로를 포함하고, 상기 데이터 입력 신호, 상기 스캔 입력 신호 및 상기 스캔 인에이블 신호를 수신하고 내부 신호 및 반전된 내부 신호를 출력하는 마스터 섹션;
제3 OAI 게이트 회로, 제4 OAI 게이트 회로 및 제2 인버터 회로를 포함하고, 상기 내부 신호를 수신하여 상기 출력 신호를 생성하는 슬레이브 섹션;
상기 스캔 인에이블 신호를 반전한 반전된 스캔 인이에블 신호를 생성하는 제3 인버터 회로; 및
상기 클락 신호를 반전한 반전된 클락 신호를 생성하는 제4 인버터 회로를 포함하고,
상기 마스터 섹션 및 상기 슬레이브 섹션에 포함된 상기 제1 내지 제4 OAI 게이트 회로는 상기 반전된 클락 신호를 수신하는 것을 특징으로 하는 플립플롭.A flip-flop that receives a data input signal, a scan input signal, and a scan enable signal and generates an output signal in response to a clock signal,
Includes a multiplexer, a first OAI (OR-AND-Inverter) gate circuit, a second OAI gate circuit, and a first inverter circuit, receives the data input signal, the scan input signal, and the scan enable signal, and generates an internal signal and a master section that outputs an inverted internal signal.
a slave section including a third OAI gate circuit, a fourth OAI gate circuit, and a second inverter circuit, and receiving the internal signal to generate the output signal;
a third inverter circuit that inverts the scan enable signal and generates an inverted scan enable signal; and
It includes a fourth inverter circuit that inverts the clock signal and generates an inverted clock signal,
A flip-flop, characterized in that the first to fourth OAI gate circuits included in the master section and the slave section receive the inverted clock signal. 제11 항에 있어서,
상기 멀티플렉서 및 제1 OAI 게이트 회로는 제1 내지 제6 P형 트랜지스터 및 제1 내지 제6 N형 트랜지스터를 포함하고,
상기 제1 P형 트랜지스터의 소스는 전원 전압이 인가되고, 상기 제1 P형 트랜지스터의 드레인은 상기 제3 P형 트랜지스터의 소스에 연결되고,
상기 제2 P형 트랜지스터의 소스는 상기 전원 전압이 인가되, 상기 제2 P형 트랜지스터의 드레인은 상기 제4 P형 트랜지스터의 소스에 연결되고,
상기 제3 P형 트랜지스터의 드레인 및 상기 제4 P형 트랜지스터의 드레인은 상기 멀티플렉서 및 제1 AOI 게이트 회로의 출력 노드에 연결되고,
상기 제5 P형 트랜지스터의 소스는 전원 전압이 인가되고, 상기 제5 P형 트랜지스터의 드레인은 상기 제6 P형 트랜지스터의 소스에 연결되고,
상기 제6 P형 트랜지스터의 드레인은 상기 멀티플렉서 및 제1 AOI 게이트 회로의 출력 노드에 연결되고,
상기 제1 N형 트랜지스터의 소스는 상기 제5 N형 트랜지스터의 드레인 및 상기 제6 N형 트랜지스터의 드레인에 연결되고, 상기 제1 N형 트랜지스터의 드레인은 제4 N형 트랜지스터의 소스에 연결되고,
상기 제2 N형 트랜지스터의 소스는 상기 제5 N형 트랜지스터의 드레인 및 상기 제6 N형 트랜지스터의 드레인에 연결되고, 상기 제2 N형 트랜지스터의 드레인은 제3 N형 트랜지스터의 소스에 연결되고,
상기 제3 N형 트랜지스터의 드레인 및 상기 제4 N형 트랜지스터의 드레인은 상기 멀티플렉서 및 제1 AOI 게이트 회로의 출력 노드에 연결되고,
상기 제5 N형 트랜지스터 및 상기 제6 N형 트랜지스터는 접지 전압이 인가되는 것을 특징으로 하는 플립플롭.According to claim 11,
The multiplexer and the first OAI gate circuit include first to sixth P-type transistors and first to sixth N-type transistors,
A power supply voltage is applied to the source of the first P-type transistor, and the drain of the first P-type transistor is connected to the source of the third P-type transistor,
The source of the second P-type transistor is applied with the power voltage, and the drain of the second P-type transistor is connected to the source of the fourth P-type transistor,
The drain of the third P-type transistor and the drain of the fourth P-type transistor are connected to the output node of the multiplexer and the first AOI gate circuit,
A power supply voltage is applied to the source of the fifth P-type transistor, and the drain of the fifth P-type transistor is connected to the source of the sixth P-type transistor,
The drain of the sixth P-type transistor is connected to the output node of the multiplexer and the first AOI gate circuit,
The source of the first N-type transistor is connected to the drain of the fifth N-type transistor and the drain of the sixth N-type transistor, and the drain of the first N-type transistor is connected to the source of the fourth N-type transistor,
The source of the second N-type transistor is connected to the drain of the fifth N-type transistor and the drain of the sixth N-type transistor, and the drain of the second N-type transistor is connected to the source of the third N-type transistor,
The drain of the third N-type transistor and the drain of the fourth N-type transistor are connected to the output node of the multiplexer and the first AOI gate circuit,
A flip-flop, wherein a ground voltage is applied to the fifth N-type transistor and the sixth N-type transistor. 제12 항에 있어서,
상기 제1 P형 트랜지스터의 게이트 및 상기 제1 N형 트랜지스터의 게이트는 상기 데이터 입력 신호가 수신되고,
상기 제2 P형 트랜지스터의 게이트 및 상기 제2 N형 트랜지스터의 게이트는 상기 스캔 입력 신호가 수신되고,
상기 제3 P형 트랜지스터의 게이트 및 상기 제3 N형 트랜지스터의 게이트는 상기 스캔 인에이블 신호가 수신되고,
상기 제4 P형 트랜지스터의 게이트 및 상기 제3 N형 트랜지스터의 게이트는 상기 반전된 스캔 인이에블 신호가 수신되고,
상기 제5 P형 트랜지스터의 게이트 및 상기 제5 N형 트랜지스터의 게이트는 상기 반전된 클락 신호가 수신되고,
상기 제6 P형 트랜지스터의 게이트 및 상기 제6 N형 트랜지스터의 게이트는 상기 내부 신호가 수신되는 것을 특징으로 하는 플립플롭.According to claim 12,
The gate of the first P-type transistor and the gate of the first N-type transistor receive the data input signal,
The gate of the second P-type transistor and the gate of the second N-type transistor receive the scan input signal,
The gate of the third P-type transistor and the gate of the third N-type transistor receive the scan enable signal,
The gate of the fourth P-type transistor and the gate of the third N-type transistor receive the inverted scan enable signal,
The gate of the fifth P-type transistor and the gate of the fifth N-type transistor receive the inverted clock signal,
A flip-flop, wherein the internal signal is received at the gate of the sixth P-type transistor and the gate of the sixth N-type transistor. 제12 항에 있어서,
상기 제3 OAI 게이트 회로는 제1 내지 제3 P형 트랜지스터 및 N형 트랜지스터를 포함하고,
상기 제3 OAI 게이트 회로의 상기 N형 트랜지스터의 소스는, 상기 멀티플렉서 및 상기 제1 OAI 게이트 회로의 상기 제5 N형 트랜지스터의 드레인에 연결되고,
상기 제3 OAI 게이트 회로의 상기 N형 트랜지스터의 드레인은 상기 제3 OAI 게이트 회로의 출력 노드에 연결되고,
상기 제3 OAI 게이트 회로의 상기 제1 P형 트랜지스터의 소스는 전원 전압이 인가되고, 상기 제3 OAI 게이트 회로의 상기 제1 P형 트랜지스터의 드레인은 상기 제3 OAI 게이트 회로의 출력 노드에 연결되고,
상기 제3 OAI 게이트 회로의 상기 제2 P형 트랜지스터의 소스는 전원 전압이 인가되고, 상기 제3 OAI 게이트 회로의 상기 제2 P형 트랜지스터의 드레인은 상기 제3 OAI 게이트 회로의 상기 제3 P형 트랜지스터의 소스에 연결되고,
상기 제3 OAI 게이트 회로의 상기 제3 P형 트랜지스터의 드레인은 상기 제3 OAI 게이트 회로의 출력 노드에 연결되는 것을 특징으로 하는 플립플롭.According to claim 12,
The third OAI gate circuit includes first to third P-type transistors and N-type transistors,
The source of the N-type transistor of the third OAI gate circuit is connected to the multiplexer and the drain of the fifth N-type transistor of the first OAI gate circuit,
The drain of the N-type transistor of the third OAI gate circuit is connected to the output node of the third OAI gate circuit,
A power supply voltage is applied to the source of the first P-type transistor of the third OAI gate circuit, and the drain of the first P-type transistor of the third OAI gate circuit is connected to the output node of the third OAI gate circuit. ,
A power supply voltage is applied to the source of the second P-type transistor of the third OAI gate circuit, and the drain of the second P-type transistor of the third OAI gate circuit is applied to the third P-type transistor of the third OAI gate circuit. connected to the source of the transistor,
A flip-flop, characterized in that the drain of the third P-type transistor of the third OAI gate circuit is connected to the output node of the third OAI gate circuit. 제14 항에 있어서,
상기 제3 OAI 게이트 회로의 상기 N형 트랜지스터의 게이트 및 상기 제1 P형 트랜지스터의 게이트는 상기 제4 OAI 게이트 회로의 출력 노드에 연결되고,
상기 제3 OAI 게이트 회로의 상기 제2 P형 트랜지스터의 게이트는 상기 반전된 클락 신호를 수신하고,
상기 제3 OAI 게이트 회로의 상기 제3 P형 트랜지스터의 게이트는 상기 내부 신호를 수신하는 것을 특징으로 하는 플립플롭.According to claim 14,
The gate of the N-type transistor and the gate of the first P-type transistor of the third OAI gate circuit are connected to the output node of the fourth OAI gate circuit,
The gate of the second P-type transistor of the third OAI gate circuit receives the inverted clock signal,
A flip-flop, characterized in that the gate of the third P-type transistor of the third OAI gate circuit receives the internal signal. 제11 항에 있어서,
상기 제2 OAI 게이트 회로는 제1 내지 제3 P형 트랜지스터 및 제1 내지 제3 N형 트랜지스터를 포함하고,
상기 제1 P형 트랜지스터의 소스는 전원 전압이 인가되고, 상기 제1 P형 트랜지스터의 드레인은 상기 제2 OAI 게이트 회로의 출력 노드에 연결되고,
상기 제2 P형 트랜지스터의 소스는 전원 전압이 인가되고, 상기 제2 P형 트랜지스터의 드레인은 상기 제3 P형 트랜지스터의 소스에 연결되고,
상기 제3 P형 트랜지스터의 드레인은 상기 제2 OAI 게이트 회로의 출력 노드에 연결되고,
상기 제1 N형 트랜지스터의 소스는 상기 제2 N형 트랜지스터의 드레인 및 상기 제3 N형 트랜지스터의 드레인에 연결되고, 상기 제1 N형 트랜지스터의 드레인은 상기 제2 OAI 게이트 회로의 출력 노드에 연결되고,
상기 제2 N형 트랜지스터의 소스 및 상기 제3 N형 트랜지스터의 소스는 접지 전압이 인가되는 것을 특징으로 하는 플립플롭.According to claim 11,
The second OAI gate circuit includes first to third P-type transistors and first to third N-type transistors,
A power supply voltage is applied to the source of the first P-type transistor, and the drain of the first P-type transistor is connected to the output node of the second OAI gate circuit,
A power supply voltage is applied to the source of the second P-type transistor, and the drain of the second P-type transistor is connected to the source of the third P-type transistor,
The drain of the third P-type transistor is connected to the output node of the second OAI gate circuit,
The source of the first N-type transistor is connected to the drain of the second N-type transistor and the drain of the third N-type transistor, and the drain of the first N-type transistor is connected to the output node of the second OAI gate circuit. become,
A flip-flop, wherein a ground voltage is applied to the source of the second N-type transistor and the source of the third N-type transistor. 제16 항에 있어서,
상기 제2 OAI 게이트 회로의 출력 노드에서 상기 내부 신호가 출력되고,
상기 제1 P형 트랜지스터의 게이트 및 상기 제1 N형 트랜지스터의 게이트는 상기 멀티플렉서 및 제1 OAI 게이트 회로의 출력 노드에 연결되고,
상기 제2 P형 트랜지스터의 게이트 및 상기 제2 N형 트랜지스터의 게이트는 상기 반전된 클락 신호를 수신하고,
상기 제3 P형 트랜지스터의 게이트 및 상기 제3 N형 트랜지스터의 게이트는 상기 반전된 내부 신호를 수신하는 것을 특징으로 하는 플립플롭.According to claim 16,
The internal signal is output from the output node of the second OAI gate circuit,
The gate of the first P-type transistor and the gate of the first N-type transistor are connected to the output node of the multiplexer and the first OAI gate circuit,
The gate of the second P-type transistor and the gate of the second N-type transistor receive the inverted clock signal,
A flip-flop, wherein the gate of the third P-type transistor and the gate of the third N-type transistor receive the inverted internal signal. 제16 항에 있어서,
상기 제4 OAI 게이트 회로는 제1 내지 제3 P형 트랜지스터 및 N형 트랜지스터를 포함하고,
상기 제4 OAI 게이트 회로의 상기 N형 트랜지스터의 소스는, 상기 제2 OAI 게이트 회로의 상기 제2 P형 트랜지스터의 드레인에 연결되고,
상기 제4 OAI 게이트 회로의 상기 N형 트랜지스터의 드레인은 상기 제4 OAI 게이트 회로의 출력 노드에 연결되고,
상기 제4 OAI 게이트 회로의 상기 제1 P형 트랜지스터의 소스는 전원 전압이 인가되고, 상기 제4 OAI 게이트 회로의 상기 제1 P형 트랜지스터의 드레인은 상기 제4 OAI 게이트 회로의 출력 노드에 연결되고,
상기 제4 OAI 게이트 회로의 상기 제2 P형 트랜지스터의 소스는 전원 전압이 인가되고, 상기 제4 OAI 게이트 회로의 상기 제2 P형 트랜지스터의 드레인은 상기 제4 OAI 게이트 회로의 상기 제3 P형 트랜지스터의 소스에 연결되고,
상기 제4 OAI 게이트 회로의 상기 제3 P형 트랜지스터의 드레인은 상기 제3 OAI 게이트 회로의 출력 노드에 연결되는 것을 특징으로 하는 플립플롭.According to claim 16,
The fourth OAI gate circuit includes first to third P-type transistors and N-type transistors,
The source of the N-type transistor of the fourth OAI gate circuit is connected to the drain of the second P-type transistor of the second OAI gate circuit,
The drain of the N-type transistor of the fourth OAI gate circuit is connected to the output node of the fourth OAI gate circuit,
A power supply voltage is applied to the source of the first P-type transistor of the fourth OAI gate circuit, and the drain of the first P-type transistor of the fourth OAI gate circuit is connected to the output node of the fourth OAI gate circuit. ,
A power supply voltage is applied to the source of the second P-type transistor of the fourth OAI gate circuit, and the drain of the second P-type transistor of the fourth OAI gate circuit is applied to the third P-type transistor of the fourth OAI gate circuit. connected to the source of the transistor,
A flip-flop, characterized in that the drain of the third P-type transistor of the fourth OAI gate circuit is connected to the output node of the third OAI gate circuit. 제18 항에 있어서,
상기 제4 OAI 게이트 회로의 상기 N형 트랜지스터의 게이트 및 상기 제1 P형 트랜지스터의 게이트는 상기 제3 OAI 게이트 회로의 출력 노드에 연결되고,
상기 제4 OAI 게이트 회로의 상기 제2 P형 트랜지스터의 게이트는 상기 반전된 클락 신호를 수신하고,
상기 제4 OAI 게이트 회로의 상기 제3 P형 트랜지스터의 게이트는 상기 반전된 내부 신호를 수신하는 것을 특징으로 하는 플립플롭.According to clause 18,
The gate of the N-type transistor and the gate of the first P-type transistor of the fourth OAI gate circuit are connected to the output node of the third OAI gate circuit,
The gate of the second P-type transistor of the fourth OAI gate circuit receives the inverted clock signal,
A flip-flop, characterized in that the gate of the third P-type transistor of the fourth OAI gate circuit receives the inverted internal signal. 복수의 1-비트 플립플롭들을 포함하는 멀티 비트 플립플롭으로서,
상기 복수의 1-비트 플립플롭들은 각각 마스터 섹션 및 슬레이브 섹션을 포함하는 제1 플립플롭 및 제2 플립플롭을 포함하고,
상기 마스터 섹션은,
데이터 입력 신호, 스캔 입력 신호, 스캔 인에이블 신호 및 반전된 스캔 인에이블 신호를 수신하고, 클락 신호 또는 반전된 클락 신호에 응답하여 제1 내부 신호를 생성하는 제1 마스터 스테이지;
상기 제1 내부 신호를 수신하고, 상기 클락 신호 또는 상기 반전된 클락 신호에 응답하여 제2 내부 신호를 생성하는 제2 마스터 스테이지; 및
상기 제2 내부 신호를 수신하고, 상기 제2 내부 신호를 반전시켜 제3 내부 신호를 생성하는 제3 마스터 스테이지를 포함하고,
상기 슬레이브 섹션은,
상기 제2 내부 신호를 수신하고, 상기 클락 신호 또는 상기 반전된 클락 신호에 응답하여 제4 내부 신호를 생성하는 제1 슬레이브 스테이지;
상기 제3 내부 신호를 수신하고, 상기 클락 신호 또는 상기 반전된 클락 신호에 응답하여 제5 내부 신호를 생성하는 제2 슬레이브 스테이지; 및
상기 제4 내부 신호를 수신하고, 상기 제4 내부 신호를 반전하여 출력 신호를 생성하는 제3 슬레이브 스테이지를 포함하고,
상기 제2 내부 신호는 상기 제1 마스터 스테이지로 출력되고,
상기 제3 내부 신호는 상기 제2 마스터 스테이지로 출력되고,
상기 제5 내부 신호는 상기 제1 슬레이브 스테이지로 출력되고,
상기 제1 플립플롭의 출력 신호는 스캔 입력 신호로서 상기 제2 플립플롭으로 입력되는 것을 특징으로 하는 플립플롭.A multi-bit flip-flop including a plurality of 1-bit flip-flops,
The plurality of 1-bit flip-flops each include a first flip-flop and a second flip-flop including a master section and a slave section,
The master section is,
a first master stage that receives a data input signal, a scan input signal, a scan enable signal, and an inverted scan enable signal, and generates a first internal signal in response to a clock signal or an inverted clock signal;
a second master stage that receives the first internal signal and generates a second internal signal in response to the clock signal or the inverted clock signal; and
A third master stage that receives the second internal signal and inverts the second internal signal to generate a third internal signal,
The slave section is,
a first slave stage that receives the second internal signal and generates a fourth internal signal in response to the clock signal or the inverted clock signal;
a second slave stage that receives the third internal signal and generates a fifth internal signal in response to the clock signal or the inverted clock signal; and
A third slave stage that receives the fourth internal signal and inverts the fourth internal signal to generate an output signal,
The second internal signal is output to the first master stage,
The third internal signal is output to the second master stage,
The fifth internal signal is output to the first slave stage,
A flip-flop, characterized in that the output signal of the first flip-flop is input to the second flip-flop as a scan input signal.
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