KR20240051398A - Display Panel and manufacturing of display panel - Google Patents
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Abstract
본 발명은 기판, 상기 기판 상에 배치된 제1 전극, 상기 제1 전극 상에 배치되되 상기 제1 전극의 적어도 일부를 노출시키는 개구가 정의된 화소정의막, 상기 제1 전극에 결합된 마이크로 발광소자 및 상기 제1 전극 상에 배치되고 상기 마이크로 발광소자의 측면의 적어도 일부를 덮는 반사판을 포함하는, 표시 패널이 제공된다.The present invention relates to a substrate, a first electrode disposed on the substrate, a pixel definition layer disposed on the first electrode and having an opening defined to expose at least a portion of the first electrode, and a micro light emitting layer coupled to the first electrode. A display panel is provided, including an element and a reflector disposed on the first electrode and covering at least a portion of a side surface of the micro light emitting element.
Description
본 발명의 실시예들은 광 효율을 향상시키기 위한 표시 패널 및 이의 제조 방법에 관한 것이다.Embodiments of the present invention relate to a display panel for improving light efficiency and a method of manufacturing the same.
표시 장치로 LCD(Liquid crystal display)와 OLED(Organic light emitting diode)등이 널리 사용되고 있다. 최근에는 마이크로 LED(Micro Light emitting diode)를 이용하여 고해상도 표시 장치를 제작하는 기술이 각광받고 있다. 이러한 고해상도 표시 장치를 제작하기 위해서는 초소형 칩 형태로 제작된 고효율의 마이크로 LED들을 전극에 결합시키는 방법이 사용되고 있다. 마이크로 LED(Micro Light emitting diode) 표시 장치에서 광 효율을 향상시키기 위한 연구가 진행되고 있다.LCD (Liquid crystal display) and OLED (Organic light emitting diode) are widely used as display devices. Recently, technology for manufacturing high-resolution display devices using micro LEDs (micro light emitting diodes) has been in the spotlight. In order to manufacture such high-resolution display devices, a method of combining high-efficiency micro LEDs manufactured in the form of ultra-small chips to electrodes is used. Research is underway to improve light efficiency in micro LED (micro light emitting diode) display devices.
종래에는 마이크로 LED(Micro Light emitting diode) 표시 장치에서 마이크로 LED(Micro Light emitting diode)가 방출하는 광 효율이 낮은 문제점이 존재하였다.In the past, a micro LED (Micro Light emitting diode) display device had a problem with low light efficiency emitted from the micro LED (Micro Light emitting diode).
본 발명은 마이크로 LED(Micro Light emitting diode) 표시 패널에 있어서 마이크로 LED(Micro Light emitting diode)가 방출하는 광의 반사율을 증가시켜, 광 효율이 높은 표시 패널 및 이의 제조 방법을 제공하는 것을 목적으로한다.The purpose of the present invention is to provide a display panel with high light efficiency by increasing the reflectance of light emitted by a micro light emitting diode (Micro LED) display panel and a method of manufacturing the same.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.However, these tasks are illustrative and do not limit the scope of the present invention.
본 발명의 일 관점에 따르면, 기판, 상기 기판 상에 배치된 제1 전극, 상기 제1 전극 상에 배치되되 상기 제1 전극의 적어도 일부를 노출시키는 개구가 정의된 화소정의막, 상기 제1 전극에 결합된 마이크로 발광소자 및 상기 제1 전극 상에 배치되고 상기 마이크로 발광소자의 측면의 적어도 일부를 덮는 반사판을 포함하는, 표시 패널이 제공된다.According to one aspect of the present invention, a substrate, a first electrode disposed on the substrate, a pixel definition layer disposed on the first electrode and defined with an opening exposing at least a portion of the first electrode, and the first electrode. A display panel is provided, including a micro light emitting device coupled to a reflector disposed on the first electrode and covering at least a portion of a side surface of the micro light emitting device.
본 실시예에 따르면, 상기 반사판은 제1 반사율을 갖고, 상기 제1 전극은 상기 제1 반사율보다 낮은 제2 반사율을 가질 수 있다.According to this embodiment, the reflector may have a first reflectance, and the first electrode may have a second reflectance that is lower than the first reflectance.
본 실시예에 따르면, 상기 반사판은 상기 제1 전극의 상면에 직접 배치될 수 있다.According to this embodiment, the reflector may be placed directly on the upper surface of the first electrode.
본 실시예에 따르면, 상기 반사판은 제1 금속을 포함할 수 있다.According to this embodiment, the reflector may include a first metal.
본 실시예에 따르면, 상기 제1 금속은 은, 알루미늄 또는 이들의 화합물을 포함할 수 있다.According to this embodiment, the first metal may include silver, aluminum, or a compound thereof.
본 실시예에 따르면, 상기 반사판은 도전성 산화물을 포함할 수 있다.According to this embodiment, the reflector may include a conductive oxide.
본 실시예에 따르면, 상기 반사판은 제1 금속 및 도전성 산화물의 조합막을 포함할 수 있다.According to this embodiment, the reflector may include a combination film of a first metal and a conductive oxide.
본 실시예에 따르면, 상기 반사판과 상기 마이크로 발광소자의 측면이 접하는 부분의 길이는 0.1㎛ 내지 5㎛일 수 있다.According to this embodiment, the length of the portion where the reflector and the side of the micro light emitting device contact each other may be 0.1 μm to 5 μm.
본 실시예에 따르면, 상기 제1 전극과 상기 마이크로 발광소자는 공융 접합으로 결합될 수 있다.According to this embodiment, the first electrode and the micro light emitting device may be combined by eutectic bonding.
본 실시예에 따르면, 상기 제1 전극은 상기 제1 금속과 상이한 제2 금속을 포함할 수 있다.According to this embodiment, the first electrode may include a second metal different from the first metal.
본 실시예에 따르면, 상기 제2 금속은 구리, 주석, 금 또는 이들의 화합물을 포함할 수 있다.According to this embodiment, the second metal may include copper, tin, gold, or compounds thereof.
본 실시예에 따르면, 상기 화소정의막 상에 배치된 블랙 매트릭스 및 상기 화소정의막의 일부 및 상기 반사판 상에 배치된 절연막을 더 포함할 수 있다.According to this embodiment, it may further include a black matrix disposed on the pixel defining layer, a portion of the pixel defining layer, and an insulating layer disposed on the reflector.
본 실시예에 따르면, 상기 절연막은 상기 마이크로 발광소자와 상기 블랙 매트릭스 사이를 채울 수 있다.According to this embodiment, the insulating film may fill between the micro light emitting device and the black matrix.
본 실시예에 따르면, 상기 절연막 및 상기 마이크로 발광소자 상에 배치된 제2 전극을 더 포함할 수 있다.According to this embodiment, it may further include a second electrode disposed on the insulating film and the micro light emitting device.
본 실시예에 따르면, 상기 제2 전극은 상기 블랙 매트릭스 상에 배치될 수 있다.According to this embodiment, the second electrode may be disposed on the black matrix.
본 실시예에 따르면, 상기 제2 전극은 상기 화소정의막과 상기 블랙 매트릭스 사이에 배치될 수 있다.According to this embodiment, the second electrode may be disposed between the pixel defining layer and the black matrix.
본 발명의 다른 관점에 따르면, According to another aspect of the present invention,
본 실시예에 따르면, 기판 상에 제1 전극을 형성하는 단계, 상기 제1 전극 상에 상기 제1 전극의 적어도 일부를 노출시키는 개구가 정의된 화소정의막을 형성하는 단계, 상기 제1 전극에 마이크로 발광소자를 결합시키는 단계, 상기 화소정의막, 상기 제1 전극 및 상기 마이크로 발광소자 상에 반사판 형성용 물질이 덮어지는 단계, 상기 마이크로 발광소자가 접속되어 있고, 상기 반사판 형성용 물질이 덮어진 상기 화소정의막의 개구가 유기막 또는 포토레지스트층으로 채워지는 단계, 상기 반사판 형성용 물질 중 노출된 부분을 에칭시켜 제거하는 단계 및상기 유기막 또는 포토레지스트층을 제거하는 단계를 포함하는 표시 패널의 제조 방법이 제공된다.According to this embodiment, forming a first electrode on a substrate, forming a pixel definition film on the first electrode with an opening defined to expose at least a portion of the first electrode, and forming a pixel definition film on the first electrode with a micro Combining a light emitting device, covering the pixel definition film, the first electrode, and the micro light emitting device with a material for forming a reflector, the micro light emitting device is connected, and the material for forming a reflector is covered with the material for forming the reflector. Manufacturing a display panel comprising filling the opening of the pixel defining film with an organic film or photoresist layer, etching and removing the exposed portion of the reflector forming material, and removing the organic film or photoresist layer. A method is provided.
본 실시예에 따르면, 상기 화소정의막 및 상기 반사판 상에 절연층을 형성하는 단계 및 상기 절연층 상에 제2 전극을 형성하는 단계를 포함할 수 있다.According to this embodiment, the method may include forming an insulating layer on the pixel defining layer and the reflector and forming a second electrode on the insulating layer.
본 실시예에 따르면, 상기 화소정의막 상에 블랙 매트릭스를 형성하는 단계 및 상기 블랙 매트릭스 상에 상기 제2 전극을 형성하는 단계를 더 포함할 수 있다.According to this embodiment, the method may further include forming a black matrix on the pixel defining layer and forming the second electrode on the black matrix.
본 실시예에 따르면, 상기 화소정의막 상에 상기 제2 전극을 형성하는 단계 및 상기 제2 전극 상에 블랙 매트릭스를 형성하는 단계를 더 포함할 수 있다.According to this embodiment, the method may further include forming the second electrode on the pixel defining layer and forming a black matrix on the second electrode.
본 발명의 실시예들에 관한 표시 패널 및 이의 제조 방법은 표시 패널의 광 효율을 향상시킬 수 있다. 그러나 이와 같은 효과는 예시적인 것으로, 실시예들에 따른 효과는 후술하는 내용을 통해 자세히 설명하기로 한다.The display panel and its manufacturing method according to embodiments of the present invention can improve the light efficiency of the display panel. However, this effect is illustrative, and the effects according to the embodiments will be described in detail later.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 평면도를 개략적으로 나타낸 것이다.
도 2a 및 도 2b는 도 1의 Ι-Ι' 선을 따라 바라본 본 발명의 일 실시예에 따른 표시 패널의 단면도를 개략적으로 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 단면도를 개략적으로 나타낸 것이다.
도 4 내지 도 13은 본 발명의 일 실시예에 따른 표시 패널의 제조 방법을 표시 패널의 단면도로서 개략적으로 나타낸 것이다.
도 14 내지 도 20은 본 발명의 다른 실시예에 따를 표시 패널의 제조 방법을 개략적으로 나타낸 단면도들이다.Figure 1 schematically shows a top view of a display panel according to an embodiment of the present invention.
FIGS. 2A and 2B schematically show a cross-sectional view of a display panel according to an embodiment of the present invention as seen along line Ι-Ι' of FIG. 1.
Figure 3 schematically shows a cross-sectional view of a display panel according to an embodiment of the present invention.
4 to 13 schematically show a method of manufacturing a display panel according to an embodiment of the present invention as a cross-sectional view of the display panel.
14 to 20 are cross-sectional views schematically showing a method of manufacturing a display panel according to another embodiment of the present invention.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다. Since the present invention can be modified in various ways and can have various embodiments, specific embodiments will be illustrated in the drawings and described in detail in the detailed description. The effects and features of the present invention and methods for achieving them will become clear by referring to the embodiments described in detail below along with the drawings. However, the present invention is not limited to the embodiments disclosed below and may be implemented in various forms.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. When describing with reference to the drawings, identical or corresponding components will be assigned the same reference numerals and redundant description thereof will be omitted. .
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. In the following embodiments, terms such as first and second are used not in a limiting sense but for the purpose of distinguishing one component from another component.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.In the following examples, singular terms include plural terms unless the context clearly dictates otherwise.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. In the following embodiments, terms such as include or have mean the presence of features or components described in the specification, and do not exclude in advance the possibility of adding one or more other features or components.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. In the following embodiments, when a part of a film, region, component, etc. is said to be on or on another part, it is not only the case where it is directly on top of the other part, but also when another film, region, component, etc. is interposed between them. Also includes cases where there are.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.In the drawings, the sizes of components may be exaggerated or reduced for convenience of explanation. For example, the size and thickness of each component shown in the drawings are shown arbitrarily for convenience of explanation, so the present invention is not necessarily limited to what is shown.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다. If an embodiment can be implemented differently, a specific process sequence may be performed differently from the described sequence. For example, two processes described in succession may be performed substantially at the same time, or may be performed in an order opposite to that in which they are described.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.In this specification, “A and/or B” refers to A, B, or A and B. And, “at least one of A and B” indicates the case of A, B, or A and B.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다. In the following embodiments, when membranes, regions, components, etc. are said to be connected, if the membranes, regions, and components are directly connected, or/and other membranes, regions, and components are in the middle of the membranes, regions, and components. This also includes cases where they are interposed and indirectly connected. For example, in this specification, when membranes, regions, components, etc. are said to be electrically connected, when the membranes, regions, components, etc. are directly electrically connected, and/or other membranes, regions, components, etc. are interposed. indicates a case of indirect electrical connection.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.The x-axis, y-axis, and z-axis are not limited to the three axes in the Cartesian coordinate system and can be interpreted in a broad sense including these. For example, the x-axis, y-axis, and z-axis may be orthogonal to each other, but may also refer to different directions that are not orthogonal to each other.
도 1은 본 발명의 일 실시예에 따른 표시 패널(10)의 평면도를 개략적으로 나타낸 것이다.Figure 1 schematically shows a top view of the
도 1을 참조하면, 표시 패널(10)은 복수의 단위 화소들(150)을 포함할 수 있다. 도 1에는 편의상 9개의 단위 화소들(150)이 도시되어 있다. 여기서 표시 장치가 컬러 화상을 구현하기 위해서 복수의 단위 화소들(150) 각각은 서로 다른 색상의 화소들(151, 152, 153)을 포함할 수 있다. 예를 들면, 단위 화소들(150) 각각은 서로 다른 색상의 제1 화소(151), 제2 화소(152) 및 제3 화소(153)들을 포함할 수 있다. 구체적인 예로서, 제1 화소(151), 제2 화소(152) 및 제3 화소(153)들은 청색, 녹색 및 적색 화소들이 될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.Referring to FIG. 1 , the
도 2a 및 도 2b는 도 1의 Ι-Ι' 선을 따라 바라본 본 발명의 일 실시예에 따른 표시 패널의 단면도를 개략적으로 나타낸 것이다.FIGS. 2A and 2B schematically show a cross-sectional view of a display panel according to an embodiment of the present invention as seen along line Ι-Ι' of FIG. 1.
도 2a를 참조하면, 기판(100) 상에 제1 전극(211), 화소정의막(118), 반사판(140), 블랙 매트릭스(119), 절연층(121), 마이크로 발광소자들(130) 및 제2 전극(213)이 배치될 수 있다. 다시 말해, 표시 패널(10)은 기판(100), 제1 전극(211), 화소정의막(118), 반사판(140), 블랙 매트릭스(119), 절연층(121), 마이크로 발광소자들(130), 및 제2 전극(213)을 포함할 수 있다.Referring to FIG. 2A, a
일 실시예에서, 기판(100) 상에는 화소회로층(120)이 배치될 수 있다. 화소회로층(120)은 복수의 화소들(150)이 빛을 발광할 수 있도록 구동시키는 회로를 포함하는 층일 수 있다. 화소회로층(120)은 반도체층(Act, 도 3 참조), 유기절연층(OIL, 도 3 참조), 무기절연층(IIL, 도 3 참조), 게이트 전극(GE, 도 3 참조) 등을 포함할 수 있다. 다시 말해, 기판(100) 상에 반도체층(Act), 유기절연층(OIL), 무기절연층(IIL), 게이트 전극(Gate)을 포함하는 화소회로층(120)이 배치될 수 있다. 화소회로층(120)에 대해서는 보다 자세히 후술하기로 한다.In one embodiment, the
일 실시예에서, 화소회로층(120) 상에는 제1 전극(211)이 서로 이격되어 배치될 수 있다. 제1 전극(211)에는 마이크로 발광소자들(130)이 결합(또는, 접속)될 수 있다. 마이크로 발광소자들(130)을 제1 전극(211)에 결합(또는, 접속)하는 방법은 공융 접합(Eutectic bonding), 솔더링(Soldering) 그리고 ACF(Anisotropic Conductive Film) 결합 방법이 있을 수 있다. 공융 접합(Eutectic bonding)이란 낮은 융접의 금속 박막을 사용하여 웨이퍼 또는 칩들을 저온에서 접합시키는 기술일 수 있다. 솔더링(Soldering)이란 450℃ 이하의 온도에서 두 이종재료를 저융점 삽입금속을 녹여서 접합하는 방법일 수 있다. ACF(Anisotropic Conductive Film) 결합이란 이방성 전도 필름(Anisotropic Conductive Film)을 이용하여 상하로 전기가 통할 수 있고, 좌우로는 절연되는 접합방법일 수 있다.In one embodiment, the
일 실시예에서, 패널의 해상도 및 패널 구성 재료들의 공정 온도 등을 고려해볼 때, 제1 전극(211)에 마이크로 발광소자(130)를 결합(또는, 접속)시키는 방법으로 공융 접합(Eutectic bonding)이 가장 유리할 수 있다. 마이크로 발광소자들(130)은 칩(chip)의 형태일 수 있는데, 마이크로 발광소자(130)와 제1 전극(211)이 공융 접합(Eutectic bonding)으로 결합(또는, 접속)하기 위해서는 제1 전극(211)이 300도 이상의 고온 공용 금속일 수 있다. 구체적으로, 재료비 및 공정성을 고려할 때, 제1 전극(211)으로 구리(Cu), 주석(Sn) 또는 금(Au) 등의 금속을 사용할 수 있다. 하지만, 구리(Cu), 주석(Sn) 또는 금(Au) 등의 금속들은 반사율이 낮아 마이크로 발광소자들(130)에서 발생하는 광의 투출율이 저하될 수 있다. 다시 말해, 마이크로 발광소자들(130)에서 발생하는 광 효율이 낮아질 수 있다. 광 효율을 높이기 위해 표시 패널에 제1 전극(211)보다 반사율이 높은 금속을 포함하는 반사판(140)이 배치될 수 있는데, 이에 대해서는 보다 자세히 후술하기로 한다.In one embodiment, considering the resolution of the panel and the processing temperature of the panel materials, eutectic bonding is a method of bonding (or connecting) the micro
제1 전극(211)에는 마이크로 발광소자(130)가 공융 접합(Eutectic bonding)으로 결합(또는, 접합)될 수 있다. 다시 말해, 제1 전극(211)은 접속층으로서의 기능을 할 수 있다. 제1 전극(211)은 반사판(140)을 이루는 금속과 상이한 금속을 포함할 수 있다. 반사판(140)은 제1 금속으로 이루어질 수 있고, 제1 전극(211)은 제1 금속과 상이한 제2 금속으로 이루어질 수 있다. 제1 전극(211)을 이루는 제2 금속은 구리(Cu), 주석(Sn) 또는 금(Au)을 포함할 수 있다. 구체적으로, 제1 전극(211)은 구리(Cu), 주석(Sn) 또는 금(Au) 각각의 단일막으로 이루어질 수 있다. 또한, 제1 전극(211)은 구리(Cu), 주석(Sn) 또는 금(Au)의 화합물을 포함할 수 있다. 또한, 제1 전극(211)은 구리(Cu)로 이루어진 층, 주석(Sn)으로 이루어진 층 또는 금(Au)으로 이루어진 층이 여러 층으로 적층된 조합막의 구조를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.The micro
일 실시예에서, 제1 전극(211) 상에는 제1 전극(211)의 적어도 일부를 노출시키는 개구(118OP)가 정의된 화소정의막(118)이 배치될 수 있다. 개구(118OP)에 의해 제1 전극(211)의 적어도 일부가 노출될 수 있다. 다시 말해, 화소정의막(118)의 제1 개구(118OP1), 제2 개구(118OP2) 및 제3 개구(118OP3)에 의해 각각 제1 전극(211)의 적어도 일부가 노출될 수 있다. 화소정의막(118)에 정의된 개구에 의해 마이크로 발광소자(130)에서 방출되는 빛의 발광영역이 정의될 수 있다. 다른 표현으로, 개구의 폭이 발광영역의 폭에 해당할 수 있다.In one embodiment, a
화소정의막(118)은 유기절연물을 포함할 수 있다. 또는 화소정의막(118)은 실리콘나이트라이드나 실리콘옥시나이트라이드, 또는 실리콘옥사이드와 같은 무기절연물을 포함할 수 있다. 또는, 화소정의막(118)은 유기절연물 및 무기절연물을 포함할 수 있다. 일 실시예에서, 화소정의막(118)은 광차단 물질을 포함할 수 있다. 광차단 물질은 카본 블랙, 탄소나노튜브, 블랙 염료를 포함하는 수지 또는 페이스트, 금속 입자, 예컨대, 니켈, 알루미늄, 몰리브덴, 및 그의 합금, 금속 산화물 입자(예컨대, 크롬 산화물) 또는 금속 질화물 입자(예컨대, 크롬 질화물) 등을 포함할 수 있다. 화소정의막(118)이 광차단 물질을 포함하는 경우, 화소정의막(118)의 하부에 배치된 금속 구조물들에 의한 외광 반사를 줄일 수 있다.The
일 실시예에서, 화소정의막(118)의 개구들(118OP1, 118OP2, 118OP3) 내에는 마이크로 발광소자들(130)이 각각 배치될 수 있다. 마이크로 발광소자들(130)은 화소정의막(118)과 이격되어 각각 화소정의막(118)에 정의된 개구(118OP) 내에 배치될 수 있다. 마이크로 발광소자들(130)은 화소정의막(118)의 개구들(118OP)에 의해 적어도 일부가 노출된 제1 전극(211)에 결합(또는, 접속)될 수 있다. 다시 말해, 화소정의막(118)의 제1 개구(118OP1)에 의해 적어도 일부가 노출된 제1 전극(211) 상에 제1 마이크로 발광소자(131)가 배치될 수 있다. 또한, 화소정의막(118)의 제2 개구(118OP2)에 의해 적어도 일부가 노출된 제1 전극(211) 상에 제2 마이크로 발광소자(132)가 배치될 수 있다. 또한, 화소정의막(118)의 제3 개구(118OP3)에 의해 적어도 일부가 노출된 제1 전극(211) 상에 제3 마이크로 발광소자(133)가 배치될 수 있다. 제1 마이크로 발광소자(131), 제2 마이크로 발광소자(132) 및 제3 마이크로 발광소자(133)는 각각 제1 화소(151), 제2 화소(152), 및 제3 화소(153)에 대응될 수 있다.In one embodiment, micro
일 실시예에서, 제1 전극(211)에 공융 접합(Eutectic bonding)으로 결합(또는, 접속)된 마이크로 발광소자들(130) 각각은 특정 색상의 빛을 방출하는 발광 다이오드로서 마이크로 사이즈의 초소형 칩 형태로 제작될 수 있다. 마이크로 발광소자들(130)은 각각 서로 다른 파장 대역의 빛을 방출할 수 있다. 이러한 마이크로 발광소자들(130) 각각은 표시 장치에서 하나의 화소를 구성할 수 있다. 제1 마이크로 발광소자(131)는 제1 화소(151)에 대응하는 색상의 빛을 방출할 수 있다. 예를 들면, 제1 마이크로 발광소자(131)는 청색광을 방출할 수 있다. 제2 마이크로 발광소자(132)는 제2 화소(152)에 대응하는 색상의 빛을 방출할 수 있다. 예를 들면, 제2 마이크로 발광소자(132)는 녹색광을 방출할 수 있다. 그리고, 제3 마이크로 발광소자(133)는 제3 화소(153)에 대응하는 색상의 빛을 방출할 수 있다. 예를 들면, 제3 마이크로 발광소자(133)는 적색광을 방출할 수 있다.In one embodiment, each of the micro
일 실시예에서, 화소정의막(118)의 개구(118OP)를 이루는 화소정의막(118)의 내측면, 제1 전극(211)의 상면 및 마이크로 발광소자(130)의 측면의 적어도 일부를 따라서 반사판(140)이 덮어질 수 있다. 반사판(140)은 화소정의막(118)의 개구(118OP)를 이루는 화소정의막(118)의 내측면, 화소정의막(118)의 개구(118OP)로 인해 노출된 제1 전극(211)의 상면 및 마이크로 발광소자(130)의 측면의 적어도 일부를 따라서 연속적으로 배치될 수 있다. 다른 표현으로, 마이크로 발광소자(130)는 하부 면은 제1 전극(211)과 결합(또는, 접속) 되어 있고, 마이크로 발광소자(130)의 하부 측면을 따라서 반사판(140)이 둘러싸고 있을 수 있다.In one embodiment, along at least a portion of the inner surface of the
마이크로 발광소자(130)는 제1 전극(211)에 공융 접합(Eutectic bonding)의 방식으로 결합(또는, 접속)되기 위해서, 제1 전극(211)은 구리(Cu), 주석(Sn) 또는 금(Au) 등의 금속으로 구비될 수 있다. 구리(Cu), 주석(Sn) 또는 금(Au) 등의 금속은 반사율이 낮은 금속으로서, 제1 전극(211)이 구리(Cu), 주석(Sn) 또는 금(Au) 등의 금속으로 이루어지면, 광의 반사율이 낮아져서 마이크로 발광소자(130)에서 발생한 광의 투출율(또는, 광 효율)이 저하될 수 있다. 마이크로 발광소자(130)에서 발생하는 광의 투출율(또는, 광 효율)을 높이기 위해서 표시 패널(10)에 반사판(140)이 배치될 수 있다. 표시 패널(10)에 반사판(140)을 추가적으로 배치하여 마이크로 발광소자(130)에서 발생하는 광 중 하방(예컨대, 제1 전극(211) 측)으로 방출된 광의 반사율을 개선하여 광 효율 향상을 통한 소비전력을 개선할 수 있다. 구체적으로, 반사판(140)이 배치되기 전에는 청색광의 반사율이 30-40% 이지만, 반사판(140)이 배치된 후에는 청색광의 반사율이 90% 이상으로 향상될 수 있다.In order for the micro
일 실시예에서, 마이크로 발광소자(130)와 반사판(140)이 접하는 길이(L)는 0.1㎛ 이상 5㎛이하일 수 있다. 마이크로 발광소자(130)의 측면의 적어도 일부를 덮는 반사판(140)의 길이(L)는 0.1㎛ 이상 5㎛ 이하일 수 있다. 다른 표현으로, 반사판(140)이 마이크로 발광소자(130)의 하부 측면을 따라서 0.1㎛ 이상 5㎛ 이하의 높이로 마이크로 발광소자(130)를 둘러쌀 수 있다. 마이크로 발광소자(130)와 반사판(140)이 접하는 길이(L)가 0.1㎛ 미만일 경우, 표시 패널(10)에서 반사판(140)이 충분히 확보되지 못해 마이크로 발광소자(130)에서 발생하는 광의 반사율이 낮아져 광효율을 개선하지 못할 수 있다. 또한, 마이크로 발광소자(130)의 높이(예컨대, y축 방향에서의 길이)는 5㎛ 내지 7㎛일 수 있다. 반사판(140)과 마이크로 발광소자(130)의 측면이 접하는 길이(L)는 마이크로 발광소자(130)의 높이(예컨대, y축 방향에서의 길이)에 따라서 정해질 수 있다. 마이크로 발광소자(130)의 측면의 적어도 일부를 덮기 위해서 반사판(140)과 마이크로 발광소자(130)가 접하는 길이는 마이크로 발광소자(130)의 높이(예컨대, 5㎛ 내지 7㎛)를 초과할 수 없다. 마이크로 발광소자(130)에서 발생한 광의 반사율을 확보하고 반사판(140)이 마이크로 발광소자(130)의 측면의 적어도 일부와 접하기 위해서, 마이크로 발광소자(130)와 반사판(140)이 접하는 길이는 0.1㎛ 이상 5㎛ 이하일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.In one embodiment, the contact length (L) between the micro
반사판(140)은 제1 금속으로 구비될 수 있다. 제1 금속은 은(Ag) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 제1 금속의 반사율은 제1 전극(211)을 이루는 제2 금속의 반사율보다 클 수 있다. 즉, 반사판(140)은 제1 전극(211)보다 반사율이 높은 금속으로 구비될 수 있다. 예를 들어, 반사판(140)은 은(Ag), 알루미늄(Al) 또는 도전성 산화물(예를 들면, ITO) 각각의 단일막으로 이루어질 수 있다. 또는, 반사판(140)은 은(Ag), 알루미늄(Al) 또는 도전성 산화물(예를 들면, 인듐 주석 산화물(ITO))의 화합물을 포함하는 합금막으로 구비될 수 있다. 또한, 반사판(140)은 은(Ag)으로 이루어진 층, 알루미늄(Al)으로 이루어진 층 또는 도전성 산화물(예를 들면, 인듐 주석 산화물(ITO))로 이루어진 층이 여러 층으로 적층된 구조인 조합막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.The
일 실시예에서, 화소정의막(118) 상에는 블랙 매트릭스(119)가 배치될 수 있다. 블랙 매트릭스(119)는 화소들의 영역을 구분해 줄 수 있다. 블랙 매트릭스(119)는 외부로부터 입사된 광이 반사되는 것을 방지할 수 있다. 또한, 블랙 매트릭스(119)는 외부로부터 입사된 광을 흡수하여 표시 장치의 시인성을 향상시킬 수 있다. 블랙 매트릭스(119)는 복수의 화소들 간에 광이 새는 것을 방지할 수 있다. 다시 말해, 블랙 매트릭스(119)는 마이크로 발광소자(130)가 방출하는 광들을 흡수하여, 복수의 화소 각각에 배치된 마이크로 발광소자(130)에서 발생하는 광들이 서로 혼합되는 것을 방지할 수 있다.In one embodiment, a
일 실시예에서, 화소정의막(118) 및 반사판(140) 상에는 절연층(121)이 배치될 수 있다. 절연층(121)은 블랙 매트릭스(119)와 마이크로 발광소자(130) 사이에 채워질 수 있다. 다른 표현으로, 절연층(121)은 마이크로 발광소자(130)의 측면을 둘러싸며 화소정의막(118) 및 반사판(140) 상에 배치될 수 있다. 절연층(121)은 유기물질로 이루어질 수 있다. 절연층(121)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.In one embodiment, an insulating
일 실시예에서, 제2 전극(213)은 블랙 매트릭스(119), 절연층(121) 및 마이크로 발광소자들(130) 상에 전체적으로 형성될 있다. 제2 전극(213)은 블랙 매트릭스(119), 절연층(121) 및 마이크로 발광소자들(130) 상에 연속적으로 덮어질 수 있다. 제2 전극(213)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 제2 전극(213)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 제2 전극(213)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.In one embodiment, the
도 2b는 본 발명의 다른 실시예에 따른 표시 패널(10)의 단면도를 개략적으로 나타낸 것이다. 도 2b를 참조하면, 반사판(140)까지 형성된 구조는 도 2a의 본 발명의 일 실시예에 따른 표시 패널(10)과 공통되지만, 절연층(121), 제2 전극(213) 및 블랙 매트릭스(119)가 배치된 순서 또는 적층 구조가 도 2a에 도시된 본 발명의 일 실시예에 따른 표시 패널(10)과 상이할 수 있다.Figure 2b schematically shows a cross-sectional view of the
도 2b를 참조하면, 화소정의막(118) 및 반사판(140) 상에 절연층(121)이 배치될 수 있다. 절연층(121)은 화소정의막(118) 상에 블랙 매트릭스(119)가 배치될 부분을 제외한 부분 및 반사판(140) 상에 배치될 수 있다. 절연층(121)은 블랙 매트릭스(119)와 마이크로 발광소자(130) 사이를 제2 전극(213)을 사이에 두고 채워질 수 있다. 다른 표현으로, 절연층(121)은 마이크로 발광소자(130)의 측면을 둘러싸며 화소정의막(118) 및 반사판(140) 상에 배치될 수 있다.Referring to FIG. 2B, an insulating
일 실시예에서, 절연층(121)이 배치된 후, 절연층(121)이 배치되지 않은 화소정의막(118), 절연층(121), 및 마이크로 발광소자(130)의 상면 및 측면을 따라서 제2 전극(213)이 연속적으로 배치될 수 있다. 구체적으로, 제2 전극(213)은 화소정의막(118)의 상면, 절연층(121)의 측면 및 상면, 및 마이크로 발광소자(130) 일부 측면 및 상면을 따라서 연속적으로 덮어질 수 있다.In one embodiment, after the insulating
일 실시예에서, 제2 전극(213)이 연속적으로 배치된 후, 화소정의막(118) 상에 블랙 매트릭스(119)가 배치될 수 있다. 화소정의막(118) 상에 제2 전극(213) 및 블랙 매트릭스(119)가 순차적으로 배치될 수 있다. 다시 말해, 블랙 매트릭스(119)의 하면 및 측면의 적어도 일부를 따라 제2 전극(213)이 배치될 수 있다.In one embodiment, after the
도 3은 본 발명의 일 실시예에 따른 표시 패널(10)의 단면도를 개략적으로 나타낸 것이다. 구체적으로, 도 3은 도 2 에서 Ⅱ-Ⅱ' 선을 따라 바라본 표시 패널(10)의 단면도이다. 도 3은 복수의 단위 화소들(150) 중 제1 화소(151)의 단면도를 나타낸 것으로, 도 3에 도시된 마이크로 발광소자는 제1 마이크로 발광소자(131)일 수 있다. 도 3을 참조하여 표시 패널(10)의 화소회로층(120)에 대해 구체적으로 살펴보기로 한다.Figure 3 schematically shows a cross-sectional view of the
도 3을 참조하면, 표시 패널(10)은 기판(100), 무기절연층(IIL), 유기절연층(OIL) 등을 포함하는 화소회로층(120), 제1 전극(211), 연결전극(CM), 데이터라인(DL), 제1 마이크로 발광소자(131), 화소정의막(118), 블랙 매트릭스(119), 반사판(140), 절연층(121) 및 제2 전극(213)을 포함할 수 있다. 다시 말해, 표시 패널(10)의 기판(100) 상에는 화소회로층(120), 연결전극(CM), 데이터라인(DL), 제1 마이크로 발광소자(131), 화소정의막(118), 블랙 매트릭스(119), 반사판(140), 절연층(121) 및 제2 전극(213)이 배치될 수 있다.Referring to FIG. 3, the
일 실시예에서, 기판(100)은 글래스재, 금속재 또는 고분자 수지로 구비될 수 있다. 기판(100)이 고분자 수지로 구비되는 경우, 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아릴레이트(polyarylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등과 같은 고분자 수지를 포함할 수 있다.In one embodiment, the
도시되지는 않았으나, 기판(100)은 제1 베이스층, 제1 베리어층, 제2 베이스층 및 제2 베리어층을 포함할 수 있다. 일 실시예에서, 제1 베이스층, 제1 베리어층, 제2 베이스층 및 제2 베리어층은 기판(100)의 두께 방향으로 차례로 적층될 수 있다.Although not shown, the
제1 배리어층 및 제2 배리어층은 외부 이물질의 침투를 방지하는 배리어층으로, 실리콘질화물(SiNX), 실리콘산화물(SiO2), 및/또는 실리콘산질화물(SiON)과 같은 무기물을 포함하는 단일층 또는 다층일 수 있다.The first barrier layer and the second barrier layer are barrier layers that prevent the penetration of external foreign substances, and contain inorganic materials such as silicon nitride ( SiN It may be single layer or multilayer.
기판(100) 상에는 버퍼층(111)이 배치될 수 있다. 버퍼층(111)은 실리콘질화물(SiNX), 실리콘산질화물(SiON) 및 실리콘산화물(SiO2)과 같은 무기 절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.A
무기절연층(IIL)은 버퍼층(111) 상에 배치될 수 있다. 무기절연층(IIL)은 제1 게이트절연층(112), 제2 게이트절연층(113), 및 층간절연층(114)을 포함할 수 있다.The inorganic insulating layer (IIL) may be disposed on the
도 3에는 3개의 박막트랜지스터(T1, T2, T3)가 도시되어 있다. 본 발명의 일 실시예에 따른 표시 패널(10)은 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2) 또는 제3 박막트랜지스터(T3)를 포함할 수 있다. 복수의 트랜지스터들(T1, T2, T3)들은 화소 회로에서 스위칭 트랜지스터 또는 구동 트랜지스터의 역할을 할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.Figure 3 shows three thin film transistors (T1, T2, T3). The
제1 박막트랜지스터(T1)는 제1 반도체층(AS1) 및 제1 게이트전극(G1)으로 구비될 수 있다. 제1 반도체층(AS1)은 제1 소스영역(S1), 제1 채널영역(A1) 및 제1 드레인영역(D1)으로 구비될 수 있다. 제1 반도체층(AS1)의 상에는 제1 게이트전극(G1)이 배치될 수 있다. 제1 소스영역(S1)은 층간절연층(114) 상에 제1 소스전극(SE1)에 연결될 수 있고, 제2 드레인영역(D1)은 층간절연층(114) 상에 제1 드레인전극(DE1)에 연결될 수 있다. 제1 유기절연층(115) 상에는 데이터라인(DL)이 배치될 수 있다. 데이터라인(DL)은 콘택홀을 통해 제1 소스전극(SE1)과 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.The first thin film transistor T1 may be provided with a first semiconductor layer AS1 and a first gate electrode G1. The first semiconductor layer AS1 may include a first source region S1, a first channel region A1, and a first drain region D1. A first gate electrode (G1) may be disposed on the first semiconductor layer (AS1). The first source region (S1) may be connected to the first source electrode (SE1) on the
또한, 제2 박막트랜지스터(T2)는 제2 반도체층(AS2) 및 제2 게이트전극(G2)으로 구비될 수 있다. 제2 반도체층(AS2)은 제2 소스영역(S2), 제2 채널영역(A2) 및 제2 드레인영역(D2)으로 구비될 수 있다. 제2 반도체층(AS2) 상에는 제2 게이트전극(G2)이 배치될 수 있다. 제2 소스영역(S2)은 층간절연층(114) 상에 제2 소스전극(SE2)에 연결될 수 있고, 제2 드레인영역(D2)은 층간절연층(114) 상에 제2 드레인전극(DE2)에 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.Additionally, the second thin film transistor T2 may be provided with a second semiconductor layer AS2 and a second gate electrode G2. The second semiconductor layer AS2 may include a second source region S2, a second channel region A2, and a second drain region D2. A second gate electrode (G2) may be disposed on the second semiconductor layer (AS2). The second source region (S2) may be connected to the second source electrode (SE2) on the
또한, 제3 박막트랜지스터(T3)는 제3 반도체층(AS3) 및 제3 게이트전극(G3)으로 구비될 수 있다. 제3 반도체층(AS3)는 제3 소스영역(S3), 제3 채널영역(A3) 및 제3 드레인영역(D3)으로 구비될 수 있다. 제3 반도체층(AS3)의 상에는 제3 게이트전극(G3)이 배치될 수 있다. 제3 소스영역(S3)은 층간절연층(114) 상에 제3 소스전극(SE3)에 연결될 수 있고, 제3 드레인영역(D3)은 층간절연층(114) 상에 제3 드레인전극(DE3)에 연결될 수 있다. 제1 유기절연층(115) 상에는 연결전극(CM)이 배치될 수 있다. 연결전극(CM)은 콘택홀을 통해 제3 드레인전극(DE3)과 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.Additionally, the third thin film transistor T3 may be provided with a third semiconductor layer AS3 and a third gate electrode G3. The third semiconductor layer AS3 may include a third source region S3, a third channel region A3, and a third drain region D3. A third gate electrode (G3) may be disposed on the third semiconductor layer (AS3). The third source region (S3) may be connected to the third source electrode (SE3) on the
이하에서는, 설명의 편의를 위해 복수의 반도체층들(AS1, AS2, AS3)을 반도체층(Act)으로, 복수의 게이트전극들(G1, G2, G3)을 게이트전극(GE)으로 지칭하기로 한다. 또한, 복수의 박막트랜지스터들(T1, T2, T3)을 박막트랜지스터(TFT)로, 그리고 복수의 소스전극(SE1, SE2, SE3) 및 드레인전극(DE1, DE2, DE3)들을 소스전극(SE) 및 드레인전극(DE)으로 지칭하기로 한다.Hereinafter, for convenience of explanation, the plurality of semiconductor layers (AS1, AS2, AS3) will be referred to as the semiconductor layer (Act), and the plurality of gate electrodes (G1, G2, G3) will be referred to as the gate electrode (GE). do. In addition, a plurality of thin film transistors (T1, T2, T3) are used as a thin film transistor (TFT), and a plurality of source electrodes (SE1, SE2, SE3) and drain electrodes (DE1, DE2, DE3) are used as a source electrode (SE). and drain electrode (DE).
표시 패널(10)은 발광소자를 구동시키는 화소회로층(120)을 포함할 수 있다. 표시 패널(10)의 기판(100) 상에는 화소회로층(120)이 배치될 수 있다. 화소회로층(120)은 박막트랜지스터(TFT) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 박막트랜지스터(TFT)는 반도체층(Act), 게이트전극(GE), 소스전극(SE), 및 드레인전극(DE)을 포함할 수 있다. 또한, 스토리지 커패시터(Cst)는 하부전극(CE1) 및 상부전극(CE2)을 포함할 수 있다.The
일 실시예에서, 반도체층(Act)은 버퍼층(111) 상에 배치될 수 있다. 반도체층(Act)은 폴리 실리콘을 포함할 수 있다. 또는, 반도체층(Act)은 비정질(amorphous) 실리콘을 포함하거나, 산화물 반도체를 포함하거나, 유기 반도체 등을 포함할 수 있다. 반도체층(Act)은 채널영역(A1, A2 또는 A3) 및 채널영역(A1, A2 또는 A3)의 양측에 각각 배치된 드레인영역(D1, D2 또는 D3) 및 소스영역(S1, S2 또는 S3)을 포함할 수 있다.In one embodiment, the semiconductor layer (Act) may be disposed on the
반도체층(Act) 상에는 게이트전극(GE)이 배치될 수 있다. 게이트전극(GE)은 채널영역(A1, A2 또는 A3)과 중첩할 수 있다. 게이트전극(GE)은 저저항 금속 물질을 포함할 수 있다. 게이트전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.A gate electrode (GE) may be disposed on the semiconductor layer (Act). The gate electrode (GE) may overlap the channel area (A1, A2, or A3). The gate electrode (GE) may include a low-resistance metal material. The gate electrode (GE) may contain a conductive material containing molybdenum (Mo), aluminum (Al), copper (Cu), titanium (Ti), etc., and may be formed as a multi-layer or single layer containing the above-mentioned materials. there is.
반도체층(Act)과 게이트전극(GE) 사이에는 제1 게이트절연층(112)이 배치될 수 있다. 제1 게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnO)등과 같은 무기 절연물을 포함할 수 있다.A first
게이트전극(GE) 상에는 제2 게이트절연층(113)이 배치될 수 있다. 제2 게이트절연층(113)은 게이트전극(GE)을 덮도록 구비될 수 있다. 제2 게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnO) 등과 같은 무기 절연물을 포함할 수 있다.A second
제2 게이트절연층(113) 상에는 스토리지 커패시터(Cst)의 상부전극(CE2)이 배치될 수 있다. 상부전극(CE2)은 그 아래에 배치된 제2 게이트전극(G2)과 중첩될 수 있다. 이때, 제2 게이트절연층(113)을 사이에 두고 중첩하는 제2 게이트전극(G2) 및 상부전극(CE2)은 스토리지 커패시터(Cst)를 형성할 수 있다. 즉, 제2 게이트전극(G2)은 스토리지 커패시터(Cst)의 하부전극(CE1)으로 기능할 수 있다.The upper electrode (CE2) of the storage capacitor (Cst) may be disposed on the second
이와 같이, 스토리지 커패시터(Cst)와 제2 박막트랜지스터(T2)가 중첩되어 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 스토리지 커패시터(Cst)는 제2 박막트랜지스터(T2)와 중첩되지 않도록 형성될 수 있다. 즉, 스토리지 커패시터(Cst)의 하부전극(CE1)은 제2 박막트랜지스터(T2)의 제2 게이트전극(G2)과 별도의 구성요소로서 제2 박막트랜지스터(T2)의 제2 게이트전극(G2)과 이격되어 구비될 수 있다.In this way, the storage capacitor (Cst) and the second thin film transistor (T2) may be formed to overlap. However, the present invention is not limited to this. For example, the storage capacitor Cst may be formed so as not to overlap the second thin film transistor T2. That is, the lower electrode (CE1) of the storage capacitor (Cst) is a separate component from the second gate electrode (G2) of the second thin film transistor (T2) and the second gate electrode (G2) of the second thin film transistor (T2). It may be provided separately from the.
상부전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.The upper electrode (CE2) is aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), and iridium (Ir). , chromium (Cr), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and/or copper (Cu), and may be a single layer or multiple layers of the foregoing materials. .
상부전극(CE2) 상에는 층간절연층(114)이 배치될 수 있다. 층간절연층(114)은 상부전극(CE2)을 덮을 수 있다. 층간절연층(114)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnO) 등을 포함할 수 있다. 층간절연층(114)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.An interlayer insulating
드레인전극(DE) 및 소스전극(SE)은 각각 층간절연층(114) 상에 위치할 수 있다. 드레인전극(DE) 및 소스전극(SE)은 각각 제1 게이트절연층(112), 제2 게이트절연층(113), 및 층간절연층(114)에 구비된 콘택홀을 통해 반도체층(Act)과 연결될 수 있다. 드레인전극(DE) 및 소스전극(SE)은 전도성이 좋은 재료를 포함할 수 있다. 드레인전극(DE) 및 소스전극(SE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 예컨대, 드레인전극(DE) 및 소스전극(SE)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.The drain electrode (DE) and the source electrode (SE) may each be located on the
유기절연층(OIL)은 무기절연층(IIL) 상에 배치될 수 있다. 유기절연층(OIL)은 제1 유기절연층(115) 및 제2 유기절연층(116)을 포함할 수 있다. 도 6에는 유기절연층(OIL)이 2개로 구비된 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 유기절연층(OIL)은 3개 또는 4개로 구비될 수도 있다.The organic insulating layer (OIL) may be disposed on the inorganic insulating layer (IIL). The organic insulating layer (OIL) may include a first organic insulating
제1 유기절연층(115)은 드레인전극(DE) 및 소스전극(SE)을 덮을 수 있다. 제1 유기절연층(115)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.The first organic insulating
제1 유기절연층(115) 상에는 데이터라인(DL)이 배치될 수 있다. 이때, 데이터라인(DL)은 제1 유기절연층(115)의 콘택홀을 통해 제1 박막트랜지스터(T1)의 소스전극(SE1)과 연결될 수 있다. 제1 박막트랜지스터(T1)는 스위칭 트랜지스터일 수 있다. 도시되지는 않았지만, 제1 박막트랜지스터(T1)는 데이터라인(DL)으로부터 전달된 데이터 신호를 스캔선을 통해 전달받은 스캔신호에 따라 전달하는 역할을 수행할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.A data line DL may be disposed on the first organic insulating
제1 유기절연층(115) 상에는 연결전극(CM)이 배치될 수 있다. 연결전극(CM)은 제1 유기절연층(115)의 콘택홀을 통해 제3 박막트랜지스터(T3)의 드레인전극(DE3)에 연결될 수 있다. 연결전극(CM)은 전도성이 좋은 재료를 포함할 수 있다. 연결전극(CM)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 예컨대, 연결전극(CM)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.A connection electrode (CM) may be disposed on the first organic insulating
일 실시예에서, 데이터라인(DL) 및 연결전극(CM) 상에는 제2 유기절연층(116)이 배치될 수 있다. 제2 유기절연층(116)은 데이터라인(DL) 및 연결전극(CM)을 덮을 수 있다. 제2 유기절연층(116)은 제1 유기절연층(115)과 동일한 물질로 구비되거나, 상이한 물질로 구비될 수 있다.In one embodiment, the second organic insulating
일 실시예에서, 제2 유기절연층(116) 상에는 제1 전극(211) 및 제1 마이크로 발광소자(131)가 배치될 수 있다. 제1 마이크로 발광소자(131)의 구조에 대해 구체적으로 설명해보면, 제1 마이크로 발광소자(131)는 각각 광을 생성하는 활성층(131b), 활성층(131b)의 하면에 배치되고, p형 도펀트가 도핑된 제1 반도체층(131a) 및 활성층(131b)의 상면에 배치되고, n형 도펀트가 도핑된 제2 반도체층(131c)을 포함할 수 있다. 다시 말해, 제1 반도체층(131a) 상에 활성층(131b) 및 제2 반도체층(131c)이 순차적으로 적층될 수 있다.In one embodiment, the
제1 반도체층(131a)은 p형의 도전형을 가질 수 있다. 구체적으로, 제1 반도체층(131a)은 p형 도펀트가 도핑된 층으로 형성될 수 있다. 예를 들어, 제1 반도체층(131a)은 아연(Zn), 마그네슘(Mg), 코발트(Co), 니켈(Ni), 구리(Cu), 철(Fe) 등의 p형 도펀트가 도핑되어 p형의 도전성을 가질 수 있다. 제2 반도체층(131c)은 n 형의 도전형을 가질 수 있다. 구체적으로, 제2 반도체층(131c)은 n형 도펀트가 도핑되 층으로 형성될 수 있다. 예를 들어, 제2 반도체층(131c)은 규소(Si), 게르마늄(Ge), 주석(Sn), 셀레늄(Se), 텔루륨(Te) 등의 n형 도펀트가 도핑되어 n형의 도전성을 가질 수 있다. 활성층(131b)은 제1 반도체층(131a)과 제2 반도체층(131c) 사이에 배치되어 광을 생성할 수 있다. 활성층(131b)은 제1 반도체층(131a)에서 제공된 정공과 제2 반도체층(131c)에서 제공된 전자가 재결합되면서 소정 파장의 광을 출력하는 층으로서, 우물층(well layer)과 장벽층(barrier layer)을 교대로 적층하여 단일 양자 우물 구조 또는 다중 양자 우물 구보(multi-quantum well: MQW)를 가질 수 있다. 활성층(131b)에서 생성되는 광은 활성층(131b)의 상하면 및 측면으로 조사될 수 있다.The
일 실시예에서, 제2 유기절연층(116) 상에는 제1 전극(211), 제1 마이크로 발광소자(131) 외에도 화소정의막(118), 반사판(140), 절연층(121), 블랙 매트릭스(119) 및 제2 전극(213)이 배치될 수 있다. 표시 패널(10)에서 제2 유기절연층(116) 상부에 배치된 구조에 대해서는 도 2에서 설명했으므로, 이에 대한 설명은 생략하기로 한다.In one embodiment, in addition to the
도 4 내지 도 13은 본 발명의 일 실시예에 따른 표시 패널(10)의 제조 방법을 표시 패널(10)의 단면도로서 개략적으로 나타낸 것이다. 구체적으로, 도 4 내지 도 10은 표시 패널(10)을 Ι-Ι' 선에서 바라본 단면도를 개략적으로 나타낸 것이다.4 to 13 schematically show a method of manufacturing the
표시 패널(10)의 제조 방법은 기판(100) 상에 제1 전극(211)을 형성하는 단계, 제1 전극(211) 상에 제1 전극(211)의 적어도 일부를 노출시키는 개구(118OP)가 정의된 화소정의막(118)을 형성하는 단계, 제1 전극(211)에 마이크로 발광소자(130)를 결합(또는, 접속)시키는 단계, 화소정의막(118), 제1 전극(211) 및 마이크로 발광소자(130) 상에 반사판 형성용 물질(141)이 덮어지는 단계, 마이크로 발광소자(130)가 접속되어 있고, 반사판 형성용 물질(141)이 덮어진 상기 화소정의막(118)의 개구(118OP)가 유기막 또는 포토레지스트(125)로 채워지는 단계, 반사판 형성용 물질(141)이 노출된 부분을 에칭시켜 제거하는 단계 및 유기막 또는 포토레지스트(125)를 제거하는 단계를 포함할 수 있다. 표시 패널(10)의 제조 방법에 대해 보다 구체적으로 후술하기로 한다.The method of manufacturing the
도 4를 참조하면, 기판(100) 상에 제1 전극(211)이 배치될 수 있다. 제1 전극(211)은 기판(100) 상에 서로 이격되어 배치될 수 있다. 제1 전극(211)에는 후에 마이크로 발광소자(130)가 각각 결합(또는, 접속)될 수 있다. 마이크로 발광소자(130)는 제1 전극(211)에 공융 접합 방법으로 결합(또는, 접속)될 수 있다. 제1 전극(211)은 접속층으로서의 기능을 할 수 있다. 제1 전극(211)은 구리(Cu), 주석(Sn) 또는 금(Au) 각각의 단일막으로 구비될 수 있다. 또한, 제1 전극(211)은 구리(Cu), 주석(Sn) 또는 금(Au)의 화합물을 포함할 수 있다. 또한, 제1 전극(211)은 구리(Cu)로 이루어진 층, 주석(Sn)으로 이루어진 층 또는 Au(금)으로 이루이전 층이 적층된 구조인 조합막으로 이루어질 수 있다.Referring to FIG. 4, a
도 5를 참조하면, 제1 전극(211) 상에는 제1 전극(211)의 적어도 일부를 노출시키는 개구(118OP)가 정의된 화소정의막(118)이 배치될 수 있다. 이후 공정에서, 화소정의막(118)의 개구(118OP) 내에는 마이크로 발광소자들(130)이 각각 배치될 수 있다. 구체적으로, 화소정의막(118)의 제1 개구(118OP1) 내에는 제1 마이크로 발광소자(131, 도 7 참조)가 배치될 수 있고, 화소정의막(118)의 제2 개구(118OP2) 내에는 제2 마이크로 발광소자(132, 도 7 참조)가 배치될 수 있다. 또한, 화소정의막(118)의 제3 개구(118OP3) 내에는 제3 마이크로 발광소자(133, 도 7 참조)가 배치될 수 있다. 다른 표현으로, 화소정의막(118)의 개구(118OP)의 폭이 발광영역의 폭에 해당할 수 있다.Referring to FIG. 5 , a
도 6을 참조하면, 제1 전극(211)에 마이크로 발광소자(130)들이 각각 결합(또는, 접속)될 수 있다. 구체적으로, 마이크로 발광소자들(130)은 제1 전극(211)에 공융 접합(Eutectic bonding) 방법으로 결합(또는, 접속)될 수 있다. 구체적으로, 제1 전극(211) 및 마이크로 발광소자(130)의 하면에 레이저를 조사하여 마이크로 발광소자(130)가 제1 전극(211)에 공융 접합(Eutectic bonding)으로 결합(또는, 접속)될 수 있다.Referring to FIG. 6, the micro
제1 전극(211) 상에 결합(또는, 접속)된 제1 마이크로 발광소자(131)는 제1 화소(151)를 이룰 수 있다. 제1 전극(211) 상에 결합(또는, 접속)된 제2 마이크로 발광소자(132)는 제2 화소(152)를 이룰 수 있다. 또한, 제1 전극(211) 상에 결합(또는, 접속)된 제3 마이크로 발광소자(133)는 제3 화소(153)를 이룰 수 있다. 제1 화소(151)를 이루는 제1 마이크로 발광소자(131), 제2 화소(152)를 이루는 제2 마이크로 발광소자(132), 및 제3 화소(153)를 이루는 제3 마이크로 발광소자(133)는 각각 다른 대역의 파장의 광을 방출할 수 있다. 제1 화소(151), 제2 화소(152) 및 제3 화소(153)에서 방출하는 광을 통해서 표시 장치는 이미지를 구현할 수 있다.The first micro
도 7을 참조하면, 화소정의막(118) 상에는 블랙 매트릭스(119)가 형성될 수 있다. 블랙 매트릭스(119)는 화소들의 영역을 구분해 줄 수 있다. 블랙 매트릭스(119)는 복수의 화소들 간에 광이 새는 것을 방지할 수 있다. 다시 말해, 블랙 매트릭스(119)는 마이크로 발광소자(130)가 방출하는 광들을 흡수하여, 복수의 화소 각각에 배치된 마이크로 발광소자(130)에서 발생하는 광들이 서로 혼합되는 것을 방지할 수 있다. 본 발명의 일 실시예에 따른 표시 패널(10)은 도 7과 같이 블랙 매트릭스(119)가 화소정의막(118)의 상면에 직접적으로 배치될 수 있다. 다른 표현으로, 반사판 형성용 물질(141, 도 8 참조)이 표시 패널(10) 상에 배치되기 전에 먼저, 블랙 매트릭스(119)가 화소정의막(118) 상에 배치될 수 있다.Referring to FIG. 7, a
도 8을 참조하면, 블랙 매트릭스(119), 화소정의막(118), 제1 전극(211) 및 마이크로 발광소자들(130)의 상면 및 측면을 따라서 반사판 형성용 물질(141)이 덮어질 수 있다. 다른 표현으로, 반사판 형성용 물질(141)이 블랙 매트릭스(119), 화소정의막(118), 제1 전극(211) 및 마이크로 발광소자들(130)의 상면 및 측면을 따라서 연속적으로 덮어질 수 있다.Referring to FIG. 8, the
제1 전극(211)이 포함하는 구리(Cu), 주석(Sn) 또는 금(Au) 등의 금속들은 반사율이 낮아 마이크로 발광소자(130)에서 발생하는 광의 투출율이 저하될 수 있다. 화소회로층(120) 상에 반사판(140)을 배치하여 마이크로 발광소자(130)에서 발생하는 광의 반사율을 향상시킬 수 있다. Metals included in the
반사판(140)이 제1 반사율을 갖고, 제1 전극(211)이 제2 반사율을 가진다고 할 때, 제1 반사율이 제2 반사율보다 높을 수 있다. 다시 말해, 반사판(140)의 반사율이 제1 전극(211)의 반사율보다 높을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.Assuming that the
반사판 형성용 물질(141)은 은(Ag), 알루미늄(Al) 또는 이들의 화합물을 포함할 수 있다. 반사판 형성용 물질(141)은 도전성 산화물(예를 들어, 인듐 주석 산화물(ITO))을 포함할 수도 있다. 반사판 형성용 물질(141)은 은(Ag), 알루미늄(Al) 또는 도전성 산화물(예를 들어, 인듐 주석 산화물(ITO))을 포함하는 합금을 포함할 수 있다.The
도 9를 참조하면, 마이크로 발광소자(130)가 결합(또는, 접속)되어 있고, 반사판 형성용 물질(141)이 덮어진 화소정의막(118)의 개구(118OP)가 포토레지스트(125)로 채워질 수 있다.Referring to FIG. 9, the micro
식각 공정이 진행되는 동안, 포토레지스트(125)가 배치되지 않고 노출된 부분은 식각을 통해 제거되고, 포토레지스트(125)가 배치된 부분은 식각되지 않고 잔존할 수 있다. 포토레지스트(125) 채워지는 정도(또는, 깊이)에 따라서 포토레지스트(125)가 덮여진 반사판 형성용 물질(141)의 길이가 달라질 수 있다. 다시 말해, 포토레지스트(125) 채워지는 정도(또는, 깊이)에 따라서 식각되지 않고 잔존하는 반사판 형성용 물질(141)의 길이가 달라질 수 있다. 포토레지스트(125) 채워지는 정도(또는, 깊이)에 따라서 반사판(140)이 마이크로 발광소자(130)와 접하는 부분의 길이(L, 도 10 참조)가 달라질 수 있다.While the etching process is in progress, the exposed portion where the
표시 패널(10)이 반사율을 확보하면서 유리한 방향으로 제조되기 위해서는 마이크로 발광소자(130)와 반사판(140)이 접하는 길이(L)는 0.1㎛ 이상 5㎛ 이하일 수 있다. 포토레지스트(125)가 화소정의막(118)의 개구에 채워지는 정도(또는, 깊이)에 따라서 반사판(140)과 마이크로 발광소자(130)가 접하는 길이(L, 도 10 참조)가 달라질 수 있다. 다시 말해, 포토레지스트(125)가 마이크로 발광소자(130)와 접하는 길이가 0.1㎛ 이상 5㎛ 이하이도록 화소정의막(118)의 개구(118OP)에 채워질 수 있다.In order for the
도 10을 참조하면, 화소정의막(118)의 개구(118OP)를 이루는 내측면, 제1 전극(211) 및 마이크로 발광소자(130)의 측면의 적어도 일부를 덮는 반사판(140)이 형성될 수 있다.Referring to FIG. 10, a
반사판(140)은 은(Ag), 알루미늄(Al) 또는 도전성 산화물(예를 들어, 인듐 주석 산화물(ITO)) 각각의 단일막으로 구비될 수 있다. 또는, 반사판(140)은 은(Ag), 알루미늄(Al) 또는 도전성 산화물(예를 들어, 인듐 주석 산화물(ITO))을 포함하는 합금막으로 이루어질 수 있다. 반사판(140)은 은(Ag), 알루미늄(Al) 또는 이들의 화합물을 포함하는 층과 도전성 산화물(예를 들어, 인듐 주석 산화물(ITO))을 포함하는 층이 여러 층으로 적층된 구조를 이룰 수 있다. 다시 말해, 반사판 형성용 물질(141)은 은(Ag), 알루미늄(Al) 또는 이들의 화합물을 포함하는 층과 도전성 산화물(예를 들어, 인듐 주석 산화물(ITO))을 포함하는 층이 여러 층으로 적층된 조합막을 이룰 수 있다.The
포토레지스트(125)가 화소정의막(118)의 개구(118OP) 내에 배치된 이후, 포토레지스트(125)가 배치되지 않은 부분, 다시 말해 포토레지스트(125)가 덮여지지 않아서 노출된 반사판 형성용 물질(141)들은 식각 공정을 통해서 제거될 수 있다. 반면, 포토레지스트(125)가 덮여진(또는, 배치된) 반사판 형성용 물질(141)은 제거되지 않을 수 있다. 포토레지스트(125)가 아래에 배치된 반사판 형성용 물질(141)이 식각되지 않도록 방지할 수 있다. 반사판(140)과 마이크로 발광소자(130)가 접하는 길이(L)는 0.1㎛ 이상 5㎛ 이하일 수 있다.After the
도 11을 참조하면, 포토레지스트(125)가 덮여지지 않은 반사판 형성용 물질(141)이 식각 공정을 통해 제거된 후, 화소정의막(118)의 개구(118OP)에 채워진 포토레지스트(125)가 제거될 수 있다. 포토레지스트(125) 반사판 형성용 물질(141)을 선택적으로 식각하기 위해서 이용하므로, 후에 포토레지스트(125)가 제거될 수 있다.Referring to FIG. 11, after the
도 12 및 도 13을 참조하면, 화소정의막(118) 및 반사판(140) 상에 절연층(121)이 형성될 수 있다. 절연층(121)은 마이크로 발광소자(130)와 블랙 매트릭스(119) 사이에 채워질 수 있다. 다른 표현으로, 절연층(121)은 마이크로 발광소자(130)의 측면을 둘러싸며 배치되 수 있다. 절연층(121)은 유기물질로 이루어질 수 있다.Referring to FIGS. 12 and 13 , an insulating
블랙 매트릭스(119)와 마이크로 발광소자(130) 사이에 절연층(121)이 채워진 이후에, 블랙 매트릭스(119), 절연층(121) 및 마이크로 발광소자(130) 상에 제2 전극(213)이 배치될 수 있다. 제2 전극(213) 표시 패널(10)의 상면에 전체적으로 덮어질 수 있다. 다시 말해, 제2 전극(213)은 블랙 매트릭스(119), 절연층(121) 및 마이크로 발광소자(130) 상에 연속적으로 덮어질 수 있다.After the insulating
도 14 내지 도 20은 본 발명의 다른 실시예에 따를 표시 패널(10)의 제조 방법을 개략적으로 나타낸 단면도들이다. 도 14 내지 도 20은 표시 패널(10)을 Ι-Ι' 선에서 바라본 단면도를 개략적으로 나타낸 것이다. 도 14 내지 도 20에 따른 본 발명의 다른 실시예에 따른 표시 패널(10)의 제조 방법은 앞에서 설명한 본 발명의 일 실시예에 따른 표시 패널(10)의 제조 방법과 도 4 내지 도 6 까지는 동일하지만 그 이후의 공정이 상이할 수 있다. 구체적으로, 본 발명의 다른 실시예에 따른 표시 패널(10)의 제조 방법은 본 발명의 일시예에 따른 표시 패널(10)의 제조 방법과 화소정의막(118) 상에 배치된 블랙 매트릭스(119)와 제2 전극(213)의 적층 순서에서 일부 상이할 수 있다.14 to 20 are cross-sectional views schematically showing a method of manufacturing the
본 발명의 다른 실시예에 따른 표시 패널(10)의 제조 방법은 도 4 내지 도 6에서 설명한 바와 같이 기판(100) 상에 제1 전극(211)이 이격되어 배치될 수 있고, 제1 전극(211) 상에 제1 전극(211)의 적어도 일부를 노출시키는 화소정의막(118)이 배치될 수 있다. 또한, 화소정의막(118)이 배치되 이후 제1 전극(211) 상에 마이크로 발광소자(130)가 공융 접합(Eutectic bonding)으로 결합(또는, 접속)될 수 있다.In the manufacturing method of the
도 14를 참조하면, 화소정의막(118), 제1 전극(211) 및 마이크로 발광소자(130)의 상면 및 측면을 따라서 반사판 형성용 물질(141)이 덮어질 수 있다. 반사판 형성용 물질(141)이 화소정의막(188) 상에 전체적으로 연속되게 배치될 수 있다. 이 때, 화소정의막(118) 상에는 블랙 매트릭스(119)가 배치되지 않을 수 있다.Referring to FIG. 14 , the
도 15를 참조하면, 마이크로 발광소자(130)가 접속되어 있고, 반사판 형성용 물질(141) 덮어진 화소정의막(118)의 개구(118OP)가 포토레지스트(125)로 채워질 수 있다. 식각 공정에서 포토레지스트(125)가 배치되지 않고 노출된 부분은 식각을 통해 제거될 수 있고, 포토레지스트(125)가 배치된 부분은 식각되지 않고 잔존할 수 있다. 화소정의막(118)의 개구(118OP)에 채워진 포토레지스트(125)의 높이에 따라서 식각되지 않고 잔존하는 반사판 형성용 물질(141)의 길이가 달라질 수 있다. 반사판(140) 과 마이크로 발광소자(130)가 접하는 길이(L, 도 16 참조)가 0.1㎛ 이상 5㎛ 이하가 되도록 포토레지스트(125)가 화소정의막(118)의 개구(118OP)에 채워질 수 있다. Referring to FIG. 15 , the micro
도 16을 참조하면, 화소정의막(118)의 개구(118OP)를 이루는 내측면, 제1 전극(211) 및 마이크로 발광소자(130)의 측면의 적어도 일부를 덮는 반사판(140)이 형성될 수 있다. 포토레지스트(125)가 덮여지지 않고 노출된 반사판 형성용 물질(141)은 식각공정을 통해서 제거될 수 있고, 포토레지스트(125)가 덮여진 반사판 형성용 물질(141)은 식각되지 않고 잔존하여 반사판(140)이 형성될 수 있다. 반사판(140)과 마이크로 발광소자(130)가 접하는 길이는 0.1㎛ 이상 5㎛ 이하일 수 있다.Referring to FIG. 16, a
도 17 및 도 18을 참조하면, 반사판 형성용 물질(141)이 일부 식각되어 반사판(140)이 형성된 이후, 화소정의막(118)의 개구(118OP) 내에 채워져 있던 포토레지스트(125)가 제거될 수 있다.17 and 18, after the
화소정의막(118)의 개구(118OP)에 채워져 있던 포토레지스트(125)가 제거된 이후에는, 화소정의막(118) 및 반사판(140) 상에 절연층(121)이 형성될 수 있다. 절연층(121)은 마이크로 발광소자(130)를 둘러싸며 형성될 수 있고, 절연층(121)은 화소정의막(118)을 사이에 두고 이격되어 배치될 수 있다.After the
도 19 및 도 20을 참조하면, 절연층(121)이 형성된 후, 화소정의막(118), 절연층(121) 및 마이크로 발광소자(130)의 상면 및 측면을 따라서 전체적으로 제2 전극(213)이 덮어질 수 있다. 제2 전극(213)의 일부는 화소정의막(118)의 상면에 직접적으로 배치될 수 있다. 또한, 제2 전극(213)의 일부는 절연층(121)의 측면을 따라서 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.19 and 20, after the insulating
일 실시예에서, 제2 전극(213)이 표시 패널(10) 상에 전면적으로 형성된 후, 절연층(121)이 배치되지 않은 화소정의막(118) 상에 블랙 매트릭스(119)가 배치될 수 있다. 화소정의막(118) 상에 배치된 블랙 매트릭스(119)의 하면에는 제2 전극(213)이 위치할 수 있다. 화소정의막(118)과 블랙 매트릭스(119)의 사이에 제2 전극(213)이 위치할 수 있다. 또한, 블랙 매트릭스(119)와 절연층(121)의 사이 측면을 따라서 제2 전극(213)이 배치될 수 있다.In one embodiment, after the
마이크로 발광소자(130)를 제1 전극(211)에 결합(또는, 접속)하는 방법에는 공융 접합(Eutectic bonding), 솔더링(Soldering) 또는 ACF(Anisotropic Conductive Film)을 이용한 방법 등이 있을 수 있다. 패널의 해상도 및 패널 구성 재료의 공정 온도 등을 고려할 때, 마이크로 발광소자(130)를 제1 전극(211)에 결합(또는, 접속)하는 방법으로 공융 접합(Eutectic bonding)이 가장 유리할 수 있다.A method of coupling (or connecting) the micro
제1 전극(211)에 마이크로 발광소자(130)를 공융 접합(Eutectic bonding)하기 위해서는, 재료비 및 공정성을 고려할 때 제1 전극(211)이 구리(Cu), 주석(Sn) 또는 금(Au) 등의 금속으로 구비될 수 있다. 하지만, 구리(Cu), 주석(Sn) 또는 금(Au) 등의 금속들은 반사율이 낮아서 마이크로 발광소자(130)에서 발생하는 광의 투출율(또는, 광 효율)이 저하될 수 있다.In order to eutectic bond the micro
표시 패널(10)의 광 효율을 높이기 위해 마이크로 발광소자(130)에서 발생하는 광의 반사율을 높일 수 있다. 표시 패널(10)에 제1 전극(211)이 포함하는 금속보다 반사율이 높은 금속을 포함하는 반사판(140)을 배치하여, 마이크로 발광소자(130)에서 발생하는 광의 반사율을 높여 광 효율을 향상시킬 수 있다.In order to increase the light efficiency of the
반사판(140)은 화소정의막(118)의 개구(118OP)를 이루는 내측면, 제1 전극(211) 및 마이크로 발광소자(130)의 측면의 적어도 일부를 따라서 배치될 수 있다. 반사판(140)은 은(Ag), 알루미늄(Al) 또는 이들의 화합물을 포함할 수 있다. 또한, 반사판(140)은 도전성 산화물(예를 들면, ITO(인듐 주석 산화물))을 포함할 수 있다.The
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.The present invention has been described with reference to the embodiments shown in the drawings, but these are merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true scope of technical protection of the present invention should be determined by the technical spirit of the attached patent claims.
10: 표시 패널
130: 마이크로 발광소자
120: 화소회로층
211: 제1 전극
140: 반사판
118: 화조정의막
119: 블랙 매트릭스
213: 제2 전극10: Display panel
130: Micro light emitting device
120: Pixel circuit layer
211: first electrode
140: reflector
118: Hwajojeongui Marquee
119: Black Matrix
213: second electrode
Claims (20)
상기 기판 상에 배치된 제1 전극;
상기 제1 전극 상에 배치되되 상기 제1 전극의 적어도 일부를 노출시키는 개구가 정의된 화소정의막;
상기 제1 전극에 결합된 마이크로 발광소자; 및
상기 제1 전극 상에 배치되고 상기 마이크로 발광소자의 측면의 적어도 일부를 덮는 반사판;을 포함하는, 표시 패널.Board;
a first electrode disposed on the substrate;
a pixel definition film disposed on the first electrode and having an opening defined to expose at least a portion of the first electrode;
a micro light emitting device coupled to the first electrode; and
A display panel comprising: a reflector disposed on the first electrode and covering at least a portion of a side surface of the micro light emitting device.
상기 반사판은 제1 반사율을 갖고, 상기 제1 전극은 상기 제1 반사율보다 낮은 제2 반사율을 갖는, 표시 패널.According to paragraph 1,
The display panel wherein the reflector has a first reflectance, and the first electrode has a second reflectance lower than the first reflectance.
상기 반사판은 상기 제1 전극의 상면에 직접 배치되는, 표시 패널.According to paragraph 1,
The display panel is disposed directly on the upper surface of the first electrode.
상기 반사판은 제1 금속을 포함하는, 표시 패널.According to paragraph 1,
A display panel, wherein the reflector includes a first metal.
상기 제1 금속은 은, 알루미늄 또는 이들의 화합물을 포함하는, 표시 패널.According to paragraph 4,
A display panel wherein the first metal includes silver, aluminum, or a compound thereof.
상기 반사판은 도전성 산화물을 포함하는, 표시 패널.According to paragraph 1,
A display panel, wherein the reflector includes a conductive oxide.
상기 반사판은 제1 금속 및 도전성 산화물의 조합막을 포함하는, 표시 패널.According to paragraph 4,
A display panel, wherein the reflector includes a combination film of a first metal and a conductive oxide.
상기 반사판과 상기 마이크로 발광소자의 측면이 접하는 부분의 길이는 0.1㎛ 내지 5㎛인, 표시 패널.According to paragraph 1,
A display panel, wherein the length of the portion where the reflector and the side of the micro light emitting device contact each other is 0.1 μm to 5 μm.
상기 제1 전극과 상기 마이크로 발광소자는 공융 접합으로 결합된, 표시 패널.According to paragraph 1,
A display panel wherein the first electrode and the micro light emitting device are joined by eutectic bonding.
상기 제1 전극은 상기 제1 금속과 상이한 제2 금속을 포함하는, 표시 패널.According to paragraph 4,
The display panel wherein the first electrode includes a second metal different from the first metal.
상기 제2 금속은 구리, 주석, 금 또는 이들의 화합물을 포함하는, 표시 패널.According to clause 10,
The display panel wherein the second metal includes copper, tin, gold, or a compound thereof.
상기 화소정의막 상에 배치된 블랙 매트릭스; 및
상기 화소정의막의 일부 및 상기 반사판 상에 배치된 절연막;을 더 포함하는, 표시 패널.According to paragraph 1,
a black matrix disposed on the pixel definition layer; and
The display panel further comprising: an insulating film disposed on a portion of the pixel defining film and the reflector.
상기 절연막은 상기 마이크로 발광소자와 상기 블랙 매트릭스 사이를 채우는, 표시 패널.According to clause 12,
A display panel, wherein the insulating film fills between the micro light emitting element and the black matrix.
상기 절연막 및 상기 마이크로 발광소자 상에 배치된 제2 전극;을 더 포함하는, 표시 패널.According to clause 12,
The display panel further comprising a second electrode disposed on the insulating film and the micro light emitting device.
상기 제2 전극은 상기 블랙 매트릭스 상에 배치되는, 표시 패널.According to clause 14,
The display panel wherein the second electrode is disposed on the black matrix.
상기 제2 전극은 상기 화소정의막과 상기 블랙 매트릭스 사이에 배치되는, 표시 패널.According to clause 14,
The display panel wherein the second electrode is disposed between the pixel defining layer and the black matrix.
상기 제1 전극 상에 상기 제1 전극의 적어도 일부를 노출시키는 개구가 정의된 화소정의막을 형성하는 단계;
상기 제1 전극에 마이크로 발광소자를 결합시키는 단계;
상기 화소정의막, 상기 제1 전극 및 상기 마이크로 발광소자 상에 반사판 형성용 물질이 덮어지는 단계;
상기 마이크로 발광소자가 접속되어 있고, 상기 반사판 형성용 물질이 덮어진 상기 화소정의막의 개구가 유기막 또는 포토레지스트층으로 채워지는 단계;
상기 반사판 형성용 물질 중 노출된 부분을 에칭시켜 제거하는 단계; 및
상기 유기막 또는 포토레지스트층을 제거하는 단계;를 포함하는, 표시 패널의 제조 방법.forming a first electrode on a substrate;
forming a pixel definition layer on the first electrode, wherein an opening is defined to expose at least a portion of the first electrode;
coupling a micro light emitting device to the first electrode;
covering the pixel definition film, the first electrode, and the micro light emitting device with a material for forming a reflector;
filling an opening of the pixel defining film to which the micro light emitting device is connected and covered with a material for forming a reflector with an organic film or a photoresist layer;
Etching and removing the exposed portion of the material for forming the reflector; and
A method of manufacturing a display panel comprising: removing the organic film or photoresist layer.
상기 화소정의막 및 상기 반사판 상에 절연층을 형성하는 단계; 및
상기 절연층 상에 제2 전극을 형성하는 단계; 를 포함하는, 표시 패널의 제조 방법.According to clause 17,
forming an insulating layer on the pixel defining layer and the reflector; and
forming a second electrode on the insulating layer; A method of manufacturing a display panel including.
상기 화소정의막 상에 블랙 매트릭스를 형성하는 단계; 및
상기 블랙 매트릭스 상에 상기 제2 전극을 형성하는 단계; 를 더 포함하는, 표시 패널의 제조 방법.According to clause 18,
forming a black matrix on the pixel defining layer; and
forming the second electrode on the black matrix; A method of manufacturing a display panel further comprising:
상기 화소정의막 상에 상기 제2 전극을 형성하는 단계; 및
상기 제2 전극 상에 블랙 매트릭스를 형성하는 단계; 를 더 포함하는, 표시 패널의 제조 방법.According to clause 18,
forming the second electrode on the pixel defining layer; and
forming a black matrix on the second electrode; A method of manufacturing a display panel further comprising:
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