KR20240050245A - Semiconductor device - Google Patents

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KR20240050245A
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임정혁
김완돈
이현배
최효석
김근우
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Abstract

반도체 장치가 제공된다. 반도체 장치는, 서로 반대되는 제1 면과 제2 면을 포함하는 제1 막, 상기 제1 막의 상기 제2 면과 접촉하는 제3 면 및 상기 제3 면과 반대되는 제4 면을 포함하는 제2 막, 상기 제2 막의 상기 제4 면으로부터 상기 제1 막을 향해 연장되고, 제1 폭을 갖는 제1 서브 트렌치와, 상기 제1 서브 트렌치의 하부에 배치되고, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 서브 트렌치를 포함하는 트렌치, 상기 제1 막의 상기 제1 면으로부터 상기 트렌치의 바닥면을 관통하도록 연장되어 최상면이 상기 트렌치 내 배치되는 플러그 도전막과, 상기 플러그 도전막과 상기 제1 막 사이에 배치되는 절연 라이너를 포함하는 비아, 및 상기 트렌치 내 배선을 포함하고, 상기 플러그 도전막의 최상면 및 상기 트렌치 내 배치된 상기 플러그 도전막의 측벽의 적어도 일부는 상기 배선과 접촉하고, 상기 절연 라이너의 상면은 상기 제2 서브 트렌치의 바닥면에 의해 노출된다.A semiconductor device is provided. The semiconductor device includes a first film including first and second surfaces that are opposite to each other, a third surface in contact with the second surface of the first film, and a fourth surface that is opposite to the third surface. A second film, a first sub-trench extending from the fourth side of the second film toward the first film and having a first width, and a second film disposed below the first sub-trench and smaller than the first width. a trench including a second sub-trench having a width, a plug conductive film extending from the first surface of the first film to penetrate the bottom surface of the trench, the top surface of which is disposed in the trench, the plug conductive film and the first sub-trench; 1. A via including an insulating liner disposed between the films, and a wiring in the trench, wherein a top surface of the plug conductive film and at least a portion of a side wall of the plug conductive film disposed in the trench are in contact with the wiring, and the insulation The top surface of the liner is exposed by the bottom surface of the second sub-trench.

Description

반도체 장치{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것이다.The present invention relates to semiconductor devices.

전자기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라, 반도체 칩의 고집적화 및 저전력화가 요구되고 있다. 배선 등의 회로 구성요소들 사이의 간격이 점차 감소되고 있고, 이로 인해 배선과 비아 사이의 저항이 증가하는 문제가 발생되고 있다. 반도체 장치의 신뢰성을 향상시키기 위해 배선과 비아 사이의 저항이 증가하는 문제를 해결하기 위한 연구가 진행되고 있다.Due to the development of electronic technology, down-scaling of semiconductor devices has recently progressed rapidly, and there is a demand for high integration and low power consumption of semiconductor chips. The gap between circuit components such as wiring is gradually decreasing, which causes the problem of increased resistance between wiring and vias. In order to improve the reliability of semiconductor devices, research is being conducted to solve the problem of increasing resistance between wiring and vias.

본 발명이 해결하고자 하는 기술적 과제는 비아에 포함된 플러그 도전막이 배선과 직접 접촉하여, 비아와 배선 사이의 저항을 감소시킨 반도체 장치를 제공하는 것이다.The technical problem to be solved by the present invention is to provide a semiconductor device in which the plug conductive film included in the via is in direct contact with the wiring, thereby reducing the resistance between the via and the wiring.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the description below.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 서로 반대되는 제1 면과 제2 면을 포함하는 제1 막, 상기 제1 막의 상기 제2 면과 접촉하는 제3 면 및 상기 제3 면과 반대되는 제4 면을 포함하는 제2 막, 상기 제2 막의 상기 제4 면으로부터 상기 제1 막을 향해 연장되고, 제1 폭을 갖는 제1 서브 트렌치와, 상기 제1 서브 트렌치의 하부에 배치되고, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 서브 트렌치를 포함하는 트렌치, 상기 제1 막의 상기 제1 면으로부터 상기 트렌치의 바닥면을 관통하도록 연장되어 최상면이 상기 트렌치 내 배치되는 플러그 도전막과, 상기 플러그 도전막과 상기 제1 막 사이에 배치되는 절연 라이너를 포함하는 비아, 및 상기 트렌치 내 배선을 포함하고, 상기 플러그 도전막의 최상면 및 상기 트렌치 내 배치된 상기 플러그 도전막의 측벽의 적어도 일부는 상기 배선과 접촉하고, 상기 절연 라이너의 상면은 상기 제2 서브 트렌치의 바닥면에 의해 노출된다.A semiconductor device according to some embodiments of the present invention for achieving the above technical problem includes a first film including a first surface and a second surface opposing each other, and a third surface contacting the second surface of the first film. and a second film including a fourth side opposite to the third side, a first sub-trench extending from the fourth side of the second film toward the first film and having a first width, and the first sub-trench A trench disposed at the bottom of the trench and including a second sub-trench having a second width smaller than the first width, extending from the first side of the first film to penetrate the bottom surface of the trench, and having an uppermost surface of the trench. A via including a plug conductive film disposed within the plug conductive film and an insulating liner disposed between the plug conductive film and the first film, and a wiring within the trench, wherein the plug is disposed on a top surface of the plug conductive film and within the trench. At least a portion of the sidewall of the conductive film is in contact with the wiring, and the top surface of the insulating liner is exposed by the bottom surface of the second sub-trench.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 서로 반대되는 제1 면과 제2 면을 포함하는 제1 막, 상기 제1 막의 상기 제2 면과 접촉하는 제3 면 및 상기 제3 면과 반대되는 제4 면을 포함하는 제2 막, 상기 제2 막의 상기 제4 면으로부터 상기 제1 막을 향해 연장되고, 제1 폭을 갖는 제1 부분과, 상기 제1 부분의 하부에 배치되고, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 부분을 포함하는 배선, 및 상기 제1 막의 상기 제1 면으로부터 상기 배선의 바닥면을 관통하도록 연장되어, 최상면 및 측벽의 일부가 상기 배선과 접촉하는 플러그 도전막과, 상기 플러그 도전막과 상기 제1 막 사이에 배치되는 절연 라이너를 포함하는 비아를 포함한다.A semiconductor device according to some embodiments of the present invention for achieving the above technical problem includes a first film including a first surface and a second surface opposing each other, and a third surface contacting the second surface of the first film. and a second membrane comprising a fourth side opposite the third side, a first portion extending from the fourth side of the second membrane toward the first membrane and having a first width, and an interconnection disposed in the lower portion, including a second portion having a second width less than the first width, and extending from the first side of the first film to penetrate a bottom surface of the interconnection, the uppermost surface and a portion of a side wall; includes a via including a plug conductive layer in contact with the wiring and an insulating liner disposed between the plug conductive layer and the first layer.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 서로 반대되는 제1 면 및 제2 면을 포함하는 기판, 기판의 제1 면 상에, 활성 패턴, 활성 패턴과 접촉하는 소오스/드레인 영역, 기판의 제1 면 상에, 제1 방향으로 연장되고, 소오스 드레인 영역과 전기적으로 연결되는 전면 배선 구조체, 소오스/드레인 영역의 측면 상에, 소오스 드레인 영역과 전기적으로 연결되는 관통 컨택 비아, 기판 내, 관통 컨택 비아와 전기적으로 연결되는 매립 배선, 기판의 제2 면 상에, 매립 배선과 전기적으로 연결되는 후면 배선 구조체를 포함하고, 매립 배선은, 기판의 제2 면으로부터 제1 면을 향해 연장되고, 제1 폭을 갖는 제1 부분과, 제1 부분의 하부에 배치되고, 제1 폭보다 작은 제2 폭을 갖는 제2 부분을 포함하고, 관통 컨택 비아는, 제2 부분의 상면을 관통하여 최하면 및 측벽의 일부가 매립 배선과 접촉하는 플러그 도전막과, 플러그 도전막의 측벽을 따라 연장되는 절연 라이너를 포함한다.A semiconductor device according to some embodiments of the present invention for achieving the above technical problem includes a substrate including opposing first and second surfaces, an active pattern on the first side of the substrate, and a device in contact with the active pattern. A source/drain region, on a first side of the substrate, a front interconnect structure extending in a first direction and electrically connected to the source and drain region, and on a side of the source/drain region, a penetration electrically connected to the source and drain region. a contact via, within the substrate, a buried interconnection electrically connected to the through contact via, on a second side of the substrate, a back interconnection structure electrically connected to the buried interconnection, the buried interconnection being formed from a second side of the substrate. It includes a first portion extending toward one side and having a first width, and a second portion disposed below the first portion and having a second width less than the first width, wherein the through contact via includes a second portion It includes a plug conductive film that penetrates the upper surface of the portion and whose lowermost surface and a portion of the side wall are in contact with the buried wiring, and an insulating liner extending along the side wall of the plug conductive film.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and drawings.

도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2 및 도 3은 도 1의 A 부분의 확대도들이다.
도 4는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6 내지 도 10은 도 5의 B 부분의 확대도들이다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12 내지 도 15는 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 16 내지 18은 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 20 및 도 23은 도 19의 A-A를 따라 절단한 개략적인 단면도들이다.
도 21은 도 19의 B-B를 따라 절단한 개략적인 단면도이다.
도 22는 도 19의 C-C를 따라 절단한 개략적인 단면도들이다.
도 24 및 도 25는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 26 및 도 27은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 28은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 29 및 도 30은 도 28의 D-D를 따라 절단한 개략적인 단면도들이다.1 is a diagram for explaining a semiconductor device according to some embodiments.
Figures 2 and 3 are enlarged views of portion A of Figure 1.
FIG. 4 is a diagram for explaining a semiconductor device according to some embodiments.
FIG. 5 is a diagram for explaining a semiconductor device according to some embodiments.
Figures 6 to 10 are enlarged views of portion B of Figure 5.
FIG. 11 is a diagram for explaining a semiconductor device according to some embodiments.
12 to 15 are intermediate stage diagrams for explaining a method of manufacturing a semiconductor device according to some embodiments.
16 to 18 are intermediate stage diagrams for explaining a method of manufacturing a semiconductor device according to some embodiments.
19 is a layout diagram for explaining a semiconductor device according to some embodiments.
Figures 20 and 23 are schematic cross-sectional views taken along AA of Figure 19.
FIG. 21 is a schematic cross-sectional view taken along BB of FIG. 19.
Figure 22 is a schematic cross-sectional view taken along CC of Figure 19.
FIGS. 24 and 25 are diagrams for explaining semiconductor devices according to some embodiments.
FIGS. 26 and 27 are diagrams for explaining semiconductor devices according to some embodiments.
Figure 28 is a layout diagram for explaining a semiconductor device according to some embodiments.
Figures 29 and 30 are schematic cross-sectional views taken along DD of Figure 28.

도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2 및 도 3은 도 1의 A 부분의 확대도들이다.1 is a diagram for explaining a semiconductor device according to some embodiments. Figures 2 and 3 are enlarged views of portion A of Figure 1.

도 1 내지 도 3을 참조하면, 몇몇 실시예들에 따른 반도체 장치는 제1 막(10), 제2 막(20), 비아(30) 및 배선(40)을 포함할 수 있다.Referring to FIGS. 1 to 3 , a semiconductor device according to some embodiments may include a first layer 10, a second layer 20, a via 30, and a wire 40.

제1 막(10)은 서로 반대되는 제1 면(10a)과 제2 면(10b)을 포함할 수 있다. 몇몇 실시예들에서, 제1 막(10)은 반도체 기판일 수 있다. 예를 들어, 제1 막(10)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 제1 막(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예들에서, 제1 막(10)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 막(10)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.The first film 10 may include a first surface 10a and a second surface 10b that are opposite to each other. In some embodiments, first film 10 may be a semiconductor substrate. For example, first film 10 may be bulk silicon or silicon-on-insulator (SOI). The first film 10 may be a silicon substrate, or other materials such as silicon germanium, silicon germanium on insulator (SGOI), indium antimonide, lead telluride, indium arsenide, indium phosphide, gallium arsenide or antimony. It may include gallium oxide, but is not limited thereto. In some embodiments, first film 10 may include an insulating material. For example, the first film 10 may include at least one of silicon oxide, silicon nitride, silicon oxynitride, and a low dielectric constant material.

제2 막(20)은 제1 막(10)의 제2 면(10b) 상에 배치될 수 있다. 제2 막(20)은 서로 반대되는 제3 면(20a)과 제4 면(20b)을 포함할 수 있다. 제2 막(20)의 제4 면(20b)은 제1 막(10)의 제2 면(10b)과 접촉할 수 있다. 제2 막(20)은 절연 물질을 포함할 수 있다. 예를 들어, 제2 막(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.The second film 20 may be disposed on the second side 10b of the first film 10. The second film 20 may include a third surface 20a and a fourth surface 20b that are opposite to each other. The fourth surface 20b of the second film 20 may contact the second surface 10b of the first film 10. The second film 20 may include an insulating material. For example, the second film 20 may include at least one of silicon oxide, silicon nitride, silicon oxynitride, and a low dielectric constant material.

이하의 설명에서, 상면, 최상면, 상측, 하면, 최하면 및 하부는 제1 막(10)에서 제2 막(20)을 향하는 방향 또는 비아(30)에서 배선(40)을 향하는 방향, 예를 들어 제3 방향(DR3)을 기준으로 한다. 제1 방향(DR1) 및 제2 방향(DR2)은 제1 막(10)의 제1 면(10a)에 평행한 방향으로 서로 교차할 수 있다. 제3 방향(DR3)은 제1 및 제2 방향(DR1, DR2)과 교차할 수 있다.In the following description, the upper surface, uppermost surface, upper side, lower surface, lowermost surface, and bottom refer to a direction from the first film 10 to the second film 20 or from the via 30 to the wiring 40, for example. For example, it is based on the third direction (DR3). The first direction DR1 and the second direction DR2 may intersect each other in a direction parallel to the first surface 10a of the first layer 10 . The third direction DR3 may intersect the first and second directions DR1 and DR2.

트렌치(t1)는 제2 막(20) 및 제1 막(10) 내 배치될 수 있다. 트렌치(t1)는 제2 막(20)의 제4 면(20b)으로부터 제1 막(10)을 향해 연장될 수 있다. 트렌치(t1)는 제2 막(20)을 관통할 수 있고, 트렌치(t1)의 바닥면은 제2 막(20) 내 배치될 수 있다. 트렌치(t1)의 바닥면은 제2 막(20)의 제3 면(20a)보다 하측에 배치될 수 있다. 트렌치(t1)의 바닥면은 단차를 가질 수 있다. The trench t1 may be disposed in the second layer 20 and the first layer 10 . The trench t1 may extend from the fourth side 20b of the second layer 20 toward the first layer 10 . The trench t1 may penetrate the second film 20 , and the bottom surface of the trench t1 may be disposed within the second film 20 . The bottom surface of the trench t1 may be disposed lower than the third surface 20a of the second film 20. The bottom surface of the trench t1 may have a step.

트렌치(t1)의 제1 방향(DR1)으로의 폭은 제1 막(10)을 향함에 따라 감소할 수 있다.The width of the trench t1 in the first direction DR1 may decrease as it moves toward the first layer 10 .

몇몇 실시예들에서, 트렌치(t1)는 제1 서브 트렌치(t11), 제2 서브 트렌치(t12) 및 제3 서브 트렌치(t13)를 포함할 수 있다. In some embodiments, the trench t1 may include a first sub-trench t11, a second sub-trench t12, and a third sub-trench t13.

제1 서브 트렌치(t11)는 제1 폭(W1)을 가질 수 있다. 제2 서브 트렌치(t12)는 제1 서브 트렌치(t11)의 하부에 배치될 수 있다. 제2 서브 트렌치(t12)는 제1 서브 트렌치(t11)의 바닥면(t11bs)에 형성될 수 있다. 제2 서브 트렌치(t12)는 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 제3 서브 트렌치(t13)는 제2 서브 트렌치(t12)의 하부에 배치될 수 있다. 제3 서브 트렌치(t13)는 제2 서브 트렌치(t12)의 바닥면(t12bs)에 형성될 수 있다. 제3 서브 트렌치(t13)는 제2 폭(W2)보다 작은 제3 폭(W3)을 가질 수 있다. 제1 서브 트렌치(t11)의 바닥면(t11bs)은 제2 막(20)의 제3 면(20a)보다 하측에 배치될 수 있고, 제2 서브 트렌치(t12)의 바닥면(t12bs)은 제1 서브 트렌치(t11)의 바닥면(t11bs)의 하측에 배치될 수 있고, 제3 서브 트렌치(t13)의 바닥면(t13bs)은 제2 서브 트렌치(t12)의 바닥면(t12bs)보다 하측에 배치될 수 있다. 제1 내지 제3 폭(W1, W2, W3)은 각각 제1 내지 제3 서브 트렌치(t11, t12, t13)의 바닥면(t11bs, t12bs, t13bs) 각각의 제1 방향(DR1)으로의 폭을 의미할 수 있다. The first sub-trench t11 may have a first width W1. The second sub-trench t12 may be disposed below the first sub-trench t11. The second sub-trench t12 may be formed on the bottom surface t11bs of the first sub-trench t11. The second sub-trench t12 may have a second width W2 that is smaller than the first width W1. The third sub-trench t13 may be disposed below the second sub-trench t12. The third sub-trench t13 may be formed on the bottom surface t12bs of the second sub-trench t12. The third sub-trench t13 may have a third width W3 that is smaller than the second width W2. The bottom surface (t11bs) of the first sub-trench (t11) may be disposed lower than the third surface (20a) of the second film 20, and the bottom surface (t12bs) of the second sub-trench (t12) may be disposed below the third surface (20a) of the second film 20. It may be disposed below the bottom surface (t11bs) of the first sub-trench (t11), and the bottom surface (t13bs) of the third sub-trench (t13) is lower than the bottom surface (t12bs) of the second sub-trench (t12). can be placed. The first to third widths W1, W2, and W3 are the widths of the bottom surfaces t11bs, t12bs, and t13bs of the first to third sub-trenches t11, t12, and t13, respectively, in the first direction DR1. It can mean.

비아(30)는 제1 막(10) 내 배치될 수 있다. 비아(30)는 제1 막(10)의 제1 면(10a)으로부터 제2 막(20)을 향해 연장될 수 있다. 비아(30)의 상면은 단차를 가질 수 있다. Vias 30 may be disposed within the first layer 10 . The via 30 may extend from the first surface 10a of the first layer 10 toward the second layer 20 . The upper surface of the via 30 may have a step.

몇몇 실시예들에서, 비아(30)는 절연 라이너(32), 제1 배리어 도전막(34) 및 제1 플러그 도전막(36)을 포함할 수 있다. In some embodiments, via 30 may include an insulating liner 32, a first barrier conductive layer 34, and a first plug conductive layer 36.

제1 플러그 도전막(36)은 제1 막(10)의 제1 면(10a)으로부터 트렌치(t1)의 바닥면을 관통하도록 연장될 수 있다. 제1 플러그 도전막(36)은 제3 서브 트렌치(t13)의 바닥면(t13bs)을 관통할 수 있다. 제1 플러그 도전막(36)의 상면(36us)은 제3 서브 트렌치(t13)의 바닥면(t13bs) 및 제2 서브 트렌치(t12)의 바닥면(t12bs)보다 상측에 배치될 수 있다. 제1 플러그 도전막(36)의 상면(36us) 및 제1 플러그 도전막(36)의 측벽(36sw)의 일부는 트렌치(t1) 내에 배치될 수 있다. 제1 플러그 도전막(36)의 상면(36us) 및 제1 플러그 도전막(36)의 측벽(36sw)의 일부는 트렌치(t1)에 의해 노출될 수 있다. 제1 플러그 도전막(36)의 상면(36us)은 제1 플러그 도전막(36)의 최상면일 수 있다.The first plug conductive film 36 may extend from the first surface 10a of the first film 10 to penetrate the bottom surface of the trench t1. The first plug conductive layer 36 may penetrate the bottom surface t13bs of the third sub-trench t13. The top surface 36us of the first plug conductive layer 36 may be disposed above the bottom surface t13bs of the third sub-trench t13 and the bottom surface t12bs of the second sub-trench t12. The top surface 36us of the first plug conductive film 36 and a portion of the sidewall 36sw of the first plug conductive film 36 may be disposed in the trench t1. A portion of the top surface 36us of the first plug conductive layer 36 and the sidewall 36sw of the first plug conductive layer 36 may be exposed by the trench t1. The top surface 36us of the first plug conductive film 36 may be the top surface of the first plug conductive film 36.

제1 플러그 도전막(36)의 제1 방향(DR1)으로의 폭은 제2 막(20)을 향함에 따라 감소할 수 있다.The width of the first plug conductive layer 36 in the first direction DR1 may decrease toward the second layer 20 .

몇몇 실시예들에서, 제1 플러그 도전막(36)은 내부에 심(seam, 36s)을 포함할 수 있다. 심(36s)은 제3 방향(DR3)으로 연장될 수 있다.In some embodiments, the first plug conductive layer 36 may include a seam 36s therein. The shim 36s may extend in the third direction DR3.

제1 플러그 도전막(36)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.The first plug conductive film 36 is, for example, aluminum (Al), tungsten (W), cobalt (Co), ruthenium (Ru), silver (Ag), gold (Au), manganese (Mn), and molybdenum ( Mo) may include at least one of

제1 배리어 도전막(34)은 제1 플러그 도전막(36)과 절연 라이너(32) 사이에 배치될 수 있다. 제1 배리어 도전막(34)은 제1 막(10)의 제1 면(10a)으로부터 제1 플러그 도전막(36)의 측벽(36sw)의 적어도 일부를 따라 연장될 수 있다. 제1 배리어 도전막(34)의 상면(34us)은 제1 플러그 도전막(36)의 상면(36us) 및 절연 라이너(32)의 상면(32us)보다 하측에 배치될 수 있다. 제1 배리어 도전막(34)의 상면(34us)은 제3 서브 트렌치(t13)의 바닥면(t13bs)에 의해 노출될 수 있다. The first barrier conductive layer 34 may be disposed between the first plug conductive layer 36 and the insulating liner 32. The first barrier conductive layer 34 may extend from the first surface 10a of the first layer 10 along at least a portion of the side wall 36sw of the first plug conductive layer 36. The top surface (34us) of the first barrier conductive film 34 may be disposed lower than the top surface (36us) of the first plug conductive film 36 and the top surface (32us) of the insulating liner 32. The top surface 34us of the first barrier conductive film 34 may be exposed by the bottom surface t13bs of the third sub-trench t13.

제1 배리어 도전막(34)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.The first barrier conductive film 34 may be formed of, for example, tantalum (Ta), tantalum nitride (TaN), titanium (Ti), titanium nitride (TiN), titanium silicon nitride (TiSiN), ruthenium (Ru), or cobalt (Co). ), nickel (Ni), nickel boron (NiB), tungsten (W), tungsten nitride (WN), tungsten carbonitride (WCN), zirconium (Zr), zirconium nitride (ZrN), vanadium (V), vanadium nitride ( It may include at least one of VN), niobium (Nb), niobium nitride (NbN), platinum (Pt), iridium (Ir), rhodium (Rh), and two-dimensional (2D) material.

절연 라이너(32)는 제1 플러그 도전막(36)과 제1 막(10) 사이에 배치될 수 있다. 절연 라이너(32)는 제1 플러그 도전막(36)의 측벽(36sw)의 적어도 일부 상에 배치될 수 있다. 절연 라이너(32)는 제1 막(10)의 제1 면(10a)으로부터 연장되고, 절연 라이너(32)의 상면(32us)은 제1 플러그 도전막(36)의 상면(36us)보다 하측에 배치될 수 있다. 절연 라이너(32)의 상면(32us)은 제2 서브 트렌치(t12)의 바닥면(t12bs)에 의해 노출될 수 있다. The insulating liner 32 may be disposed between the first plug conductive layer 36 and the first layer 10 . The insulating liner 32 may be disposed on at least a portion of the sidewall 36sw of the first plug conductive layer 36. The insulating liner 32 extends from the first surface 10a of the first film 10, and the upper surface 32us of the insulating liner 32 is lower than the upper surface 36us of the first plug conductive film 36. can be placed. The top surface 32us of the insulating liner 32 may be exposed by the bottom surface t12bs of the second sub-trench t12.

절연 라이너(32)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.The insulating liner 32 may include, but is not limited to, at least one of, for example, silicon oxide, silicon nitride, silicon oxynitride, silicon oxycarbonitride, or a combination thereof.

배선(40)은 제2 막(20)의 제4 면(20b)으로부터 제1 막(10)을 향해 연장되어 바닥면이 제1 막(10) 내에 배치될 수 있다. 배선(40)은 트렌치(t1) 내 배치될 수 있다. 배선(40)은 트렌치(t1)의 적어도 일부를 채울 수 있다. 배선(40)의 제1 방향(DR1)으로의 폭은 제1 막(10)을 향함에 따라 감소할 수 있다. The wiring 40 may extend from the fourth surface 20b of the second film 20 toward the first film 10 so that its bottom surface may be disposed within the first film 10 . The wiring 40 may be disposed in the trench t1. The wiring 40 may fill at least a portion of the trench t1. The width of the wiring 40 in the first direction DR1 may decrease as it moves toward the first layer 10 .

몇몇 실시예들에서, 배선(40)은 단일 도전막 구조를 가질 수 있다. 배선(40)은 제2 플러그 도전막(46)을 포함할 수 있다. 제2 플러그 도전막(46)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 구리(Cu), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.In some embodiments, the wiring 40 may have a single conductive film structure. The wiring 40 may include a second plug conductive layer 46 . The second plug conductive film 46 is, for example, aluminum (Al), tungsten (W), cobalt (Co), copper (Cu), ruthenium (Ru), silver (Ag), gold (Au), manganese ( It may include at least one of Mn) and molybdenum (Mo).

몇몇 실시예들에서, 배선(40)은 절연 라이너를 포함하지 않을 수 있다. 몇몇 실시예들에서, 배선(40)은 절연 라이너를 더 포함할 수도 있다. 상기 절연 라이너는 제2 플러그 도전막(46)의 측벽을 따라 연장될 수 있다. 상기 절연 라이너는 제2 플러그 도전막(46)과 제1 및 제2 막(10, 20)을 전기적으로 분리하기 위한 절연 물질을 포함할 수 있다.In some embodiments, wire 40 may not include an insulating liner. In some embodiments, the wiring 40 may further include an insulating liner. The insulating liner may extend along the sidewall of the second plug conductive layer 46. The insulating liner may include an insulating material to electrically separate the second plug conductive layer 46 and the first and second layers 10 and 20.

도 2를 참조하면, 몇몇 실시예들에서, 배선(40)은 트렌치(t1)를 채울 수 있다. 이에 따라 배선(40)은 제1 부분(41)과, 제1 부분(41)의 하부에 제1 부분(41)보다 작은 폭을 갖는 제2 부분(42)과, 제2 부분(42)의 하부에 제2 부분(42)보다 작은 폭을 갖는 제3 부분(43)을 포함할 수 있다. 예를 들어, 제1 부분(41)은 제3 폭(W3)을 가질 수 있고, 제2 부분(42)은 제2 폭(W2)을 가질 수 있고, 제3 부분(43)은 제1 폭(W1)을 가질 수 있다. 배선(40)의 하면은 단차를 가질 수 있다. Referring to FIG. 2 , in some embodiments, the interconnection 40 may fill the trench t1. Accordingly, the wiring 40 includes a first part 41, a second part 42 at the lower part of the first part 41 and a width smaller than that of the first part 41, and a second part 42 of the second part 42. It may include a third part 43 having a width smaller than the second part 42 at the lower part. For example, the first portion 41 may have a third width W3, the second portion 42 may have a second width W2, and the third portion 43 may have a first width W2. You can have (W1). The lower surface of the wiring 40 may have a step.

배선(40)은 제1 플러그 도전막(36)의 상면(36us) 및 제1 플러그 도전막(36)의 측벽(36sw)의 적어도 일부와 접촉할 수 있다. 배선(40)은 트렌치(t1)에 의해 노출된 제1 플러그 도전막(36)의 상면(36us) 및 측벽(36sw)과 접촉할 수 있다. 즉, 제1 플러그 도전막(36)은 배선(40)의 제3 부분(43)의 바닥면을 관통할 수 있고, 제1 플러그 도전막(36)의 상부는 배선(40) 내 배치되어 배선(40)과 접촉할 수 있다. 이에 따라 비아(30)는 배선(40)과 전기적으로 연결될 수 있다. The wiring 40 may contact the top surface 36us of the first plug conductive film 36 and at least a portion of the sidewall 36sw of the first plug conductive film 36. The wiring 40 may contact the top surface 36us and the sidewall 36sw of the first plug conductive layer 36 exposed by the trench t1. That is, the first plug conductive film 36 may penetrate the bottom surface of the third portion 43 of the wiring 40, and the upper portion of the first plug conductive film 36 is disposed within the wiring 40. You can contact (40). Accordingly, the via 30 may be electrically connected to the wiring 40.

배선(40)은 트렌치(t1)를 채워 절연 라이너(32)의 상면(32us) 및 제1 배리어 도전막(34)의 상면(34us)과 접촉할 수 있다. The wiring 40 may fill the trench t1 and contact the top surface 32us of the insulating liner 32 and the top surface 34us of the first barrier conductive layer 34.

도 3을 참조하면, 몇몇 실시예들에서, 배선(40)은 트렌치(t1)의 일부를 채울 수 있다. 배선(40)과 제1 배리어 도전막(34) 사이에 보이드(20v, void)가 형성될 수 있다. 보이드(20v)는 배선(40)을 형성하는 과정에서 배선(40)이 트렌치(t1)를 완전히 채우지 못하는 경우 형성될 수 있다. 보이드(20v)의 형상 및 배치는 도 4에 도시된 것에 제한되지 않으며, 다양할 수 있다.Referring to FIG. 3 , in some embodiments, the wire 40 may fill a portion of the trench t1. A void (20v, void) may be formed between the wiring 40 and the first barrier conductive layer 34. The void 20v may be formed when the wiring 40 does not completely fill the trench t1 during the process of forming the wiring 40. The shape and arrangement of the void 20v are not limited to those shown in FIG. 4 and may vary.

예를 들어, 배선(40)은 제1 부분(41)과, 제1 부분(41)의 하부에 제1 부분(41)보다 작은 폭을 갖는 제2 부분(42)을 포함할 수 있다. 보이드(20v)는 배선(40)의 제2 부분(42)과 제1 배리어 도전막(34) 사이에 형성될 수 있다.For example, the wiring 40 may include a first part 41 and a second part 42 located below the first part 41 and having a width smaller than that of the first part 41 . The void 20v may be formed between the second portion 42 of the wiring 40 and the first barrier conductive layer 34.

몇몇 실시예들에 따른 반도체 장치에서, 배선(40)은 비아(30)의 제1 플러그 도전막(36)과 직접 접촉하므로, 배선(40)과 제1 플러그 도전막(36) 사이에 제1 배리어 도전막(34)이 배치되어 배선(40)이 제1 배리어 도전막(34)과 접촉하는 경우에 비해, 계면 저항이 감소할 수 있다. 또한, 배선(40)이 제1 플러그 도전막(36)의 상면(36us) 및 측벽(36sw)의 일부와 접촉하므로, 배선(40)과 제1 플러그 도전막(36)의 접촉 면적이 증가하여 계면 저항이 감소할 수 있다. In the semiconductor device according to some embodiments, the wiring 40 directly contacts the first plug conductive film 36 of the via 30, so that a first plug conductive film 36 is formed between the wiring 40 and the first plug conductive film 36. Compared to the case where the barrier conductive film 34 is disposed and the wiring 40 is in contact with the first barrier conductive film 34, the interfacial resistance can be reduced. In addition, since the wiring 40 contacts a portion of the top surface 36us and the side wall 36sw of the first plug conductive film 36, the contact area between the wiring 40 and the first plug conductive film 36 increases. Interfacial resistance may be reduced.

도 4는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 3을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.FIG. 4 is a diagram for explaining a semiconductor device according to some embodiments. For convenience of explanation, the description will focus on differences from those described using FIGS. 1 to 3.

도 4를 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 배선(40)은 다중 도전막 구조를 가질 수 있다. 배선(40)은 제2 배리어 도전막(44)과 제2 플러그 도전막(46)을 포함할 수 있다. Referring to FIG. 4 , in a semiconductor device according to some embodiments, the wiring 40 may have a multiple conductive film structure. The wiring 40 may include a second barrier conductive layer 44 and a second plug conductive layer 46.

제2 배리어 도전막(44)은 트렌치(t1)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 배리어 도전막(44)은 제1 내지 제3 서브 트렌치(t11, t12, t13) 각각의 바닥면(t11bs, t12bs, t13bs)을 따라 연장될 수 있다. 제2 배리어 도전막(44)은 절연 라이너(32)의 상면(32us) 및 제1 배리어 도전막(34)의 상면(34us)과 접촉할 수 있다. 예를 들어 제2 배리어 도전막(44)은 제2 서브 트렌치(t12) 및 제3 서브 트렌치(t13)를 채울 수 있고, 제1 플러그 도전막(36)의 상면(36us)과 접촉할 수 있다. 또는 이와 달리, 제1 플러그 도전막(36)의 상면(36us)은 제2 플러그 도전막(46) 내 배치될 수 있고, 제1 플러그 도전막(36)의 상면(36us)은 제2 플러그 도전막(46)과 접촉할 수 있다.The second barrier conductive film 44 may extend along the sidewalls and bottom surface of the trench t1. The second barrier conductive film 44 may extend along the bottom surfaces (t11bs, t12bs, and t13bs) of each of the first to third sub-trenches (t11, t12, and t13). The second barrier conductive film 44 may contact the top surface (32us) of the insulating liner 32 and the top surface (34us) of the first barrier conductive film 34. For example, the second barrier conductive layer 44 may fill the second sub-trench t12 and the third sub-trench t13, and may contact the top surface 36us of the first plug conductive layer 36. . Alternatively, the top surface (36us) of the first plug conductive film 36 may be disposed in the second plug conductive film 46, and the top surface (36us) of the first plug conductive film 36 may be disposed in the second plug conductive film 46. It may be in contact with the membrane 46.

제2 배리어 도전막(44)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.The second barrier conductive film 44 may be formed of, for example, tantalum (Ta), tantalum nitride (TaN), titanium (Ti), titanium nitride (TiN), titanium silicon nitride (TiSiN), ruthenium (Ru), or cobalt (Co). ), nickel (Ni), nickel boron (NiB), tungsten (W), tungsten nitride (WN), tungsten carbonitride (WCN), zirconium (Zr), zirconium nitride (ZrN), vanadium (V), vanadium nitride ( It may include at least one of VN), niobium (Nb), niobium nitride (NbN), platinum (Pt), iridium (Ir), rhodium (Rh), and two-dimensional (2D) material.

제2 플러그 도전막(46)은 제2 배리어 도전막(44) 상에 배치될 수 있다. 제2 플러그 도전막(46)은 제2 배리어 도전막(44) 상에서 트렌치(t1)를 채울 수 있다. The second plug conductive layer 46 may be disposed on the second barrier conductive layer 44 . The second plug conductive layer 46 may fill the trench t1 on the second barrier conductive layer 44 .

도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 6 내지 도 10은 도 5의 B 부분의 확대도들이다.FIG. 5 is a diagram for explaining a semiconductor device according to some embodiments. Figures 6 to 10 are enlarged views of portion B of Figure 5.

도 5 내지 도 10을 참조하면, 몇몇 실시예들에서, 비아(30)는 절연 라이너(32) 및 제1 플러그 도전막(36)을 포함할 수 있다. 5 to 10 , in some embodiments, via 30 may include an insulating liner 32 and a first plug conductive layer 36.

제1 플러그 도전막(36)은 제1 부분(361)과 제1 부분(361)의 하부에 배치된 제2 부분(362)을 포함할 수 있다. 제1 부분(361)의 상면(361us)은 제1 플러그 도전막(36)의 최상면(36us)일 수 있다. 제1 부분(361)은 제4 폭(W4)을 가질 수 있다. 제4 폭(W4)은 제2 폭(W2)보다 작을 수 있다. 제2 부분(362)은 제4 폭(W4)보다 작은 제5 폭(W5)을 가질 수 있다. 제4 폭(W4)은 제1 부분(361)의 하면의 제1 방향(DR1)으로의 폭일 수 있고, 제5 폭(W5)은 제2 부분(362)의 상면의 제1 방향(DR1)으로의 폭일 수 있다. 제4 및 제5 폭(W4, W5)은 각각 제1 부분(361)과 제2 부분(362)의 경계에서 제1 및 제2 부분(361, 362)의 제1 방향(DR1)으로의 폭일 수 있다. 즉 제1 부분(361)과 제2 부분(362)은 경계에서 단차를 가질 수 있다.The first plug conductive layer 36 may include a first part 361 and a second part 362 disposed below the first part 361. The top surface (361us) of the first portion 361 may be the top surface (36us) of the first plug conductive layer 36. The first portion 361 may have a fourth width W4. The fourth width W4 may be smaller than the second width W2. The second portion 362 may have a fifth width W5 that is smaller than the fourth width W4. The fourth width W4 may be the width of the lower surface of the first part 361 in the first direction DR1, and the fifth width W5 may be the width of the upper surface of the second part 362 in the first direction DR1. It can be a width of . The fourth and fifth widths W4 and W5 are the widths from the boundaries of the first and second parts 361 and 362, respectively, in the first direction DR1 of the first and second parts 361 and 362. You can. That is, the first part 361 and the second part 362 may have a step at the boundary.

몇몇 실시예들에서, 제1 부분(361)의 그레인(grain)의 크기는 제2 부분(362)의 그레인의 크기와 다를 수 있다. 제1 부분(361)의 그레인의 크기는 제2 부분(362)의 그레인의 크기보다 작을 수 있다. 이는 제1 플러그 도전막(36)의 제조 공정에서 기인할 수 있다.In some embodiments, the grain size of the first portion 361 may be different from the grain size of the second portion 362. The grain size of the first part 361 may be smaller than that of the second part 362. This may be due to the manufacturing process of the first plug conductive film 36.

몇몇 실시예들에서, 제1 부분(361)은 제2 부분(362)과 동일한 물질을 포함할 수 있다. 몇몇 실시예들에서, 제1 부분(361)은 제2 부분(362)과 다른 물질을 포함할 수 있다. In some embodiments, first portion 361 may include the same material as second portion 362. In some embodiments, first portion 361 may include a different material than second portion 362.

절연 라이너(32)는 제1 플러그 도전막(36)의 측벽(361sw, 362sw)의 적어도 일부를 따라 연장될 수 있다. 절연 라이너(32)는 제1 플러그 도전막(36)과 접촉할 수 있다. 절연 라이너(32)는 제2 부분(362)의 측벽(362sw)의 적어도 일부를 따라 연장될 수 있다. The insulating liner 32 may extend along at least a portion of the sidewalls 361sw and 362sw of the first plug conductive layer 36. The insulating liner 32 may contact the first plug conductive layer 36 . The insulating liner 32 may extend along at least a portion of the side wall 362sw of the second portion 362.

몇몇 실시예들에 따른 반도체 장치에서, 트렌치(t1)는 제1 서브 트렌치(t11) 및 제2 서브 트렌치(t12)를 포함할 수 있다. 제1 부분(361)은 제2 서브 트렌치(t12)의 바닥면(t12bs)을 관통할 수 있다. 제1 부분(361)의 상면(361us)과 제1 부분(361)의 측벽(361sw)은 트렌치(t1)에 의해 노출될 수 있다. 절연 라이너(32)의 상면(32us)은 제2 서브 트렌치(t12)에 의해 노출될 수 있다. In a semiconductor device according to some embodiments, the trench t1 may include a first sub-trench t11 and a second sub-trench t12. The first portion 361 may penetrate the bottom surface t12bs of the second sub-trench t12. The upper surface 361us of the first part 361 and the side wall 361sw of the first part 361 may be exposed by the trench t1. The upper surface 32us of the insulating liner 32 may be exposed by the second sub-trench t12.

도 6을 참조하면, 몇몇 실시예들에서, 배선(40)은 트렌치(t1)를 채워 제1 부분(41)과, 제1 부분(41)의 하부에 제1 부분(41)보다 작은 폭을 갖는 제2 부분(42)을 포함할 수 있다. 제1 플러그 도전막(36)은 제2 부분(42)을 관통할 수 있다.Referring to FIG. 6 , in some embodiments, the wiring 40 fills the trench t1 to form a first portion 41 and a width smaller than the first portion 41 at the bottom of the first portion 41. It may include a second part 42 having. The first plug conductive layer 36 may penetrate the second portion 42 .

배선(40)은 제1 플러그 도전막(36)의 제1 부분(361)의 상면(361us) 및 제1 플러그 도전막(36)의 제1 부분(361)의 측벽(361sw)과 접촉할 수 있다. 배선(40)은 제1 플러그 도전막(36)의 제2 부분(362)의 상면(362us)과 접촉할 수 있다. 배선(40)은 절연 라이너(32)의 상면(32us)과 접촉할 수 있다. The wiring 40 may contact the upper surface 361us of the first portion 361 of the first plug conductive layer 36 and the side wall 361sw of the first portion 361 of the first plug conductive layer 36. there is. The wiring 40 may contact the upper surface 362us of the second portion 362 of the first plug conductive layer 36. The wiring 40 may contact the upper surface (32us) of the insulating liner 32.

도 7을 참조하면, 몇몇 실시예들에서, 배선(40)은 제1 부분(361)의 상면(361us) 및 제1 부분(361)의 측벽(361sw)의 일부와 접촉할 수 있다. 배선(40)과 절연 라이너(32) 사이에 보이드(40v)가 형성될 수 있다. 보이드(40v)의 형상 및 배치는 도 7에 도시된 것에 제한되지 않으며, 다양할 수 있다.Referring to FIG. 7 , in some embodiments, the wiring 40 may contact the top surface 361us of the first portion 361 and a portion of the side wall 361sw of the first portion 361. A void 40v may be formed between the wiring 40 and the insulating liner 32. The shape and arrangement of the void 40v are not limited to those shown in FIG. 7 and may vary.

도 8및 도 9 참조하면, 도 6과 달리, 몇몇 실시예들에서, 제2 서브 트렌치(t12)의 바닥면(t12bs)은 제1 부분(361)과 제2 부분(362)의 경계면보다 하측에 배치될 수 있다. 즉 제2 부분(362)의 측벽(362sw)의 일부가 트렌치(t1)에 의해 더 노출될 수 있다. Referring to FIGS. 8 and 9 , unlike FIG. 6 , in some embodiments, the bottom surface (t12bs) of the second sub-trench (t12) is lower than the boundary surface between the first portion (361) and the second portion (362). can be placed in That is, a portion of the side wall 362sw of the second portion 362 may be further exposed by the trench t1.

배선(40)은 제1 부분(361)의 상면(361us), 제1 부분(361)의 측벽(361sw), 제2 부분(362)의 상면(362us), 및 제2 부분(362)의 측벽(362sw)의 일부와 접촉할 수 있다. 배선(40)은 절연 라이너(32)의 상면(32us)과 접촉할 수 있다.The wiring 40 includes the top surface 361us of the first part 361, the sidewall 361sw of the first part 361, the top surface 362us of the second part 362, and the sidewall of the second part 362. May contact part of (362sw). The wiring 40 may contact the upper surface (32us) of the insulating liner 32.

도 9를 참조하면, 몇몇 실시예들에서, 배선(40)과 절연 라이너(32) 사이에 보이드(40v)가 형성될 수 있다. 보이드(40v)의 형상 및 배치는 도 9에 도시된 것에 제한되지 않으며, 다양할 수 있다.Referring to FIG. 9 , in some embodiments, a void 40v may be formed between the wiring 40 and the insulating liner 32. The shape and arrangement of the void 40v are not limited to those shown in FIG. 9 and may vary.

도 6 내지 도 9를 참조하면, 몇몇 실시예들에서, 제1 플러그 도전막(36)은 내부에 심을 포함하지 않을 수 있다. 도 10을 참조하면, 몇몇 실시예들에서, 제1 부분(361)은 내부에 심(361s)을 포함하나, 제2 부분(362)은 내부에 심을 포함하지 않을 수 있다. Referring to FIGS. 6 to 9 , in some embodiments, the first plug conductive layer 36 may not include a shim therein. Referring to FIG. 10 , in some embodiments, the first portion 361 may include a shim 361s therein, but the second portion 362 may not include a shim therein.

도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 10을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.FIG. 11 is a diagram for explaining a semiconductor device according to some embodiments. For convenience of explanation, the description will focus on differences from those described using FIGS. 1 to 10.

도 11을 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 배선(40)은 다중 도전막 구조를 가질 수 있다. 배선(40)은 제2 배리어 도전막(44)과 제2 플러그 도전막(46)을 포함할 수 있다. 제2 배리어 도전막(44)은 제1 및 제2 서브 트렌치(t11, t12) 각각의 바닥면(t11bs, t12bs)을 따라 연장될 수 있다. 제2 배리어 도전막(44)은 절연 라이너(32)의 상면(32us) 및 제1 배리어 도전막(34)의 상면(34us)과 접촉할 수 있다. 예를 들어 제2 배리어 도전막(44)은 제2 서브 트렌치(t12)를 채울 수 있고, 제1 플러그 도전막(36)의 상면(36us)과 접촉할 수 있다. 또는 이와 달리, 제1 플러그 도전막(36)의 상면(36us)은 제2 플러그 도전막(46) 내 배치될 수 있고, 제1 플러그 도전막(36)의 상면(36us)은 제2 플러그 도전막(46)과 접촉할 수 있다.Referring to FIG. 11 , in a semiconductor device according to some embodiments, the wiring 40 may have a multiple conductive film structure. The wiring 40 may include a second barrier conductive layer 44 and a second plug conductive layer 46. The second barrier conductive film 44 may extend along the bottom surfaces t11bs and t12bs of the first and second sub-trenches t11 and t12, respectively. The second barrier conductive film 44 may contact the top surface (32us) of the insulating liner 32 and the top surface (34us) of the first barrier conductive film 34. For example, the second barrier conductive layer 44 may fill the second sub-trench t12 and may contact the top surface 36us of the first plug conductive layer 36. Alternatively, the top surface (36us) of the first plug conductive film 36 may be disposed in the second plug conductive film 46, and the top surface (36us) of the first plug conductive film 36 may be disposed in the second plug conductive film 46. It may be in contact with the membrane 46.

도 12 내지 도 15는 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.12 to 15 are intermediate stage diagrams for explaining a method of manufacturing a semiconductor device according to some embodiments.

도 12를 참조하면, 제3 면(20a)과 제4 면(20b)을 포함하는 제2 막(20)이 제공될 수 있다. 제2 막(20)의 제3 면(20a) 상에 제1 면(10a)과 제2 면(10b)을 포함하는 제1 막(10)이 제공될 수 있다. 제1 막(10)은 제2 막(20)의 제3 면(20a) 상에 배치될 수 있다.Referring to FIG. 12, a second film 20 including a third side 20a and a fourth side 20b may be provided. A first film 10 including a first surface 10a and a second surface 10b may be provided on the third surface 20a of the second film 20. The first film 10 may be disposed on the third side 20a of the second film 20.

제1 막(10) 내 트렌치(10t)가 형성될 수 있다. 트렌치(10t)는 제1 막(10)의 제1 면(10a)으로부터 제2 면(10b)을 향해 연장되어 제1 막(10)을 관통할 수 있다. 예를 들어 트렌치(10t)의 바닥면은 제2 막(20) 내 배치될 수 있다.A trench 10t may be formed in the first film 10. The trench 10t may extend from the first surface 10a of the first film 10 toward the second surface 10b and penetrate the first film 10 . For example, the bottom surface of the trench 10t may be disposed within the second film 20.

트렌치(10t)의 측벽 및 바닥면을 따라 연장되는 절연 라이너(32)가 형성될 수 있다. 절연 라이너(32) 상에, 절연 라이너(32)를 따라 연장되는 제1 배리어 도전막(34)이 형성될 수 있다. 절연 라이너(32) 및 제1 배리어 도전막(34)은 컨포멀하게 형성될 수 있다. 제1 배리어 도전막(34) 상에 제1 플러그 도전막(36)이 형성될 수 있다. 제1 플러그 도전막(36)은 절연 라이너(32) 및 제1 배리어 도전막(34)이 형성되고 남은 트렌치(10t)를 채울 수 있다. 제1 플러그 도전막(36)은 내부에 심(36s)을 포함할 수 있다. An insulating liner 32 extending along the sidewalls and bottom of the trench 10t may be formed. On the insulating liner 32, a first barrier conductive film 34 extending along the insulating liner 32 may be formed. The insulating liner 32 and the first barrier conductive layer 34 may be formed conformally. A first plug conductive layer 36 may be formed on the first barrier conductive layer 34 . The first plug conductive layer 36 may fill the trench 10t remaining after the insulating liner 32 and the first barrier conductive layer 34 are formed. The first plug conductive layer 36 may include a shim 36s therein.

도 13을 참조하면, 제2 막(20) 내 제1 서브 트렌치(t11)가 형성될 수 있다. 제1 서브 트렌치(t11)는 제2 막(20)의 제4 면(20b)으로부터 제3 면(20a)을 향해 연장될 수 있다. 제1 서브 트렌치(t11)는 비아(30)의 적어도 일부를 노출시킬 수 있다. 즉, 비아(30)는 제1 서브 트렌치(t11)의 바닥면을 관통한 형상일 수 있다. 비아(30)의 절연 라이너(32)가 제1 서브 트렌치(t11)에 의해 노출될 수 있다.Referring to FIG. 13, a first sub-trench t11 may be formed in the second layer 20. The first sub-trench t11 may extend from the fourth surface 20b of the second film 20 toward the third surface 20a. The first sub-trench t11 may expose at least a portion of the via 30. That is, the via 30 may have a shape that penetrates the bottom surface of the first sub-trench t11. The insulating liner 32 of the via 30 may be exposed by the first sub-trench t11.

또는 제2 막(20)이 기판인 경우, 상기 기판을 제거하고 절연 물질을 도포할 수 있다. 이에 따라 절연 물질을 포함하는 제2 막(20)이 형성될 수 있다. 이어서 앞서 설명한 제1 서브 트렌치(t11)가 형성될 수 있다.Alternatively, if the second film 20 is a substrate, the substrate may be removed and an insulating material may be applied. Accordingly, the second film 20 containing an insulating material may be formed. Subsequently, the first sub-trench t11 described above may be formed.

도 14를 참조하면, 제1 서브 트렌치(t11)에 의해 노출된 절연 라이너(32)가 제거될 수 있다. 절연 라이너(32)는 건식 식각(dry etching) 공정 또는 습식 식각(wet etching) 공정에 의해 제거될 수 있다. Referring to FIG. 14 , the insulating liner 32 exposed by the first sub-trench t11 may be removed. The insulating liner 32 may be removed by a dry etching process or a wet etching process.

절연 라이너(32)의 상면은 제1 서브 트렌치(t11)의 바닥면보다 하측에 배치될 수 있다. 이에 따라 제1 서브 트렌치(t11)의 하부에 제2 서브 트렌치(t12)가 형성될 수 있다. 즉, 비아(30)는 제2 서브 트렌치(t12)의 바닥면을 관통한 형상일 수 있다. 비아(30)의 제1 배리어 도전막(34) 및 절연 라이너(32)가 제1 및 제2 서브 트렌치(t11, t12)에 의해 노출될 수 있다. The top surface of the insulating liner 32 may be disposed lower than the bottom surface of the first sub-trench t11. Accordingly, the second sub-trench (t12) may be formed below the first sub-trench (t11). That is, the via 30 may have a shape that penetrates the bottom surface of the second sub-trench t12. The first barrier conductive layer 34 and the insulating liner 32 of the via 30 may be exposed by the first and second sub trenches t11 and t12.

도 15를 참조하면, 제1 및 제2 서브 트렌치(t11, t12)에 의해 노출된 제1 배리어 도전막(34)이 제거될 수 있다. 제1 배리어 도전막(34)은 건식 식각 공정 또는 습식 식각 공정에 의해 제거될 수 있다.Referring to FIG. 15 , the first barrier conductive film 34 exposed by the first and second sub-trenches t11 and t12 may be removed. The first barrier conductive layer 34 may be removed by a dry etching process or a wet etching process.

제1 배리어 도전막(34)의 상면은 제2 서브 트렌치(t12)의 바닥면보다 하측에 배치될 수 있다. 이에 따라 제2 서브 트렌치(t12)의 하부에 제3 서브 트렌치(t13)가 형성될 수 있고, 제1 내지 제3 서브 트렌치(t11, t12, 13)을 포함하는 트렌치(t1)가 형성될 수 있다. 즉, 비아(30)는 제3 서브 트렌치(t13)의 바닥면을 관통한 형상일 수 있다. 비아(30)의 상면이 트렌치(t1)에 의해 노출될 수 있다.The top surface of the first barrier conductive film 34 may be disposed lower than the bottom surface of the second sub-trench t12. Accordingly, a third sub-trench (t13) may be formed in the lower part of the second sub-trench (t12), and a trench (t1) including the first to third sub-trenches (t11, t12, and 13) may be formed. there is. That is, the via 30 may have a shape that penetrates the bottom surface of the third sub-trench t13. The top surface of the via 30 may be exposed by the trench t1.

이어서 도 1을 참조하면, 트렌치(t1)를 채우는 배선(40)이 형성될 수 있다. 배선(40)은 트렌치(t1)에 의해 노출된 제1 플러그 도전막(36)을 기반으로 선택적 바텀 업 메탈 필(selective bottom up metal fill) 방식에 의해 형성될 수 있다. 또는 도 4를 참조하면, 제2 배리어 도전막(44)을 형성한 뒤, 제2 배리어 도전막(44) 상에 제2 플러그 도전막(46)을 형성할 수 있다. Next, referring to FIG. 1, the wiring 40 may be formed to fill the trench t1. The wiring 40 may be formed by a selective bottom up metal fill method based on the first plug conductive layer 36 exposed by the trench t1. Alternatively, referring to FIG. 4 , after forming the second barrier conductive film 44 , the second plug conductive film 46 may be formed on the second barrier conductive film 44 .

또는 트렌치(t1)의 측벽 및 바닥면을 따라 연장되는 절연 라이너를 형성한 뒤, 절연 라이너의 하면을 제거하여, 비아(30)의 상면을 노출시킬 수 있다. 이어서 상기 절연 라이너가 형성되고 남은 트렌치(t1)를 채우는 제2 플러그 도전막(46), 또는 제2 배리어 도전막(44)과 제2 플러그 도전막(46)이 형성될 수 있다. 이에 따라 상기 절연 라이너를 포함하는 배선(40)이 형성될 수 있다.Alternatively, an insulating liner extending along the sidewall and bottom of the trench t1 may be formed, and then the lower surface of the insulating liner may be removed to expose the upper surface of the via 30. Subsequently, a second plug conductive layer 46 or a second barrier conductive layer 44 and a second plug conductive layer 46 may be formed to fill the trench t1 remaining after the insulating liner is formed. Accordingly, the wiring 40 including the insulating liner can be formed.

도 16 내지 18은 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 16은 도 12 이후의 단계를 설명하기 위한 중간 단계 도면이다.16 to 18 are intermediate stage diagrams for explaining a method of manufacturing a semiconductor device according to some embodiments. FIG. 16 is an intermediate stage diagram for explaining steps following FIG. 12.

도 12 및 도 16을 참조하면, 제1 배리어 도전막(34)의 일부 및 제1 플러그 도전막(36)의 일부가 제거될 수 있다. 이는 에치백 공정에 의해 수행될 수 있다. 제1 플러그 도전막(36)의 제1 부분(361)이 잔존할 수 있다.Referring to FIGS. 12 and 16 , part of the first barrier conductive film 34 and part of the first plug conductive film 36 may be removed. This can be performed by an etch-back process. The first portion 361 of the first plug conductive layer 36 may remain.

이 때 제1 플러그 도전막(36) 내 심(36s)이 모두 제거될 수 있다. 또는 제1 부분(361) 내 심(36s)이 잔존할 수 있다. At this time, all of the core 36s within the first plug conductive film 36 can be removed. Alternatively, the core 36s may remain within the first portion 361.

도 17을 참조하면, 제1 플러그 도전막(36)의 제1 부분(361) 상에 제1 플러그 도전막(36)의 제2 부분(362)이 형성될 수 있다. 제2 부분(362)은 제1 부분(361)을 기반으로 선택적 바텀 업 메탈 필 방식에 의해 형성될 수 있다. 배리어 도전막 없이 제2 부분(362)이 형성될 수 있고, 제2 부분(362)의 그레인의 크기는 제1 부분(361)의 그레인의 크기보다 클 수 있다. 이에 따라 배리어 도전막이 있는 경우보다 부피가 크고, 그레인의 크기가 상대적으로 크고, 내부에 심이 없는 낮은 저항의 제1 플러그 도전막(36)이 형성될 수 있다. Referring to FIG. 17 , the second part 362 of the first plug conductive film 36 may be formed on the first part 361 of the first plug conductive film 36 . The second part 362 may be formed based on the first part 361 by a selective bottom-up metal fill method. The second part 362 may be formed without a barrier conductive film, and the grain size of the second part 362 may be larger than the grain size of the first part 361. Accordingly, a low-resistance first plug conductive film 36 can be formed that is larger in volume, has a relatively larger grain size, and has no seam inside than in the case where the barrier conductive film is present.

도 18을 참조하면, 제2 막(20) 내 제1 서브 트렌치(t11)가 형성될 수 있다. 제1 서브 트렌치(t11)는 제2 막(20)의 제4 면(20b)으로부터 제3 면(20a)을 향해 연장되어 비아(30)의 절연 라이너(32)를 노출시킬 수 있다. Referring to FIG. 18, a first sub-trench t11 may be formed in the second layer 20. The first sub-trench t11 may extend from the fourth side 20b of the second film 20 toward the third side 20a to expose the insulating liner 32 of the via 30.

이어서, 제1 서브 트렌치(t11)에 의해 노출된 절연 라이너(32)가 제거될 수 있다. 절연 라이너(32)는 건식 식각 공정 또는 습식 식각 공정에 의해 제거될 수 있다. 이에 따라 제1 서브 트렌치(t11)의 하부에 제2 서브 트렌치(t12)가 형성될 수 있다. 비아(30)의 상면이 트렌치(t1)에 의해 노출될 수 있다.Subsequently, the insulating liner 32 exposed by the first sub-trench t11 may be removed. The insulating liner 32 may be removed by a dry etching process or a wet etching process. Accordingly, the second sub-trench (t12) may be formed below the first sub-trench (t11). The top surface of the via 30 may be exposed by the trench t1.

이어서, 도 5를 참조하면, 트렌치(t1)를 채우는 배선(40)이 형성될 수 있다. 배선(40)은 트렌치(t1)에 의해 노출된 제1 플러그 도전막(36)을 기반으로 선택적 바텀 업 메탈 필 방식에 의해 형성될 수 있다. 또는 도 11을 참조하면, 제2 배리어 도전막(44)을 형성한 뒤, 제2 배리어 도전막(44) 상에 제2 플러그 도전막(46)을 형성할 수 있다. Next, referring to FIG. 5 , the wiring 40 filling the trench t1 may be formed. The wiring 40 may be formed by a selective bottom-up metal fill method based on the first plug conductive layer 36 exposed by the trench t1. Alternatively, referring to FIG. 11, after forming the second barrier conductive film 44, the second plug conductive film 46 may be formed on the second barrier conductive film 44.

또는 트렌치(t1)의 측벽 및 바닥면을 따라 연장되는 절연 라이너를 형성한 뒤, 절연 라이너의 하면을 제거하여, 비아(30)의 상면을 노출시킬 수 있다. 이어서 상기 절연 라이너가 형성되고 남은 트렌치(t1)를 채우는 제2 플러그 도전막(46), 또는 제2 배리어 도전막(44)과 제2 플러그 도전막(46)이 형성될 수 있다. 이에 따라 상기 절연 라이너를 포함하는 배선(40)이 형성될 수 있다.Alternatively, an insulating liner extending along the sidewall and bottom of the trench t1 may be formed, and then the lower surface of the insulating liner may be removed to expose the upper surface of the via 30. Subsequently, a second plug conductive layer 46 or a second barrier conductive layer 44 and a second plug conductive layer 46 may be formed to fill the trench t1 remaining after the insulating liner is formed. Accordingly, the wiring 40 including the insulating liner can be formed.

도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 20 및 도 23은 도 19의 A-A를 따라 절단한 개략적인 단면도들이다. 도 21은 도 19의 B-B를 따라 절단한 개략적인 단면도이다. 도 22는 도 19의 C-C를 따라 절단한 개략적인 단면도들이다. 19 is a layout diagram for explaining a semiconductor device according to some embodiments. Figures 20 and 23 are schematic cross-sectional views taken along A-A in Figure 19. FIG. 21 is a schematic cross-sectional view taken along B-B in FIG. 19. FIG. 22 is a schematic cross-sectional view taken along line C-C of FIG. 19.

도 19 내지 도 23을 참조하면, 몇몇 실시예들에 따른 반도체 장치는 제1 기판(100), 활성 패턴(AP), 필드 절연막(105), 게이트 구조체(GS), 게이트 스페이서(140), 게이트 캡핑 패턴(150), 소오스/드레인 영역(160), 층간 절연막(170), 전면 배선 구조체(FS), 관통 컨택 비아(180), 매립 배선(190) 및 후면 배선 구조체(BS)를 포함한다.19 to 23, a semiconductor device according to some embodiments includes a first substrate 100, an active pattern (AP), a field insulating layer 105, a gate structure (GS), a gate spacer 140, and a gate. It includes a capping pattern 150, a source/drain region 160, an interlayer insulating film 170, a front interconnection structure (FS), a through contact via 180, a buried interconnection 190, and a back interconnection structure (BS).

제1 기판(100)은 반도체 기판일 수 있다. 예를 들어, 제1 기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. The first substrate 100 may be a semiconductor substrate. For example, the first substrate 100 may be bulk silicon or silicon-on-insulator (SOI).

제1 기판(100)은 서로 반대되는 제1 면(100a) 및 제2 면(100b)을 포함할 수 있다. 제1 기판(100)의 제1 면(100a) 상에는 활성 패턴(AP)이 배치될 수 있다. 본 명세서에서, 활성 패턴(AP)이 배치되는 제1 기판(100)의 제1 면(100a)은 전면(frontside)으로도 지칭될 수 있다. 또한, 제1 면(100a)과 반대되는 제1 기판(100)의 제2 면(100b)은 후면(backside)으로도 지칭될 수 있다.The first substrate 100 may include a first surface 100a and a second surface 100b that are opposite to each other. An active pattern AP may be disposed on the first surface 100a of the first substrate 100. In this specification, the first side 100a of the first substrate 100 on which the active pattern AP is disposed may also be referred to as the frontside. Additionally, the second side 100b of the first substrate 100, which is opposite to the first side 100a, may also be referred to as the backside.

활성 패턴(AP)은 제1 기판(100)의 제1 면(100a) 상에 형성될 수 있다. 활성 패턴(AP)은 제1 면(100a)과 평행한 제2 방향(DR2)으로 길게 연장될 수 있다. 또한, 복수의 활성 패턴(AP)들은 제2 방향(DR2)으로 나란히 연장될 수 있다.The active pattern AP may be formed on the first surface 100a of the first substrate 100. The active pattern AP may extend long in the second direction DR2 parallel to the first surface 100a. Additionally, the plurality of active patterns AP may extend side by side in the second direction DR2.

몇몇 실시예에서, 활성 패턴(AP)은 제1 기판(100) 상에 차례로 적층되며 서로 이격되어 각각 제2 방향(DR2)으로 연장되는 제1 내지 제3 브리지 패턴(111~113)을 포함할 수 있다. 이러한 활성 패턴(AP)은 멀티-브리지 채널(multi-bridge channel)을 포함하는 MBCFET®의 채널 영역으로 이용될 수 있다. 활성 패턴(AP)에 포함되는 브리지 패턴들의 개수는 예시적인 것일 뿐이며, 도시된 것에 제한되는 것은 아니다.In some embodiments, the active pattern AP may include first to third bridge patterns 111 to 113 that are sequentially stacked on the first substrate 100 and are spaced apart from each other and extend in the second direction DR2. You can. This active pattern (AP) can be used as a channel region of MBCFET ® including a multi-bridge channel. The number of bridge patterns included in the active pattern (AP) is merely illustrative and is not limited to what is shown.

몇몇 실시예에서, 활성 패턴(AP)은 핀 패턴(110)을 더 포함할 수 있다. 핀 패턴(110)은 제1 기판(100)의 제1 면(100a)으로부터 돌출되어 제2 방향(DR2)으로 연장될 수 있다. 제1 내지 제3 브리지 패턴(111~113)은 핀 패턴(110)의 상면 상에 차례로 적층될 수 있다.In some embodiments, the active pattern AP may further include a fin pattern 110 . The fin pattern 110 may protrude from the first surface 100a of the first substrate 100 and extend in the second direction DR2. The first to third bridge patterns 111 to 113 may be sequentially stacked on the top surface of the fin pattern 110.

필드 절연막(105)은 제1 기판(100)의 제1 면(100a) 상에 형성될 수 있다. 필드 절연막(105)은 활성 패턴(AP)의 측면의 적어도 일부를 둘러쌀 수 있다. 몇몇 실시예에서, 필드 절연막(105)은 오목한 상면을 포함할 수 있다. 예를 들어, 제1 기판(100)의 제1 면(100a)을 기준으로 필드 절연막(105)의 상면의 높이는 핀 패턴(110)으로부터 멀어짐에 따라 감소하다가 일정할 수 있다. 핀 패턴(110)의 상부는 필드 절연막(105)의 최상면보다 돌출되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 핀 패턴(110)의 상면은 필드 절연막(105)의 최상면과 공면(共面)에 배치될 수도 있다.The field insulating film 105 may be formed on the first surface 100a of the first substrate 100. The field insulating layer 105 may surround at least a portion of the side surface of the active pattern AP. In some embodiments, the field insulating layer 105 may include a concave top surface. For example, the height of the top surface of the field insulating film 105 with respect to the first surface 100a of the first substrate 100 may decrease as it moves away from the fin pattern 110 and then become constant. The top of the fin pattern 110 is shown to protrude from the top surface of the field insulating film 105, but this is only an example. As another example, the top surface of the fin pattern 110 may be disposed coplanar with the top surface of the field insulating film 105.

필드 절연막(105)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.The field insulating film 105 may include, but is not limited to, at least one of, for example, silicon oxide (SiO 2 ), silicon oxynitride (SiON), silicon oxycarbonitride (SiOCN), or a combination thereof.

게이트 구조체(GS)는 활성 패턴(AP) 및 필드 절연막(105) 상에 형성될 수 있다. 게이트 구조체(GS)는 활성 패턴(AP)과 교차할 수 있다. 예를 들어, 게이트 구조체(GS)는 제1 면(100a)과 평행하며 제2 방향(DR2)과 교차하는 제2 방향제1 방향(DR1)으로 길게 연장될 수 있다.The gate structure GS may be formed on the active pattern AP and the field insulating layer 105. The gate structure (GS) may intersect the active pattern (AP). For example, the gate structure GS may be parallel to the first surface 100a and may extend long in the first second direction DR1 that intersects the second direction DR2.

몇몇 실시예에서, 활성 패턴(AP)의 적어도 일부는 제2 방향(DR2)으로 연장되어 게이트 구조체(GS)를 관통할 수 있다. 예를 들어, 제1 내지 제3 브리지 패턴(111~113)은 각각 제2 방향(DR2)으로 연장되어 게이트 구조체(GS)를 관통할 수 있다. 게이트 구조체(GS)는 각각의 제1 내지 제3 브리지 패턴(111~113)의 둘레를 둘러쌀 수 있다.In some embodiments, at least a portion of the active pattern AP may extend in the second direction DR2 and penetrate the gate structure GS. For example, the first to third bridge patterns 111 to 113 may each extend in the second direction DR2 and penetrate the gate structure GS. The gate structure GS may surround each of the first to third bridge patterns 111 to 113.

게이트 구조체(GS)는 게이트 유전막(120) 및 게이트 전극(130)을 포함할 수 있다. 게이트 유전막(120) 및 게이트 전극(130)은 활성 패턴(AP) 상에 차례로 적층될 수 있다.The gate structure GS may include a gate dielectric layer 120 and a gate electrode 130. The gate dielectric layer 120 and the gate electrode 130 may be sequentially stacked on the active pattern AP.

게이트 유전막(120)은 활성 패턴(AP) 상에 적층될 수 있다. 예를 들어, 게이트 유전막(120)은 활성 패턴(AP)의 상면 및 측면, 및 필드 절연막(105)의 상면을 따라 연장될 수 있다. 또한, 게이트 유전막(120)은 활성 패턴(AP)의 적어도 일부의 둘레를 둘러쌀 수 있다. 예를 들어, 게이트 유전막(120)은 각각의 제1 내지 제3 브리지 패턴(111~113)의 둘레를 따라 연장될 수 있다.The gate dielectric layer 120 may be stacked on the active pattern AP. For example, the gate dielectric layer 120 may extend along the top and side surfaces of the active pattern AP and the top surface of the field insulating layer 105. Additionally, the gate dielectric layer 120 may surround at least a portion of the active pattern AP. For example, the gate dielectric layer 120 may extend along the perimeter of each of the first to third bridge patterns 111 to 113.

게이트 유전막(120)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다.For example, the gate dielectric layer 120 may include at least one of silicon oxide, silicon oxynitride, silicon nitride, or a high dielectric constant material having a higher dielectric constant than silicon oxide.

몇몇 실시예에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 유전막(120)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.A semiconductor device according to some embodiments may include a negative capacitance (NC) FET using a negative capacitor. For example, the gate dielectric layer 120 may include a ferroelectric material layer with ferroelectric properties and a paraelectric material layer with paraelectric properties.

게이트 전극(130)은 게이트 유전막(120) 상에 적층될 수 있다. 즉, 게이트 유전막(120)은 활성 패턴(AP)과 게이트 전극(130) 사이에 개재될 수 있다. 게이트 유전막(120)은 필드 절연막(105)과 게이트 전극(130) 사이에 개재될 수도 있다. The gate electrode 130 may be stacked on the gate dielectric layer 120. That is, the gate dielectric layer 120 may be interposed between the active pattern AP and the gate electrode 130. The gate dielectric layer 120 may be interposed between the field insulating layer 105 and the gate electrode 130.

게이트 전극(130)은 단일막인 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 게이트 전극(130)은 복수의 도전층이 적층되어 형성될 수도 있음은 물론이다. 예를 들어, 게이트 전극(130)은 일함수를 조절하는 일함수 조절막과, 상기 일함수 조절막에 의해 형성된 공간을 채우는 필링 도전막을 포함할 수 있다. 상기 일함수 조절막은 예를 들어, TiN, TaN, TiC, TaC, TiAlC 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 필링 도전막은 예를 들어, W 또는 Al을 포함할 수 있다.The gate electrode 130 is shown as a single layer, but this is only an example. Of course, the gate electrode 130 may be formed by stacking a plurality of conductive layers. For example, the gate electrode 130 may include a work function control film that adjusts the work function, and a filling conductive film that fills the space formed by the work function control film. For example, the work function control film may include at least one of TiN, TaN, TiC, TaC, TiAlC, and combinations thereof. The filling conductive layer may include, for example, W or Al.

게이트 스페이서(140)는 제1 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 또한, 게이트 스페이서(140)는 게이트 전극(130)의 측면을 따라 연장될 수 있다. 몇몇 실시예에서, 게이트 유전막(120)의 일부는 게이트 전극(130)과 게이트 스페이서(140) 사이에 개재될 수 있다. 예를 들어, 게이트 유전막(120)은 게이트 스페이서(140)의 내측면을 따라 더 연장될 수 있다. Gate spacers 140 may be formed on the first substrate 100 and the field insulating layer 105. Additionally, the gate spacer 140 may extend along the side of the gate electrode 130. In some embodiments, a portion of the gate dielectric layer 120 may be interposed between the gate electrode 130 and the gate spacer 140. For example, the gate dielectric layer 120 may extend further along the inner surface of the gate spacer 140.

게이트 스페이서(140)는 절연 물질, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.Gate spacer 140 may include at least one of an insulating material, such as silicon nitride, silicon oxynitride, silicon oxycarbide, silicon boron nitride, silicon boron carbonitride, silicon oxycarbonitride, and combinations thereof. It is not limited.

게이트 캡핑 패턴(150)은 게이트 구조체(GS) 상에 형성될 수 있다. 게이트 캡핑 패턴(150)은 게이트 구조체(GS)의 상면을 따라 연장될 수 있다. 게이트 캡핑 패턴(150)의 상면은 게이트 스페이서(140)의 상면과 공면(共面)에 배치되는 것만이 도시되었으나 이는 예시적인 것일 뿐이다. 다른 예로, 게이트 캡핑 패턴(150)은 게이트 스페이서(140)의 상면을 덮을 수도 있다.Gate capping pattern 150 may be formed on the gate structure GS. The gate capping pattern 150 may extend along the top surface of the gate structure GS. The top surface of the gate capping pattern 150 is shown to be coplanar with the top surface of the gate spacer 140, but this is only an example. As another example, the gate capping pattern 150 may cover the top surface of the gate spacer 140.

게이트 캡핑 패턴(150)은 절연 물질, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.The gate capping pattern 150 may include at least one of an insulating material, such as silicon nitride, silicon oxynitride, silicon oxycarbide, silicon boron nitride, silicon boron carbonitride, silicon oxycarbonitride, and combinations thereof. It is not limited to this.

소오스/드레인 영역(160)은 게이트 구조체(GS)의 적어도 일 측면(예컨대, 양 측면) 상에 형성될 수 있다. 또한, 소오스/드레인 영역(160)은 활성 패턴(AP)과 접속될 수 있다. 예를 들어, 핀 패턴(110)의 상면은 소오스/드레인 영역(160)과 접속될 수 있다. 또한, 제1 내지 제3 브리지 패턴(111~113)은 각각 게이트 구조체(GS) 및 게이트 스페이서(140)를 관통하여 소오스/드레인 영역(160)과 접속될 수 있다. 소오스/드레인 영역(160)은 게이트 유전막(120) 및/또는 게이트 스페이서(140)에 의해 게이트 전극(130)으로부터 전기적으로 분리될 수 있다. 이러한 소오스/드레인 영역(160)은 활성 패턴(AP) 및 게이트 구조체(GS)를 포함하는 전계 효과 트랜지스터의 소오스 또는 드레인으로 제공될 수 있다.The source/drain region 160 may be formed on at least one side (eg, both sides) of the gate structure GS. Additionally, the source/drain region 160 may be connected to the active pattern AP. For example, the top surface of the fin pattern 110 may be connected to the source/drain region 160. Additionally, the first to third bridge patterns 111 to 113 may pass through the gate structure GS and the gate spacer 140 and be connected to the source/drain region 160, respectively. The source/drain region 160 may be electrically separated from the gate electrode 130 by the gate dielectric layer 120 and/or the gate spacer 140. This source/drain region 160 may serve as a source or drain of a field effect transistor including an active pattern (AP) and a gate structure (GS).

몇몇 실시예에서, 소오스/드레인 영역(160)은 에피택셜층(epitaxial layer)을 포함할 수 있다. 예를 들어, 소오스/드레인 영역(160)은 에피택셜 성장(epitaxial growth) 공정에 의해 형성되는 에피택셜 패턴일 수 있다. In some embodiments, source/drain region 160 may include an epitaxial layer. For example, the source/drain region 160 may be an epitaxial pattern formed through an epitaxial growth process.

층간 절연막(170)은 게이트 스페이서(140)의 외측면 상의 공간을 채우도록 형성될 수 있다. 예를 들어, 층간 절연막(170)은 필드 절연막(105) 및 소오스/드레인 영역(160)을 덮을 수 있다. 층간 절연막(170)은 게이트 스페이서(140)의 상면 및 게이트 캡핑 패턴(150)의 상면을 덮을 수 있다.The interlayer insulating film 170 may be formed to fill the space on the outer surface of the gate spacer 140. For example, the interlayer insulating film 170 may cover the field insulating film 105 and the source/drain region 160. The interlayer insulating film 170 may cover the top surface of the gate spacer 140 and the top surface of the gate capping pattern 150.

층간 절연막(170)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 실리콘 산화물보다 유전 상수가 작은 저유전율 물질 중 적어도 하나를 포함할 수 있다.The interlayer insulating film 170 may be formed of at least one of, for example, silicon oxide, silicon nitride, silicon oxynitride, silicon oxycarbide, silicon boron nitride, silicon boron carbonitride, silicon oxycarbonitride, and a low dielectric constant material having a smaller dielectric constant than silicon oxide. It can contain one.

전면 배선 구조체(FS)는 제1 기판(100)의 제1 면(100a) 상에 배치될 수 있다. 예를 들어, 전면 배선 구조체(FS)는 층간 절연막(170)의 상면 상에 형성될 수 있다. 전면 배선 구조체(FS)는 전면 배선간 절연막(310), 복수의 전면 배선 패턴들(FM1~FM4) 및 복수의 전면 비아 패턴들(FV1~FV4)을 포함할 수 있다. 전면 배선 패턴들(FM1~FM4)은 층간 절연막(170) 상에 차례로 적층될 수 있다. 전면 비아 패턴들(FV1~FV4)은 층간 절연막(170) 상에 차례로 적층될 수 있다. 전면 비아 패턴들(FV1~FV4)은 전면 배선 패턴들(FM1~FM4)을 상호 연결할 수 있다. 전면 배선 패턴들(FM1~FM4) 및 전면 비아 패턴들(FV1~FV4)은 전면 배선간 절연막(310) 내에 형성될 수 있다. 전면 배선 패턴들(FM1~FM4) 및 전면 비아 패턴들(FV1~FV4)은 각각 전면 배선간 절연막(310)에 의해 상호 절연될 수 있다. 전면 배선간 절연막(310), 전면 배선 패턴들(FM1~FM4) 및 전면 비아 패턴들(FV1~FV4)의 층수, 개수 및 배치 등은 예시적인 것일 뿐이며, 도시된 것에 제한되는 것은 아니다.The front wiring structure FS may be disposed on the first surface 100a of the first substrate 100. For example, the front wiring structure FS may be formed on the upper surface of the interlayer insulating film 170. The front interconnection structure FS may include an insulating film 310 between front interconnections, a plurality of front interconnection patterns FM1 to FM4, and a plurality of front via patterns FV1 to FV4. The front wiring patterns FM1 to FM4 may be sequentially stacked on the interlayer insulating film 170. The front via patterns (FV1 to FV4) may be sequentially stacked on the interlayer insulating film 170. The front via patterns (FV1 to FV4) can interconnect the front wiring patterns (FM1 to FM4). Front wiring patterns (FM1 to FM4) and front via patterns (FV1 to FV4) may be formed in the front inter-wiring insulating film 310. The front wiring patterns (FM1 to FM4) and the front via patterns (FV1 to FV4) may each be insulated from each other by an insulating film 310 between front wirings. The number of layers, number, and arrangement of the front inter-wiring insulating film 310, the front interconnection patterns FM1 to FM4, and the front via patterns FV1 to FV4 are illustrative only and are not limited to what is shown.

몇몇 실시예에서, 각각의 전면 비아 패턴들(FV1~FV4)의 폭은 제1 기판(100)의 제1 면(100a)을 향함에 따라 감소할 수 있다. In some embodiments, the width of each of the front via patterns FV1 to FV4 may decrease toward the first surface 100a of the first substrate 100.

전면 배선 구조체(FS)는 제1 기판(100)의 제1 면(100a) 상에 형성되는 다양한 전자 소자들(예컨대, 활성 패턴(AP) 및 게이트 구조체(GS)를 포함하는 전계 효과 트랜지스터)을 위한 신호 라인 및/또는 전원 라인을 제공할 수 있다. 예를 들어, 소오스/드레인 영역(160) 상에 소오스/드레인 컨택(CA)이 형성될 수 있다. 소오스/드레인 컨택(CA)은 층간 절연막(170)을 관통하여 소오스/드레인 영역(160)과 접속될 수 있다. 전면 배선 구조체(FS)의 제1 전면 비아 패턴(FV1)은 소오스/드레인 컨택(CA)과 접속될 수 있다. 이를 통해, 전면 배선 구조체(FS)는 소오스/드레인 영역(160)과 전기적으로 연결될 수 있다. 실리사이드막(165)은 소오스/드레인 영역(160)과 소오스/드레인 컨택(CA) 사이에 배치될 수 있다. The front wiring structure FS includes various electronic devices (e.g., a field effect transistor including an active pattern AP and a gate structure GS) formed on the first surface 100a of the first substrate 100. A signal line and/or power line may be provided for the device. For example, a source/drain contact (CA) may be formed on the source/drain region 160. The source/drain contact CA may penetrate the interlayer insulating film 170 and be connected to the source/drain region 160. The first front via pattern (FV1) of the front wiring structure (FS) may be connected to the source/drain contact (CA). Through this, the front wiring structure FS can be electrically connected to the source/drain region 160. The silicide film 165 may be disposed between the source/drain region 160 and the source/drain contact (CA).

전면 배선 패턴들(FM1~FM4) 및 전면 비아 패턴들(FV1~FV4)은 각각 배리어 도전막 및 필링 도전막을 포함할 수 있다.The front wiring patterns (FM1 to FM4) and the front via patterns (FV1 to FV4) may include a barrier conductive film and a filling conductive film, respectively.

몇몇 실시예에서, 각각의 소오스/드레인 컨택(CA)의 폭은 제1 기판(100)의 제1 면(100a)을 향함에 따라 감소할 수 있다.In some embodiments, the width of each source/drain contact CA may decrease toward the first surface 100a of the first substrate 100.

후면 배선 구조체(BS)는 제1 기판(100)의 제2 면(100b) 상에 배치될 수 있다. 후면 배선 구조체(BS)는 후면 배선간 절연막(320), 복수의 후면 배선 패턴들(BM1~BM3) 및 복수의 후면 비아 패턴들(BV1~BV3)을 포함할 수 있다. 후면 배선 패턴들(BM1~BM3)은 제1 기판(100)의 제2 면(100b) 상에 차례로 적층될 수 있다. 후면 비아 패턴들(BV1~BV3)은 제1 기판(100)의 제2 면(100b) 상에 차례로 적층될 수 있다. 후면 비아 패턴들(BV1~BV3)은 후면 배선 패턴들(BM1~BM3)을 상호 연결할 수 있다. 후면 배선 패턴들(BM1~BM3) 및 후면 비아 패턴들(BV1~BV3)은 후면 배선간 절연막(320) 내에 형성될 수 있다. 후면 배선 패턴들(BM1~BM3) 및 후면 비아 패턴들(BV1~BV3)은 각각 후면 배선간 절연막(320)에 의해 상호 절연될 수 있다. 후면 배선간 절연막(320), 후면 배선 패턴들(BM1~BM3) 및 후면 비아 패턴들(BV1~BV3)의 층수, 개수 및 배치 등은 예시적인 것일 뿐이며, 도시된 것에 제한되는 것은 아니다.The rear wiring structure BS may be disposed on the second surface 100b of the first substrate 100. The rear interconnection structure BS may include a rear interconnection insulating film 320, a plurality of rear interconnection patterns BM1 to BM3, and a plurality of back via patterns BV1 to BV3. The rear wiring patterns BM1 to BM3 may be sequentially stacked on the second surface 100b of the first substrate 100. The back via patterns BV1 to BV3 may be sequentially stacked on the second surface 100b of the first substrate 100. The rear via patterns (BV1 to BV3) can interconnect the rear wiring patterns (BM1 to BM3). Rear wiring patterns (BM1 to BM3) and rear via patterns (BV1 to BV3) may be formed in the rear interconnection insulating film 320. The rear wiring patterns (BM1 to BM3) and the rear via patterns (BV1 to BV3) may each be insulated from each other by the rear interconnection insulating film 320. The number of layers, number, and arrangement of the rear interconnection insulating film 320, the rear interconnection patterns BM1 to BM3, and the rear via patterns BV1 to BV3 are illustrative only and are not limited to what is shown.

몇몇 실시예에서, 각각의 후면 비아 패턴들(BV1~BV3)의 폭은 제1 기판(100)의 제2 면(100b)에 가까워짐에 따라 감소할 수 있다.In some embodiments, the width of each of the back via patterns BV1 to BV3 may decrease as it approaches the second surface 100b of the first substrate 100.

몇몇 실시예에서, 후면 배선 구조체(BS)는 제1 기판(100)의 제1 면(100a) 상에 형성되는 다양한 전자 소자들(예컨대, 활성 패턴(AP) 및 게이트 구조체(GS)를 포함하는 전계 효과 트랜지스터)을 위한 전원 공급 네트워크(PDN; Power Delivery Network)를 제공할 수 있다. 예를 들어, 후면 배선 구조체(BS)는 매립 배선(190)과 전기적으로 연결될 수 있다. 외부로부터 공급되는 전원 전압(예컨대, 소오스 전압(VSS) 또는 드레인 전압(VDD))은 후면 배선 구조체(BS)의 최상위 배선(예컨대, 제3 후면 배선 패턴(BM3))으로 전달될 수 있고, 매립 배선(190), 관통 컨택 비아(180) 및 소오스/드레인 컨택(CA)을 통해 소오스/드레인 영역(160)으로 제공될 수 있다.In some embodiments, the back interconnection structure BS includes various electronic devices (e.g., an active pattern AP and a gate structure GS) formed on the first surface 100a of the first substrate 100. A power delivery network (PDN) for field effect transistors can be provided. For example, the rear wiring structure BS may be electrically connected to the buried wiring 190. A power voltage (e.g., source voltage (V SS ) or drain voltage (V DD )) supplied from the outside may be transmitted to the top wiring (e.g., third rear wiring pattern BM3) of the rear wiring structure (BS), , may be provided to the source/drain region 160 through the buried wiring 190, through contact via 180, and source/drain contact (CA).

몇몇 실시예에서, 매립 배선(190)은 평면적 관점에서 제2 방향(DR2)으로 연장될 수 있다. 이러한 매립 배선(190)은 제1 기판(100)의 제1 면(100a) 상에 형성되는 다양한 전자 소자들(예컨대, 활성 패턴(AP) 및 게이트 구조체(GS)를 포함하는 전계 효과 트랜지스터)을 위한 파워 레일(power rail)로 제공될 수 있다.In some embodiments, the buried wiring 190 may extend in the second direction DR2 in plan view. This buried wiring 190 is formed on the first surface 100a of the first substrate 100, and various electronic devices (eg, a field effect transistor including an active pattern (AP) and a gate structure (GS)) are formed on the first surface 100a of the first substrate 100. It can be provided as a power rail for

구체적으로 도시되지 않았으나, 후면 배선 패턴들(BM1~BM3) 및 후면 비아 패턴들(BV1~BV3)은 각각 배리어 도전막 및 필링 도전막을 포함할 수 있다.Although not specifically shown, the back wiring patterns (BM1 to BM3) and back via patterns (BV1 to BV3) may include a barrier conductive film and a filling conductive film, respectively.

관통 컨택 비아(180)는 제3 방향(DR3)으로 연장되어 층간 절연막(170) 및 필드 절연막(105)을 관통할 수 있다. 관통 컨택 비아(180)는 제1 기판(100)의 제1 면(100a) 상에 형성되는 다양한 전자 소자들(예컨대, 활성 패턴(AP) 및 게이트 구조체(GS)를 포함하는 전계 효과 트랜지스터)과 전기적으로 연결될 수 있다. The through contact via 180 may extend in the third direction DR3 and penetrate the interlayer insulating layer 170 and the field insulating layer 105. The through contact via 180 includes various electronic devices (e.g., a field effect transistor including an active pattern (AP) and a gate structure (GS)) formed on the first surface 100a of the first substrate 100. Can be electrically connected.

몇몇 실시예에서, 관통 컨택 비아(180)는 소오스/드레인 컨택(CA)과 전기적으로 연결될 수 있다. 예를 들어, 관통 컨택 비아(180)는 소오스/드레인 컨택(CA)과 접촉할 수 있다. 관통 컨택 비아(180)는 예를 들어 소오스/드레인 컨택(CA)의 제3 방향(DR3)으로의 상면과 접촉할 수 있다.In some embodiments, the through contact via 180 may be electrically connected to the source/drain contact (CA). For example, the through contact via 180 may contact the source/drain contact (CA). For example, the through contact via 180 may contact the top surface of the source/drain contact CA in the third direction DR3.

몇몇 실시예에서, 관통 컨택 비아(180)의 폭은 전면 배선 구조체(FS)로부터 후면 배선 구조체(BS)를 향하는 제3 방향(DR3)에서 점점 감소할 수 있다.In some embodiments, the width of the through contact via 180 may gradually decrease in the third direction DR3 from the front interconnection structure FS to the rear interconnection structure BS.

매립 배선(190)은 제1 기판(100) 내에 형성될 수 있다. 매립 배선(190)은 관통 컨택 비아(180)와 접속될 수 있다. 예를 들어, 매립 배선(190)의 상면은 제1 기판(100)의 제1 면(100a)을 관통하는 관통 컨택 비아(180)의 하부와 접속될 수 있다. 이를 통해, 매립 배선(190)은 제1 기판(100)의 제1 면(100a) 상에 형성되는 다양한 전자 소자들(예컨대, 활성 패턴(AP) 및 게이트 구조체(GS)를 포함하는 전계 효과 트랜지스터)과 전기적으로 연결될 수 있다. 일례로, 매립 배선(190)은 소오스/드레인 영역(160)과 전기적으로 연결될 수 있다.Buried wiring 190 may be formed within the first substrate 100 . The buried wiring 190 may be connected to the through contact via 180. For example, the top surface of the buried wiring 190 may be connected to the bottom of the through contact via 180 that penetrates the first surface 100a of the first substrate 100. Through this, the buried wiring 190 is formed on the first surface 100a of the first substrate 100, including various electronic devices (e.g., a field effect transistor including an active pattern (AP) and a gate structure (GS). ) can be electrically connected to. For example, the buried wiring 190 may be electrically connected to the source/drain region 160.

몇몇 실시예에서, 매립 배선(190)의 폭은 제1 기판(100)의 제1 면(100a)으로부터 제1 기판(100)의 제2 면(100b)을 향하는 제3 방향(DR3)에서 점점 증가할 수 있다.In some embodiments, the width of the buried wiring 190 gradually increases in the third direction DR3 from the first side 100a of the first substrate 100 to the second side 100b of the first substrate 100. It can increase.

도 20을 참조하면, 관통 컨택 비아(180)는 절연 라이너(182), 제1 배리어 도전막(184) 및 제1 플러그 도전막(186)을 포함할 수 있다. 제1 플러그 도전막(186)은 내부에 심(186s)을 포함할 수 있다. 관통 컨택 비아(180), 매립 배선(190), 및 제1 기판(100)은 도 1 내지 도 4를 이용하여 설명한 비아(30), 배선(40) 및 제2 막(20) 중 어느 하나의 비아, 배선 및 제2 막에 대응될 수 있다. 절연 라이너(182), 제1 배리어 도전막(184) 및 제1 플러그 도전막(186)은 도 1 내지 도 4를 이용하여 설명한 절연 라이너(32), 제1 배리어 도전막(34) 및 제1 플러그 도전막(36) 중 어느 하나의 절연 라이너, 제1 배리어 도전막 및 제1 플러그 도전막에 대응될 수 있다. 도 1의 비아(30) 및 배선(40)을 도 20에서 관통 컨택 비아(180) 및 매립 배선(190)으로 도시하였으나, 이에 제한되는 것은 아니다. Referring to FIG. 20 , the through contact via 180 may include an insulating liner 182, a first barrier conductive layer 184, and a first plug conductive layer 186. The first plug conductive layer 186 may include a shim 186s therein. The through contact via 180, the buried wiring 190, and the first substrate 100 are any one of the via 30, the wiring 40, and the second film 20 described using FIGS. 1 to 4. It can correspond to vias, wires, and second films. The insulating liner 182, the first barrier conductive film 184, and the first plug conductive film 186 are the insulating liner 32, the first barrier conductive film 34, and the first plug conductive film 186 described using FIGS. 1 to 4. It may correspond to any one of the plug conductive films 36, the insulating liner, the first barrier conductive film, and the first plug conductive film. Although the via 30 and the wiring 40 of FIG. 1 are shown as the through-contact via 180 and the buried wiring 190 in FIG. 20, they are not limited thereto.

도 23을 참조하면, 관통 컨택 비아(180)는 절연 라이너(182) 및 제1 플러그 도전막(186)을 포함할 수 있다. 관통 컨택 비아(180), 매립 배선(190), 및 제1 기판(100)은 도 5 내지 도 11을 이용하여 설명한 비아(30), 배선(40) 및 제2 막(20) 중 어느 하나의 비아, 배선 및 제2 막에 대응될 수 있다. 절연 라이너(182) 및 제1 플러그 도전막(186)은 도 1 내지 도 4를 이용하여 설명한 절연 라이너(32) 및 제1 플러그 도전막(36) 중 어느 하나의 절연 라이너 및 제1 플러그 도전막에 대응될 수 있다. 도 5의 비아(30) 및 배선(40)을 도 23에서 관통 컨택 비아(180) 및 매립 배선(190)으로 도시하였으나, 이에 제한되는 것은 아니다.Referring to FIG. 23 , the through contact via 180 may include an insulating liner 182 and a first plug conductive layer 186. The through contact via 180, the buried wiring 190, and the first substrate 100 are any one of the via 30, the wiring 40, and the second film 20 described using FIGS. 5 to 11. It can correspond to vias, wires, and second films. The insulating liner 182 and the first plug conductive film 186 are one of the insulating liner 32 and the first plug conductive film 36 described using FIGS. 1 to 4 and the first plug conductive film. can correspond to . Although the via 30 and the wiring 40 of FIG. 5 are shown as the through-contact via 180 and the buried wiring 190 in FIG. 23, they are not limited thereto.

도 24 및 도 25는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 24 및 도 25는 도 19의 B-B를 따라 절단한 개략적인 단면도들이다.FIGS. 24 and 25 are diagrams for explaining semiconductor devices according to some embodiments. Figures 24 and 25 are schematic cross-sectional views taken along line B-B of Figure 19.

도 24를 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 게이트 전극(130)의 측면 상에 내부 스페이서(145)가 더 배치될 수 있다. 내부 스페이서(145)는 제1 내지 제3 브리지 패턴(111~113) 사이의 게이트 전극(130)의 측면 상에 형성될 수 있다. 또한, 내부 스페이서(145)는 핀 패턴(110)과 제1 브리지 패턴(111) 사이의 게이트 전극(130)의 측면 상에 형성될 수 있다. 게이트 전극(130)은 게이트 유전막(120), 게이트 스페이서(140) 및/또는 내부 스페이서(145)에 의해 소오스/드레인 영역(160)으로부터 전기적으로 분리될 수 있다. Referring to FIG. 24 , in a semiconductor device according to some embodiments, an internal spacer 145 may be further disposed on a side of the gate electrode 130. The internal spacer 145 may be formed on the side of the gate electrode 130 between the first to third bridge patterns 111 to 113. Additionally, the internal spacer 145 may be formed on the side of the gate electrode 130 between the fin pattern 110 and the first bridge pattern 111. The gate electrode 130 may be electrically separated from the source/drain region 160 by a gate dielectric layer 120, a gate spacer 140, and/or an internal spacer 145.

내부 스페이서(145)는 게이트 스페이서(140)와 동일한 물질을 포함할 수도 있고, 게이트 스페이서(140)와는 다른 물질을 포함할 수도 있다. The internal spacer 145 may include the same material as the gate spacer 140 or a different material from the gate spacer 140 .

도 25를 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 소오스/드레인 영역(160)의 외측벽은 웨이비한 모양을 가질 수 있다.Referring to FIG. 25, in a semiconductor device according to some embodiments, the outer wall of the source/drain region 160 may have a wavy shape.

도 26 및 도 27은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 26은 도 19의 B-B를 따라 절단한 개략적인 단면도이다. 도 27은 도 19의 C-C를 따라 절단한 개략적인 단면도이다. 설명의 편의 상, 도 1 내지 도 23을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.FIGS. 26 and 27 are diagrams for explaining semiconductor devices according to some embodiments. FIG. 26 is a schematic cross-sectional view taken along B-B in FIG. 19. FIG. 27 is a schematic cross-sectional view taken along line C-C of FIG. 19. For convenience of explanation, the description will focus on differences from those described using FIGS. 1 to 23.

도 26 및 도 27을 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 활성 패턴(AP)은 브리지 패턴을 포함하지 않는다. 활성 패턴(AP)은 필드 절연막(105)의 상면보다 위로 돌출된 핀형 패턴일 수 있다. Referring to FIGS. 26 and 27 , in semiconductor devices according to some embodiments, the active pattern AP does not include a bridge pattern. The active pattern AP may be a fin-shaped pattern that protrudes above the top surface of the field insulating layer 105 .

도 28은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 29 및 도 30은 도 28의 D-D를 따라 절단한 개략적인 단면도들이다.Figure 28 is a layout diagram for explaining a semiconductor device according to some embodiments. Figures 29 and 30 are schematic cross-sectional views taken along line D-D of Figure 28.

도 28 내지 도 30을 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 관통 컨택 비아(180)는 전면 배선 구조체(FS)와 전기적으로 연결될 수 있다. 예를 들어, 관통 컨택 비아(180)는 전면 배선 패턴(FM1)과 접촉할 수 있다.28 to 30 , in semiconductor devices according to some embodiments, the through contact via 180 may be electrically connected to the front interconnection structure FS. For example, the through contact via 180 may contact the front wiring pattern FM1.

도 29을 참조하면, 관통 컨택 비아(180)는 절연 라이너(182), 제1 배리어 도전막(184) 및 제1 플러그 도전막(186)을 포함할 수 있다. 제1 플러그 도전막(186)은 내부에 심(186s)을 포함할 수 있다. 관통 컨택 비아(180), 매립 배선(190), 및 제1 기판(100)은 도 1 내지 도 4를 이용하여 설명한 비아(30), 배선(40) 및 제2 막(20) 중 어느 하나의 비아, 배선 및 제2 막에 대응될 수 있다. 절연 라이너(182), 제1 배리어 도전막(184) 및 제1 플러그 도전막(186)은 도 1 내지 도 4를 이용하여 설명한 절연 라이너(32), 제1 배리어 도전막(34) 및 제1 플러그 도전막(36) 중 어느 하나의 절연 라이너, 제1 배리어 도전막 및 제1 플러그 도전막에 대응될 수 있다. 도 1의 비아(30) 및 배선(40)을 도 29에서 관통 컨택 비아(180) 및 매립 배선(190)으로 도시하였으나, 이에 제한되는 것은 아니다.Referring to FIG. 29 , the through contact via 180 may include an insulating liner 182, a first barrier conductive layer 184, and a first plug conductive layer 186. The first plug conductive layer 186 may include a shim 186s therein. The through contact via 180, the buried wiring 190, and the first substrate 100 are any one of the via 30, the wiring 40, and the second film 20 described using FIGS. 1 to 4. It can correspond to vias, wires, and second films. The insulating liner 182, the first barrier conductive film 184, and the first plug conductive film 186 are the insulating liner 32, the first barrier conductive film 34, and the first plug conductive film 186 described using FIGS. 1 to 4. It may correspond to any one of the plug conductive films 36, the insulating liner, the first barrier conductive film, and the first plug conductive film. Although the via 30 and wiring 40 of FIG. 1 are shown as through-contact vias 180 and buried wiring 190 in FIG. 29, they are not limited thereto.

도 30을 참조하면, 관통 컨택 비아(180)는 절연 라이너(182) 및 제1 플러그 도전막(186)을 포함할 수 있다. 관통 컨택 비아(180), 매립 배선(190), 및 제1 기판(100)은 도 5 내지 도 11을 이용하여 설명한 비아(30), 배선(40) 및 제2 막(20) 중 어느 하나의 비아, 배선 및 제2 막에 대응될 수 있다. 절연 라이너(182) 및 제1 플러그 도전막(186)은 도 1 내지 도 4를 이용하여 설명한 절연 라이너(32) 및 제1 플러그 도전막(36) 중 어느 하나의 절연 라이너 및 제1 플러그 도전막에 대응될 수 있다. 도 5의 비아(30) 및 배선(40)을 도 30에서 관통 컨택 비아(180) 및 매립 배선(190)으로 도시하였으나, 이에 제한되는 것은 아니다.Referring to FIG. 30 , the through contact via 180 may include an insulating liner 182 and a first plug conductive layer 186. The through contact via 180, the buried wiring 190, and the first substrate 100 are any one of the via 30, the wiring 40, and the second film 20 described using FIGS. 5 to 11. It can correspond to vias, wires, and second films. The insulating liner 182 and the first plug conductive film 186 are one of the insulating liner 32 and the first plug conductive film 36 described using FIGS. 1 to 4 and the first plug conductive film. can correspond to . Although the via 30 and the wiring 40 of FIG. 5 are shown as the through-contact via 180 and the buried wiring 190 in FIG. 30, they are not limited thereto.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the attached drawings, the present invention is not limited to the above embodiments and can be manufactured in various different forms, and can be manufactured in various different forms by those skilled in the art. It will be understood by those who understand that the present invention can be implemented in other specific forms without changing its technical spirit or essential features. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.

10, 20: 제1 및 제2 막
30: 비아
40: 배선
32: 절연 라이너
34, 44: 제1 및 제2 배리어 도전막
36, 46: 제1 및 제2 플러그 도전막10, 20: Acts 1 and 2
30: via
40: wiring
32: Insulating liner
34, 44: first and second barrier conductive films
36, 46: first and second plug conductive films

Claims (10)

서로 반대되는 제1 면과 제2 면을 포함하는 제1 막;
상기 제1 막의 상기 제2 면과 접촉하는 제3 면 및 상기 제3 면과 반대되는 제4 면을 포함하는 제2 막;
상기 제2 막의 상기 제4 면으로부터 상기 제1 막을 향해 연장되고, 제1 폭을 갖는 제1 서브 트렌치와,
상기 제1 서브 트렌치의 하부에 배치되고, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 서브 트렌치를 포함하는 트렌치;
상기 제1 막의 상기 제1 면으로부터 상기 트렌치의 바닥면을 관통하도록 연장되어 최상면이 상기 트렌치 내 배치되는 플러그 도전막과,
상기 플러그 도전막과 상기 제1 막 사이에 배치되는 절연 라이너를 포함하는 비아; 및
상기 트렌치 내 배선을 포함하고,
상기 플러그 도전막의 최상면 및 상기 트렌치 내 배치된 상기 플러그 도전막의 측벽의 적어도 일부는 상기 배선과 접촉하고,
상기 절연 라이너의 상면은 상기 제2 서브 트렌치의 바닥면에 의해 노출되는 반도체 장치.a first act comprising opposing first and second sides;
a second film comprising a third surface in contact with the second surface of the first film and a fourth surface opposite to the third surface;
a first sub-trench extending from the fourth side of the second film toward the first film and having a first width;
a trench disposed below the first sub-trench and including a second sub-trench having a second width smaller than the first width;
a plug conductive film extending from the first surface of the first film to penetrate the bottom surface of the trench and having its uppermost surface disposed in the trench;
a via including an insulating liner disposed between the plug conductive layer and the first layer; and
Including wiring within the trench,
A top surface of the plug conductive film and at least a portion of a side wall of the plug conductive film disposed in the trench are in contact with the wiring,
A semiconductor device wherein an upper surface of the insulating liner is exposed by a bottom surface of the second sub-trench. 제 1항에 있어서,
상기 트렌치는, 상기 제2 서브 트렌치의 하부에 배치되고, 상기 제2 폭보다 작은 제3 폭을 갖는 제3 서브 트렌치를 더 포함하고,
상기 플러그 도전막은 상기 제3 서브 트렌치의 바닥면을 관통하고,
상기 비아는, 상기 플러그 도전막과 상기 절연 라이너 사이의 배리어 도전막을 더 포함하고,
상기 배리어 도전막의 상면은 상기 제3 서브 트렌치의 바닥면에 의해 노출되는 반도체 장치.According to clause 1,
The trench further includes a third sub-trench disposed below the second sub-trench and having a third width smaller than the second width,
The plug conductive film penetrates the bottom surface of the third sub-trench,
The via further includes a barrier conductive film between the plug conductive film and the insulating liner,
A semiconductor device wherein the upper surface of the barrier conductive film is exposed by the bottom surface of the third sub-trench. 제 2항에 있어서,
상기 배리어 도전막의 상면은 상기 배선과 접촉하는 반도체 장치.According to clause 2,
A semiconductor device wherein the upper surface of the barrier conductive film is in contact with the wiring. 제 2항에 있어서,
상기 배리어 도전막과 상기 배선 사이의 보이드를 더 포함하는 반도체 장치.According to clause 2,
A semiconductor device further comprising a void between the barrier conductive film and the wiring. 제 1항에 있어서,
상기 플러그 도전막은 제1 부분과 상기 제1 부분의 하부에 배치된 제2 부분을 포함하고,
상기 제1 부분과 상기 제2 부분의 경계에서, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 작고,
상기 제1 부분과 상기 제2 부분의 경계는 상기 제1 서브 트렌치의 바닥면보다 하측에 배치되는 반도체 장치.According to clause 1,
The plug conductive film includes a first part and a second part disposed below the first part,
At the boundary between the first part and the second part, the width of the first part is smaller than the width of the second part,
A semiconductor device wherein a boundary between the first part and the second part is disposed below a bottom surface of the first sub-trench. 제 5항에 있어서,
상기 제1 부분의 그레인의 크기는 상기 제2 부분의 그레인의 크기와 다른 반도체 장치.According to clause 5,
A semiconductor device wherein the grain size of the first portion is different from the grain size of the second portion. 제 5항에 있어서,
상기 제1 부분과 상기 제2 부분은 서로 다른 물질을 포함하는 반도체 장치.According to clause 5,
The first part and the second part include different materials. 제 5항에 있어서,
상기 제1 부분과 상기 제2 부분은 서로 동일한 물질을 포함하는 반도체 장치.According to clause 5,
A semiconductor device wherein the first part and the second part include the same material. 서로 반대되는 제1 면과 제2 면을 포함하는 제1 막;
상기 제1 막의 상기 제2 면과 접촉하는 제3 면 및 상기 제3 면과 반대되는 제4 면을 포함하는 제2 막;
상기 제2 막의 상기 제4 면으로부터 상기 제1 막을 향해 연장되고, 제1 폭을 갖는 제1 부분과,
상기 제1 부분의 하부에 배치되고, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 부분을 포함하는 배선; 및
상기 제1 막의 상기 제1 면으로부터 상기 배선의 바닥면을 관통하도록 연장되어, 최상면 및 측벽의 일부가 상기 배선과 접촉하는 플러그 도전막과,
상기 플러그 도전막과 상기 제1 막 사이에 배치되는 절연 라이너를 포함하는 비아를 포함하는 반도체 장치.a first act comprising opposing first and second sides;
a second film comprising a third surface in contact with the second surface of the first film and a fourth surface opposite to the third surface;
a first portion extending from the fourth side of the second membrane toward the first membrane and having a first width;
a wiring disposed below the first portion and including a second portion having a second width smaller than the first width; and
a plug conductive film extending from the first surface of the first film to penetrate the bottom surface of the wiring, with a top surface and a portion of a side wall contacting the wiring;
A semiconductor device including a via including an insulating liner disposed between the plug conductive layer and the first layer. 서로 반대되는 제1 면 및 제2 면을 포함하는 기판;
상기 기판의 상기 제1 면 상에, 활성 패턴;
상기 활성 패턴과 접촉하는 소오스/드레인 영역;
상기 기판의 상기 제1 면 상에, 상기 제1 방향으로 연장되고, 상기 소오스 드레인 영역과 전기적으로 연결되는 전면 배선 구조체;
상기 소오스/드레인 영역의 측면 상에, 상기 소오스 드레인 영역과 전기적으로 연결되는 관통 컨택 비아;
상기 기판 내, 상기 관통 컨택 비아와 전기적으로 연결되는 매립 배선;
상기 기판의 상기 제2 면 상에, 상기 매립 배선과 전기적으로 연결되는 후면 배선 구조체를 포함하고,
상기 매립 배선은,
상기 기판의 상기 제2 면으로부터 상기 제1 면을 향해 연장되고, 제1 폭을 갖는 제1 부분과,
상기 제1 부분의 하부에 배치되고, 상기 제1 폭보다 작은 제2 폭을 갖는 제2 부분을 포함하고,
상기 관통 컨택 비아는,
상기 제2 부분의 상면을 관통하여 최하면 및 측벽의 일부가 상기 매립 배선과 접촉하는 플러그 도전막과,
상기 플러그 도전막의 측벽을 따라 연장되는 절연 라이너를 포함하는 반도체 장치.A substrate comprising opposing first and second surfaces;
On the first side of the substrate, an active pattern;
Source/drain regions in contact with the active pattern;
a front interconnection structure extending in the first direction on the first side of the substrate and electrically connected to the source and drain regions;
On a side of the source/drain region, a through contact via electrically connected to the source/drain region;
a buried wiring electrically connected to the through contact via within the substrate;
On the second side of the substrate, a rear wiring structure electrically connected to the buried wiring,
The buried wiring is,
a first portion extending from the second side of the substrate toward the first side and having a first width;
a second portion disposed below the first portion and having a second width smaller than the first width;
The through contact via is,
a plug conductive film that penetrates the upper surface of the second portion and has a lowermost surface and a portion of a side wall in contact with the buried wiring;
A semiconductor device comprising an insulating liner extending along a sidewall of the plug conductive film.
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