KR20240045604A - Semiconductor devices - Google Patents

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KR20240045604A KR1020220125119A KR20220125119A KR20240045604A KR 20240045604 A KR20240045604 A KR 20240045604A KR 1020220125119 A KR1020220125119 A KR 1020220125119A KR 20220125119 A KR20220125119 A KR 20220125119A KR 20240045604 A KR20240045604 A KR 20240045604A
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윤창섭
선민철
강재현
김현식
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 소자는, 기판 상의 제1 베이스 활성 영역; 상기 기판 상에서, 상기 제1 베이스 활성 영역과 인접하는 제2 베이스 활성 영역; 상기 제1 베이스 활성 영역 상에서, 수직 방향으로 연장되고, 상기 수직 방향과 교차하는 제1 방향으로 연장되는 단일의 제1 활성 영역; 상기 제2 베이스 활성 영역 상에서, 상기 수직 방향으로 연장되고, 각각 상기 제1 방향으로 연장되는 복수의 제2 활성 영역들; 소자분리 영역; 상기 제1 활성 영역과 교차하며 제2 방향으로 연장되는 제1 게이트 구조물; 상기 복수의 제2 활성 영역들과 교차하며 상기 제2 방향으로 연장되는 제2 게이트 구조물; 상기 제1 활성 영역 상에서 상기 제1 활성 영역과 연결된 제1 소스/드레인 영역; 상기 복수의 제2 활성 영역들 상에서 상기 복수의 제2 활성 영역들과 연결된 제2 소스/드레인 영역; 상기 제1 소스/드레인 영역 상에서 상기 제1 소스/드레인 영역과 전기적으로 연결된 제1 콘택 플러그; 및 상기 제2 소스/드레인 영역 상에서 상기 제2 소스/드레인 영역과 전기적으로 연결된 제2 콘택 플러그를 포함하되, 상기 소자분리 영역은, 상기 제1 베이스 활성 영역 상에 배치되고 상기 제1 활성 영역의 측면 상에 배치되는 제1 소자분리 영역; 상기 제2 베이스 활성 영역 상에 배치되고 상기 복수의 제2 활성 영역들의 측면들 상에 배치되는 제2 소자분리 영역; 및 상기 제1 및 제2 베이스 활성 영역들 사이의 상기 기판 상에 배치되는 제3 소자분리 영역을 포함하고, 상기 제1 콘택 플러그는 상기 제1 소스/드레인 영역과 수직하게 중첩하는 제1 영역 및 상기 제1 소스/드레인 영역과 수직 중첩하지 않고 상기 소자분리 영역과 수직하게 중첩하는 제2 영역을 포함할 수 있다.A semiconductor device according to an embodiment of the present invention includes a first base active region on a substrate; a second base active region adjacent to the first base active region on the substrate; a single first active region on the first base active region, extending in a vertical direction and extending in a first direction intersecting the vertical direction; on the second base active area, a plurality of second active areas extending in the vertical direction, each extending in the first direction; device isolation area; a first gate structure intersecting the first active region and extending in a second direction; a second gate structure intersecting the plurality of second active regions and extending in the second direction; a first source/drain region on the first active region and connected to the first active region; a second source/drain region connected to the plurality of second active regions on the plurality of second active regions; a first contact plug on the first source/drain region and electrically connected to the first source/drain region; and a second contact plug on the second source/drain region and electrically connected to the second source/drain region, wherein the isolation region is disposed on the first base active region and is located on the first active region. a first device isolation region disposed on the side; a second isolation region disposed on the second base active region and on side surfaces of the plurality of second active regions; and a third isolation region disposed on the substrate between the first and second base active regions, wherein the first contact plug has a first region vertically overlapping the first source/drain region, and It may include a second region that does not vertically overlap the first source/drain region but vertically overlaps the isolation region.

Description

반도체 소자{SEMICONDUCTOR DEVICES}Semiconductor devices {SEMICONDUCTOR DEVICES}

본 발명은 반도체 소자에 관한 것이다.The present invention relates to semiconductor devices.

반도체 소자에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 반도체 소자를 개발하기 위한 노력이 진행되고 있다.As the demand for high performance, speed, and/or multi-functionality for semiconductor devices increases, the degree of integration of semiconductor devices is increasing. In manufacturing fine-patterned semiconductor devices in response to the trend of high integration of semiconductor devices, it is required to implement patterns with a fine width or a fine spacing distance. Additionally, in order to overcome limitations in operating characteristics due to size reduction of planar MOSFETs (metal oxide semiconductor FETs), efforts are being made to develop semiconductor devices having a three-dimensional channel.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 소자를 제공하는 것이다.One of the technical tasks to be achieved by the technical idea of the present invention is to provide a semiconductor device with improved electrical characteristics.

예시적인 실시예들에 따른 반도체 소자는, 기판 상의 제1 베이스 활성 영역; 상기 기판 상에서, 상기 제1 베이스 활성 영역과 인접하는 제2 베이스 활성 영역; 상기 제1 베이스 활성 영역 상에서, 수직 방향으로 연장되고, 상기 수직 방향과 교차하는 제1 방향으로 연장되는 단일의 제1 활성 영역; 상기 제2 베이스 활성 영역 상에서, 상기 수직 방향으로 연장되고, 각각 상기 제1 방향으로 연장되는 복수의 제2 활성 영역들; 소자분리 영역; 상기 제1 활성 영역과 교차하며 제2 방향으로 연장되는 제1 게이트 구조물; 상기 복수의 제2 활성 영역들과 교차하며 상기 제2 방향으로 연장되는 제2 게이트 구조물; 상기 제1 활성 영역 상에서 상기 제1 활성 영역과 연결된 제1 소스/드레인 영역; 상기 복수의 제2 활성 영역들 상에서 상기 복수의 제2 활성 영역들과 연결된 제2 소스/드레인 영역; 상기 제1 소스/드레인 영역 상에서 상기 제1 소스/드레인 영역과 전기적으로 연결된 제1 콘택 플러그; 및 상기 제2 소스/드레인 영역 상에서 상기 제2 소스/드레인 영역과 전기적으로 연결된 제2 콘택 플러그를 포함하되, 상기 소자분리 영역은, 상기 제1 베이스 활성 영역 상에 배치되고 상기 제1 활성 영역의 측면 상에 배치되는 제1 소자분리 영역; 상기 제2 베이스 활성 영역 상에 배치되고 상기 복수의 제2 활성 영역들의 측면들 상에 배치되는 제2 소자분리 영역; 및 상기 제1 및 제2 베이스 활성 영역들 사이의 상기 기판 상에 배치되는 제3 소자분리 영역을 포함하고, 상기 제1 콘택 플러그는 상기 제1 소스/드레인 영역과 수직하게 중첩하는 제1 영역 및 상기 제1 소스/드레인 영역과 수직 중첩하지 않고 상기 소자분리 영역과 수직하게 중첩하는 제2 영역을 포함할 수 있다.A semiconductor device according to example embodiments includes a first base active region on a substrate; a second base active region adjacent to the first base active region on the substrate; a single first active region on the first base active region, extending in a vertical direction and extending in a first direction intersecting the vertical direction; on the second base active area, a plurality of second active areas extending in the vertical direction, each extending in the first direction; device isolation area; a first gate structure intersecting the first active region and extending in a second direction; a second gate structure intersecting the plurality of second active regions and extending in the second direction; a first source/drain region on the first active region and connected to the first active region; a second source/drain region connected to the plurality of second active regions on the plurality of second active regions; a first contact plug on the first source/drain region and electrically connected to the first source/drain region; and a second contact plug on the second source/drain region and electrically connected to the second source/drain region, wherein the isolation region is disposed on the first base active region and is located on the first active region. a first device isolation region disposed on the side; a second isolation region disposed on the second base active region and on side surfaces of the plurality of second active regions; and a third isolation region disposed on the substrate between the first and second base active regions, wherein the first contact plug has a first region vertically overlapping the first source/drain region, and It may include a second region that does not vertically overlap the first source/drain region but vertically overlaps the isolation region.

예시적인 실시예들에 따른 반도체 소자는, 기판; 상기 기판 상에서, 수직 방향으로 연장되고, 상기 수직 방향과 수직한 제1 방향으로 연장되는 단일의 제1 활성 영역; 상기 기판 상에서, 상기 수직 방향으로 연장되고, 각각 상기 제1 방향으로 연장되는 복수의 제2 활성 영역들; 상기 제1 및 제2 활성 영역들의 측면들 상의 소자분리 영역; 상기 제1 활성 영역과 교차하며 제2 방향으로 연장되는 제1 게이트 구조물; 상기 복수의 제2 활성 영역들과 교차하며 상기 제2 방향으로 연장되는 제2 게이트 구조물; 상기 제1 활성 영역 상에서 상기 제1 활성 영역과 연결된 제1 소스/드레인 영역; 상기 복수의 제2 활성 영역들 상에서 상기 복수의 제2 활성 영역들과 연결된 제2 소스/드레인 영역; 상기 제1 소스/드레인 영역 상에서 상기 제1 소스/드레인 영역과 전기적으로 연결된 제1 콘택 플러그; 및 상기 제2 소스/드레인 영역 상에서 상기 제2 소스/드레인 영역과 전기적으로 연결된 제2 콘택 플러그를 포함하되, 상기 제1 콘택 플러그는 상기 제1 소스/드레인 영역과 수직하게 중첩하는 제1 영역 및 상기 제1 소스/드레인 영역과 수직 중첩하지 않고 상기 소자분리 영역과 수직하게 중첩하는 제2 영역을 포함하고, 상기 제1 활성 영역의 상부면은 상기 복수의 제2 활성 영역들 중 적어도 하나의 제2 활성 영역의 상부면과 다른 레벨에 배치될 수 있다.A semiconductor device according to example embodiments includes a substrate; a single first active region extending in a vertical direction on the substrate, the first active region extending in a first direction perpendicular to the vertical direction; a plurality of second active regions extending in the vertical direction on the substrate, each extending in the first direction; isolation regions on sides of the first and second active regions; a first gate structure intersecting the first active region and extending in a second direction; a second gate structure intersecting the plurality of second active regions and extending in the second direction; a first source/drain region on the first active region and connected to the first active region; a second source/drain region connected to the plurality of second active regions on the plurality of second active regions; a first contact plug on the first source/drain region and electrically connected to the first source/drain region; and a second contact plug on the second source/drain region electrically connected to the second source/drain region, wherein the first contact plug is a first region vertically overlapping with the first source/drain region, and and a second region that does not vertically overlap the first source/drain region but vertically overlaps the isolation region, and an upper surface of the first active region is at least one region among the plurality of second active regions. 2 Can be placed at a different level from the upper surface of the active area.

실시 예들에 따르면, 단일의 제1 활성 영역, 및 제1 활성 영역과 인접하는 복수의 제2 활성 영역들을 포함하는 반도체 소자를 제공할 수 있다. 단일의 제1 활성 영역 상의 단일의 제1 소스/드레인 영역과 연결되고, 제1 소스/드레인 영역과 수직 중첩하지 않고 소자분리 영역과 수직하게 중첩하는 영역을 포함하는 제1 콘택 플러그를 제공함으로써 전기적 특성 및 신뢰성이 향상된 반도체 소자가 제공될 수 있다.According to embodiments, a semiconductor device may be provided including a single first active region and a plurality of second active regions adjacent to the first active region. By providing a first contact plug connected to a single first source/drain region on a single first active region and including a region that does not vertically overlap the first source/drain region but vertically overlaps the isolation region, electrical A semiconductor device with improved characteristics and reliability can be provided.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.The various and beneficial advantages and effects of the present invention are not limited to the above-described content, and may be more easily understood through description of specific embodiments of the present invention.

도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 5a는 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 5b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 6a는 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 6b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 7a 내지 도 12는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.1 is a plan view illustrating a semiconductor device according to example embodiments.
2A to 2C are cross-sectional views showing semiconductor devices according to example embodiments.
3 is a cross-sectional view illustrating a semiconductor device according to example embodiments.
4A to 4C are cross-sectional views showing semiconductor devices according to example embodiments.
FIG. 5A is a plan view illustrating a semiconductor device according to example embodiments.
FIG. 5B is a cross-sectional view illustrating a semiconductor device according to example embodiments.
FIG. 6A is a plan view illustrating a semiconductor device according to example embodiments.
6B is a cross-sectional view illustrating a semiconductor device according to example embodiments.
7A to 12 are cross-sectional views shown in process order to explain a method of manufacturing a semiconductor device according to example embodiments.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the attached drawings.

도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다. 도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.1 is a plan view illustrating a semiconductor device according to example embodiments. 2A to 2C are cross-sectional views showing semiconductor devices according to example embodiments.

도 2a 내지 도 2c는 각각 도 1의 반도체 소자를 절단선 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'을 따라서 절단한 단면들을 도시한다.FIGS. 2A to 2C show cross-sections of the semiconductor device of FIG. 1 along cutting lines I-I', II-II', and III-III', respectively.

설명의 편의를 위하여, 도 1에서는 반도체 소자의 주요 구성요소들만을 도시하였다.For convenience of explanation, Figure 1 shows only the main components of the semiconductor device.

도 1 내지 도 2c를 참조하면, 반도체 소자(100)는, 기판(101), 기판(101) 상의 제1 베이스 활성 영역(103A), 기판(101) 상에서 제1 베이스 활성 영역(103A)과 인접하는 제1 베이스 활성 영역(103B), 단일의 제1 활성 영역(105A) 및 복수의 제2 활성 영역들(105B)을 포함하는 활성 영역들(105), 소자 분리 영역(110), 제1 활성 영역(105A)과 교차하며 제2 방향(y)으로 연장되는 제1 게이트 구조물(160A) 및 복수의 제2 활성 영역들(105B)과 교차하며 제2 방향(y)으로 연장되는 제2 게이트 구조물(160B)을 포함하는 게이트 구조물(160), 게이트 구조물(160)의 적어도 일측에서 활성 영역들(105) 상에 배치되는 소스/드레인 영역들(150), 및 소스/드레인 영역들(150)에 연결되는 콘택 플러그들(180)을 포함할 수 있다. 반도체 소자(100)는, 층간 절연층(190), 게이트 분리 패턴(195), 및 매립 절연층(200)을 더 포함할 수 있다. 게이트 구조물(160)은 게이트 유전층(162), 게이트 스페이서층(164), 게이트 전극(165), 및 게이트 캡핑층(166)을 포함할 수 있다.1 to 2C, the semiconductor device 100 includes a substrate 101, a first base active region 103A on the substrate 101, and an adjacent first base active region 103A on the substrate 101. a first base active region 103B, active regions 105 including a single first active region 105A and a plurality of second active regions 105B, a device isolation region 110, and a first active region A first gate structure 160A that intersects the region 105A and extends in the second direction (y) and a second gate structure that intersects the plurality of second active regions 105B and extends in the second direction (y) Gate structure 160 including (160B), source/drain regions 150 disposed on the active regions 105 on at least one side of the gate structure 160, and source/drain regions 150 It may include connected contact plugs 180. The semiconductor device 100 may further include an interlayer insulating layer 190, a gate isolation pattern 195, and a buried insulating layer 200. Gate structure 160 may include a gate dielectric layer 162, a gate spacer layer 164, a gate electrode 165, and a gate capping layer 166.

반도체 소자(100)에서는, 활성 영역들(105)은 기판(101)의 상면으로부터 돌출되어 핀(fin) 구조로 형성될 수 있다. 예시적인 실시예에 따르면, 활성 영역들(105) 각각은 PMOSFET 영역 또는 NMOSFET 영역일 수 있다.In the semiconductor device 100, the active regions 105 may protrude from the top surface of the substrate 101 and may be formed into a fin structure. According to an example embodiment, each of the active regions 105 may be a PMOSFET region or an NMOSFET region.

반도체 소자(100)는 제1 활성 영역(105A), 제1 소스/드레인 영역(150A), 및 제1 게이트 구조물(160A)이 배치되는 제1 트랜지스터 영역(TR1) 및 제2 활성 영역(105B), 제2 소스/드레인 영역들(150B), 및 제2 게이트 구조물(160B)이 배치되는 제2 트랜지스터 영역들(TR2)을 포함할 수 있다. 제1 및 제2 트랜지스터 영역들(TR1, TR2) 중 어느 하나는 NMOS 트랜지스터 영역일 수 있고, 나머지 하나는 PMOS 트랜지스터 영역일 수 있다.The semiconductor device 100 includes a first transistor region TR1 and a second active region 105B in which the first active region 105A, the first source/drain region 150A, and the first gate structure 160A are disposed. , second source/drain regions 150B, and second transistor regions TR2 where the second gate structure 160B is disposed. One of the first and second transistor areas TR1 and TR2 may be an NMOS transistor area, and the other may be a PMOS transistor area.

기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.The substrate 101 may have an upper surface extending in the x and y directions. The substrate 101 may include a semiconductor material, such as a group IV semiconductor, a group III-V compound semiconductor, or a group II-VI compound semiconductor. For example, Group IV semiconductors may include silicon, germanium, or silicon-germanium. The substrate 101 may be provided as a bulk wafer, an epitaxial layer, a silicon on insulator (SOI) layer, or a semiconductor on insulator (SeOI) layer.

예시적인 실시예에 따르면, 기판(101)은 제1 베이스 활성 영역(103A), 및 제2 베이스 활성 영역(103B)을 포함할 수 있다. 제1 베이스 활성 영역(103A) 및 제2 베이스 활성 영역(103B) 상에서 기판(101)의 상면으로부터 활성 영역들(105)이 돌출되어 배치될 수 있다.According to an exemplary embodiment, the substrate 101 may include a first base active region 103A and a second base active region 103B. Active regions 105 may be disposed to protrude from the upper surface of the substrate 101 on the first base active region 103A and the second base active region 103B.

활성 영역들(105)은 제1 베이스 활성 영역(103A) 상에서, 수직 방향(z)으로 연장되고, 수직 방향(z)과 제1 방향(x)으로 연장되는 단일의 제1 활성 영역(105A), 및 제2 베이스 활성 영역(103B) 상에서, 수직 방향(z)으로 연장되고, 각각 제1 방향(x)으로 연장되는 복수의 제2 활성 영역들(105B)을 포함할 수 있다. 활성 영역들(105)은 기판(101) 내에서 소자분리 영역(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 영역들(105)은 기판(101)으로부터 돌출된 구조를 가질 수 있다. 활성 영역들(105)의 상단은 소자분리 영역(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 영역들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜 층을 포함할 수도 있다. 다만, 게이트 구조물(160)의 양측에서는 기판(101) 상의 활성 영역들(105)이 일부 리세스되며, 리세스된 활성 영역들(105) 상에 소스/드레인 영역(150)이 배치될 수 있다. 활성 영역들(105)은 불순물들을 포함하거나 불순물들을 포함하는 도핑 영역들을 포함할 수 있다. 제1 활성 영역(105A) 및 제2 활성 영역들(105B)은 서로 다른 도전형을 가질 수 있다. 제1 활성 영역(105A)이 제1 도전형을 갖는 경우에, 제2 활성 영역들(105B)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 상기 제1 도전형은 P형의 도전형일 수 있고, 상기 제2 도전형은 N형의 도전형일 수 있다.The active regions 105 extend in the vertical direction (z) on the first base active region 103A, and include a single first active region 105A extending in the vertical direction (z) and the first direction (x). , and may include a plurality of second active regions 105B extending in the vertical direction (z) and each extending in the first direction (x) on the second base active region 103B. The active regions 105 are defined by the isolation region 110 within the substrate 101 and may be arranged to extend in a first direction, for example, the x-direction. The active regions 105 may have a structure that protrudes from the substrate 101 . The tops of the active regions 105 may be arranged to protrude from the top surface of the isolation region 110 at a predetermined height. The active regions 105 may be comprised of a portion of the substrate 101 or may include an epitaxial layer grown from the substrate 101 . However, on both sides of the gate structure 160, the active regions 105 on the substrate 101 are partially recessed, and source/drain regions 150 may be disposed on the recessed active regions 105. . The active regions 105 may include impurities or doped regions containing impurities. The first active region 105A and the second active regions 105B may have different conductivity types. When the first active region 105A has a first conductivity type, the second active regions 105B may have a second conductivity type different from the first conductivity type. The first conductivity type may be a P-type conductivity type, and the second conductivity type may be an N-type conductivity type.

예시적인 실시예들에 따르면, 제2 방향(y)을 따른 단면에서, 제1 활성 영역(105A)의 최상부는 복수의 제2 활성 영역들(105B) 중 적어도 하나의 제2 활성 영역(105B)의 최상부 보다 높은 레벨에 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 활성 영역(105A)의 최상부는 복수의 제2 활성 영역들(105B)의 최상부와 실질적으로 동일한 레벨에 위치할 수 있다.According to example embodiments, in a cross-section along the second direction (y), the top of the first active region 105A is at least one second active region 105B among the plurality of second active regions 105B. It can be located at a level higher than the top of . However, the present invention is not limited to this, and the top of the first active area 105A may be located at substantially the same level as the top of the plurality of second active areas 105B.

소자분리 영역(110)은 기판(101)에서 활성 영역들(105)을 정의할 수 있다. 소자분리 영역(110)은 제1 베이스 활성 영역(103A) 상에 배치되고 제1 활성 영역(105A)의 측면 상에 배치되는 제1 소자분리 영역(110A), 제2 베이스 활성 영역(103B) 상에 배치되고 복수의 제2 활성 영역들(105B)의 측면들 상에 배치되는 제2 소자분리 영역(110B), 및 제1 및 제2 베이스 활성 영역들(103A, 103B) 사이의 기판(101)상에 배치되는 제3 소자분리 영역(110C)을 포함할 수 있다.The device isolation region 110 may define active regions 105 in the substrate 101 . The isolation region 110 is disposed on the first base active region 103A, the first isolation region 110A disposed on the side of the first active region 105A, and the second base active region 103B. a second isolation region 110B disposed on the side surfaces of the plurality of second active regions 105B, and a substrate 101 between the first and second base active regions 103A and 103B. It may include a third device isolation region 110C disposed on the device.

소자분리 영역(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 제3 소자분리 영역(110C)은 기판(101)의 하부로 단차를 가지며 더욱 깊게 연장되는 영역을 더 포함할 수도 있다. 예를 들어, 제3 소자분리 영역(110C)의 최하부는 제1 및 제2 소자분리 영역(110A, 110B)의 최하부 보다 낮은 레벨에 배치될 수 있다. 제3 소자분리 영역(110C)은 제1 및 제2 소자분리 영역(110A, 110B)이 형성된 후 형성되므로, 제3 소자분리 영역(110C)은 제1 및 제2 소자분리 영역(110A, 110B)의 적어도 일부를 관통할 수 있다. 소자분리 영역(110)은 활성 영역들(105)의 상부를 일부 노출시킬 수 있다. 실시예들에 따라, 소자분리 영역(110)은 활성 영역들(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있다. 소자분리 영역(110)은 절연 물질로 이루어질 수 있다. 소자분리 영역(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.The device isolation region 110 may be formed by, for example, a shallow trench isolation (STI) process. Depending on embodiments, the third device isolation region 110C may further include a region extending deeper and having a step toward the lower part of the substrate 101. For example, the bottom of the third device isolation region 110C may be disposed at a lower level than the bottom of the first and second device isolation regions 110A and 110B. Since the third device isolation region 110C is formed after the first and second device isolation regions 110A and 110B are formed, the third device isolation region 110C is formed after the first and second device isolation regions 110A and 110B. can penetrate at least part of the The device isolation region 110 may partially expose the upper portion of the active regions 105 . Depending on embodiments, the isolation region 110 may have a curved top surface with a higher level as it is adjacent to the active regions 105 . The device isolation region 110 may be made of an insulating material. The device isolation region 110 may be, for example, oxide, nitride, or a combination thereof.

게이트 구조물(160)은 활성 영역(105) 상부에서 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160)과 교차되는 활성 영역들(105)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 게이트 구조물(160)은 제1 및 제2 게이트 구조물(160A, 160B)을 포함할 수 있다. 제1 및 제2 게이트 구조물(160A, 160B) 각각은 게이트 전극(165), 게이트 전극(165)과 활성 영역들(105) 사이의 게이트 유전층(162), 및 게이트 전극(165)의 측면들 상의 게이트 스페이서층들(164), 및 게이트 전극(165)의 상면 상의 게이트 캡핑층(166)을 포함할 수 있다.The gate structure 160 may be arranged to extend from the upper part of the active region 105 in one direction, for example, the y direction. Channel regions of transistors may be formed in the active regions 105 that intersect the gate structure 160. Gate structure 160 may include first and second gate structures 160A and 160B. The first and second gate structures 160A, 160B each have a gate electrode 165, a gate dielectric layer 162 between the gate electrode 165 and the active regions 105, and a gate electrode 165 on the sides of the gate electrode 165. It may include gate spacer layers 164 and a gate capping layer 166 on the top surface of the gate electrode 165.

게이트 유전층(162)은 활성 영역들(105) 각각과 게이트 전극(165) 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(162)은 게이트 전극(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(162)은 게이트 전극(165)과 게이트 스페이서층(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constanct)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 실시예들에 따라, 게이트 유전층(162)은 다중층으로 이루어질 수 있다.The gate dielectric layer 162 may be disposed between each of the active regions 105 and the gate electrode 165, and may be disposed to cover at least a portion of the surfaces of the gate electrode 165. For example, the gate dielectric layer 162 may be arranged to surround all surfaces of the gate electrode 165 except the top surface. The gate dielectric layer 162 may extend between the gate electrode 165 and the gate spacer layer 164, but is not limited thereto. The gate dielectric layer 162 may include oxide, nitride, or a high-k material. The high dielectric constant material may refer to a dielectric material having a higher dielectric constant than a silicon oxide film (SiO 2 ). The high dielectric constant material may refer to a dielectric material having a higher dielectric constant than a silicon oxide film (SiO 2 ). The high dielectric constant material is, for example, aluminum oxide (Al 2 O 3 ), tantalum oxide (Ta 2 O 3 ), titanium oxide (TiO 2 ), yttrium oxide (Y 2 O 3 ), and zirconium oxide (ZrO 2 ). , zirconium silicon oxide ( ZrSi ​ ​ ​ (LaHf x O y ), hafnium aluminum oxide (HfAl x O y ), and praseodymium oxide (Pr 2 O 3 ). Depending on embodiments, the gate dielectric layer 162 may be made of multiple layers.

게이트 전극(165)은 활성 영역들(105)의 상부에서 제2 방향(y)으로 연장되어 배치될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있다. 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. The gate electrode 165 may be disposed to extend from the top of the active regions 105 in the second direction (y). The gate electrode 165 may include a conductive material. For example, a metal nitride such as titanium nitride (TiN), tantalum nitride (TaN), or tungsten nitride (WN), and/or a metal material such as aluminum (Al), tungsten (W), or molybdenum (Mo), or It may include a semiconductor material such as doped polysilicon.

게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 스페이서층들(164)은 게이트 전극(165)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(164)은 소스/드레인 영역(150)과 게이트 전극(165)을 절연시킬 수 있다. 게이트 스페이서층들(164)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(164)은 산화물, 질화물, 산질화물 및 저유전체(low-k dielectric) 중 적어도 하나를 포함할 수 있다.The gate electrode 165 may be composed of two or more multiple layers. Gate spacer layers 164 may be disposed on both sides of the gate electrode 165. Gate spacer layers 164 may insulate the source/drain region 150 and the gate electrode 165. The gate spacer layers 164 may have a multi-layer structure depending on embodiments. The gate spacer layers 164 may include at least one of oxide, nitride, oxynitride, and low-k dielectric.

게이트 캡핑층(166)은 게이트 전극(165)의 상부에 배치될 수 있다. 게이트 캡핑층(166)은 게이트 전극(165)의 상면을 따라 제2 방향, 예를 들어 y방향으로 연장되도록 배치될 수 있다. 게이트 캡핑층(166)의 측면들은 게이트 스페이서층들(164)에 의해 둘러싸일 수 있다. 게이트 캡핑층(166)의 상면은 게이트 스페이서층들(164)의 상면과 실질적으로 공면을 이룰 수 있으나, 이에 한정되지는 않는다. 게이트 캡핑층(166)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 구체적으로, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.The gate capping layer 166 may be disposed on top of the gate electrode 165. The gate capping layer 166 may be arranged to extend along the top surface of the gate electrode 165 in a second direction, for example, the y-direction. Sides of the gate capping layer 166 may be surrounded by gate spacer layers 164. The top surface of the gate capping layer 166 may be substantially coplanar with the top surface of the gate spacer layers 164, but is not limited thereto. The gate capping layer 166 may be made of oxide, nitride, and oxynitride, and may specifically include at least one of SiO, SiN, SiCN, SiOC, SiON, and SiOCN.

소스/드레인 영역들(150)은 활성 영역들(105) 상에 배치될 수 있다. 소스/드레인 영역들(150)은 제1 활성 영역(105A) 상에서 제1 활성 영역(105A)과 연결되는 제1 소스/드레인 영역(150A), 및 복수의 제2 활성 영역들(105B) 상에서 복수의 제2 활성 영역들(105B)과 연결되는 제2 소스/드레인 영역(150B)을 포함할 수 있다.Source/drain regions 150 may be disposed on the active regions 105 . The source/drain regions 150 include a first source/drain region 150A connected to the first active region 105A, and a plurality of second active regions 105B. may include a second source/drain region 150B connected to the second active regions 105B.

소스/드레인 영역들(150)은 트랜지스터의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역(150)은 활성 영역(105)의 상부를 일부 리세스하여 배치될 수 있으나, 실시예들에서 리세스 여부 및 리세스 깊이는 다양하게 변경될 수 있다. 소스/드레인 영역들(150)은 복수의 에피택셜층들을 포함할 수 있으나, 이에 한정되는 것은 아니다. 소스/드레인 영역들(150)은 실리콘(Si) 및/또는 게르마늄(SiGe)을 포함하는 반도체층일 수 있다. 소스/드레인 영역들(150)은 서로 다른 종류 및/또는 농도의 불순물들을 포함할 수 있다. 예를 들어, 소스/드레인 영역들(150)은 n형으로 도핑된 실리콘(Si) 및/또는 p형으로 도핑된 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(150)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다. 소스/드레인 영역들(150)은 y 방향을 따른 단면이 원형, 타원형, 오각형, 육각형 또는 이와 유사한 형상을 가질 수 있다. 다만, 실시예들에서, 소스/드레인 영역들(150)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형 및 직사각형 중 어느 하나의 형상을 가질 수 있다.The source/drain regions 150 may serve as a source region or drain region of a transistor. The source/drain region 150 may be disposed by partially recessing the upper part of the active region 105, but whether or not the source/drain region 150 is recessed and the depth of the recess may vary in various embodiments. The source/drain regions 150 may include a plurality of epitaxial layers, but are not limited thereto. The source/drain regions 150 may be a semiconductor layer containing silicon (Si) and/or germanium (SiGe). The source/drain regions 150 may include impurities of different types and/or concentrations. For example, the source/drain regions 150 may include n-type doped silicon (Si) and/or p-type doped silicon germanium (SiGe). In example embodiments, the source/drain regions 150 may include a plurality of regions containing different concentrations of elements and/or doping elements. The source/drain regions 150 may have a circular, oval, pentagonal, hexagonal, or similar cross-sectional shape along the y-direction. However, in embodiments, the source/drain regions 150 may have various shapes, for example, any one of polygonal, circular, and rectangular shapes.

예시적인 실시예에 따르면, 제2 소스/드레인 영역들(150B)은 y 방향을 따라 인접하는 두 개 이상의 제2 활성 영역들(105B) 상에서 서로 연결되거나 또는 합쳐져서(merged), 각각 하나의 제2 소스/드레인 영역(150B)을 이룰 수도 있다.According to an exemplary embodiment, the second source/drain regions 150B are connected to each other or merged on two or more second active regions 105B adjacent along the y direction, each forming one second active region 105B. It may form a source/drain area 150B.

콘택 플러그들(180)은 제1 소스/드레인 영역(180A) 상에서 제1 소스/드레인 영역(180A)과 전기적으로 연결되는 제1 콘택 플러그(180A), 및 제2 소스/드레인 영역(150B) 상에서 제2 소스/드레인 영역(150B)과 전기적으로 연결되는 제2 콘택 플러그(180B)를 포함할 수 있다.The contact plugs 180 are electrically connected to the first source/drain region 180A on the first source/drain region 180A, and on the second source/drain region 150B. It may include a second contact plug 180B that is electrically connected to the second source/drain region 150B.

제1 콘택 플러그(180A)는 제1 소스/드레인 영역(150A)과 수직하게 중첩하는 제1 영역(180Aa) 및 제1 소스/드레인 영역(180A)과 수직 중첩하지 않고 소자분리 영역(110)과 수직하게 중첩하는 제2 영역(180Ab)을 포함할 수 있다. 예시적인 실시예에 따르면, 제1 콘택 플러그(180A)에서, 제2 영역(180Ab)의 최하부는 제1 영역(180Aa)의 최하부 보다 높은 레벨에 위치할 수 있다. The first contact plug 180A has a first region 180Aa that vertically overlaps the first source/drain region 150A and an isolation region 110 that does not vertically overlap the first source/drain region 180A. It may include a second area 180Ab that overlaps vertically. According to an exemplary embodiment, in the first contact plug 180A, the lowermost part of the second area 180Ab may be located at a higher level than the lowermost part of the first area 180Aa.

제1 콘택 플러그(180A)는 제2 영역(180Ab) 상에 확장부(180Ae)를 포함할 수 있다. 예시적인 실시예에 따르면, 확장부(180Ae)는 제1 소스/드레인 영역(150A)의 제2 방향(y)을 따른 최대 폭이 위치하는 레벨 보다 낮은 레벨까지 연장될 수 있다. 구체적으로, 확장부(180Ae)의 최하부는 제1 활성 영역(150A)의 최상부 보다 낮은 레벨에 위치할 수 있다.The first contact plug 180A may include an extension 180Ae on the second area 180Ab. According to an exemplary embodiment, the expansion portion 180Ae may extend to a level lower than the level at which the maximum width of the first source/drain region 150A along the second direction (y) is located. Specifically, the bottom of the extension 180Ae may be located at a lower level than the top of the first active area 150A.

제1 콘택 플러그(180A)는 리세스된 영역을 포함할 수 있다. 도 2c에서와 같이, 제2 방향(y)을 따른 단면에서, 제1 콘택 플러그(180A)의 최하부는 제2 콘택 플러그(180B)의 최하부 보다 낮은 레벨에 위치할 수 있다. 예시적인 실시예에 따르면, 제2 방향(y)을 따른 단면에서, 제1 콘택 플러그(180A)의 적어도 일부는 제1 소스/드레인 영역(150A)의 최상부 보다 낮은 레벨까지 연장될 수 있다. 예시적인 실시예에 따르면, 확장부(180Ae)의 최하부는 제1 활성 영역(105A)의 최상부 보다 낮은 레벨에 위치할 수 있으나, 이에 한정되지 않는다. The first contact plug 180A may include a recessed area. As shown in FIG. 2C , in a cross section along the second direction (y), the lowermost part of the first contact plug 180A may be located at a lower level than the lowermost part of the second contact plug 180B. According to an example embodiment, in a cross section along the second direction y, at least a portion of the first contact plug 180A may extend to a level lower than the top of the first source/drain region 150A. According to an exemplary embodiment, the lowermost part of the extension 180Ae may be located at a lower level than the uppermost part of the first active area 105A, but the present invention is not limited thereto.

제1 콘택 플러그(180A)는 제1 부분(180A_1)과 제1 콘택 플러그(180A)의 상부의 일부가 리세스 된 제2 부분(180A_2)을 포함할 수 있다. 구체적으로, 제1 부분(180A_1)은 마스크 패턴에 의해 커버되어 제1 콘택 플러그(180A)의 리세스 공정에서 높이가 감소되지 않은 부분이고, 제2 부분(180A_2)은 리세스 공정에서 식각 분위기에 노출되어 높이가 감소된 부분에 해당할 수 있다. 이로 인해, 제2 부분(180A_2)의 상면이 제1 부분(180A_1)의 상면보다 낮은 레벨에 위치할 수 있다. The first contact plug 180A may include a first part 180A_1 and a second part 180A_2 in which a portion of the upper part of the first contact plug 180A is recessed. Specifically, the first part 180A_1 is covered by a mask pattern and is a part whose height is not reduced during the recess process of the first contact plug 180A, and the second part 180A_2 is exposed to an etching atmosphere during the recess process. It may correspond to a part whose height has been reduced due to exposure. Because of this, the top surface of the second part 180A_2 may be located at a lower level than the top surface of the first part 180A_1.

콘택 플러그들(180)은 층간 절연층(190)의 적어도 일부를 관통하여 소스/드레인 영역들(150)과 접촉할 수 있으며, 소스/드레인 영역들(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그들(180)은 소스/드레인 영역들(150) 상에 배치될 수 있으며, 실시예들에 따라, 소스/드레인 영역들(150)보다 y 방향을 따라 긴 길이를 갖도록 배치될 수도 있다. 콘택 플러그들(180)은 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그들(180)은 소스/드레인 영역들(150)을 소정 깊이로 리세스하도록 배치될 수 있다.The contact plugs 180 may penetrate at least a portion of the interlayer insulating layer 190 and contact the source/drain regions 150, and may apply an electrical signal to the source/drain regions 150. . The contact plugs 180 may be disposed on the source/drain regions 150 and, depending on embodiments, may be disposed to have a longer length along the y-direction than the source/drain regions 150 . The contact plugs 180 may have inclined side surfaces in which the width of the lower part is narrower than the width of the upper part depending on the aspect ratio, but the contact plugs 180 are not limited thereto. The contact plugs 180 may be arranged to recess the source/drain regions 150 to a predetermined depth.

제1 및 제2 콘택 플러그들(180A, 180B)은 하단에 위치하는 제1 및 제2 금속-반도체 화합물층(182A, 182B), 측벽들을 따라 배치되는 제1 및 제2 배리어층(184A, 184B), 및 제1 및 제2 플러그 도전층(186A, 186B)을 포함할 수 있다. 제1 및 제2 금속-반도체 화합물층(182A, 182B)은 예를 들어, 금속 실리사이드층일 수 있다. 제1 및 제2 배리어층(184A, 184B)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다. 제1 및 제2 플러그 도전층(186A, 186B)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 및 제2 콘택 플러그들(180A, 180B)은 소스/드레인 영역들(150) 중 적어도 일부를 관통하도록 배치될 수 있다. 예시적인 실시예들에서, 제1 및 제2 콘택 플러그들(180A, 180B)을 구성하는 도전층의 개수 및 배치 형태는 다양하게 변경될 수 있다. 또한, 게이트 전극(165) 상에도 콘택 플러그와 같은 배선 구조물이 더 배치될 수 있으며, 제1 및 제2 콘택 플러그들(180A, 180B) 상에는 제1 및 제2 콘택 플러그들(180A, 180B)과 연결되는 배선 구조물이 더 배치될 수 있다.The first and second contact plugs 180A and 180B include first and second metal-semiconductor compound layers 182A and 182B located at the bottom, and first and second barrier layers 184A and 184B disposed along the sidewalls. , and first and second plug conductive layers 186A and 186B. The first and second metal-semiconductor compound layers 182A and 182B may be, for example, metal silicide layers. The first and second barrier layers 184A and 184B may include, for example, a metal nitride such as titanium nitride (TiN), tantalum nitride (TaN), or tungsten nitride (WN). The first and second plug conductive layers 186A and 186B may include a metal material such as aluminum (Al), tungsten (W), or molybdenum (Mo). In example embodiments, the first and second contact plugs 180A and 180B may be disposed to penetrate at least a portion of the source/drain regions 150 . In example embodiments, the number and arrangement of conductive layers constituting the first and second contact plugs 180A and 180B may vary. Additionally, a wiring structure such as a contact plug may be further disposed on the gate electrode 165, and first and second contact plugs 180A and 180B may be formed on the first and second contact plugs 180A and 180B. Additional connected wiring structures may be arranged.

층간 절연층(190)은 소스/드레인 영역들(150), 게이트 구조물(160) 및 소자분리 영역(110)을 덮도록 배치될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물, 산질화물 및 저유전체(low-k dielectric) 중 적어도 하나를 포함할 수 있다.The interlayer insulating layer 190 may be disposed to cover the source/drain regions 150, the gate structure 160, and the isolation region 110. The interlayer insulating layer 190 may include, for example, at least one of oxide, nitride, oxynitride, and low-k dielectric.

게이트 분리 패턴(195)은 활성 영역들(105) 사이의 소자분리 영역(110) 상에 배치될 수 있다. 게이트 분리 패턴(195)은 제1 게이트 구조물(160A)의 끝 부분과 제2 게이트 구조물(160B)의 끝 부분 사이에 배치되어, 제1 및 제2 게이트 구조물들(160A, 160B)을 서로 이격시킬 수 있다. 예시적인 실시예에서, 게이트 분리 패턴(195)은 평면에서 x 방향으로 연장하는 라인 모양일 수 있으나, 이에 한정되지 않는다. 게이트 분리 패턴(195)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 또는 질화물 계열의 물질 중 적어도 하나를 포함할 수 있다. 게이트 분리 패턴(195)은 게이트 스페이서층들(164)과 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. The gate isolation pattern 195 may be disposed on the isolation region 110 between the active regions 105 . The gate separation pattern 195 is disposed between the end of the first gate structure 160A and the end of the second gate structure 160B to space the first and second gate structures 160A and 160B from each other. You can. In an exemplary embodiment, the gate isolation pattern 195 may have a line shape extending in the x-direction in a plane, but is not limited thereto. The gate isolation pattern 195 may include at least one of silicon nitride, silicon oxide, silicon oxynitride, or nitride-based material. The gate isolation pattern 195 may include the same material as the gate spacer layers 164, but is not limited thereto.

매립 절연층(200) 제1 콘택 플러그(180A)의 적어도 일부를 덮도록 배치될 수 있다. 매립 절연층(200)은 제1 콘택 플러그(180A)의 제2 부분(180A_2) 상에 배치될 수 있다. 매립 절연층(200)은 층간 절연층(190)과 실질적으로 동일한 물질일 수 있다.The buried insulating layer 200 may be disposed to cover at least a portion of the first contact plug 180A. The buried insulating layer 200 may be disposed on the second portion 180A_2 of the first contact plug 180A. The buried insulating layer 200 may be made of substantially the same material as the interlayer insulating layer 190.

이하의 실시예들에 대한 설명에서, 도 1 내지 도 2c를 참조하여 상술한 설명과 중복되는 설명은 생략한다.In the description of the following embodiments, descriptions that overlap with those described above with reference to FIGS. 1 to 2C will be omitted.

도 3은 예시적인 실시예들에 따른 반도체 소자(100a)를 도시하는 단면도이다. 도 3은 도 1의 반도체 소자(100)를 변형한 실시예를 절단선 Ⅲ-Ⅲ'을 따라서 절단한 단면을 도시한다.FIG. 3 is a cross-sectional view illustrating a semiconductor device 100a according to example embodiments. FIG. 3 shows a cross section of a modified example of the semiconductor device 100 of FIG. 1 along the cutting line III-III'.

제1 활성 영역(105A)의 상부면은 복수의 제2 활성 영역들(105B) 중 적어도 하나의 제2 활성 영역(105B)의 상부면과 다른 레벨에 배치될 수 있다. 예시적인 실시예들에 따르면, 제2 방향(y)을 따른 단면에서, 제1 활성 영역(105A)의 최상부는 복수의 제2 활성 영역들(105B) 중 적어도 하나의 제2 활성 영역(105B)의 최상부와 동일하거나 낮은 레벨에 위치할 수 있다. 다만, 이에 한정되지 않는다.The top surface of the first active area 105A may be disposed at a different level from the top surface of at least one second active area 105B among the plurality of second active areas 105B. According to example embodiments, in a cross-section along the second direction (y), the top of the first active region 105A is at least one second active region 105B among the plurality of second active regions 105B. It can be located at the same or lower level as the top of . However, it is not limited to this.

도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 소자(100b)를 도시하는 단면도이다. 도 4a 내지 도 4c는 각각 도 1의 반도체 소자(100)를 변형한 실시예를 절단선 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'을 따라서 절단한 단면들을 도시한다.4A to 4C are cross-sectional views showing a semiconductor device 100b according to example embodiments. FIGS. 4A to 4C each show cross sections of modified embodiments of the semiconductor device 100 of FIG. 1 along cutting lines I-I', II-II', and III-III'.

도 4a 내지 도 4c를 참조하면, 도 2a 내지 도 2c의 반도체 소자(100)에서 채널 구조물(140)을 더 포함할 수 있다.Referring to FIGS. 4A to 4C , the semiconductor device 100 of FIGS. 2A to 2C may further include a channel structure 140 .

채널 구조물(140)은 활성 영역들(105) 상에서 활성 영역들(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있다. 이에 따르면, 활성 영역들(105)이 핀(fin) 구조를 갖고, 게이트 전극(165)이 활성 영역들(105)과 최하부 채널층(141)의 사이, 복수의 채널층들(141, 142, 143)의 사이, 및 최상부 채널층(143)의 상부에 배치될 수 있다. 이에 따라, 반도체 소자(100)는 복수의 채널층들(141, 142, 143), 소스/드레인 영역들(150), 및 게이트 구조물들(160)에 의한 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터인 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터일 수 있다.The channel structure 140 is a plurality of first to second channel layers arranged to be spaced apart from each other in a direction perpendicular to the upper surface of the active regions 105, for example, the z-direction, on the active regions 105. It may include three channel layers (141, 142, and 143). According to this, the active regions 105 have a fin structure, and the gate electrode 165 is formed between the active regions 105 and the lowermost channel layer 141 and a plurality of channel layers 141, 142, 143) and may be disposed on top of the uppermost channel layer 143. Accordingly, the semiconductor device 100 is gate-all-around by a plurality of channel layers 141, 142, and 143, source/drain regions 150, and gate structures 160. It may be a transistor with an MBCFET TM (Multi Bridge Channel FET) structure, which is an around-type field effect transistor.

제1 내지 제3 채널층들(141, 142, 143)은 소스/드레인 영역들(150)과 연결되면서, 활성 영역들(105)의 상면과는 이격될 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 y 방향에서 활성 영역(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물(160)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 x 방향에서 게이트 구조물(160)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다. The first to third channel layers 141, 142, and 143 may be connected to the source/drain regions 150 and may be spaced apart from the top surfaces of the active regions 105. The first to third channel layers 141, 142, and 143 may have a width equal to or similar to that of the active region 105 in the y-direction and may have a width equal to or similar to that of the gate structure 160 in the x-direction. there is. However, depending on embodiments, the first to third channel layers 141, 142, and 143 may have a reduced width so that the side surfaces are located below the gate structure 160 in the x-direction.

제1 내지 제3 채널층들(141, 142, 143)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si)을 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물(140)을 이루는 채널층들(141, 142, 143)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라, 채널 구조물(140)은 활성 영역들(105)의 상면 상에 배치되는 채널층을 더 포함할 수도 있다.The first to third channel layers 141, 142, and 143 may be made of a semiconductor material and may include, for example, silicon (Si). For example, the first to third channel layers 141, 142, and 143 may be made of the same material as the substrate 101. The number and shape of the channel layers 141, 142, and 143 forming one channel structure 140 may vary in various embodiments. For example, depending on embodiments, the channel structure 140 may further include a channel layer disposed on the upper surface of the active regions 105.

소스/드레인 영역들(150)은 복수의 채널층들(141, 142, 143)의 양측에 배치될 수 있다.Source/drain regions 150 may be disposed on both sides of the plurality of channel layers 141, 142, and 143.

게이트 구조물(160)은 활성 영역들(105) 및 복수의 채널층들(141, 142, 143)의 상부에서 활성 영역(105) 및 복수의 채널층들(141, 142, 143)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160)과 교차되는 활성 영역(105) 및 복수의 채널층들(141, 142, 143)에는 트랜지스터들의 채널 영역이 형성될 수 있다.The gate structure 160 intersects the active region 105 and the plurality of channel layers 141, 142, and 143 on top of the active regions 105 and the plurality of channel layers 141, 142, and 143. It may be arranged to extend in a direction, for example, the y direction. Channel regions of transistors may be formed in the active region 105 and the plurality of channel layers 141, 142, and 143 that intersect the gate structure 160.

도 5a는 예시적인 실시예들에 따른 반도체 소자(100c)를 도시하는 평면도이다. 도 5b는 예시적인 실시예들에 따른 반도체 소자(100c)를 도시하는 단면도이다. 도 5b는 도 5a의 반도체 소자(100c)를 절단선 Ⅲ-Ⅲ'을 따라서 절단한 단면들을 도시한다.FIG. 5A is a plan view illustrating a semiconductor device 100c according to example embodiments. FIG. 5B is a cross-sectional view illustrating a semiconductor device 100c according to example embodiments. FIG. 5B shows cross-sections of the semiconductor device 100c of FIG. 5A along the cutting line III-III'.

도 5a 및 도 5b를 참조하면, 도 2a 내지 도 2c의 실시예에서 제1 콘택 플러그(180A)의 형상이 비대칭적으로 형성될 수 있다. 제2 방향(y)을 따른 단면에서, 제1 콘택 플러그(180A)의 적어도 일부는 제1 소스/드레인 영역(150A)의 최상부 보다 낮은 레벨까지 연장될 수 있다. 예시적인 실시예에 따르면, 제2 방향(y)을 따른 단면에서, 제1 콘택 플러그(180A)의 최하부는 제2 소스 드레인 영역들(150B)과 가까운 방향에서 제1 소스/드레인 영역(150A)의 하부보다 낮은 레벨에 배치될 수 있다. 제1 콘택 플러그(180A)의 적어도 일부를 관통하는 매립 절연층(200)에 의해 제1 콘택 플러그(180A)와 제1 게이트 구조물(160A)의 게이트 전극(165) 사이의 기생 커패시턴스(parasitic capacitance)가 저감되어 성능이 향상된 반도체 소자(100c)가 제공될 수 있다.Referring to FIGS. 5A and 5B , in the embodiment of FIGS. 2A to 2C , the shape of the first contact plug 180A may be formed asymmetrically. In a cross section along the second direction (y), at least a portion of the first contact plug 180A may extend to a level lower than the top of the first source/drain region 150A. According to an exemplary embodiment, in a cross-section along the second direction (y), the lowermost portion of the first contact plug 180A is the first source/drain region 150A in a direction close to the second source/drain regions 150B. It can be placed at a level lower than the bottom of. Parasitic capacitance between the first contact plug 180A and the gate electrode 165 of the first gate structure 160A by the buried insulating layer 200 penetrating at least a portion of the first contact plug 180A. A semiconductor device 100c with improved performance can be provided by reducing .

도 6a는 예시적인 실시예들에 따른 반도체 소자(100d)를 도시하는 평면도이다. 도 6b는 예시적인 실시예들에 따른 반도체 소자(100d)를 도시하는 단면도이다. 도 6b는 도 6a의 반도체 소자(100d)를 절단선 Ⅲ-Ⅲ'을 따라서 절단한 단면들을 도시한다. 도 5a 및 도 5b와 중복되는 설명은 생략한다.FIG. 6A is a plan view illustrating a semiconductor device 100d according to example embodiments. FIG. 6B is a cross-sectional view illustrating a semiconductor device 100d according to example embodiments. FIG. 6B shows cross-sections of the semiconductor device 100d of FIG. 6A along the cutting line III-III'. Descriptions overlapping with FIGS. 5A and 5B are omitted.

도 6a 및 도 6b를 참조하면, 도 2a 내지 도 2c의 실시예에서 제1 콘택 플러그(180A)의 형상이 비대칭적으로 형성될 수 있다. 예시적인 실시예에 따르면, 제2 방향(y)을 따른 단면에서, 제1 콘택 플러그(180A)는 제1 소스 드레인 영역(150A)의 일측에서 확장부(180Ae)를 가질 수 있다. 확장부(180Ae)의 최하부는 제1 소스/드레인 영역(150A)의 하부보다 낮은 레벨에 배치될 수 있다. 예시적인 실시예에 따르면, 도 2a 내지 도 2c의 실시예와 달리, 제1 콘택 플러그(180A)는 리세스된 영역 없이 형성될 수 있다.Referring to FIGS. 6A and 6B , in the embodiment of FIGS. 2A to 2C , the shape of the first contact plug 180A may be formed asymmetrically. According to an exemplary embodiment, in a cross section along the second direction y, the first contact plug 180A may have an extension portion 180Ae on one side of the first source drain region 150A. The lowermost portion of the expansion portion 180Ae may be disposed at a lower level than the lower portion of the first source/drain region 150A. According to an exemplary embodiment, unlike the embodiment of FIGS. 2A to 2C , the first contact plug 180A may be formed without a recessed area.

도 7a 내지 도 12는 예시적인 실시예들에 따른 반도체 소자(100)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 12에서는 도 1 내지 도 2c의 반도체 소자(100)를 제조하기 위한 제조 방법의 일 실시예를 설명한다. 도 7a, 도 9a, 도 10a, 및 도 11a는 도 2a에 대응되는 단면들을 도시하고, 도 7b, 도 8, 도 9b, 및 도 10b는 도 2b에 대응되는 단면들을 도시하고, 도 9c, 도 11b, 및 도 12는 도 2c에 대응되는 단면들을 도시한다. 반도체 소자(100)의 공정을 진행하면서 중복되는 도면은 생략한다.7A to 12 are cross-sectional views shown in process order to explain a method of manufacturing the semiconductor device 100 according to example embodiments. 7A to 12 illustrate an embodiment of a manufacturing method for manufacturing the semiconductor device 100 of FIGS. 1 to 2C. FIGS. 7A, 9A, 10A and 11A show cross sections corresponding to FIG. 2A, FIGS. 7B, 8, 9B and 10B show cross sections corresponding to FIG. 2B, and FIG. 9C, FIG. 11b and FIG. 12 show cross sections corresponding to FIG. 2c. Drawings that overlap while processing the semiconductor device 100 are omitted.

도 7a 및 도 7b를 참조하면, 기판(101) 상에 예비 활성 영역들(105')을 형성할 수 있다.Referring to FIGS. 7A and 7B , preliminary active regions 105' may be formed on the substrate 101.

기판(101)의 적어도 일부를 식각하여 예비 활성 영역들(105')을 정의하는 제1 트렌치를 형성하여 예비 활성 영역들(105')을 형성할 수 있다.The preliminary active regions 105' may be formed by etching at least a portion of the substrate 101 to form a first trench defining the preliminary active regions 105'.

예비 활성 영역들(105')은 상기 제1 트렌치에 의해 정의되는 영역일 수 있다. 예비 활성 영역들(105')은 기판(101)의 일부를 제거하여 기판(101)의 상면으로 돌출되도록 형성된 영역일 수 있다. 예비 활성 영역들(105')은 기판(101)으로부터 수직한 방향인 z 방향으로 돌출된 모양일 수 있고, 기판(101)과 동일한 물질로 형성될 수 있다. 예비 활성 영역들(105')은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있고, 서로 y 방향으로 이격되어 배치될 수 있다.The preliminary active areas 105' may be areas defined by the first trench. The preliminary active regions 105' may be regions formed by removing a portion of the substrate 101 to protrude from the upper surface of the substrate 101. The preliminary active regions 105' may have a shape that protrudes from the substrate 101 in the z-direction, which is a vertical direction, and may be formed of the same material as the substrate 101. The preliminary active regions 105' may be formed in a line shape extending in one direction, for example, the x-direction, and may be arranged to be spaced apart from each other in the y-direction.

기판(101)의 일부가 제거된 영역에는, 절연성 물질을 매립한 후 평탄화 공정을 통해 예비 소자분리 영역(109)을 형성할 수 있다. 예비 소자분리 영역(109)은 예비 활성 영역들(105')의 측면을 덮도록 형성될 수 있다. 평탄화 공정에 의해 예비 소자분리 영역(109)의 상면은 예비 활성 영역들(105')의 상면과 공면을 이룰 수 있다. 예비 소자분리 영역(109)은 실리콘 산화물을 포함할 수 있다.In the area where a portion of the substrate 101 has been removed, a preliminary device isolation region 109 may be formed by filling in an insulating material and then performing a planarization process. The preliminary isolation region 109 may be formed to cover the side surfaces of the preliminary active regions 105'. Through the planarization process, the top surface of the preliminary device isolation region 109 may be coplanar with the top surface of the preliminary active regions 105'. The preliminary device isolation region 109 may include silicon oxide.

도 8을 참조하면, 소자분리 영역(110)을 형성할 수 있다. 기판(101), 예비 활성 영역들(105'), 및 예비 소자분리 영역(109)의 적어도 일부를 식각하여 활성 영역들(105)을 정의하는 제2 트렌치를 형성하여 활성 영역들(105)을 형성할 수 있다. 활성 영역들(105)은 제2 트렌치에 의해 정의되는 영역일 수 있다. 기판(101), 예비 활성 영역들(105'), 및 예비 소자분리 영역(109)의 적어도 일부가 제거된 영역에는, 절연성 물질을 매립하고 평탄화 공정을 진행함으로써, 소자분리 영역(110)이 형성될 수 있다. 평탄화 공정에 의해 활성 영역들(105) 및 소자분리 영역(110)의 상면은 공면을 이룰 수 있다. 제1 및 제2 소자분리 영역(110A, 110B) 형성 후 제3 소자분리 영역(110C)이 형성되므로 제3 소자분리 영역(110C)은 제1 및 제2 소자분리 영역(110A, 110B)의 적어도 일부를 관통할 수 있다. 제3 소자분리 영역(110C)은 기판(101)의 적어도 일부를 관통하므로, 제3 소자분리 영역(110C)의 최하부는 제1 및 제2 소자분리 영역(110A, 110B)의 최하부 보다 낮은 레벨에 위치할 수 있다. 제3 소자분리 영역(110C)을 형성하면서 예비 활성 영역들(105')의 적어도 일부가 제거함으로써, 단일의 제1 활성 영역(105A) 및 복수의 제2 활성 영역들(105B)을 형성할 수 있다.Referring to FIG. 8, a device isolation region 110 may be formed. The active regions 105 are formed by etching at least a portion of the substrate 101, the preliminary active regions 105', and the preliminary isolation region 109 to form a second trench defining the active regions 105. can be formed. The active areas 105 may be areas defined by the second trench. The device isolation region 110 is formed by burying an insulating material and performing a planarization process in the area where at least a portion of the substrate 101, the preliminary active regions 105', and the preliminary device isolation region 109 are removed. It can be. Through the planarization process, the upper surfaces of the active regions 105 and the device isolation region 110 may be coplanar. Since the third device isolation region 110C is formed after the first and second device isolation regions 110A and 110B are formed, the third device isolation region 110C is at least part of the first and second device isolation regions 110A and 110B. It can penetrate some parts. Since the third device isolation region 110C penetrates at least a portion of the substrate 101, the bottom of the third device isolation region 110C is at a lower level than the bottom of the first and second device isolation regions 110A and 110B. can be located By removing at least a portion of the preliminary active regions 105' while forming the third isolation region 110C, a single first active region 105A and a plurality of second active regions 105B can be formed. there is.

예시적인 실시예에 따르면, 활성 영역들(105)은 y 방향으로 서로 이격되어 배치되는 단일의 제1 활성 영역(105a) 및 복수의 제2 활성 영역들(105B)을 포함할 수 있다. 제1 활성 영역(105A) 및 복수의 제2 활성 영역들(105B)은 서로 다른 도전형을 가질 수 있다. 예시적인 실시예에서, 제1 활성 영역(105A)은 N형의 도전형이고, 복수의 제2 활성 영역(105B)들 중 적어도 하나는 P형의 도전형일 수 있다.According to an exemplary embodiment, the active regions 105 may include a single first active region 105a and a plurality of second active regions 105B arranged to be spaced apart from each other in the y direction. The first active region 105A and the plurality of second active regions 105B may have different conductivity types. In an exemplary embodiment, the first active region 105A may be an N-type conductivity type, and at least one of the plurality of second active regions 105B may be a P-type conductivity type.

도 9a 내지 도 9c를 참조하면, 활성 영역들(105)이 돌출되도록 상기 절연성 물질을 일부 제거할 수 있다. 다음으로, 활성 영역들(105) 상에 희생 게이트 구조물(170) 및 게이트 스페이서층(164)을 형성할 수 있다. 다음으로, 소스/드레인 영역들(150) 및 층간 절연층(190)을 형성할 수 있다.Referring to FIGS. 9A to 9C , part of the insulating material may be removed so that the active regions 105 protrude. Next, a sacrificial gate structure 170 and a gate spacer layer 164 may be formed on the active regions 105 . Next, source/drain regions 150 and interlayer insulating layer 190 may be formed.

먼저 활성 영역들(105)이 돌출되도록 상기 절연성 물질을 일부 제거함으로써 소자분리 영역(110)이 형성될 수 있다. 제1 및 제2 소자분리 영역(110A, 110B)은 활성 영역들(105)의 일부 측면을 덮도록 형성될 수 있다. 제1 및 제2 소자분리 영역(110A, 110B)의 상면은 활성 영역들(105)의 상면보다 낮게 형성될 수 있다. 소자분리 영역(110)은 실리콘 산화물을 포함할 수 있다.First, the device isolation region 110 may be formed by partially removing the insulating material so that the active regions 105 protrude. The first and second isolation regions 110A and 110B may be formed to cover some sides of the active regions 105 . The top surfaces of the first and second isolation regions 110A and 110B may be formed to be lower than the top surfaces of the active regions 105 . The device isolation region 110 may include silicon oxide.

희생 게이트 구조물(170)은, 후속 공정을 통해 도 2a와 같이, 활성 영역들(105) 상부에서 게이트 유전층(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물(170)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(172, 175), 및 마스크 패턴층(176)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 마스크 패턴층(176)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 각각 절연층 및 도전층일 수 있다. 예를 들어, 제1 희생 게이트층(172)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(175)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(176)은 실리콘 질화물을 포함할 수 있다. 희생 게이트 구조물들(170)은 활성 영역들(105)과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(170)은 예를 들어, y 방향으로 연장되며, x 방향에서 서로 이격되어 배치될 수 있다.The sacrificial gate structure 170 may be a sacrificial structure formed through a subsequent process in an area where the gate dielectric layer 162 and the gate electrode 165 are disposed on the active regions 105, as shown in FIG. 2A. The sacrificial gate structure 170 may include first and second sacrificial gate layers 172 and 175 and a mask pattern layer 176 that are sequentially stacked. The first and second sacrificial gate layers 172 and 175 may be patterned using the mask pattern layer 176. The first and second sacrificial gate layers 172 and 175 may be an insulating layer and a conductive layer, respectively. For example, the first sacrificial gate layer 172 may include silicon oxide, and the second sacrificial gate layer 175 may include polysilicon. The mask pattern layer 176 may include silicon nitride. The sacrificial gate structures 170 may have a line shape that extends in one direction and intersects the active regions 105 . For example, the sacrificial gate structures 170 extend in the y-direction and may be arranged to be spaced apart from each other in the x-direction.

게이트 스페이서층(164)은 희생 게이트 구조물들(170)의 양 측벽에 형성될 수 있다. 게이트 스페이서층(164)은 희생 게이트 구조물들(170) 및 활성 영역들(105)의 상면 및 측면을 따라 균일한 두께의 막을 형성한 후, 이방성 식각함으로써 형성할 수 있다. 게이트 스페이서층(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.Gate spacer layers 164 may be formed on both sidewalls of the sacrificial gate structures 170 . The gate spacer layer 164 may be formed by forming a film of uniform thickness along the top and side surfaces of the sacrificial gate structures 170 and the active regions 105 and then anisotropically etching the film. The gate spacer layer 164 may be made of a low dielectric constant material, and may include, for example, at least one of SiO, SiN, SiCN, SiOC, SiON, and SiOCN.

다음으로, 활성 영역들(105)의 일부를 제거하여 리세스 영역을 형성한 후 리세스 영역을 채우도록 소스/드레인 영역들(150)의 에피택셜 층을 형성할 수 있다. 활성 영역들(105)의 일부를 제거하는 경우, 제1 활성 영역(105A)의 최상부가 복수의 제2 활성 영역들(105B)의 최상부보다 높은 레벨에 위치하도록 할 수 있다. 소스/드레인 영역들(150)은 에피택셜 성장(epitaxial growth) 공정에 의해 형성될 수 있다. 소스/드레인 영역(150)은 에피택셜 성장 및 식각 공정을 반복하여 형성될 수 있다. 소스/드레인 영역들(150)은 인-시추 도핑에 의해 불순물들을 포함할 수 있다. 소스/드레인 영역들(150)의 상면은 게이트 구조물들(160)의 하면과 실질적으로 동일하거나 하면보다 높은 높이 레벨에 위치할 수 있으나, 이에 한정되는 것은 아니다.Next, a portion of the active regions 105 may be removed to form a recessed region, and then an epitaxial layer of the source/drain regions 150 may be formed to fill the recessed region. When part of the active areas 105 are removed, the top of the first active area 105A may be positioned at a higher level than the top of the plurality of second active areas 105B. The source/drain regions 150 may be formed by an epitaxial growth process. The source/drain region 150 may be formed by repeating epitaxial growth and etching processes. The source/drain regions 150 may contain impurities through in-situ doping. The top surface of the source/drain regions 150 may be located at a height level that is substantially the same as or higher than the bottom surface of the gate structures 160, but is not limited thereto.

층간 절연층(190)은 희생 게이트 구조물(170) 및 소스/드레인 영역들(150)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.The interlayer insulating layer 190 may be formed by forming an insulating film covering the sacrificial gate structure 170 and the source/drain regions 150 and performing a planarization process.

도 10a 및 도 10b를 참조하면, 희생 게이트 구조물(170)을 제거하고, 갭 영역들 내에 게이트 구조물(160)을 형성할 수 있다. 또한, 게이트 분리 패턴(195)을 형성할 수 있다.Referring to FIGS. 10A and 10B , the sacrificial gate structure 170 may be removed, and the gate structure 160 may be formed in the gap regions. Additionally, a gate isolation pattern 195 can be formed.

먼저, 희생 게이트 구조물(170)을 제거하여 갭 영역들을 형성할 수 있다.First, the sacrificial gate structure 170 may be removed to form gap regions.

다음으로, 갭 영역 들 내에 게이트 구조물(160)을 형성할 수 있다. 게이트 유전층(162)은 갭 영역들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극(165)은 갭 영역들을 매립하도록 형성할 수 있다. 게이트 전극(165) 및 게이트 스페이서층(164)은 갭 영역들에서 상부로부터 소정 깊이 제거될 수 있다. 갭 영역들에서 게이트 전극(165) 및 게이트 스페이서층(164)이 제거된 영역에 게이트 캡핑층(166)이 형성될 수 있다. 이에 게이트 유전층(162), 게이트 스페이서층(164), 게이트 전극(165), 및 게이트 캡핑층(166)을 포함하는 게이트 구조물(160)이 형성될 수 있다.Next, the gate structure 160 can be formed in the gap regions. The gate dielectric layer 162 may be formed to conformally cover the gap regions. The gate electrode 165 may be formed to fill gap regions. The gate electrode 165 and the gate spacer layer 164 may be removed to a predetermined depth from the top in the gap regions. A gate capping layer 166 may be formed in the gap regions where the gate electrode 165 and the gate spacer layer 164 have been removed. Accordingly, a gate structure 160 including a gate dielectric layer 162, a gate spacer layer 164, a gate electrode 165, and a gate capping layer 166 may be formed.

제1 및 제2 게이트 구조물(160A, 160B) 사이에 개구부를 형성하고 개구부 내에 게이트 분리 패턴(195)을 형성할 수 있다. 게이트 분리 패턴(195)은 절연 물질을 개구부 내에 채워 넣고, 게이트 캡핑층(166)의 상면이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다. 게이트 분리 패턴(195)은 실리콘 질화물 또는 질화물 계열의 물질을 포함할 수 있다. 다만, 게이트 구조물(160)과 게이트 분리 패턴(195)의 형성 순서는 이에 한정되지 않는다.An opening may be formed between the first and second gate structures 160A and 160B, and a gate isolation pattern 195 may be formed within the opening. The gate isolation pattern 195 may be formed by filling the opening with an insulating material and performing a planarization process to expose the top surface of the gate capping layer 166. The gate isolation pattern 195 may include silicon nitride or a nitride-based material. However, the formation order of the gate structure 160 and the gate isolation pattern 195 is not limited to this.

도 11a 및 도 11b를 참조하면, 소스/드레인 영역들(150)을 노출시키는 제1 및 제2 콘택 홀들(CH1, CH2)을 형성할 수 있다. 제1 및 제2 콘택 홀들(CH1, CH2)의 하면은 소스/드레인 영역들(150) 내로 리세스 될 수 있다. 제1 콘택 홀(CH1)은 제1 소스/드레인 영역(150A)의 측면상에서 제1 활성 영역들(105A)의 최상부 보다 낮은 레벨까지 형성될 수 있다.Referring to FIGS. 11A and 11B , first and second contact holes CH1 and CH2 may be formed to expose the source/drain regions 150 . Lower surfaces of the first and second contact holes CH1 and CH2 may be recessed into the source/drain regions 150 . The first contact hole CH1 may be formed on the side of the first source/drain region 150A to a level lower than the top of the first active regions 105A.

도 12를 참조하면, 제1 및 제2 콘택 플러그(180A, 180B)를 형성할 수 있다. 먼저, 제1 및 제2 콘택 홀들(CH1, CH2) 내에 제1 및 제2 배리어층(184A, 184B)을 이루는 물질을 증착 한 후, 실리사이드 공정과 같은 공정을 수행하여, 제1 및 제2 소스/드레인 영역(150A, 150B)의 상면들에 제1 및 제2 금속-반도체 화합물층(182A, 182B)을 형성할 수 있다.Referring to FIG. 12, first and second contact plugs 180A and 180B may be formed. First, a material forming the first and second barrier layers 184A and 184B is deposited in the first and second contact holes CH1 and CH2, and then a process such as a silicide process is performed to form the first and second sources. /First and second metal-semiconductor compound layers 182A and 182B may be formed on the upper surfaces of the drain regions 150A and 150B.

다음으로, 제1 및 제2 콘택 홀들(CH1, CH2)을 채우도록 도전성 물질을 증착하여, 제1 및 제2 플러그 도전층(186A, 186B)을 형성할 수 있다. 본 단계에 의해, 제1 및 제2 금속-반도체 화합물층(182A, 182B), 제1 및 제2 배리어층(184A, 184B), 및 제1 및 제2 플러그 도전층(186A, 186B)을 포함하는 제1 예비 콘택 플러그(180A') 및 제2 콘택 플러그(180B)가 형성될 수 있다.Next, a conductive material may be deposited to fill the first and second contact holes CH1 and CH2 to form first and second plug conductive layers 186A and 186B. By this step, the first and second metal-semiconductor compound layers (182A, 182B), the first and second barrier layers (184A, 184B), and the first and second plug conductive layers (186A, 186B). A first preliminary contact plug 180A' and a second contact plug 180B may be formed.

다음으로, 도 2c를 함께 참조하면, 제1 예비 콘택 플러그(180A')의 상부 중 일부를 식각하여 기생 커패시턴스(parasitic capacitance)를 저감할 수 있는 제1 콘택 플러그(180A)를 형성할 수 있다. 제1 예비 콘택 플러그(180A')를 식각한 영역에 매립 절연층(200)을 매립하고, 평탄화 공정을 통해 반도체 소자(100)를 제공할 수 있다.Next, referring to FIG. 2C , a portion of the upper portion of the first preliminary contact plug 180A' may be etched to form a first contact plug 180A capable of reducing parasitic capacitance. The buried insulating layer 200 may be buried in the area where the first preliminary contact plug 180A' is etched, and the semiconductor device 100 may be provided through a planarization process.

본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and attached drawings, but is intended to be limited by the appended claims. Accordingly, various forms of substitution, modification, and change may be made by those skilled in the art without departing from the technical spirit of the present invention as set forth in the claims, and this also falls within the scope of the present invention. something to do.

100: 반도체 소자 101: 기판
105: 활성 영역들 110: 소자분리 영역
140: 채널 구조물 141, 142, 143: 제1 내지 제3 채널층들
150A, 150B: 제1 및 제2 소스/드레인 영역
160: 게이트 구조물 164: 게이트 스페이서층
162: 게이트 유전층 165: 게이트 전극
170: 희생 게이트 구조물 180: 콘택 플러그들
190: 층간 절연층 200: 매립 절연층100: semiconductor device 101: substrate
105: active areas 110: device isolation area
140: Channel structure 141, 142, 143: First to third channel layers
150A, 150B: first and second source/drain regions
160: Gate structure 164: Gate spacer layer
162: gate dielectric layer 165: gate electrode
170: Sacrificial gate structure 180: Contact plugs
190: Interlayer insulating layer 200: Buried insulating layer

Claims (10)

기판 상의 제1 베이스 활성 영역;
상기 기판 상에서, 상기 제1 베이스 활성 영역과 인접하는 제2 베이스 활성 영역;
상기 제1 베이스 활성 영역 상에서, 수직 방향으로 연장되고, 상기 수직 방향과 교차하는 제1 방향으로 연장되는 단일의 제1 활성 영역;
상기 제2 베이스 활성 영역 상에서, 상기 수직 방향으로 연장되고, 각각 상기 제1 방향으로 연장되는 복수의 제2 활성 영역들;
소자분리 영역;
상기 제1 활성 영역과 교차하며 제2 방향으로 연장되는 제1 게이트 구조물;
상기 복수의 제2 활성 영역들과 교차하며 상기 제2 방향으로 연장되는 제2 게이트 구조물;
상기 제1 활성 영역 상에서 상기 제1 활성 영역과 연결된 제1 소스/드레인 영역;
상기 복수의 제2 활성 영역들 상에서 상기 복수의 제2 활성 영역들과 연결된 제2 소스/드레인 영역;
상기 제1 소스/드레인 영역 상에서 상기 제1 소스/드레인 영역과 전기적으로 연결된 제1 콘택 플러그; 및
상기 제2 소스/드레인 영역 상에서 상기 제2 소스/드레인 영역과 전기적으로 연결된 제2 콘택 플러그를 포함하되,
상기 소자분리 영역은,
상기 제1 베이스 활성 영역 상에 배치되고 상기 제1 활성 영역의 측면 상에 배치되는 제1 소자분리 영역;
상기 제2 베이스 활성 영역 상에 배치되고 상기 복수의 제2 활성 영역들의 측면들 상에 배치되는 제2 소자분리 영역; 및
상기 제1 및 제2 베이스 활성 영역들 사이의 상기 기판 상에 배치되는 제3 소자분리 영역을 포함하고,
상기 제1 콘택 플러그는 상기 제1 소스/드레인 영역과 수직하게 중첩하는 제1 영역 및 상기 제1 소스/드레인 영역과 수직 중첩하지 않고 상기 소자분리 영역과 수직하게 중첩하는 제2 영역을 포함하는 반도체 소자.
a first base active region on the substrate;
a second base active region adjacent to the first base active region on the substrate;
a single first active region on the first base active region, extending in a vertical direction and extending in a first direction intersecting the vertical direction;
on the second base active area, a plurality of second active areas extending in the vertical direction, each extending in the first direction;
device isolation area;
a first gate structure intersecting the first active region and extending in a second direction;
a second gate structure intersecting the plurality of second active regions and extending in the second direction;
a first source/drain region on the first active region and connected to the first active region;
a second source/drain region connected to the plurality of second active regions on the plurality of second active regions;
a first contact plug on the first source/drain region and electrically connected to the first source/drain region; and
A second contact plug electrically connected to the second source/drain region on the second source/drain region,
The device isolation area is,
a first isolation region disposed on the first base active region and on a side of the first active region;
a second isolation region disposed on the second base active region and on side surfaces of the plurality of second active regions; and
and a third isolation region disposed on the substrate between the first and second base active regions,
The first contact plug is a semiconductor including a first region that vertically overlaps the first source/drain region and a second region that does not vertically overlap the first source/drain region but vertically overlaps the isolation region. device.
 제1 항에 있어서,
상기 제1 콘택 플러그는 제1 부분과 상기 제1 콘택 플러그의 상부의 일부가 리세스 된 제2 부분을 포함하되,
상기 제2 부분의 상면이 상기 제1 부분의 상면보다 낮은 레벨에 위치하는 반도체 소자.
According to claim 1,
The first contact plug includes a first part and a second part in which a portion of an upper part of the first contact plug is recessed,
A semiconductor device wherein the top surface of the second portion is located at a lower level than the top surface of the first portion.
 제2 항에 있어서,
상기 제1 콘택 플러그의 상기 제2 부분 상의 매립 절연층을 더 포함하는 반도체 소자.
According to clause 2,
The semiconductor device further comprising a buried insulating layer on the second portion of the first contact plug.
 제1 항에 있어서,
상기 제1 콘택 플러그의 최하부는 상기 제1 활성 영역의 최상부 보다 낮은 레벨에 위치하는 반도체 소자.
According to claim 1,
A semiconductor device wherein the lowermost part of the first contact plug is located at a lower level than the uppermost part of the first active region.
 제1 항에 있어서,
상기 제1 콘택 플러그에서, 상기 제2 영역의 최하부는 상기 제1 영역의 최하부 보다 낮은 레벨에 위치하는 반도체 소자.
According to claim 1,
In the first contact plug, a lowermost portion of the second region is located at a lower level than a lowermost portion of the first region.
 제1 항에 있어서,
상기 제1 활성 영역의 최상부는 상기 복수의 제2 활성 영역들 중 적어도 하나의 제2 활성 영역의 최상부 보다 높은 레벨에 위치하는 반도체 소자.
According to claim 1,
A semiconductor device wherein the top of the first active region is located at a higher level than the top of at least one second active region among the plurality of second active regions.
 제1 항에 있어서,
상기 활성 영역들 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격되어 배치되는 복수의 채널층들을 더 포함하는 반도체 소자.
According to claim 1,
The semiconductor device further includes a plurality of channel layers spaced apart from each other in a vertical direction perpendicular to the top surface of the substrate on the active regions.
 기판;
상기 기판 상에서, 수직 방향으로 연장되고, 상기 수직 방향과 수직한 제1 방향으로 연장되는 단일의 제1 활성 영역;
상기 기판 상에서, 상기 수직 방향으로 연장되고, 각각 상기 제1 방향으로 연장되는 복수의 제2 활성 영역들;
상기 제1 및 제2 활성 영역들의 측면들 상의 소자분리 영역;
상기 제1 활성 영역과 교차하며 제2 방향으로 연장되는 제1 게이트 구조물;
상기 복수의 제2 활성 영역들과 교차하며 상기 제2 방향으로 연장되는 제2 게이트 구조물;
상기 제1 활성 영역 상에서 상기 제1 활성 영역과 연결된 제1 소스/드레인 영역;
상기 복수의 제2 활성 영역들 상에서 상기 복수의 제2 활성 영역들과 연결된 제2 소스/드레인 영역;
상기 제1 소스/드레인 영역 상에서 상기 제1 소스/드레인 영역과 전기적으로 연결된 제1 콘택 플러그; 및
상기 제2 소스/드레인 영역 상에서 상기 제2 소스/드레인 영역과 전기적으로 연결된 제2 콘택 플러그를 포함하되,
상기 제1 콘택 플러그는 상기 제1 소스/드레인 영역과 수직하게 중첩하는 제1 영역 및 상기 제1 소스/드레인 영역과 수직 중첩하지 않고 상기 소자분리 영역과 수직하게 중첩하는 제2 영역을 포함하고,
상기 제1 활성 영역의 상부면은 상기 복수의 제2 활성 영역들 중 적어도 하나의 제2 활성 영역의 상부면과 다른 레벨에 배치되는 반도체 소자.
Board;
a single first active region extending in a vertical direction on the substrate, the first active region extending in a first direction perpendicular to the vertical direction;
a plurality of second active regions extending in the vertical direction on the substrate, each extending in the first direction;
isolation regions on sides of the first and second active regions;
a first gate structure intersecting the first active region and extending in a second direction;
a second gate structure intersecting the plurality of second active regions and extending in the second direction;
a first source/drain region on the first active region and connected to the first active region;
a second source/drain region connected to the plurality of second active regions on the plurality of second active regions;
a first contact plug electrically connected to the first source/drain region on the first source/drain region; and
A second contact plug electrically connected to the second source/drain region on the second source/drain region,
The first contact plug includes a first region that vertically overlaps the first source/drain region and a second region that does not vertically overlap the first source/drain region but vertically overlaps the isolation region,
A semiconductor device wherein a top surface of the first active region is disposed at a different level from a top surface of at least one second active region among the plurality of second active regions.
 제8 항에 있어서,
상기 제1 활성 영역의 상부면은 상기 복수의 제2 활성 영역들 중 적어도 하나의 제2 활성 영역의 상부면 보다 낮은 레벨에 배치되는 반도체 소자.
According to clause 8,
A semiconductor device wherein a top surface of the first active region is disposed at a lower level than a top surface of at least one second active region among the plurality of second active regions.
 제8 항에 있어서,
상기 제1 게이트 구조물의 끝 부분과 상기 제2 게이트 구조물의 끝 부분 사이에 배치되어, 상기 제1 및 제2 게이트 구조물들을 서로 이격시키는 게이트 분리 패턴을 더 포함하는 반도체 소자.


According to clause 8,
A semiconductor device further comprising a gate isolation pattern disposed between an end of the first gate structure and an end of the second gate structure to space the first and second gate structures apart from each other.
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