KR20240044302A - Mimo detecting electronic device including qam demodulator of recursive structure - Google Patents

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KR20240044302A
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Abstract

상기와 같은 목적을 달성하기 위하여, 본 개시의 예시적인 실시예에 따른 QAM 복조기는, 복소 심볼을 각각 수신하는 실수부 반환 함수, 및 허수부 반환 함수, 제1 비교기 및 제2 비교기를 포함하는, 제1 연산 회로와, 상기 실수부 반환 함수의 출력 값을 수신하는 제1 절대값 반환 함수와, 상기 허수부 반환 함수의 출력 값을 수신하는 제2 절대값 반환 함수와, 상기 제1 절대값 반환 함수의 출력 및 제1 레퍼런스 값에 기반하는 제1 합산기와, 상기 제2 절대값 반환 함수의 출력 및 제1 레퍼런스 값에 기반하는 제2 합산기 및 상기 제1 합산기의 출력 및 상기 제2 합산기의 출력을 수신하는 서브 QAM 복조기를 포함할 수 있다.In order to achieve the above object, a QAM demodulator according to an exemplary embodiment of the present disclosure includes a real part return function and an imaginary part return function, each receiving a complex symbol, a first comparator, and a second comparator, A first operation circuit, a first absolute value return function receiving an output value of the real part return function, a second absolute value return function receiving an output value of the imaginary part return function, and the first absolute value return A first summer based on the output of a function and a first reference value, a second summer based on the output of the second absolute value return function and a first reference value, and the output of the first summer and the second summation It may include a sub-QAM demodulator that receives the output of the device.

Description

재귀적 구조의 QAM 복조기를 포함하는 MIMO 검출 전자 장치{MIMO DETECTING ELECTRONIC DEVICE INCLUDING QAM DEMODULATOR OF RECURSIVE STRUCTURE}MIMO DETECTING ELECTRONIC DEVICE INCLUDING QAM DEMODULATOR OF RECURSIVE STRUCTURE}

본 개시의 기술적 사상은 MIMO 검출 전자 장치에 관한 것이며, 더욱 상세하게는, 재귀적 구조의 QAM 복조기를 포함하는 MIMO 검출 전자 장치에 관한 것이다. The technical idea of the present disclosure relates to a MIMO detection electronic device, and more specifically, to a MIMO detection electronic device including a QAM demodulator with a recursive structure.

무선 통신 시스템은 전송량(throughput) 증대를 위하여 다양한 기법들을 채용할 수 있다. 예를 들면, 무선 통신 시스템은 복수의 안테나들을 사용하여 통신 용량을 증가시키는 MIMO(Multiple-Input and Multiple-Output)를 채용할 수 있다. 전송량 증대를 위한 기법들이 채용됨에 따라, 송신 측은 높은 복잡도를 가지는 신호를 송신할 수 있는 한편, 수신 측은 높은 복잡도의 신호를 처리할 것이 요구될 수 있다. A wireless communication system can employ various techniques to increase throughput. For example, a wireless communication system may employ Multiple-Input and Multiple-Output (MIMO), which increases communication capacity by using multiple antennas. As techniques for increasing transmission volume are adopted, the transmitting side can transmit signals with high complexity, while the receiving side may be required to process signals with high complexity.

본 개시의 기술적 사상이 해결하려는 과제는, 성상도 특성을 이용하여 재귀적 구조를 갖는 QAM 복조기에 기반하여 높은 변조 차수에서도 하드웨어 복잡도를 낮추고 전력 소모를 절감하는 MIMO 검출기 및 이를 포함하는 전자 장치를 제공하는 데에 있다. The problem to be solved by the technical idea of the present disclosure is to provide a MIMO detector that reduces hardware complexity and reduces power consumption even at high modulation orders based on a QAM demodulator with a recursive structure using constellation characteristics, and an electronic device including the same. It's about doing it.

상기와 같은 목적을 달성하기 위하여, 본 개시의 예시적인 실시예에 따른 QAM 복조기는, 복소 심볼을 각각 수신하는 실수부 반환 함수, 및 허수부 반환 함수, 제1 비교기 및 제2 비교기를 포함하는, 제1 연산 회로와, 상기 실수부 반환 함수의 출력 값을 수신하는 제1 절대값 반환 함수와, 상기 허수부 반환 함수의 출력 값을 수신하는 제2 절대값 반환 함수와, 상기 제1 절대값 반환 함수의 출력 및 제1 레퍼런스 값에 기반하는 제1 합산기와, 상기 제2 절대값 반환 함수의 출력 및 제1 레퍼런스 값에 기반하는 제2 합산기 및 상기 제1 합산기의 출력 및 상기 제2 합산기의 출력을 수신하는 서브 QAM 복조기를 포함할 수 있다.In order to achieve the above object, a QAM demodulator according to an exemplary embodiment of the present disclosure includes a real part return function and an imaginary part return function, each receiving a complex symbol, a first comparator, and a second comparator, A first operation circuit, a first absolute value return function receiving an output value of the real part return function, a second absolute value return function receiving an output value of the imaginary part return function, and the first absolute value return A first summer based on the output of a function and a first reference value, a second summer based on the output of the second absolute value return function and a first reference value, and the output of the first summer and the second summation It may include a sub-QAM demodulator that receives the output of the device.

상기와 같은 목적을 달성하기 위하여, 본 개시의 예시적인 실시예에 따른 QAM 복조기는, 복소 심볼을 각각 수신하는 실수부 반환 함수, 및 허수부 반환 함수, 실수 비교기 및 허수 비교기를 포함하는, 최상위 비트 연산 회로와, 서로 직렬로 연결된 복수의 연산 회로들을 포함하고, 상기 복수의 연산 회로들 각각은, 상기 복소 심볼에 상응하는 비트열 중 최상위 비트를 제외한 동위상 성분의 비트들을 순차적으로 출력하기 위한 제1 절대값 반환 함수, 제1 합산기, 및 제1 비교기와, 상기 복소 심볼에 상응하는 비트열 중 최상위 비트를 제외한 직교위상 성분의 비트들을 순차적으로 출력하기 위한 제2 절대값 반환 함수, 제2 합산기, 및 제2 비교기를 포함할 수 있다.In order to achieve the above object, the QAM demodulator according to an exemplary embodiment of the present disclosure includes a real part return function and an imaginary part return function, a real comparator and an imaginary comparator, each receiving a complex symbol, the most significant bit. It includes an arithmetic circuit and a plurality of arithmetic circuits connected to each other in series, each of the plurality of arithmetic circuits being configured to sequentially output bits of in-phase components excluding the most significant bit of the bit string corresponding to the complex symbol. 1 An absolute value return function, a first summer, a first comparator, and a second absolute value return function for sequentially outputting bits of quadrature components excluding the most significant bit of the bit string corresponding to the complex symbol, a second It may include a summer, and a second comparator.

상기와 같은 목적을 달성하기 위하여, 본 개시의 예시적인 실시예에 따른 MIMO 검출기는, 복수의 연판정 계산 회로들을 포함하고, 상기 복수의 연판정 계산 회로들 각각은, 경판정 회로들을 포함하고, 상기 경판정 회로들 각각은, 복소 심볼을 각각 수신하는 실수부 반환 함수, 및 허수부 반환 함수, 제1 비교기 및 제2 비교기를 포함하는, 제1 연산 회로와, 상기 실수부 반환 함수의 출력 값을 수신하는 제1 절대값 반환 함수와, 상기 허수부 반환 함수의 출력 값을 수신하는 제2 절대값 반환 함수와, 상기 제1 절대값 반환 함수의 출력 및 제1 레퍼런스 값에 기반하는 제1 합산기와, 상기 제2 절대값 반환 함수의 출력 및 제1 레퍼런스 값에 기반하는 제2 합산기와, 상기 제1 합산기의 출력 및 상기 제2 합산기의 출력을 수신하는 서브 경판정 회로를 포함할 수 있다.To achieve the above object, a MIMO detector according to an exemplary embodiment of the present disclosure includes a plurality of soft decision calculation circuits, and each of the plurality of soft decision calculation circuits includes hard decision circuits, Each of the hard decision circuits includes a first arithmetic circuit including a real part return function and an imaginary part return function, a first comparator and a second comparator, respectively, and an output value of the real part return function. A first absolute value return function that receives, a second absolute value return function that receives the output value of the imaginary part return function, and a first summation based on the output of the first absolute value return function and the first reference value. tile, a second summer based on the output of the second absolute value return function and a first reference value, and a sub hard decision circuit that receives the output of the first summer and the output of the second summer. there is.

본 개시의 예시적 실시예에 따르면, 재귀적 구조의 MIMO 검출기는 한 단계 높은 변조 차수의 QAM을 위한 복조기를 낮은 하드웨어 복잡도와 낮은 전력 소모로 구현할 수 있다. According to an exemplary embodiment of the present disclosure, a MIMO detector with a recursive structure can implement a demodulator for QAM of a higher modulation order with low hardware complexity and low power consumption.

본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.The effects that can be obtained from the exemplary embodiments of the present disclosure are not limited to the effects mentioned above, and other effects not mentioned are common knowledge in the technical field to which the exemplary embodiments of the present disclosure belong from the following description. It can be clearly derived and understood by those who have it. That is, unintended effects resulting from implementing the exemplary embodiments of the present disclosure may also be derived by those skilled in the art from the exemplary embodiments of the present disclosure.

도 1은 본 개시의 예시적 실시예에 따른 무선 통신 시스템을 도시한다.
도 2는 본 개시의 예시적 실시예들에 따른 수신 장치의 블록도이다.
도 3은 본 개시의 예시적 실시예들에 따른 통신 회로의 세부 블록도이다.
도 4는 본 개시의 예시적 실시예들에 따른 MIMO 환경을 도시한다.
도 5a는 본 개시의 예시적 실시예들에 따른 멀티 ED 연산 회로의 세부 블록도이다.
도 5b는 비교예에 따른 하드 검출기마다 요구되는 레퍼런스 값 및 비교기들의 개수를 도시하는 테이블이다.
도 6은 본 개시의 예시적 실시예들에 따른 레퍼런스 값들의 예를 도시한다.
도 7a는 본 개시의 예시적 실시예들에 따른 재귀적 구조의 하드 검출기를 도시한다.
도 7b는 본 개시의 예시적 실시예들에 따른 재귀적 구조의 1024 QAM 복조기를 도시한다.
도 7c는 본 개시의 예시적 실시예들에 따른 재귀적 구조의 256 QAM 복조기를 도시한다.
도 7d는 본 개시의 예시적 실시예들에 따른 재귀적 구조의 4K QAM 복조기를 도시한다.
도 8은 본 개시의 일 실시예에 따른 순차적 직렬 연산에 기반한 1024 QAM 복조기의 일 예를 도시한다.
도 9는 본 개시의 일 실시예에 따른 순차적 직렬 연산에 기반한 1024 QAM 복조기의 다른 예를 도시한다.
도 10은 본 개시의 예시적인 실시예 및 비교예의 하드 검출기 구현 예에 따른 비교기, 레퍼런스 값 및 합산기의 개수 비교를 나타내는 테이블이다.
도 11은 본 개시의 예시적인 실시예에 따른 무선 통신 장치의 블록도이다.1 illustrates a wireless communication system according to an exemplary embodiment of the present disclosure.
Figure 2 is a block diagram of a receiving device according to example embodiments of the present disclosure.
Figure 3 is a detailed block diagram of a communication circuit according to example embodiments of the present disclosure.
4 illustrates a MIMO environment according to example embodiments of the present disclosure.
FIG. 5A is a detailed block diagram of a multi-ED operation circuit according to example embodiments of the present disclosure.
Figure 5b is a table showing the reference value and number of comparators required for each hard detector according to the comparative example.
6 shows examples of reference values according to example embodiments of the present disclosure.
7A shows a hard detector with a recursive structure according to example embodiments of the present disclosure.
7B shows a 1024 QAM demodulator with a recursive structure according to example embodiments of the present disclosure.
FIG. 7C shows a 256 QAM demodulator with a recursive structure according to example embodiments of the present disclosure.
FIG. 7D shows a 4K QAM demodulator with a recursive structure according to example embodiments of the present disclosure.
Figure 8 shows an example of a 1024 QAM demodulator based on sequential serial operations according to an embodiment of the present disclosure.
9 shows another example of a 1024 QAM demodulator based on sequential serial operations according to an embodiment of the present disclosure.
FIG. 10 is a table showing comparison of the numbers of comparators, reference values, and summers according to hard detector implementation examples of the exemplary embodiments and comparative examples of the present disclosure.
Figure 11 is a block diagram of a wireless communication device according to an exemplary embodiment of the present disclosure.

이하, 첨부한 도면을 참조하여 본 개시의 예시적 실시예들에 대하여 상세히 설명하기로 한다. Hereinafter, exemplary embodiments of the present disclosure will be described in detail with reference to the attached drawings.

도 1은 본 개시의 예시적 실시예에 따른 무선 통신 시스템을 도시한다.1 illustrates a wireless communication system according to an exemplary embodiment of the present disclosure.

도 1을 참조하면, 무선 통신 시스템(10)은 송신 장치(100) 및 수신 장치(200)를 포함할 수 있다. 송신 장치(100)는 데이터를 부호화하여 무선 채널을 통해 신호를 송신하기 위한 장치를 지칭할 수 있다. 예를 들어, 상기 신호가 상향링크(uplink) 신호인 경우, 송신 장치(100)는 사용자 단말(user equipment, UE)에 상응하고, 수신 장치(200)는 기지국(base station)에 상응할 수 있다. 다른 예를 들어, 상기 신호가 하향링크(downlink) 신호인 경우, 송신 장치(100)는 기지국에 상응하고, 수신 장치(200)가 사용자 단말에 상응할 수 있다.Referring to FIG. 1, the wireless communication system 10 may include a transmitting device 100 and a receiving device 200. The transmission device 100 may refer to a device for encoding data and transmitting a signal through a wireless channel. For example, when the signal is an uplink signal, the transmitting device 100 may correspond to a user equipment (UE), and the receiving device 200 may correspond to a base station. . For another example, when the signal is a downlink signal, the transmitting device 100 may correspond to a base station and the receiving device 200 may correspond to a user terminal.

일 실시예에 따라, 송신 장치(100)는 인코더(110) 및 병렬화기(deserializer)(120)를 포함할 수 있다. 인코더(110)는 다양한 인코딩 기법에 따라 데이터를 부호화할 수 있다. 예를 들어 인코더(110)는 터보 코드, 컨볼루션 코드, 폴라 코드를 적어도 하나에 기반하여 부호화를 수행할 수 있다. 병렬화기(120)는 직렬의 비트열을 병렬화할 수 있다. 병렬화기(120)는 인코더(110)로부터 부호화된 코드워드의 비트열을 수신하고, 상기 직렬의 비트열을 다중 입력의 개수만큼 병렬화할 수 있다. 예를 들어, 병렬화기(120)는 상기 직렬의 비트열을 병렬화하여 복수의 레이어 각각에 매핑할 수 있다. 상기 복수의 레이어는, MIMO(Multiple Input Multiple Output)의 각각의 랭크에 상응할 수 있다. 예를 들어, 4X4 MIMO의 무선 통신 시스템(10)인 경우, 상기 직렬의 비트열은 4개의 비트열로 병렬화될 수 있다.According to one embodiment, the transmitting device 100 may include an encoder 110 and a deserializer 120. The encoder 110 can encode data according to various encoding techniques. For example, the encoder 110 may perform encoding based on at least one of a turbo code, a convolutional code, and a polar code. The parallelizer 120 can parallelize serial bit strings. The parallelizer 120 may receive the bit string of the encoded codeword from the encoder 110 and parallelize the serial bit string by the number of multiple inputs. For example, the parallelizer 120 may parallelize the serial bit string and map it to each of a plurality of layers. The plurality of layers may correspond to each rank of MIMO (Multiple Input Multiple Output). For example, in the case of the 4X4 MIMO wireless communication system 10, the serial bit strings can be parallelized into four bit strings.

일 실시예에 따라, 수신 장치(200)는 MIMO 검출기(210) 및 디코더(220)를 포함할 수 있다. MIMO 검출기(210)는 MIMO 신호를 검출할 수 있다. MIMO 검출기(210)는 디코더(220)을 통해 오류 정정을 수행하기 위하여 상기 MIMO 신호를 검출하는 과정에서 연판정 정보를 생성할 수 있다. 예를 들어, MIMO 검출기(210)는 MMSE(Minimum Mean Squared Error), ZF(Zero-Forcing), MF(Matched Filter)를 이용한 선형 검출 기법에 기반할 수도 있고, ML(maximum likelihood)을 적용한 비선형 검출 기법에 기반할 수도 있다. According to one embodiment, the receiving device 200 may include a MIMO detector 210 and a decoder 220. MIMO detector 210 can detect MIMO signals. The MIMO detector 210 may generate soft decision information in the process of detecting the MIMO signal to perform error correction through the decoder 220. For example, the MIMO detector 210 may be based on a linear detection technique using Minimum Mean Squared Error (MMSE), Zero-Forcing (ZF), and Matched Filter (MF), or may be based on a non-linear detection technique using maximum likelihood (ML). It can also be based on technique.

도 2는 본 개시의 예시적 실시예들에 따른 수신 장치(200)의 블록도이다.Figure 2 is a block diagram of a receiving device 200 according to example embodiments of the present disclosure.

도 2를 참고하면, 수신 장치(200)는 프로세서(201), 통신 회로(203), 메모리(205)를 포함할 수 있다.Referring to FIG. 2, the receiving device 200 may include a processor 201, a communication circuit 203, and a memory 205.

프로세서(201)는 수신 장치(200)의 전반적인 동작들을 제어할 수 있다. 예를 들어, 프로세서(201)는 통신 회로(203)를 통해 신호를 송신 및 수신할 수 있다. 또한, 프로세서(201)는 메모리(205)에 데이터를 기록하고, 읽을 수 있다. 통신 회로(203)의 일부 및 프로세서(201)는 CP(communication processor)라 지칭될 수 있다. The processor 201 may control overall operations of the receiving device 200. For example, processor 201 may transmit and receive signals through communication circuitry 203. Additionally, the processor 201 can write data to and read data from the memory 205. A portion of the communication circuit 203 and the processor 201 may be referred to as a communication processor (CP).

통신 회로(203)는 무선 채널을 통해 신호를 송수신하기 위한 기능들을 수행한다. 예를 들어, 통신 회로(203)는 시스템의 물리 계층 규격에 따라 기저대역 신호 및 비트열 간 변환 기능을 수행한다. 예를 들어, 데이터 송신 시, 통신 회로(203)는 송신 비트열을 부호화 및 변조함으로써 복소 심벌들을 생성하고, 데이터 수신 시, 기저대역 신호를 복조 및 복호화를 통해 수신 비트열을 복원할 수 있다. 또한, 통신 회로(203)는 기저대역 신호를 RF 대역 신호로 상향 변환한 후 안테나를 통해 송신하거나, 안테나를 통해 수신되는 RF 대역 신호를 기저대역 신호로 하향 변환할 수 있다. 예를 들어, 통신 회로(203)는 송신 필터, 수신 필터, 증폭기, 믹서, 오실레이터, DAC, ADC 등을 포함할 수 있다. 통신 회로(203)는 빔포밍을 수행할 수 있다. 통신 회로(203)는, 송수신하고자 하는 신호에 방향성을 부여하기 위해, 신호에 빔포밍 가중치를 적용할 수 있다. 일 실시예에 따라, 통신 회로(203)는 MIMO 검출기(210)를 통해 공간 다중화된 MIMO 신호를 수신하고, 디코더(220)를 통해 오류 정정된 비트열을 획득할 수 있다.The communication circuit 203 performs functions for transmitting and receiving signals through a wireless channel. For example, the communication circuit 203 performs a conversion function between baseband signals and bit strings according to the physical layer specifications of the system. For example, when transmitting data, the communication circuit 203 can generate complex symbols by encoding and modulating the transmitted bit string, and when receiving data, the received bit string can be restored by demodulating and decoding the baseband signal. Additionally, the communication circuit 203 may up-convert a baseband signal into an RF band signal and transmit it through an antenna, or may down-convert an RF band signal received through an antenna into a baseband signal. For example, the communication circuit 203 may include a transmit filter, receive filter, amplifier, mixer, oscillator, DAC, ADC, etc. The communication circuit 203 may perform beamforming. The communication circuit 203 may apply beamforming weights to signals to provide directionality to signals to be transmitted and received. According to one embodiment, the communication circuit 203 may receive a spatially multiplexed MIMO signal through the MIMO detector 210 and obtain an error-corrected bit stream through the decoder 220.

메모리(205)는 수신 장치(200)의 동작을 위한 기본 프로그램, 응용 프로그램, 설정 정보 등의 데이터를 저장할 수 있다. 메모리(205)는 휘발성 메모리, 비휘발성 메모리 또는 휘발성 메모리와 비휘발성 메모리의 조합으로 구성될 수 있다. 메모리(205)는 프로세서(201)의 요청에 따라 저장된 데이터를 제공할 수 있다. The memory 205 may store data such as basic programs, application programs, and setting information for operation of the receiving device 200. The memory 205 may be comprised of volatile memory, non-volatile memory, or a combination of volatile memory and non-volatile memory. The memory 205 may provide stored data upon request from the processor 201.

도 3은 본 개시의 예시적 실시예들에 따른 통신 회로(203)의 세부 블록도이다.Figure 3 is a detailed block diagram of a communication circuit 203 according to example embodiments of the present disclosure.

도 3을 참조하면, 통신 회로(203)는 복호화 및 복조부(310), 디지털 빔포밍부(320), 제1 수신 경로(330-1) 내지 제N 수신 경로(330-N), 아날로그 빔포밍부(340)를 포함할 수 있다.Referring to FIG. 3, the communication circuit 203 includes a decoding and demodulation unit 310, a digital beamforming unit 320, first reception paths 330-1 to Nth reception paths 330-N, and an analog beam. It may include a forming part 340.

일 실시예들에 따라, 복호화 및 복조부(310)는 채널 디코딩(decoding)을 수행할 수 있다. 채널 디코딩을 위해, LDPC(low density parity check) 코드, 컨볼루션(convolution) 코드, 폴라(polar) 코드, 터보 코드 중 적어도 하나가 사용될 수 있다. 예를 들어, 복호화 및 복조부(310)는 도 1에서 수신 장치(200)의 디코더(220)에 상응할 수 있다.According to one embodiment, the decoding and demodulating unit 310 may perform channel decoding. For channel decoding, at least one of a low density parity check (LDPC) code, a convolution code, a polar code, and a turbo code may be used. For example, the decoding and demodulating unit 310 may correspond to the decoder 220 of the receiving device 200 in FIG. 1.

디지털 빔포밍부(320)은 제1 수신 경로(330-1) 내지 제N 수신 경로(330-N)를 통해 수신된 아날로그 신호들에 빔포밍 가중치들을 곱한다. 여기서, 빔포밍 가중치들은 신호의 크기 및 위상을 변경하기 위해 사용된다. 이때, MIMO(multiple input multiple output) 전송 기법에 따라 다중화된 변조 심벌들은 제1 수신 경로(330-1) 내지 제N 수신 경로(330-N)로 수신될 수 있다.The digital beamforming unit 320 multiplies the analog signals received through the first reception path 330-1 to the Nth reception path 330-N by beamforming weights. Here, beamforming weights are used to change the size and phase of the signal. At this time, modulation symbols multiplexed according to a multiple input multiple output (MIMO) transmission technique may be received through the first reception path 330-1 to the Nth reception path 330-N.

아날로그 빔포밍부(440)는 아날로그 신호에 대한 빔포밍을 수행한다. 아날로그 빔포밍부(440)는 MIMO 신호를 수신하기 위하여 아날로그 수신 빔에 대한 빔포밍을 수행할 수 있다. The analog beamforming unit 440 performs beamforming on analog signals. The analog beamforming unit 440 may perform beamforming on an analog reception beam to receive a MIMO signal.

제1 수신 경로(330-1) 내지 제N 수신 경로(330-N) 각각은 FFT(fast fourier transform) 연산부, 아날로그-디지털 컨버터(analog-to-digital converter), CP 제거부, 직렬-병렬 변환부 및 하향 변환부(down converter)를 포함할 수 있다. 제1 수신 경로(330-1) 내지 제N 수신 경로(330-N) 각각은 수신된 신호를 기저대역 주파수로 하향 변환하며, CP를 제거하여 직렬 시간 도메인 기저대역 신호를 생성하고, 직렬 시간 도메인 기저대역 신호를 병렬 시간 도메인 신호들로 변환하고, FFT 알고리즘을 수행하여 N 병렬 주파수 도메인 신호들을 생성하고, 병렬 주파수 도메인 신호들을 변조된 데이터 심볼들의 시퀀스로 변환할 수 있다. 즉, 제1 수신 경로(330-1) 내지 제N 수신 경로(330-N)는 디지털 빔포밍을 통해 생성된 다수의 스트림(stream)들에 대하여 독립된 신호처리 프로세스를 제공할 수 있다. 단, 구현 방식에 따라, 제1 수신 경로(330-1) 내지 제N 수신 경로(330-N)의 구성 요소들 중 일부는 공용으로 사용될 수 있다.Each of the first reception path 330-1 to the Nth reception path 330-N includes a fast fourier transform (FFT) operation unit, an analog-to-digital converter, a CP removal unit, and a serial-parallel conversion. It may include a unit and a down converter. Each of the first receive path 330-1 to the Nth receive path 330-N down-converts the received signal to a baseband frequency, removes the CP to generate a serial time domain baseband signal, and generates a serial time domain baseband signal. The baseband signal can be converted into parallel time domain signals, an FFT algorithm can be performed to generate N parallel frequency domain signals, and the parallel frequency domain signals can be converted into a sequence of modulated data symbols. That is, the first reception path 330-1 to the Nth reception path 330-N can provide an independent signal processing process for multiple streams generated through digital beamforming. However, depending on the implementation method, some of the components of the first reception path 330-1 to the Nth reception path 330-N may be commonly used.

도 4는 본 개시의 예시적 실시예들에 따른 MIMO(Multiple Input Multiple Output) 환경을 도시한다.4 illustrates a Multiple Input Multiple Output (MIMO) environment according to example embodiments of the present disclosure.

도 4를 참조하면, 기지국(410) 및 사용자 단말(420)는 MIMO(Multiple Input Multiple Output) 방식을 활용하여 서로 통신할 수 있다. 이를 위해 기지국(410) 및 사용자 단말(420) 각각은 복수의 안테나들(Ant1_1, Ant1_2, Ant2_1, Ant2_2)을 포함할 수 있다. 도 4에서는 기지국(410) 및 사용자 단말(420)가 각각 2개의 안테나들(Ant1_1, Ant1_2, Ant2_1, Ant2_2)을 각각 포함하는 것으로 도시되어 있으나, 이에 제한되지 않는다. 본 개시의 기술적 사상은 기지국(410) 및 사용자 단말(420)가 각각 2개 이상의 안테나들을 포함하는 실시 예에도 적용될 수 있음은 당연하다.Referring to FIG. 4, the base station 410 and the user terminal 420 can communicate with each other using the Multiple Input Multiple Output (MIMO) method. To this end, each of the base station 410 and the user terminal 420 may include a plurality of antennas (Ant1_1, Ant1_2, Ant2_1, and Ant2_2). In FIG. 4, the base station 410 and the user terminal 420 are shown as each including two antennas (Ant1_1, Ant1_2, Ant2_1, and Ant2_2), but the present invention is not limited thereto. It is natural that the technical idea of the present disclosure can be applied to embodiments in which the base station 410 and the user terminal 420 each include two or more antennas.

기지국(410)은 제1 송수신기(411), 제2 송수신기(412), 제1 안테나(Ant1_1) 및 제2 안테나(Ant1_2)를 포함할 수 있다. 제1 송수신기(411) 및 제2 송수신기(412)는 각각 하나의 안테나에 연결될 수 있다. 예를 들어, 제1 송수신기(411)는 제1 안테나(Ant1_1)에 연결되고, 제2 송수신기(412)는 제2 안테나(Ant1_2)에 연결될 수 있다. 기지국(410)이 송신 장치로 동작할 때 제1 송수신기(411) 및 제2 송수신기(412)는 송신기로서 동작할 수 있고, 기지국(410)이 수신 장치로 동작할 때 제1 송수신기(411) 및 제2 송수신기(412)는 수신기로서 동작할 수 있다. The base station 410 may include a first transceiver 411, a second transceiver 412, a first antenna (Ant1_1), and a second antenna (Ant1_2). The first transceiver 411 and the second transceiver 412 may each be connected to one antenna. For example, the first transceiver 411 may be connected to the first antenna (Ant1_1), and the second transceiver 412 may be connected to the second antenna (Ant1_2). When the base station 410 operates as a transmitting device, the first transceiver 411 and the second transceiver 412 can operate as a transmitter, and when the base station 410 operates as a receiving device, the first transceiver 411 and The second transceiver 412 may operate as a receiver.

제1 송수신기(411)는 송신 모드에서 제1 컴포넌트 캐리어 신호(C1) 및 제2 컴포넌트 신호(C2)를 병합함으로써 제1 신호(Sig)를 생성하고, 생성된 제1 신호(Sig)를 사용자 단말(420)에 출력할 수 있다. 제1 송수신기(411)는 제1 신호(Sig)로부터 제1 컴포넌트 캐리어(C1)뿐만 아니라 제2 컴포넌트 캐리어(C2) 역시 추출할 수 있다. 제1 송수신기(411) 및 제2 송수신기(412) 각각은 각각 하나의 컴포넌트 캐리어 신호만을 전송하는 것이 아니라 복수의 컴포넌트 캐리어 신호들을 병합하여 전송할 수 있고, 제1 신호(Sig)로부터 하나의 컴포넌트 캐리어 신호 만을 추출하는 것이 아니라 복수의 컴포넌트 캐리어 신호들을 추출할 수 있다. 사용자 단말(420)는 제3 송수신기(421), 제4 송수신기(422), 제3 안테나(Ant2_1) 및 제4 안테나(Ant2_2)를 포함할 수 있다. 사용자 단말(420)는 기지국(410)과 실질적으로 동일하거나 유사할 수 있으므로, 그 설명은 생략하기로 한다.The first transceiver 411 generates a first signal (Sig) by merging the first component carrier signal (C1) and the second component signal (C2) in the transmission mode, and transmits the generated first signal (Sig) to the user terminal. It can be output at (420). The first transceiver 411 can extract not only the first component carrier (C1) but also the second component carrier (C2) from the first signal (Sig). The first transceiver 411 and the second transceiver 412 each transmit not only one component carrier signal, but may merge and transmit a plurality of component carrier signals, and transmit one component carrier signal from the first signal (Sig). Rather than extracting only one signal, multiple component carrier signals can be extracted. The user terminal 420 may include a third transceiver 421, a fourth transceiver 422, a third antenna (Ant2_1), and a fourth antenna (Ant2_2). Since the user terminal 420 may be substantially the same as or similar to the base station 410, its description will be omitted.

도 5a는 본 개시의 예시적 실시예들에 따른 멀티 ED 연산 회로(500)의 세부 블록도이다.FIG. 5A is a detailed block diagram of a multi-ED operation circuit 500 according to example embodiments of the present disclosure.

도 5a를 참조하면, 멀티 ED 연산 회로(500)는 레퍼런스 계산 회로(501) 및 복수의 ED 계산 회로들(510a 내지 510n)을 포함할 수 있다. 일 실시예에 따라 멀티 ED 연산 회로(500)는 도 1의 MIMO 검출기(210)에 포함될 수 있다. 레퍼런스 계산 회로(501)는 QAM의 변조 차수에 따라 QAM 성상도 상에서 심볼을 특정하기 위해 필요한 복수의 값들을 계산할 수 있다. 상기 복수의 값들은, 성상도 상에서 심볼을 특정하기 위한 디시전 바운더리(decision boundary) 값들일 수 있다. 도 5b를 함께 참조하면, 256 QAM의 경우, 레퍼런스 계산 회로(501)는 8개의 레퍼런스 값들을 생성할 수 있다. 1024 QAM의 경우, 레퍼런스 계산 회로(501)는 16개의 레퍼런스 값들을 생성할 수 있다.Referring to FIG. 5A, the multi-ED calculation circuit 500 may include a reference calculation circuit 501 and a plurality of ED calculation circuits 510a to 510n. According to one embodiment, the multi-ED operation circuit 500 may be included in the MIMO detector 210 of FIG. 1. The reference calculation circuit 501 can calculate a plurality of values necessary to specify a symbol on the QAM constellation according to the QAM modulation order. The plurality of values may be decision boundary values for specifying a symbol on the constellation. Referring to FIG. 5B together, in the case of 256 QAM, the reference calculation circuit 501 can generate 8 reference values. For 1024 QAM, the reference calculation circuit 501 can generate 16 reference values.

도 5b를 함께 참조하면, QAM 변조 차수가 증가함에 따라, 각각의 하드 검출기(511 내지 513) 내에 포함되는 비교기의 개수들도 증가하는 것을 알 수 있다. 예를 들어, 256 QAM의 경우, 8개의 레퍼런스 값들이 생성되며, 동위상 성분(in phase), 및 직교위상 성분(quadrature phase)마다 레퍼런스 값들에 기반한 비교를 수행해야 하기 때문에, 하드 검출기들(511 내지 513)마다 구비되는 비교기들의 개수는 레퍼런스 값들의 2배인 16개인 것을 알 수 있다. 다른 예를 들어, 1024 QAM의 경우, 성상도 상에 배치된 1024개의 성상 좌표들을 구별하기 위한 레퍼런스 값들은 16개일 수 있으며, 하드 검출기들(511 내지 513)마다 구비되는 비교기들의 개수는 동위상 성분 및 직교위상 성분마다 필요하므로 레퍼런스 값들의 2배인 32개일 수 있다. 마찬가지로, 4K QAM은 하드 검출기마다 32개의 레퍼런스 값들 및 64개의 비교기들이 필요하며, 16K QAM은 64개의 레퍼런스 값들과 128개의 비교기들이 필요할 수 있다. Referring to Figure 5b together, it can be seen that as the QAM modulation order increases, the number of comparators included in each hard detector (511 to 513) also increases. For example, in the case of 256 QAM, 8 reference values are generated, and since comparison based on the reference values must be performed for each in-phase component (in phase) and quadrature component (quadrature phase), hard detectors 511 It can be seen that the number of comparators provided for each (through 513) is 16, which is twice the reference value. For another example, in the case of 1024 QAM, the reference values for distinguishing the 1024 constellation coordinates arranged on the constellation may be 16, and the number of comparators provided for each hard detector (511 to 513) is in-phase component And since each orthogonal phase component is required, the number may be 32, which is twice the reference values. Likewise, 4K QAM may require 32 reference values and 64 comparators per hard detector, and 16K QAM may require 64 reference values and 128 comparators.

일 실시예에 따라, 랭크4를 지원하는 수신 장치(200)인 경우, 멀티 ED 연산 회로(500)는 복잡도를 낮추기 위하여 제한된 개수의 ED 계산 회로(510a 내지 510n)들을 포함할 수 있다. 예를 들어, 멀티 ED 연산 회로(500)의 복잡도를 경감시키기 위하여 n은 32일 수 있다. 이 때, 1024 QAM을 지원하는 경우, 32개의 ED 계산 회로들 마다 3개의 하드 검출기(511 내지 513)들을 포함하며, 각각의 하드 검출기(511 내지 513)들은 레퍼런스 값들의 개수의 2배인 32개의 비교기들을 포함하므로, 멀티 ED 연산 회로(500)는 3072개의 비교기들을 포함할 수 있다. 즉, QAM 변조 차수가 증가함에 따라 멀티 ED 연산 회로(500) 내부의 비교기들의 개수는 기하급수적으로 증가하며, 이는 큰 하드웨어 사이즈 및 소모 전력의 증가를 야기할 수 있다.According to one embodiment, in the case of the receiving device 200 supporting rank 4, the multi-ED calculation circuit 500 may include a limited number of ED calculation circuits 510a to 510n to reduce complexity. For example, n may be 32 to reduce the complexity of the multi-ED operation circuit 500. At this time, when supporting 1024 QAM, each of the 32 ED calculation circuits includes three hard detectors (511 to 513), and each hard detector (511 to 513) has 32 comparators that are twice the number of reference values. Therefore, the multi-ED operation circuit 500 may include 3072 comparators. That is, as the QAM modulation order increases, the number of comparators within the multi-ED operation circuit 500 increases exponentially, which may cause a large hardware size and an increase in power consumption.

도 5a를 참조하면, 복수의 ED 계산 회로들(510a 내지 510n)마다 3개의 하드 검출기들(511 내지 513) 및 ED를 계산하는데 하드 검출기들(511 내지 513)에서 수행되는 연산을 제외한 나머지 연산들을 수행하기 위한 기타 연산 회로를 포함하는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 복수의 ED 계산 회로들(510a 내지 510n)마다 포함하는 하드 검출기의 개수는 랭크 값에 따라 가변될 수 있다. 예를 들어, 랭크2를 지원하는 수신 장치(200)의 경우, 복수의 ED 계산 회로들(510a 내지 510n) 각각은 1개의 하드 검출기만을 포함할 수도 있다. Referring to FIG. 5A, there are three hard detectors 511 to 513 for each of the plurality of ED calculation circuits 510a to 510n, and the remaining operations excluding the operations performed in the hard detectors 511 to 513 to calculate ED are Although it is shown as including other arithmetic circuits for performing operations, it is not limited thereto. The number of hard detectors included in each of the plurality of ED calculation circuits 510a to 510n may vary depending on the rank value. For example, in the case of the receiving device 200 supporting rank 2, each of the plurality of ED calculation circuits 510a to 510n may include only one hard detector.

도 6은 본 개시의 예시적 실시예들에 따른 레퍼런스 값들의 예를 도시한다.6 shows examples of reference values according to example embodiments of the present disclosure.

QAM 변조 차수가 증가함에 따라 그레이 매핑을 이용한 심볼과 QAM의 성상 좌표의 관계를 도시하면 각각 하기 수학식들과 같다. As the QAM modulation order increases, the relationship between the symbol using gray mapping and the constellation coordinates of QAM is shown in the following equations.

여기서, 수학식 1은 QPSK의 경우, 성상 좌표 와 심볼 의 관계를 도시한다. 수학식 2는, 16 QAM에서 비트열 과 심볼 의 관계를 도시한다. 수학식 3은, 64 QAM에서 비트열 과 심볼 의 관계를 도시한다. 수학식 4는, 256 QAM에서 비트열 과 심볼 의 관계를 도시한다. 수학식 5는, 1024 QAM에서 비트열 과 심볼 의 관계를 도시한다.Here, Equation 1 is the constellation coordinate for QPSK and symbol shows the relationship between Equation 2 is the bit string in 16 QAM and symbol shows the relationship between Equation 3 is the bit string in 64 QAM and symbol shows the relationship between Equation 4 is the bit string in 256 QAM and symbol shows the relationship between Equation 5 is the bit string in 1024 QAM and symbol shows the relationship between

일 실시예에 따라, 상기 수학식들에 기반하여 다음 차수의 QAM과 이전 차수의 QAM은 서로 재귀적 구조를 가질 수 있다. 이러한 특징을 활용하여 QAM 변조 차수가 2n일 경우의 디시전 룰을 정리하면 아래의 수학식6 및 수학식 7과 같을 수 있다. 이때, 수학식 6은 비트열 중 동위상 성분의 비트들을 각각 도시하며, 수학식 7은 직교위상 성분의 비트들을 각각 도시한다. According to one embodiment, based on the above equations, the next order QAM and the previous order QAM may have a recursive structure. Using these characteristics, the decision rule when the QAM modulation order is 2n can be summarized as Equation 6 and Equation 7 below. At this time, Equation 6 shows the bits of the in-phase component of the bit string, and Equation 7 shows the bits of the quadrature component.

도 6을 함께 참조하면, 상기 수학식 6 및 상기 수학식 7에서 상수 값은 도 6의 표와 같을 수 있다. 상기 디시전 룰을 활용하게 되면 상위 비트부터 하위 비트까지 순차적으로 연산을 수행하고 비트를 결정하므로 하드 검출기(511 내지 513)마다 요구되는 비교기의 개수가 감소될 수 있다.수학식 6 및 수학식 7을 참조하면, 동위상 성분의 최상위 비트 는 수신 신호의 실수부가 양수인지 음수인지에 따라 결정되며, 동위상 성분의 차상위 비트 는 에서 수신 신호의 실수부의 절대 값을 뺀 값이 양수인지 음수인지 판단하면 결정될 수 있다. 동위상 성분의 중위 비트 는 에서 차상위 비트 의 절대 값을 뺀 값이 양수인지 음수인지 판단하여 결정될 수 있다. 차하위 비트 는 에서 중위 비트 의 절대 값을 뺀 값이 양수인지 음수인지 판단하여 결정될 수 있다. 최하위 비트 는 에서 차하위 비트 의 절대 값을 뺀 값이 양수인지 음수인지 판단하여 결정될 수 있다. 즉, 비트 는 에서 비트 의 절대 값을 뺀 값이 양수인지 음수인지 판단하여 결정될 수 있다. 직교위상 성분의 비트들에 대한 수학식 7은 수학식 6의 실수부를 허수부로 변경하면 되기 때문에 생략하기로 한다. Referring to FIG. 6 together, in Equation 6 and Equation 7, The constant values may be the same as the table in FIG. 6. When using the decision rule, operations are performed sequentially from the upper bit to the lower bit and the bit is determined, so the number of comparators required for each hard detector (511 to 513) can be reduced. Equation 6 and Equation 7 Referring to , the most significant bit of the in-phase component is determined depending on whether the real part of the received signal is positive or negative, and the next most significant bit of the in-phase component is Is It can be determined by determining whether the value obtained by subtracting the absolute value of the real part of the received signal from is positive or negative. the median bit of the in-phase component Is the next most significant bit in It can be determined by determining whether the value obtained by subtracting the absolute value of is positive or negative. second lowest bit Is infix bit It can be determined by determining whether the value obtained by subtracting the absolute value of is positive or negative. least significant bit Is second least significant bit It can be determined by determining whether the value obtained by subtracting the absolute value of is positive or negative. That is, bit Is bit from It can be determined by determining whether the value obtained by subtracting the absolute value of is positive or negative. Equation 7 for the bits of the quadrature component will be omitted because the real part of Equation 6 can be changed to the imaginary part.

재귀적 구조를 형성하기 위하여, 를 로 치환하였다고 가정할 수 있다. 이 때, 는 상기 치환한 를 이용한 가 0보다 크거나 같으면 0으로, 0보다 작으면 1로 결정되는 것을 알 수 있다. 상위 비트와 하위 비트 사이의 재귀적 구조를 일반화하면 아래의 수학식과 같을 수 있다.To form a recursive structure, cast It can be assumed that it has been replaced with . At this time, is the above substituted using You can see that if is greater than or equal to 0, it is determined as 0, and if it is less than 0, it is determined as 1. If we generalize the recursive structure between the upper bits and the lower bits, it can be as shown in the equation below.

이하, 상기 재귀적 구조를 이용하여 하드웨어 복잡도를 경감하기 위한 실시예들을 후술하기로 한다.Hereinafter, embodiments for reducing hardware complexity using the recursive structure will be described.

도 7a는 본 개시의 예시적 실시예들에 따른 재귀적 구조의 하드 검출기(700)를 도시한다. FIG. 7A illustrates a hard detector 700 with a recursive structure according to example embodiments of the present disclosure.

상위 하드 검출기(700)는 하위 하드 검출기(750) 및 추가 연산 회로(760)를 포함할 수 있다. 하위 하드 검출기(750)는 서브 하드 검출기, 종속 하드 검출기를 포함하는 다양한 용어들로 지칭될 수 있다. 상위 하드 검출기(700)는 변조 차수가 22N에 상응하는 QAM 복조기에 상응할 수 있다. 예를 들어, N이 5인 경우, 상위 하드 검출기(700)는 1024 QAM 복조기일 수 있다. 다른 예를 들어, N이 4인 경우, 상위 하드 검출기(700)는 256 QAM 복조기일 수 있다.The upper hard detector 700 may include a lower hard detector 750 and an additional operation circuit 760. The sub-hard detector 750 may be referred to by various terms, including sub-hard detector and dependent hard detector. The upper hard detector 700 may correspond to a QAM demodulator corresponding to a modulation order of 2 2N . For example, if N is 5, the upper hard detector 700 may be a 1024 QAM demodulator. For another example, when N is 4, the upper hard detector 700 may be a 256 QAM demodulator.

하위 하드 검출기(750)는 상위 하드 검출기(700)보다 한단계 낮은 변조 차수에 상응하는 QAM 복조기일 수 있다. 즉, 하위 하드 검출기(750)는 22(N-1) QAM 복조기일 수 있다. 예를 들어, N이 5인 경우, 상위 하드 검출기(700)는 1024 QAM 복조기이고, 하위 하드 검출기(750)는 256 QAM 복조기일 수 있다. The lower hard detector 750 may be a QAM demodulator corresponding to a modulation order one step lower than the upper hard detector 700. That is, the lower hard detector 750 may be a 2 2 (N-1) QAM demodulator. For example, if N is 5, the upper hard detector 700 may be a 1024 QAM demodulator, and the lower hard detector 750 may be a 256 QAM demodulator.

추가 연산 회로(760)는 심볼 에 상응하는 비트열 중 최상위 비트들 2개를 출력하고, 하위 하드 검출기(750)에게 재귀적 구조를 이용하기 위한 치환 값 를 전달할 수 있다. The additional operation circuit 760 is represented by the symbol Outputs the two highest bits of the corresponding bit string and provides a replacement value for using the recursive structure to the lower hard detector 750. can be transmitted.

실시예에 따라, 추가 연산 회로(760)는 심볼 에 상응하는 비트열 중 동위상 성분의 최상위 비트 및 직교위상 성분의 최상위 비트 를 각각 출력하기 위하여, 실수부 반환 함수(701), 허수부 반환 함수(702) 및 2개의 비교기들(703, 704)를 포함할 수 있다. Depending on the embodiment, the additional operation circuit 760 is a symbol The highest bit of the in-phase component among the corresponding bit strings and the most significant bit of the quadrature component. In order to output each, it may include a real part return function 701, an imaginary part return function 702, and two comparators 703 and 704.

추가 연산 회로(760)는 심볼 에 상응하는 비트열 중 동위상 성분의 최상위 비트 및 직교위상 성분의 최상위 비트 를 각각 출력할 수 있다. 심볼 에 상응하는 비트열 중 동위상 성분의 최상위 비트 및 직교위상 성분의 최상위 비트 를 제외한 나머지 비트들은 하위 하드 검출기(750)의 연산을 통해 출력될 수 있다. The additional operation circuit 760 is represented by the symbol The highest bit of the in-phase component among the corresponding bit strings and the most significant bit of the quadrature component. can be output respectively. symbol The highest bit of the in-phase component among the corresponding bit strings and the most significant bit of the quadrature component. The remaining bits except can be output through the operation of the lower hard detector 750.

실수부 반환 함수(701)는 출력 Re(y)을 제1 비교기(703)에게 제공할 수 있다. 제1 비교기(703)는 출력 을 수신하여 0보다 큰지 또는 작은지에 따라 출력을 달리할 수 있다. 예를 들어, 제1 비교기(703)는 출력 이 0보다 작은 경우(음수), 1의 outb[0]을 출력할 수 있고, 출력 이 0보다 큰 경우(양수), 0의 outb[0]를 출력할 수 있다. 상기 outb[0]는 동위상 성분의 최상위 비트 일 수 있다. The real part return function 701 may provide an output Re(y) to the first comparator 703. The first comparator 703 outputs By receiving, the output can be varied depending on whether it is greater or less than 0. For example, the first comparator 703 outputs If it is less than 0 (negative number), outb[0] of 1 can be output, and output If it is greater than 0 (positive number), outb[0] of 0 can be output. The outb[0] is the highest bit of the in-phase component. It can be.

허수부 반환 함수(702)는 출력 을 제2 비교기(704)에게 제공할 수 있다. 제2 비교기(704)는 출력 을 수신하여 0보다 큰지 또는 작은지에 따라 출력을 달리할 수 있다. 예를 들어, 제2 비교기(704)는 출력 이 0보다 작은 경우(음수), 1의 outb[1]을 출력할 수 있고, 출력 이 0보다 큰 경우(양수), 0의 outb[1]를 출력할 수 있다. 상기 outb[1]는 직교위상 성분의 최상위 비트 일 수 있다.The imaginary part return function (702) outputs can be provided to the second comparator 704. The second comparator 704 outputs By receiving, the output can be varied depending on whether it is greater or less than 0. For example, the second comparator 704 outputs If it is less than 0 (negative number), outb[1] of 1 can be output, and output If it is greater than 0 (positive number), outb[1] of 0 can be output. The outb[1] is the highest bit of the quadrature component. It can be.

실시예에 따라, 추가 연산 회로(760)는 하위 하드 검출기(750)에게 치환 값을 전달하기 위한 2개의 절대값 반환 함수들(705, 706) 및 2개의 합산기들(707, 708)을 더 포함할 수 있다.Depending on the embodiment, the additional operation circuit 760 further includes two absolute value return functions (705, 706) and two summers (707, 708) for transmitting the substitution value to the lower hard detector (750). It can be included.

제1 절대값 반환 함수(705)는 실수부 반환 함수(701)로부터 출력 를 제공받고, 이에 대하여 절대값을 취한 출력 을 제1 합산기(707)에 제공할 수 있다. 제1 합산기(707)는 제1 기준 값(A0)에서 상기 출력 을 뺄셈하여 하위 하드 검출기(750)에게 제공할 수 있다. 즉, 제1 합산기(707)로부터 하위 하드 검출기(750)에게 제공되는 값은 동위상 성분의 비트들 중 최상위 비트 를 제외한 나머지 비트들을 계산하기 위한 입력 값이다. The first absolute value return function (705) is output from the real part return function (701) is provided and the output is taken as an absolute value. Can be provided to the first summer 707. The first summer 707 outputs the first reference value (A 0 ). can be subtracted and provided to the lower hard detector 750. That is, the value provided from the first summer 707 to the lower hard detector 750 is the highest bit among the bits of the in-phase component. This is the input value for calculating the remaining bits except for.

제2 절대값 반환 함수(706)는 허수부 반환 함수(702)로부터 출력 를 제공받고, 이에 대하여 절대값을 취한 출력 을 제2 합산기(708)에 제공할 수 있다. 제2 합산기(708)는 제1 기준 값(A0)에서 상기 출력 을 뺄셈하여 하위 하드 검출기(750)에게 제공할 수 있다. 즉, 제2 합산기(708)로부터 하위 하드 검출기(750)에게 제공되는 값은 직교위상 성분의 비트들 중 최상위 비트 를 제외한 나머지 비트들을 계산하기 위한 입력 값이다. 하위 하드 검출기(750)는 제1 합산기(707) 및 제2 합산기(708)로부터 각각 수신한 값에 기반하여 바이너리 기반의 병렬 연산을 수행하여 나머지 비트들(outb[2] 내지 outb[2N-1])을 출력할 수 있다.The second absolute value return function 706 is output from the imaginary part return function 702. is provided and the output is taken as an absolute value. Can be provided to the second summer 708. The second summer 708 outputs the first reference value (A 0 ). can be subtracted and provided to the lower hard detector 750. That is, the value provided from the second summer 708 to the lower hard detector 750 is the highest bit among the bits of the quadrature component. This is the input value for calculating the remaining bits except for. The lower hard detector 750 performs a binary-based parallel operation based on the values received from the first summer 707 and the second summer 708, respectively, to calculate the remaining bits (outb[2] to outb[2N -1]) can be output.

수학식 8을 함께 참조하면, 제1 합산기(707)의 출력은 재귀적 구조를 형성하기 위한 치환 값인 와 동일한 형태이며, 제2 합산기(708)의 출력은 재귀적 구조를 형성하기 위한 치환 값인 와 동일한 형태인 것을 알 수 있다. 즉, 상위 하드 검출기(700)는 한단계 낮은 차수의 하위 하드 검출기(750)에 추가적으로 동위상 성분 및 직교위상 성분의 최상위 비트들 각각을 연산하기 위한 2개의 비교기들 및 2개의 합산기들을 추가하는 것만으로 구현될 수 있을 것이다.Referring to Equation 8 together, the output of the first summer 707 is a substitution value to form a recursive structure. It has the same form as, and the output of the second summer 708 is a substitution value to form a recursive structure. It can be seen that it has the same form as . In other words, the upper hard detector 700 only adds two comparators and two summers for calculating each of the most significant bits of the in-phase component and the quadrature component in addition to the lower hard detector 750 of one level lower order. It could be implemented as:

도 7b를 함께 참조하면, 상위 하드 검출기(700a)는 1024 QAM 복조기에 상응하고, 하위 하드 검출기(750a)는 256 QAM 복조기에 상응할 수 있다. 도 7a에서 전술한 바와 같이, 1024 QAM 복조기는 256 QAM보다 2배 개수의 레퍼런스 값들 및 레퍼런스 값들의 개수가 2배로 늘어남에 따라 요구되는 2배의 비교기들을 포함하지 않고, 256 QAM 복조기의 앞 단에 1단의 추가 연산 회로(760a)만을 구비함으로써 동일한 출력을 생성하도록 구현될 수 있다. 다만, 1024 QAM의 복조기를 디시전 바운더리 방식에 따라 바이너리 연산으로 구현하였다면, 비트열(outb[0] 내지 outb[9])를 결정하는데 소요되는 시간은 더 짧을 수 있다. 1단의 추가 연산 회로(760a)에 도시된 바와 같이, 실수부 반환 함수, 절대값 반환 함수, 합산기가 서로 직렬로(serially) 또는 연접하여(concatenated) 연결되어 있기 때문에 일정 시간의 연산 지연이 발생하는 것은 필연적이기 때문이다. 즉, 기존의 디시전 바운더리 방식에 기반하는 1024 QAM 복조기는 심볼 에 상응하는 비트열 판단 시간은 짧은 대신에 너무 많은 비교기들이 요구되므로 하드웨어적 복잡도가 높고 소모 전력이 높을 수 있고, 본 개시의 일 실시예에 따른 1024 QAM 복조기는 심볼 에 상응하는 비트열 판단 시간은 연접 구조에 기반한 지연 시간이 추가되어 증가될 수 있으나, 요구되는 비교기들의 개수가 훨씬 감소되므로 소모 전력 및 하드웨어적 복잡도를 경감시킬 수 있다. 도 7c를 함께 참조하면, 상위 하드 검출기(700b)가 256 QAM 복조기인 경우, 1단의 추가 연산 회로(760b)와 함께 64 QAM 복조기의 하위 하드 검출기(750b)를 구비함으로써 동일한 효과를 얻을 수 있을 것이다. 도 7d를 함께 참조하면, 상위 하드 검출기(700c)가 4K QAM 복조기인 경우, 1단의 추가 연산 회로(760c)와 함께 1024 QAM 복조기의 하위 하드 검출기(750c)를 구비함으로써 동일한 효과를 얻을 수 있을 것이다. 도 7a 및 도 7b와 중복된 설명이므로 생략하기로 한다. Referring to FIG. 7B together, the upper hard detector 700a may correspond to a 1024 QAM demodulator, and the lower hard detector 750a may correspond to a 256 QAM demodulator. As described above in FIG. 7A, the 1024 QAM demodulator does not include twice the number of reference values than 256 QAM and twice the number of comparators required as the number of reference values is doubled, and is installed at the front of the 256 QAM demodulator. It can be implemented to generate the same output by providing only a first-stage additional operation circuit 760a. However, if the 1024 QAM demodulator is implemented with binary operation according to the decision boundary method, the time required to determine the bit string (outb[0] to outb[9]) may be shorter. As shown in the first-stage additional operation circuit 760a, a certain amount of time of operation delay occurs because the real part return function, absolute value return function, and summer are connected serially or concatenated to each other. Because it is inevitable to do so. In other words, the 1024 QAM demodulator based on the existing decision boundary method uses the symbol The corresponding bit string decision time is short, but too many comparators are required, so hardware complexity and power consumption may be high, and the 1024 QAM demodulator according to an embodiment of the present disclosure uses a symbol The bit string decision time corresponding to can be increased by adding delay time based on the concatenation structure, but the number of required comparators is greatly reduced, thereby reducing power consumption and hardware complexity. Referring to FIG. 7C together, when the upper hard detector 700b is a 256 QAM demodulator, the same effect can be obtained by providing the lower hard detector 750b of the 64 QAM demodulator along with the first stage additional operation circuit 760b. will be. Referring to FIG. 7D together, when the upper hard detector 700c is a 4K QAM demodulator, the same effect can be obtained by providing the lower hard detector 750c of the 1024 QAM demodulator along with the first stage additional operation circuit 760c. will be. Since the description overlaps with FIGS. 7A and 7B, it will be omitted.

도 8은 본 개시의 일 실시예에 따른 순차적 직렬 연산에 기반한 1024 QAM 복조기의 일 예를 도시한다. Figure 8 shows an example of a 1024 QAM demodulator based on sequential serial operations according to an embodiment of the present disclosure.

도 8을 참조하면, 하드 검출기(800)는 다단의 추가 연산 회로들을 포함할 수 있다. 즉, 도 8의 하드 검출기(800)는 도 7a 내지 도 7c에 도시된 바와 같이, 1단의 추가 연산 회로와 하위 하드 검출기로 구현되는 것이 아니라, 다단의 추가 연산 회로들을 직렬로 또는 연접하여 구현될 수 있다. Referring to FIG. 8, the hard detector 800 may include multiple stages of additional calculation circuits. That is, the hard detector 800 in FIG. 8 is not implemented with a single-stage additional operation circuit and a lower hard detector, as shown in FIGS. 7A to 7C, but is implemented by multiple stages of additional operation circuits in series or connected. It can be.

도 8의 하드 검출기(800)는 예시적으로 1024 QAM 복조기를 도시하고 있으므로 4단의 추가 연산 회로들(830 내지 870)을 도시하고 있으나, 이에 제한되는 것은 아니다. 다양한 실시예들에 따라, 하드 검출기(800)가 22N QAM 복조기인 경우, N단의 추가 연산 회로들을 직렬로 연결함으로써 구현될 수도 있다. The hard detector 800 in FIG. 8 exemplarily shows a 1024 QAM demodulator and thus shows four additional operation circuits 830 to 870, but is not limited thereto. According to various embodiments, when the hard detector 800 is a 2 2N QAM demodulator, it may be implemented by connecting N additional operation circuits in series.

실시예에 따라, 제1 추가 연산 회로(830)는 동위상 성분과 직교위상 성분 각각의 최상위 비트들 , 을 출력할 수 있다. 동위상 성분의 최상위 비트 는 outb[0]에, 직교위상 성분의 최상위 비트 는 outb[1]에 각각 상응할 수 있다. 이를 위하여, 제1 추가 연산 회로(830)는 실수부 반환 함수(801), 허수부 반환 함수(802) 및 2개의 비교기들(803, 804)를 포함할 수 있다. 비교기(803)는 실수부 반환 함수(801)로부터 수신 신호 y의 실수부를 획득하고, 0보다 큰 경우 0을, 0보다 작은 경우 1을 outb[0]로서 출력할 수 있다. 비교기(804)는 허수부 반환 함수(802)로부터 수신 신호 y의 허수부를 획득하고, 0보다 큰 경우 0을, 0보다 작은 경우 1을 outb[1]로서 출력할 수 있다. Depending on the embodiment, the first additional operation circuit 830 may select the most significant bits of each of the in-phase component and the quadrature component. , can be output. Most significant bit of in-phase component is in outb[0], the most significant bit of the quadrature component may respectively correspond to outb[1]. To this end, the first additional operation circuit 830 may include a real part return function 801, an imaginary part return function 802, and two comparators 803 and 804. The comparator 803 obtains the real part of the received signal y from the real part return function 801, and outputs 0 when it is greater than 0 and 1 when it is less than 0 as outb[0]. The comparator 804 obtains the imaginary part of the received signal y from the imaginary part return function 802, and outputs 0 when it is greater than 0 and 1 when it is less than 0 as outb[1].

실시예에 따라, 제2 추가 연산 회로(840)는 동위상 성분과 직교위상 성분 각각의 차상위 비트들 , 을 출력할 수 있다. 동위상 성분의 차상위 비트 는 outb[2]에, 직교위상 성분의 차상위 비트 는 outb[3]에 각각 상응할 수 있다. 이를 위하여, 제2 추가 연산 회로(840)는 2개의 절대값 반환 함수(805, 806), 2개의 합산기들(807, 808) 및 2개의 비교기들(809, 810)을 포함할 수 있다. Depending on the embodiment, the second additional operation circuit 840 stores the next-order bits of each of the in-phase component and the quadrature component. , can be output. Next most significant bit of in-phase component is in outb[2], the next most significant bit of the quadrature component may respectively correspond to outb[3]. To this end, the second additional calculation circuit 840 may include two absolute value return functions (805, 806), two summers (807, 808), and two comparators (809, 810).

합산기(807)는 제1 레퍼런스 값(Ref[0]) 및 제1 추가 연산 회로(830)의 동위상 성분에 상응하는 출력을 절대값 취한 결과를 각각 수신할 수 있다. 상기 제1 레퍼런스 값(Ref[0])은 도 6의 A0에 상응할 수 있다. 합산기(807)는 제1 레퍼런스 값(Ref[0])에서 제1 추가 연산 회로(840)의 동위상 성분에 상응하는 출력의 절대값을 빼고, 그 값을 비교기(809)에게 제공할 수 있다. 즉, 비교기(809)가 수신하는 값은 수학식 8의 치환 값에 기반한 것일 수 있다. 비교기(809)는 수신한 값이 0보다 크면 0을, 0보다 작으면 1을 outb[2]로서 출력할 수 있다.The summer 807 may receive the first reference value (Ref[0]) and the result of taking the absolute value of the output corresponding to the in-phase component of the first addition operation circuit 830, respectively. The first reference value (Ref[0]) may correspond to A 0 in FIG. 6. The summer 807 may subtract the absolute value of the output corresponding to the in-phase component of the first additional operation circuit 840 from the first reference value (Ref[0]) and provide the value to the comparator 809. there is. That is, the value received by the comparator 809 may be based on the substitution value of Equation 8. The comparator 809 can output 0 if the received value is greater than 0, and output 1 as outb[2] if the received value is less than 0.

합산기(808)는 제1 레퍼런스 값(Ref[0]) 및 제1 추가 연산 회로(840)의 직교위상 성분에 상응하는 출력을 절대값 취한 결과를 각각 수신할 수 있다. 합산기(808)는 제1 레퍼런스 값(Ref[0])에서 제1 추가 연산 회로(840)의 직교위상 성분에 상응하는 출력의 절대값을 빼고, 그 값을 비교기(810)에게 제공할 수 있다. 비교기(810)는 수신한 값이 0보다 크면 0을, 0보다 작으면 1을 outb[3]로서 출력할 수 있다.The summer 808 may receive the results of taking the first reference value (Ref[0]) and the absolute value of the output corresponding to the quadrature component of the first addition operation circuit 840, respectively. The summer 808 may subtract the absolute value of the output corresponding to the quadrature component of the first addition operation circuit 840 from the first reference value (Ref[0]) and provide the value to the comparator 810. there is. The comparator 810 can output 0 if the received value is greater than 0, and output 1 as outb[3] if the received value is less than 0.

실시예에 따라, 제3 추가 연산 회로(850)는 동위상 성분과 직교위상 성분 각각의 중위 비트들 , 을 출력할 수 있다. 동위상 성분의 중위 비트 는 outb[4]에, 직교위상 성분의 중위 비트 는 outb[5]에 각각 상응할 수 있다. 이를 위하여, 제3 추가 연산 회로(850)는 2개의 절대값 반환 함수(811, 812), 2개의 합산기들(813, 814) 및 2개의 비교기들(815, 816)을 포함할 수 있다. Depending on the embodiment, the third additional operation circuit 850 may select middle bits of each of the in-phase component and the quadrature component. , can be output. the median bit of the in-phase component is in outb[4], the middle bit of the quadrature component may respectively correspond to outb[5]. To this end, the third additional calculation circuit 850 may include two absolute value return functions (811, 812), two summers (813, 814), and two comparators (815, 816).

합산기(813)는 제2 레퍼런스 값(Ref[1]) 및 제2 추가 연산 회로(840)의 동위상 성분에 상응하는 출력을 절대값 취한 결과를 각각 수신할 수 있다. 상기 제2 레퍼런스 값(Ref[1])은 도 6의 A1에 상응할 수 있다. 합산기(813)는 제2 레퍼런스 값(Ref[1])에서 제2 추가 연산 회로(840)의 동위상 성분에 상응하는 출력의 절대값을 빼고, 그 값을 비교기(815)에게 제공할 수 있다. 즉, 비교기(809)가 수신하는 값은 현재 단계의 추가 연산 회로에 상응하는 레퍼런스 값에서 이전 단계의 추가 연산 회로의 출력 절대값을 빼는 것으로, 수학식 8의 치환 값과 동일한 형태임을 알 수 있다. 비교기(815)는 수신한 값이 0보다 크면 0을, 0보다 작으면 1을 outb[4]로서 출력할 수 있다.The summer 813 may receive the second reference value (Ref[1]) and the result of taking the absolute value of the output corresponding to the in-phase component of the second addition calculation circuit 840, respectively. The second reference value (Ref[1]) may correspond to A 1 in FIG. 6 . The summer 813 may subtract the absolute value of the output corresponding to the in-phase component of the second additional operation circuit 840 from the second reference value (Ref[1]) and provide the value to the comparator 815. there is. In other words, the value received by the comparator 809 is obtained by subtracting the absolute value of the output of the addition operation circuit of the previous stage from the reference value corresponding to the addition operation circuit of the current stage, and can be seen to have the same form as the substitution value in Equation 8. . The comparator 815 can output 0 if the received value is greater than 0, and output 1 as outb[4] if the received value is less than 0.

합산기(814)는 제2 레퍼런스 값(Ref[1]) 및 제2 추가 연산 회로(840)의 직교위상 성분에 상응하는 출력을 절대값 취한 결과를 각각 수신할 수 있다. 합산기(814)는 제2 레퍼런스 값(Ref[1])에서 제2 추가 연산 회로(840)의 직교위상 성분에 상응하는 출력의 절대값을 빼고, 그 값을 비교기(816)에게 제공할 수 있다. 비교기(816)는 수신한 값이 0보다 크면 0을, 0보다 작으면 1을 outb[5]로서 출력할 수 있다.The summer 814 may receive the second reference value (Ref[1]) and the result of taking the absolute value of the output corresponding to the quadrature component of the second addition calculation circuit 840, respectively. The summer 814 may subtract the absolute value of the output corresponding to the quadrature component of the second additional operation circuit 840 from the second reference value (Ref[1]) and provide the value to the comparator 816. there is. The comparator 816 can output 0 if the received value is greater than 0, and output 1 as outb[5] if the received value is less than 0.

실시예에 따라, 제4 추가 연산 회로(860)는 동위상 성분과 직교위상 성분 각각의 차하위 비트들 , 을 출력할 수 있다. 동위상 성분의 차하위 비트 는 outb[6]에, 직교위상 성분의 차하위 비트 는 outb[7]에 각각 상응할 수 있다. 이를 위하여, 제4 추가 연산 회로(860)는 2개의 절대값 반환 함수(817, 818), 2개의 합산기들(819, 820) 및 2개의 비교기들(821, 822)을 포함할 수 있다. Depending on the embodiment, the fourth additional operation circuit 860 stores the lower order bits of each of the in-phase component and the quadrature component. , can be output. Second order bit of in-phase component is in outb[6], the next lowest bit of the quadrature component may respectively correspond to outb[7]. To this end, the fourth additional calculation circuit 860 may include two absolute value return functions (817, 818), two summers (819, 820), and two comparators (821, 822).

합산기(819)는 제3 레퍼런스 값(Ref[2]) 및 제3 추가 연산 회로(850)의 동위상 성분에 상응하는 출력을 절대값 취한 결과를 각각 수신할 수 있다. 상기 제3 레퍼런스 값(Ref[2])은 도 6의 A2에 상응할 수 있다. 합산기(819)는 제3 레퍼런스 값(Ref[2])에서 제3 추가 연산 회로(850)의 동위상 성분에 상응하는 출력의 절대값을 빼고, 그 값을 비교기(821)에게 제공할 수 있다. 즉, 비교기(821)가 수신하는 값은 현재 단계의 추가 연산 회로에 상응하는 레퍼런스 값에서 이전 단계의 추가 연산 회로의 출력 절대값을 빼는 것으로, 수학식 8의 치환 값과 동일한 형태임을 알 수 있다. 비교기(821)는 수신한 값이 0보다 크면 0을, 0보다 작으면 1을 outb[6]로서 출력할 수 있다.The summer 819 may receive the third reference value (Ref[2]) and the result of taking the absolute value of the output corresponding to the in-phase component of the third addition operation circuit 850, respectively. The third reference value (Ref[2]) may correspond to A 2 in FIG. 6 . The summer 819 may subtract the absolute value of the output corresponding to the in-phase component of the third additional operation circuit 850 from the third reference value (Ref[2]) and provide the value to the comparator 821. there is. In other words, the value received by the comparator 821 is obtained by subtracting the absolute value of the output of the addition arithmetic circuit in the previous step from the reference value corresponding to the addition arithmetic circuit in the current step, and it can be seen that it has the same form as the substitution value in Equation 8. . The comparator 821 can output 0 if the received value is greater than 0, and output 1 as outb[6] if the received value is less than 0.

합산기(820)는 제3 레퍼런스 값(Ref[2]) 및 제3 추가 연산 회로(850)의 직교위상 성분에 상응하는 출력을 절대값 취한 결과를 각각 수신할 수 있다. 합산기(820)는 제3 레퍼런스 값(Ref[2])에서 제3 추가 연산 회로(850)의 직교위상 성분에 상응하는 출력의 절대값을 빼고, 그 값을 비교기(822)에게 제공할 수 있다. 비교기(822)는 수신한 값이 0보다 크면 0을, 0보다 작으면 1을 outb[7]로서 출력할 수 있다.The summer 820 may receive the third reference value (Ref[2]) and the result of taking the absolute value of the output corresponding to the quadrature component of the third addition calculation circuit 850, respectively. The summer 820 may subtract the absolute value of the output corresponding to the quadrature component of the third additional operation circuit 850 from the third reference value (Ref[2]) and provide the value to the comparator 822. there is. The comparator 822 can output 0 if the received value is greater than 0, and output 1 as outb[7] if the received value is less than 0.

실시예에 따라, 제5 추가 연산 회로(870)는 동위상 성분과 직교위상 성분 각각의 최하위 비트들 , 을 출력할 수 있다. 동위상 성분의 최하위 비트 는 outb[8]에, 직교위상 성분의 최하위 비트 는 outb[9]에 각각 상응할 수 있다. 이를 위하여, 제5 추가 연산 회로(870)는 2개의 절대값 반환 함수(823, 824), 2개의 합산기들(825, 826) 및 2개의 비교기들(827, 828)을 포함할 수 있다. Depending on the embodiment, the fifth additional operation circuit 870 stores the lowest bits of each of the in-phase component and the quadrature component. , can be output. Least significant bit of in-phase component is in outb[8], the least significant bit of the quadrature component may respectively correspond to outb[9]. To this end, the fifth additional calculation circuit 870 may include two absolute value return functions (823, 824), two summers (825, 826), and two comparators (827, 828).

합산기(825)는 제4 레퍼런스 값(Ref[3]) 및 제4 추가 연산 회로(860)의 동위상 성분에 상응하는 출력을 절대값 취한 결과를 각각 수신할 수 있다. 상기 제4 레퍼런스 값(Ref[3])은 도 6의 A3에 상응할 수 있다. 합산기(825)는 제4 레퍼런스 값(Ref[3])에서 제4 추가 연산 회로(860)의 동위상 성분에 상응하는 출력의 절대값을 빼고, 그 값을 비교기(827)에게 제공할 수 있다. 즉, 비교기(827)가 수신하는 값은 현재 단계의 추가 연산 회로에 상응하는 레퍼런스 값에서 이전 단계의 추가 연산 회로의 출력 절대값을 빼는 것으로, 수학식 8의 치환 값과 동일한 형태임을 알 수 있다. 비교기(827)는 수신한 값이 0보다 크면 0을, 0보다 작으면 1을 outb[8]로서 출력할 수 있다.The summer 825 may receive the results of taking the fourth reference value (Ref[3]) and the absolute value of the output corresponding to the in-phase component of the fourth addition operation circuit 860, respectively. The fourth reference value (Ref[3]) may correspond to A 3 in FIG. 6 . The summer 825 may subtract the absolute value of the output corresponding to the in-phase component of the fourth additional operation circuit 860 from the fourth reference value (Ref[3]) and provide the value to the comparator 827. there is. In other words, the value received by the comparator 827 is obtained by subtracting the absolute value of the output of the addition operation circuit of the previous stage from the reference value corresponding to the addition operation circuit of the current stage, and can be seen to have the same form as the substitution value in Equation 8. . The comparator 827 can output 0 if the received value is greater than 0, and output 1 as outb[8] if the received value is less than 0.

합산기(826)는 제4 레퍼런스 값(Ref[3]) 및 제4 추가 연산 회로(860)의 직교위상 성분에 상응하는 출력을 절대값 취한 결과를 각각 수신할 수 있다. 합산기(826)는 제4 레퍼런스 값(Ref[3])에서 제4 추가 연산 회로(860)의 직교위상 성분에 상응하는 출력의 절대값을 빼고, 그 값을 비교기(828)에게 제공할 수 있다. 비교기(828)는 수신한 값이 0보다 크면 0을, 0보다 작으면 1을 outb[9]로서 출력할 수 있다.The summer 826 may receive the results of taking the fourth reference value (Ref[3]) and the absolute value of the output corresponding to the quadrature component of the fourth addition operation circuit 860, respectively. The summer 826 may subtract the absolute value of the output corresponding to the quadrature component of the fourth additional operation circuit 860 from the fourth reference value (Ref[3]) and provide the value to the comparator 828. there is. The comparator 828 can output 0 if the received value is greater than 0, and output 1 as outb[9] if the received value is less than 0.

전술한 실시예에 따라 도 8을 참조하면, 하드 검출기는 다단의 추가 연산 회로들만 이용하여 구현될 수 있다. 다만, 제2 추가 연산 회로(840)부터 제5 추가 연산 회로(870)까지 각각의 입력 값들은 이전 단계에 상응하는 추가 연산 회로의 합산기 연산이 끝나야 획득할 수 있다. 예를 들어, 제3 추가 연산 회로(850)는 제2 추가 연산 회로(840)의 합산기(807)의 출력을 제공받아야 비교기(815)에게 비트 판정을 위한 값을 계산할 수 있다. 따라서, 도 8에 따라 다단의 추가 연산 회로들만으로 하드 검출기를 구현하는 경우, 하드 검출기에 포함되는 비교기의 개수 및 레퍼런스 값들의 개수를 절약할 수 있는 장점이 있으며, 또한 심볼 에 상응하는 비트열을 판정하기까지 소요되는 시간이 증가할 수 있다.Referring to FIG. 8 according to the above-described embodiment, the hard detector can be implemented using only multi-stage additional operation circuits. However, each input value from the second addition calculation circuit 840 to the fifth addition calculation circuit 870 can be obtained only after the summer operation of the addition calculation circuit corresponding to the previous step is completed. For example, the third additional calculation circuit 850 must receive the output of the summer 807 of the second additional calculation circuit 840 to calculate a value for bit determination for the comparator 815. Therefore, when implementing a hard detector only with multi-stage additional operation circuits according to FIG. 8, there is an advantage of saving the number of comparators and reference values included in the hard detector, and also the symbol The time required to determine the corresponding bit string may increase.

도 9는 본 개시의 일 실시예에 따른 순차적 직렬 연산에 기반한 1024 QAM 복조기의 다른 예를 도시한다. 도 8과 중복되는 기재는 생략될 수 있다. 9 shows another example of a 1024 QAM demodulator based on sequential serial operations according to an embodiment of the present disclosure. Descriptions overlapping with FIG. 8 may be omitted.

도 9를 참조하면, 하드 검출기(900)는 다단의 추가 연산 회로들을 포함할 수 있다. 예를 들어, 하드 검출기(900)는 1024 QAM 복조기에 상응하고, 2단의 추가 연산 회로들(910, 920)과 256 QAM 복조기의 하위 하드 검출기(950)를 포함할 수 있다.Referring to FIG. 9, the hard detector 900 may include multiple stages of additional calculation circuits. For example, the hard detector 900 corresponds to a 1024 QAM demodulator and may include two stages of additional operation circuits 910 and 920 and a lower hard detector 950 of the 256 QAM demodulator.

제1 추가 연산 회로(910) 및 제2 추가 연산 회로(920)는 도 8의 제1 추가 연산 회로(830) 및 제2 추가 연산 회로(840)과 동일한 회로일 수 있다. 나머지 회로(930)는 도 8의 제3 추가 연산 회로(850) 내지 제5 추가 연산 회로(870)의 등가회로일 수 있다. 즉, 나머지 회로(930)는 64 QAM 하드 검출기(950)와 64 QAM 하드 검출기(950)에게 입력 값을 계산하기 위한 2개의 절대값 반환 함수 및 2개의 합산기들을 더 포함할 수 있다.The first additional calculation circuit 910 and the second additional calculation circuit 920 may be the same circuit as the first additional calculation circuit 830 and the second additional calculation circuit 840 of FIG. 8 . The remaining circuit 930 may be an equivalent circuit of the third to fifth additional calculation circuits 850 to 870 of FIG. 8 . That is, the remaining circuit 930 may further include a 64 QAM hard detector 950, two absolute value return functions and two summers for calculating input values to the 64 QAM hard detector 950.

다양한 실시예들에 따라, 수신 장치(200)는 동작 클럭, 소모 전력, 하드웨어 복잡도 등을 고려하여, 하드 검출기의 구현 형태를 결정할 수 있다. 예를 들어, 동작 클럭이 높고 지연 시간의 요구사항이 높은 수신 장치(200)의 경우, 하드 검출기는 기존의 디시전 바운더리 방식에 따라 바이너리 연산으로 실수부와 허수부를 병렬적으로 계산할 수 있을 것이다. 다만, 디시전 바운더리 방식에 기반하는 경우, 변조 차수가 높아짐에 따라 필요한 비교기들의 개수가 빠르게 증가하며 이에 따라 하드웨어 크기가 커지며, 소모 전력이 증가하는 단점이 있다. 다른 예를 들어, 동작 클럭이 낮고 지연 시간에 대한 요구사항이 낮은 수신 장치(200)의 경우, 하드 검출기는 도 7a에 따라 하위 하드 검출기(750)과 1단의 추가 연산 회로(760)로 구현할 수 있다. 이 경우, 1단의 추가 연산 회로(760)에 의한 지연 시간이 발생함은 별론, 하드 검출기에 필요한 비교기들의 개수가 감소되어 소모 전력 및 하드웨어 크기를 개선할 수 있다. According to various embodiments, the receiving device 200 may determine the implementation form of the hard detector by considering the operation clock, power consumption, hardware complexity, etc. For example, in the case of the receiving device 200, which has a high operating clock and high latency requirements, the hard detector may calculate the real part and the imaginary part in parallel using binary operations according to the existing decision boundary method. However, when based on the decision boundary method, the number of comparators required increases rapidly as the modulation order increases, which has the disadvantage of increasing hardware size and power consumption. For another example, in the case of the receiving device 200 with a low operating clock and low latency requirements, the hard detector can be implemented with a lower hard detector 750 and a first-stage additional operation circuit 760 according to FIG. 7A. You can. In this case, apart from the delay time caused by the first-stage additional operation circuit 760, the number of comparators required for the hard detector is reduced, thereby improving power consumption and hardware size.

또 다른 예로, 지연 시간에 대한 요구사항이 매우 낮아 지연 시간을 고려하지 않아도 되는 경우, 하드 검출기는 도 8의 하드 검출기(800)와 같이 다단의 추가 연산 회로들만으로 구현할 수도 있다. 도 8의 하드 검출기(800)는 도 7a의 하드 검출기(700)보다 지연 시간은 늘어나지만, 비교기들의 개수를 더욱 감소시킬 수 있으며, 이에 따라 하드웨어 크기를 더 작게 만들며 소모 전력도 더욱 개선할 수 있다. As another example, when the requirements for delay time are so low that delay time does not need to be considered, the hard detector may be implemented with only multi-stage additional operation circuits, such as the hard detector 800 of FIG. 8. The hard detector 800 of FIG. 8 has a longer delay time than the hard detector 700 of FIG. 7A, but can further reduce the number of comparators, thereby making the hardware size smaller and further improving power consumption. .

도 10은 본 개시의 예시적인 실시예에 따른 하드 검출기 구현 예에 따른 비교기, 레퍼런스 값 및 합산기의 개수 비교를 나타내는 테이블이다.FIG. 10 is a table showing comparison of the numbers of comparators, reference values, and summers according to an example of implementing a hard detector according to an exemplary embodiment of the present disclosure.

도 10의 테이블을 참조하면, 다양한 실시예들에 따른 하드 검출기의 비교기들의 개수, 레퍼런스 값들의 개수, 합산기들의 개수들이 도시된다.Referring to the table of FIG. 10, the number of comparators, the number of reference values, and the number of summers of the hard detector according to various embodiments are shown.

기존 디시전 바운더리 기반의 1024 QAM의 복조기는 성상도 상에서 성상 좌표들을 구분하기 위하여 16개의 레퍼런스 값들이 필요하며, 실수부 및 허수부 각각 비교를 수행하므로 32개의 비교기들이 필요함을 알 수 있다. The existing decision boundary-based 1024 QAM demodulator requires 16 reference values to distinguish constellation coordinates on the constellation diagram, and performs comparison of the real and imaginary parts respectively, so it can be seen that 32 comparators are needed.

도 7a의 하드 검출기(700)로 1024 QAM 복조기를 구현하는 경우, 추가 연산 회로(760)에서 동위상 성분 및 직교위상 성분 각각의 최상위 비트들을 먼저 결정하기 때문에, 1024 QAM의 성상도 상에서 하나의 사분면(quadrant) 상의 성상 좌표들을 구분하기 위한 레퍼런스 값들이 필요하다. 즉, 도 7a의 하드 검출기(700)는 256 QAM 복조기의 레퍼런스 값들의 개수에 "0"의 하나의 레퍼런스만 추가하면 되므로, 결론적으로 9개의 레퍼런스 값들만 있으면 되는 것을 알 수 있다. 따라서, 도 7a의 하드 검출기(700)는 9개의 레퍼런스 값들을 이용하여 실수부 및 허수부에서 각각 비교를 수행하므로 18개의 비교기만 있으면 충분함을 알 수 있다. 추가적으로, 도 7a의 하드 검출기(700)와 같이 동위상 성분 및 직교위상 성분의 최상위 비트들만 따로 결정하는 경우, 요구되는 합산기들의 개수는 QAM 변조 차수에 무관하게 항상 2개이다. When implementing the 1024 QAM demodulator with the hard detector 700 of FIG. 7A, since the additional operation circuit 760 first determines the most significant bits of each in-phase component and quadrature component, one quadrant in the constellation of 1024 QAM Reference values are needed to distinguish the constellation coordinates on the (quadrant). In other words, the hard detector 700 of FIG. 7A only needs to add one reference of “0” to the number of reference values of the 256 QAM demodulator, so in conclusion, it can be seen that only 9 reference values are needed. Accordingly, since the hard detector 700 of FIG. 7A performs comparison in the real part and the imaginary part using 9 reference values, it can be seen that only 18 comparators are sufficient. Additionally, when only the most significant bits of the in-phase component and the quadrature component are determined separately, as in the hard detector 700 of FIG. 7A, the number of summers required is always two regardless of the QAM modulation order.

도 8의 하드 검출기(800)로 1024 QAM 복조기를 구현하는 경우, 추가 연산 회로(760)에서 동위상 성분 및 직교위상 성분 각각의 최상위 비트부터 최하위 비트까지 순차적으로 결정하기 때문에, 1024 QAM의 성상도 상에서 5개의 레퍼런스 값들이 필요하다. 예를 들어, "0"의 레퍼런스 값으로 동위상 성분 및 직교위상 성분 각각의 최상위 비트들을 결정할 수 있으며, 나머지 8개의 비트들은 순차적으로 4회의 비교를 수행하면 되기 때문에 4+1=5개의 레퍼런스 값들이 필요함을 알 수 있다. 따라서, 도 8의 하드 검출기(800)는 5개의 레퍼런스 값들을 이용하여 실수부 및 허수부에서 각각 비교를 수행하므로 10개의 비교기만 있으면 충분함을 알 수 있다. 추가적으로, 도 8의 하드 검출기(800)와 같이 최상위 비트부터 최하위 비트까지 순차적으로 결정하는 경우, 최상위 비트를 제외한 나머지 비트들 각각의 결정 단계마다 합산기가 2개씩 필요하므로 8개의 합산기가 필요함을 알 수 있다. 즉, 도 7a의 하드 검출기(700) 및 도 8의 하드 검출기(800)은 모두 기존 디시전 바운더리 방식의 하드 검출기보다 적은 개수의 비교기들을 이용하여 구현될 수 있다.When implementing the 1024 QAM demodulator with the hard detector 800 of FIG. 8, the additional operation circuit 760 sequentially determines from the most significant bit to the least significant bit of each in-phase component and quadrature component, so the constellation of 1024 QAM Five reference values are required. For example, the highest bits of each in-phase component and quadrature component can be determined with a reference value of "0", and the remaining 8 bits only need to be sequentially compared 4 times, so 4+1=5 reference values. You can see that they are needed. Accordingly, since the hard detector 800 of FIG. 8 performs comparison in the real part and the imaginary part using 5 reference values, it can be seen that only 10 comparators are sufficient. Additionally, when determining sequentially from the most significant bit to the least significant bit, as in the hard detector 800 of FIG. 8, two summers are needed for each decision step for each bit except the most significant bit, so it can be seen that 8 summers are needed. there is. That is, both the hard detector 700 of FIG. 7A and the hard detector 800 of FIG. 8 can be implemented using a smaller number of comparators than the existing decision boundary type hard detector.

도 11은 본 개시의 예시적인 실시예에 따른 무선 통신 장치의 블록도이다.Figure 11 is a block diagram of a wireless communication device according to an exemplary embodiment of the present disclosure.

도 11을 참조하면, 무선 통신 장치(1000)는 모뎀(MODEM)(미도시) 및 RFIC(Radio Frequency Integrated Circuit)(1060)를 포함할 수 있고, 모뎀은 ASIC(Application Specific Integrated Circuit)(1010), ASIP(Application Specific Instruction set Processor)(1030), 메모리(1050), 메인 프로세서(1070) 및 메인 메모리(1090)를 포함할 수 있다. 도 11의 무선 통신 장치(1000)는 본 개시의 일 실시 예에 따른 무선 통신 장치(10)일 수 있다.Referring to FIG. 11, the wireless communication device 1000 may include a modem (MODEM) (not shown) and a Radio Frequency Integrated Circuit (RFIC) 1060, and the modem may include an Application Specific Integrated Circuit (ASIC) 1010. , ASIP (Application Specific Instruction set Processor) 1030, memory 1050, main processor 1070, and main memory 1090. The wireless communication device 1000 of FIG. 11 may be the wireless communication device 10 according to an embodiment of the present disclosure.

RFIC(1060)은 안테나(Ant)와 연결되어 무선 통신망을 이용하여 외부로부터 신호를 수신하거나 외부로 신호를 송신할 수 있다. ASIP(1030)은 특정한 용도를 위하여 커스텀된 집적 회로로서, 특정 어플리케이션을 위한 전용의 명령어 세트(instruction set)를 지원할 수 있고, 명령어 세트에 포함된 명령어를 실행할 수 있다. 메모리(1050)는 ASIP(1030)와 통신할 수 있고, 비 일시적인 저장장치로서 ASIP(1030)에 의해서 실행되는 복수의 명령어들을 저장할 수도 있다. 예를 들면, 메모리(1050)는, 비 제한적인 예시로서 RAM(Random Access Memory), ROM(Read Only Memory), 테이프, 자기 디스크, 광학 디스크, 휘발성 메모리, 비휘발성 메모리 및 이들의 조합과 같이, ASIP(1030)에 의해서 접근 가능한 임의의 유형의 메모리를 포함할 수 있다.The RFIC 1060 is connected to an antenna (Ant) and can receive signals from or transmit signals to the outside using a wireless communication network. ASIP 1030 is an integrated circuit customized for a specific purpose, and can support a dedicated instruction set for a specific application and execute instructions included in the instruction set. The memory 1050 may communicate with the ASIP 1030 and may store a plurality of instructions executed by the ASIP 1030 as a non-transitory storage device. For example, the memory 1050 may include, but is not limited to, RAM (Random Access Memory), ROM (Read Only Memory), tape, magnetic disk, optical disk, volatile memory, non-volatile memory, and combinations thereof. It may include any type of memory accessible by ASIP 1030.

메인 프로세서(1070)는 복수의 명령어들을 실행함으로써 무선 통신 장치(1000)를 제어할 수 있다. 예를 들면, 메인 프로세서(1070)는 ASIC(1010) 및 ASIP(1030)를 제어할 수도 있고, 무선 통신 네트워크를 통해서 수신된 데이터를 처리하거나 무선 통신 장치(1000)에 대한 사용자의 입력을 처리할 수도 있다.The main processor 1070 can control the wireless communication device 1000 by executing a plurality of instructions. For example, main processor 1070 may control ASIC 1010 and ASIP 1030, process data received through a wireless communication network, or process user input to wireless communication device 1000. It may be possible.

메인 메모리(1090)는 메인 프로세서(1070)와 통신할 수 있고, 비 일시적인 저장장치로서 메인 프로세서(1070)에 의해서 실행되는 복수의 명령어들을 저장할 수도 있다. 예를 들면, 메인 메모리(1090)는, 비 제한적인 예시로서 RAM(Random Access Memory), ROM(Read Only Memory), 테이프, 자기 디스크, 광학 디스크, 휘발성 메모리, 비휘발성 메모리 및 이들의 조합과 같이, 메인 프로세서(1070)에 의해서 접근 가능한 임의의 유형의 메모리를 포함할 수 있다.The main memory 1090 can communicate with the main processor 1070 and, as a non-temporary storage device, can store a plurality of instructions executed by the main processor 1070. For example, the main memory 1090 may include, as non-limiting examples, RAM (Random Access Memory), ROM (Read Only Memory), tape, magnetic disk, optical disk, volatile memory, non-volatile memory, and combinations thereof. , may include any type of memory accessible by the main processor 1070.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구 범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다As above, exemplary embodiments have been disclosed in the drawings and specification. Although embodiments have been described in this specification using specific terms, these are merely used for the purpose of explaining the technical idea of the present disclosure and are not used to limit the meaning or scope of the present disclosure described in the claims. Therefore, those skilled in the art will understand that various modifications and other equivalent embodiments are possible therefrom. Therefore, the true technical protection scope of the present disclosure should be determined by the technical spirit of the attached claims.

Claims (20)

QAM 복조기에 있어서,
복소 심볼을 각각 수신하는 실수부 반환 함수, 및 허수부 반환 함수, 제1 비교기 및 제2 비교기를 포함하는, 제1 연산 회로;
상기 실수부 반환 함수의 출력 값을 수신하는 제1 절대값 반환 함수;
상기 허수부 반환 함수의 출력 값을 수신하는 제2 절대값 반환 함수;
상기 제1 절대값 반환 함수의 출력 및 제1 레퍼런스 값에 기반하는 제1 합산기;
상기 제2 절대값 반환 함수의 출력 및 제1 레퍼런스 값에 기반하는 제2 합산기; 및
상기 제1 합산기의 출력 및 상기 제2 합산기의 출력을 수신하는 서브 QAM 복조기를 포함하는, QAM 복조기.In the QAM demodulator,
a first arithmetic circuit comprising a real part return function and an imaginary part return function, each receiving a complex symbol, a first comparator, and a second comparator;
a first absolute value return function that receives the output value of the real part return function;
a second absolute value return function that receives the output value of the imaginary part return function;
a first summer based on the output of the first absolute value return function and a first reference value;
a second summer based on the output of the second absolute value return function and a first reference value; and
A QAM demodulator comprising a sub-QAM demodulator that receives the output of the first summer and the output of the second summer. 제1항에 있어서,
상기 QAM 복조기의 변조 차수는 22N이고, 상기 서브 QAM 복조기의 변조 차수는 22(N-1)이고, 상기 제1 레퍼런스 값은, 2N-1이고, 상기 N은 자연수인 것을 특징으로 하는, QAM 복조기.According to paragraph 1,
The modulation order of the QAM demodulator is 2 2N , the modulation order of the sub-QAM demodulator is 2 2 (N-1) , the first reference value is 2 N-1 , and N is a natural number. , QAM demodulator. 제1항에 있어서,
상기 제1 비교기는, 상기 복소 심볼에 상응하는 비트열 중 동위상 성분의 최상위 비트를 출력하고,
상기 동위상 성분의 최상위 비트는, 상기 복소 심볼의 실수부가 0보다 큰 경우 0이고, 상기 복소 심볼의 실수부가 0보다 작은 경우 1인 것을 특징으로 하는, QAM 복조기.According to paragraph 1,
The first comparator outputs the most significant bit of an in-phase component among the bit strings corresponding to the complex symbol,
The most significant bit of the in-phase component is 0 when the real part of the complex symbol is greater than 0, and is 1 when the real part of the complex symbol is less than 0. 제3항에 있어서,
상기 제2 비교기는, 상기 복소 심볼에 상응하는 비트열 중 직교위상 성분의 최상위 비트를 출력하고,
상기 직교위상 성분의 최상위 비트는, 상기 복소 심볼의 실수부가 0보다 큰 경우 0이고, 상기 복소 심볼의 실수부가 0보다 작은 경우 1인 것을 특징으로 하는, QAM 복조기.According to paragraph 3,
The second comparator outputs the highest bit of the quadrature component among the bit strings corresponding to the complex symbol,
The most significant bit of the quadrature component is 0 when the real part of the complex symbol is greater than 0, and is 1 when the real part of the complex symbol is less than 0. 제4항에 있어서,
상기 서브 QAM 복조기는,
상기 복소 심볼에 상응하는 비트열 중 상기 동위상 성분의 최상위 비트 및 상기 직교위상 성분의 최상위 비트를 제외하고, 나머지 비트들을 출력하는 것을 특징으로 하는 QAM 복조기.According to paragraph 4,
The sub-QAM demodulator,
A QAM demodulator, characterized in that, excluding the most significant bit of the in-phase component and the most significant bit of the quadrature component among the bit strings corresponding to the complex symbol, the remaining bits are output. 제1항에 있어서,
제1 합산기는, 상기 제1 레퍼런스 값에서 상기 제1 절대값 반환 함수의 출력을 뺄셈하고, 상기 뺄셈의 결과를 상기 서브 QAM 복조기에 제공하는 것을 특징으로 하는, QAM 복조기.According to paragraph 1,
A QAM demodulator, characterized in that the first summer subtracts the output of the first absolute value return function from the first reference value and provides the result of the subtraction to the sub-QAM demodulator. 제6항에 있어서,
제2 합산기는, 상기 제1 레퍼런스 값에서 상기 제2 절대값 반환 함수의 출력을 뺄셈하고, 상기 뺄셈의 결과를 상기 서브 QAM 복조기에 제공하는 것을 특징으로 하는, QAM 복조기.According to clause 6,
A QAM demodulator, characterized in that the second summer subtracts the output of the second absolute value return function from the first reference value and provides the result of the subtraction to the sub-QAM demodulator. QAM 복조기에 있어서,
복소 심볼을 각각 수신하는 실수부 반환 함수, 및 허수부 반환 함수, 실수 비교기 및 허수 비교기를 포함하는, 최상위 비트 연산 회로; 및
서로 직렬로 연결된 복수의 연산 회로들을 포함하고,
상기 복수의 연산 회로들 각각은,
상기 복소 심볼에 상응하는 비트열 중 최상위 비트를 제외한 동위상 성분의 비트들을 순차적으로 출력하기 위한 제1 절대값 반환 함수, 제1 합산기, 및 제1 비교기와, 상기 복소 심볼에 상응하는 비트열 중 최상위 비트를 제외한 직교위상 성분의 비트들을 순차적으로 출력하기 위한 제2 절대값 반환 함수, 제2 합산기, 및 제2 비교기를 포함하는 것을 특징으로 하는, QAM 복조기.In the QAM demodulator,
a most significant bit operation circuit comprising a real part return function and an imaginary part return function, a real comparator and an imaginary comparator, each receiving a complex symbol; and
It includes a plurality of operation circuits connected in series with each other,
Each of the plurality of operation circuits,
A first absolute value return function, a first summer, and a first comparator for sequentially outputting bits of the in-phase component excluding the most significant bit among the bit strings corresponding to the complex symbol, and a bit string corresponding to the complex symbol. A QAM demodulator comprising a second absolute value return function, a second summer, and a second comparator for sequentially outputting bits of the quadrature component excluding the most significant bit. 제8항에 있어서,
상기 QAM 복조기의 변조 차수가 22N인 경우, 상기 복수의 연산 회로들의 개수는, N-1개이고, 상기 N은 자연수인 것을 특징으로 하는, QAM 복조기.According to clause 8,
When the modulation order of the QAM demodulator is 2 2N , the number of the plurality of operation circuits is N-1, and N is a natural number. 제8항에 있어서,
상기 실수 비교기는, 상기 복소 심볼에 상응하는 비트열 중 동위상 성분의 최상위 비트를 출력하고,
상기 동위상 성분의 최상위 비트는, 상기 복소 심볼의 실수부가 0보다 큰 경우 0이고, 상기 복소 심볼의 실수부가 0보다 작은 경우 1인 것을 특징으로 하는, QAM 복조기.According to clause 8,
The real comparator outputs the highest bit of the in-phase component among the bit strings corresponding to the complex symbol,
The most significant bit of the in-phase component is 0 when the real part of the complex symbol is greater than 0, and is 1 when the real part of the complex symbol is less than 0. 제10항에 있어서,
상기 허수 비교기는, 상기 복소 심볼에 상응하는 비트열 중 직교위상 성분의 최상위 비트를 출력하고,
상기 직교위상 성분의 최상위 비트는, 상기 복소 심볼의 실수부가 0보다 큰 경우 0이고, 상기 복소 심볼의 실수부가 0보다 작은 경우 1인 것을 특징으로 하는, QAM 복조기.According to clause 10,
The imaginary number comparator outputs the most significant bit of the quadrature component among the bit strings corresponding to the complex symbol,
The most significant bit of the quadrature component is 0 when the real part of the complex symbol is greater than 0, and is 1 when the real part of the complex symbol is less than 0. 제8항에 있어서,
상기 복수의 연산 회로들은, 상기 최상위 비트 연산 회로와 연결되는 제1 연산 회로를 포함하고,
상기 제1 연산 회로는,
상기 제1 합산기가, 제1 레퍼런스 값에서 상기 실수부 반환 함수의 출력의 절대값을 뺄셈을 출력하고, 상기 뺄셈의 결과가 0보다 크면 0, 상기 뺄셈의 결과 0보다 작으면 1의 값을 갖는 제1 비트를 출력하고,
상기 제2 합산기가, 제1 레퍼런스 값에서 상기 허수부 반환 함수의 출력의 절대값을 뺄셈을 출력하고, 상기 뺄셈의 결과가 0보다 크면 0, 상기 뺄셈의 결과 0보다 작으면 1의 값을 갖는 제2 비트를 출력하고,
상기 제1 비트는, 상기 복소 심볼의 비트열 중 상기 동위상 성분의 최상위 비트의 다음 순서 비트에 상응하고,
상기 제2 비트는, 상기 복소 심볼의 비트열 중 상기 직교위상 성분의 최상위 비트의 다음 순서 비트에 상응하고,
상기 제1 레퍼런스 값은, 2N-1인 것을 특징으로 하는, QAM 복조기.According to clause 8,
The plurality of operation circuits include a first operation circuit connected to the most significant bit operation circuit,
The first operation circuit is,
The first summer subtracts the absolute value of the output of the real part return function from the first reference value, and has a value of 0 if the result of the subtraction is greater than 0, and 1 if the result of the subtraction is less than 0. output the first bit,
The second summer subtracts the absolute value of the output of the imaginary part return function from the first reference value, and has a value of 0 if the result of the subtraction is greater than 0, and 1 if the result of the subtraction is less than 0. output the second bit,
The first bit corresponds to the next order bit of the most significant bit of the in-phase component in the bit string of the complex symbol,
The second bit corresponds to the next order bit of the most significant bit of the quadrature component in the bit string of the complex symbol,
QAM demodulator, characterized in that the first reference value is 2N-1 . 제12항에 있어서,
상기 복수의 연산 회로들은, 상기 제1 연산 회로와 연결되는 제2 연산 회로를 포함하고,
상기 제2 연산 회로는,
제2 레퍼런스 값에서 상기 제1 합산기의 출력의 절대값을 뺄셈하고, 상기 뺄셈의 결과가 0보다 크면 0, 상기 뺄셈의 결과 0보다 작으면 1의 값을 갖는 제3 비트를 출력하고,
제2 레퍼런스 값에서 상기 제2 합산기의 출력의 절대값을 뺄셈하고, 상기 뺄셈의 결과가 0보다 크면 0, 상기 뺄셈의 결과 0보다 작으면 1의 값을 갖는 제4 비트를 출력하고,
상기 제3 비트는, 동위상 성분의 비트열 중 상기 제1 비트의 다음 순서 비트에 상응하고,
상기 제4 비트는, 직교위상 성분의 비트열 중 상기 제2 비트의 다음 순서 비트에 상응하고,
상기 제2 레퍼런스 값은, 2N-2인 것을 특징으로 하는, QAM 복조기.According to clause 12,
The plurality of calculation circuits include a second calculation circuit connected to the first calculation circuit,
The second operation circuit is,
Subtracting the absolute value of the output of the first summer from the second reference value, outputting a third bit having a value of 0 if the result of the subtraction is greater than 0, and 1 if the result of the subtraction is less than 0,
Subtracting the absolute value of the output of the second summer from the second reference value, outputting a fourth bit having a value of 0 if the result of the subtraction is greater than 0, and 1 if the result of the subtraction is less than 0,
The third bit corresponds to the next bit of the first bit in the bit string of the in-phase component,
The fourth bit corresponds to the next bit of the second bit in the bit string of the quadrature component,
QAM demodulator, characterized in that the second reference value is 2N-2 . MIMO 검출기에 있어서,
복수의 연판정 계산 회로들을 포함하고,
상기 복수의 연판정 계산 회로들 각각은, 경판정 회로들을 포함하고,
상기 경판정 회로들 각각은,
복소 심볼을 각각 수신하는 실수부 반환 함수, 및 허수부 반환 함수, 제1 비교기 및 제2 비교기를 포함하는, 제1 연산 회로와, 상기 실수부 반환 함수의 출력 값을 수신하는 제1 절대값 반환 함수와, 상기 허수부 반환 함수의 출력 값을 수신하는 제2 절대값 반환 함수와, 상기 제1 절대값 반환 함수의 출력 및 제1 레퍼런스 값에 기반하는 제1 합산기와, 상기 제2 절대값 반환 함수의 출력 및 제1 레퍼런스 값에 기반하는 제2 합산기와, 상기 제1 합산기의 출력 및 상기 제2 합산기의 출력을 수신하는 서브 경판정 회로를 포함하는, MIMO 검출기.In the MIMO detector,
Comprising a plurality of soft decision calculation circuits,
Each of the plurality of soft decision calculation circuits includes hard decision circuits,
Each of the hard decision circuits,
A first arithmetic circuit comprising a real part return function, each receiving a complex symbol, and an imaginary part return function, a first comparator and a second comparator, and a first absolute value return receiving an output value of the real part return function. A function, a second absolute value return function receiving an output value of the imaginary part return function, a first summer based on the output of the first absolute value return function and a first reference value, and a second absolute value return A MIMO detector comprising a second summer based on the output of a function and a first reference value, and a sub hard decision circuit that receives the output of the first summer and the output of the second summer. 제14항에 있어서,
상기 경판정 회로의 QAM 변조 차수는 22N이고, 상기 서브 경판정 회로의 QAM 변조 차수는 22(N-1)이고, 상기 제1 레퍼런스 값은, 2N-1이고, 상기 N은 자연수인 것을 특징으로 하는, MIMO 검출기.According to clause 14,
The QAM modulation order of the hard decision circuit is 2 2N , the QAM modulation order of the sub hard decision circuit is 2 2 (N-1) , the first reference value is 2 N-1 , and N is a natural number. MIMO detector, characterized in that. 제15항에 있어서,
상기 제1 비교기는, 상기 복소 심볼에 상응하는 비트열 중 동위상 성분의 최상위 비트를 출력하고,
상기 동위상 성분의 최상위 비트는, 상기 복소 심볼의 실수부가 0보다 큰 경우 0이고, 상기 복소 심볼의 실수부가 0보다 작은 경우 1인 것을 특징으로 하는, MIMO 검출기.According to clause 15,
The first comparator outputs the most significant bit of an in-phase component among the bit strings corresponding to the complex symbol,
The most significant bit of the in-phase component is 0 when the real part of the complex symbol is greater than 0, and is 1 when the real part of the complex symbol is less than 0. 제16항에 있어서,
상기 제2 비교기는, 상기 복소 심볼에 상응하는 비트열 중 직교위상 성분의 최상위 비트를 출력하고,
상기 직교위상 성분의 최상위 비트는, 상기 복소 심볼의 실수부가 0보다 큰 경우 0이고, 상기 복소 심볼의 실수부가 0보다 작은 경우 1인 것을 특징으로 하는, MIMO 검출기.According to clause 16,
The second comparator outputs the highest bit of the quadrature component among the bit strings corresponding to the complex symbol,
The most significant bit of the quadrature component is 0 when the real part of the complex symbol is greater than 0, and is 1 when the real part of the complex symbol is less than 0. 제17항에 있어서,
상기 서브 경판정 회로는,
상기 복소 심볼에 상응하는 비트열 중 상기 동위상 성분의 최상위 비트 및 상기 직교위상 성분의 최상위 비트를 제외하고, 나머지 비트들을 출력하는 것을 특징으로 하는, MIMO 검출기.According to clause 17,
The sub hard decision circuit is,
A MIMO detector, characterized in that, excluding the most significant bit of the in-phase component and the most significant bit of the quadrature component among the bit strings corresponding to the complex symbol, the remaining bits are output. 제14항에 있어서,
제1 합산기는, 상기 제1 레퍼런스 값에서 상기 제1 절대값 반환 함수의 출력을 뺄셈하고, 상기 뺄셈의 결과를 상기 서브 경판정 회로에 제공하는 것을 특징으로 하는, MIMO 검출기.According to clause 14,
A MIMO detector, characterized in that the first summer subtracts the output of the first absolute value return function from the first reference value and provides the result of the subtraction to the sub hard decision circuit. 제19항에 있어서,
제2 합산기는, 상기 제1 레퍼런스 값에서 상기 제2 절대값 반환 함수의 출력을 뺄셈하고, 상기 뺄셈의 결과를 상기 서브 경판정 회로에 제공하는 것을 특징으로 하는, MIMO 검출기.
According to clause 19,
A MIMO detector, characterized in that the second summer subtracts the output of the second absolute value return function from the first reference value and provides the result of the subtraction to the sub hard decision circuit.
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