KR20240032492A - 메모리 장치 및 이의 제조 방법 - Google Patents

메모리 장치 및 이의 제조 방법 Download PDF

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김진하
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Abstract

본 기술은 제1 및 제2 물질막들이 교대로 적층된 적층 구조체; 상기 적층 구조체의 수직 방향을 따라서 연장된 수직 홀; 상기 제1 물질막들의 측면으로부터 돌출되어 상기 수직 홀의 내부에 형성된 분리 패턴들; 상기 돌출된 분리 패턴들 및 상기 제2 물질막들의 표면을 따라 형성된 블로킹 막; 상기 블로킹 막의 표면을 따라 형성된 차단막; 및 상기 차단막의 돌출부들 사이에 형성된 전하 트랩막을 포함하는 메모리 장치 및 이의 제조 방법을 포함한다.

Description

메모리 장치 및 이의 제조 방법{MEMORY DEVICE AND MANUFACTURING METHOD OF THE MEMORY DEVICE}
본 발명은 메모리 장치 및 이의 제조 방법에 관한 것으로, 보다 구체적으로는 3차원 메모리 장치 및 이의 제조 방법에 관한 것이다.
메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device)와, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다.
비휘발성 메모리 장치는 낸드 플래시 메모리(NAND flash memory), 노아 플래시 메모리(NOR flash memory), 저항 메모리(resistive random access memory: ReRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM) 및 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등을 포함할 수 있다.
이 중에서 낸드 플래시 메모리 장치는 데이터를 저장하는 메모리 셀 어레이와, 메모리 컨트롤러로부터 전송된 커맨드에 응답하여 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 주변 회로들을 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함하며, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시예는 집적도를 개선할 수 있는 메모리 장치 및 메모리 장치의 제조 방법을 제공한다.
본 발명의 실시예는 메모리 장치의 결함을 줄이고 공정마진을 증진시키는 메모리 장치 및 메모리 장치의 제조 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는 제1 및 제2 물질막들이 교대로 적층된 적층 구조체; 상기 적층 구조체의 수직 방향을 따라서 연장된 수직 홀; 상기 제1 물질막들의 측면으로부터 돌출되어 상기 수직 홀의 내부에 형성된 분리 패턴들; 상기 돌출된 분리 패턴들 및 상기 제2 물질막들의 표면을 따라 형성된 블로킹막; 상기 블로킹막의 표면을 따라 형성된 차단막; 및 상기 차단막의 돌출부들 사이에 형성된 전하 트랩막을 포함한다.
본 발명의 실시예에 따른 메모리 장치의 제조 방법은 제1 물질막들과 제2 물질막들을 교대로 적층해 적층 구조체를 형성하는 단계; 상기 적층 구조체를 식각하여 수직 홀을 형성하는 단계; 상기 수직 홀의 내벽을 통해 노출된 상기 제1 물질막들을 일부 식각하는 단계; 상기 제1 물질막들이 일부 식각된 상기 수직 홀의 내벽을 따라 분리 패턴들을 형성하는 단계; 상기 분리 패턴들과 제2 물질막의 표면을 따라 블로킹막을 형성하는 단계; 상기 블로킹막의 표면을 따라 차단막을 형성하는 단계; 상기 차단막의 표면을 따라 제1 전하 트랩막을 형성하는 단계; 및 상기 제1 전하 트랩막 및 상기 차단막의 표면을 따라 제2 전하 트랩막을 형성하는 단계를 포함한다.
본 기술에 따르면, 메모리 장치의 집적도를 높일 수 있고, 메모리 장치의 결함을 줄이고 공정마진을 증진시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 메모리 셀 어레이와 주변 회로의 배치 구조를 설명하기 위한 도면이다.
도 3은 메모리 셀 어레이의 구조를 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 메모리 장치의 구조를 설명하기 위한 단면도이다.
도 5a 내지 5o는 본 발명의 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 적층 구조체의 단면도들이다.
도 6은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 7은 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(100)는 주변 회로(190) 및 메모리 셀 어레이(110)를 포함할 수 있다.
주변 회로(190)는 메모리 셀 어레이(110)에 데이터를 저장하기 위한 프로그램 동작(program operation) 및 검증 동작(verify operation)을 수행하거나, 메모리 셀 어레이(110)에 저장된 데이터를 출력하기 위한 리드 동작(read operation)을 수행하거나, 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 주변 회로(190)는 전압 생성 회로(voltage generate circuit; 130), 로우 디코더(row decoder; 120), 소스 라인 드라이버(140), 컨트롤 회로(control circuit; 150), 페이지 버퍼(pager buffer; 160), 컬럼 디코더(column decoder; 170) 및 입출력 회로(input-output circuit; 180)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 일 실시예로서, 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있다. 복수의 메모리 셀들은 프로그램 방식에 따라 싱글 비트(single bit) 또는 2비트 이상의 멀티 비트(multi bit)의 데이터를 저장할 수 있다. 복수의 메모리 셀들은 복수의 스트링들(strings)을 구성할 수 있다. 스트링들 각각에 포함된 메모리 셀들은 채널(channel)을 통해 전기적으로 서로 연결될 수 있다. 스트링들에 포함된 채널들은 비트 라인들(BL)을 통해 페이지 버퍼(160)에 연결될 수 있다.
전압 생성 회로(130)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(130)는 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 등을 포함하는 동작 전압들(Vop)을 선택적으로 생성하고 출력하도록 구성될 수 있다.
로우 디코더(120)는 복수의 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 복수의 소스 선택 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 로우 디코더(120)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 복수의 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 복수의 소스 선택 라인들(SSL)에 전달할 수 있다.
소스 라인 드라이버(140)는 소스 라인 컨트롤 신호(SL_S)에 응답하여 소스 전압(Vsl)을 메모리 셀 어레이(110)에 전송할 수 있다. 예를 들면, 소스 전압(Vsl)은 메모리 셀 어레이에 연결된 소스 라인(source line)에 전달될 수 있다.
컨트롤 회로(150)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스 라인 컨트롤 신호(SL_S), 페이지 버퍼 컨트롤 신호(PB_S) 및 컬럼 어드레스(CADD)를 출력할 수 있다.
페이지 버퍼(160)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼(160)는 페이지 버퍼 컨트롤 신호(PB_S)에 응답하여 복수의 비트 라인들(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼(160)는 리드 동작 시 복수의 비트 라인들(BL)의 전압 또는 전류를 센싱할 수 있다.
컬럼 디코더(170)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(180)로부터 입력된 데이터(DATA)를 페이지 버퍼(160)에 전송하거나, 페이지 버퍼(160)에 저장된 데이터(DATA)를 입출력 회로(180)에 전송할 수 있다. 컬럼 디코더(170)는 컬럼 라인들(CLL)을 통해 입출력 회로(180)와 데이터(DATA)를 주고받을 수 있고, 데이터 라인들(DTL)을 통해 페이지 버퍼(160)와 데이터(DATA)를 주고받을 수 있다.
입출력 회로(180)는 메모리 장치(100)에 연결된 외부 장치(예를 들면, 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 컨트롤 회로(150)에 전달할 수 있고, 컬럼 디코더(170)로부터 수신된 데이터를 외부 장치로 출력할 수 있다.
도 2는 메모리 셀 어레이와 주변 회로의 배치 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 주변 회로(190)의 상부에 적층될 수 있다. 예를 들면, 기판(substrate)이 X-Y 평면을 따라 형성된 경우, 주변 회로(190)는 기판으로부터 Z 방향으로 적층될 수 있고, 메모리 셀 어레이(110)는 주변 회로(190)의 상부에 적층될 수 있다.
도 3은 메모리 셀 어레이의 구조를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 제1 내지 제i 메모리 블록들(BLK1~BLKi; i는 양의 정수)을 포함할 수 있다. 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 Y 방향을 따라 서로 이격되어 배열될 수 있으며, 제1 내지 제j 비트 라인들(BL1~BLj)에 공통으로 연결될 수 있다. 예를 들면, 제1 내지 제j 비트 라인들(BL1~BLj)은 Y 방향을 따라 연장되며, X 방향을 따라 서로 이격되어 배치될 수 있다. 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 슬릿들(SLT)에 의해 서로 구분될 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 장치의 구조를 설명하기 위한 단면도이다.
도 4를 참조하면, 소스 라인(SL)의 상부에 제1 물질막들(1M) 및 제3 물질막들(3M)이 교대로 적층된 적층 구조체가 형성될 수 있다. 제1 물질막들(1M) 및 제3 물질막들(3M)이 교대로 적층된 구조체의 최상단 및 최하단은 제1 물질막들(1M)이 위치할 수 있다. 적층 구조체는 적층 구조체에 수직인 제1 방향(예를 들면, Z 방향)으로 형성된 수직 홀(VH) 및 수직 홀(VH) 내부를 따라 형성되는 플러그(PG)를 포함할 수 있다. 도 4는 인식의 편의를 위해 적층 구조체에 포함된 복수 개의 플러그들 중 하나의 플러그(PG)를 예시로 들어 도시한 것이며, 그 외의 플러그들의 도시를 생략하였다. 또한, 도 4는 플러그(PG)의 내벽의 구조를 구체적으로 설명하기 위해 플러그(PG)의 하부를 도시한 것이며, 도면에 도시되지는 않았으나 플러그(PG)의 상부에 형성된 코어 필라(CP) 상에 캡핑막이 형성될 수 있고, 캡핑막에 연결된 비트 라인 콘택들을 통해 플러그(PG)의 채널막(CH)이 비트 라인들에 연결될 수 있다.
플러그(PG)의 채널막(CH)이 소스 라인(SL)과 연결되는 구조는 도시된 바에 한정되지 않으며, 다양한 방법으로 플러그(PG)의 채널막(CH)이 소스 라인(SL)과 연결될 수 있다.
제1 물질막들(1M)은 제3 물질막들(3M)을 사이에 두고 적층 구조체에 수직인 제1 방향(예를 들면, Z 방향)으로 이격되어 이웃하게 배열될 수 있다. 또한 제1 물질막들(1M)은 플러그(PG)를 사이에 두고 제1 물질막(1M)이 연장되는 제2 방향(예를 들면, X 방향)으로 다른 제1 물질막들(1M)과 이격되어 배치될 수 있다. 제1 물질막들(1M)의 내벽은 제1 분리 패턴(1SP)과 접하도록 배치될 수 있으며, 제1 물질막들(1M)은 플러그(PG)를 사이에 두고 이격되어 배치되므로, 제1 물질막들(1M)의 내벽은 플러그(PG), 제1 및 제3 분리 패턴들(1SP, 3SP)을 사이에 두고 마주보는 구조로 이격되어 배치될 수 있다.
제3 물질막들(3M)은 제1 물질막들(1M)을 사이에 두고 적층 구조체에 수직인 제1 방향(예를 들면, Z 방향)으로 이격되어 이웃하게 배열될 수 있다. 또한 제3 물질막들(3M)은 플러그(PG)를 사이에 두고 제3 물질막(3M)이 연장되는 제2 방향(예를 들면, X 방향)으로 다른 제3 물질막들(3M)과 이격되어 배치될 수 있다. 제3 물질막들(3M)의 내벽은 플러그(PG)의 블로킹막(BOX)과 접하도록 배치될 수 있으며, 제3 물질막들(3M)은 플러그(PG)를 사이에 두고 이격되어 배치되므로, 제3 물질막들(3M)의 내벽은 플러그(PG)를 사이에 두고 마주보는 구조로 이격되어 배치될 수 있다.
이때, 제1 물질막들(1M)의 내벽과 제1 물질막들(1M)이 마주보는 다른 제1 물질막들(1M)의 내벽과의 거리(D1)는 제3 물질막들(3M)의 내벽과 제3 물질막들(3M)이 마주보는 다른 제3 물질막들(3M)의 내벽과의 거리(D2)보다 길게 형성될 수 있다. 즉, 제1 물질막들(1M)의 내벽이 제3 물질막들(3M)의 내벽에 비해 수직 홀(VH)으로부터 멀리 떨어지도록 형성될 수 있다. 예를 들어, 제1 물질막들(1M)의 내벽은 제1 방향과 교차하는 제2 방향(예를 들면, X 방향)으로 제3 물질막들(3M)의 내벽에 비해 수직 홀(VH)으로부터 멀리 떨어지도록 형성될 수 있다.
제1 분리 패턴들(1SP)은 제1 물질막들(1M)의 내벽에 접하고 제3 분리 패턴들(3SP)의 외측벽에 접하도록 배치될 수 있다. 제1 분리 패턴들(1SP)은 제1 물질막(1M)의 내벽에 접하므로, 제3 물질막들(3M)을 사이에 두고 제3 물질막들(3M)에 수직인 제1 방향(예를 들면, Z 방향)으로 이격되어 배치될 수 있다. 제1 분리 패턴들(1SP)은 플러그(PG)를 사이에 두고 제1 물질막들(1M)이 연장되는 방향인 제2 방향(예를 들면, X 방향)으로 마주보며 이격되어 배치될 수 있다. 플러그(PG)에 가까운 쪽의 제1 분리 패턴들(1SP)의 내벽과 제1 분리 패턴들(1SP)이 마주보는 다른 제1 분리 패턴들(1SP)의 내벽 간 거리는 제3 물질막들(3M)의 내벽과 제3 물질막들(3M)이 마주보는 다른 제3 물질막들(3M)의 내벽 간 거리(D2)와 중첩되도록 형성된다. 구체적으로, 플러그(PG)에 가까운 쪽의 제1 분리 패턴들(1SP)의 내벽과 제1 분리 패턴들(1SP)이 마주보는 다른 제1 분리 패턴들(1SP)의 내벽 간 거리와 제3 물질막들(3M)의 내벽과 제3 물질막들(3M)이 마주보는 다른 제3 물질막들(3M)의 내벽 간 거리(D2)의 차이는 4nm 이내로 형성될 수 있다.
제1 분리 패턴들(1SP)의 내벽으로부터 제1 물질막들(1M)이 연장되는 제2 방향(예를 들면, X 방향)으로 수직 홀(VH)에 가까워지도록 돌출된 제3 분리 패턴들(3SP)이 형성될 수 있다. 제3 분리 패턴들(3SP)은 제1 분리 패턴들(1SP)의 내벽에 접하며, 제1 분리 패턴들(1SP)과 블로킹막(BOX)의 사이에 형성될 수 있다. 제3 분리 패턴들(3SP)은 제3 물질막들(3M)을 사이에 두고 제3 물질막들(3M)에 수직인 제1 방향(예를 들면, Z 방향)으로 이격되어 배치될 수 있다. 제3 분리 패턴들(3SP)은 플러그(PG)를 사이에 두고 제1 물질막들(1M)이 연장되는 방향인 제2 방향(예를 들면, X 방향)으로 마주보며 이격되어 배치될 수 있다. 제3 분리 패턴들(3SP)은 수직 홀(VH)에 가까워지는 제2 방향으로 돌출된 구조로 형성되므로, 제3 분리 패턴들(3SP)의 내벽과 제3 분리 패턴들(3SP)이 마주보는 다른 제3 분리 패턴들(3SP)의 내벽 간 거리(D3)는 제3 물질막들(3M)의 내벽과 제3 물질막들(3M)이 마주보는 다른 제3 물질막들(3M)의 내벽 간 거리(D2)보다 가깝게 형성될 수 있다. 제3 분리 패턴들(3SP)의 내벽은 제3 물질막들(3M)에 비해 돌출된 구조로 형성되고, 도면에 도시된 것과 같이 반원형에 한정되지 않으며, 예를 들어 직사각형, 라운드형 등으로 다양하게 형성될 수 있다.
제3 분리 패턴들(3SP)의 내벽 및 제3 물질막들(3M)의 내벽을 따라 블로킹막(BOX)이 형성될 수 있다. 블로킹막(BOX)은 제1 물질막들(1M)이 연장되는 제2 방향(예를 들면, X 방향)으로 수직 홀(VH)을 향해 돌출된 구조로 형성될 수 있다. 블로킹막(BOX)은 절연 물질로 형성될 수 있다. 예를 들면, 블로킹막(BOX)은 실리콘 산화물 또는 산화물로 형성될 수 있다.
블로킹막(BOX)의 내벽을 따라 차단막(PP)이 형성될 수 있다. 차단막(PP)은 블로킹막(BOX)과 같이, 제1 물질막들(1M)이 연장되는 제2 방향(예를 들면, X 방향)으로 수직 홀(VH)을 향해 돌출된 구조로 형성될 수 있다. 차단막(PP)은 전하 트랩막들(CTN)의 일부를 제거하는 식각 공정에서 제1, 제3 분리 패턴들(1SP, 3SP) 및 블로킹막(BOX)을 보호하는데 사용될 수 있다. 따라서, 차단막(PP)은 전하 트랩막들(CTN)보다 식각 선택비가 낮은 물질로 형성될 수 있다. 예를 들면, 차단막(PP)은 불화수소(hydrogen fluoride; HF)를 이용한 습식 식각 공정에서 전하 트랩막들(CTN)보다 식각 속도가 느린 SiCO로 형성될 수 있다.
수직 홀(VH)을 향해 돌출된 차단막(PP)의 돌출부들 사이에 전하 트랩막들(CTN)이 형성될 수 있다. 전하 트랩막들(CTN)은 제1 물질막들(1M)에 수직인 제1 방향(예를 들면, Z 방향)으로 제3 분리 패턴들(3SP)에 의해 형성된 차단막(PP)의 돌출부들을 사이에 두고 이격되어 배열될 수 있다. 전하 트랩막들(CTN)은 제3 분리 패턴(3SP), 블로킹막(BOX) 및 차단막(PP)의 내벽이 형성한 돌출 구조 사이에 형성되므로, 전하 트랩막들(CTN)의 두께가 제3 분리 패턴(3SP), 블로킹막(BOX) 및 차단막(PP)이 형성하는 돌출부의 두께에 상응할 수 있다. 예를 들어, 전하 트랩막들(CTN)과 전하 트랩막들(CTN)이 마주보는 다른 전하 트랩막들(CTN)간의 거리가 차단막(PP)의 돌출부들과 차단막(PP)이 마주보는 다른 차단막(PP)의 돌출부들 간의 거리와 중첩되도록 형성된다. 구체적으로, 전하 트랩막들(CTN)과 전하 트랩막들(CTN)이 마주보는 다른 전하 트랩막들(CTN)간의 거리와 차단막(PP)의 돌출부들과 차단막(PP)이 마주보는 다른 차단막(PP)의 돌출부들 간의 거리의 차이는 3nm 이내에서 형성될 수 있다. 전하 트랩막들(CTN)은 전하를 저장할 수 있는 물질로 형성될 수 있다. 예를 들면, 전하 트랩막들(CTN)은 질화막으로 형성될 수 있다.
전하 트랩막들(CTN) 및 차단막(PP)의 내벽을 따라 터널 절연막(TOX)이 형성될 수 있다. 전하 트랩막들(CTN)이 차단막(PP)의 돌출부의 사이에 형성되므로 터널 절연막(TOX)은 제1 물질막들(1M)에 수직인 제1 방향(예를 들면, Z 방향)으로 직선형에 가깝게 형성될 수 있다. 터널 절연막(TOX)은 절연 물질, 예를 들면 산화막 또는 실리콘 산화막으로 형성될 수 있다. 터널 절연막(TOX)의 내벽을 따라 채널막(CH)이 형성될 수 있다. 채널막(CH)은 도전 물질, 예를 들면 폴리 실리콘막으로 형성될 수 있다. 채널막(CH)으로 둘러싸인 수직 홀(VH)의 내부에는 코어 필라(CP)가 형성될 수 있다. 예를 들면 코어 필라(CP)는 도전 물질 또는 절연 물질로 형성될 수 있다.
도 5a 내지 도 5o는 본 발명의 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 적층 구조체의 단면도들이다.
도 5a 내지 도 5o는 도 4의 플러그 영역(도 4의 41)을 확대한 도면들이다.
도 5a를 참조하면, 하부 구조체(미도시) 상에 소스막(미도시)이 적층될 수 있다. 하부 구조체(미도시)는 기판(substrate) 또는 주변 회로들을 포함하는 구조체일 수 있다. 소스막(미도시)은 소스 라인(source line)으로 사용되는 막이므로, 도전 물질로 형성될 수 있다. 예를 들면, 소스막(미도시)은 폴리실리콘, 텅스텐 또는 니켈 등의 도전 물질로 형성될 수 있다. 소스막(미도시)의 상부에 제1 및 제2 물질막들(1M, 2M)이 교대로 적층될 수 있다. 예를 들면, 소스막의 상부에 제1 물질막(1M)이 형성되면, 제1 물질막(1M)의 상부에 제2 물질막(2M)이 형성되고, 제2 물질막(2M)의 상부에 다시 제1 물질막(1M)이 형성될 수 있다. 제1 물질막(1M)은 절연 물질로 형성될 수 있다. 예를 들면, 제1 물질막(1M)은 산화막 또는 실리콘 산화막으로 형성될 수 있다. 제2 물질막(2M)은 후속 공정에서 선택적으로 제거될 수 있는 물질로 형성될 수 있다. 따라서, 제2 물질막(2M)은 제1 물질막(1M)과 식각 선택비가 다른 물질로 형성될 수 있다. 예를 들면, 제2 물질막(2M)은 질화막으로 형성될 수 있다. 제1 및 제2 물질막들(1M, 2M)이 적층된 구조체에서 최하단과 최상단에는 제1 물질막(1M)이 형성될 수 있다. 이로써 적층 구조체가 형성될 수 있다.
적층 구조체의 내부에 제1 및 제2 물질막들(1M, 2M)의 수직 방향으로 연장된 수직 홀(VH)이 형성될 수 있다. 수직 홀(VH)을 형성하기 위해 제1 및 제2 물질막들(1M, 2M)의 일부를 제거하기 위한 식각 공정이 수행될 수 있다. 수직 홀(VH)은 제1 및 제2 물질막들(1M, 2M)에 수직인 제1 방향(예를 들면, Z 방향)으로 형성되도록 건식 식각 공정으로 수행될 수 있다. 수직 홀(VH)은 플러그를 형성하기 위한 영역에 형성될 수 있다. 수직 홀(VH)의 내측면을 통해 제1 및 제2 물질막들(1M, 2M)이 노출될 수 있다.
도 5b를 참조하면, 수직 홀(VH)에 의해 노출된 제1 물질막들(1M)의 내벽으로부터 수직 홀(VH)에서 멀어지는 방향으로 제1 물질막들(1M) 일부가 제거되는 식각 공정이 수행될 수 있다. 제1 물질막들(1M)의 일부만이 제거되므로, 제1 물질막들(1M)의 내벽에 비해 제2 물질막들(2M)의 내벽이 수직 홀(VH)로 가까워지는 방향으로 돌출된 구조로 형성될 수 있다. 예를 들어, 제1 물질막들(1M)의 내벽과 제1 물질막들(1M)이 마주보는 다른 제1 물질막들(1M)의 내벽 간의 거리가 제2 물질막들(2M)의 내벽과 제2 물질막들(2M)이 마주보는 다른 제2 물질막들(2M)의 내벽 간의 거리보다 길게 형성될 수 있다.
도 5c를 참조하면, 수직 홀(VH)에 의해 노출된 제1 물질막들(1M) 및 제2 물질막들(2M)의 내벽을 따라 제1 분리 패턴(1SP)이 형성될 수 있다. 제2 물질막들(2M)이 제1 물질막들(1M)에 비해 수직 홀(VH)에 가까운 방향으로 돌출되어 있으므로, 제1 분리 패턴(1SP)은 제2 물질막들(2M)과 제1 방향에 수직인 제2 방향(예를 들면, X 방향)으로 나란한 영역에서 수직 홀(VH)과 가까워지는 방향으로 돌출되도록 형성될 수 있다. 또한, 제1 분리 패턴(1SP)은 제1 물질막들(1M)과 제2 방향(예를 들면, X 방향)으로 나란한 영역에서 수직 홀(VH)과 멀어지는 방향으로 함입되도록 형성될 수 있다.
도 5d를 참조하면, 제1 물질막들(1M)이 연장된 제2 방향(예를 들면, X 방향)으로 제1 물질막들(1M)과 나란한 영역에서 제2 분리 패턴들(2SP)이 형성될 수 있다. 제1 분리 패턴(1SP)은 제2 물질막들(2M)과 나란한 영역에서 수직 홀(VH)에 가까운 방향으로 돌출되므로, 제2 분리 패턴들(2SP)은 제1 분리 패턴(1SP)의 돌출부를 사이에 두고 제1 방향으로 이격되어 형성될 수 있다. 제1 분리 패턴(1SP)의 내측벽에 제2 분리 패턴들(2SP)이 접하도록 형성될 수 있다. 제2 분리 패턴들(2SP)은 폴리 실리콘막으로 형성될 수 있다.
도 5e를 참조하면, 수직 홀(VH)에 가까운 방향으로 제2 물질막들(2M)의 내측벽보다 돌출된 제1 분리 패턴(1SP)의 일부를 제거하기 위한 식각 공정이 수행될 수 있다. 식각 공정으로 제2 물질막들(2M)의 내측벽과 제1 분리 패턴(1SP)의 내측벽이 제1 물질막(1M)에 수직인 제1 방향(예를 들면, Z 방향)으로 나란하도록 제1 분리 패턴(1SP)의 일부만이 잔존할 수 있다. 잔존하는 제1 분리 패턴들(1SP)은 제1 방향(예를 들면, Z 방향)으로 제2 물질막들(2M)을 사이에 두고 이격되어 배열될 수 있다. 제1 분리 패턴들(1SP)의 내측벽과 제1 분리 패턴들(1SP)이 수직 홀(VH)을 사이에 두고 마주보는 제1 분리 패턴들(1SP)의 내측벽 간의 거리는 제2 물질막들(2M)이 제2 물질막들(2M)과 수직 홀(VH)을 사이에 두고 마주보는 제2 물질막들(2M)의 내측벽 간의 거리와 중첩되도록 형성된다. 구체적으로, 제1 분리 패턴들(1SP)의 내측벽과 제1 분리 패턴들(1SP)이 수직 홀(VH)을 사이에 두고 마주보는 제1 분리 패턴들(1SP)의 내측벽 간의 거리와 제2 물질막들(2M)이 제2 물질막들(2M)과 수직 홀(VH)을 사이에 두고 마주보는 제2 물질막들(2M)의 내측벽 간의 거리의 차이는 3nm 이내에서 형성될 수 있다. 따라서 제2 분리 패턴들(2SP)이 제1 분리 패턴들(1SP)으로부터 수직 홀(VH)에 가까운 방향으로 돌출된 구조로 형성될 수 있다.
도 5f를 참조하면, 도 5e의 제2 분리 패턴들(도 5e의 2SP)을 산화시켜 제3 분리 패턴들(3SP)을 형성할 수 있다. 제3 분리 패턴들(3SP)은 제1 분리 패턴들(1SP)으로부터 수직 홀(VH)에 가까운 방향으로 돌출된 구조로 형성될 수 있다. 제3 분리 패턴들(3SP)은 절연 물질로 형성될 수 있다. 예를 들면, 제3 분리 패턴들(3SP)은 제1 분리 패턴들(1SP)과 동일한 물질로 형성될 수 있다. 예를 들면, 제3 분리 패턴들(3SP)은 실리콘 산화막 또는 산화막으로 형성될 수 있다.
도 5g를 참조하면, 제3 분리 패턴들(3SP) 및 제2 물질막들(2M)의 수직 홀(VH) 쪽으로 노출된 내측벽을 따라 블로킹막(BOX)이 형성될 수 있다. 제3 분리 패턴들(3SP)이 제1 분리 패턴들(1SP)로부터 수직 홀(VH)에 가까운 방향으로 돌출된 구조로 형성되므로, 블로킹막(BOX)이 제1 물질막들(1M)과 나란한 영역에서 수직 홀(VH)에 가까운 방향으로 돌출된 구조로 형성될 수 있다.
도 5h를 참조하면, 블로킹막(BOX)의 내측벽을 따라 차단막(PP)이 형성될 수 있다. 블로킹막(BOX)이 제1 물질막들(1M)과 나란한 영역에서 수직 홀(VH)에 가까운 방향으로 돌출된 구조로 형성되므로, 차단막(PP)도 제1 물질막들(1M)과 나란한 영역에서 수직 홀(VH)에 가까운 방향으로 돌출된 구조로 형성될 수 있다.
도 5i를 참조하면, 차단막(PP)의 내측벽을 따라 제1 전하 트랩막(1CTN)이 형성될 수 있다. 제1 전하 트랩막(1CTN)은 전하를 저장할 수 있는 물질, 예를 들면 질화막으로 형성될 수 있다. 차단막(PP)이 제1 물질막들(1M)이 연장되는 제2 방향으로 제1 물질막들(1M)과 나란한 영역에서 수직 홀(VH)에 가까운 방향으로 돌출된 구조로 형성되므로, 제1 전하 트랩막(1CTN)도 제1 물질막들(1M)이 연장되는 제2 방향으로 제1 물질막들(1M)과 나란한 영역에서 수직 홀(VH)에 가까운 방향으로 돌출된 구조로 형성될 수 있다. 제1 전하 트랩막(1CTN)은 차단막(PP)의 돌출부들 상에 형성된 제1 전하 트랩막(1CTN) 부분보다 차단막(PP)의 돌출부들 사이에 형성된 제1 전하 트랩막(1CTN) 부분이 더욱 두껍게 형성된다.
도 5j를 참조하면, 수직 홀(VH) 방향으로 돌출된 제1 전하 트랩막(1CTN) 일부를 제거하기 위한 식각 공정이 수행될 수 있다. 차단막(PP)은 제1 전하 트랩막(1CTN)보다 식각 선택비가 낮은 물질로 형성되므로, 제1, 제3 분리 패턴들 및 블로킹막(1SP, 3SP, BOX)은 차단막(PP)에 의해 식각 공정 시 보호된다. 식각 공정은 습식 식각 공정으로 수행될 수 있다. 습식 식각 공정은 등방성 식각 공정이므로, 수직 홀(VH)을 통해 노출된 제1 전하 트랩막(1CTN)은 균일한 두께로 제거될 수 있다. 식각 공정은 돌출된 차단막(PP) 일부가 노출될 때까지 수행될 수 있다. 수직 홀(VH) 방향으로 돌출된 제1 전하 트랩막(1CTN) 일부가 제거되면, 차단막(PP)의 돌출부들 사이에 제1 전하 트랩막(1CTN)이 잔류할 수 있다. 잔존하는 제1 전하 트랩막(1CTN)은 제1 방향(예를 들면, Z 방향)으로 차단막(PP)의 돌출부를 사이에 두고 이격되어 배열될 수 있다. 잔존하는 제1 전하 트랩막(1CTN)의 두께는 도 5i의 차단막(PP)의 돌출부들 사이에 형성된 제1 전하 트랩막(1CTN)보다 얇게 형성될 수 있다.
도 5k를 참조하면, 제1 전하 트랩막(1CTN)의 식각 공정으로 노출된 차단막(PP) 및 제1 전하 트랩막(1CTN)의 내측벽을 따라 제2 전하 트랩막(2CTN)이 형성될 수 있다. 제2 전하 트랩막(2CTN)은 차단막(PP)의 돌출부들 사이에 형성된 제1 및 제2 전하 트랩막들(1CTN, 2CTN)의 두께가 도 5i의 차단막(PP)의 돌출부들 사이에 형성된 제1 전하 트랩막(1CTN)의 두께보다 두껍게 형성될 수 있다. 제3 분리 패턴들(3SP)이 제1 물질막들(1M)과 제1 물질막들(1M)이 연장되는 제2 방향(예를 들면, X 방향)으로 나란한 영역에서 돌출된 구조를 형성하므로, 제2 전하 트랩막(2CTN)은 제1 물질막들(1M)과 제2 방향으로 나란한 영역에서 제1 분리 패턴(1SP)으로부터 수직 홀(VH)에 가까운 방향으로 돌출된 구조를 형성할 수 있다.
제1 전하 트랩막(1CTN)을 형성한 뒤 제2 전하 트랩막(2CTN)을 형성시켜 전하 트랩막들을 여러 회에 거쳐 형성함으로써, 전하 트랩막들의 공정 결함을 줄이고 전하 트랩막 형성 공정에 걸리는 시간을 감소시킬 수 있다.
도 5l을 참조하면, 수직 홀(VH) 방향으로 돌출된 제2 전하 트랩막(2CTN) 일부를 제거하는 식각 공정이 수행될 수 있다. 차단막(PP)은 제2 전하 트랩막(2CTN)보다 식각 선택비가 낮은 물질로 형성되므로, 제1, 제3 분리 패턴들 및 블로킹막(1SP, 3SP, BOX)은 차단막(PP)에 의해 식각 공정 시 보호된다. 수직 홀(VH) 방향으로 돌출된 제2 전하 트랩막(2CTN) 일부를 제거하면 잔존하는 제2 전하 트랩막(2CTN)은 제1 물질막들(1M)에 수직인 제1 방향(예를 들면, Z 방향)으로 차단막(PP)의 돌출부들을 사이에 두고 이격되어 배열될 수 있다. 돌출된 제2 전하 트랩막(2CTN) 일부가 제거되었으므로, 잔존하는 제2 전하 트랩막(2CTN)과 차단막(PP)에 의해 수직 홀(VH)의 외벽이 평평하게 형성될 수 있다. 잔존하는 제1 및 제2 전하 트랩막(1CTN, 2CTN)은 도 5j의 잔존하는 제1 전하 트랩막(1CTN)보다 두껍게 형성될 수 있다. 상술된 실시예에서는 전하 트랩막이 2회 형성되는 것으로 설명되지만, 도 5j 내지 도 5l를 참조하여 설명된 제조 단계들이 3회 이상 수행되어 전하 트랩막이 형성될 수도 있다.
도 5m을 참조하면, 잔존하는 제2 전하 트랩막(2CTN)의 내측벽 및 차단막(PP)의 내측벽을 따라 터널 절연막(TOX)이 형성될 수 있다. 잔존하는 제2 전하 트랩막(2CTN)과 차단막(PP)에 의해 수직 홀(VH)의 외벽이 평평하게 형성될 수 있으므로, 터널 절연막(TOX)은 제1 물질막들(1M)에 수직인 제1 방향(예를 들면, Z 방향)으로 연장되는 직선형에 가깝게 형성될 수 있다. 터널 절연막(TOX)은 수직 홀(VH)의 내부를 채우지 아니하므로, 원통형으로 형성될 수 있다. 터널 절연막(TOX)은 절연 물질로 형성될 수 있다. 예를 들면, 산화막 또는 실리콘 산화막으로 형성될 수 있다.
도 5n을 참조하면, 터널 절연막(TOX)의 내측벽을 따라 채널막(CH)이 형성될 수 있다. 채널막(CH)은 반도체 물질로 형성될 수 있다. 예를 들면, 폴리 실리콘막으로 형성될 수 있다. 터널 절연막(TOX)의 내측벽을 따라 형성된 채널막(CH)의 내부에 코어 필라(CP)가 채워질 수 있다.
도 5o를 참조하면, 도 5n의 제2 물질막(도 5n의 2M)이 제거되고, 도 5n의 제2 물질막(도 5n의 2M)이 제거된 영역에 제3 물질막(3M)이 형성될 수 있다. 구체적으로, 트렌치형 슬릿(미도시)을 통해 도 5n의 제2 물질막(도 5n의 2M)을 제거하기 위한 식각 공정이 수행될 수 있다. 식각 공정은 제1 물질막(1M)은 잔류시키고 도 5n의 제2 물질막(도 5n의 2M)을 선택적으로 제거하는 에천트를 사용하는 습식 식각 공정으로 수행될 수 있다. 도 5n의 제2 물질막(도 5n의 2M)이 제거된 영역에는 제3 물질막(3M)이 형성될 수 있다. 예를 들면, 제3 물질막(3M)은 트렌치형 슬릿(미도시)을 통해 공급되어 제1 물질막들(1M) 사이에 형성될 수 있다. 제3 물질막(3M)은 게이트 라인으로 사용되므로, 도전 물질로 형성될 수 있다. 예를 들어, 제3 물질막(3M)은 텅스텐(W), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 실리콘(Si) 및 폴리실리콘(poly-Si) 등으로 형성될 수 있다.
도 6은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 6을 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함한다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호를 주고받고, 전원 커넥터(4002)를 통해 전원을 입력 받는다. SSD(4200)는 컨트롤러(4210), 복수의 메모리 장치들(4221~422n), 보조 전원 장치(4230), 및 버퍼 메모리(4240)를 포함한다.
컨트롤러(4210)는 호스트(4100)로부터 수신된 신호에 응답하여 복수의 메모리 장치들(4221~422n)을 제어할 수 있다. 예시적으로, 신호는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반하여 전송될 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의될 수 있다.
복수의 메모리 장치들(4221~422n)은 데이터를 저장하도록 구성된 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 장치들(4221~422n) 각각은 도 1에 도시된 메모리 장치(100)와 동일하게 구성될 수 있다. 복수의 메모리 장치들(4221~422n)은 채널들(CH1~CHn)을 통해 컨트롤러(4210)와 통신할 수 있다.
보조 전원 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4230)는 호스트(4100)로부터 전원 전압을 입력 받고, 충전할 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)의 전원 전압을 제공할 수 있다. 예시적으로, 보조 전원 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터 또는 복수의 메모리 장치들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 메모리 장치들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 7은 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 장치(1100)는 도 1에 도시된 메모리 장치(100)와 동일하게 구성될 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
100: 메모리 장치
110: 메모리 셀 어레이
1SP, 2SP, 3SP: 제1, 제2 및 제3 분리 패턴
VH: 수직 홀
CTN: 전하 트랩막
1CTN: 제1 전하 트랩막
2CTN: 제2 전하 트랩막
PP: 차단막

Claims (21)

  1. 제1 및 제2 물질막들이 교대로 적층된 적층 구조체;
    상기 적층 구조체의 수직 방향을 따라서 연장된 수직 홀;
    상기 제1 물질막들의 측면으로부터 돌출되어 상기 수직 홀의 내부에 형성된 분리 패턴들;
    상기 돌출된 분리 패턴들 및 상기 제2 물질막들의 표면을 따라 형성된 블로킹 막;
    상기 블로킹 막의 표면을 따라 형성된 차단막; 및
    상기 차단막의 돌출부들 사이에 형성된 전하 트랩막들을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 수직 홀을 통해 서로 마주보는 제1 물질막들의 거리는,
    상기 수직 홀을 통해 서로 마주보는 제2 물질막들의 거리보다 긴 메모리 장치.
  3. 제2항에 있어서,
    상기 분리 패턴들은,
    상기 제1 물질막들의 내벽과 상기 제2 물질막들의 측벽들로 둘러싸인 제1 분리 패턴들; 및
    상기 제1 분리 패턴들의 내벽으로부터 돌출된 제2 분리 패턴들을 포함하는 메모리 장치.
  4. 제3항에 있어서,
    서로 마주보는 상기 제1 분리 패턴들 사이의 거리와 서로 마주보는 상기 제2 물질막들 사이의 거리의 차이는 4nm 이내인 메모리 장치.
  5. 제3항에 있어서,
    상기 제2 분리 패턴들을 이루는 물질은 상기 제1 분리 패턴들을 이루는 물질과 동일한 메모리 장치.
  6. 제3항에 있어서,
    서로 마주보는 상기 제2 분리 패턴들 사이의 거리는 서로 마주보는 상기 제2 물질막들 사이의 거리보다 짧은 메모리 장치.
  7. 제1항에 있어서,
    서로 마주보는 상기 전하 트랩막들 사이의 거리와 서로 마주보는 차단막들의 돌출부들 사이의 거리의 차이는 3nm이내인 메모리 장치.
  8. 제1항에 있어서,
    상기 전하 트랩막들의 내벽을 따라 형성된 터널 절연막 및 채널막을 더 포함하는 메모리 장치.
  9. 제1항에 있어서,
    상기 차단막은 절연 물질로 이루어지는 메모리 장치.
  10. 제1항에 있어서,
    상기 차단막은 불화수소(hydrogen fluoride)를 이용한 식각 공정에서 상기 전하 트랩막들보다 식각 선택비가 낮은 물질인 메모리 장치.
  11. 제1항에 있어서,
    상기 차단막은 SiCO로 이루어진 메모리 장치.
  12. 제1 물질막들과 제2 물질막들을 교대로 적층해 적층 구조체를 형성하는 단계;
    상기 적층 구조체를 식각하여 수직 홀을 형성하는 단계;
    상기 수직 홀의 내벽을 통해 노출된 상기 제1 물질막들을 일부 식각하는 단계;
    상기 제1 물질막들이 일부 식각된 상기 수직 홀의 내벽을 따라 분리 패턴들을 형성하는 단계;
    상기 분리 패턴들과 제2 물질막의 표면을 따라 블로킹 막을 형성하는 단계;
    상기 블로킹 막의 표면을 따라 차단막을 형성하는 단계;
    상기 차단막의 표면을 따라 제1 전하 트랩막을 형성하는 단계; 및
    상기 제1 전하 트랩막 및 상기 차단막의 표면을 따라 제2 전하 트랩막을 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 분리 패턴들을 형성하는 단계는,
    상기 제1 물질막들이 일부 식각된 상기 수직 홀의 내벽을 따라 제1 분리 패턴들을 형성하는 단계;
    상기 제2 물질막들의 측벽에 형성된 상기 제1 분리 패턴들의 돌출부들 사이에 제2 분리 패턴들을 형성하는 단계;
    상기 제2 분리 패턴들이 상기 제1 분리 패턴들의 내벽에 비해 안쪽으로 돌출된 구조를 갖도록 상기 제1 분리 패턴들을 식각하는 단계; 및
    돌출된 상기 제2 분리 패턴들을 산화시켜 제3 분리 패턴들을 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제3 분리 패턴들의 내벽은 상기 제2 물질막들의 내벽에 비해 상기 수직 홀 쪽으로 돌출된 메모리 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 제1 전하 트랩막을 형성하는 단계는,
    상기 차단막의 내측벽을 따라 질화막을 형성하는 단계; 및
    상기 제1 물질막들의 측면으로부터 돌출된 상기 차단막의 돌출부들의 표면 상에 형성된 상기 질화막 일부를 식각하는 단계를 포함하는 메모리 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 질화막 일부를 식각하는 단계는 습식 식각 공정으로 이뤄지는 메모리 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 질화막 일부를 식각하는 단계는 등방성 식각 공정으로 이뤄지는 메모리 장치의 제조 방법.
  18. 제12항에 있어서,
    상기 제2 전하 트랩막을 형성하는 단계는,
    상기 제1 전하 트랩막의 내부 표면 및 상기 차단막의 내부 표면을 따라 질화막을 형성하는 단계; 및
    상기 질화막이 상기 차단막의 돌출부에 의해 분리되도록 상기 차단막의 돌출부들 상에 형성된 상기 질화막 일부를 식각하는 단계를 포함하는 메모리 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 질화막 일부를 식각하는 단계는 습식 식각 공정으로 이뤄지는 메모리 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 질화막 일부를 식각하는 단계는 등방성 식각 공정으로 이뤄지는 메모리 장치의 제조 방법.
  21. 제12항에 있어서,
    상기 제2 전하 트랩막의 내부 표면을 따라 터널 절연막 및 채널막들을 형성하는 단계를 더 포함하는 메모리 장치의 제조 방법.
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