KR20240030611A - 이미지 센서 - Google Patents

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KR20240030611A
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floating diffusion
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photo diode
semiconductor substrate
wiring structure
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임정욱
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삼성전자주식회사
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Abstract

복수의 픽셀들이 배열된 제1 반도체 기판과, 상기 제1 반도체 기판 상에 배치된 제1 배선 구조물을 가지며, 상기 복수의 픽셀들 각각은 서로 분리된 제1 및 제2 포토 다이오드들을 포함하는 픽셀 어레이 칩과, 상기 제1 배선 구조물 상에 커패시터를 갖는 제2 배선 구조물과, 상기 제2 배선 구조물 상에 배치된 제2 반도체 기판을 갖는 메모리 칩을 포함하고, 상기 복수의 픽셀들 각각은, 상기 제1 포토 다이오드 상에서 상기 제1 포토 다이오드로부터 생성된 전하를 저장하는 제1 플로팅 디퓨전 노드와, 상기 제2 포토 다이오드 상에서 상기 제2 포토 다이오드로부터 생성된 전하를 저장하는 제2 플로팅 디퓨전 노드와, 상기 제1 포토 다이오드 상에서 상기 제1 및 제2 플로팅 디퓨전 노드들 사이에 위치한 제3 플로팅 디퓨전 노드와, 상기 제2 반도체 기판의 하면에 형성되며, 상기 제1 및 제2 배선 구조물들의 제1 경로를 통해 상기 제1 플로팅 디퓨전 노드에 연결된 제1 단과, 및 상기 제1 및 제2 배선 구조물들의 제2 경로를 통해 상기 제3 플로팅 디퓨전 노드에 연결된 제2 단을 갖는 제1 스위칭 트랜지스터를 포함하는 이미지 센서를 제공한다.

Description

이미지 센서{IMAGE SENSOR}
본 발명은 이미지 센서에 관한 것이다.
이미지 센서(image sensor)는 대상물의 2차원적 또는 3차원적 이미지를 캡쳐(capture)하는 장치이다. 이미지 센서는 대상물로부터 반사되는 빛의 세기에 따라 반응하는 광전 변환 소자를 이용해 대상물의 이미지를 생성한다. 최근 CMOS (Complementary Metal-Oxide Semiconductor) 기술이 발전하면서, CMOS를 이용한 CMOS 이미지 센서가 널리 사용되고 있다. 최근, 이미지 센서의 다이나믹 레인지(dynamic range) 증가를 위하여, 픽셀 내부에 캐패시터를 추가하는 기술이 개발되고 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 커패시터 도입에 따른 공정 문제를 해소하면서 신뢰성을 개선할 수 있는 이미지 센서를 제공하는데 있다.
본 발명의 일 실시예는, 복수의 픽셀들이 배열된 픽셀 어레이를 갖는 제1 반도체 기판과, 상기 제1 반도체 기판 상에 배치된 제1 배선 구조물을 가지며, 상기 복수의 픽셀들 각각은 서로 분리된 제1 포토 다이오드 및 제2 포토 다이오드를 포함하는 제1 반도체 칩; 상기 제1 배선 구조물 상에 배치되며, 커패시터를 갖는 제2 배선 구조물과, 상기 제2 배선 구조물 상에 배치된 제2 반도체 기판을 갖는 제2 반도체 칩; 및 상기 제2 반도체 칩 상에 배치된 제3 배선 구조물과, 상기 제3 배선 구조물 상에 배치되며, 로직 소자들이 형성된 제3 반도체 기판을 갖는 제3 반도체 칩;을 포함하고, 상기 복수의 픽셀들 각각은, 상기 제1 포토 다이오드 상에서 상기 제1 포토 다이오드로부터 생성된 전하를 저장하는 제1 플로팅 디퓨전 노드와, 상기 제2 포토 다이오드 상에서 상기 제2 포토 다이오드로부터 생성된 전하를 저장하는 제2 플로팅 디퓨전 노드와, 상기 제1 포토 다이오드 상에서 상기 제1 및 제2 플로팅 디퓨전 노드들 사이에 위치한 제3 플로팅 디퓨전 노드와, 상기 제2 반도체 기판의 하면에 형성된 제1 스위칭 트랜지스터를 포함하며, 상기 제1 스위칭 트랜지스터는 상기 제1 및 제2 배선 구조물들의 제1 경로를 통해 상기 제1 플로팅 디퓨전 노드에 연결된 제1 단과, 및 상기 제1 및 제2 배선 구조물들의 제2 경로를 통해 상기 제3 플로팅 디퓨전 노드에 연결된 제2 단을 갖는 이미지 센서를 제공한다.
본 발명의 일 실시예는, 복수의 픽셀들이 배열된 픽셀 어레이를 갖는 제1 반도체 기판과, 상기 제1 반도체 기판 상에 배치된 제1 배선 구조물을 가지며, 상기 복수의 픽셀들 각각은 서로 분리된 제1 포토 다이오드 및 제2 포토 다이오드를 포함하는 픽셀 어레이 칩; 상기 제1 배선 구조물 상에 배치되며, 커패시터를 갖는 제2 배선 구조물과, 상기 제2 배선 구조물 상에 배치된 제2 반도체 기판을 갖는 메모리 칩; 및 상기 메모리 칩 상에 배치된 제3 배선 구조물과, 상기 제3 배선 구조물 상에 배치되며, 로직 소자들이 형성된 제3 반도체 기판을 갖는 로직 칩;을 포함하고, 상기 복수의 픽셀들 각각은, 상기 제1 포토 다이오드 상에서 상기 제1 포토 다이오드로부터 생성된 전하를 저장하는 제1 플로팅 디퓨전 노드와, 상기 제2 포토 다이오드 상에서 상기 제2 포토 다이오드로부터 생성된 전하를 저장하는 제2 플로팅 디퓨전 노드와, 상기 제2 반도체 기판의 하면에 형성되며, 상기 제1 및 제2 배선 구조물들의 제1 경로를 통해 상기 제1 플로팅 디퓨전 노드에 연결된 제1 단을 갖는 제1 스위칭 트랜지스터와, 상기 제2 반도체 기판의 하면에 형성되며, 상기 제1 및 제2 배선 구조물들의 제2 경로를 통해 상기 제2 플로팅 디퓨전 노드에 연결된 제1 단을 갖는 제2 스위칭 트랜지스터와, 상기 제2 반도체 기판의 하면에 형성되며, 제1 스위칭 트랜지스터의 제2 단과 상기 제2 스위칭 트랜지스터의 제2 단 사이에 연결된 제3 플로팅 디퓨전 노드를 포함하는 이미지 센서를 제공한다.
본 발명의 일 실시예는, 복수의 픽셀들이 배열된 픽셀 어레이를 갖는 제1 반도체 기판과, 상기 제1 반도체 기판 상에 배치된 제1 배선 구조물을 가지며, 상기 복수의 픽셀들 각각은 서로 분리된 제1 포토 다이오드 및 제2 포토 다이오드를 포함하는 제1 반도체 칩; 및 상기 제1 배선 구조물 상에 배치되며, 커패시터를 갖는 제2 배선 구조물과, 상기 제2 배선 구조물 상에 배치된 제2 반도체 기판을 갖는 제2 반도체 칩;을 포함하고, 상기 제1 배선 구조물은 상기 제1 배선 구조물의 최상부에 배치된 제1 본딩 절연층과 상기 제1 본딩 절연층 내의 제1 메탈 패드를 포함하며, 상기 제2 배선 구조물은 상기 제2 배선 구조물의 최하부에 배치되며, 상기 제1 본딩 절연층에 접하는 제2 본딩 절연층과, 상기 제2 본딩 절연층 내에서 상기 제1 메탈 패드와 연결되는 제2 메탈 패드를 포함하고, 상기 제1 및 제2 메탈 패드의 연결은 상기 제1 및 제2 배선 구조물의 전기적인 경로들을 제공하고, 상기 복수의 픽셀들 각각은, 상기 제1 포토 다이오드 상에서 상기 제1 포토 다이오드로부터 생성된 전하를 저장하는 제1 플로팅 디퓨전 노드와, 상기 제2 포토 다이오드 상에서 상기 제2 포토 다이오드로부터 생성된 전하를 저장하는 제2 플로팅 디퓨전 노드와, 상기 제1 포토 다이오드 상에서 상기 제1 및 제2 플로팅 디퓨전 노드들 사이에 위치한 제3 플로팅 디퓨전 노드와, 상기 제2 반도체 기판의 하면에 형성된 제1 스위칭 트랜지스터를 포함하고, 상기 제1 스위칭 트랜지스터는 상기 제1 및 제2 배선 구조물들의 제1 경로를 통해 상기 제1 플로팅 디퓨전 노드에 연결된 제1 단과, 및 상기 제1 및 제2 배선 구조물들의 제2 경로를 통해 상기 제3 플로팅 디퓨전 노드에 연결된 제2 단을 갖는 이미지 센서를 제공한다.
본 실시예에 따른 이미지 센서는, DRAM과 같은 캐패시턴스 요소를 픽셀 어레이를 갖는 제1 반도체 칩에 직접 형성하는 대신에, 별도의 제2 반도체 칩(예, 메모리 칩)에 형성한 후에 제1 반도체 칩과 본딩함으로써 캐패시턴스 요소의 전극 형성 과정에서 픽셀 등의 오염을 방지할 수 있다. 또한, 픽셀 회로의 일부 소자(예, 제1 스위치 트랜지스터)를 메모리 칩의 기판에 형성함으로써, 스플릿 포토 다이오드(split PD) 구조에서 FDTI(Front-side Deep Trench Isolation)와 같은 픽셀 분리 구조체로 인한 스위칭 소자에서 발생되는 전하의 오버 플로우(overflow) 문제를 원천적으로 해결할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 이미지 센서에 채용 가능한 픽셀의 일 예를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에서 채용 가능한 픽셀의 일 예로서, 스플릿 포토 다이오드 구조를 나타내는 평면도이다.
도 4는 본 발명의 일 실시예에 따른 이미지 센서를 나타내는 측단면도로서, 픽셀 영역 및 주변 회로 영역을 절개하여 본 단면도들이다.
도 5는 도 4에 도시된 이미지 센서의 분리 사시도이다.
도 6은 도 4에 도시된 이미지 센서의 커패시터 부분을 나타내는 부분 확대도이다.
도 7 및 도 8은 본 발명의 다양한 실시예들에 따른 이미지 센서를 나타내는 측단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 1을 참조하면, 본 실시예에 따른 이미지 센서(10)는 픽셀 어레이(11), 로우 드라이버(12), 리드아웃 회로(13), 램프 신호 생성기(14), 타이밍 컨트롤러(15) 및 신호 처리부(19)를 포함할 수 있다. 리드아웃 회로(13)는 아날로그-디지털 변환 회로(13a, 이하 ADC 회로), 및 데이터 버스(13b)를 포함할 수 있다.
픽셀 어레이(11)는 행과 열로 배열된 복수의 픽셀(PX) 및 복수의 픽셀(PX)에 접속되는 복수의 로우 라인(RL) 및 복수의 컬럼 라인(CL)을 포함한다. 복수의 로우 라인(RL)들 각각은 로우 방향으로 연장되며, 동일한 로우에 배치된 픽셀(PX)들에 연결될 수 있다. 예를 들어, 복수의 로우 라인(RL) 각각은 도 2에 도시된 바와 같이 픽셀 회로의 트랜지스터들 각각에 로우 드라이버(12)로부터 출력되는 제어 신호들을 전송할 수 있다.
복수의 픽셀(PX)들 각각은 적어도 하나의 광전 변환 소자(또는 광 감지 소자라고 함)를 포함할 수 있다. 광전 변환 소자는 빛을 감지하고, 감지된 빛을 광 전하로 변환할 수 있다. 예를 들어, 광전 변환 소자는 무기 포토 다이오드, 유기 포토 다이오드와 같은 광 감지 소자일 수 있다.
복수의 픽셀(PX)들 각각의 상부, 또는 인접한 픽셀(PX)들로 구성되는 픽셀 그룹들 각각의 상부에 집광을 위한 마이크로 렌즈가 배치될 수 있다. 복수의 픽셀(PX)들 각각은 마이크로 렌즈를 통해 수신된 빛으로부터 특정 스펙트럼 영역의 빛을 감지할 수 있다. 예를 들어, 픽셀 어레이(11)는 레드(red) 스펙트럼 영역의 빛을 전기 신호로 변환하는 레드 픽셀, 그린(green) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 그린 픽셀, 및 블루(blue) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 블루 픽셀을 포함할 수 있다. 복수의 픽셀(PX)들 각각의 상부에는 특정 스펙트럼 영역의 빛을 투과시키기 위한 컬러 필터가 배치될 수 있으나, 이에 한정되는 것은 아니며, 픽셀 어레이(11)는 레드, 그린 및 블루 외에 다른 스펙트럼 영역의 빛을 전기 신호로 변환하는 픽셀들을 포함할 수 있다.
일부 실시예에서, 복수의 픽셀(PX)은 멀티-레이어 구조를 가질 수 있다. 멀티-레이어 구조의 픽셀(PX)은 서로 다른 스펙트럼 영역의 빛을 전기 신호로 변환하는 적층된 복수의 광전 변환 소자들을 포함하며, 복수의 광전 변환 소자들로부터 서로 다른 색상에 대응하는 전기 신호들이 생성될 수 있다. 즉, 하나의 픽셀(PX)에서 복수의 색에 대응하는 전기 신호들이 출력될 수 있다.
복수의 픽셀(PX) 상부에는 특정 스펙트럼 영역의 빛을 투과시키기 위한 컬러 필터 어레이가 배치될 수 있다. 복수의 픽셀(PX) 각각의 상부에 배치된 컬러 필터에 따라 해당 픽셀이 감지할 수 있는 색상이 결정될 수 있으나, 이에 제한되는 것은 아니며, 일부 실시예에서, 특정 광전 변환 소자의 경우, 광전 변환 소자에 인가되는 전기 신호의 레벨에 따라 특정 파장대역의 빛을 전기적 신호로 변환할 수도 있다.
본 실시예에 채용된 픽셀(PX)은 광원으로부터 하나 이상의 광 버스트에 노출되도록 구성된 적어도 2 이상의 포토 다이오드들을 포함하는 스플릿(split) 포토 다이오드 구조를 갖는다. 여기서, 2이상의 포토 다이오드들은 서로 독립적으로 노출 또는 공백이 될 수 있다. 예를 들어, 픽셀(PX)은 수광 면적이 작은 스몰 포토 다이오드(SPD)("제1 포토다이오드"라고도 함)과, 스몰 포토 다이오드(SPD)보다 수광 면적이 큰 라지 포토 다이오드(LPD)("제2 포토다이오드"라고도 함), 를 포함할 수 있다(도 2 및 도 3 참조). 일부 실시예에서, 라지 포토 다이오드(LPD)는 저조도의 픽셀 신호를 담당하며, 라지 포토 다이오드(LPD)는 가장 낮은 조도 구간에서는 하이 컨버전 게인(HCG) 모드로 동작하고, 일반적인 저조도 구간에서는 로우 컨버전 게인(LCG) 모드로 동작할 수 있다. 스몰 포토 다이오드(SPD)는 노출 시간을 길게 하여 고조도 구간에서 동작할 수 있다. 가장 조도가 높은 구간에서는 긴 노출 시간을 유지하기 위해 감도를 낮게 하면서 고용량의 커패시터(또는 메모리)를 사용하여 많은 양의 신호를 저장할 수 있도록 한다.
포토 다이오드는 단일 노출(single exposure) 방식 또는 다중 노출(multi exposure) 방식으로 동작할 수 있다. 다중 노출 방식의 경우 다이나믹 레인지나 SNR 특성에서 장점이 있으나, 노출 시간이 다른 이미지의 합성으로 인해 모션 아티팩트(motion artifact) 또는 LED 플리커(flicker) 문제가 있을 수 있다.
일부 실시예에서, 픽셀(PX)은 스플릿 포토 다이오드 구조를 이용한 단일 노출 방식을 사용할 수 있으며, 일부 조도 구간에 대해서 추가적으로 다중 노출 방식을 혼합하여 사용하는 것도 가능하다.
예를 들어, 픽셀(PX)은 가장 낮은 조도에 대응하는 픽셀 신호를 리드아웃하기 위한 제1 구간에서 라지 포토 다이오드(LPD)를 이용하여 픽셀 신호를 리드아웃하고, 제1 구간보다 높은 조도에 대응하는 픽셀 신호를 리드아웃하기 위한 제2 구간에서 스몰 포토 다이오드(SPD)를 이용하여 픽셀 신호를 리드아웃하는 단일 노출 방식을 사용할 수 있다. 나아가, 픽셀(PX)은 제2 구간보다 높은 조도에 대응하는 픽셀 신호를 리드아웃하기 위해 라지 포토 다이오드(LPD) 또는 스몰 포토 다이오드(SPD)를 이용하여 추가적인 노출을 수행하는 다중 노출 방식을 적용하여 다이나믹 레인지를 확보할 수도 있다.
복수의 컬럼 라인(CL) 각각은 컬럼 방향으로 연장되며, 동일한 컬럼에 배치된 픽셀(PX)에 연결될 수 있다. 복수의 컬럼 라인(CL) 각각은 픽셀 어레이(11)의 로우 단위로 픽셀(PX)들의 리셋 신호 및 센싱 신호를 리드아웃 회로(13)에 전송할 수 있다.
타이밍 컨트롤러(15)는 로우 드라이버(12), 리드아웃 회로(13), 및 램프 신호 생성기(14)의 타이밍을 제어할 수 있다. 타이밍 컨트롤러(15)로부터는 로우 드라이버(12), 리드아웃 회로(13), 및 램프 신호 생성기(14) 각각에 대하여 동작 타이밍을 나타내는 타이밍 신호들을 제공할 수 있다.
로우 드라이버(12)는 타이밍 컨트롤러(15)의 제어 하에, 픽셀 어레이(11)를 구동하기 위한 제어 신호들을 생성하고, 복수의 로우 라인(RL)을 통해 픽셀 어레이(11)의 복수의 픽셀(PX) 각각에 제어 신호들을 제공할 수 있다. 로우 드라이버(12)는 픽셀 어레이(11)의 복수의 픽셀(PX)들이 동시에 또는 로우(row) 단위로 입사되는 광을 감지하도록 제어할 수 있다. 또한 로우 드라이버(12)는 복수의 픽셀(PX) 중 로우 단위로 픽셀(PX)들을 선택하고, 선택된 픽셀(PX)들(예, 하나의 로우의 픽셀(PX)들)이 리셋 신호들 및 센싱 신호들을 복수의 컬럼 라인(CL)을 통해 출력하도록 제어할 수 있다.
로우 드라이버(12)는 픽셀 신호를 출력을 위한 제어 신호들을 픽셀 어레이(11)에 전송할 수 있다. 픽셀(PX)은 제어 신호들에 응답하여 동작함으로써 픽셀 신호를 출력할 수 있다. 여기서, 픽셀 신호는, 센싱 신호 및 리셋 신호를 포함할 수 있다. 일부 실시예에서, 로우 드라이버(12)는 픽셀(PX)이 리드아웃 기간에 라지 포토 다이오드(LPD)에 대한 하이 컨버전 게인 모드 및 로우 컨버전 게인 모드, 및 스몰 포토 다이오드(SPD)에 대한 하이 컨버전 게인 모드 및 로우 컨버전 게인 모드 등으로 연속하여 동작하도록 제어하는 제어 신호들을 생성하고, 이를 픽셀 어레이(11)에 제공할 수 있다.
램프 신호 생성기(14)는 소정의 기울기로 증가 또는 감소하는 램프 신호(RAMP)를 생성하고, 램프 신호(RAMP)를 리드아웃 회로(13)의 ADC 회로(13a)에 제공할 수 있다. 리드아웃 회로(13)는 복수의 픽셀(PX)들 중 로우 드라이버(12)에 의해 선택된 로우의 픽셀(PX)들로부터 리셋 신호 및 센싱 신호를 리드아웃할 수 있다. 리드아웃 회로(13)는 복수의 컬럼 라인(CL)을 통해 픽셀 어레이(11)로부터 수신되는 리셋 신호들 및 센싱 신호들을 램프 신호 생성기(14)로부터의 램프 신호(RAMP)를 기초로 디지털 데이터로 변환함으로써, 복수의 픽셀(PX)에 대응하는 픽셀 값들을 로우(row) 단위로 생성 및 출력할 수 있다.
ADC 회로(13a)는 복수의 컬럼 라인(CL)에 대응하는 복수의 ADC를 포함할 수있으며, 복수의 ADC 각각은 대응하는 컬럼 라인(CL)을 통해 수신되는 리셋 신호 및 센싱 신호를 램프 신호(RAMP)와 각각 비교하고 비교 결과들을 기초로 픽셀 값을 생성할 수 있다. 예를 들어, ADC는 센싱 신호에서 리셋 신호를 제거하고, 픽셀(PX)에서 감지된 광량을 나타내는 픽셀 값을 생성할 수 있다.
ADC 회로(13a)에서 생성되는 복수의 픽셀 값은 데이터 버스(13b)를 통해 이미지 데이터(IDT)로서 출력될 수 있다. 예를 들어, 이미지 데이터(IDT)는 이미지 센서(10)의 내부 또는 외부의 이미지 신호 처리기(Image Signal Processor)(19)로 제공될 수 있다.
데이터 버스(13b)는 ADC 회로(13a)로부터 출력된 픽셀 값을 임시 저장한 후 출력할 수 있다. 데이터 버스(13b)는 복수의 컬럼 메모리, 및 컬럼 디코더를 포함할 수 있다. 복수의 컬럼 메모리에 저장된 복수의 픽셀 값은 컬럼 디코더의 제어 하에 이미지 데이터(IDT)로서 출력될 수 있다.
ADC 회로(13a)는 복수의 CDS 회로(미도시) 회로 및 복수의 카운터 회로(미도시)를 포함할 수 있다. ADC 회로(13a)는 픽셀 어레이(11)로부터 입력되는 픽셀 신호(예, 픽셀 전압)를 디지털 신호인 픽셀 값으로 변환할 수 있다. 복수의 컬럼 라인(CL) 각각을 통해 수신되는 각 픽셀 신호는 CDS 회로 및 카운터 회로에 의하여, 디지털 신호인 픽셀 값으로 변환된다.
CDS 회로는 컬럼 라인(CL)을 통해 수신되는 픽셀 신호를 램프 신호(RAMP)와 비교하고, 비교 결과를 출력할 수 있다. CDS 회로는 램프 신호(RAMP)의 레벨과 픽셀 신호의 레벨이 동일할 때, 제1 레벨(예, 로직 하이)에서 제2 레벨(예, 로직 로우)로 천이하는 비교 신호를 출력할 수 있다. 비교 신호의 레벨이 천이되는 시점은 픽셀 신호의 레벨에 따라 결정될 수 있다. CDS 회로는 상관 이중 샘플링(Correlated Double Sampling; CDS) 방식에 따라 픽셀(PX)로부터 제공되는 픽셀 신호를 샘플링 및 홀드할 수 있으며, 특정한 노이즈의 레벨(예, 리셋 신호)과 이미지 신호(센싱 신호)에 따른 레벨을 이중으로 샘플링하여, 그 차이에 해당하는 레벨을 기초로 비교 신호를 생성할 수 있다. 일부 실시예에서, CDS 회로는 하나 이상의 비교기를 포함할 수 있다. 비교기는 예를 들어 OTA(Operational Transconductance Amplifier)(또는 차동 증폭기)로 구현될 수 있다. ADC 회로(13a)는 복수의 DRS(Delta Reset Sampling) 회로(미도시)를 포함할 수 있다. DRS 회로는 DRS(Delta Reset Sampling)방식에 따라 픽셀 신호를 먼저 리드아웃한 다음 리셋 신호를 리드아웃하는 방식으로 제공되는 픽셀 신호를 샘플링할 수 있다.
본 실시예에 따른 픽셀 어레이(11)에서, 픽셀(PX)은 듀얼 컨버전 게인(dual conversion gain)을 가질 수 있다. 듀얼 컨버전 게인은, 로우(low) 컨버전 게인 및 하이(high) 컨버전 게인을 포함한다. 여기서 컨버전 게인은 플로팅 디퓨전 노드(도 2의 FD1, FD2, FD3)에 축적된 전하가 전압으로 변환되는 비율을 의미한다. 광전 변환 소자에서 생성된 전하는 플로팅 디퓨전 노드로 전송되어 축적되고, 컨버전 게인에 따라 플로팅 디퓨전 노드에 축적된 전하가 전압으로 변환될 수 있다.
예를 들어, 픽셀 어레이(11)의 복수의 픽셀(PX)에서 라지 포토 다이오드(LPD)가 HCG 모드(LPD-H 모드)로 동작함에 따라 생성되는 제1 이미지 데이터에서는 제1 영역(가장 어두운 영역)이 선명하게 표현되고, 픽셀 어레이(11)의 복수의 픽셀(PX) 에서 라지 포토 다이오드(LPD)가 LCG 모드(LPD-L 모드)로 동작함에 따라 생성되는 제2 이미지 데이터는 제2 영역(제1 영역보다 밝은 영역)이 선명하게 표현될 수 있다. 픽셀 어레이(11)의 복수의 픽셀(PX)에서 스몰 포토 다이오드(SPD)가 HCG 모드(SPD-H 모드)로 동작함에 따라 생성되는 제3 이미지 데이터에서는 제3 영역(제2 영역보다 밝고 후술하는 제4 영역보다 어두운 영역)이 선명하게 표현되고, 픽셀 어레이(11)의 복수의 픽셀(PX)에서 스몰 포토 다이오드(SPD)가 LCG 모드(SPD-L 모드)로 동작함에 따라 생성되는 제4 이미지 데이터는 제4 영역(가장 밝은 영역)이 선명하게 표현될 수 있다.
일부 실시예에서, 픽셀 어레이(11)가 스캔되는 한 프레임 내에서 복수의 픽셀(PX) 각각이 대응하는 리드아웃 기간에 LPD-H 모드, LPD-S 모드, SPD-H 모드 및 SPD-L 모드로 연속하여 동작할 수 있으며, 이에 따라 한 프레임 기간에 상기 제1 이미지 데이터 내지 상기 제4 이미지 데이터가 생성될 수 있다. 제1 이미지 내지 제4 이미지가 병합되어, 밝은 영역(고조도 영역)과 어두운 영역(저조도 영역)이 선명하게 구현되는 높은 동작 범위(high dynamic range)를 갖는 원-샷(1-shot) 이미지가 생성될 수 있다.
일부 실시예에서, 이미지 센서(10)는 리드아웃 기간에 픽셀(PX)의 컨버전 모드가 변경될 때(예컨대 LCG 모드에서 HCG 모드로 또는 HCG 모드에서 LCG 모드로 변경) 바이어스 전류를 증가 또는 감소시키기 위한 바이어스 전류 컨트롤러를 더 구비할 수 있으며, 복수의 바이어스 전류 컨트롤러가 복수의 컬럼 라인(CL) 각각에 연결될 수 있다. 픽셀(PX)의 컨버전 모드가 변경될 때, 바이어스 전류가 가변될 수 있으며, LCG 모드로 동작하는지 또는 HCG 모드로 동작하는지에 따라, 바이어스 전류의 전류량이 증가 또는 감소될 수 있다. 예를 들어, 픽셀(PX)이 HCG 모드로 동작할 때, 바이어스 전류의 전류량은 픽셀(LCG)모드로 동작할 때의 바이어스 전류의 전류량보다 적을 수 있다.
신호 처리부(19)는 이미지 데이터에 대하여 노이즈 저감 처리, 게인 조정, 파형 정형화 처리, 보간 처리, 화이트밸런스 처리, 감마 처리, 에지 강조 처리, 비닝 등을 수행할 수 있다. 실시예에 있어서, 픽셀 어레이(11)가 한 프레임 기간에 라지 포토 다이오드(LPD)에 대한 하이 컨버전 게인(LPD-H) 모드, 라지 포토 다이오드(LPD)에 대한 로우 컨버전 게인(LPD-L) 모드, 스몰 포토 다이오드(SPD)에 대한 하이 컨버전 게인(SPD-H) 모드 및 제2 포토 다이오드(PD1)에 대한 로우 컨버전 게인(SPD-L) 모드로 동작함에 따라 신호 처리부(19)는 데이터 버스(13b)로부터 LPD-H 모드에 따른 제1 이미지 데이터, LPD-L 모드에 따른 제2 이미지 데이터, SPD-H 모드에 따른 제3 이미지 데이터 및 SPD-L 모드에 따른 제4 이미지 데이터를 수신하고, 제1 이미지 데이터 내지 제4 이미지 데이터를 병합하여 높은 다이나믹 레인지를 갖는 이미지를 생성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 픽셀의 일 구현예를 나타내는 회로도이다.
픽셀(PX)은 복수의 포토 다이오드들, 예를 들어, 수광 면적이 큰 라지 포토 다이오드(LPD) 및 수광 면적이 작은 스몰 포토 다이오드(SPD)를 포함할 수 있다. 픽셀(PX)은 복수의 트랜지스터들, 예를 들어, 스몰 포토 다이오드(SPD)을 위한 제1 전송 트랜지스터(TG1), 라지 포토 다이오드(LPD)을 위한 제2 전송 트랜지스터(TG2), 리셋 트랜지스터(RG), 소스 팔로워 트랜지스터(SF)("구동 트랜지스터"라고도 함), 선택 트랜지스터(SX), 및 제1 스위치 트랜지스터(SW1), 제2 스위치 트랜지스터(SW2)(또는 "컨버전 게인 제어 트랜지스터"라고도 함), 및 커패시터(Cp)를 포함할 수 있다.
본 실시예에서는, 커패시터(Cp)에 인가되는 커패시터 전압 및 리셋 트랜지스터(RG)의 일단에 인가되는 리셋 전압 각각은 픽셀 전압(VPIX)과 동일하게 공급된 것으로 예시되어 있으나, 일부 실시예에서, 커패시터 전압 및 리셋 전압 각각은 픽셀 전압(VPIX)과 별도의 회로로 공급될 수도 있다.
제1 내지 제3 플로팅 디퓨전 노드(FD1, FD2, FD3)에 의해 커패시터, 예를 들어, 기생 커패시터가 형성될 수 있다. 커패시터(Cp)는 고정 또는 가변 캐패시턴스를 갖는 수동 소자일 수 있다. 본 실시예에서, 커패시터(Cp)는 DRAM에 채용된 홀 구조의 커패시터일 수 있다(도 4 및 도 6 참조).
포토 다이오드는 외부로부터 입사되는 빛을 전기 신호로 변환할 수 있다. 포토 다이오드는 빛의 세기 강도에 따라 전하를 발생시킨다. 이미지의 촬영 환경(저조도 또는 고조도)에 따라 포토 다이오드에서 생성되는 전하량은 가변적이다. 예를 들어, 고조도 환경에서 포토 다이오드에서 생성되는 전하량은 포토 다이오드의 FWC(full well capacity)에 도달할 수 있으나 저조도 환경에서는 그렇지 않을 것이다. 포토 다이오드는 상대적인 수광 면적에 따라 라지 포토 다이오드(LPD)와 스몰 포토 다이오드(SPD)로 구분될 수 있다.
제1 전송 트랜지스터(TG1)의 일단은 스몰 포토 다이오드(SPD)에 연결되고, 타단은 제1 플로팅 디퓨전 노드(FD1)에 연결되어, 스몰 포토 다이오드(SPD)에 축적된 전하를 제1 플로팅 디퓨전 노드(FD1)에 저장할 수 있다. 제1 스위치 트랜지스터(SW1)의 일단은 제1 플로팅 디퓨전 노드(FD1)에 연결되고, 제1 스위치 트랜지스터(SW1)의 타단은 제3 플로팅 디퓨전 노드(FD3)에 연결될 수 있다. 제1 스위치 트랜지스터(SW1)는 스몰 포토 다이오드(SPD)를 이용하는 경우에는 턴-온되고, 라지 포토 다이오드(LPD)를 이용하는 경우 턴-오프될 수 있다. 커패시터(Cp)는 제1 플로팅 디퓨전 노드(FD1)에 연결되어 제1 플로팅 디퓨전 노드(FD1)의 캐패시턴스를 증가시킬 수 있다. 스몰 포토 다이오드(SPD)는 전하 용량이 적기 때문에 노출 시간 동안 스몰 포토 다이오드 (SPD)로부터 제1 플로팅 디퓨전 노드(FD1)로 전하가 넘쳐 흐를 수 있다. 커패시터(Cp)는 넘쳐 흐른 전하(overflow charge)를 저장할 수 있다. 커패시터(Cp)의 타단이 커패시터 전압으로 제공되는 픽셀 전압(VPIX)에 연결될 수 있다.
제2 전송 트랜지스터(TG2)의 일단은 라지 포토 다이오드(LPD)에 연결되고, 타단은 제2 플로팅 디퓨전 노드(FD2)에 연결되어, 라지 포토 다이오드(LPD)에 축적된 전하를 제2 플로팅 디퓨전 노드(FD2)에 저장할 수 있다. 리셋 트랜지스터(RG)의 일단은 리셋 전압으로 제공되는 픽셀 전압(VPIX)에 연결되고, 리셋 트랜지스터(RG)의 타단은 제3 플로팅 디퓨전 노드(FD3)에 연결되어, 리셋 제어 신호(RS)가 인가될 때 픽셀(PX)을 리셋시킬 수 있다. 제2 스위치 트랜지스터(SW2)의 일단은 제3 플로팅 디퓨전 노드(FD3)에 연결되고, 제2 스위치 트랜지스터(SW2)의 타단은 제2 플로팅 디퓨전 노드(FD2)에 연결되어, 라지 포토 다이오드(LPD) 동작시 컨버전 게인을 조절할 수 있다.
제1 전송 트랜지스터(TG1), 제2 전송 트랜지스터(TG2), 리셋 트랜지스터(RG), 소스/팔로워 트랜지스터(SF), 선택 트랜지스터(SX), 및 제1 스위치 트랜지스터(SW1), 제2 스위치 트랜지스터(SW2)는 각각 로우 드라이버(12)로부터 제공되는 제어 신호들, 예를 들어, 제1 및 제2 전송 제어 신호(STS,LTS), 리셋 제어 신호(RS), 선택 제어 신호(SEL), 제1 스위치 신호(SWS) 및 제2 스위치 신호(SWL)("게인 제어 신호"라고도 함)에 응답하여 동작할 수 있다.
리셋 트랜지스터(RG)는 게이트 단자에 인가되는 리셋 제어 신호(RS)에 응답하여 턴-온되어, 리셋 전압(본 실시예에서는 픽셀 전압(VPIX))을 기초로 제1 내지 제3 플로팅 디퓨전 노드(FD1, FD2, FD3)를 리셋시킬 수 있다. 이때, 제1 스위치 트랜지스터(SW1)가 게이트 단자에 수신되는 제1 스위치 신호(SWS)를 기초로 함께 턴-온됨으로써, 제1 플로팅 디퓨전 노드(FD1)에 리셋 전압이 인가되어 제1 플로팅 디퓨전 노드(FD1)가 리셋될 수 있다.
제1 전송 트랜지스터(TG1)는 게이트 단자에 인가되는 제1 전송 제어 신호(STS)에 응답하여 턴-온되어, 스몰 포토 다이오드(SPD)에서 생성되는 전하를 제1 플로팅 디퓨전 노드(FD1)로 전송할 수 있다. 제1 플로팅 디퓨전 노드(FD1)에는 전송된 전하가 축적될 수 있다. 다시 말해서, 제1 플로팅 디퓨전 노드(FD1)에 형성되는 커패시터에 전하가 축적될 수 있다.
제2 전송 트랜지스터(TG2)는 게이트 단자에 인가되는 제2 전송 제어 신호(LTS)에 응답하여 턴-온되어, 라지 포토 다이오드(LPD)에서 생성되는 전하를 제2 플로팅 디퓨전 노드(FD2)로 전송할 수 있다. 제2 플로팅 디퓨전 노드(FD2)에 형성되는 커패시터에 전하가 축적될 수 있다. 이때, 제2 스위치 트랜지스터(SW2)가 턴-온 될 경우, 제3 플로팅 디퓨전 노드(FD3)에 형성되는 커패시터까지 전하가 축적될 수 있다. 다시 말하면, 따라서, 제2 스위치 트랜지스터(SW2)가 턴-온 될 경우, 제3 플로팅 디퓨전 노드(FD3)에 형성되는 커패시터 및 제1 플로팅 디퓨전 노드(FD1)에 형성되는 커패시터가 병렬 연결되어 캐패시턴스의 크기가 증가할 수 있다.
소스 팔로워 트랜지스터(SF)는 컬럼 라인에 연결된 전류 소스에 의하여 생성되는 바이어스 전류를 기초로 소스 팔로워로서 동작할 수 있으며, 플로팅 디퓨전 노드의 전압에 대응하는 전압(즉, 픽셀 신호)을 선택 트랜지스터(SX)를 통해 출력할 수 있다.
선택 트랜지스터(SX)는 픽셀(PX)을 선택할 수 있다. 선택 트랜지스터(SX)는 게이트 단자에 인가되는 선택 제어 신호(SEL)에 응답하여 턴-온되어, 소스 팔로워 트랜지스터(SF)로부터 출력되는 전압(또는 전류)을 컬럼 라인으로 출력할 수 있다.
라지 포토 다이오드(LPD) 동작시, 제2 스위치 트랜지스터(SW2)는 게이트 단자에 수신되는 제2 스위치 신호(SWL)를 기초로 턴-온 또는 턴-오프될 수 있으며, 제2 스위치 트랜지스터(SW2)가 턴-오프 상태일 때의 컨버전 게인은 제2 스위치 트랜지스터(SW2)가 턴-온 상태일 때의 컨버전 게인보다 높을 수 있다. 제2 스위치 트랜지스터(SW2)가 턴-오프 상태일 때는 LPD-H 모드로 지칭되고, 제2 스위치 트랜지스터(SW2)가 턴-온 상태 일 때는 LPD-L 모드로 지칭될 수 있다.
이와 같이, 픽셀(PX)은 듀얼 컨버전 게인을 갖는 포토 다이오드들(SPD, LPD) 을 이용하여 저광량 및 고광량의 빛을 센싱할 수 있으므로, 이미지 센서(10)의 다이나믹 레인지가 확대될 수 있다.
도 3은 본 실시예에 채용 가능한 픽셀 어레이의 일 예로서, 스플릿 포토 다이오드 구조 픽셀의 어레이를 나타내는 평면도이다.
도 3을 참조하면, 본 실시예에 따른 픽셀 어레이(11)는 평면 상에서 행열로 배열된 복수(예 4개)의 픽셀(PX)들을 포함할 수 있다. 4개의 픽셀(PX)은 하나의 블루 픽셀(B), 하나의 레드 픽셀(R), 2개의 그린 픽셀(G)을 포함하는 베이어 패턴 배열을 예시되어 있으나, 본 발명의 실시예들은 이에 한정되지는 않는다. 복수의 픽셀(PX) 각각은, 광전 변환부 및 픽셀 회로부(도 2의 PX_C 참조)를 포함할 수 있다. 광전 변환부는 픽셀 회로부에 수직으로 오버랩될 수 있으며, 스플릿 포토다이오드 구조를 갖는 광전 변환 소자를 포함할 수 있다.
도 3에 도시된 바와 같이, 각각의 픽셀(PX)의 광전 변환 소자는, 라지 포토 다이오드(LPD) 및 스몰 포토 다이오드(SPD)를 포함할 수 있다. 각각의 픽셀(PX)에서 라지 포토 다이오드(LPD)는 상대적으로 넓은 면적을 가지며, 스몰 포토 다이오드(SPD)는 상대적으로 좁은 면적을 가질 수 있다. 라지 포토 다이오드(LPD)는 수광 면적이 넓으므로, 스몰 포토 다이오드(SPD)보다 더 빨리 포화 될 수 있다. 따라서, 앞서 설명된 바와 같이, 라지 포토 다이오드(LPD)는 저조도 영역에 사용되고, 스몰 포토 다이오드(SPD)는 고조도 영역에 사용될 수 있다.
상술한 바와 같이 스플릿 포토 다이오드 구조에서 스몰 포토 다이오드에 캐패시터(예, DRAM)를 연결하여 다이나믹 레인지를 확장할 수 있다. 본 실시예에 따른 이미지 센서는 캐패시터의 전극에 따른 픽셀 오염을 방지하기 위해서 픽셀 어레이를 갖는 제1 반도체 칩에 직접 형성하는 대신에, 별도의 제2 반도체 칩(예, 메모리 칩)에 형성한 후에 제1 반도체 칩과 본딩함으로써 캐패시터의 전극 형성 과정에서 픽셀 등의 오염을 방지할 수 있다. 또한, 픽셀 회로를 구성하는 소자들 중 일부 소자를 메모리 칩의 기판에 형성할 수 있다. 일부 실시예에서, 제1 스위치 트랜지스터(SW1)를 제2 반도체 기판에 구현함으로써 본 실시예와 같은 스플릿 포토 다이오드 구조에서 FDTI와 같은 픽셀 분리 구조체로 인한 스위칭 소자에서 발생되는 오버 플로우 문제를 원천적으로 해결할 수 있다.
이하, 본 실시예에 따른 이미지 센서의 다양한 예(도 5, 도 7 및 도 8)를 설명한다.
도 4는 본 발명의 일 실시예에 따른 이미지 센서의 분해 사시도이며, 도 5는 도 5는 도 4에 도시된 이미지 센서의 분리 사시도이다. 도 5에서, Ⅰ-Ⅰ'에 따른 단면은 도 3의 일 메인 영역의 단면으로 이해할 수 있으며, Ⅱ-Ⅱ'에 따른 단면은 도 4에 도시된 회로 영역의 단면으로 이해할 수 있다.
우선, 도 4를 참조하면, 본 실시예에 따른 이미지 센서(500)는 적층된 제1 반도체 칩(100), 제2 반도체 칩(200), 및 제3 반도체 칩(300)를 포함할 수 있다. 제1 반도체 칩(100), 제2 반도체 칩(200) 및 제3 반도체 칩(300)은 각각 메인 영역(100A,200A,300A)과, 메인 영역(100A,200A,300A)을 둘러싸는 주변 영역(100B,200B,300B)을 포함할 수 있다.
예를 들어, 제1 반도체 칩(100)의 메인 영역(100A)은 광전 변환 소자(SPD,LPD) 및 픽셀 회로(PX_C)이 배열된 픽셀 어레이 영역(도 1의 "11" 참조)을 포함하며, 제2 반도체 칩(200)의 메인 영역(200A)은 커패시터 등을 포함한 메모리 영역을 포함할 수 있다. 또한, 제3 반도체 칩(300)의 메인 영역(300A)에는 로우 드라이버, 리드아웃 회로, 램프 신호 생성기 및 타이밍 컨트롤러를 포함하는 로직 회로 영역(도 1의 "12" 내지 "15" 참조)을 포함할 수 있다. 제1 반도체 칩(100), 제2 반도체 칩(200) 및 제3 반도체 칩(300)의 주변 영역들(100B,200B,300B)에는 각각 메인 영역(100A,200A,300A)의 회로들과 연결된 주변 회로들이 배치될 수 있다.
이미지 센서(500)는 주변 회로들이 서로 연결되도록 주변 영역들(100B,200B,300B)을 관통하는 관통 비아들(410,420)을 포함할 수 있다. 본 실시예에서, 관통 비아들(410,420)은 제1 반도체 칩(100)과 제2 반도체 칩(200)을 전기적으로 기계적으로 연결하는 제1 관통 비아들(410)과, 제1 내지 제3 반도체 칩들(100,200,300)을 연결하는 제2 관통 비아들(420)을 포함할 수 있다.
본 실시예에서는, 제1 반도체 칩(100)과 제2 반도체 칩(200)은 관통 비아들(410,420)과 함께, 메탈 패드(125P,252P)간의 본딩에 의해 전기적으로 연결될 수 있다. 메탈 패드(125P,252P)간의 본딩에 대한 상세한 설명은 후술하기로 한다.
도 4와 함께, 도 5를 참조하면, 제1 내지 제3 반도체 칩(100,200,300)은 각각 제1 내지 제3 반도체 기판(110,210,310)과, 제1 내지 제3 배선 구조물(120,220,320)을 포함할 수 있다.
구체적으로, 제1 반도체 칩(100)은 복수의 픽셀(PX)들이 배열된 픽셀 어레이(도 1의 11)를 갖는 제1 반도체 기판(110)과 상기 제1 반도체 기판(110) 상에 배치된 제1 배선 구조물(120)을 포함할 수 있다. 제1 반도체 칩(100)은 "픽셀 어레이 칩"이라고도 한다.
제1 반도체 기판(110)은 실리콘 기판, 또는 실리콘 게르마늄와 같은 반도체 기판일 수 있다. 여기서, 제1 반도체 기판(110)의 상면은 전면(front side)으로 지칭될 수 있고, 제1 반도체 기판(110)의 하면은 후면(back side)으로 지칭될 수 있다.
제1 반도체 기판(110)은 광전 변환 소자(SPD,LPD)와 픽셀 분리 구조체(180)를 포함한다. 본 실시예에 채용된 광전 변환 소자는 작은 수광 면적을 갖는 제1 포토 다이오드(SPD)와 큰 수광 면적을 갖는 제2 포토 다이오드(LPD)를 포함하는 스플릿 포토 다이오드 구조를 가질 수 있다. 제1 반도체 기판(110)의 하면은 광이 입사되는 수광면일 수 있다.
픽셀 분리 구조체(180)는 매트릭스 형태로 배열된 복수의 픽셀들(PX) 각각 사이에 배치되어 복수의 픽셀들(PX)을 정의할 수 있다. 본 실시예에서, 픽셀 분리 구조체(180)는 제1 및 제2 포토 다이오드(SPD,LPD)가 서로 물리적 및 전기적으로 분할될 수 있다. 픽셀 분리 구조체(180)는 반도체 기판(110)의 상면으로부터 하면까지 반도체 기판(110)을 관통하는 FDTI 구조를 가질 수 있다. 반도체 기판(110)에 픽셀 분리 구조체(180)를 위한 깊은 트렌치(deep trench)를 형성하고, 픽셀 분리 구조체(180)는 트렌치의 내부 표면에 콘포멀하게(conformally) 형성되는 절연막(181)과, 상기 절연층(181) 상에서 트렌치를 충전하는 도전층(185)을 포함한다. 예를 들어, 절연막(181)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물을 포함할 수 있다. 도전층(185)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 금속 함유막 중 적어도 하나를 포함할 수 있다.
제1 반도체 기판(110)의 상면에는 도 3에서 설명된 픽셀 회로(PX_C)를 구성하는 제1 반도체 소자들(150)이 배치될 수 있다. 소자 분리 패턴(ISO)은 제1 반도체 기판(101) 내에 형성되어 제1 반도체 소자들(150)이 형성될 활성 영역을 정의할 수 있다. 소자 분리 패턴(ISO)은 예를 들어, 제1 반도체 기판(110)이 패터닝되어 형성된 얕은 트렌치(shallow trench) 내에 절연 물질이 매립되어 형성될 수 있다.
제1 반도체 소자들(150)은 픽셀 회로(PX_C)를 구성하는 소자들 중 일부를 포함하며, 게이트 전극(152), 게이트 절연막(151) 및 소스/드레인 영역(155a,155b)을 갖는 트랜지스터들를 포함할 수 있다.
상기 제1 반도체 소자들(150)은 도 3에서 상술한 제1 및 제2 전송 트랜지스터(TX1,TX2), 제2 스위칭 트랜지스터(SW2), 리셋 트랜지스터(RX), 소스 팔로워 트랜지스터(SF), 선택 트랜지스터(SEL)와 같은 트랜지스터를 포함할 수 있다. 트랜지스터들은 각각 제1 반도체 기판(110)의 상면에 배치된 게이트 전극(152)과, 게이트 전극(152)과 제1 반도체 기판(110) 사이의 게이트 절연막(151)과, 게이트 전극(152)의 양단에 위치한 소스/드레인 영역(155a,155b)을 포함할 수 있다. 소스/드레인 영역(155a,155b)은 게이트 전극(151)의 양측의 제1 반도체 기판(110) 내에 형성될 수 있다. 소스/드레인 영역(155a,155b)은 제1 반도체 기판(110) 내에 불순물이 도핑되어 형성될 수 있다.
제1 및 제2 전송 트랜지스터(TX1,TX2)의 게이트 전극(152)의 적어도 일부는 수직 방향으로 연장되어 제1 반도체 기판(110) 내에 매립될 수 있다. 제1 플로팅 디퓨전 노드(FD1)는 제1 전송 트랜지스터(TX1)의 일단에 연결되도록 제1 포토 다이오드(SPD) 상에 형성되며, 제2 플로팅 디퓨전 노드(FD2)는 상기 제2 포토 다이오드(LPD) 상에 배치될 수 있다. 제1 전송 트랜지스터(TX2)가 턴 온되면, 상기 제1 포토 다이오드(SPD)로부터 생성된 전하가 제1 플로팅 디퓨젼 노드(FD1)에 저장될 수 있다. 이와 유사하게, 제2 전송 트랜지스터(TX2)가 턴 온되면, 상기 제2 포토 다이오드(LPD)로부터 생성된 전하가 제2 플로팅 디퓨젼 노드(FD2)에 저장될 수 있다.
본 실시예에서, 픽셀 회로(PX_C)를 구성하는 소자들 중 제1 스위치 트랜지스터(SW1)는 제1 반도체 기판(110)의 상면 아닌 제2 반도체 기판(210)의 하면에 형성될 수 있다.
본 실시예에서, 제1 플로팅 디퓨젼 노드(FD1)와 제2 플로팅 디퓨젼 노드(FD2) 사이에 연결된 제1 스위치 트랜지스터(SW1)는 상기 제2 반도체 기판의 하면에 형성될 수 있다. 제1 스위치 트랜지스터(SW1)를 제1 반도체 기판의 상면의 제1 및 제2 플로팅 디퓨젼 노드(FD1,FD2)에 각각 연결하기 위해서 제1 및 제2 배선 구조물(120,220)의 배선층(125,225)이 사용될 수 있다.
구체적으로, 상기 제1 스위치 트랜지스터(SW1)의 제1 단, 즉 소스 영역(255a)은 상기 제1 및 제2 배선 구조물들(120,220)의 제1 경로(P1)를 통해 상기 제1 플로팅 디퓨전 노드(FD1)에 연결되며, 상기 제1 스위치 트랜지스터(SW1)의 제2 단, 즉, 드레인 영역(225b)은 상기 제1 및 제2 배선 구조물들(120,220)의 제2 경로(P2)를 통해 상기 제3 플로팅 디퓨전 노드(FD3)에 연결될 수 있다. 이와 달리, 종래 기술에서는, 제1 스위칭 트랜지스터가 픽셀 분리 구조체(180)로 분할된 제2 포토 다이오드(LPD) 상에 형성되어 그 일단에 제1 플로팅 디퓨전 노드(FD1)에 연결되므로, 제1 스위칭 트랜지스터(SW1)에서 오버 플로우로 인해 신뢰성을 저하시킬 수 있다. 하지만, 본 실시예와 같이, 제1 스위칭 트랜지스터(SW1)를 제2 반도체 기판의 하면에 위치시킴으로써 이러한 오버 플로우 문제를 원천적으로 해결할 수 있다.
제1 반도체 기판(110)의 상면에 배치된 제1 배선 구조물(120)은 제1 절연층(121)과, 상기 제1 절연층(121) 내에 배치된 제1 배선층(125)을 포함할 수 있다. 제1 배선층(125)은 제1 반도체 소자들(150)와 연결되어 픽셀 회로(도 3의 PX_C)를 구성할 수 있다. 상기 제1 배선층(125)은 상기 제1 절연층(121) 내에서 복수의 레벨에 위치한 복수의 배선 라인(122)과 복수의 배선 라인(122)에 연결된 배선 비아(123)를 포함할 수 있다. 예를 들어, 상기 제1 배선층(125)은 구리 또는 구리 합금을 포함할 수 있다.
상기 제2 반도체 칩(200)은 상기 제1 배선 구조물(120) 상에 배치되며, 커패시터(280)를 갖는 제2 배선 구조물(220)과, 상기 제2 배선 구조물(220) 상에 배치된 제2 반도체 기판(210)을 포함할 수 있다. 제2 반도체 칩(200)은 DRAM 칩과 같은 "메모리 칩"이라고도 한다.
상기 제1 반도체 칩(100) 상에 제2 반도체 칩(200)이 배치될 수 있다. 상기 제1 및 제2 반도체 칩들은 상기 제1 및 제2 배선 구조물(120,220)이 마주하도록 접합될 수 있다.
상기 제1 배선 구조물(120)은 상기 제1 배선 구조물(120)의 최상부에 배치된 제1 본딩 절연층(121B)과 상기 제1 본딩 절연층(121B) 내에 제1 배선층(125)과 연결된 제1 메탈 패드(125P)를 포함한다. 이와 유사하게, 상기 제2 배선 구조물(220)은 상기 제2 배선 구조물(220)의 최하부에 배치된 제2 본딩 절연층(221B)과 상기 제2 본딩 절연층(221B) 내의 제2 메탈 패드(225P)를 포함한다. 제1 메탈 패드(125P)는 제1 본딩 절연층(121B)의 상면과 실질적으로 평탄한 상면을 가지며, 제2 메탈 패드(225P)는 제1 본딩 절연층(221B)의 상면과 실질적으로 평탄한 상면을 가질 수 있다.
제1 및 제2 메탈 패드(125P,252P)는 직접 본딩되어 금속-금속 간 접합을 형성하며, 제1 및 제2 본딩 절연층(121B,221B)은 직접 본딩되어 유전체-유전체 간 접합을 형성할 수 있다. 이러한 본딩을 "하이브리드 본딩(hybrid bonding)"이라고도 한다.
제1 및 제2 메탈 패드(125P,252P)간의 본딩에 의해 제1 배선층(125) 및 제2 재배선층(225)이 전기적으로 연결될 수 있다. 제1 및 제2 메탈 패드(125P,252P)간의 본딩은 주변 영역(100B,200B)뿐만 아니라, 메인 영역(100A,200B)에서도 제1 및 제2 반도체 칩(100,200) 사이에 전기적으로 연결할 수 있다.
직접 본딩된 제1 및 제2 메탈 패드(125P,252P)은 고온의 어닐링 공정을 통하여 구리의 상호 확산에 의해 결합될 수 있다. 제1 및 제2 메탈 패드(125P,252P)를 구성하는 금속은 구리에 한정되지 않고, 이와 유사하게 상호 결합될 수 있는 다른 금속 물질(예,Au)을 포함할 수 있다. 이러한 패드들간의 본딩은 견고한 본딩과 함께 전기적인 연결을 도모할 수 있다. 제1 및 제2 본딩 절연층(121B,221B)은 서로 동일한 유전체 물질, 예를 들어, 실리콘 산화물을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 본딩 절연층(121B,221B)은 제1 및 제2 절연층(121,221)과 다른 절연 물질을 포함하거나 다른 물질의 절연막을 추가적으로 포함할 수 있다. 예를 들어, 이러한 다른 물질은 SiCN, SiON 또는 SiCO와 같은 다른 절연막을 포함할 수 있다.
제1 배선 구조물(110)과 유사하게, 제2 배선 구조물(220)은 제2 절연층(221)과, 상기 제2 절연층(221) 내에 배치된 제2 배선층(225)을 포함할 수 있다. 상기 제2 배선층(225)은 복수의 배선 라인(222)과 배선 비아(123)를 포함할 수 있다.
제2 배선층(225)은 제1 반도체 소자들(150)를 연결된 제1 배선층(125)과 함께 픽셀 회로(도 3의 PX_C)를 구성할 수 있다. 구체적으로, 제1 배선층(125)은 제1 및 제2 메탈 패드(125P,252P) 본딩을 통해 제2 배선층(225)과 연결되어 제1 및 제2 포토 다이오드들(SPD,LPD)과 연결된 픽셀 회로들을 구성할 수 있다.
제2 반도체 칩(200)은 제2 배선 구조물(220) 내에 실린더 형상을 갖는 커패시터들(280)을 포함할 수 있다. 도 6은 도 5의 커패시터 배열을 나타내는 부분 확대도이다.
도 6을 참조하면, 커패시터(280)는 제1 전극(282)과 제2 전극(286)과 그 사이에 위치한 유전체막(285)을 포함한다. 제1 및 제2 전극(282,286)은 각각 제1 및 제2 패드 전극(282P,286P)과, 제1 및 제2 전극층(282E,286E)을 포함할 수 있다.
제2 절연층(221)에 제1 패드 전극(282P)에 연결된 복수의 커패시터 홀(CH)을 형성하고, 복수의 제1 전극층(282E)은 각각 복수의 커패시터 홀(CH) 내에 실린더 형상으로 형성될 수 있다. 유전체막(285)은 복수의 제1 전극층(282E) 각각의 상면 및 측벽을 콘포멀하게 커버하고, 제2 전극층(286E)이 유전체막(285)을 커버하도록 배치될 수 있다. 제2 패드 전극(286P)은 제2 전극층(286E)의 상면 상에 평판 형상으로 배치될 수 있다.
본 실시예에서, 제1 전극층(282E)은 제1 플로팅 디퓨전 노드(FD1 )에 직접 연결될 수 있다. 도 5를 참조하면, 제2 배선 구조물(220) 내에서, 제1 전극층(282E)은 제2 배선층(225)(점선으로 표시된 부분 참조)에 의해 제1 플로팅 디퓨전 노드(FD1)에 직접 연결될 수 있다. 일부 실시예에서, 제1 전극층(282E) 및 제1 플로팅 디퓨전 노드(FD1)는 추가적인 제3 스위치 트랜지스터(미도시)를 통해 연결될 수 있다
제1 전극층(282E) 및 제2 전극층(286E)은 예를 들어, 각각 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴 등의 고융점 금속막, 및/또는 티타늄 질화막(TiN), 티타늄 실리콘 질화막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN) 등의 금속 질화막, 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 제1 및 제2 전극층(282E,286E) 중 적어도 하나는 상기 제1 배선 구조물(120)의 제1 배선층(125)과 다른 금속 물질을 포함할 수 있다. 일부 실시에에서, 상기 제1 및 제2 전극층(282E,286E) 중 적어도 하나는 텅스텐을 포함하며, 상기 제1 배선층(125)은 구리를 포함할 수 있다.
유전체막(285)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2 등의 금속 산화물, SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT 등의 페브로스카이트(perovskite) 구조의 유전 물질, 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 유전체막(285)은 단일막일 수도 있고, 다중막일 수도 있다. 제2 전극 패드(286P)는 예를 들어, 불순물이 도핑된 폴리실리콘, 실리콘 게르마늄 등의 반도체 물질, 및 /또는 텅스텐, 구리, 알루미늄, 티타늄 및 탄탈륨 등의 금속, 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일부 실시예에서, 제2 전극 패드(286P)는 제2 전극층(286E)과 다른 물질을 포함할 수 있다.
상기 커패시터(280)의 제1 전극(282)은 상기 제1 플로팅 디퓨전 노드(FD1)에 연결되며(점선 연결 참조), 상기 커패시터(280)의 제2 전극(286)은 커패시터 전압이 인가되도록 전원에 연결될 수 있다. 본 실시예에서, 상기 커패시터 전압은 상기 픽셀 전압(VPIX)에 의해 제공될 수 있다(도 2 참조). 이러한 커패시터(280)의 연결은 제1 배선층(125) 및 제2 배선층(225)에 의해 구현될 수 있다.
제2 반도체 기판(210)의 하면에는 소자 분리 패턴(ISO)에 의해 정의되는 활성 영역에 형성되는 제2 반도체 소자들(250)가 형성될 수 있다. 제2 반도체 소자들(250)은 앞서 설명한 바와 같이, 픽셀 회로(도 2의 "PX_C")를 구성하는 소자들 중 적어도 하나의 소자를 포함할 수 있다.
도 5에 도시된 바와 같이, 제1 스위치 트랜지스터(SW1)는 상기 제2 반도체 기판(210)의 하면에 형성될 수 있다. 또한, 상기 제1 스위치 트랜지스터(SW1)의 제1 단, 즉 소스 영역(255a)은 상기 제1 및 제2 배선 구조물들(120,220)의 제1 경로(P1)를 통해 상기 제1 플로팅 디퓨전 노드(FD1)에 연결되며, 상기 제1 스위치 트랜지스터(SW1)의 제2 단, 즉, 드레인 영역(225b)은 상기 제1 및 제2 배선 구조물들(120,220)의 제2 경로(P2)를 통해 상기 제3 플로팅 디퓨전 노드(FD3)에 연결될 수 있다. 제1 경로(P1)는 제1 배선층(125)의 제1 경로(P1a)와 제2 배선층(225)의 제1 경로(P1b)가 일 메탈 본딩에 의해 연결되어 구성될 수 있다. 제2 경로(P2)는 제1 경로(P1)와 분리되어 제1 배선층(125)의 제2 경로(P2a)와 제2 배선층(225)의 제2 경로(P2b)가 다른 메탈 본딩에 의해 연결되어 구성될 수 있다.
이와 같이, 본 실시예에서는 픽셀 회로(PX_C)를 구성하는 소자들 중 일부 소자가 제2 반도체 기판(210)의 하면에 형성되며, 제1 및 제2 배선 구조물(120,220)의 배선층들(125,225)에 의한 경로를 통해 제1 반도체 기판(110)의 상면에 형성된 픽셀 회로(PX_C)의 다른 소자들과 연결될 수 있다.
제3 반도체 칩(300)은 상기 제2 반도체 기판(210) 상에 배치된 제3 배선 구조물(320)과, 상기 제3 배선 구조물(320) 상에 배치되며, 로직 소자들(350)이 구현된 제3 반도체 기판(310)을 포함할 수 있다. 제3 반도체 칩(300)은 "로직 칩"이라고도 한다.
제1 및 제2 배선 구조물(110,220)과 유사하게, 제3 배선 구조물(320)은 제3 절연층(321)과, 상기 제3 절연층(321) 내에 배치된 제3 배선층(325)을 포함할 수 있다. 상기 제3 배선층(325)은 복수의 배선 라인(322)과 배선 비아(323)를 포함할 수 있다.
제3 반도체 기판(310)의 하면에는 소자 분리 패턴(ISO)에 의해 정의되는 활성 영역에 형성되는 제3 반도체 소자들(230)가 형성될 수 있다. 제3 반도체 소자들(350)은 로직 회로, 예컨대, 로우 드라이버(120), 리드아웃 회로(130), 램프 신호 생성기(140) 및 타이밍 컨트롤러(150)를 구성할 수 있다.
본 실시예에서, 제3 반도체 칩(300)은 제2 관통 비아(420)에 의해 제1 및 제2 반도체 칩(100,200)과 전기적으로 연결된 형태로 예시되어 있으나, 제1 및 제2 반도체 칩(100,200)의 연결과 유사하게, 제2 및 제3 반도체 칩들(200,300)의 연결은 제2 관통 비아(420)를 대신하여 또는 그와 병행하여 제2 및 제3 반도체 칩들(200,300)의 연결과 유사하게 메탈 패드에 의한 본딩에 의해 구현될 수도 있다.
본 실시예에 따른 이미지 센서(500)는 제1 반도체 기판의 하면에 배치되며, 반사방지막을 갖는 절연 물질층(180)과, 절연 물질층(180) 상에 배치된 컬러 필터(CF)와 마이크로 렌즈(ML1,ML2)를 포함할 수 있다. 컬러 필터(CF)는 절연성 그리드 구조물(170)에 의해 정의되는 복수의 픽셀 영역에 각각 배치될 수 있다. 마이크로 렌즈(ML1,ML2)는 광전 변환 소자 위에 배치되고, 외부로부터 입사되는 광을 집광하여 광전 변환 소자로 입사시키도록 구성될 수 있다. 컬러 필터(CF)는 특정 파장 대역의 광 신호를 선택적으로 투과시킬 수 있으며, 마이크로 렌즈(ML1,ML2)와 광전 변환 소자(SPD,LPD) 사이에 개재될 수 있다.
본 실시예에 따른 이미지 센서(500)는, DRAM과 같은 캐패시턴스 요소를 픽셀 어레이를 갖는 제1 반도체 칩(100)에 직접 형성하는 대신에, 별도의 제2 반도체 칩(200)에 형성한 후에 제1 반도체 칩(100)과 본딩함으로써 캐패시턴스 요소의 전극 형성 과정에서 픽셀 등의 오염을 방지할 수 있다. 또한, 픽셀 회로의 제1 스위치 트랜지스터(SW1)를 제2 반도체 기판(200)의 하면에 형성함으로써, 스플릿 포토 다이오드(split PD)에서 FDTI(Front-side Deep Trench Isolation)와 같은 픽셀 분리 구조체(180)로 인한 구조적인 오버 플로우 문제를 원천적으로 해결할 수 있다.
본 실시예에 따른 이미지 센서(500)는 이미지 또는 광 센싱 기능을 갖는 전자 기기에 탑재될 수 있다. 예를 들어, 이미지 센서(500)는 카메라, 스마트폰, 웨어러블 기기, 사물 인터넷(Internet of Things(IoT)) 기기, 가전 기기, 태블릿 PC(Personal Computer), PDA(Personal Digital Assistant), PMP(portable Multimedia Player), 네비게이션(navigation), 드론(drone), 첨단 운전자 보조 시스템(Advanced Drivers Assistance System; ADAS) 등과 같은 전자 기기에 탑재될 수 있다. 또한 이미지 센서(500)는 차량, 가구, 제조 설비, 도어, 각종 계측 기기 등에 부품으로서 구비되는 전자 기기에 탑재될 수 있다.
앞선 실시예와 달리, 픽셀 회로의 제1 스위치 트랜지스터(SW1) 외에 다른 소자들도 제2 반도체 기판(200)의 하면에 형성할 수 있다. 도 7 및 도 8은 본 발명의 다양한 실시예들에 따른 이미지 센서를 나타내는 측단면도이다.
도 7을 참조하면, 본 실시예에 따른 이미지 센서(500A)는 제2 반도체 기판(210)의 하면에 제2 스위칭 트랜지스터(SW2) 및 제3 플로팅 디퓨전 노드(FD3)가 추가적으로 배치된 점을 제외하고, 도 1 내지 도 6에 도시된 이미지 센서(500)와 유사한 구조를 갖는 것으로 이해할 수 있다. 또한, 본 실시예의 구성 요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 6에 도시된 이미지 센서(500)의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에서는, 각각 픽셀에서, 제1 전송 트랜지스터(TG1)는 상기 제1 포토 다이오드(SPD)와 상기 제1 플로팅 디퓨전 노드(FD1) 사이에 연결되며, 제1 플로팅 디퓨전 노드(FD1)는 상기 제1 포토 다이오드(SPD) 상에 배치되며, 제1 전송 트랜지스터(TG1)의 턴 온시에 상기 제1 포토 다이오드(SPD)로부터 생성된 전하를 저장할 수 있다. 이와 유사하게, 제2 전송 트랜지스터(TG2)는 상기 제2 포토 다이오드(LPD)와 상기 제2 플로팅 디퓨전 노드(FD2) 사이에 연결되며, 제2 플로팅 디퓨전 노드(FD2)는 상기 제2 포토 다이오드(LPD) 상에 배치되며, 제2 전송 트랜지스터(TG2)의 턴 온시에 상기 제2 포토 다이오드(LPD)로부터 생성된 전하를 저장할 수 있다.
앞선 실시예와 유사하게, 제1 스위칭 트랜지스터(SW1)는 제2 반도체 기판(210)의 하면에 형성되며, 상기 제1 및 제2 배선 구조물들(120,220)의 제1 경로(P1)를 통해 상기 제1 플로팅 디퓨전 노드(FD1)에 연결된 제1 단을 갖는다.
본 실시예에서는, 추가적으로 제2 스위칭 트랜지스터(SW2)도 상기 제2 반도체 기판(210)의 하면에 형성된다. 제2 스위칭 트랜지스터(SW2)는 상기 제1 및 제2 배선 구조물들(120,220)의 제2 경로(P2')를 통해 상기 제2 플로팅 디퓨전 노드에 연결된 제1 단을 갖는다. 제2 경로(P2')는 제1 경로(P1)와 별도의 경로로서, 제1 배선층(125)의 제2 경로(P2a')와 제2 배선층(225)의 제2 경로(P2b')에 의해 제공될 수 있다.
또한, 제3 플로팅 디퓨전 노드(FD3)는 상기 제2 반도체 기판(210)의 하면에 형성되며, 제1 스위칭 트랜지스터(SW1)의 제2 단과 상기 제2 스위칭 트랜지스터(SW2)의 제2 단 사이에 배치된다.
본 실시예에서, 제3 플로팅 디퓨전 노드(FD3)에 연결된 리셋 트랜지스터(RG)는 제1 반도체 기판(110)의 상면에 형성될 수 있다. 이 경우에, 리셋 트랜지스터(RG)의 제1 단은 상기 제1 및 제2 배선 구조물들(120,220)의 제3 경로(P3')를 통해 상기 제3 플로팅 디퓨전 노드(FD3)에 연결될 수 있으며, 제2 단은 리셋 전압이 인가되도록 전원에 연결될 수 있다. 제3 경로(P3')는 제1 경로(P1) 및 제2 경로(P2')와 별도의 경로로서, 제1 배선층(125)의 제3 경로(P3a')와 제2 배선층(225)의 제3 경로(P3b')에 의해 제공될 수 있다. 일부 실시예에서, 리셋 전압은 픽셀 전압(VPIX)일 수 있다(도 2 참조).
본 실시예와 달리, 리셋 트랜지스터(RG)를 상기 제2 반도체 기판(210)의 하면에 형성할 수도 있다. 이 경우에, 제1 및 제2 배선층(125,225)에 의한 제3 경로(P3') 없이, 제2 반도체 기판(210)의 하면에 형성된 리셋 트랜지스터(RG)의 일단은 상기 제3 플로팅 디퓨전 노드(FD3)에 연결되도록 구성될 수 있다.
도 8을 참조하면, 본 실시예에 따른 이미지 센서(500B)는 제1 및 제2 전송 트랜지스터(TG1,TG2)와 제1 및 제2 플로팅 디퓨전 노드(FD1,FD2)를 제외한 픽셀 회로의 소자들이 제2 반도체 기판(210)의 하면에 형성된 점을 제외하고, 도 1 내지 도 6에 도시된 이미지 센서(500)와 유사한 구조를 갖는 것으로 이해할 수 있다. 또한, 본 실시예의 구성 요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 6에 도시된 이미지 센서(500)의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
앞선 실시예(도 7)와 달리, 리셋 트랜지스터(RG)는 상기 제2 반도체 기판(210)의 하면에 형성되어 제3 플로팅 디퓨전 노드(FD3)에 연결될 수 있다. 이 경우에, 제3 경로를 위한 배선이 생략될 수 있다. 또한 추가적으로, 소스 팔로워 트랜지스터 및 선택 트랜지스터는 제2 반도체 기판에 형성될 수 있다.
이와 같이, 제1 및 제2 전송 트랜지스터(TG1,TG2)와 그와 각각 연결된 제1 및 제2 플로팅 디퓨전 노드(FD1,FD2)를 제외하고, 픽셀 회로의 다른 소자들이 메모리 칩(200)으로 채용되는 제2 반도체 기판(210)의 하면에 형성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 복수의 픽셀들이 배열된 픽셀 어레이를 갖는 제1 반도체 기판과, 상기 제1 반도체 기판 상에 배치된 제1 배선 구조물을 가지며, 상기 복수의 픽셀들 각각은 서로 분리된 제1 포토 다이오드 및 제2 포토 다이오드를 포함하는 제1 반도체 칩;
    상기 제1 배선 구조물 상에 배치되며, 커패시터를 갖는 제2 배선 구조물과, 상기 제2 배선 구조물 상에 배치된 제2 반도체 기판을 갖는 제2 반도체 칩; 및
    상기 제2 반도체 칩 상에 배치된 제3 배선 구조물과, 상기 제3 배선 구조물 상에 배치되며, 로직 소자들이 형성된 제3 반도체 기판을 갖는 제3 반도체 칩;을 포함하고,
    상기 복수의 픽셀들 각각은, 상기 제1 포토 다이오드 상에서 상기 제1 포토 다이오드로부터 생성된 전하를 저장하는 제1 플로팅 디퓨전 노드와, 상기 제2 포토 다이오드 상에서 상기 제2 포토 다이오드로부터 생성된 전하를 저장하는 제2 플로팅 디퓨전 노드와, 상기 제1 포토 다이오드 상에서 상기 제1 및 제2 플로팅 디퓨전 노드들 사이에 위치한 제3 플로팅 디퓨전 노드와, 상기 제2 반도체 기판의 하면에 형성된 제1 스위칭 트랜지스터를 포함하며,
    상기 제1 스위칭 트랜지스터는 상기 제1 및 제2 배선 구조물들의 제1 경로를 통해 상기 제1 플로팅 디퓨전 노드에 연결된 제1 단과, 및 상기 제1 및 제2 배선 구조물들의 제2 경로를 통해 상기 제3 플로팅 디퓨전 노드에 연결된 제2 단을 갖는 이미지 센서.
  2. 제1항에 있어서,
    상기 제2 포토 다이오드는 상기 제1 포토 다이오드의 면적보다 큰 면적을 가지고,
    상기 복수의 픽셀들 각각은, 상기 제1 반도체 기판의 상면에 형성된 제2 스위칭 트랜지스터를 더 포함하며, 상기 제2 스위칭 트랜지스터는 상기 제2 플로팅 디퓨전 노드에 연결된 제1 단과 상기 제3 플로팅 디퓨전 노드에 연결되는 제2 단을 갖는 이미지 센서.
  3. 제1항에 있어서,
    상기 복수의 픽셀들 각각은,
    상기 제1 포토 다이오드와 상기 제1 플로팅 디퓨전 노드 사이에 연결된 제1 전송 트랜지스터와,
    상기 제2 포토 다이오드와 상기 제2 플로팅 디퓨전 노드 사이에 연결된 제2 전송 트랜지스터를 포함하
    상기 제3 플로팅 디퓨전 노드에 연결된 제1 단과, 리셋 전압이 인가되는 제2 단을 갖는 리셋 트랜지스터와,
    상기 제2 플로팅 디퓨전 노드에 연결된 게이트와 픽셀 전압이 인가되는 일단을 갖는 소스 팔로워 트랜지스터와,
    상기 소스 팔로워 트랜지스터의 타단에 연결되며, 선택 제어 신호에 기초하여 픽셀 신호를 츨력하는 선택 트랜지스터를 더 포함하는 이미지 센서.
  4. 제3항에 있어서,
    상기 리셋 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터 중 적어도 하나는 상기 제2 반도체 기판의 하면에 형성되는 이미지 센서.
  5. 제3항에 있어서,
    상기 커패시터는 상기 제1 플로팅 디퓨전 노드에 연결되는 제1 전극층과 커패시터 전압이 인가되는 제2 전극을 포함하는 이미지 센서.
  6. 제1항에 있어서,
    상기 커패시터는 제1 전극 및 제2 전극과 그 사이의 유전체막을 포함하며,
    상기 제1 및 제2 전극 중 적어도 하나는 상기 제1 배선 구조물의 제1 배선층과 다른 금속 물질을 포함하는 이미지 센서.
  7. 제1항에 있어서,
    상기 제1 배선 구조물은 상기 제1 배선 구조물의 최상부에 배치된 제1 본딩 절연층과 상기 제1 본딩 절연층 내의 제1 메탈 패드를 포함하며,
    상기 제2 배선 구조물은 상기 제2 배선 구조물의 최하부에 배치되며, 상기 제1 본딩 절연층에 접하는 제2 본딩 절연층과, 상기 제2 본딩 절연층 내에 위치하며 상기 제1 메탈 패드와 접하는 제2 메탈 패드를 포함하는 이미지 센서.
  8. 복수의 픽셀들이 배열된 픽셀 어레이를 갖는 제1 반도체 기판과, 상기 제1 반도체 기판 상에 배치된 제1 배선 구조물을 가지며, 상기 복수의 픽셀들 각각은 서로 분리된 제1 포토 다이오드 및 제2 포토 다이오드를 포함하는 픽셀 어레이 칩;
    상기 제1 배선 구조물 상에 배치되며, 커패시터를 갖는 제2 배선 구조물과, 상기 제2 배선 구조물 상에 배치된 제2 반도체 기판을 갖는 메모리 칩; 및
    상기 메모리 칩 상에 배치된 제3 배선 구조물과, 상기 제3 배선 구조물 상에 배치되며, 로직 소자들이 형성된 제3 반도체 기판을 갖는 로직 칩;을 포함하고,
    상기 복수의 픽셀들 각각은,
    상기 제1 포토 다이오드 상에서 상기 제1 포토 다이오드로부터 생성된 전하를 저장하는 제1 플로팅 디퓨전 노드와,
    상기 제2 포토 다이오드 상에서 상기 제2 포토 다이오드로부터 생성된 전하를 저장하는 제2 플로팅 디퓨전 노드와,
    상기 제2 반도체 기판의 하면에 형성되며, 상기 제1 및 제2 배선 구조물들의 제1 경로를 통해 상기 제1 플로팅 디퓨전 노드에 연결된 제1 단을 갖는 제1 스위칭 트랜지스터와,
    상기 제2 반도체 기판의 하면에 형성되며, 상기 제1 및 제2 배선 구조물들의 제2 경로를 통해 상기 제2 플로팅 디퓨전 노드에 연결된 제1 단을 갖는 제2 스위칭 트랜지스터와,
    상기 제2 반도체 기판의 하면에 형성되며, 제1 스위칭 트랜지스터의 제2 단과 상기 제2 스위칭 트랜지스터의 제2 단 사이에 연결된 제3 플로팅 디퓨전 노드를 포함하는 이미지 센서.
  9. 제8항에 있어서,
    상기 복수의 픽셀들 각각은,
    상기 제1 반도체 기판의 상면에 형성되며, 상기 제1 및 제2 배선 구조물들의 제3 경로를 통해 상기 제3 플로팅 디퓨전 노드에 연결된 제1 단과, 리셋 전압이 인가되는 제2 단을 갖는 리셋 트랜지스터를 더 포함하는 이미지 센서.
  10. 복수의 픽셀들이 배열된 픽셀 어레이를 갖는 제1 반도체 기판과, 상기 제1 반도체 기판 상에 배치된 제1 배선 구조물을 가지며, 상기 복수의 픽셀들 각각은 서로 분리된 제1 포토 다이오드 및 제2 포토 다이오드를 포함하는 제1 반도체 칩; 및
    상기 제1 배선 구조물 상에 배치되며, 커패시터를 갖는 제2 배선 구조물과, 상기 제2 배선 구조물 상에 배치된 제2 반도체 기판을 갖는 제2 반도체 칩;을 포함하고,
    상기 제1 배선 구조물은 상기 제1 배선 구조물의 최상부에 배치된 제1 본딩 절연층과 상기 제1 본딩 절연층 내의 제1 메탈 패드를 포함하며, 상기 제2 배선 구조물은 상기 제2 배선 구조물의 최하부에 배치되며, 상기 제1 본딩 절연층에 접하는 제2 본딩 절연층과, 상기 제2 본딩 절연층 내에서 상기 제1 메탈 패드와 연결되는 제2 메탈 패드를 포함하고, 상기 제1 및 제2 메탈 패드의 연결은 상기 제1 및 제2 배선 구조물의 전기적인 경로들을 제공하고
    상기 복수의 픽셀들 각각은,
    상기 제1 포토 다이오드 상에서 상기 제1 포토 다이오드로부터 생성된 전하를 저장하는 제1 플로팅 디퓨전 노드와,
    상기 제2 포토 다이오드 상에서 상기 제2 포토 다이오드로부터 생성된 전하를 저장하는 제2 플로팅 디퓨전 노드와,
    상기 제1 포토 다이오드 상에서 상기 제1 및 제2 플로팅 디퓨전 노드들 사이에 위치한 제3 플로팅 디퓨전 노드와,
    상기 제2 반도체 기판의 하면에 형성된 제1 스위칭 트랜지스터를 포함하고,
    상기 제1 스위칭 트랜지스터는 상기 제1 및 제2 배선 구조물들의 제1 경로를 통해 상기 제1 플로팅 디퓨전 노드에 연결된 제1 단과, 및 상기 제1 및 제2 배선 구조물들의 제2 경로를 통해 상기 제3 플로팅 디퓨전 노드에 연결된 제2 단을 갖는 이미지 센서.

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