KR20240021171A

KR20240021171A - 번들 기판 비아들을 사용하는 3d 인덕터 설계

Info

Publication number: KR20240021171A
Application number: KR1020237042435A
Authority: KR
Inventors: 종해 김; 제-슝 란; 라나딥 두타
Original assignee: 퀄컴 인코포레이티드
Priority date: 2021-06-16
Filing date: 2022-04-27
Publication date: 2024-02-16
Also published as: BR112023025429A2; CN117378299A; EP4356442A1; US20220406882A1; TW202303891A; WO2022265729A1

Abstract

3D(three dimensional) 인덕터가 설명된다. 3D 인덕터는 기판의 제1 영역 내의 제1 복수의 마이크로-TSV(through substrate via)들을 포함한다. 또한, 3D 인덕터는 제1 복수의 마이크로-TSV들의 제1 단부에 커플링된, 기판의 제1 표면 상의 제1 트레이스를 포함한다. 3D 인덕터는 제1 복수의 마이크로-TSV들의 제2 단부에 커플링된, 기판의 제2 표면 상의 제2 트레이스를 더 포함하며, 제2 표면은 제1 표면 반대쪽이고, 제2 단부는 제1 단부 반대쪽이다.

Description

번들 기판 비아들을 사용하는 3D 인덕터 설계

[0001] 본 출원은 "3D INDUCTOR DESIGN USING BUNDLE SUBSTRATE VIAS"라는 명칭으로 2021년 6월 16일에 출원된 미국 특허 출원 제17/349,724호에 대한 우선권을 주장하며, 상기 출원의 개시내용은 그 전체가 인용에 의해 본원에 명백하게 포함된다.

[0002] 본 개시내용의 양상들은 반도체 디바이스들에 관한 것으로, 더 상세하게는, 번들 기판 비아(bundle substrate via)들을 사용하는 3D 솔레노이드(solenoid) 인덕터 설계에 관한 것이다.

[0003] 무선 통신 디바이스들은 사용자들이 예상하는 통신 및 특징을 가능하게 하는 RF(radio frequency) 모듈들을 통합한다. 무선 시스템들이 보편화되고 있고 더 많은 능력들을 포함함에 따라, 칩들을 생산하기가 더 복잡해졌다. 5세대(5G) NR(new radio) 무선 통신 디바이스들은 많은 특징들 및 디바이스들을 더 작고 점점 더 작은 상호 연결들이 있는 모듈들로 패킹(pack)하는 최신 세대의 전자 다이들을 통합한다. 이러한 모듈들의 밀도가 증가함에 따라, 인덕터들이 성능에 중요하며, 다이 상에 상당한 면적들을 점유할 수 있다.

[0004] 모바일 RF(radio frequency) 트랜시버들과 같은 모바일 RF 칩들에 대한 설계 과제들은 미스매치, 잡음 및 다른 성능 고려사항들을 포함하여, 아날로그/RF 성능 고려사항들을 포함한다. 이러한 모바일 RF 트랜시버들의 설계는, 예를 들어, 공진을 억제하고 그리고/또는 필터링, 우회, 및 커플링을 수행하기 위해 인덕터들과 같은 패시브(passive) 디바이스들의 사용을 포함한다. 이러한 인덕터들은 애플리케이션 프로세서들 및 그래픽 프로세서들과 같은 고전력 시스템 온 칩 디바이스들에 통합된다.

[0005] 실제로, 모바일 RF 트랜시버의 패시브 디바이스들은 고성능 인덕터 컴포넌트들을 포함할 수 있다. 예를 들어, 아날로그 집적 회로들은 통합 인덕터들과 같은 다양한 타입들의 패시브 디바이스들을 사용한다. 통합 인덕터들의 사용은 라미네이트 또는 패키지 기판 상에서 상당한 면적을 소비할 수 있고, 또한 더 높은 삽입 손실 및 더 낮은 Q(quality)-팩터(factor)들을 초래할 수 있다. 더 높은 Q-팩터를 제공하기 위해 통합 인덕터들의 성능을 개선하는 것이 바람직하다. 통합 인덕터들은 5G NR RF 모듈들의 밀리미터파(mmW) 필터들에 사용될 수 있다.

[0006] 3D(three dimensional) 인덕터가 설명된다. 3D 인덕터는 기판의 제1 영역 내의 제1 복수의 마이크로-TSV(through substrate via)들을 포함한다. 또한, 3D 인덕터는 제1 복수의 마이크로-TSV들의 제1 단부에 커플링된, 기판의 제1 표면 상의 제1 트레이스를 포함한다. 3D 인덕터는 제1 복수의 마이크로-TSV들의 제2 단부에 커플링된, 기판의 제2 표면 상의 제2 트레이스를 더 포함하며, 제2 표면은 제1 표면 반대쪽이고, 제2 단부는 제1 단부 반대쪽이다.

[0007] 3D(three dimensional) 인덕터를 제작하기 위한 방법이 설명된다. 방법은 기판의 제1 영역 내에 제1 복수의 마이크로-TSV(through substrate via)들을 형성하는 단계를 포함한다. 또한, 방법은 제1 복수의 마이크로-TSV들의 제1 단부와 접촉하도록 기판의 제1 표면 상에 제1 트레이스를 증착하는 단계를 포함한다. 방법은 제1 복수의 마이크로-TSV들의 제2 단부와 접촉하도록 기판의 제2 표면 상에 제2 트레이스를 증착하는 단계를 더 포함하며, 제2 표면은 제1 표면 반대쪽이고, 제2 단부는 제1 단부 반대쪽이다.

[0008] 이것은 다음의 상세한 설명이 더 잘 이해될 수 있도록, 본 개시내용의 특징들 및 기술적 이점들을 상당히 광범위하게 요약하였다. 본 개시내용의 추가 특징들 및 이점들이 이하에서 설명될 것이다. 본 개시내용은 본 개시내용의 동일한 목적들을 수행하기 위해 다른 구조들을 수정하거나 또는 설계하기 위한 기초로서 쉽게 활용될 수 있다는 것이 당업자들에 의해 인식되어야 한다. 또한, 그러한 등가의 구성들이 첨부된 청구항들에서 기술된 바와 같은 본 개시내용의 교시들로부터 벗어나지 않는다는 것이 당업자들에 의해 인식되어야 한다. 본 개시내용의 구조 및 동작 방법 둘 모두에 대해, 본 개시내용의 특성인 것으로 여겨지는 신규한 특징들은 추가적인 목적들 및 이점들과 함께, 첨부한 도면들과 관련하여 고려될 때 다음의 설명으로부터 더 잘 이해될 것이다. 그러나, 도면들 각각이 단지 예시 및 설명만을 위해 제공되며, 본 개시내용의 제한들의 정의로서 의도되는 것이 아니라는 것을 명백하게 이해할 것이다.

[0009] 이제, 본 개시내용의 더 완전한 이해를 위해, 첨부한 도면들과 함께 취해진 다음의 설명에 대한 참조가 이루어진다.
[0010] 도 1은 패시브 디바이스들을 사용하는 RFFE(radio frequency front-end) 모듈의 개략적 다이어그램이다.
[0011] 도 2는 칩셋을 위한 패시브 디바이스들을 사용하는 RFFE(radio frequency front-end) 모듈의 개략적 다이어그램이다.
[0012] 도 3은 본 개시내용의 양상들에 따른, 반도체 다이 및 IPD(integrated passive device) 필터 다이를 포함하는 RFFE(radio frequency front-end) 모듈의 단면도를 예시하는 블록 다이어그램이다.
[0013] 도 4a 및 도 4b는 본 개시내용의 양상들에 따른, 기판 내의 마이크로-TSV(through substrate via)들의 번들을 사용하여 구현되는 3D 인덕터의 사시도 및 분해도를 예시하는 블록 다이어그램들이다.
[0014] 도 5a 및 도 5b는 본 개시내용의 양상들에 따른, 도 4a의 마이크로-TSV(through substrate via)들의 번들을 포함하는 3D 인덕터의 사시도 및 단면도를 예시하는 블록 다이어그램들이다.
[0015] 도 6a 및 도 6b는 본 개시내용의 양상들에 따른, 기판의 직사각형 개구부들 내에 형성되는 마이크로-TSV(through substrate via)들의 번들을 이용하는 3D 인덕터의 사시도 및 단면도를 예시하는 블록 다이어그램들이다.
[0016] 도 7a 및 도 7b는 본 개시내용의 양상들에 따른, 기판 및 다중 스트립 라인 트레이스들 내의 마이크로-TSV(through substrate via)들의 번들을 사용하여 구현되는 3D 인덕터의 사시도를 예시하는 블록 다이어그램들이다.
[0017] 도 8a 내지 도 8c는 본 개시내용의 양상들에 따른, 마이크로-TSV(through substrate via)들의 번들을 갖는, 도 4a, 도 7a, 및 도 7b의 3D 인덕터들의 Q(quality)-팩터 대 주파수 그래프들을 예시한다.
[0018] 도 9는 본 개시내용의 양상들에 따른, 마이크로-TSV(through substrate via)들의 번들을 갖는 3D 인덕터를 제작하기 위한 방법을 예시하는 프로세스 흐름 다이어그램이다.
[0019] 도 10은 본 개시내용의 구성이 유리하게 사용될 수 있는 예시적인 무선 통신 시스템을 도시하는 블록 다이어그램이다.
[0020] 도 11은 일 구성에 따른 반도체 컴포넌트의 회로, 레이아웃, 및 로직 설계에 사용되는 설계 워크스테이션을 예시하는 블록 다이어그램이다.

[0021] 첨부된 도면들과 관련하여 아래에서 기술되는 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 본원에 설명된 개념들이 실시될 수 있는 구성들만을 표현하는 것으로 의도되는 것은 아니다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 그러나, 이러한 개념들이 이러한 특정 세부사항들 없이도 실시될 수 있다는 것은 당업자들에게 자명할 것이다. 일부 경우들에서는, 그러한 개념들을 모호하게 하는 것을 회피하기 위해, 잘 알려져 있는 구조들 및 컴포넌트들이 블록 다이어그램 형태로 도시된다.

[0022] 본원에 설명된 바와 같이, "및/또는"이라는 용어의 사용은 "포함적 논리합(inclusive OR)"을 표현하는 것으로 의도되고, "또는"이라는 용어의 사용은 "배타적 논리합(exclusive OR)"을 표현하는 것으로 의도된다. 본원에 설명된 바와 같이, 본 설명 전반에 걸쳐 사용되는 "예시적"이라는 용어는, "예, 경우, 또는 예시로서 기능하는 것"을 의미하며, 다른 예시적인 구성들보다 선호되거나 또는 유리한 것으로 반드시 해석되지 않아야 한다. 본원에 설명된 바와 같이, 본 설명 전반에 걸쳐 사용되는 "커플링된"이라는 용어는 "직접적으로든 또는 중간 연결(intervening connection)들(예를 들어, 스위치)을 통해 간접적으로든, 전기적으로, 기계적으로, 또는 다른 방식으로 연결된"을 의미하며, 반드시 물리적 연결들에 제한되지 않는다. 추가적으로, 연결들은 오브젝트(object)들이 영구적으로 연결되거나 또는 해제 가능하게 연결되는 것일 수 있다. 연결들은 스위치들을 통해 이루어질 수 있다. 본원에 설명된 바와 같이, 본 설명 전반에 걸쳐 사용되는 "근접한"이라는 용어는 "인접한, 매우 근접한, 바로 옆에, 또는 가까운"을 의미한다. 본원에 설명된 바와 같이, 본 설명 전반에 걸쳐 사용되는 "~상에"라는 용어는 일부 구성들에서 "직접적으로 ~상에" 그리고 다른 구성들에서 "간접적으로 ~상에"를 의미한다.

[0023] 모바일 RF(radio frequency) 칩들(예를 들어, 모바일 RF 트랜시버들)은 비용 및 전력 소비 고려사항들로 인해 딥 서브-미크론(deep sub-micron) 프로세스 노드로 이동해왔다. 모바일 RF 트랜시버들을 설계하는 것은 5세대(5G) NR(new radio) 통신 시스템들과 같은 통신 향상들을 지원하기 위해 추가된 회로 기능들로 인해 복잡하다. 모바일 RF 트랜시버들의 추가적인 설계 과제들은 미스매치, 잡음, 및 다른 성능 고려사항들을 포함하여, 아날로그 RF 성능 고려사항들에 직접적으로 영향을 미치는 패시브 디바이스들의 사용을 포함한다.

[0024] 모바일 RF(radio frequency) 트랜시버들의 패시브 디바이스들은 고성능 인덕터 컴포넌트들을 포함할 수 있다. 예를 들어, 아날로그 집적 회로들은 통합 인덕터들과 같은 다양한 타입들의 패시브 디바이스들을 사용한다. 인덕터는 인덕턴스 값에 따라 와이어 코일 내의 자기장에 에너지를 일시적으로 저장하는 데 사용되는 전기 디바이스의 예이다. 이 인덕턴스 값은 인덕터를 통과하는 전류의 변화율에 대한 전압의 비의 측정을 제공한다. 인덕터를 통해 흐르는 전류가 변화할 때, 에너지는 코일의 자기장에 일시적으로 저장된다. 자기장 저장 능력(magnetic field storing capability)에 추가하여, 인덕터들은 흔히, 라디오 장비와 같은 교류 전류(AC) 전자 장비에 사용된다. 예를 들어, 모바일 RF 트랜시버들의 설계는 5G NR FRI 주파수들(예를 들어, 주파수 범위 1(FR1))에서 자기 손실(magnetic loss)을 감소시키면서 개선된 인덕턴스 밀도를 갖는 인덕터들의 사용을 포함한다.

[0025] RFFE(radio frequency front-end) 모듈은 커패시터들 및 인덕터들을 포함하는 5G 광대역 FR1 필터를 포함할 수 있다. 불행하게도, 5G 광대역 FR1 필터 내의 통합 인덕터들은 Q(quality)-팩터의 저하를 겪을 수 있다. 또한, 통합 인덕터들의 저하된 Q-팩터는 5G 광대역 FR1 필터 내에서 삽입 손실을 야기할 수 있다. 5G NR 광대역 FR1 필터의 동작 동안, 인덕터들의 증가된 Q-팩터는 필터의 삽입 손실을 크게 개선할 수 있다. 인덕터들은 BEOL(back-end-of-line) 금속화 층들로 구성되는 솔레노이드 타입의 인덕터를 사용하여 형성될 수 있지만, 인덕터들의 자기 쇄교(magnetic linkage)가 감소되며, 이는 Q-팩터를 추가로 저하시킨다.

[0026] 본 개시내용의 다양한 양상들은 번들 기판 비아들을 사용하는 3D 인덕터 설계를 제공한다. 번들 기판 비아들을 사용하는 3D 인덕터의 제작을 위한 프로세스 흐름은 FEOL(front-end-of-line) 프로세스들, MOL(middle-of-line) 프로세스들, 및 BEOL(back-end-of-line) 프로세스들을 포함할 수 있다. "층"이라는 용어는 필름을 포함하고, 달리 서술되지 않으면, 수직 또는 수평 두께를 표시하는 것으로 해석되지 않는다는 것을 이해할 것이다. 설명된 바와 같이, "기판"이라는 용어는 다이싱된 웨이퍼(diced wafer)의 기판을 지칭할 수 있거나 또는 다이싱되지 않은 웨이퍼의 기판을 지칭할 수 있다. 유사하게, "칩" 및 "다이"라는 용어들은 상호 교환 가능하게 사용될 수 있다.

[0027] 설명된 바와 같이, BEOL(back-end-of-line) 상호 연결 층들은 집적 회로의 FEOL(front-end-of-line) 액티브(active) 디바이스들에 전기적으로 커플링하기 위한 전도성 상호 연결 층들(예를 들어, 제1 상호 연결 층(M1) 또는 금속 1(M1), 금속 2(M2), 금속 3(M3), 금속 4(M4) 등)을 지칭할 수 있다. 다양한 BEOL 상호 연결 층들은 대응하는 BEOL 상호 연결 층들에 형성되며, 여기서 하부 BEOL 상호 연결 층들은 상부 BEOL 상호 연결 레벨들에 비해 더 얇은 금속 층들을 사용한다. BEOL 상호 연결 층들은, 예를 들어, M1을 집적 회로의 OD(oxide diffusion) 층에 연결하기 위한 MOL(middle-of-line) 상호 연결 층들에 전기적으로 커플링될 수 있다. MOL 상호 연결 층은, M1을 집적 회로의 액티브 디바이스 층에 연결하기 위한 제로 상호 연결 층(M0)을 포함할 수 있다. BEOL 제1 비아(V2)는 M2를 M3 또는 BEOL 상호 연결 층들의 다른 층들에 연결할 수 있다.

[0028] 본 개시내용의 양상들에 따르면, 3D 인덕터 설계는 마이크로-TSV(through substrate via)들의 번들을 사용하여 구현된다. 설명된 바와 같이, "마이크로-TSV들이 번들"은 매크로-TSV의 폼 팩터에 대응하는 기판의 영역 내에 형성되는 마이크로-TSV들의 그룹(예를 들어, 번들)을 지칭할 수 있다. 설명된 바와 같이, 매크로-TSV의 폼 팩터는 복수의 마이크로-TSV들을 수용하도록 사이즈가 정해지며, 여기서 매크로-TSV의 폼 팩터는 마이크로-TSV의 폼 팩터보다 실질적으로 크다. 본 개시내용의 이러한 양상들에서, 3D 인덕터는 기판 내의 제1 매크로-TSV 개구부와 같은, 매크로-TSV의 폼 팩터에 대응하는 기판의 제1 영역 내의 제1 번들의 마이크로-TSV들로 구성될 수 있다. 또한, 3D 인덕터는 제1 번들의 마이크로-TSV들에 커플링된, 기판의 제1 표면 상의 제1 트레이스를 포함한다. 3D 인덕터는 제1 표면 반대쪽인 기판의 제2 표면 상의 제2 트레이스를 더 포함한다. 본 개시내용의 이러한 양상들에서, 제2 트레이스는 제1 번들의 마이크로-TSV들의 반대쪽 단부들에 커플링되며, 여기서 제1 번들의 마이크로-TSV들의 제1 마이크로-TSV들 중 2 개 사이의 공간은 기판의 제1 영역과 매크로-TSV의 폼 팩터에 대응하는 기판의 제2 영역 사이의 공간보다 작다.

[0029] 본 개시내용의 양상들에서, RFFE(radio frequency front-end) 모듈은 마이크로-TSV들의 번들을 갖는 3D 인덕터들로 구성되는 필터들을 포함한다. 본 개시내용의 양상들은 5G NR 광대역 FR1 필터들을 위한 특수 설계를 제공하기 위해 마이크로-TSV들의 번들을 구현함으로써 광대역 필터들 내의 인덕터들의 Q-팩터를 개선한다. 3D 인덕터들 내의 마이크로-TSV들의 번들에 의해 제공되는 증가된 Q-팩터는 광대역 필터의 삽입 손실 성능을 크게 개선한다. 본 개시내용의 일부 양상들에서, 마이크로-TSV들의 번들은 3D 인덕터들의 자기 쇄교를 증가시켜 Q-팩터를 개선한다.

[0030] 도 1은 인덕터(118)(예를 들어, 마이크로-TSV들의 번들을 갖는 3D 인덕터)를 포함하는 패시브 디바이스들을 사용하는 RFFE(radio frequency front-end) 모듈(100)의 개략적 다이어그램이다. RFFE 모듈(100)은 전력 증폭기들(102), 듀플렉서/필터들(104), 및 RF(radio frequency) 스위치 모듈(106)을 포함한다. 전력 증폭기들(102)은 송신을 위한 특정 전력 레벨로 신호(들)를 증폭시킨다. 듀플렉서/필터들(104)은 주파수, 삽입 손실, 거부, 또는 다른 유사한 파라미터들을 포함하는 다양한 상이한 파라미터들에 따라 입력/출력 신호들을 필터링한다. 또한, RF 스위치 모듈(106)은 RFFE 모듈(100)의 나머지로 전달할 입력 신호들의 특정 부분들을 선택할 수 있다.

[0031] 또한, RFFE(radio frequency front-end) 모듈(100)은 튜너 회로부(112)(예를 들어, 제1 튜너 회로부(112A) 및 제2 튜너 회로부(112B)), 다이플렉서(190), 커패시터(116), 인덕터(118), 접지 단자(115), 및 안테나(114)를 포함한다. 튜너 회로부(112)(예를 들어, 제1 튜너 회로부(112A) 및 제2 튜너 회로부(112B))은 컴포넌트들, 이를테면, 튜너, PDET(portable data entry terminal), 및 HKADC(housekeeping analog to digital converter)를 포함한다. 튜너 회로부(112)는 안테나(114)에 대한 임피던스 튜닝(예를 들어, VSWR(voltage standing wave ratio) 최적화)을 수행할 수 있다. 또한, RFFE 모듈(100)은 무선 트랜시버(WTR)(120)에 커플링된 패시브 컴바이너(combiner)(108)를 포함한다. 패시브 컴바이너(108)는 제1 튜너 회로부(112A) 및 제2 튜너 회로부(112B)로부터의 검출된 전력을 결합시킨다. 무선 트랜시버(120)는 패시브 컴바이너(108)로부터의 정보를 프로세싱하고, 이러한 정보를 모뎀(130)(예를 들어, MSM(mobile station modem))에 제공한다. 모뎀(130)은 디지털 신호를 애플리케이션 프로세서(AP)(140)에 제공한다.

[0032] 도 1에 도시된 바와 같이, 다이플렉서(190)는 튜너 회로부(112)의 튜너 컴포넌트와 커패시터(116), 인덕터(118)(예를 들어, 마이크로-TSV들의 번들을 갖는 3D 인덕터), 및 안테나(114) 사이에 존재한다. 다이플렉서(190)는, RFFE(radio frequency front-end) 모듈(100)로부터, 무선 트랜시버(120), 모뎀(130), 및 애플리케이션 프로세서(140)를 포함하는 칩셋으로의 높은 시스템 성능을 제공하기 위해 안테나(114)와 튜너 회로부(112) 사이에 배치될 수 있다. 또한, 다이플렉서(190)는 고대역 주파수들 및 저대역 주파수들 둘 모두 상에서의 주파수 도메인 멀티플렉싱을 수행한다. 다이플렉서(190)가 입력 신호들에 대해 자신의 주파수 멀티플렉싱 기능들을 수행한 이후, 다이플렉서(190)의 출력은, 커패시터(116) 및 인덕터(118)를 포함하는 선택적인 인덕터/커패시터(LC) 네트워크에 공급된다. LC 네트워크는 원할 경우, 안테나(114)에 대한 여분의 임피던스 매칭 컴포넌트들을 제공할 수 있다. 그런 다음, 특정 주파수를 갖는 신호가 안테나(114)에 의해 송신 또는 수신된다. 단일 커패시터 및 인덕터가 도시되지만, 다수의 컴포넌트들이 또한 고려된다.

[0033] 도 2는 마이크로-TSV들의 번들을 갖는 3D 인덕터들을 포함하는, 제1 다이플렉서(190-1)를 포함하는 WLAN(wireless local area network)(예를 들어, Wi-Fi) 모듈(170) 및 칩셋(160)을 위한 제2 다이플렉서(190-2)를 포함하는 RFFE(radio frequency front-end) 모듈(150)을 갖는 RFIC(radio frequency integrated circuit) 칩(200)의 개략적 다이어그램이다. Wi-Fi 모듈(170)은 안테나(192)를 무선 로컬 영역 네트워크 모듈(예를 들어, WLAN 모듈(172))에 통신 가능하게 커플링시키는 제1 다이플렉서(190-1)를 포함한다. RFFE 모듈(150)은 듀플렉서(180)를 통해 안테나(194)를 무선 트랜시버(WTR)(120)에 통신 가능하게 커플링시키는 제2 다이플렉서(190-2)를 포함한다. 무선 트랜시버(120) 및 Wi-Fi 모듈(170)의 WLAN 모듈(172)은 PMIC(power management integrated circuit)(156)를 통해 전력 공급 장치(152)에 의해 전력을 공급받는 모뎀(MSM(mobile station modem), 예를 들어, 기저대역 모뎀)(130)에 커플링된다. 또한, 칩셋(160)은 신호 무결성을 제공하기 위해 커패시터들(162 및 164)뿐만 아니라, 인덕터(들)(166)를 포함한다.

[0034] PMIC(power management integrated circuit)(156), 모뎀(130), 무선 트랜시버(120), 및 WLAN(wireless local area network) 모듈(172)은 각각 커패시터들(예를 들어, 158, 132, 122, 및 174)을 포함하고, 클럭(154)에 따라 동작한다. 또한, 인덕터(166)는 모뎀(130)을 PMIC(156)에 커플링시킨다. RFIC(radio frequency integrated circuit) 칩(200)의 설계는 본 개시내용의 양상들에 따른, 마이크로-TSV들의 번들을 갖는 3D 인덕터들을 포함한다.

[0035] 도 3은 본 개시내용의 양상들에 따른, 반도체 다이 및 IPD(integrated passive device) 필터 다이를 포함하는 RFFE(radio frequency front-end) 모듈(300)의 단면도를 예시하는 블록 다이어그램이다. 이 예에서, RFFE 모듈(300)은 기판(310)에 의해 지지되는 반도체 다이(350) 및 IPD(integrated passive device) 필터 다이(320)를 포함한다. 반도체 다이(350)는 BEOL(back-end-of-line) 층들(370)을 통해 패키지 볼들(302)에 커플링된 반도체 기판(360)(예를 들어, 액티브 실리콘 기판)을 갖는 액티브 다이일 수 있다. BEOL 층들(370)은 반도체 기판(360)(예를 들어, 다이싱된 실리콘 웨이퍼) 상에 다수의 BEOL 금속화 층들(M1, M2, M3, …, Mn)을 포함한다. 재분배 층(312)은 패키지 볼들(302)에 커플링된다.

[0036] IPD 필터 다이(320)는 BEOL(back-end-of-line) 층(340)을 통해 패키지 볼들(302)에 커플링된 기판(330)(예를 들어, 패시브 기판)을 포함한다. 재분배 층(312)은 패키지 볼들(302)을 통해 IPD 필터 다이(320)에 커플링된다. 본 개시내용의 일부 양상들에서, 기판(330)은 유리로 구성되고, IPD 필터 다이(320)는 GIPD(glass-substrate integrated passive device) 필터 다이이다. IPD 필터 다이(320)는 5G NR 광대역 FR1 필터를 구현할 수 있다. 본 개시내용의 양상들에 따르면, IPD 필터 다이(320)는 도 4a 및 도 4b에 도시된 바와 같이, 마이크로-TSV들의 번들을 갖는 3D 인덕터들을 포함한다.

[0037] 도 4a 및 도 4b는 본 개시내용의 양상들에 따른, 기판 내의 마이크로-TSV(through substrate via)들의 번들을 사용하여 구현되는 3D 인덕터의 사시도 및 분해도를 예시하는 블록 다이어그램들이다. 도 4a는 본 개시내용의 양상들에 따른, 기판(402)에 형성된 마이크로-TSV들의 번들(420)을 갖는 3D 인덕터(400)의 사시도를 예시한다. 예를 들어, 3D 인덕터(400)는 기판(402)의 제1 표면(404) 상에 있고 마이크로-TSV들의 번들(420)의 제1 단부(422)에 접촉되는 제1 트레이스(410)를 포함한다. 또한, 3D 인덕터(400)는 기판(402)의 제1 표면(404) 반대쪽인 제2 표면(406) 상에 있고 마이크로-TSV들의 번들(420)의 제2 단부(424)에 접촉되는 제2 트레이스(412)를 포함한다. 3D 인덕터(400)의 강조 표시된 부분(430)이 도 4b에 추가로 예시된다.

[0038] 도 4b는 본 개시내용의 양상들에 따른, 도 4a의 마이크로-TSV들의 번들을 포함하는 3D 인덕터(400)의 분해도를 예시하는 블록 다이어그램이다. 이러한 예에서, 제1 번들의 마이크로-TSV들(420-1)과 제2 번들의 마이크로-TSV들(420-2) 사이의 공간 A가 도시된다. 또한, 제1 번들의 마이크로-TSV들(420-1)의 개별 마이크로-TSV들 사이의 공간 B가 또한 도시된다. 이러한 예에서, 제1 번들의 마이크로-TSV들(420-1)은 기판(402) 내의 제1 매크로-TSV 개구부(440) 내에 형성된다. 본 개시내용의 이러한 양상들에서, 제1 번들의 마이크로-TSV들(420-1)의 마이크로-TSV들 사이의 공간 B는 기판(402) 내의 제1 매크로-TSV 개구부(440)와 제2 매크로-TSV 개구부(442) 사이의 공간보다 작다. 본 개시내용의 이러한 양상들에서, 제1 매크로-TSV 개구부(440)는 매크로-TSV의 폼 팩터를 갖는 기판의 제1 영역에 대응한다. 또한, 기판(402)의 제2 매크로-TSV 개구부(442)는 매크로-TSV의 폼 팩터를 갖는 기판의 제2 영역에 대응한다.

[0039] 실제로, 제1 매크로-TSV 개구부(440) 및 제2 매크로-TSV 개구부(442)의 폼 팩터는 일반적으로 80 마이크로미터(μm)보다 큰 직경을 포함한다. 제1 매크로-TSV 개구부(440) 및 제2 매크로-TSV 개구부(442)의 이러한 큰 폼 팩터는 이러한 종래의 매크로-TSV들을 제작하는 동안 프로세스 문제들을 제시한다. 이러한 프로세스 문제들은 종래의 매크로-TSV들을 형성하는 데 사용되는 금속 도금 비(metal plating ratio)들이 기판 변형(warpage)으로 이어질 수 있는 밀도 규칙 위반을 포함한다. 본 개시내용의 이러한 양상들에서, 제1 번들의 마이크로-TSV들(420-1)의 개별 마이크로-TSV들의 감소된 폼 팩터는 20 마이크로미터(μm) 미만의 직경을 갖는다. 제1 번들의 마이크로-TSV들(420-1)의 개별 마이크로-TSV들의 감소된 폼 팩터는 전류 누출을 감소시키면서 종래의 매크로-TSV들과 연관된 서술된 프로세스 문제들을 회피한다.

[0040] 게다가, 제1 번들의 마이크로-TSV들(420-1)과 제2 번들의 마이크로-TSV들(420-2) 사이의 공간 A는 종래의 매크로-TSV들의 피치에 비해 감소된다. 종래의 매크로-TSV들 사이의 증가된 피치는 공간 낭비로 이어지는 낮은 종횡비를 제공한다. 또한, 표피 효과에 의해 영향을 받는 종래의 매크로-TSV들의 AC(alternating current) 저항은 광대역 필터들이 동작하는 고주파수에서 문제가 될 수 있다. 본 개시내용의 양상들은 언급된 프로세스 문제들을 완화하여, 3D 인덕터(400)의 Q-팩터의 개선(예를 들어, 10%)을 초래한다. 이러한 Q-팩터 개선은 프로세스 능력 위반을 회피하기 위해 금속 대 금속 피치/공간과 같은 설계 규칙 규격으로서 정의될 수 있는 엄격한 DRC(design rule check)로 인해 달성된다.

[0041] 도 5a 및 도 5b는 본 개시내용의 양상들에 따른, 도 4a의 마이크로-TSV들의 번들을 포함하는 3D 인덕터(400)의 사시도 및 단면도를 예시하는 블록 다이어그램들이다. 도 5a는 본 개시내용의 양상들에 따른, 기판(402)에 형성된 마이크로-TSV들의 번들(420)을 갖는 3D 인덕터(400)의 사시도를 예시한다. 3D 인덕터(400)의 AA-AA' 라인을 따른 단면도가 도 5b에 추가로 예시된다.

[0042] 도 5b는 본 개시내용의 양상들에 따른, 도 5a의 마이크로-TSV들의 번들(420)을 포함하는 3D 인덕터(400)의 단면도(500)를 예시하는 블록 다이어그램이다. 이러한 예에서, 제1 번들의 마이크로-TSV들(420-1) 및 제2 번들의 마이크로-TSV들(420-2)은 기판(402)의 제1 표면(404) 및 제2 표면(406) 상의 제1 트레이스(410)와 제2 트레이스(412) 사이에 도시된다. 이러한 예에서, 제1 번들의 마이크로-TSV들(420-1)은 개선된 종횡비를 제공하기 위해 기판(402) 내의 제1 매크로-TSV 개구부(440) 내에 형성된다. 또한, 제2 번들의 마이크로-TSV들(420-2)은 또한 개선된 종횡비를 제공하기 위해 기판(402) 내의 제2 매크로-TSV 개구부(442) 내에 형성된다. 본 개시내용의 이러한 양상들에서, 제1 매크로-TSV 개구부(440) 및/또는 제2 매크로-TSV 개구부(442)는 기판(402)의 원통형 TSV 개구부 내에 형성된다.

[0043] 도 6a 및 도 6b는 본 개시내용의 양상들에 따른, 기판의 직사각형 개구부들 내에 형성되는 마이크로-TSV들의 번들을 갖는 3D 인덕터의 사시도 및 단면도를 예시하는 블록 다이어그램들이다. 도 6a는 본 개시내용의 양상들에 따른, 기판(602)의 직사각형 개구부들에 형성된 마이크로-TSV들의 번들(620)을 갖는 3D 인덕터(600)의 사시도를 예시한다. 예를 들어, 3D 인덕터(600)는 기판(602)의 제1 표면(604) 상에 있고 마이크로-TSV들의 번들(620)의 제1 단부(622)에 접촉되는 제1 트레이스(610)를 포함한다. 또한, 3D 인덕터(600)는 기판(602)의 제1 표면(604) 반대쪽인 제2 표면(606) 상에 있고 마이크로-TSV들의 번들(620)의 제2 단부(624)에 접촉되는 제2 트레이스(612)를 포함한다. 3D 인덕터(600)의 AA-AA' 라인을 따른 단면도가 도 6b에 추가로 예시된다.

[0044] 도 6b는 본 개시내용의 양상들에 따른, 도 6a의 마이크로-TSV들의 번들(620)을 포함하는 3D 인덕터(600)의 단면도(650)를 예시하는 블록 다이어그램이다. 이러한 예에서, 제1 번들의 마이크로-TSV들(620-1) 및 제2 번들의 마이크로-TSV들(620-2)은 기판(602)의 제1 표면(604) 및 제2 표면(606) 상의 제1 트레이스(610)와 제2 트레이스(612) 사이에 도시된다. 이러한 예에서, 제1 번들의 마이크로-TSV들(620-1)은 개선된 종횡비 뿐만 아니라 증가된 마이크로-TSV 수를 제공하기 위해 기판(602) 내의 제1 직사각형 TSV 개구부(640) 내에 형성된다. 또한, 제2 번들의 마이크로-TSV들(620-2)은 또한 개선된 종횡비 뿐만 아니라 증가된 마이크로-TSV 수를 제공하기 위해 기판(602) 내의 제2 직사각형 TSV 개구부(642) 내에 형성된다.

[0045] 도 7a 및 도 7b는 본 개시내용의 양상들에 따른, 기판 및 다중 스트립 라인 트레이스들 내의 마이크로-TSV(through substrate via)들의 번들을 사용하여 구현되는 3D 인덕터의 사시도를 예시하는 블록 다이어그램들이다. 도 7a는 본 개시내용의 양상들에 따른, 기판(702)에 형성된 마이크로-TSV들의 번들(720)을 갖는 3D 인덕터(700)의 사시도를 예시한다. 예를 들어, 3D 인덕터(700)는 기판(702)의 제1 표면(704) 상에 있고 마이크로-TSV들의 번들(720)의 제1 단부(722)에 접촉되는 제1 트레이스(710)(예를 들어, 단일 스트립 라인 트레이스)를 포함한다. 본 개시내용의 이러한 양상들에서, 3D 인덕터(700)는 또한, 기판(702)의 제1 표면(704) 반대쪽인 제2 표면(706) 상에 있고 마이크로-TSV들의 번들(720)의 제2 단부(724)에 접촉되는 제1 다중 스트립 라인 트레이스(750)를 포함한다. 기판(702)의 제2 표면(706) 상의 제1 다중 스트립 라인 트레이스(750)는 도 4a에 도시된 3D 인덕터(400)에 비해 3D 인덕터(700)의 Q-팩터를 증가시키는 것을 돕는다.

[0046] 도 7b는 본 개시내용의 양상들에 따른, 기판(702)에 형성된 마이크로-TSV들의 번들(720)을 갖는 3D 인덕터(760)의 사시도를 예시한다. 본 개시내용의 이러한 양상에서, 3D 인덕터(760)는 기판(702)의 제1 표면(704) 상에 있고 마이크로-TSV들의 번들(720)의 제1 단부(722)에 접촉되는 제2 다중 스트립 라인 트레이스(770)를 포함한다. 또한, 3D 인덕터(760)는 기판(702)의 제1 표면(704) 반대쪽인 제2 표면(706) 상에 있고 마이크로-TSV들의 번들(720)의 제2 단부(724)에 접촉되는 제1 다수의 스트립 라인 트레이스(750)를 포함한다. 기판(702)의 제2 표면(706) 상의 제1 다중 스트립 라인 트레이스(750) 및 제2 표면(706) 상의 제2 다중 스트립 라인 트레이스(770)는 도 8a 내지 도 8c에 추가로 예시된 바와 같이, 도 7a에 도시된 3D 인덕터(700)에 비해 3D 인덕터(760)의 Q-팩터를 추가로 증가시킨다.

[0047] 도 8a 내지 도 8c는 본 개시내용의 양상들에 따른, 마이크로-TSV(through substrate via)들의 번들을 갖는, 도 4a, 도 7a, 및 도 7b의 3D 인덕터들의 Q(quality)-팩터 대 주파수 그래프들을 예시한다. 도 8a는 Q(quality)-팩터 대 주파수 그래프(800)를 예시하며, 이는 도 4a의 3D 인덕터(400)에 대한 5 GHz(gigahertz) 주파수에서 75의 타깃 Q-팩터를 도시한다. 도 8b는 Q-팩터 대 주파수 그래프(850)를 예시하며, 이는 도 7a의 3D 인덕터(700)에 의해 달성되는 5 GHz 주파수에서 78의 타깃 Q-팩터를 도시한다. 도 8c는 Q-팩터 대 주파수 그래프(870)를 예시하며, 이는 도 7b의 3D 인덕터(760)에 의해 달성되는 5 GHz 주파수에서 80의 타깃 Q-팩터를 도시한다.

[0048] 도 9는 본 개시내용의 양상들에 따른, 마이크로-TSV(through substrate via)들의 번들을 갖는 3D(three dimensional) 인덕터를 제작하기 위한 방법을 예시하는 프로세스 흐름 다이어그램이다. 방법(900)은 블록(902)에서 시작하며, 여기서 제1 번들의 마이크로-TSV(through substrate via)들이 기판의 제1 영역 내에 형성된다. 예를 들어, 도 4b에 도시된 바와 같이, 제1 번들의 마이크로-TSV들(420-1)은 기판(402) 내의 제1 매크로-TSV 개구부(440)(예를 들어, 제1 영역)의 폼 팩터 내에 형성된다. 본 개시내용의 이러한 양상들에서, 제1 번들의 마이크로-TSV들(420-1)의 마이크로-TSV들 사이의 공간 B는 기판(402) 내의 제1 매크로-TSV 개구부(440)(예를 들어, 제1 영역)와 제2 매크로-TSV 개구부(442)(예를 들어, 제2 영역) 사이의 공간보다 작다.

[0049] 블록(904)에서, 제1 번들의 마이크로-TSV들의 제1 단부들과 접촉하도록 기판의 제1 표면 상에 제1 트레이스가 증착된다. 예를 들어, 도 4a에 도시된 바와 같이, 3D 인덕터(400)는 기판(402)의 제1 표면(404) 상에 있고 마이크로-TSV들의 번들(420)의 제1 단부(422)에 접촉되는 제1 트레이스(410)를 포함한다. 블록(906)에서, 제1 번들의 마이크로-TSV들의 제2 단부와 접촉하도록 기판의 제2 표면 상에 제2 트레이스가 증착되며, 제2 표면은 제1 표면 반대쪽이고, 제2 단부는 제1 단부 반대쪽이다. 예를 들어, 도 4a에 도시된 바와 같이, 3D 인덕터(400)는 또한, 기판(402)의 제1 표면(404) 반대쪽인 제2 표면(406) 상에 있고 마이크로-TSV들의 번들(420)의 제2 단부(424)에 접촉되는 제2 트레이스(412)를 포함한다.

[0050] 본 개시내용의 양상들은 BSV(bundle substrate via)들로 지칭될 수 있는 마이크로-TSV(through substrate via)들의 번들들을 사용하여 3D 솔레노이드 타입 인덕터들을 구현한다. 본 개시내용의 이러한 양상들에서, 프로세스 문제들을 완화하기 위해 단일 TSV(through substrate via) 대신에 번들 기판 비아들이 사용된다. 이러한 프로세스 문제들은 단일 TSV의 큰 폼 팩터가 번들 기판 비아들의 더 작은 폼 팩터로 대체되기 때문에 완화된다. 번들 기판 비아들은 단일 TSV에 비해 크게 감소된 피치를 갖는다(예를 들어, 80 μm로부터 <20μm). 번들 기판 비아들은 Q-팩터를 증가시킴으로써(예를 들어, 3D 인덕터 Q-팩터의 > 10% 증가) 3D 인덕터 성능을 개선한다. 이러한 Q-팩터 개선은 프로세스 능력 위반을 회피하기 위해 금속 대 금속 피치/공간과 같은 설계 규칙 규격들로서 정의될 수 있는 엄격한 DRC(design rule check)로 인해 달성된다. 또한, 2D 인덕터 구현들 대 3D 인덕터 구현을 비교할 때, 필터 삽입 손실이 개선된다(예를 들어, 삽입 손실의 > 0.3dB).

[0051] 도 10은 본 개시내용의 양상이 유리하게 사용될 수 있는 예시적인 무선 통신 시스템(1000)을 도시하는 블록 다이어그램이다. 예시를 목적으로, 도 10은 3개의 원격 유닛들(1020, 1030, 및 1050) 및 2개의 기지국들(1040)을 도시한다. 무선 통신 시스템들이 훨씬 더 많은 원격 유닛들 및 기지국들을 가질 수 있다는 것을 인식할 것이다. 원격 유닛들(1020, 1030, 및 1050)은 마이크로-TSV들의 번들을 갖는 개시된 3D 인덕터를 포함하는 IC(integrated circuit) 디바이스들(1025A, 1025C, 및 1025B)을 포함한다. 기지국들, 스위칭 디바이스들, 및 네트워크 장비와 같은 다른 디바이스들은 또한, 개시된 3D 인덕터들을 포함할 수 있다는 것을 인식할 것이다. 도 10은 기지국(1040)으로부터 원격 유닛들(1020, 1030, 및 1050)로의 순방향 링크 신호들(1080) 및 원격 유닛들(1020, 1030, 및 1050)로부터 기지국들(1040)로의 역방향 링크 신호들(1090)을 도시한다.

[0052] 도 10에서, 원격 유닛(1020)은 모바일 전화로서 도시되고, 원격 유닛(1030)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(1050)은 무선 로컬 루프 시스템의 고정 로케이션 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은, 모바일 폰, 핸드-헬드 PCS(personal communication systems) 유닛, 개인용 데이터 어시스턴트(assistant)와 같은 휴대용 데이터 유닛, GPS 가능 디바이스, 네비게이션 디바이스, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 검침 장비와 같은 고정 로케이션 데이터 유닛, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 검색하는 다른 디바이스, 또는 이들의 조합들일 수 있다. 도 10은 본 개시내용의 양상들에 따른 원격 유닛들을 예시하지만, 본 개시내용은 이러한 예시적인 예시된 유닛들에 제한되지 않는다. 본 개시내용의 양상들은 개시된 3D 인덕터들을 포함하는 많은 디바이스들에서 적합하게 사용될 수 있다.

[0053] 도 11은 위에서 개시된 3D 인덕터와 같은 반도체 컴포넌트의 회로, 레이아웃, 및 로직 설계에 사용되는 설계 워크스테이션을 예시하는 블록 다이어그램이다. 설계 워크스테이션(1100)은 운영 시스템 소프트웨어, 지원 파일들, 및 Cadence 또는 OrCAD와 같은 설계 소프트웨어를 포함하는 하드 디스크(1101)를 포함한다. 또한, 설계 워크스테이션(1100)은 회로(1110) 또는 3D 인덕터와 같은 RF(radio frequency) 컴포넌트(1112)의 설계를 용이하게 하기 위한 디스플레이(1102)를 포함한다. 회로(1110) 또는 RF 컴포넌트(1112)(예를 들어, 마이크로-TSV들의 번들을 갖는 3D 인덕터)의 설계를 유형적으로(tangibly) 저장하기 위한 저장 매체(1104)가 제공된다. 회로(1110) 또는 RF 컴포넌트(1112)의 설계는 GDSII 또는 GERBER와 같은 파일 포맷으로 저장 매체(1104) 상에 저장될 수 있다. 저장 매체(1104)는 CD-ROM(compact disc read-only memory), DVD(digital versatile disc), 하드 디스크, 플래시 메모리, 또는 다른 적절한 디바이스일 수 있다. 게다가, 설계 워크스테이션(1100)은, 저장 매체(1104)로부터의 입력을 수용하거나 또는 저장 매체(1104)에 출력을 기록하기 위한 구동 장치(1103)를 포함한다.

[0054] 저장 매체(1104) 상에 레코딩된 데이터는 로직 회로 구성들, 포토리소그래피 마스크들에 대한 패턴 데이터, 또는 전자 빔 리소그래피와 같은 직렬 기록 툴들에 대한 마스크 패턴 데이터를 특정할 수 있다. 데이터는 로직 시뮬레이션들과 연관된 네트 회로들 또는 타이밍 다이어그램들과 같은 로직 검증 데이터를 더 포함할 수 있다. 저장 매체(1104) 상에 데이터를 제공하는 것은 반도체 웨이퍼들을 설계하기 위한 프로세스들의 수를 감소시킴으로써 회로(1110) 또는 RF(radio frequency) 컴포넌트(1112)의 설계를 용이하게 한다.

[0055] 구현 예들이 다음의 넘버링(number)된 조항들에 설명된다:

조항 1. 3D(three dimensional) 인덕터로서,

기판의 제1 영역 내의 제1 복수의 마이크로-TSV(through substrate via)들;

제1 복수의 마이크로-TSV들의 제1 단부에 커플링된, 기판의 제1 표면 상의 제1 트레이스; 및

제1 복수의 마이크로-TSV들의 제2 단부에 커플링된, 기판의 제2 표면 상의 제2 트레이스를 포함하며, 제2 표면은 제1 표면 반대쪽이고, 제2 단부는 제1 단부 반대쪽인, 3D 인덕터.

조항 2. 조항 1에 있어서, 제1 복수의 마이크로-TSV들 중 2개의 마이크로-TSV들 사이의 공간은, 매크로-TSV의 폼 팩터에 대응하는 기판의 제1 영역과 매크로-TSV의 폼 팩터에 대응하는 기판의 제2 영역 사이의 공간보다 작은, 3D 인덕터.

조항 3. 조항 1 또는 조항 2에 있어서, 제1 트레이스는 제1 다중 스트립 라인 트레이스를 포함하는, 3D 인덕터.

조항 4. 조항 1 내지 조항 3 중 어느 한 조항에 있어서, 제2 트레이스는 제2 다중 스트립 라인 트레이스를 포함하는, 3D 인덕터.

조항 5. 조항 1 또는 조항 2에 있어서, 제1 트레이스는 제1 다중 스트립 라인 트레이스를 포함하고, 제2 트레이스는 제2 다중 스트립 라인 트레이스를 포함하는, 3D 인덕터.

조항 6. 조항 1 또는 조항 2에 있어서, 제1 트레이스는 단일 스트립 라인 트레이스를 포함하고, 제2 트레이스는 다중 스트립 라인 트레이스를 포함하는, 3D 인덕터.

조항 7. 조항 1 또는 조항 2에 있어서, 제1 트레이스는 다중 스트립 라인 트레이스를 포함하고, 제2 트레이스는 단일 스트립 라인 트레이스를 포함하는, 3D 인덕터.

조항 8. 조항 1 내지 조항 7 중 어느 한 조항에 있어서, 3D 인덕터는 IPD(integrated passive device)에 통합되는, 3D 인덕터.

조항 9. 조항 8에 있어서, IPD는 IPD 필터 다이에 통합되는, 3D 인덕터.

조항 10. 조항 9에 있어서, IPD 필터 다이는 RFFE(radio frequency front-end) 모듈에 통합되는, 3D 인덕터.

조항 11. 3D(three dimensional) 인덕터를 제작하기 위한 방법으로서,

기판의 제1 영역 내의 제1 매크로-TSV(through substrate via) 개구부 내에 제1 복수의 마이크로-TSV들을 형성하는 단계;

제1 복수의 마이크로-TSV들의 제1 단부와 접촉하도록 기판의 제1 표면 상에 제1 트레이스를 증착하는 단계; 및

제1 복수의 마이크로-TSV들의 제2 단부와 접촉하도록 기판의 제2 표면 상에 제2 트레이스를 증착하는 단계를 포함하며, 제2 표면은 제1 표면 반대쪽이고, 제2 단부는 제1 단부 반대쪽인, 방법.

조항 12. 조항 11에 있어서, 제1 복수의 마이크로-TSV들을 형성하는 단계는 제1 복수의 마이크로-TSV들을 균일하게 이격시키는 단계를 포함하며, 제1 복수의 마이크로-TSV들 중 2개의 마이크로-TSV들 사이의 공간은, 매크로-TSV의 폼 팩터에 대응하는 기판의 제1 영역과 매크로-TSV의 폼 팩터에 대응하는 기판의 제2 영역 사이의 공간보다 작은, 방법.

조항 13. 조항 11 또는 조항 12에 있어서, 제1 트레이스를 증착하는 단계는 기판의 제1 표면 상에 제1 다중 스트립 라인 트레이스를 증착하는 단계를 포함하는, 방법.

조항 14. 조항 11 내지 조항 13 중 어느 한 조항에 있어서, 제2 트레이스를 증착하는 단계는 기판의 제2 표면 상에 제2 다중 스트립 라인 트레이스를 증착하는 단계를 포함하는, 방법.

조항 15. 조항 11 또는 조항 12에 있어서,

제1 트레이스를 증착하는 단계는 기판의 제1 표면 상에 제1 다중 스트립 라인 트레이스를 증착하는 단계를 포함하고; 그리고

제2 트레이스를 증착하는 단계는 기판의 제2 표면 상에 제2 다중 스트립 라인 트레이스를 증착하는 단계를 포함하는, 방법.

조항 16. 조항 11 또는 조항 12에 있어서,

제1 트레이스를 증착하는 단계는 기판의 제1 표면 상에 단일 스트립 라인 트레이스를 증착하는 단계를 포함하고; 그리고

제2 트레이스를 증착하는 단계는 기판의 제2 표면 상에 다중 스트립 라인 트레이스를 증착하는 단계를 포함하는, 방법.

조항 17. 조항 11 또는 조항 12에 있어서,

제1 트레이스를 증착하는 단계는 기판의 제1 표면 상에 다중 스트립 라인 트레이스를 증착하는 단계를 포함하고; 그리고

제2 트레이스를 증착하는 단계는 기판의 제2 표면 상에 단일 스트립 라인 트레이스를 증착하는 단계를 포함하는, 방법.

조항 18. 조항 11 내지 조항 17 중 어느 한 조항에 있어서, IPD(integrated passive device)에 3D 인덕터를 통합시키는 단계를 더 포함하는, 방법.

조항 19. 조항 18에 있어서, IPD 필터 다이에 IPD를 통합시키는 단계를 더 포함하는, 방법.

조항 20. 조항 19에 있어서, RFFE(radio frequency front-end) 모듈에 IPD 필터 다이를 통합시키는 단계를 더 포함하는, 방법.

[0056] 펌웨어 및/또는 소프트웨어 구현에 대해, 방법들은 본원에 설명된 기능들을 수행하는 모듈들(예를 들어, 프로시저들, 기능들 등)로 구현될 수 있다. 명령들을 유형적으로 구현하는 머신 판독 가능 매체는 본원에 설명된 방법들을 구현하는 데 사용될 수 있다. 예를 들어, 소프트웨어 코드들은 메모리에 저장될 수 있고, 프로세서 유닛에 의해 실행될 수 있다. 메모리는, 프로세서 유닛 내부 또는 프로세서 유닛 외부에서 구현될 수 있다. 본원에서 사용되는 바와 같이, "메모리"라는 용어는 장기, 단기, 휘발성, 비휘발성 또는 다른 메모리의 타입들을 지칭하며, 특정 타입의 메모리 또는 메모리들의 수, 또는 메모리가 저장되는 매체들의 타입으로 제한되지 않는다.

[0057] 펌웨어 및/또는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장될 수 있다. 예들은 데이터 구조로 인코딩된 컴퓨터 판독 가능 매체들 및 컴퓨터 프로그램으로 인코딩된 컴퓨터 판독 가능 매체들을 포함한다. 컴퓨터 판독 가능 매체들은 물리적 컴퓨터 저장 매체들을 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 이용 가능한 매체일 수 있다. 제한이 아닌 예로서, 그러한 컴퓨터 판독 가능 매체들은 RAM(random access memory), ROM(read-only memory), EEPROM(electrically erasable programmable read-only memory), CD-ROM(compact disc read-only memory) 또는 다른 광학 디스크 저장소, 자기 디스크 저장소, 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 희망하는 프로그램 코드를 저장하는 데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 다른 매체를 포함할 수 있다. 본원에서 사용되는 바와 같은 디스크(disk 및 disc)는 CD(compact disc), 레이저 디스크(disc), 광 디스크(disc), DVD(digital versatile disc), 플로피 디스크(disk) 및 Blu-ray^® 디스크(disc)를 포함하며, 여기서 디스크(disk)들은 통상적으로 데이터를 자기적으로 재생하는 반면, 디스크(disc)들은 레이저들을 이용하여 데이터를 광학적으로 재생한다. 또한, 상기한 것들의 조합들이 컴퓨터 판독 가능 매체들의 범위 내에 포함되어야 한다.

[0058] 컴퓨터 판독 가능 매체 상의 저장에 추가하여, 명령들 및/또는 데이터는 통신 장치에 포함된 송신 매체들 상에서 신호들로서 제공될 수 있다. 예를 들어, 통신 장치는, 명령들 및 데이터를 표시하는 신호들을 갖는 트랜시버를 포함할 수 있다. 명령들 및 데이터는, 하나 이상의 프로세서들로 하여금, 청구항들에서 개략된 기능들을 구현하게 하도록 구성된다.

[0059] 본 개시내용 및 본 개시내용의 이점들이 상세하게 설명되었지만, 첨부된 청구항들에 의해 정의되는 개시내용의 기술로부터 벗어나지 않으면서, 다양한 변화들, 대체들 및 변경들이 본원에서 행해질 수 있다는 것을 이해해야 한다. 예를 들어, "위" 및 "아래"와 같은 관계적 용어들이 기판 또는 전자 디바이스에 대해 사용된다. 물론, 기판 또는 전자 디바이스가 반전되면, 위는 아래가 되고, 아래는 위가 된다. 추가적으로, 옆쪽으로 배향되면, 위 및 아래는 기판 또는 전자 디바이스의 측면들을 지칭할 수 있다. 더욱이, 본 출원의 범위는 본 명세서에 설명된 프로세스, 머신, 제조, 물질의 조성, 수단, 방법들, 및 단계들의 특정 구성들로 제한되는 것으로 의도되는 것은 아니다. 당업자가 본 개시내용으로부터 용이하게 인식하는 바와 같이, 본원에 설명된 대응하는 구성들과 실질적으로 동일한 결과를 달성하거나 또는 실질적으로 동일한 기능을 수행하는, 현재 존재하거나 또는 향후에 개발될 프로세스들, 머신들, 제조, 물질의 조성들, 수단, 방법들, 또는 단계들이 본 개시내용에 따라 활용될 수 있다. 따라서, 첨부된 청구항들은 그러한 프로세스들, 기계들, 제조, 물질의 조성들, 수단, 방법들, 또는 단계들을 그들의 범위 내에 포함하는 것으로 의도된다.

[0060] 당업자들은 본원에서의 개시내용과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어 또는 둘 모두의 조합들로서 구현될 수 있다는 것을 추가로 인식할 것이다. 하드웨어 및 소프트웨어의 이러한 상호 교환 가능성을 명확하게 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 일반적으로 그들의 기능의 관점에서 위에서 설명되었다. 그러한 기능이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지는 전체 시스템 상에 부과되는 설계 제약들 및 특정 애플리케이션에 의존한다. 당업자들은 각각의 특정 애플리케이션에 대해 설명된 기능을 다양한 방식들로 구현할 수 있지만, 그러한 구현 결정이 본 개시내용의 범위로부터 벗어나는 것으로 해석되서는 안된다.

[0061] 본원에서의 개시내용과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들 및 회로들이 범용 프로세서, DSP(digital signal processor), ASIC(application-specific integrated circuit), FPGA(field-programmable gate array) 또는 다른 프로그래밍 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 개별 하드웨어 컴포넌트들, 또는 본원에 설명된 기능들을 수행하도록 설계되는 이들의 임의의 조합으로 구현되거나 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신(state machine)일 수 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 조합, 예를 들어, DSP와 마이크로프로세서의 조합, 다수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 그러한 구성으로서 구현될 수 있다.

[0062] 본 개시내용과 관련하여 설명된 알고리즘 또는 방법의 단계들은 직접 하드웨어로 구현되거나, 프로세서에 의해 실행되는 소프트웨어 모듈로 구현되거나, 또는 이 둘의 조합으로 구현될 수 있다. 소프트웨어 모듈은, RAM(random access memory), 플래시 메모리, ROM(read-only memory), EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory), 레지스터들, 하드 디스크, 탈착식(removable) 디스크, CD-ROM(compact disc read-only memory), 또는 당해 기술 분야에서 알려진 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC(application-specific integrated circuit)에 상주할 수 있다. ASIC는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말에 별개의 컴포넌트들로서 상주할 수 있다.

[0063] 하나 이상의 예시적인 설계들에서, 설명된 기능들이 하드웨어, 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 소프트웨어로 구현되는 경우, 기능들은, 컴퓨터 판독 가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나 또는 이를 통해 송신될 수 있다. 컴퓨터 판독 가능 매체들은 하나의 장소에서 다른 장소로의 컴퓨터 프로그램의 이전을 용이하게 하는 임의의 매체를 포함하는 통신 매체들, 및 컴퓨터 저장 매체들 둘 모두를 포함한다. 저장 매체들은 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체들일 수 있다. 제한이 아닌 예로서, 그러한 컴퓨터 판독 가능 매체들은 RAM(random access memory), ROM(read-only memory), EEPROM(electrically erasable programmable read-only memory), CD-ROM(compact disc read-only memory) 또는 다른 광학 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 특정된 프로그램 코드 수단을 저장 또는 반송하기 위해 사용될 수 있고, 범용 컴퓨터 또는 특수 목적 컴퓨터 또는 범용 프로세서 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 연결수단(connection)이 컴퓨터 판독 가능 매체로 적절히 칭해진다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 트위스티드 페어(twisted pair), DSL(digital subscriber line), 또는 (적외선, 라디오, 및 마이크로파와 같은) 무선 기술들을 사용하여 송신되는 경우, 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL, 또는 (적외선, 라디오, 및 마이크로파와 같은) 무선 기술들이 매체의 정의 내에 포함된다. 본원에서 사용되는 바와 같은 디스크(disk 및 disc)는 CD(compact disc), 레이저 디스크(disc), 광 디스크(disc), DVD(digital versatile disc), 플로피 디스크(disk) 및 Blu-ray^® 디스크(disc)를 포함하며, 여기서 디스크(disk)들은 통상적으로 데이터를 자기적으로 재생하는 반면, 디스크(disc)들은 레이저들을 이용하여 데이터를 광학적으로 재생한다. 또한, 상기한 것들의 조합들이 컴퓨터 판독 가능 매체들의 범위 내에 포함되어야 한다.

[0064] 본 개시내용의 이전 설명은 임의의 당업자가 본 개시내용을 실시하거나 또는 사용하는 것을 가능하게 하도록 제공된다. 본 개시내용에 대한 다양한 수정들은 당업자들에게 자명할 것이고, 본원에서 정의되는 일반적인 원리들은 개시내용의 사상 또는 범위로부터 벗어나지 않으면서 다른 변형들에 적용될 수 있다. 따라서, 본 개시내용은 본원에 설명된 예들 및 설계들로 제한되는 것으로 의도되는 것이 아니라, 본원에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위를 따를 것이다.

Claims

3D(three dimensional) 인덕터로서,
기판의 제1 영역 내의 제1 복수의 마이크로-TSV(through substrate via)들;
상기 제1 복수의 마이크로-TSV들의 제1 단부에 커플링된, 상기 기판의 제1 표면 상의 제1 트레이스; 및
상기 제1 복수의 마이크로-TSV들의 제2 단부에 커플링된, 상기 기판의 제2 표면 상의 제2 트레이스를 포함하며,
상기 제2 표면은 상기 제1 표면 반대쪽이고, 상기 제2 단부는 상기 제1 단부 반대쪽인,
3D 인덕터.
제1 항에 있어서,
상기 제1 복수의 마이크로-TSV들 중 2개의 마이크로-TSV들 사이의 공간은, 매크로-TSV의 폼 팩터(form factor)에 대응하는 상기 기판의 제1 영역과 상기 매크로-TSV의 폼 팩터에 대응하는 상기 기판의 제2 영역 사이의 공간보다 작은,
3D 인덕터.
제1 항에 있어서,
상기 제1 트레이스는 제1 다중 스트립 라인 트레이스를 포함하는,
3D 인덕터.
제1 항에 있어서,
상기 제2 트레이스는 제2 다중 스트립 라인 트레이스를 포함하는,
3D 인덕터.
제1 항에 있어서,
상기 제1 트레이스는 제1 다중 스트립 라인 트레이스를 포함하고, 상기 제2 트레이스는 제2 다중 스트립 라인 트레이스를 포함하는,
3D 인덕터.
제1 항에 있어서,
상기 제1 트레이스는 다중 스트립 라인 트레이스를 포함하고, 상기 제2 트레이스는 단일 스트립 라인 트레이스를 포함하는,
3D 인덕터.
제1 항에 있어서,
상기 제1 트레이스는 단일 스트립 라인 트레이스를 포함하고, 상기 제2 트레이스는 다중 스트립 라인 트레이스를 포함하는,
3D 인덕터.
제1 항에 있어서,
상기 3D 인덕터는 IPD(integrated passive device)에 통합되는,
3D 인덕터.
제8 항에 있어서,
상기 IPD는 IPD 필터 다이에 통합되는,
3D 인덕터.
제9 항에 있어서,
상기 IPD 필터 다이는 RFFE(radio frequency front-end) 모듈에 통합되는,
3D 인덕터.
3D(three dimensional) 인덕터를 제작하기 위한 방법으로서,
기판의 제1 영역 내에 제1 복수의 마이크로-TSV(through substrate via)들을 형성하는 단계;
상기 제1 복수의 마이크로-TSV들의 제1 단부와 접촉하도록 상기 기판의 제1 표면 상에 제1 트레이스를 증착하는 단계; 및
상기 제1 복수의 마이크로-TSV들의 제2 단부와 접촉하도록 상기 기판의 제2 표면 상에 제2 트레이스를 증착하는 단계를 포함하며,
상기 제2 표면은 상기 제1 표면 반대쪽이고, 상기 제2 단부는 상기 제1 단부 반대쪽인,
3D 인덕터를 제작하기 위한 방법.
제11 항에 있어서,
상기 제1 복수의 마이크로-TSV들을 형성하는 단계는 상기 제1 복수의 마이크로-TSV들을 균일하게 이격시키는 단계를 포함하며,
상기 제1 복수의 마이크로-TSV들 중 2개의 마이크로-TSV들 사이의 공간은, 매크로-TSV의 폼 팩터에 대응하는 상기 기판의 제1 영역과 상기 매크로-TSV의 폼 팩터에 대응하는 상기 기판의 제2 영역 사이의 공간보다 작은,
3D 인덕터를 제작하기 위한 방법.
제11 항에 있어서,
상기 제1 트레이스를 증착하는 단계는 상기 기판의 제1 표면 상에 제1 다중 스트립 라인 트레이스를 증착하는 단계를 포함하는,
3D 인덕터를 제작하기 위한 방법.
제11 항에 있어서,
상기 제2 트레이스를 증착하는 단계는 상기 기판의 제2 표면 상에 제2 다중 스트립 라인 트레이스를 증착하는 단계를 포함하는,
3D 인덕터를 제작하기 위한 방법.
제11 항에 있어서,
상기 제1 트레이스를 증착하는 단계는 상기 기판의 제1 표면 상에 제1 다중 스트립 라인 트레이스를 증착하는 단계를 포함하고; 그리고
상기 제2 트레이스를 증착하는 단계는 상기 기판의 제2 표면 상에 제2 다중 스트립 라인 트레이스를 증착하는 단계를 포함하는,
3D 인덕터를 제작하기 위한 방법.
제11 항에 있어서,
상기 제1 트레이스를 증착하는 단계는 상기 기판의 제1 표면 상에 다중 스트립 라인 트레이스를 증착하는 단계를 포함하고; 그리고
상기 제2 트레이스를 증착하는 단계는 상기 기판의 제2 표면 상에 단일 스트립 라인 트레이스를 증착하는 단계를 포함하는,
3D 인덕터를 제작하기 위한 방법.
제11 항에 있어서,
상기 제1 트레이스를 증착하는 단계는 상기 기판의 제1 표면 상에 단일 스트립 라인 트레이스를 증착하는 단계를 포함하고; 그리고
상기 제2 트레이스를 증착하는 단계는 상기 기판의 제2 표면 상에 다중 스트립 라인 트레이스를 증착하는 단계를 포함하는,
3D 인덕터를 제작하기 위한 방법.
제11 항에 있어서,
IPD(integrated passive device)에 상기 3D 인덕터를 통합시키는 단계를 더 포함하는,
3D 인덕터를 제작하기 위한 방법.
제18 항에 있어서,
IPD 필터 다이에 상기 IPD를 통합시키는 단계를 더 포함하는,
3D 인덕터를 제작하기 위한 방법.
제19 항에 있어서,
RFFE(radio frequency front-end) 모듈에 상기 IPD 필터 다이를 통합시키는 단계를 더 포함하는,
3D 인덕터를 제작하기 위한 방법.