KR20240003451A - 몰리브덴 콘택들을 형성하는 방법들 - Google Patents

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Abstract

반도체 구조를 형성하기 위한 방법들이 설명된다. 방법은, 실질적으로 산화물이 없는 기판 표면을 형성하기 위해 기판을 세정하는 단계, 제1 몰리브덴 전구체에 기판 표면을 노출시키는 단계, 및 기판 표면 상에 제1 몰리브덴 막을 선택적으로 증착하기 위해 기판 표면을 반응물에 노출시키는 단계를 포함한다. 방법은 진공을 파괴하지 않으면서 프로세싱 챔버에서 수행될 수 있다. 방법은 또한, 캡 층 및 라이너 중 하나 이상을 형성하는 단계 및 기판을 어닐링하는 단계를 포함할 수 있다. 방법은 또한, 기판 표면 상에 제2 몰리브덴 막을 증착하는 단계를 포함할 수 있다.

Description

몰리브덴 콘택들을 형성하는 방법들
[0001] 본 개시내용의 실시예들은 반도체 디바이스들 및 반도체 디바이스 제조 분야에 관한 것이다. 더 구체적으로, 본 개시내용의 실시예들은 몰리브덴 콘택들을 선택적으로 형성하는 방법들에 관한 것이다.
[0002] 반도체 프로세싱 산업은 더 큰 표면적들을 갖는 기판들 상에 증착되는 층들의 균일성을 증가시키면서 더 큰 생산 수율을 위해 계속 노력하고 있다. 새로운 재료들과 결합하여, 이들 동일한 팩터들은 또한, 기판의 단위 면적당 회로들의 더 높은 집적을 제공한다. 회로 집적도가 증가함에 따라, 층 두께에 관한 더 큰 균일성 및 프로세스 제어에 대한 필요성이 증가하고 있다. 결과로서, 층의 특성들에 대한 제어를 유지하면서 비용-효과적인 방식으로 기판들 상에 층들을 증착하기 위한 다양한 기술들이 개발되었다.
[0003] CVD(chemical vapor deposition) 및 ALD(atomic layer deposition)은 기판 상에 층들을 증착하기 위해 이용되는 일반적인 증착 프로세스들이다. CVD는, 균일한 두께의 원하는 층을 생성하기 위해, 프로세싱 챔버 내로 도입되는 전구체들 및 기판 온도의 정밀한 제어를 요구하는 플럭스-의존 증착 기법이다. 우수한 단차 피복성(step coverage)을 나타내는 CVD의 변형은 주기적 증착(cyclical deposition) 또는 ALD(atomic layer deposition)이다. 주기적 증착은 원자층 에피택시(ALE)에 기반하며, 그리고 순차적인 사이클들로 기판 표면 상에 전구체 분자들을 전달하기 위해 화학 흡착 기법들을 이용한다. 사이클은 기판 표면을 제1 전구체, 퍼지 가스, 제2 전구체, 및 퍼지 가스에 노출시킨다. 제1 전구체와 제2 전구체는 반응하여, 기판 표면 상에 막으로서 생성물 화합물을 형성한다.
[0004] 진보된 마이크로전자 디바이스들의 복잡도가 증가함에 따라 현재 사용되는 증착 기법들에 대한 요구사항들이 엄격해지고 있다. 몰리브덴 및 몰리브덴 기반 막들은 매력적인 재료 및 전도성 특성들을 갖는다. 이들 막들은 반도체 및 마이크로전자 디바이스들의 전단부에서 후단부까지의 애플리케이션들에 대해 제안되고 테스트되었다.
[0005] 금속 및 유전체 표면들 둘 모두를 갖는 기판들을 세정하는 현재의 방법들은, 오염물들을 제거하고 그리고 다른 반응에 의해 야기된 임의의 손상을 되돌리기 위해, 교번하는 산화 및 환원 반응들에 의존한다. 대부분의 세정 프로세스들은 기판 표면들을 충분히 세정하기 위해 적어도 3개의 산화 또는 환원 반응 프로세스들을 요구한다. 그러나, 산화 및 환원 반응들은 통상적으로 상이한 온도들에서 수행된다. 따라서, 기판은 종종 프로세스들 사이에서 가열 또는 냉각되어야 한다. 또한, 산화 및 환원 반응들에 사용되는 프로세스 가스들은 종종 양립가능하지 않다. 따라서, 기판은 종종, 상이한 프로세스들을 위해 하나의 프로세싱 챔버로부터 다른 프로세싱 챔버로 이송되어야 한다.
[0006] 따라서, 당해 기술분야에는 기판 상에 오염물들을 제거하고 금속 막들을 증착하기 위한 방법들을 개발할 필요가 있다.
[0007] 본 개시내용의 하나 이상의 실시예들은 반도체 구조를 형성하는 방법에 관한 것이다. 하나 이상의 실시예들에서, 방법은, 실질적으로 산화물이 없는 기판 표면을 형성하기 위해 기판을 세정하는 단계; 기판 표면을 제1 몰리브덴 전구체에 노출시키는 단계; 및 기판 표면 상에 제1 몰리브덴 막을 선택적으로 증착하기 위해 기판 표면을 반응물에 노출시키는 단계를 포함한다. 하나 이상의 실시예들에서, 방법은 진공을 파괴하지 않으면서 프로세싱 챔버에서 수행된다.
[0008] 본 개시내용의 다른 실시예는 진공을 파괴하지 않으면서 반도체 구조를 형성하는 방법에 관한 것이다. 하나 이상의 실시예들에서, 방법은, 실질적으로 산화물이 없는 기판 표면을 형성하기 위해 기판을 세정하는 단계 ― 기판 표면은 적어도 하나의 피쳐를 포함함 ―; 기판 표면 상에서 제1 동작을 수행하는 단계 ― 제1 동작은, 기판 표면을 제1 몰리브덴 전구체에 노출시키는 단계 및 기판 표면 상에 제1 몰리브덴 막을 선택적으로 증착하기 위해 기판 표면을 반응물에 노출시키는 단계를 포함함 ―; 기판 표면을 처리하여 캡 및 라이너 중 하나 이상을 형성하는 단계; 및 기판을 어닐링하는 단계를 포함한다.
[0009] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0010] 도 1a는 본 개시내용의 하나 이상의 실시예들에 따른 방법의 프로세스 흐름도를 예시한다.
[0011] 도 1b는 본 개시내용의 하나 이상의 실시예들에 따른 방법의 프로세스 흐름도를 예시한다.
[0012] 도 1c는 본 개시내용의 하나 이상의 실시예들에 따른 방법의 프로세스 흐름도를 예시한다.
[0013] 도 2a 내지 도 2m은 본 개시내용의 하나 이상의 실시예들에 따른 반도체 디바이스의 개략적인 단면도들을 예시한다.
[0014] 첨부된 도면들에서, 유사한 구성요소들 및/또는 특징들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 유형의 다양한 컴포넌트들은, 참조 라벨 다음에 대시(dash) 및 유사한 컴포넌트들 사이를 구별하는 제2 라벨에 의해 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용되는 경우, 설명은, 제2 참조 라벨과 무관하게 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 컴포넌트에 적용가능하다.
[0015] 본 발명의 몇몇 예시적인 실시예들을 설명하기 전에, 본 발명은 다음의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 발명은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 수행될 수 있다.
[0016] 본원에서 사용되는 바와 같이, "기판"이라는 용어는 프로세스가 작용하는 표면 또는 표면의 일부를 지칭한다. 또한, 문맥상 명확하게 달리 표시되지 않는 한, 기판에 대한 언급이 기판의 일부만을 또한 나타낼 수 있다는 것이 당업자들에 의해 또한 이해될 것이다. 부가적으로, 기판 상에 증착하는 것에 대한 참조는 베어(bare) 기판, 및 하나 이상의 막들 또는 피쳐(feature)들이 상부에 증착 또는 형성된 기판 둘 모두를 의미할 수 있다.
[0017] 부가적으로, 본원에서 사용되는 바와 같은 "기판"이라는 용어는, 제작 프로세스 동안 막 프로세싱이 수행되는 임의의 기판 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라, 실리콘, 실리콘 산화물, 변형된 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, 금속 합금들, 유전체 재료들, 다른 전도성 재료들, 또는 이들의 조합들과 같은 임의의 다른 재료들을 포함한다. 일부 실시예들에서, 기판은 실리콘(Si), 루테늄(Ru), 코발트(Co), 텅스텐(W), 실리콘 인화물(SiP), 티타늄 실리콘(TiSi), 티타늄 질화물(TiN), 티타늄 알루미나이드(TiAl), 실리콘 게르마늄(SiGe), 실리콘 게르마늄 붕소(SiGeB), 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3) 또는 이들의 조합들을 포함한다. 기판들은 제한 없이, 반도체 웨이퍼들을 포함한다. 기판들은 기판 표면을 연마, 에칭, 환원, 산화, 수산화, 어닐링 및/또는 베이크(bake)하기 위한 전처리 프로세스에 노출될 수 있다. 본 개시내용에서는, 기판의 표면 자체에 대해 직접 막을 프로세싱하는 것 외에도, 아래에서 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해서도, 개시된 막 프로세싱 단계들 중 임의의 단계가 또한 수행될 수 있으며, "기판 표면"이라는 용어는 맥락이 나타내는 것과 같은 그러한 하층을 포함하는 것으로 의도된다.
[0018] 하나 이상의 실시예들에 따르면, 막 또는 막의 층과 관련하여, "상(on)"이라는 용어는 막 또는 층이 표면, 예컨대 기판 표면 바로 위에 있는 것뿐만 아니라, 표면, 예컨대 기판 표면과 막 또는 층 사이에 하나 이상의 하층이 존재하는 것을 포함한다. 따라서, 하나 이상의 실시예들에서, "기판 표면 상"이라는 문구는 하나 이상의 하층들을 포함하는 것으로 의도된다. 다른 실시예들에서, "바로 위"라는 문구는 개재 층들 없이 표면, 예컨대 기판 표면과 접촉하는 층 또는 막을 지칭한다. 따라서, "기판 표면 바로 위 층"이라는 문구는 기판 표면과 층 사이에 층들이 없는, 기판 표면과 직접 접촉하는 층을 지칭한다.
[0019] 본원에서 사용되는 바와 같이, "기판 표면"이라는 용어는, 층이 형성될 수 있는 임의의 기판 표면을 지칭한다. 기판 표면은, 내부에 형성된 하나 이상의 피쳐들, 상부에 형성된 하나 이상의 층들, 및 이들의 조합들을 가질 수 있다. 피쳐의 형상은, 피크들, 트렌치들, 및 원통형 비아들을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 형상일 수 있다. 이와 관련하여 사용되는 바와 같이, "피쳐"라는 용어는 임의의 의도적인 표면 불규칙성을 지칭한다. 피쳐들의 적절한 예들은, 최상부, 2개의 측벽들 및 최하부를 갖는 트렌치들, 표면으로부터 상방으로 연장되는 2개의 측벽들 및 최상부를 갖는 피크들, 및 최하부가 개방된 표면으로부터 아래로 연장되는 측벽들을 갖는 비아들을 포함한다(그러나 이에 제한되지 않음). 피쳐들은 임의의 적절한 종횡비(피쳐의 깊이 대 피쳐의 폭의 비)를 가질 수 있다. 일부 실시예들에서, 피쳐는 3:1 내지 15:1, 6:1 내지 15:1, 9:1 내지 15:1, 12:1 내지 15:1, 3:1 내지 12:1, 6:1 내지 12:1, 9:1 내지 12:1, 3:1 내지 9:1, 6:1 내지 9:1, 또는 3:1 내지 6:1의 범위의 종횡비를 갖는다.
[0020] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 용어들 "반응성 화합물", "반응성 가스", "반응성 종", "전구체", "프로세스 가스" 등은 상호교환가능하며, 표면 반응(예컨대, 화학흡착, 산화, 환원)으로 기판 표면 또는 기판 표면 상의 재료와 반응할 수 있는 임의의 가스성 종을 지칭한다. 하나 이상의 실시예들에서, 반응성 화합물은 휘발성이고, 열적으로 안정적이며, 따라서, 기상 증착에 적절하다.
[0021] 본원에서 사용되는 바와 같이, "프로세싱 챔버"라는 용어는 프로세싱 챔버의 전체 내부 볼륨을 포함하지 않으면서, 기판 표면에 인접한 프로세싱 챔버의 부분들을 포함한다. 예컨대, 공간적으로 분리된 프로세싱 챔버의 섹터에서, 기판 표면에 인접한 프로세싱 챔버의 부분으로부터, 가스 커튼을 통해 반응성 화합물들을 전혀 함유하지 않거나 또는 반응성 화합물들을 실질적으로 함유하지 않는 프로세싱 챔버의 부분 또는 섹터로 기판을 이동시키는 것을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 기법에 의해 하나 이상의 반응성 화합물들이 퍼징된다.
[0022] 본원에서 사용되는 바와 같이, "원자층 증착" 또는 "주기적 증착"이라는 용어는 기판 표면 상에 재료의 층을 증착하기 위한 2개 이상의 반응성 화합물들의 순차적인 노출을 지칭한다. 기판, 또는 기판 표면의 일부는, 프로세싱 챔버의 반응 존(zone) 내로 도입되는 2개 이상의 반응성 화합물들에 순차적으로 노출된다. 반응성 가스들의 순차적인 노출은 반응성 가스들 사이의 가스 상 반응들을 방지하거나 최소화한다. 시간-도메인 ALD 프로세스에서, 각각의 반응성 화합물에 대한 노출은, 각각의 화합물이 기판 표면 상에 부착되고 그리고/또는 반응할 수 있도록 하기 위해 일정 시간 지연을 두고 분리된다. 공간적 ALD 프로세스에서, 기판 상의 임의의 주어진 지점이 하나 초과의 반응성 화합물에 실질적으로 동시에 노출되지 않도록, 기판 표면 상의 재료, 또는 기판 표면의 상이한 부분들이 2개 이상의 반응성 화합물들에 동시에 노출된다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 이와 관련하여 사용되는 "실질적으로"라는 용어는, 당업자들에 의해 이해되는 바와 같이, 기판의 작은 부분이 확산으로 인해 다수의 반응성 가스들에 동시에 노출될 가능성이 있고, 동시 노출은 의도되지 않는다는 것을 의미한다.
[0023] 시간-도메인 ALD 프로세스의 일 양상에서, 제1 반응성 가스(즉, 제1 전구체 또는 화합물 A)가 반응 존 내로 펄싱된 후에 제1 시간 지연이 후속된다. 다음으로, 제2 전구체 또는 화합물 B가 반응 존 내로 펄싱된 후, 제2 지연이 후속된다. 각각의 시간 지연 동안, 반응 존을 퍼징하거나 또는 반응 존으로부터 임의의 잔류 반응성 화합물 또는 부산물들을 다른 방식으로 제거하기 위해, 퍼지 가스, 이를테면 아르곤이 프로세싱 챔버 내에 도입된다. 대안적으로, 퍼지 가스는, 반응성 화합물들의 펄스들 사이의 시간 지연 동안 퍼지 가스만 흐르도록, 증착 프로세스 전체에 걸쳐 연속적으로 흐를 수 있다. 대안적으로, 원하는 막 또는 막 두께가 기판 표면 상에 형성될 때까지, 반응성 화합물들이 펄싱된다. 어느 시나리오에서든, 화합물 A, 퍼지 가스, 화합물 B 및 퍼지 가스를 펄싱하는 ALD 프로세스가 한 사이클이다. 사이클은 화합물 A 또는 화합물 B로 시작하여 원하는 두께를 갖는 막을 달성할 때까지 사이클의 개개의 순서를 계속할 수 있다. 하나 이상의 실시예들에서, 시간-도메인 ALD 프로세스는 2개 초과의 반응성 화합물들을 이용하여, 미리 결정된 시퀀스로 수행될 수 있다.
[0024] 공간적 ALD 프로세스의 양상에서, 제1 반응성 가스 및 제2 반응성 가스는 반응 존에 동시에 전달되지만, 불활성 가스 커튼 및/또는 진공 커튼에 의해 분리된다. 기판 상의 임의의 주어진 지점이 제1 반응성 가스 및 제2 반응성 가스에 노출되도록, 기판이 가스 전달 장치에 대해 이동된다. 하나 이상의 실시예들에서, 공간적 ALD 프로세스는 2개 초과의 반응성 화합물들을 이용하여, 미리 결정된 시퀀스로 수행될 수 있다.
[0025] 일부 실시예들에서, 기판 표면은 실질적으로 순차적으로 제1 반응성 화합물 및 제2 반응성 화합물에 노출된다. 본 명세서 전반에 걸쳐 본원에서 사용되는 바와 같이, "실질적으로 순차적으로"는, 약간의 중첩이 있을 수 있지만, 제1 반응성 화합물 노출의 지속기간의 대부분이 제2 반응성 화합물 노출과 중첩되지 않는 것을 의미한다.
[0026] 본원에서 사용되는 바와 같이, "화학 기상 증착"이라는 용어는 기판 표면 상에 재료의 층을 증착하기 위한 적어도 하나의 반응성 화합물의 노출을 지칭한다. 일부 실시예들에서, CVD(chemical vapor deposition) 프로세스는, 반응성 화합물들의 가스 상 반응들을 가능하게 하기 위해, 프로세싱 챔버에서 2개 이상의 반응성 화합물들을 혼합하는 단계, 및 증착 단계를 포함한다. 일부 실시예들에서, CVD 프로세스는 기판 표면을 2개 이상의 반응성 화합물들에 동시에 노출시키는 단계를 포함한다. 일부 실시예들에서, CVD 프로세스는 제2 반응성 화합물에 대한 간헐적인 노출과 함께 기판 표면을 제1 반응성 화합물에 연속적으로 노출시키는 단계를 포함한다. 일부 실시예들에서, 기판 표면은 미리 결정된 두께를 갖는 막을 증착하기 위해 CVD 반응을 겪는다. CVD 프로세스에서, 막은 혼합된 반응성 화합물들에 대한 1회의 노출로 증착될 수 있거나, 또는 퍼지를 사이에 두고 혼합된 반응성 화합물들에 대한 다수의 노출들로 증착될 수 있다. 일부 실시예들에서, 기판 표면은 실질적으로 동시에 제1 반응성 화합물 및 제2 반응성 화합물에 노출된다.
[0027] 본 명세서 전반에 걸쳐 본원에서 사용되는 바와 같이, "실질적으로 동시에"는 제1 반응성 화합물 노출의 지속기간의 대부분이 제2 반응성 화합물 노출과 중첩되는 것을 의미한다.
[0028] 본원에서 사용되는 바와 같이, "퍼징"이라는 용어는, 프로세스 구역으로부터 미반응 전구체, 반응 생성물들, 및 부산물들을 제거하는 임의의 적절한 퍼지 프로세스를 포함한다. 적절한 퍼지 프로세스는, 가스 커튼을 통해, 반응물을 전혀 함유하지 않거나 실질적으로 전혀 함유하지 않는 프로세싱 구역의 부분 또는 섹터로 기판을 이동시키는 단계를 포함한다. 하나 이상의 실시예들에서, 프로세싱 챔버를 퍼징하는 단계는 진공을 적용하는 단계를 포함한다. 일부 실시예들에서, 프로세싱 구역을 퍼징하는 단계는 기판 위로 퍼지 가스를 유동시키는 단계를 포함한다. 일부 실시예들에서, 퍼지 프로세스는 불활성 가스를 유동시키는 단계를 포함한다. 하나 이상의 실시예들에서, 퍼지 가스는 질소(N2), 헬륨(He), 및 아르곤(Ar) 중 하나 이상으로부터 선택된다. 일부 실시예들에서, 제1 반응성 화합물은, 기판을 제2 반응성 화합물에 노출시키기 전에 0.2초 내지 30초, 0.2초 내지 10초, 0.2초 내지 5초, 0.5초 내지 30초, 0.5초 내지 10초, 0.5초 내지 5초, 1초 내지 30초, 1초 내지 10초, 1초 내지 5초, 5초 내지 30초, 5초 내지 10초, 또는 10초 내지 30초의 범위의 시간 지속기간 동안 반응 챔버로부터 퍼징된다.
[0029] 본원에서 사용되는 바와 같이, "라이너"라는 용어는, 층의 증착 이전의 개구의 상당한 부분이 층의 증착 후에 충전되지 않은 상태로 유지되도록, 개구의 하부 표면 및/또는 측벽들의 적어도 일부를 따라 맞추어(conformably) 형성된 층을 지칭한다. 라이너는 개구의 하부 표면 및 측벽들 전체를 따라 형성될 수 있다. 라이너는 당업자에게 공지된 임의의 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, 라이너는 금속 질화물, PVD 금속, 또는 이들의 조합들을 포함한다.
[0030] 본 개시내용의 실시예들은 반도체 구조를 형성하기 위한 방법들을 제공한다. 일부 실시예들에서, 방법은 기판 상에 금속 막들을 선택적으로 증착하는 단계를 포함한다. 최소 콘택 저항을 달성하기 위해, 기판 상의 피쳐들의 볼륨은 매우 작다. 하나 이상의 실시예들에서, 기판은 실리콘 또는 이의 유도체를 포함한다. 하나 이상의 실시예들에서, 피쳐를 저 저항률 금속으로 충전하고 피쳐의 최하부에서 규화물을 최소로 감소시키기 위한 방법들이 유리하게 제공된다.
[0031] 일부 실시예들에서, 금속 전구체는 금속 막을 형성하는 데 사용된다. 하나 이상의 실시예들에서, 기판이 금속 전구체에 노출될 때, 하층 기판의 에칭이 발생한다. 일부 실시예들에서, 금속 막은 무-산소 환경에서 기판 표면 상에 증착되며, 이는 유리하게, 하층 기판의 에칭을 감소시키거나 또는 제거한다. 따라서, 일부 실시예들에서, 하층 기판의 에칭 정도는, 반응물의 존재, 반응물 농도, 반응물 펄스 길이, 압력, 또는 온도를 포함하는(그러나 이에 제한되지 않음) 증착 파라미터들 중 하나 이상을 조정함으로써 수정될 수 있다.
[0032] 도 1a 내지 도 1c는 본 개시내용의 하나 이상의 실시예들에 따른, 반도체 구조를 형성하는 것에 관한 방법(100)의 프로세스 흐름도들을 예시한다. 도 2a 내지 도 2m은 본 개시내용의 하나 이상의 실시예들에 따른 반도체 디바이스(200)의 개략적인 단면도들을 예시한다. 도 2a를 참조하면, 반도체 디바이스(200)는 기판(201)을 포함한다. 기판(201)은 제1 표면(205)을 갖는 제1 재료(204) 및 제2 표면(207) 및 제3 표면(209)을 갖는 제2 재료(206)를 갖는다.
[0033] 일부 실시예들에서, 제1 재료(204)는 금속, 합금, 질화물, 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 합금은 실리콘 게르마늄(SiGe)을 포함한다.
[0034] 일부 실시예들에서, 제2 재료(206)는 산화물, 유전체, 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 제2 재료(206)는, 실리콘 이산화물(SiO2), 실리콘 질화물(SiN), 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 저-k 재료, 또는 이들의 조합들 중 하나 이상을 포함한다.
[0035] 도 2a를 참조하면, 반도체 디바이스(200)는 내부에 형성된 적어도 하나의 피쳐(212)를 갖는다. 당업자들은 도 2에 도시된 단일 피쳐(212)가 예시 목적들을 위한 것이고 하나 초과의 피쳐가 있을 수 있다는 것을 이해할 것이다. 피쳐(212)의 형상은 피크들, 트렌치들, 및 원통형 비아들을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 형상일 수 있다. 도시된 실시예에서, 피쳐(212)는 트렌치이다. 트렌치는 제1 표면(205)에 의해 형성된 최하부 및 제3 표면(209)에 의해 형성된 측벽들(209)을 갖는다. 다른 특정 실시예들에서, 피쳐(212)는 비아이다. 일부 실시예들에서, 피쳐(212)는 3:1 내지 15:1, 6:1 내지 15:1, 9:1 내지 15:1, 12:1 내지 15:1, 3:1 내지 12:1, 6:1 내지 12:1, 9:1 내지 12:1, 3:1 내지 9:1, 6:1 내지 9:1, 또는 3:1 내지 6:1의 범위의 종횡비를 포함한다.
[0036] 도 1a 및 도 2a를 참조하면, 동작(110)에서, 방법(100)은 기판(201)(또는 기판 표면)을 세정하는 단계를 포함한다. 일부 실시예들에서, 기판(201)(또는 기판 표면)을 세정하는 단계는 기판 표면으로부터 산화물들을 제거한다. 일부 실시예들에서, 산화물들은 자연 산화물이다. 일부 실시예들에서, 동작(110)에서 기판 표면을 세정하는 단계는 실질적으로 산화물이 없는 기판 표면을 형성한다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 산화물이 없는"이라는 용어는, 기판 표면 상에 5%, 2%, 1% 또는 0.5% 이하의 산소 원자들이 존재함을 의미한다. 하나 이상의 실시예들에서, 기판 표면으로부터 산화물을 제거하기 위해 이방성 에칭이 사용된다. 하나 이상의 실시예들에서, 이방성 에칭은 제2 재료(206)보다 제1 표면(205)으로부터 산화물을 더 많이 제거한다. 하나 이상의 실시예들에서, 동작(110)에서 기판 표면을 세정하는 단계는, 실질적으로 산화물이 없는 제1 표면(205)을 형성한다.
[0037] 도 1a 및 도 2b를 참조하면, 동작(120)에서, 제1 금속 막(220)이 제1 기판 표면(205) 상에 선택적으로 형성된다. 일부 실시예들에서, 동작(130)은 기판(201)(또는 기판 표면)을 제1 금속 전구체에 노출시키고 기판(201)(또는 기판 표면)을 제1 반응물에 노출시키는 단계를 포함한다. 제1 금속 막(220)은 ALD 증착 프로세스, CVD 증착 프로세스, 또는 이들의 조합들에 의해 증착될 수 있다.
[0038] 하나 이상의 실시예들에서, 제1 금속 막(220)은 제1 금속성 막을 포함한다. 일부 실시예들에서, 제1 금속성 막은 제1 몰리브덴 막을 포함한다.
[0039] 하나 이상의 실시예들에서, 제1 금속 막(220)의 형성은 선택적 증착 프로세스이다. 제1 금속 막(220)은, 예컨대 세정에 의해 산화물들이 제거된 금속 표면 상에, 특정 질화물 재료들 상에, 그리고 실리콘 함유 기판들 상에만 형성된다. 하나 이상의 특정 실시예들에서, 제1 재료(204)는 실리콘 또는 실리콘 게르마늄을 포함하고, 제2 재료(206)는 세정되지 않은 실리콘 기판, 또는 실리콘 질화물(SiN), 하프늄 산화물(HfO2) 또는 알루미늄 산화물(Al2O3)과 같은 유전체 재료를 포함한다. 하나 이상의 실시예들에서, 제1 금속 막(220)은 제2 재료(206)의 표면들이 아니라 제1 재료(204)의 제1 표면(205) 상에 선택적으로 형성된다.
[0040] 하나 이상의 실시예들에서, 제1 금속 전구체는 제1 몰리브덴 전구체를 포함한다. 일부 실시예들에서, 제1 몰리브덴 전구체는 몰리브덴 할로겐화물을 포함한다. 일부 실시예들에서, 몰리브덴 할로겐화물은 몰리브덴 불화물, 몰리브덴 염화물, 또는 이들의 조합들을 포함한다. 특정 실시예들에서, 제1 몰리브덴 전구체는 몰리브덴 불화물을 포함한다. 다른 특정 실시예들에서, 제1 몰리브덴 전구체는 몰리브덴 염화물을 포함한다. 하나 이상의 실시예들에서, 제1 전구체는 캐리어 가스를 사용하여 기판 표면 위로 유동된다. 일부 실시예들에서, 캐리어 가스는 제1 전구체를 포함하는 앰풀을 통해 유동된다. 일부 실시예들에서, 캐리어 가스는 불활성 가스이다. 일부 실시예들에서, 불활성 가스는 N2, Ar 및 He 중 하나 이상을 포함한다.
[0041] 하나 이상의 실시예들에서, 제1 반응물은 산화제, 환원제, 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 제1 반응물은 수소(H2), 암모니아(NH3), 실란, 폴리실란, 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 실란은 디실란, 트리실란, 테트라실란, 고차 실란들, 및 치환된 실란 중 하나 이상으로부터 선택된다. 특정 실시예들에서, 제1 반응물은 수소(H2)를 포함한다. 다른 특정 실시예들에서, 반응물은 암모니아(NH3)를 포함한다. 하나 이상의 실시예들에서, 제1 반응물은 캐리어 가스를 사용하여 기판 위로 유동된다. 일부 실시예들에서, 캐리어 가스는 불활성 가스이다. 일부 실시예들에서, 불활성 가스는 N2, Ar 및 He 중 하나 이상을 포함한다. 다른 실시예들에서, 반응물 가스는 연속적으로 유동될 수 있고, 챔버로의 몰리브덴 전구체 유동은 턴 온 및 오프된다.
[0042] 하나 이상의 실시예들에서, 기판 표면은, 100 slm 내지 1000 slm, 100 slm 내지 700 slm, 100 slm 내지 400 slm, 400 slm 내지 1000 slm, 400 slm 내지 700 slm, 또는 700 slm 내지 1000 slm의 범위의 유량으로, 캐리어 가스, 예컨대 Ar을 포함하는 제1 전구체, 예컨대, 몰리브덴 할로겐화물에 노출된다.
[0043] 하나 이상의 실시예들에서, 기판 표면은, 0.3초 내지 5초, 0.3초 내지 3초, 0.3초 내지 1초, 1초 내지 5초, 1초 내지 3초, 또는 3초 내지 5초의 범위의 시간 지속기간 동안, 제1 전구체, 예컨대, 몰리브덴 할로겐화물에 노출된다.
[0044] 하나 이상의 실시예들에서, 기판 표면은, 제1 전구체, 예컨대 몰리브덴 할로겐화물의 연속적인 유동 또는 복수의 펄스들에 노출된다. 일부 실시예들에서, 제1 전구체의 복수의 펄스들은 0.3초 내지 30초, 0.3초 내지 10초, 0.3초 내지 5초, 0.3초 내지 1초, 0.5 내지 5초, 1초 내지 30초, 1초 내지 10초, 1초 내지 5초, 5초 내지 30초, 5초 내지 10초, 또는 10초 내지 30초의 범위의 대기 시간을 갖는다.
[0045] 일부 실시예들에서, 제1 전구체의 복수의 펄스들 각각은 0.3초 내지 5초, 0.3초 내지 3초, 0.3초 내지 1초, 1초 내지 5초, 1초 내지 3초 또는 3초 내지 5초의 범위의 시간 지속기간 동안 인가된다. 일부 실시예들에서, 제1 전구체의 복수의 펄스들 중 적어도 하나는 0.3초 내지 5초, 0.3초 내지 3초, 0.3초 내지 1초, 1초 내지 5초, 1초 내지 3초, 또는 3초 내지 5초의 범위의 시간 지속기간 동안 인가된다.
[0046] 하나 이상의 실시예들에서, 기판 표면은 0.5 slm 내지 15 slm, 0.5 slm 내지 10 slm, 0.5 slm 내지 5 slm, 5 slm 내지 15 slm, 5 slm 내지 10 slm, 또는 10 slm 내지 15 slm의 범위의 유량으로, 제1 반응물, 예컨대, 수소(H2) 또는 암모니아(NH3)에 노출된다.
[0047] 하나 이상의 실시예들에서, 기판 표면은, 0.5초 내지 10초, 0.5초 내지 5초, 0.5초 내지 1초, 1초 내지 10초, 1초 내지 5초, 또는 5초 내지 10초의 범위의 시간 지속기간 동안, 제1 반응물, 예컨대, 수소(H2) 또는 암모니아(NH3)에 노출된다.
[0048] 하나 이상의 실시예들에서, 기판 표면은, 제1 반응물, 예컨대 수소(H2) 또는 암모니아(NH3)의 연속적인 유동 또는 복수의 펄스들에 노출된다. 일부 실시예들에서, 제1 반응물의 복수의 펄스들은 0.3초 내지 30초, 0.3초 내지 10초, 0.3초 내지 5초, 0.3초 내지 1초, 0.5 내지 5초, 1초 내지 30초, 1초 내지 10초, 1초 내지 5초, 5초 내지 30초, 5초 내지 10초, 또는 10초 내지 30초의 범위의 대기 시간을 갖는다.
[0049] 일부 실시예들에서, 제1 반응물의 복수의 펄스들 각각은 0.5초 내지 10초, 0.5초 내지 5초, 0.5초 내지 1초, 1초 내지 10초, 1초 내지 5초, 또는 5초 내지 10초의 범위의 시간 지속기간 동안 인가된다. 일부 실시예들에서, 제1 반응물의 복수의 펄스들 중 적어도 하나는 0.5초 내지 10초, 0.5초 내지 5초, 0.5초 내지 1초, 1초 내지 10초, 1초 내지 5초, 또는 5초 내지 10초의 범위의 시간 지속기간 동안 인가된다.
[0050] 하나 이상의 실시예들에서, 동작(120)은 미리 결정된 수의 사이클들 동안 반복된다. 일부 실시예들에서, 동작(120)은 제1 막(220)이 미리 결정된 두께를 가질 때까지 반복된다. 미리 결정된 두께는 10 Å 내지 50 Å, 10 Å 내지 40 Å, 10 Å 내지 30 Å, 10 Å 내지 20 Å, 15 Å 내지 50 Å, 15 Å 내지 40 Å, 15 Å 내지 30 Å, 15 Å 내지 20 Å, 20 Å 내지 50 Å, 20 Å 내지 40 Å, 20 Å 내지 30 Å, 30 Å 내지 50 Å, 30 Å 내지 40 Å, 또는 40 Å 내지 50 Å의 범위일 수 있다. 일부 실시예들에서, 동작(120)은 미리 결정된 시간 지속기간 동안 계속된다.
[0051] 하나 이상의 실시예들에서, 동작(120)은, 기판(201)(또는 기판 표면)을 제1 반응물에 노출시키기 전에, 기판 표면 또는 프로세싱 챔버에서 제1 금속 전구체를 퍼징하는 단계를 포함한다. 일부 실시예들에서, 기판 표면 또는 프로세싱 챔버에서 제1 반응물이 퍼징된다. 퍼징은 0.2초 내지 30초, 0.2초 내지 10초, 0.2초 내지 5초, 0.5초 내지 30초, 0.5초 내지 10초, 0.5초 내지 5초, 1초 내지 30초, 1초 내지 10초, 1초 내지 5초, 5초 내지 30초, 5초 내지 10초, 또는 10초 내지 30초의 범위의 시간 지속기간 동안 수행될 수 있다.
[0052] 하나 이상의 실시예들에서, 동작(110) 및 동작(120)은 진공을 파괴하지 않으면서 수행된다. 일부 실시예들에서, 동작(110) 및 동작(120)은 진공을 파괴하지 않으면서 프로세싱 챔버에서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정과 금속 막 형성 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 이어서, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성된다. 세정 및 금속 막 형성 프로세스를 진공 하에서 유지하는 것은 방법(100) 동안 기판 표면 상에 산화물이 유입/형성되지 않는 것을 보장한다. 동작(110)에서 기판 또는 기판 표면을 세정하는 것은 기판 표면으로부터 산화물들, 예컨대 자연 산화물들을 제거한다. 제1 반응물은 환원제를 포함하며, 환원제는 동작(120) 동안에 무-산소 조건들을 유지한다.
[0053] 하나 이상의 실시예들에서, 방법(100)은 2 Torr 내지 60 Torr, 2 Torr 내지 40 Torr, 2 Torr 내지 20 Torr, 20 Torr 내지 60 Torr, 20 Torr 내지 40 Torr 또는 40 Torr 내지 60 Torr의 범위의 압력에서 수행된다.
[0054] 하나 이상의 실시예들에서, 프로세싱 챔버는 기판이 배치되는 페디스털(pedestal)을 포함한다. 일부 실시예들에서, 동작(120)은 프로세싱 챔버에서 페디스털 상에 있는 기판(201)(또는 기판 표면)에 대해 수행된다. 일부 실시예들에서, 페디스털은 350℃ 내지 550℃, 350℃ 내지 500℃, 350℃ 내지 450℃, 350℃ 내지 400℃, 400℃ 내지 550℃, 400℃ 내지 500℃, 400℃ 내지 450℃, 450℃ 내지 550℃, 450℃ 내지 500℃ 또는 500℃ 내지 550℃의 범위의 온도로 유지된다. 하나 이상의 실시예들에서, 방법(100)은 400℃ 내지 425℃의 범위의 온도에서 수행된다.
[0055] 도 1a, 도 1b, 및 도 2c를 참조하면, 일부 실시예들에서, 제1 금속 막(220)은 선택적으로, 동작(130)에서의 캡 층(240)에 의해, 산화물 형성으로부터 보호된다. 캡 층(240)은 당업자에게 공지된 임의의 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, 캡 층(240)은 제1 금속 막(220) 상에 형성된다. 일부 실시예들에서, 제1 금속 막(220)이 캡 층(240)을 형성하기 위해 처리된다. 일부 실시예들에서, 캡 층(240)은 제1 금속 막(220)을 질화시킴으로써 형성된다. 일부 실시예들에서, 캡 층(240)은 암모니아(NH3)를 사용하여 제1 금속 막(220)을 질화시킴으로써 형성된다. 일부 실시예들에서, 캡 층(240)은, 제1 금속 막(220)을 플라즈마로 처리하여 제1 금속 막(220)을 질화시킴으로써 형성된다. 일부 실시예들에서, 플라즈마 처리는 질소(N2) 플라즈마 처리를 포함한다. 일부 실시예들에서, 캡 층(240)은 금속 질화물, PVD 금속, 또는 이들의 조합들을 포함한다. 하나 이상의 실시예들에서, 동작(110), 동작(120), 및 동작(130)은 진공을 파괴하지 않으면서 수행된다. 일부 실시예들에서, 동작(110), 동작(120), 및 동작(130)은, 진공을 파괴하지 않으면서 프로세싱 챔버에서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 및 캡 층 형성 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성되고, 금속 막 상에 캡 층이 형성된다. 세정, 금속 막 형성 프로세스, 및 캡 층 형성 프로세스를 진공 하에서 유지하는 것은, 방법(100) 동안에 기판 표면 상에 산화물이 도입/형성되지 않는 것을 보장한다.
[0056] 도 1a 및 도 2d를 참조하면, 일부 실시예들에서, 제1 금속 막(220)은, 동작(140)에서의 라이너(250)에 의해, 산화물 형성으로부터 선택적으로 보호된다. 라이너(250)는 당업자에게 공지된 임의의 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, 라이너(250)는 금속 질화물, PVD 금속, 또는 이들의 조합들을 포함한다.
[0057] 도 1a 및 도 2e를 참조하면, 일부 실시예들에서, 캡 층 없이 제1 금속 막(220) 상에 라이너(250)가 형성될 수 있다. 도 1a, 도 1b, 및 도 2d를 참조하면, 일부 실시예들에서, 라이너(250)는 캡 층(240) 상에 형성될 수 있고, 캡 층(240)은 제1 금속 막(220) 상에 형성될 수 있다.
[0058] 일부 실시예들에서, 적어도 동작(110), 동작(120), 및 동작(140)은 진공을 파괴하지 않으면서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 및 라이너 형성 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대, 몰리브덴 막이 형성되고, 금속 막 상에 라이너가 형성된다. 일부 실시예들에서, 적어도 동작(110), 동작(120), 동작(130), 및 동작(140)은 진공을 파괴하지 않으면서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 캡 층 형성, 및 라이너 형성 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성되고, 금속 막 상에 캡 층이 형성되고, 캡 층 상에 라이너가 형성된다.
[0059] 본 개시내용의 다른 양상에서, 반도체 구조(200)를 형성하는 방법은 반도체 구조(200)의 콘택 저항을 감소시키는 단계를 포함한다. 일부 실시예들에서, 제1 금속 막(220), 예컨대 몰리브덴 막은 금속 규화물 막, 예컨대 몰리브덴 규화물을 형성하기 위해 어닐링된다. 일부 실시예들에서, 금속 규화물 막을 형성하기 위해 제1 금속 막(220)을 어닐링하는 것은 콘택 저항을 감소시킨다. 하나 이상의 실시예들에서, 어닐링은 금속 규화물을 형성하고, 금속 규화물의 저항률은 금속 막(220)의 저항률보다 더 높다. 하나 이상의 실시예들에서, 금속 규화물은 콘택 저항을 감소시키기 위해 형성된다. 전류가 실리콘으로부터 금속 막(220)으로 흐른다면, 저항은 높다. 하나 이상의 실시예들에서, 금속 규화물을 제조함으로써, 실리콘, 금속 규화물, 및 금속 막을 통해 흐르는 전류의 저항은 더 낮다.
[0060] 도 1a 및 도 1b를 참조하면, 하나 이상의 실시예들에서, 동작(150)에서, 기판(201)이 어닐링된다. 하나 이상의 실시예들에서, 기판(201)을 어닐링하는 것은 평활한 표면을 생성한다. 따라서, 일부 실시예들에서, 반도체 구조(200)를 형성하는 방법은 어닐링에 의해 제1 금속 막(120)의 표면을 평활화하는 단계를 포함한다. 일부 실시예들에서, 기판 표면은 어닐링 동작(150) 후에 거칠지 않다. 따라서, 일부 실시예들에서, 어닐링 동작(150)은 평활한 표면을 생성하도록 구성된다.
[0061] 기판(201)(또는 기판 표면)은 당업자에게 공지된 임의의 프로세스에 의해 어닐링될 수 있다. 일부 실시예들에서, 기판(201)(또는 기판 표면)은 RTP(rapid thermal process)에 의해 어닐링된다.
[0062] 도 1a 및 도 2f 내지 도 2i를 참조하면, 동작(150)에서, 제1 금속 막(220)이 어닐링되어, 어닐링된 제1 금속 막(230)이 형성된다. 일부 실시예들에서, 어닐링된 제1 금속 막(230)은 금속 규화물을 포함한다. 도 2f에 예시된 바와 같이, 하나 이상의 실시예들에서, 캡 층 또는 라이너가 없으며, 어닐링 시에, 제1 금속 막(220)은 어닐링된 제1 금속 막(230)을 형성한다. 도 2g에 예시된 바와 같이, 하나 이상의 실시예들에서, 디바이스는 제1 금속 막(220) 상에 캡 층(240)을 포함할 수 있고, 어닐링 시에, 제1 금속 막(220)은 어닐링된 제1 금속 막(230)을 형성한다. 도 2h에 예시된 바와 같이, 하나 이상의 실시예들에서, 디바이스는 제1 금속 막(220) 상의 캡 층(240) 상의 라이너(250)를 포함할 수 있고, 어닐링 시에, 제1 금속 막(220)은 어닐링된 제1 금속 막(230)을 형성한다. 도 2i에 예시된 바와 같이, 일부 실시예들에서, 디바이스는 제1 금속 막(220) 상에 형성된 라이너(250)를 포함하고, 어닐링 시에, 제1 금속 막(220)은 어닐링된 제1 금속 막(230)을 형성한다.
[0063] 일부 실시예들에서, 적어도 동작(110), 동작(120), 및 동작(150)은 진공을 파괴하지 않으면서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 및 어닐링 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성되고, 디바이스가 어닐링된다.
[0064] 일부 실시예들에서, 적어도 동작(110), 동작(120), 동작(130), 및 동작(150)은 진공을 파괴하지 않으면서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 캡 층 형성, 및 어닐링 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성되고, 금속 막 상에 캡 층이 형성되고, 디바이스가 어닐링된다.
[0065] 일부 실시예들에서, 적어도 동작(110), 동작(120), 동작(140), 및 동작(150)은 진공을 파괴하지 않으면서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 라이너 형성, 및 어닐링 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성되고, 제1 금속 막 상에 라이너가 형성되고, 디바이스가 어닐링된다.
[0066] 일부 실시예들에서, 적어도 동작(110), 동작(120), 동작(130), 동작(140), 및 동작(150)은 진공을 파괴하지 않으면서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 캡 층 형성, 라이너 형성, 및 어닐링 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성되고, 금속 막 상에 캡 층이 형성되고, 캡 층 상에 라이너가 형성되고, 디바이스가 어닐링된다.
[0067] 일부 실시예들에서, 동작(150)에서 디바이스를 어닐링하는 것은 어닐링된 제1 금속 막(230)을 형성한다. 일부 실시예들에서, 어닐링된 제1 금속 막(230)은, 제1 금속 막(220)의 두께의 1.5배 내지 3배, 또는 제1 금속 막(220)의 두께의 1.5배 내지 2배, 또는 제1 금속 막(220)의 두께의 2배 내지 3배의 범위의 두께를 갖는다. 일부 실시예들에서, 어닐링된 제1 금속 막(230)은 20 Å 내지 150 Å, 20 Å 내지 100 Å, 20 Å 내지 50 Å, 50 Å 내지 150 Å, 50 Å 내지 100 Å, 또는 100 Å 내지 150 Å의 범위의 두께를 갖는다.
[0068] 일부 실시예들에서, 어닐링된 제1 금속 막(230)은 4% 내지 30% 미만, 4% 내지 20% 미만, 4% 내지 10% 미만, 10% 내지 30% 미만, 10% 내지 20% 미만, 또는 20% 내지 30% 미만의 범위의 RMS(root mean square) 거칠기를 갖는다.
[0069] 일부 실시예들에서, 어닐링(동작(150)) 후에, 어닐링된 제1 금속 막(230) 상에 캡 층(240)이 형성될 수 있다. 도 1c 및 도 2g를 참조하면, 하나 이상의 실시예들에서, 동작(160)에서, 어닐링된 제1 금속 막(230)은 캡 층(240)으로 보호된다. 캡 층(240)은 동작(130)에서 개시된 방법들 중 임의의 방법에 따라 형성될 수 있다. 캡 층(240)은 하나 이상의 실시예들의 재료들을 포함하여, 당업자에게 공지된 임의의 적절한 재료를 포함할 수 있다. 일부 실시예들에서, 적어도 동작(110), 동작(120), 동작(150), 및 동작(160)은 진공을 파괴하지 않으면서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 어닐링, 및 캡 층 형성 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성되고, 디바이스가 어닐링되고, 어닐링된 금속 막 상에 캡 층이 형성된다.
[0070] 일부 실시예들에서, 어닐링된 제1 금속 막(230) 상에 라이너(250)가 형성될 수 있다. 도 1c 및 도 2g를 참조하면, 하나 이상의 실시예들에서, 동작(170)에서, 어닐링된 제1 금속 막(230) 상에 라이너(240)가 형성된다. 도 1b 및 도 2h를 참조하면, 하나 이상의 실시예들에서, 동작(170)에서, 캡 층(240) 상에 라이너(250)가 형성될 수 있다. 라이너(250)는 동작(140)에서 개시된 방법들 중 임의의 방법에 따라 형성될 수 있다. 라이너(250)는 위에서 설명된 하나 이상의 실시예들에서 설명된 재료들 중 임의의 재료를 포함하여, 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다.
[0071] 도 1b를 참조하면, 일부 실시예들에서, 적어도 동작(110), 동작(120), 동작(150), 및 동작(170)은 진공을 파괴하지 않으면서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 어닐링, 및 캡 층 형성 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성되고, 디바이스가 어닐링되고, 어닐링된 금속 막 상에 캡 층이 형성된다.
[0072] 도 1b를 참조하면, 일부 실시예들에서, 적어도 동작(110), 동작(120), 동작(130), 동작(150), 및 동작(170)은 진공을 파괴하지 않으면서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 캡 층 형성, 어닐링, 및 라이너 형성 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성되고, 금속 막 상에 캡 층이 형성되고, 디바이스가 어닐링되고, 형성된다면, 캡 층 상에 라이너가 형성된다.
[0073] 도 1c를 참조하면, 일부 실시예들에서, 적어도 동작(110), 동작(120), 동작(150), 동작(160), 및 동작(170)이 진공을 파괴하지 않으면서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 어닐링, 캡 층 형성, 및 라이너 형성 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성되고, 디바이스가 어닐링되고, 어닐링된 금속 막 상에 캡 층이 형성되며, 캡 층 상에 라이너가 형성된다.
[0074] 도 1a 내지 도 1c 및 도 2j 내지 도 2m과 관련하여, 반도체 구조(200)를 형성하는 방법은, 동작(180)에서, 기판(201)(또는 기판 표면)의 적어도 하나의 피쳐(212)를 충전하는 단계를 포함한다. 일부 실시예들에서, 적어도 하나의 피쳐를 충전하는 단계는, 제1 금속 막(220) 상에, 어닐링된 제1 금속 막(230) 상에, 캡 층(240) 상에, 또는 라이너(250) 상에 제2 금속 막(260)을 증착하는 단계를 포함한다. 하나 이상의 실시예들에서, 제2 금속 막(260)은 당업자에게 공지된 임의의 적절한 갭 충전 프로세스에 의해 증착될 수 있다. 일부 실시예들에서, 동작(180)에서의 갭 충전 프로세스는, 위의 하나 이상의 실시예들에서 설명된 바와 같이, 금속 전구체, 예컨대, 몰리브덴 할로겐화물, 및 반응물, 예컨대, 수소(H2)에 대한 노출을 포함한다. 일부 실시예들에서, 제2 금속 막(260)은 제2 몰리브덴 막을 포함한다. 일부 실시예들에서, 제1 몰리브덴 막과 제2 몰리브덴 막은 동일하다. 일부 실시예들에서, 제1 몰리브덴 막과 제2 몰리브덴 막은 상이하다.
[0075] 다른 실시예들에서, 동작(180)의 갭 충전 프로세스는 기판(201)(또는 기판 표면)을 제2 금속 전구체에 노출시키는 단계 및 기판(201)(또는 기판 표면)을 제2 반응물에 노출시키는 단계를 포함한다. 제1 금속 전구체 및 제2 금속 전구체는 동일하거나 상이할 수 있다. 제1 반응물 및 제2 반응물은 동일하거나 상이할 수 있다. 일부 실시예들에서, 제2 금속 전구체는 제2 몰리브덴 전구체를 포함한다. 일부 실시예들에서, 제1 몰리브덴 전구체 및 제2 몰리브덴 전구체는 동일하다. 일부 실시예들에서, 제1 몰리브덴 전구체와 제2 몰리브덴 전구체는 상이하다.
[0076] 일부 실시예들에서, 동작(180)의 갭 충전 프로세스는 상향식(bottom-up) 갭 충전 프로세스이다. 하나 이상의 실시예들에서, 제2 금속 막(260)은 제1 금속 막(220) 상에, 또는 어닐링된 제1 금속 막(230) 상에, 또는 캡 층(240) 상에 증착된다.
[0077] 다른 실시예들에서, 동작(180)의 갭 충전 프로세스는 컨포멀 갭 충전 프로세스를 포함한다. 일부 실시예들에서, 컨포멀 갭 충전 프로세스는, 상부에 라이너(250)를 갖는 기판(201)(또는 기판 표면) 상에서 수행된다.
[0078] 하나 이상의 실시예들에서, 라이너(250)는 적어도 하나의 피쳐에 걸쳐 오버행(overhang)된다. 컨포멀 갭 충전 프로세스 동안, 제2 금속 전구체에 대한 라이너(250)의 노출은 오버행을 에칭하고 감소시킨다. 하나 이상의 실시예들에서, 오버행은 반응물의 존재 없이 몰리브덴 전구체에 대한 노출에 의해 감소되고, 그에 따라, 오버행은 더 많이 에칭되고 몰리브덴 갭 충전부는 거의 증착되지 않는다. 하나 이상의 실시예들에서, 오버행은 실질적으로 더 낮은 농도의 반응물에서 몰리브덴 전구체에 노출됨으로써 감소되고, 그에 따라, 오버행은 더 많이 에칭되고 몰리브덴 갭 충전부는 거의 증착되지 않는다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 더 낮은 농도의 반응물"이라는 용어는, 동작(120)에서 반응물 농도가 80%, 60%, 40%, 20%, 10%, 5%, 2%, 1% 이하, 또는 0%인 것을 의미한다. 일단 오버행이 충분히 에칭되면, 반응물이 도입될 수 있고, 적어도 하나의 피쳐가 갭 충전 재료, 예컨대 몰리브덴으로 충전될 수 있다. 일부 실시예들에서, 에칭의 정도는 하나 이상의 파라미터를 조정함으로써 수정될 수 있다. 오버행들을 에칭하기 위한 하나 이상의 파라미터들은 하층 기판의 에칭 정도와 동일하거나 상이할 수 있다.
[0079] 일부 실시예들에서, 적어도 동작(110), 동작(120), 동작(150) 및 동작(180)은 진공을 파괴하지 않으면서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 어닐링, 및 갭 충전 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성되고, 디바이스가 어닐링되고, 갭 충전이 수행된다.
[0080] 일부 실시예들에서, 적어도 동작(110), 동작(120), 동작(130), 동작(150), 및 동작(180)은 진공을 파괴하지 않으면서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 캡 층 형성, 어닐링, 및 갭 충전 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성되고, 금속 막 상에 캡 층이 형성되고, 디바이스가 어닐링되고, 갭 충전이 수행된다.
[0081] 일부 실시예들에서, 적어도 동작(110), 동작(120), 동작(140), 동작(150), 및 동작(180)은 진공을 파괴하지 않으면서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 라이너 형성, 어닐링, 및 갭 충전 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성되고, 금속 막 상에 라이너가 형성되고, 디바이스가 어닐링되고, 갭 충전이 수행된다.
[0082] 일부 실시예들에서, 적어도 동작(110), 동작(120), 동작(130), 동작(140), 동작(150), 및 동작(180)은 진공을 파괴하지 않으면서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 캡 층 형성, 라이너 형성, 어닐링, 및 갭 충전 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성되고, 금속 막 상에 캡 층이 형성되고, 캡 층 상에 라이너가 형성되고, 디바이스가 어닐링되고, 갭 충전이 수행된다.
[0083] 일부 실시예들에서, 적어도 동작(110), 동작(120), 동작(150), 동작(170), 및 동작(180)은 진공을 파괴하지 않으면서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 어닐링, 라이너 형성, 및 갭 충전 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성되고, 디바이스가 어닐링되고, 어닐링된 금속 막 상에 라이너가 형성되고, 갭 충전이 수행된다.
[0084] 일부 실시예들에서, 적어도 동작(110), 동작(120), 동작(130), 동작(150), 동작(170), 및 동작(180)은 진공을 파괴하지 않으면서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 어닐링, 라이너 형성, 및 갭 충전 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성되고, 금속 막 상에 캡 층이 형성되고, 디바이스가 어닐링되고, 라이너가 형성되고, 갭 충전이 수행된다.
[0085] 일부 실시예들에서, 적어도 동작(110), 동작(120), 동작(150), 동작(160), 및 동작(180)은 진공을 파괴하지 않으면서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 어닐링, 캡 층 형성, 및 갭 충전 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성되고, 디바이스가 어닐링되고, 어닐링된 금속 막 상에 캡 층이 형성되고, 갭 충전이 수행된다.
[0086] 일부 실시예들에서, 적어도 동작(110), 동작(120), 동작(150), 동작(160), 동작(170), 및 동작(180)은 진공을 파괴하지 않으면서 수행된다. 따라서, 하나 이상의 실시예들에서, 세정, 금속 막 형성, 어닐링, 캡 층 형성, 라이너 형성, 및 갭 충전 사이에 진공을 파괴하지 않으면서, 기판 표면이 세정되고, 기판 표면 상에 금속 막, 예컨대 몰리브덴 막이 형성되고, 디바이스가 어닐링되고, 캡 층이 형성되고, 라이너가 형성되고, 갭 충전이 수행된다.
[0087] 본 개시내용의 다른 양상에서, 반도체 구조(200)를 형성하는 방법은, 진공을 파괴하는 단계 및/또는 별개의 프로세싱 챔버에서 갭 충전 프로세스를 수행하는 단계(동작(180))를 포함한다. 진공 파괴가 존재하는 실시예들에서, 기판(201)(또는 기판 표면)은 캡 층(240) 및/또는 라이너(250)를 포함할 수 있다.
[0088] 도 1a 내지 도 1c를 참조하면, 하나 이상의 실시예들에서, 방법(100)은 선택적인 사후-프로세싱 동작(190)을 포함한다. 하나 이상의 실시예들에서, 예컨대, 사후-프로세싱 동작(190)은 막 특성들을 수정하기 위한 프로세스(예컨대, 어닐링) 또는 부가적인 막들을 성장시키기 위한 추가의 막 증착 프로세스(예컨대, 부가적인 ALD 또는 CVD 프로세스들)를 포함할 수 있다. 하나 이상의 실시예들에서, 선택적인 사후-프로세싱 동작(190)은 증착된 막의 특성을 수정하는 프로세스일 수 있다. 일부 실시예들에서, 선택적인 사후-프로세싱 동작(190)은 증착 직후의 막을 어닐링하는 단계를 포함한다. 일부 실시예들에서, 어닐링은 동작(120)의 온도보다 더 높은 온도에서 수행된다. 일부 실시예들에서, 어닐링은 100℃ 내지 550℃, 100℃ 내지 450℃, 100℃ 내지 350℃, 100℃ 내지 250℃, 200℃ 내지 550℃, 200℃ 내지 450℃, 200℃ 내지 350℃, 300℃ 내지 550℃, 300℃ 내지 450℃, 또는 400℃ 내지 550℃의 범위의 온도들에서 수행된다. 일부 실시예들에서, 어닐링은 100℃ 내지 <550℃, 100℃ 내지 <450℃, 100℃ 내지 <350℃, 100℃ 내지 <250℃, 200℃ 내지 <550℃, 200℃ 내지 <450℃, 200℃ 내지 <350℃, 300℃ 내지 <550℃, 300℃ 내지 <450℃, 또는 400℃ 내지 <550℃의 범위의 온도에서 수행된다. 일부 실시예들의 어닐링 환경은, 불활성 가스(예컨대, 분자 질소(N2), 아르곤(Ar)) 또는 환원 가스(예컨대, 분자 수소(H2) 또는 암모니아(NH3)) 중 하나 이상을 포함한다. 어닐링은 임의의 적절한 시간 길이 동안 수행될 수 있다. 일부 실시예들에서, 막은, 1시간 내지 24시간, 1시간 내지 20시간, 1시간 내지 15시간, 1시간 내지 10시간, 1시간 내지 5시간, 5시간 내지 24시간, 5시간 내지 20시간, 5시간 내지 15시간, 5시간 내지 10시간, 10시간 내지 24시간, 10시간 내지 20시간, 10시간 내지 15시간, 15시간 내지 24시간, 15시간 내지 20시간, 또는 20시간 내지 24시간의 범위의 미리 결정된 시간 동안 어닐링된다. 일부 실시예들에서, 증착 직후의 막을 어닐링하는 것은 밀도를 증가시키고, 저항률을 감소시키고, 그리고/또는 막의 순도를 증가시킨다. 일부 실시예들에서, 어닐링은 RTP 챔버에서 수행된다. 일부 실시예들에서, RTP 챔버에서의 어닐링은 스파이크 어닐링(마이크로 초) 내지 10분 미만으로 수행된다. 일부 실시예들에서, RTP 챔버에서의 어닐링은 약 1분 동안 수행된다. 일부 실시예들에서, 스파이크 어닐링은 900℃ 이하의 온도에서 수행된다.
[0089] 일부 실시예들에서, 반도체 구조(200)는 추가적인 프로세싱을 위해 제1 챔버로부터 별개의 다음 챔버로 이동된다. 반도체 구조(200)는 제1 챔버로부터 별개의 프로세싱 챔버로 직접적으로 이동될 수 있거나, 또는 반도체 구조(200)는 제1 챔버로부터 하나 이상의 이송 챔버들로 이동된 다음, 별개의 프로세싱 챔버로 이동될 수 있다. 일부 실시예들에서, 제1 금속 막(220) 및 제2 금속 막(260)의 증착은 단일 챔버에서 이루어질 수 있다. 일부 실시예들에서, 제1 금속 막(220)의 증착 및 제2 금속 막(260)의 증착은 별개의 챔버에서 이루어진다. 따라서, 프로세싱 장치는 이송 스테이션과 연통하는 다수의 챔버들을 포함할 수 있다. 이러한 종류의 장치는 "클러스터 툴" 또는 "클러스터링된 시스템" 등으로 지칭될 수 있다. 일부 실시예들에서, 기판에 실질적으로 산화물이 없는 상태로 유지되도록 챔버들 사이에 진공이 유지된다.
[0090] 일반적으로, 클러스터 툴은, 기판 중심-설정(substrate center-finding) 및 배향, 탈기, 어닐링, 증착 및/또는 에칭을 포함하는 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 모듈식 시스템이다. 하나 이상의 실시예들에 따르면, 클러스터 툴은 적어도 제1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는 프로세싱 챔버들과 로드록 챔버들 사이에서 그리고 프로세싱 챔버들과 로드록 챔버들 중에서 기판들을 셔틀링(shuttle)할 수 있는 로봇을 하우징할 수 있다. 이송 챔버는 전형적으로, 진공 조건으로 유지되고, 하나의 챔버로부터 다른 챔버로 그리고/또는 클러스터 툴의 전단부에 포지셔닝된 로드록 챔버로 기판들을 셔틀링하기 위한 중간 스테이지(stage)를 제공한다. 본 개시내용에 대해 구성될 수 있는 2개의 잘-알려진 클러스터 툴들은 Centura® 및 Endura®이며, 이들 둘 모두는 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드(Applied Materials, Inc.)로부터 입수가능하다. 그러나, 챔버들의 정확한 어레인지먼트(arrangement) 및 조합은 본원에서 설명되는 바와 같이 프로세스의 특정 단계들을 수행하기 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은, CLD(cyclical layer deposition), ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 에칭, 사전-세정, 화학적 세정, 플라즈마 질화, 탈기, 배향, 히드록실화 및 다른 기판 프로세스들을 포함한다(그러나 이에 제한되지 않음). 클러스터 툴 상의 챔버에서 프로세스들을 수행함으로써, 후속 막을 증착하기 전에 산화 없이, 대기 불순물들에 의한 기판(201)(또는 기판 표면)의 표면 오염이 방지될 수 있다.
[0091] 하나 이상의 실시예들에 따르면, 기판(201)(또는 기판 표면)은 연속적으로 진공 또는 "로드록(load lock)" 조건들 하에 있으며, 하나의 챔버로부터 다음 챔버로 이동될 때 주변 공기에 노출되지 않는다. 따라서, 이송 챔버들은 진공 하에 있고, 진공 압력 하에서 "펌프 다운(pump down)"된다. 불활성 가스들이 프로세싱 챔버들 또는 이송 챔버들 내에 존재할 수 있다. 일부 실시예들에서, 불활성 가스는 반응물들(예컨대, 반응물) 중 일부 또는 전부를 제거하기 위한 퍼지 가스로서 사용된다. 하나 이상의 실시예들에 따르면, 반응물들(예컨대, 반응물)이 증착 챔버로부터 이송 챔버 및/또는 부가적인 프로세싱 챔버로 이동하는 것을 방지하기 위해, 퍼지 가스가 증착 챔버의 출구에서 주입된다. 따라서, 불활성 가스의 유동은 챔버의 출구에서 커튼을 형성한다.
[0092] 기판(201)은 단일 기판 증착 챔버들에서 프로세싱될 수 있으며, 단일 기판 증착 챔버들에서, 다른 기판이 프로세싱되기 전에 단일 기판이 로딩되고, 프로세싱되고, 그리고 언로딩된다. 기판(201)은 또한, 다수의 기판들이 챔버의 제1 부분 내로 개별적으로 로딩되고, 챔버를 통해 이동하고, 챔버의 제2 부분으로부터 언로딩되는 컨베이어 시스템과 유사하게, 연속적인 방식으로 프로세싱될 수 있다. 챔버 및 연관된 컨베이어 시스템의 형상은 직선 경로 또는 곡선 경로를 형성할 수 있다. 부가적으로, 프로세싱 챔버는 캐러셀(carousel)일 수 있으며, 캐러셀에서 다수의 기판들은 중심 축을 중심으로 이동되고 캐러셀 경로 전체에 걸쳐 증착, 에칭, 어닐링, 세정 등의 프로세스들에 노출된다.
[0093] 프로세싱 동안, 기판(201)은 가열 또는 냉각될 수 있다. 그러한 가열 또는 냉각은, 기판 지지부의 온도를 변화시키는 것 및 가열된 또는 냉각된 가스들을 기판 표면으로 유동시키는 것을 포함(그러나 이에 제한되지 않음)하는 임의의 적절한 수단에 의해 달성될 수 있다. 일부 실시예들에서, 기판 지지부는 기판 온도를 전도적으로 변화시키도록 제어될 수 있는 가열기/냉각기를 포함한다. 하나 이상의 실시예들에서, 이용되는 가스들(반응성 가스들 또는 불활성 가스들)은 기판 온도를 국부적으로 변화시키기 위해 가열 또는 냉각된다. 일부 실시예들에서, 기판 온도를 대류에 의해 변화시키기 위해, 가열기/냉각기는 기판 표면에 인접하게 챔버 내에 포지셔닝된다.
[0094] 기판(201)은 또한, 프로세싱 동안 정지되어 있거나 또는 회전될 수 있다. 회전하는 기판은 연속적으로 또는 불연속적인 단차들로 (기판 축을 중심으로) 회전될 수 있다. 예컨대, 기판(201)은 전체 프로세스에 걸쳐 회전될 수 있거나, 또는 기판(201)은 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에서 소량으로 회전될 수 있다. 프로세싱 동안(연속적으로 또는 단계적으로) 기판(201)을 회전시키는 것은, 예컨대, 가스 유동 기하학적 구조들에서의 국부적인 변동성의 영향을 최소화함으로써, 더 균일한 증착 또는 에칭을 생성하는 것을 도울 수 있다.
[0095] "밑(beneath)", "아래(below)", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시된 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하기 위한 설명의 용이함을 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 부가하여, 사용 또는 동작시 디바이스의 상이한 배향들을 포함하는 것으로 의도된다는 것이 이해될 것이다. 예컨대, 도면들의 디바이스가 뒤집히면, 다른 엘리먼트들 또는 피쳐들의 "아래" 또는 "밑"으로서 설명된 엘리먼트들은 다른 엘리먼트들 또는 피쳐들 "위"로 배향될 것이다. 따라서, 예시적인 용어 "아래"는 위 및 아래의 배향 둘 모두를 포함할 수 있다. 디바이스는 달리 배향(90도 또는 다른 배향들로 회전)될 수 있고, 본원에서 사용되는 공간적으로 상대적인 기술어들은 그에 따라 해석된다.
[0096] 본원에서 논의된 재료들 및 방법들을 설명하는 문맥에서(특히 다음의 청구항들의 문맥에서) 단수 표현들 및 유사한 지시대상들의 사용은, 본원에서 달리 표시되거나 또는 문맥에 의해 명백하게 부정되지 않는 한, 단수형 및 복수형 둘 모두를 커버하는 것으로 해석되어야 한다. 본원에서 값들의 범위들의 언급은, 단지, 본원에서 달리 지시되지 않는 한, 범위 내에 속하는 각각의 개별 값을 개별적으로 언급하는 약칭 방법(shorthand method)으로서의 역할을 하도록 의도될 뿐이며, 각각의 개별 값은, 각각의 개별 값이 마치 본원에서 개별적으로 언급된 것처럼 본 명세서에 포함된다. 본원에서 설명된 모든 방법들은 본원에서 달리 표시되지 않거나 문맥에 의해 명백하게 부정되지 않는 한, 임의의 적절한 순서로 수행될 수 있다. 본원에서 제공된 임의의 그리고 모든 예들, 또는 예시적인 언어(예컨대, "이를테면")의 사용은 단지 재료들 및 방법들을 더욱 명확하게 예시하기 위한 것일 뿐이며, 달리 청구되지 않는 한, 범위에 대한 제한을 제기하지 않는다. 본 명세서의 어떤 언어도, 임의의 청구되지 않은 엘리먼트를 개시된 재료들 및 방법들의 실시에 필수적인 것으로서 표시하는 것으로 해석되어서는 안된다.
[0097] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은 실시예와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 하나 이상의 실시예들에서, 특정 특징들, 구조들, 재료들, 또는 특징들은 임의의 적절한 방식으로 조합된다.
[0098] 본원에서의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이 실시예들은 단지 본 개시내용의 애플리케이션들 및 원리들을 예시할 뿐이라는 것임이 이해되어야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 행해질 수 있다는 것이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (20)

  1. 반도체 구조를 형성하는 방법으로서, 상기 방법은,
    실질적으로 산화물이 없는 기판 표면을 형성하기 위해 기판을 세정하는 단계;
    상기 기판 표면을 제1 몰리브덴 전구체에 노출시키는 단계; 및
    상기 기판 표면 상에 제1 몰리브덴 막을 선택적으로 증착하기 위해 상기 기판 표면을 반응물에 노출시키는 단계를 포함하며,
    상기 방법은 진공을 파괴하지 않으면서 프로세싱 챔버에서 수행되는, 방법.
  2. 제1항에 있어서, 상기 기판은 금속, 질화물, 합금, 유전체, 또는 이들의 조합들을 포함하는, 방법.
  3. 제1항에 있어서, 상기 기판은 Si, Ru, Co, W, SiP, TiN, SiGe, TiSi, SiGeB, TiAl, HfO2, Al2O3, 또는 이들의 조합들을 포함하는, 방법.
  4. 제1항에 있어서, 상기 기판 표면은 상기 몰리브덴 전구체 및 상기 반응물에 순차적으로 또는 동시에 노출되는, 방법.
  5. 제1항에 있어서, 상기 반응물은 산화제 및 환원제 중 하나 이상을 포함하는, 방법.
  6. 제1항에 있어서, 상기 반응물은 수소(H2), 암모니아(NH3), 실란, 폴리실란, 또는 이들의 조합들을 포함하는, 방법.
  7. 제1항에 있어서, 상기 제1 몰리브덴 전구체는 몰리브덴 및 할로겐화물을 포함하는, 방법.
  8. 제4항에 있어서, 상기 기판 표면을 상기 반응물에 노출시키는 단계는 상기 제1 몰리브덴 전구체에 의한 상기 기판 표면의 에칭을 감소시키는, 방법.
  9. 제1항에 있어서, 상기 제1 몰리브덴 막은 15 Å 내지 50 Å의 범위의 두께를 갖는, 방법.
  10. 제1항에 있어서, 상기 제1 몰리브덴 막 상에 캡 층을 형성하거나 또는 상기 제1 몰리브덴 막을 처리하여 상기 캡 층을 형성하는 단계를 더 포함하는, 방법.
  11. 제10항에 있어서, 상기 캡 층은 금속 질화물, PVD 금속, 또는 이들의 조합들을 포함하는, 방법.
  12. 제1항에 있어서, 상기 기판을 어닐링하는 단계를 더 포함하는, 방법.
  13. 제12항에 있어서, 상기 어닐링은 평활한 기판 표면을 형성하고, 상기 평활한 표면은 4% 내지 30% 미만의 범위의 RMS(root mean square) 거칠기를 포함하는, 방법.
  14. 제1항에 있어서, 상기 기판 표면은 3:1 내지 15:1 범위의 종횡비를 갖는 적어도 하나의 피쳐를 포함하는, 방법.
  15. 제14항에 있어서, 상기 적어도 하나의 피쳐를 제2 몰리브덴 전구체 및 제2 반응물에 노출시킴으로써 제2 몰리브덴 막으로 상기 적어도 하나의 피쳐를 충전하는 단계를 더 포함하는, 방법.
  16. 제15항에 있어서, 상기 제2 몰리브덴 막으로 상기 적어도 하나의 피쳐를 충전하기 전에 상기 적어도 하나의 피쳐에 라이너를 증착하는 단계를 더 포함하는, 방법.
  17. 제16항에 있어서, 상기 라이너는 금속 질화물 또는 PVD 금속을 포함하는, 방법.
  18. 제17항에 있어서, 상기 기판 표면을 상기 제2 몰리브덴 전구체에 노출시키는 단계는 상기 적어도 하나의 피쳐에서 상기 라이너에 의해 형성된 오버행(overhang)을 감소시키는, 방법.
  19. 진공을 파괴하지 않으면서 반도체 구조를 형성하는 방법으로서, 상기 방법은,
    실질적으로 산화물이 없는 기판 표면을 형성하기 위해 기판을 세정하는 단계 ― 상기 기판 표면은 적어도 하나의 피쳐를 포함함 ―;
    상기 기판 표면 상에서 제1 동작을 수행하는 단계 ― 상기 제1 동작은, 상기 기판 표면을 제1 몰리브덴 전구체에 노출시키는 단계 및 상기 기판 표면 상에 제1 몰리브덴 막을 선택적으로 증착하기 위해 상기 기판 표면을 반응물에 노출시키는 단계를 포함함 ―;
    상기 기판 표면을 처리하여 캡 및 라이너 중 하나 이상을 형성 또는 증착하는 단계; 및
    상기 기판을 어닐링하는 단계를 포함하는, 방법.
  20. 반도체 구조를 형성하는 방법으로서, 상기 방법은,
    제19항의 방법을 수행하는 단계;
    상기 기판 표면 상에 제2 증착 동작을 수행하는 단계를 포함하며, 제2 증착 프로세스는, 상기 기판 표면을 제2 몰리브덴 전구체에 노출시키는 단계 및 상기 기판 표면 상에 제2 몰리브덴 막을 증착하기 위해 상기 기판 표면을 제2 반응물에 노출시키는 단계를 포함하는, 방법.
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