KR20240002161A - Supplying voltage ground memory interface equalizer transmitter using charge storage and operation method thereof - Google Patents

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KR20240002161A
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charge
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output signal
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KR1020230040872A
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김철우
권영욱
소준섭
심진철
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고려대학교 산학협력단
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Abstract

본 발명은 등화기 송신기에 관한 것으로, 좀 더 자세하게는 전하 저장을 이용한 공급 전압 접지 메모리 인터페이스 등화기 송신기에 관한 것이다. 본 발명의 일 실시 예에 따른 등화기 송신기는, 입력 데이터를 기 설정된 인코딩 식에 기초하여 인코딩(encoding)하는 인코딩부, 상기 인코딩부의 결과 값에 기초하여, 상기 입력 데이터가 1에서 0으로 바뀔 때, 출력 신호에 대한 마이너스 차지를 생성하는 마이너스 차지부, 상기 인코딩부의 결과 값에 기초하여, 상기 입력 데이터가 0에서 1로 바뀔 때, 상기 출력 신호에 대한 플러스 차지를 생성하는 플러스 차지부 및 상기 입력 데이터의 상기 출력 신호에 상기 마이너스 차지 및/또는 상기 플러스 차지를 결합한 송신 신호를 수신단에 송신하는 신호 송신부를 포함하고, 상기 송신 신호가 상기 출력 신호보다 큰 전압 스윙을 갖도록, 상기 수신단은 입력 전원과 연결된 종단 저항을 포함할 수 있다.The present invention relates to an equalizer transmitter, and more particularly to a supply voltage grounded memory interface equalizer transmitter using charge storage. An equalizer transmitter according to an embodiment of the present invention includes an encoding unit that encodes input data based on a preset encoding equation, and, based on a result value of the encoding unit, when the input data changes from 1 to 0. , a negative charge unit for generating a negative charge for the output signal, a plus charge unit for generating a positive charge for the output signal when the input data changes from 0 to 1 based on the result of the encoding unit, and the input and a signal transmitting unit configured to transmit a transmission signal combining the minus charge and/or the positive charge to the output signal of data to a receiving end, wherein the receiving end is connected to an input power source so that the transmission signal has a larger voltage swing than the output signal. It may include a connected termination resistor.

Description

전하 저장을 이용한 공급 전압 접지 메모리 인터페이스 등화기 송신기 및 그 동작 방법{SUPPLYING VOLTAGE GROUND MEMORY INTERFACE EQUALIZER TRANSMITTER USING CHARGE STORAGE AND OPERATION METHOD THEREOF} SUPPLYING VOLTAGE GROUND MEMORY INTERFACE EQUALIZER TRANSMITTER USING CHARGE STORAGE AND OPERATION METHOD THEREOF}

본 발명은 등화기 송신기에 관한 것으로, 좀 더 자세하게는 전하 저장을 이용한 공급 전압 접지 메모리 인터페이스 등화기 송신기에 관한 것이다.The present invention relates to an equalizer transmitter, and more particularly to a supply voltage grounded memory interface equalizer transmitter using charge storage.

종래 고속 단일 채널 I/O(input/output) 회로에서는 신호 전송 시 공급 전압으로부터 전류를 데이터에 따라 공급 받거나 차단 시킨다. 그러나, 기존의 고속 단일 채널 I/O 회로는 신호 전송 시 채널 감쇄로 인한 신호 간 간섭이 발생하여 신호 정확성이 크게 감소하게 된다.In a conventional high-speed single-channel I/O (input/output) circuit, when transmitting a signal, current is supplied or blocked from the supply voltage depending on the data. However, in the existing high-speed single-channel I/O circuit, interference between signals occurs due to channel attenuation during signal transmission, greatly reducing signal accuracy.

따라서, 이러한 신호 간 간섭을 제거하기 위해 등화기(equalizer)를 적용시킨다. 이 때, 등화기는 대역폭까지의 채널 신호를 일정하게 만들어 신호 간의 구분을 용이하게 한다.Therefore, an equalizer is applied to remove interference between these signals. At this time, the equalizer makes the channel signal up to the bandwidth constant to facilitate differentiation between signals.

다만, 종래의 기술은 0을 전송할 때는 a만큼 상승된 전압을 전송하고, 1을 전송할 때는 1보다 좀더 높은 전압이나 좀 더 낮은 전압을 전송하였다. 그러나 이는, 공통 모드 레벨이 바뀌고 스윙이 줄어들어, 수신단의 기준 전압이 바뀌게 된다. 이에 따라 이를 추적하기 위한 추적 회로를 추가하거나 수신단에서 데이터를 복원하는 샘플링 마진이 감소한다는 단점이 있다.However, in the prior art, when transmitting 0, a voltage increased by a was transmitted, and when transmitting 1, a voltage higher or lower than 1 was transmitted. However, this changes the common mode level and reduces the swing, causing the reference voltage at the receiving end to change. This has the disadvantage of adding a tracking circuit to track this or reducing the sampling margin for restoring data at the receiving end.

본 발명은 수신단에서 낮은 에러 발생 비율과 함께 더 넓은 샘플링 마진을 획득하도록 하는 등화기 송신기를 제공하는 것에 목적이 있다.The purpose of the present invention is to provide an equalizer transmitter that achieves a wider sampling margin with a lower error occurrence rate at the receiving end.

본 발명은 단락 전류(short current)로 인한 전력 소모를 최소화하는 등화기 송신기를 제공하는 것에 목적이 있다.The purpose of the present invention is to provide an equalizer transmitter that minimizes power consumption due to short current.

본 발명의 일 실시 예에 따른 등화기 송신기는, 입력 데이터를 기 설정된 인코딩 식에 기초하여 인코딩(encoding)하는 인코딩부, 상기 인코딩부의 결과 값에 기초하여, 상기 입력 데이터가 1에서 0으로 바뀔 때, 출력 신호에 대한 마이너스 차지를 생성하는 마이너스 차지부, 상기 인코딩부의 결과 값에 기초하여, 상기 입력 데이터가 0에서 1로 바뀔 때, 상기 출력 신호에 대한 플러스 차지를 생성하는 플러스 차지부 및 상기 입력 데이터의 상기 출력 신호에 상기 마이너스 차지 및/또는 상기 플러스 차지를 결합한 송신 신호를 수신단에 송신하는 신호 송신부를 포함하고, 상기 수신단은, 입력 전원과 연결된 종단 저항을 포함할 수 있다.An equalizer transmitter according to an embodiment of the present invention includes an encoding unit that encodes input data based on a preset encoding equation, and, based on a result value of the encoding unit, when the input data changes from 1 to 0. , a negative charge unit for generating a negative charge for the output signal, a plus charge unit for generating a positive charge for the output signal when the input data changes from 0 to 1 based on the result of the encoding unit, and the input and a signal transmitting unit that transmits a transmission signal combining the output signal of data with the negative charge and/or the positive charge to a receiving end, and the receiving end may include a termination resistor connected to an input power source.

일 실시 예에 따른 인코딩부는 DDR(double data rate) 인터페이스를 포함하고, 상기 인코딩부는, 상기 DDR 인터페이스를 통해 상기 입력 데이터 중 연속된 데이터들을 식별하고, 상기 식별한 데이터들의 값에 기반하여, 상기 입력 데이터를 인코딩할 수 있다.The encoding unit according to an embodiment includes a double data rate (DDR) interface, wherein the encoding unit identifies consecutive data among the input data through the DDR interface and, based on values of the identified data, determines the input data. Data can be encoded.

일 실시 예에 따른 상기 인코딩부는 복수 개의 AND 게이트를 포함할 수 있다.The encoding unit according to one embodiment may include a plurality of AND gates.

일 실시 예에 따르면, 상기 플러스 차지부는 제1 PMOS 및 제1 캐패시터를 포함하고, 상기 마이너스 차지부는, 제2 PMOS 및 제2 캐패시터를 포함할 수 있다.According to one embodiment, the positive charge part may include a first PMOS and a first capacitor, and the negative charge part may include a second PMOS and a second capacitor.

일 실시 예에 따르면, 상기 플러스 차지부는, 상기 입력 데이터 중 연속된 데이터들이 동일한 경우, 상기 제1 PMOS를 이용하여 상기 제1 캐패시터를 상기 입력 전원의 전압 값과 동일한 제1 전압으로 프리 차지(pre-charge)시키고, 상기 마이너스 차지부는, 상기 입력 데이터 중 연속된 데이터들이 동일한 경우, 상기 제2 PMOS를 이용하여 상기 제2 캐패시터를 상기 제1 전압으로 프리 차지 시킬 수 있다.According to one embodiment, the positive charge unit pre-charges the first capacitor to a first voltage equal to the voltage value of the input power using the first PMOS when consecutive data among the input data are the same. -charge), and when consecutive data among the input data are the same, the negative charge unit can precharge the second capacitor with the first voltage using the second PMOS.

일 실시 예에 따르면, 상기 신호 송신부는 상기 제1 전압과 동일한 공급 전압을 통해 상기 출력 신호보다 높은 전압 스윙으로 상기 송신 신호를 송신할 수 있다.According to one embodiment, the signal transmitter may transmit the transmission signal with a voltage swing higher than the output signal through the same supply voltage as the first voltage.

일 실시 예에 따르면, 상기 마이너스 차지부는, 상기 입력 데이터가 1에서 0으로 바뀔 때, 상기 제2 캐패시터에 프리 차지된 상기 제1 전압을 이용하여, 상기 출력 신호에 대한 상기 마이너스 차지를 생성하고, 상기 플러스 차지부는, 상기 입력 데이터가 0에서 1으로 바뀔 때, 상기 제1 캐패시터에 프리 차지된 상기 제1 전압을 이용하여, 상기 출력 신호에 대한 상기 플러스 차지를 생성할 수 있다.According to one embodiment, the negative charge unit generates the negative charge for the output signal using the first voltage precharged in the second capacitor when the input data changes from 1 to 0, The positive charge unit may generate the positive charge for the output signal using the first voltage precharged in the first capacitor when the input data changes from 0 to 1.

일 실시 예에 따르면, 상기 신호 송신부로부터 전달받은 상기 송신 신호를 상기 수신단에 전달하기 위해, 상기 신호 송신부와 상기 수신단을 연결하는 PCB 채널부를 더 포함할 수 있다.According to one embodiment, in order to transmit the transmission signal received from the signal transmission unit to the reception end, a PCB channel unit connecting the signal transmission unit and the reception end may be further included.

일 실시 예에 따른 등화기 송신기의 동작 방법은, 입력 데이터를 기 설정된 인코딩 식에 기초하여 인코딩하는 단계, 상기 인코딩의 결과 값에 기초하여, 출력 신호에 대한 마이너스 차지 또는 플러스 차지를 생성하는 단계 및 상기 입력 데이터의 상기 출력 신호에 상기 마이너스 차지 및/또는 상기 플러스 차지를 결합한 송신 신호를 수신단에 송신하는 단계를 포함할 수 있고, 상기 송신 신호가 상기 출력 신호보다 큰 전압 스윙을 갖도록, 상기 수신단은 입력 전원과 연결된 종단 저항을 포함할 수 있다.A method of operating an equalizer transmitter according to an embodiment includes encoding input data based on a preset encoding equation, generating a negative charge or a positive charge for an output signal based on a result of the encoding, and Transmitting a transmission signal combining the minus charge and/or the positive charge with the output signal of the input data to a receiving end, wherein the receiving end has a voltage swing greater than the output signal. It may include a termination resistor connected to the input power.

일 실시 예에 따른 등화기 송신기의 동작 방법은, DDR 인터페이스를 이용하여 상기 입력 데이터 중 연속된 데이터들을 식별하는 단계 및 식별한 상기 연속된 데이터들에 기반하여, 상기 입력 데이터를 인코딩하는 단계를 더 포함할 수 있다.A method of operating an equalizer transmitter according to an embodiment further includes identifying consecutive data among the input data using a DDR interface and encoding the input data based on the identified sequential data. It can be included.

본 발명의 등화기 송신기는 수신단에서 낮은 에러 발생 비율과 함께 더 넓은 샘플링 마진을 획득하도록 할 수 있다.The equalizer transmitter of the present invention can achieve a wider sampling margin with a lower error rate at the receiving end.

본 발명의 등화기 송신기는 임피던스(impedance) 대칭을 통해 단락 전류를 제거 또는 최소화할 수 있다.The equalizer transmitter of the present invention can eliminate or minimize short-circuit current through impedance symmetry.

본 발명의 등화기 송신기는 수신단의 종단 저항이 입력 전원과 연결되는 구성을 통해 수신단에 수신되는 신호가 입력 데이터의 출력 신호보다 큰 전압 스윙을 가짐으로써, 에러 발생률을 감소시키고, 신호의 무결성을 향상시킬 수 있다.The equalizer transmitter of the present invention has a configuration in which the termination resistor of the receiving end is connected to the input power supply, so that the signal received at the receiving end has a larger voltage swing than the output signal of the input data, thereby reducing the error rate and improving the integrity of the signal. You can do it.

도 1은 본 발명의 일 실시 예에 따른 등화기 송신기의 회로도다.
도 2는 본 발명의 일 실시 예에 따른 DDR 인터페이스의 구성을 도시한다.
도 3은 본 발명의 일 실시 예에 따른 인코딩부의 동작을 도시한 타이밍도다.
도 4는 본 발명의 일 실시 예에 따른 마이너스 차지부, 플러스 차지부, 및 신호 송신부를 구체적으로 도시한 회로도다.
도 5a는 본 발명의 일 실시 예에 따른 플러스 차지부의 프리 차지 동작을 도시한다.
도 5b는 본 발명의 일 실시 예에 따른 마이너스 차지부의 프리 차지 동작을 도시한다.
도 6a는 본 발명의 일 실시 예에 따른 플러스 차지부의 전류 흐름을 도시한다.
도 6b는 본 발명의 일 실시 예에 따른 마이너스 차지부의 전류 흐름을 도시한다.
도 7은 본 발명의 일 실시 예에 따른 마이너스 차지부와 플러스 차지부를 이용한 신호 송신부 출력의 변화를 도시한다.
도 8a는 종래의 기술에 따른 eye 다이아그램이고, 도 8b는 본 발명의 일 실시 예에 따른 eye 다이아그램을 도시한다.
도 8c는 본 발명의 일 실시 예에 따른 샘플링 포인트 변화를 도시한다.
도 9는 본 발명의 일 실시 예에 따른 등화기 송신기의 동작 방법을 나타내는 흐름도다.
1 is a circuit diagram of an equalizer transmitter according to an embodiment of the present invention.
Figure 2 shows the configuration of a DDR interface according to an embodiment of the present invention.
Figure 3 is a timing diagram showing the operation of the encoding unit according to an embodiment of the present invention.
Figure 4 is a circuit diagram specifically showing a minus charge unit, a plus charge unit, and a signal transmission unit according to an embodiment of the present invention.
Figure 5a shows a pre-charge operation of the plus charge unit according to an embodiment of the present invention.
Figure 5b shows the pre-charge operation of the minus charge unit according to an embodiment of the present invention.
Figure 6a shows the current flow of the positive charge unit according to an embodiment of the present invention.
Figure 6b shows the current flow in the negative charge unit according to an embodiment of the present invention.
Figure 7 shows a change in the output of a signal transmitter using a minus charge unit and a plus charge unit according to an embodiment of the present invention.
FIG. 8A shows an eye diagram according to the prior art, and FIG. 8B shows an eye diagram according to an embodiment of the present invention.
Figure 8c shows sampling point change according to an embodiment of the present invention.
Figure 9 is a flowchart showing a method of operating an equalizer transmitter according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 개시(present disclosure)를 설명한다. 본 개시는 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들이 도면에 예시되고 관련된 상세한 설명이 기재되어 있다. 그러나, 이는 본 개시를 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 개시의 사상 및 기술 범위에 포함되는 모든 변경 및/또는 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용되었다.Hereinafter, the present disclosure will be described with reference to the attached drawings. The present disclosure may be subject to various changes and may have various embodiments, and specific embodiments are illustrated in the drawings and related detailed descriptions are provided. However, this is not intended to limit the present disclosure to specific embodiments, and should be understood to include all changes and/or equivalents or substitutes included in the spirit and technical scope of the present disclosure. In connection with the description of the drawings, similar reference numbers have been used for similar components.

본 개시 가운데 사용될 수 있는 "포함한다" 또는 "포함할 수 있다" 등의 표현은 개시된 해당 기능, 동작 또는 구성요소 등의 존재를 가리키며, 추가적인 하나 이상의 기능, 동작 또는 구성요소 등을 제한하지 않는다. 또한, 본 개시에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Expressions such as “includes” or “may include” that may be used in the present disclosure indicate the existence of the disclosed function, operation, or component, and do not limit one or more additional functions, operations, or components. In addition, in the present disclosure, terms such as "comprise" or "have" are intended to designate the presence of features, numbers, steps, operations, components, parts, or combinations thereof described in the specification, but one or more It should be understood that this does not preclude the presence or addition of other features, numbers, steps, operations, components, parts, or combinations thereof.

본 개시에서 "또는" 등의 표현은 함께 나열된 단어들의 어떠한, 그리고 모든 조합을 포함한다. 예를 들어, "A 또는 B"는, A를 포함할 수도, B를 포함할 수도, 또는 A 와 B 모두를 포함할 수도 있다.In the present disclosure, expressions such as “or” include any and all combinations of words listed together. For example, “A or B” may include A, B, or both A and B.

본 개시 가운데 "제 1," "제2," "첫째," 또는 "둘째," 등의 표현들이 본 개시의 다양한 구성요소들을 수식할 수 있지만, 해당 구성요소들을 한정하지 않는다. 예를 들어, 상기 표현들은 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 상기 표현들은 한 구성요소를 다른 구성요소와 구분 짓기 위해 사용될 수 있다. 예를 들어, 제1 사용자 기기와 제 2 사용자 기기는 모두 사용자 기기이며, 서로 다른 사용자 기기를 나타낸다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2구성요소도 제1 구성요소로 명명될 수 있다.In the present disclosure, expressions such as “first,” “second,” “first,” or “second,” may modify various elements of the present disclosure, but do not limit the elements. For example, the above expressions do not limit the order and/or importance of the corresponding components. The above expressions can be used to distinguish one component from another. For example, the first user device and the second user device are both user devices and represent different user devices. For example, a first component may be referred to as a second component, and similarly, the second component may be referred to as a first component without departing from the scope of the present disclosure.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해될 수 있어야 할 것이다.When a component is said to be "connected" or "connected" to another component, it is understood that it may be directly connected to or connected to the other component, but that other components may exist in between. It should be. On the other hand, when it is mentioned that a component is “directly connected” or “directly connected” to another component, it should be understood that there are no other components in between.

본 개시에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.The terms used in this disclosure are only used to describe specific embodiments and are not intended to limit the present disclosure. Singular expressions include plural expressions unless the context clearly dictates otherwise.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 개시에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by a person of ordinary skill in the technical field to which this disclosure pertains. Terms defined in commonly used dictionaries should be interpreted as having a meaning consistent with the meaning in the context of the related technology, and unless clearly defined in the present disclosure, should not be interpreted in an idealized or overly formal sense. No.

도 1은 본 발명의 일 실시 예에 따른 등화기 송신기의 회로도다.1 is a circuit diagram of an equalizer transmitter according to an embodiment of the present invention.

본 출원의 기술적 사상에 따른 실시 예에 있어서, 본 발명의 등화기 송신기(10)는 입력 데이터의 인코딩 결과 값에 기초하여 마이너스 차지 및 플러스 차지를 입력 데이터의 출력 신호와 결합시킬 수 있다. 이에 통해, 본 발명의 등화기 송신기(10)는 신호 간 간섭을 제거할 수 있다.In an embodiment according to the technical idea of the present application, the equalizer transmitter 10 of the present invention can combine the negative charge and the positive charge with the output signal of the input data based on the encoding result value of the input data. Through this, the equalizer transmitter 10 of the present invention can eliminate interference between signals.

도 1을 참조하면, 등화기 송신기(10)는 인코딩부(100), 마이너스 차지부(200), 플러스 차지부(300), 신호 송신부(400), 및 PCB 채널부(500)를 포함할 수 있다.Referring to FIG. 1, the equalizer transmitter 10 may include an encoding unit 100, a minus charge unit 200, a plus charge unit 300, a signal transmitter 400, and a PCB channel unit 500. there is.

일 실시 예에 따르면, 인코딩부(100)는 입력 데이터(D0)를 기 설정된 인코딩 식에 기초하여 인코딩할 수 있다.According to one embodiment, the encoding unit 100 may encode the input data (D 0 ) based on a preset encoding equation.

이 때, 일 실시 예에 따른 인코딩부(100)는 입력 데이터 중 연속된 데이터를 식별하기 위한 DDR(double data rate) 인터페이스(101)를 포함할 수 있다. 보다 구체적으로, 인코딩부(100)는 DDR 인터페이스(101)를 이용하여 입력 데이터 중 연속되는 둘 이상의 데이터(또는, 데이터의 특성)를 식별할 수 있다. 이에 대한 구체적인 설명은 아래의 도 2에서 후술한다.At this time, the encoding unit 100 according to an embodiment may include a double data rate (DDR) interface 101 for identifying continuous data among input data. More specifically, the encoding unit 100 may identify two or more consecutive data (or data characteristics) among input data using the DDR interface 101. A detailed explanation of this will be provided later in Figure 2 below.

나아가, 인코딩부(100)는 복수 개의 AND 게이트를 포함하고, DDR 인터페이스(101)를 통해 식별한 연속된 데이터를 복수의 AND 게이트에 입력할 수 있다. 구체적으로, 마이너스 차지부(200)의 입력과 연결되는 제1 AND 게이트(110)에는 입력 데이터(D0)의 신호와 입력 데이터와 연속한 데이터의 반전 신호가 입력되고, 플러스 차지부(300)와 연결되는 제2 AND 게이트(120)에는 입력 데이터의 반전 신호와 입력 데이터와 연속한 데이터의 신호가 입력될 수 있다.Furthermore, the encoding unit 100 includes a plurality of AND gates, and continuous data identified through the DDR interface 101 can be input to the plurality of AND gates. Specifically, the signal of the input data (D 0 ) and the inverted signal of the input data and the continuous data are input to the first AND gate 110 connected to the input of the minus charge part 200, and the positive charge part 300 An inverted signal of input data and a signal of data continuous with the input data may be input to the second AND gate 120 connected to .

즉, 일 실시 예에 따른 인코딩부(100)는 연속한 데이터를 복수의 AND 게이트에 입력하여 인코딩함으로써, 마이너스 차지부(200) 및/또는 플러스 차지부(300)가 동작하도록 제어하기 위한 신호(예: UP 또는 DN)를 생성할 수 있다.That is, the encoding unit 100 according to one embodiment encodes continuous data by inputting it into a plurality of AND gates, thereby controlling the operation of the minus charge unit 200 and/or the plus charge unit 300 ( Example: UP or DN) can be created.

보다 구체적으로, 인코딩부(100)는 제1 수학식 및 제2 수학식에 기초하여 입력 데이터가 1에서 0으로 바뀔 때 마이너스 차지부(200)가 동작하도록 하며, 입력 데이터가 0에서 1로 바뀔 때 플러스 차지부(300)가 동작하도록 할 수 있다. 이에 대한 구체적인 설명은 아래의 도 3에서 후술한다.More specifically, the encoding unit 100 causes the minus charge unit 200 to operate when the input data changes from 1 to 0 based on the first equation and the second equation, and when the input data changes from 0 to 1. When the plus charge unit 300 can be operated. A detailed description of this will be provided later in Figure 3 below.

한편, 일 실시 예에 따른 마이너스 차지부(200)는 인코딩부(100)의 결과값에 기초하여, 출력 신호에 대한 마이너스 차지를 생성할 수 있다. 마이너스 차지부(200)는 인코딩부(100)의 결과값에 기초하여, 출력 신호가 마이너스 차지를 갖도록 할 수 있다. 예를 들어, 마이너스 차지부(200)는 입력 데이터가 1에서 0으로 바뀔 때, 출력 신호에 대한 마이너스 차지를 생성할 수 있다.Meanwhile, the minus charge unit 200 according to one embodiment may generate a minus charge for the output signal based on the result of the encoding unit 100. The negative charge unit 200 can cause the output signal to have a negative charge based on the result of the encoding unit 100. For example, the negative charge unit 200 may generate a negative charge for the output signal when input data changes from 1 to 0.

한편, 일 실시 예에 따른 플러스 차지부(300)는 인코딩부(100)의 결과값에 기초하여, 출력 신호에 대한 플러스 차지를 생성할 수 있다. 플러스 차지부(300)는 인코딩부(100)의 결과값에 기초하여, 출력 신호가 플러스 차지를 갖도록 할 수 있다. 예를 들어, 플러스 차지부(300)는 입력 데이터가 0에서 1로 바뀔 때, 출력 신호에 대한 플러스 차지를 생성할 수 있다.Meanwhile, the plus charge unit 300 according to one embodiment may generate a plus charge for the output signal based on the result of the encoding unit 100. The positive charge unit 300 can cause the output signal to have a positive charge based on the result of the encoding unit 100. For example, the positive charge unit 300 may generate a positive charge for the output signal when input data changes from 0 to 1.

또한, 마이너스 차지부(200) 및 플러스 차지부(300)는 인코딩부(100)의 결과값에 기초하여, 프리 차지 및 데이터 송신 중 적어도 하나의 동작을 수행할 수 있다. 이에 대한 구체적인 설명은 도 5a 및 도 6a에서 후술한다.Additionally, the minus charge unit 200 and the plus charge unit 300 may perform at least one operation of precharge and data transmission based on the result of the encoding unit 100. A detailed description of this will be provided later in FIGS. 5A and 6A.

나아가, 신호 송신부(400)는 입력 데이터의 출력 신호에 마이너스 차지부(200) 및 플러스 차지부(300)의 출력을 결합한 송신 신호를 수신단(600)에 송신할 수 있다. 이 때, 수신단(600)은 입력 전원과 연결된 종단 저항(610)을 포함할 수 있다.Furthermore, the signal transmitting unit 400 may transmit a transmission signal combining the output signal of the input data with the output of the minus charging unit 200 and the positive charging unit 300 to the receiving end 600. At this time, the receiving end 600 may include a termination resistor 610 connected to the input power.

일 실시 예에 따르면, 수신단(600)이 입력 전원과 연결된 종단 저항(610)을 포함함으로써, 등화기 송신기(10)는 낮은 BER(bit error rate)을 가지고, 높은 신호 무결성(signal integrity)을 갖는 신호를 송신할 수 있다. 보다 구체적으로, 본 발명에 따른 등화기 송신기(10)는 수신단(600)의 종단 저항(610)이 입력 전원과 연결되는 구조를 통해, 입력 데이터의 출력 신호보다 높은 전압 스윙을 갖는 송신 신호를 생성함으로써, 송신 신호의 품질을 향상시킬 수 있다. 이에 대한 보다 구체적인 설명은 후술한다.According to one embodiment, the receiving end 600 includes a termination resistor 610 connected to the input power, so that the equalizer transmitter 10 has a low bit error rate (BER) and high signal integrity. A signal can be transmitted. More specifically, the equalizer transmitter 10 according to the present invention generates a transmission signal with a higher voltage swing than the output signal of the input data through a structure in which the termination resistor 610 of the receiving end 600 is connected to the input power. By doing so, the quality of the transmission signal can be improved. A more detailed explanation of this will be provided later.

한편, 등화기 송신기(10)는 신호 송신부(400)로부터 전달받은 송신 신호를 수신단(600)에 전달하기 위해 수신단(600)과 신호 송신부(400)를 연결하는 PCB 채널부(500)를 더 포함할 수 있다. 다만, 이는 예시적인 것이며, 본 발명의 등화기 송신기(10)는 PCB 채널부(500)를 구비하지 않을 수도 있다. 이 경우, 예를 들어, 신호 송신부(400)는 수신단(600)에 직접 연결될 수 있으며, 신호 송신부(400)와 수신단(600)은 일체형으로 구현될 수도 있다.Meanwhile, the equalizer transmitter 10 further includes a PCB channel unit 500 connecting the receiving end 600 and the signal transmitting unit 400 to transmit the transmission signal received from the signal transmitting unit 400 to the receiving end 600. can do. However, this is an example, and the equalizer transmitter 10 of the present invention may not include the PCB channel unit 500. In this case, for example, the signal transmitting unit 400 may be directly connected to the receiving end 600, and the signal transmitting unit 400 and the receiving end 600 may be implemented as an integrated unit.

도 2는 본 발명의 일 실시 예에 따른 DDR 인터페이스의 구성을 도시한다.Figure 2 shows the configuration of a DDR interface according to an embodiment of the present invention.

도 2를 참조하면, 일 실시 예에 따른 DDR 인터페이스(101)는 PRBS(pseudo random binary sequence) 패턴 생성기, 시리얼라이저(serializer), 복수의 AND 게이트 및 MUX를 포함할 수 있다. 단, DDR 인터페이스(101)의 구성은 상술한 구성에 한정되는 것은 아니며, 일부 구성이 생략되거나 추가될 수 있다.Referring to FIG. 2, the DDR interface 101 according to an embodiment may include a pseudo random binary sequence (PRBS) pattern generator, a serializer, a plurality of AND gates, and a MUX. However, the configuration of the DDR interface 101 is not limited to the above-described configuration, and some configurations may be omitted or added.

일 실시 예에 따르면, DDR 인터페이스(101)는 시리얼라이저에서 두개의 신호(예: D_ODD, D_EVEN)가 번갈아 직렬화(serializing)됨에 따라, 연속된 두 신호를 식별할 수 있다.According to one embodiment, the DDR interface 101 can identify two consecutive signals as two signals (eg, D_ODD, D_EVEN) are alternately serialized in a serializer.

이를 통해, 본 발명에 따른 등화기 송신기(10)는 별도의 지연(예: 1UI delay)없이, 연속되는 두 신호를 식별하고 인코딩할 수 있다.Through this, the equalizer transmitter 10 according to the present invention can identify and encode two consecutive signals without additional delay (eg, 1UI delay).

또한, 일 실시 예에 따른 DDR 인터페이스(101)는 인코딩 후 클락(clock)을 이용하여 먹싱(muxing) 수행함으로써, 입력 신호(DQ)와 오차를 갖지 않는 신호(예: UP 또는 DN)를 생성할 수 있다.In addition, the DDR interface 101 according to one embodiment performs muxing using a clock after encoding, thereby generating a signal (e.g., UP or DN) that has no error with the input signal (DQ). You can.

도 3은 본 발명의 일 실시 예에 따른 인코딩부의 동작을 도시한 타이밍도다.Figure 3 is a timing diagram showing the operation of the encoding unit according to an embodiment of the present invention.

도 3을 참조하면, 일 실시 예에 따른 인코딩부(100)는 아래의 수학식 1 및 수학식 2를 이용하여 획득한 인코딩 결과 값에 기반하여, 마이너스 차지부(200) 및 플러스 차지부(300)의 동작을 제어할 수 있다.Referring to FIG. 3, the encoding unit 100 according to one embodiment generates a minus charge unit 200 and a plus charge unit 300 based on the encoding result obtained using Equation 1 and Equation 2 below. ) operation can be controlled.

여기서, D0는 입력 데이터, DB0는 D0의 반대의 신호를 가진 데이터, D-1은 D0와 연속된 데이터, DB-1은 D-1의 반대의 신호를 가진 데이터일 수 있다. DN은 마이너스 차지부(200)의 입력일 수 있으며, UP는 플러스 차지부(300)의 입력일 수 있다.Here, D 0 may be input data, DB 0 may be data with a signal opposite to D 0 , D -1 may be data consecutive to D 0 , and DB -1 may be data with a signal opposite to D -1 . DN may be an input of the minus charge unit 200, and UP may be an input of the plus charge unit 300.

일 실시 예에 따르면, 인코딩부(100)는 입력 데이터 중 연속한 두 데이터 및 각 데이터의 반대 신호를 가진 데이터를 각각 제1 AND 게이트(110) 및 제2 AND 게이트(120)를 통해 AND 결합함으로써 마이너스 차지부(200) 및 플러스 차지부(300)의 동작을 제어하기 위한 신호를 생성할 수 있다.According to one embodiment, the encoding unit 100 performs AND-coupling of two consecutive pieces of input data and data having opposite signals of each piece of data through the first AND gate 110 and the second AND gate 120, respectively. A signal for controlling the operation of the minus charge unit 200 and the plus charge unit 300 may be generated.

구체적으로, 인코딩부(100)는 수학식 1 및 수학식 2에 기초하여, D0가 1에서 0으로 바뀔 때 DN이 켜지고, D0가 0에서 1로 바뀔 때 UP가 켜지도록 할 수 있다. 즉, 인코딩부(100)는 D0가 1에서 0으로 바뀔 때 마이너스 차지부(200)가 동작할 수 있는 신호를 제공하고, D0가 0에서 1로 바뀔 때 플러스 차지부(300)가 동작할 수 있는 신호를 제공할 수 있다.Specifically, based on Equation 1 and Equation 2, the encoding unit 100 may turn on DN when D 0 changes from 1 to 0, and turn on UP when D 0 changes from 0 to 1. That is, the encoding unit 100 provides a signal that allows the minus charge unit 200 to operate when D 0 changes from 1 to 0, and the plus charge unit 300 operates when D 0 changes from 0 to 1. It can provide a signal that can be used.

나아가, 인코딩부(100)는 상술한 수학식 1 및 수학식 2에 기초하여, 입력 데이터 중 연속된 데이터가 서로 같은 경우, 즉, 변경(transition)이 발생하지 않는 경우, 마이너스 차지부(200) 및 플러스 차지부(300)가 프리 차지 동작을 수행하도록 신호를 제공할 수 있다. 이에 대한 구체적인 설명은 아래의 도 5a 및 도 5b의 설명과 함께 후술한다.Furthermore, based on the above-mentioned Equation 1 and Equation 2, the encoding unit 100, when consecutive data among the input data are the same, that is, when no change (transition) occurs, the minus charge unit 200 And a signal may be provided so that the plus charge unit 300 performs a pre-charge operation. A detailed description of this will be provided later along with the description of FIGS. 5A and 5B below.

도 4는 본 발명의 일 실시 예에 따른 마이너스 차지부, 플러스 차지부, 및 신호 송신부를 구체적으로 도시한 회로도다.Figure 4 is a circuit diagram specifically showing a minus charge unit, a plus charge unit, and a signal transmission unit according to an embodiment of the present invention.

도 4를 참조하면, 일 실시 예에 따른 마이너스 차지부(200)는 3개의 NMOS, 1개의 PMOS, 및 1개의 캐패시터를 포함하고, 플러스 차지부(300)는 1개의 NMOS, 3개의 PMOS, 및 1개의 캐패시터를 포함할 수 있다. 다만, 마이너스 차지부(200) 및 플러스 차지부(300)를 구성하는 NMOS, PMOS, 및 캐패시터의 개수는 상술한 예시에 한정되는 것은 아니다.Referring to FIG. 4, the negative charge unit 200 according to one embodiment includes three NMOS, one PMOS, and one capacitor, and the positive charge unit 300 includes one NMOS, three PMOS, and one capacitor. It may contain one capacitor. However, the number of NMOS, PMOS, and capacitors constituting the minus charge portion 200 and the plus charge portion 300 is not limited to the above-described examples.

여기서, 마이너스 차지부(200)의 3개의 NMOS는 인코딩의 출력을 그대로 입력 받는 2개의 NMOS와 인코딩 출력을 반전시켜 입력으로 받는 1개의 NMOS를 포함할 수 있다.Here, the three NMOS of the negative charge unit 200 may include two NMOS that receive the encoded output as is and one NMOS that receives the encoded output as an input by inverting it.

일 실시 예에 따르면, 마이너스 차지부(200)는 3개의 NMOS, 1개의 PMOS(예: 제2 PMOS(412)), 및 1개의 캐패시터(예: 제2 캐패시터(422))가 H 형태로 배치되는 형태를 가질 수 있다. 보다 구체적으로, 마이너스 차지부(200)는 일단에 PMOS와 NMOS가 배치되어 있고, 타단에 두 개의 NMOS가 배치되어 있으며, 일단과 타단의 사이에는 제2 캐패시터(422)가 배치되는 형태를 가질 수 있다. 그러나 이는 하나의 실시 예일 뿐, 각 구성 요소의 배치는 이에 한정되지 않는다.According to one embodiment, the negative charge unit 200 includes three NMOS, one PMOS (e.g., the second PMOS 412), and one capacitor (e.g., the second capacitor 422) arranged in an H shape. It can have any form. More specifically, the negative charge unit 200 may have a PMOS and an NMOS disposed at one end, two NMOSs disposed at the other end, and a second capacitor 422 disposed between the one end and the other end. there is. However, this is only one example, and the arrangement of each component is not limited to this.

일 실시 예에 따르면, 마이너스 차지부(200)가 신호 송신부(400)로부터 전류를 빼내올 수 있도록, 마이너스 차지부(200)에 포함된 하나의 NMOS가 TXOUT노드와 연결될 수 있다.According to one embodiment, one NMOS included in the minus charge unit 200 may be connected to the TX OUT node so that the minus charge unit 200 can extract current from the signal transmitter 400.

일 실시 예에 따르면, 플러스 차지부(300)는 3개의 PMOS(예: 제1 PMOS(411)), 1개의 NMOS, 및 1개의 캐패시터(예: 제1 캐패시터(421))가 H 형태로 배치되는 형태를 가질 수 있다. 보다 구체적으로, 플러스 차지부(300)의 일단에 PMOS와 NMOS가 배치되어 있고, 타단에는 두 개의 PMOS가 배치되어 있으며, 일단과 타단의 사이에는 제1 캐패시터(421)가 배치되어 있는 형태이다. 그러나 이는 하나의 실시 예일 뿐, 배치의 형태는 이에 한정되지 않는다.According to one embodiment, the positive charge unit 300 includes three PMOS (e.g., first PMOS 411), one NMOS, and one capacitor (e.g., first capacitor 421) arranged in an H shape. It can have any form. More specifically, a PMOS and an NMOS are placed at one end of the plus charge unit 300, two PMOS are placed at the other end, and a first capacitor 421 is placed between the one end and the other end. However, this is only one example, and the arrangement form is not limited to this.

즉, 플러스 차지부(300)가 신호 송신부(400)로부터 전류를 더할 수 있도록, 플러스 차지부(300)에 포함된 하나의 PMOS가 TXOUT노드와 연결될 수 있다.That is, one PMOS included in the plus charge unit 300 may be connected to the TX OUT node so that the plus charge unit 300 can add current from the signal transmitter 400.

또한, 일 실시 예에 따른 신호 송신부(400)는 입력 데이터의 반전을 입력으로 하는 PMOS와 NMOS를 포함할 수 있다.Additionally, the signal transmitter 400 according to an embodiment may include PMOS and NMOS that input inversion of input data.

도 5a는 본 발명의 일 실시 예에 따른 플러스 차지부의 프리 차지 동작을 도시한다. 도 5b는 본 발명의 일 실시 예에 따른 마이너스 차지부의 프리 차지 동작을 도시한다.Figure 5a shows a pre-charge operation of the plus charge unit according to an embodiment of the present invention. Figure 5b shows the pre-charge operation of the minus charge unit according to an embodiment of the present invention.

도 5a 및 도 5b를 함께 참조하면, 일 실시 예에 따른 마이너스 차지부(200) 또는 플러스 차지부(300)는 각각의 캐패시터에 입력 전원의 전원 값(VDDQ)과 동일한 제1 전압을 프리 차지 시킬 수 있다. 이 때, VDDQ 및 제1 전압은 1V일 수 있으나, 이에 한정되는 것은 아니다.Referring to FIGS. 5A and 5B together, the minus charge unit 200 or the plus charge unit 300 according to an embodiment precharges each capacitor with a first voltage equal to the power value (VDDQ) of the input power. You can. At this time, VDDQ and the first voltage may be 1V, but are not limited thereto.

이 때, 프리 차지는, 입력 데이터의 값에 변화(transition)가 발생하기 이전에, 입력 전원으로부터 기 설정된 전압(예: VDDQ)을 인가 받아, 캐패시터에 전하를 저장하는 동작을 의미할 수 있다.At this time, pre-charge may mean an operation of receiving a preset voltage (eg, VDDQ) from the input power source and storing charge in the capacitor before a transition occurs in the value of the input data.

먼저 도 5a를 참조하면, 플러스 차지부(300)는 한 개의 NMOS, 3개의 PMOS, 및 캐패시터를 포함할 수 있다. 이 때, 3개의 PMOS 중 제1 PMOS(411)와 다른 하나의 PMOS는 VDDQ를 입력 받고, 나머지 PMOS는 접지와 연결될 수 있다. 또한, NMOS의 경우 접지와 연결될 수 있다.First, referring to FIG. 5A, the positive charge unit 300 may include one NMOS, three PMOS, and a capacitor. At this time, among the three PMOS, the first PMOS 411 and one other PMOS may receive VDDQ as input, and the remaining PMOS may be connected to ground. Additionally, in the case of NMOS, it can be connected to ground.

따라서, 플러스 차지부(300)는 인코딩부(100)의 결과값에 기초하여, 입력 데이터의 연속된 신호가 변경되지 않는 경우, 제1 캐패시터(421)를 입력 전원의 전압 값(VDDQ)과 동일한 제1 전압으로 프리 차지 시킬 수 있다.Therefore, based on the result of the encoding unit 100, if the continuous signal of the input data does not change, the plus charge unit 300 sets the first capacitor 421 equal to the voltage value (VDDQ) of the input power. It can be precharged with the first voltage.

이 때, 프리 차지는 차지를 저장하는 제1 캐패시터(421)에 VDDQ와 연결되는 노드에는 1V를 차지시키고, 접지와 연결되는 노드는 0V로 만드는 동작을 의미할 수 있다. 즉, 플러스 차지부(300)는 VDDQ와 연결된 PMOS 노드에 1V를 차지시키고, 접지와 연결된 NMOS 노드를 0V로 만들 수 있다.At this time, pre-charging may mean an operation of charging the first capacitor 421 that stores the charge to 1V at the node connected to VDDQ and setting the node connected to ground to 0V. That is, the plus charge unit 300 can charge the PMOS node connected to VDDQ to 1V and make the NMOS node connected to ground to 0V.

도 5b를 참조하면, 마이너스 차지부(200)는 한 개의 PMOS, 3개의 NMOS, 및 제2 캐패시터(422)를 포함하고 있다. 이 때, 마이너스 차지부(200)의 제2 PMOS(412)는 VDDQ를 입력 받고, NMOS는 각각 접지와 연결되거나 TXOUT을 입력 받을 수 있다.Referring to FIG. 5B, the negative charge unit 200 includes one PMOS, three NMOS, and a second capacitor 422. At this time, the second PMOS 412 of the negative charge unit 200 receives VDDQ, and the NMOS can be connected to ground or receive TX OUT .

따라서, 마이너스 차지부(200)는 인코딩부의 결과값에 기초하여, 제2 캐패시터(422)를 입력 전압의 전압 값(VDDQ)과 동일한 제1 전압으로 프리차지 시킬 수 있다.Accordingly, the negative charge unit 200 may precharge the second capacitor 422 with the first voltage equal to the voltage value (VDDQ) of the input voltage, based on the result of the encoding unit.

구체적으로, 프리 차지는 차지를 저장하는 제2 캐패시터(422)와 VDDQ가 연결되는 노드에는 1V를 차지시키고, 접지가 연결되는 노드는 0V로 만드는 동작을 의미할 수 있다. 즉, 마이너스 차지부(200)는 VDDQ와 연결된 PMOS 노드에 1V를 차지시키고, 접지와 연결된 NMOS 노드를 0V로 만들 수 있다.Specifically, pre-charging may mean an operation of charging 1V at the node where VDDQ is connected to the second capacitor 422 that stores the charge, and making 0V at the node connected to ground. That is, the negative charge unit 200 can charge the PMOS node connected to VDDQ to 1V and make the NMOS node connected to ground to 0V.

즉, 플러스 차지부(300) 및 마이너스 차지부(200)는 입력 데이터의 값이 변화하기 이전에 캐패시터를 차지 시킴으로써, 입력 데이터의 값이 변화하는 때에 캐패시터에 저장된 전하를 이용하여 출력 신호에 대한 플러스 차지 또는 마이너스 차지를 생성할 수 있다.That is, the positive charge unit 300 and the negative charge unit 200 charge the capacitor before the value of the input data changes, thereby using the charge stored in the capacitor when the value of the input data changes to provide a plus charge to the output signal. Can generate charge or negative charge.

도 6a는 본 발명의 일 실시 예에 따른 플러스 차지부의 전류 흐름을 도시한다. 도 6b는 본 발명의 일 실시 예에 따른 마이너스 차지부의 전류 흐름을 도시한다.Figure 6a shows the current flow of the positive charge unit according to an embodiment of the present invention. Figure 6b shows the current flow in the negative charge unit according to an embodiment of the present invention.

도 6a를 참조하면, 플러스 차지부(300)는 프리 차지 이후에 UPB가 켜졌을 때, 캐패시터와 연결되고, PCB 채널부(500)의 입력인 TXOUT노드로 전류를 흘려줄 수 있다. 이 때, UPB는 인코딩부(100)에서 생성된 UP 신호의 반전 신호로 이해될 수 있다.Referring to FIG. 6A, the plus charge unit 300 is connected to a capacitor when the UPB is turned on after pre-charging, and can flow current to the TX OUT node, which is the input of the PCB channel unit 500. At this time, UPB can be understood as an inverted signal of the UP signal generated by the encoding unit 100.

즉, 플러스 차지부(300)는 입력 전원과 연결된 PMOS로부터 TXOUT노드와 연결된 PMOS를 이용하여 TXOUT노드로 전류를 흘려줄 수 있다.That is, the plus charge unit 300 can flow current from the PMOS connected to the input power source to the TX OUT node using the PMOS connected to the TX OUT node.

이를 통해, 플러스 차지부(300)는, 입력 데이터가 0에서 1로 변하는 경우, 플러스 차지를 생성하여 출력 신호로 전송함으로써 공급 전압 이상의 전압 값을 만들고, 신호 간 간섭을 최소화할 수 있다.Through this, when input data changes from 0 to 1, the plus charge unit 300 generates a plus charge and transmits it as an output signal, thereby creating a voltage value higher than the supply voltage and minimizing interference between signals.

한편, 도 6b를 참조하면, 마이너스 차지부(200)는 프리 차지 이후에 DN이 켜졌을 때, 캐패시터와 연결되고, PCB 채널부(500)의 입력인 TXOUT노드로부터 전류를 빼낼 수 있다.Meanwhile, referring to FIG. 6b, the negative charge unit 200 is connected to a capacitor when DN is turned on after pre-charge, and can extract current from the TX OUT node, which is the input of the PCB channel unit 500.

즉, 마이너스 차지부(200)는 TXOUT를 입력으로 하는 NMOS를 이용하여 TXOUT노드로부터 전류를 빼내어, 접지와 연결된 NMOS로 전류를 흘려줄 수 있다.That is, the negative charge unit 200 can extract current from the TX OUT node using an NMOS with TX OUT as an input and flow the current to the NMOS connected to ground.

이를 통해, 마이너스 차지부(200)는, 입력 데이터가 1에서 0로 변하는 경우, 마이너스 차지를 생성하여 출력 신호로부터 전류를 빼냄으로써, 신호 간 간섭을 최소화할 수 있다.Through this, the negative charge unit 200 can minimize interference between signals by generating a negative charge and subtracting current from the output signal when input data changes from 1 to 0.

즉, 일 실시 예에 따른 마이너스 차지부(200)와 플러스 차지부(300)는 프리 차지된 캐패시터를 이용하여, 각각 PCB 채널부(500)의 전류를 빼내거나 PCB 채널부(500)로 전류를 더해줌으로써, PCB 채널부(500)를 통해 송신되는 신호를 조절할 수 있다.That is, the minus charge unit 200 and the plus charge unit 300 according to one embodiment use a precharged capacitor to extract current from the PCB channel unit 500 or transmit current to the PCB channel unit 500, respectively. By adding, the signal transmitted through the PCB channel unit 500 can be adjusted.

이를 통해, 신호 송신부(400)는 마이너스 차지부(200) 또는 플러스 차지부(300)에 프리 차지된 제1 전압과 동일한 공급 전압(VDDQ)을 통해 큰 전압 스윙으로 신호를 송신할 수 있다.Through this, the signal transmitting unit 400 can transmit a signal with a large voltage swing through the supply voltage VDDQ equal to the first voltage precharged in the negative charge unit 200 or the positive charge unit 300.

나아가, 본 발명에 따른 등화기 송신기(10)는 입력 데이터의 출력 신호보다 높은 전압 스윙을 갖는 송신 신호를 구현함으로써, 신호 송신함에 있어서 낮은 에러 발생률과 높은 신호 무결성을 확보할 수 있다.Furthermore, the equalizer transmitter 10 according to the present invention implements a transmission signal with a higher voltage swing than the output signal of the input data, thereby ensuring a low error rate and high signal integrity when transmitting the signal.

도 7은 본 발명의 일 실시 예에 따른 마이너스 차지부와 플러스 차지부를 이용한 신호 송신부 출력의 변화를 도시한다.Figure 7 shows a change in the output of a signal transmitter using a minus charge unit and a plus charge unit according to an embodiment of the present invention.

도 7을 참조하면, 신호 송신부(400)의 출력은 마이너스 차지부(200)의 신호와 플러스 차지부(300)의 신호로 인해 변하게 된다. 즉, 신호 송신부(400)의 출력은 플러스 차지부(300)의 출력으로 인해 VDDQ보다 양의 값으로, 마이너스 차지부(200)의 출력으로 인해 VDDQ/2보다 더 음의 값으로 변하게 된다. 이에 따라, 신호 송신부(400)의 출력은 플러스 차지부(300)와 마이너스 차지부(200)의 신호가 데이터 변화를 강조하는 방향으로 작용되어, 신호 간 간섭을 제거할 수 있다.Referring to FIG. 7, the output of the signal transmitting unit 400 changes due to the signal of the minus charge unit 200 and the signal of the plus charge unit 300. That is, the output of the signal transmitting unit 400 changes to a more positive value than VDDQ due to the output of the plus charge unit 300, and changes to a more negative value than VDDQ/2 due to the output of the minus charge unit 200. Accordingly, the output of the signal transmitting unit 400 is applied in a direction that emphasizes data changes in the signals of the plus charge part 300 and the minus charge part 200, thereby eliminating interference between signals.

즉, 등화기 송신기(10)는 신호 송신부(400)의 출력 신호에 트랜지션(transition)이 발생할 때, 더 높은 스윙을 위해 플러스 차지를, 더 낮은 스윙을 위해 마이너스 차지를 결합함으로써, 신호 간 간섭을 제거할 수 있다.That is, when a transition occurs in the output signal of the signal transmitter 400, the equalizer transmitter 10 combines a positive charge for a higher swing and a negative charge for a lower swing to prevent interference between signals. It can be removed.

상술한 바와 같이, 본 발명에 따른 등화기 송신기(10)는 입력 데이터의 인코딩 결과 값에 기초하여 마이너스 차지 및 플러스 차지를 입력 데이터의 출력 신호와 결합시킴으로써, 신호 간 간섭을 제거할 수 있다.As described above, the equalizer transmitter 10 according to the present invention can eliminate interference between signals by combining the negative charge and the positive charge with the output signal of the input data based on the encoding result value of the input data.

좀 더 구체적으로, 본 발명에 따른 등화기 송신기(10)는 입력 데이터를 기 설정된 인코딩 식에 기초하여 인코딩한 인코딩 결과 값에 기초하여 마이너스 차지 및 플러스 차지를 입력 데이터의 출력 신호와 결합시킴으로써, 데이터 변화를 강조하는 방향으로 작용되어 입력 데이터로부터 생성된 출력 신호의 신호 간 간섭이 제거될 수 있다.More specifically, the equalizer transmitter 10 according to the present invention combines the negative charge and the positive charge with the output signal of the input data based on the encoding result value of encoding the input data based on a preset encoding equation, By acting in the direction of emphasizing changes, inter-signal interference in the output signal generated from input data can be eliminated.

이에 따라, 본 발명에 따른 등화기 송신기(10)는 수신단에서 별도의 기준 전압 추적 회로 없이 동작할 수 있다. 또한, 본 발명의 등화기 송신기(10)는 수신단 회로에서 기준 전압을 바꾸지 않고도 더 넓은 샘플링 마진을 획득할 수 있다.Accordingly, the equalizer transmitter 10 according to the present invention can operate without a separate reference voltage tracking circuit at the receiving end. Additionally, the equalizer transmitter 10 of the present invention can obtain a wider sampling margin without changing the reference voltage in the receiving end circuit.

도 8a는 종래의 기술에 따른 eye 다이아그램이고, 도 8b는 본 발명의 일 실시 예에 따른 eye 다이아그램을 도시한다. 도 8c는 본 발명의 일 실시 예에 따른 샘플링 포인트 변화를 도시한다.FIG. 8A shows an eye diagram according to the prior art, and FIG. 8B shows an eye diagram according to an embodiment of the present invention. Figure 8c shows sampling point change according to an embodiment of the present invention.

도 8a를 참조하면, 수신단 회로에서 기준 전압을 바꾸지 않을 경우 샘플링 마진이 줄어드는 것을 확인할 수 있었다.Referring to FIG. 8A, it was confirmed that the sampling margin decreases when the reference voltage is not changed in the receiving circuit.

즉, 종래의 기술은 0을 전송할 때는 a만큼 상승된 전압을 전송하고, 1을 전송할 때는 1보다 좀더 높은 전압이나 좀 더 낮은 전압을 전송한다. 그러나 이로 인해, 공통 모드 레벨이 바뀌고 스윙이 줄어들어, 수신단의 기준 전압이 바뀌게 된다. 이에 따라 이를 추적하기 위한 추적 회로를 추가하거나 수신단에서 데이터를 복원하는 샘플링 마진이 감소한다.That is, in the conventional technology, when transmitting 0, a voltage increased by a is transmitted, and when transmitting 1, a voltage higher or lower than 1 is transmitted. However, this causes the common mode level to change and the swing to decrease, causing the reference voltage at the receiving end to change. Accordingly, the sampling margin for adding a tracking circuit to track this or restoring data at the receiving end is reduced.

반면, 도 8b 및 도 8c를 함께 참조하면, 본 발명에 따른 등화기 송신기(10)는 데이터가 입력될 경우 transition이 발생할 때만 마이너스 차지와 플러스 차지를 추가로 인가하여 pre-emphasis를 구현함으로써, 수신단 회로에서 기준 전압을 바꾸지 않고도 수신단에서 더 넓은 샘플링 마진을 획득할 수 있다.On the other hand, referring to FIGS. 8B and 8C together, the equalizer transmitter 10 according to the present invention implements pre-emphasis by additionally applying a negative charge and a positive charge only when a transition occurs when data is input, thereby A wider sampling margin can be obtained at the receiving end without changing the reference voltage in the circuit.

나아가, 본 발명에 따른 등화기 송신기(10)는 입력 전원과 연결된 종단 저항(610)을 포함함으로써, 수신단(600)에서 높은 스윙의 신호를 수신함으로써, 종래 대비 더 넓은 샘플링 마진과 낮은 BER(bit error rate)을 획득할 수 있다.Furthermore, the equalizer transmitter 10 according to the present invention includes a termination resistor 610 connected to the input power, thereby receiving a high swing signal at the receiving end 600, thereby achieving a wider sampling margin and lower BER (bit) than before. error rate) can be obtained.

도 9는 본 발명의 일 실시 예에 따른 등화기 송신기의 동작 방법을 나타내는 흐름도다.Figure 9 is a flowchart showing a method of operating an equalizer transmitter according to an embodiment of the present invention.

도 9을 참조하면, 본 발명에 따른 등화기 송신기(10)는 S100 단계에서 입력 데이터를 기 설정된 인코딩식에 기초하여 인코딩할 수 있다. 보다 구체적으로, 등화기 송신기(10)는 DDR 인터페이스(101)를 이용하여 입력된 데이터 중 연속된 데이터를 식별하고, 식별한 데이터들을 기 설정된 인코딩 식을 통해 인코딩할 수 있다.Referring to FIG. 9, the equalizer transmitter 10 according to the present invention can encode input data based on a preset encoding formula in step S100. More specifically, the equalizer transmitter 10 may identify continuous data among input data using the DDR interface 101 and encode the identified data through a preset encoding formula.

예를 들어, 등화기 송신기(10)는 S100 단계에서 제1 AND 게이트(110) 및 제2 AND 게이트(120)로 구현된 회로를 이용하여 입력 데이터를 인코딩할 수 있다. 이 때, 제1 AND 게이트(110)에는 입력 데이터(D0)와 입력 데이터의 신호와 연속한 데이터의 반전 신호(DB-1)가 입력되고, 제2 AND 게이트(120)에는 입력 데이터의 반전 신호(DB0)와 입력 데이터와 연속한 데이터(D-1)의 신호가 입력될 수 있다.For example, the equalizer transmitter 10 may encode input data using a circuit implemented with the first AND gate 110 and the second AND gate 120 in step S100. At this time, the input data (D 0 ) and the inverted signal (DB -1 ) of the input data signal and continuous data are input to the first AND gate 110, and the inverted input data is input to the second AND gate 120. A signal (DB 0 ) and a signal of input data and continuous data (D -1 ) may be input.

일 실시 예에 따르면, 등화기 송신기(10)는 S200 단계에서 입력 데이터 중 연속된 데이터의 값이 동일한지 여부를 판단할 수 있다. 보다 구체적으로, 등화기 송신기(10)는 S200 단계에서, S100 단계의 인코딩 결과 값에 근거하여, 입력 데이터의 연속된 데이터 값이 동일한지 여부를 판단할 수 있다.According to one embodiment, the equalizer transmitter 10 may determine whether the values of consecutive data among input data are the same in step S200. More specifically, in step S200, the equalizer transmitter 10 may determine whether consecutive data values of the input data are the same based on the encoding result value of step S100.

나아가, 일 실시 예에 따른 등화기 송신기(10)는 S200 단계에서 연속된 데이터 값이 동일한 것으로 판단된 경우에는, 마이너스 차지부(200) 및/또는 플러스 차지부(300)를 통해 프리 차지를 수행하고, 연속된 데이터 값이 동일하지 않은 경우에는 인코딩 식에 따른 데이터 송신 동작을 수행할 수 있다.Furthermore, the equalizer transmitter 10 according to an embodiment performs pre-charging through the minus charge unit 200 and/or the plus charge unit 300 when it is determined that consecutive data values are the same in step S200. And, if consecutive data values are not the same, a data transmission operation can be performed according to the encoding equation.

예를 들어, 입력 데이터의 연속된 데이터 값이 동일한 경우, 등화기 송신기(10)는 S210 단계에서 마이너스 차지부(200) 및 플러스 차지부(300) 각각의 PMOS를 통해 각각의 캐패시터를 프리 차지시킬 수 있다. 예를 들어, 마이너스 차지부(200) 및 플러스 차지부(300) 각각은 인코딩부(100)의 인코딩 결과 값에 기초하여, 캐패시터(예: 제1 캐패시터(421) 및 제2 캐패시터(422))를 제1 전압으로 프리 차지 시킬 수 있다. 이때, 제1 전압은 입력 전압의 전압 값과 동일한 VDDQ일 수 있다.For example, when the consecutive data values of the input data are the same, the equalizer transmitter 10 precharges each capacitor through the PMOS of each of the minus charge unit 200 and the plus charge unit 300 in step S210. You can. For example, each of the minus charge unit 200 and the plus charge unit 300 generates a capacitor (e.g., the first capacitor 421 and the second capacitor 422) based on the encoding result value of the encoding unit 100. Can be precharged with the first voltage. At this time, the first voltage may be VDDQ, which is the same as the voltage value of the input voltage.

한편, 입력 데이터의 연속된 데이터 값이 동일하지 않은 경우, 본 발명에 따른 등화기 송신기(10)는 S220 단계에서 입력 데이터의 값이 1에서 0으로 변했는지를 판단할 수 있다. 예를 들어, 입력 데이터 값이 1에서 0으로 변했다는 것은 입력 데이터에 음의 전환(down transition)이 발생한 것으로 판단할 수 있다. 반면, 입력 데이터 값이 0에서 1로 변했다는 것은 입력 데이터에 양의 전환(up transition)이 발생한 것으로 판단할 수 있다.Meanwhile, if the consecutive data values of the input data are not the same, the equalizer transmitter 10 according to the present invention can determine whether the value of the input data has changed from 1 to 0 in step S220. For example, when the input data value changes from 1 to 0, it can be determined that a negative transition (down transition) has occurred in the input data. On the other hand, when the input data value changes from 0 to 1, it can be determined that a positive transition (up transition) has occurred in the input data.

상술한 S200 단계의 판단 및 인코딩 식의 결과 값에 근거하여, 본 발명에 따른 등화기 송신기(10)는 출력 신호가 마이너스 차지 또는 플러스 차지를 갖도록 할 수 있다.Based on the result of the determination and encoding equation in step S200 described above, the equalizer transmitter 10 according to the present invention can cause the output signal to have a negative charge or a positive charge.

예를 들어, 입력 데이터의 값이 0에서 1로 변하는 경우, 인코딩 식의 결과 값에 기초하여, 출력 신호가 플러스 차지를 갖도록 할 수 있다. 반면, 입력 데이터의 값이 1에서 0으로 변하는 경우, 인코딩 식의 결과 값에 기초하여, 출력 신호가 마이너스 차지를 갖도록 할 수 있다.For example, when the value of input data changes from 0 to 1, the output signal can have a positive charge based on the result of the encoding equation. On the other hand, when the value of the input data changes from 1 to 0, the output signal can have a negative charge based on the result of the encoding equation.

보다 구체적으로, 등화기 송신기(10)는 S221 단계에서 출력 신호가 마이너스 차지를 갖도록 마이너스 차지부(200)를 제어할 수 있다. 또한, 등화기 송신기(10)는 S222 단계에서 출력 신호가 플러스 차지를 갖도록 플러스 차지부(300)를 제어할 수 있다.More specifically, the equalizer transmitter 10 may control the negative charge unit 200 so that the output signal has a negative charge in step S221. Additionally, the equalizer transmitter 10 may control the positive charge unit 300 so that the output signal has a positive charge in step S222.

예를 들어, 등화기 송신기(10)는 입력 데이터의 값이 1에서 0으로 변하는 경우, S221 단계에서 마이너스 차지부(200)에 포함된 제2 캐패시터(422)에 프리 차지된 전하(또는 전류)를 이용하여 입력 데이터의 출력 신호에 마이너스 차지가 결합하도록 신호 송신부(400)로부터 전류를 빼낼 수 있다.For example, when the value of the input data changes from 1 to 0, the equalizer transmitter 10 precharges the charge (or current) in the second capacitor 422 included in the negative charge unit 200 in step S221. Current can be extracted from the signal transmitting unit 400 so that a negative charge is coupled to the output signal of the input data.

또한, 등화기 송신기(10)는 입력 데이터의 값이 0에서 1로 변하는 경우, 플러스 차지부(300)에 포함된 제1 캐패시터(421)에 프리 차지된 전하(또는 전류)를 이용하여 입력 데이터의 출력 신호에 플러스 차지가 결합하도록 신호 송신부(400)로 전류를 전송할 수 있다.In addition, when the value of the input data changes from 0 to 1, the equalizer transmitter 10 uses the charge (or current) pre-charged in the first capacitor 421 included in the plus charge unit 300 to transmit the input data. Current can be transmitted to the signal transmitter 400 so that a positive charge is coupled to the output signal.

나아가, 본 발명에 따른 등화기 송신기(10)는 S223 단계에서 마이너스 차지 및/또는 플러스 차지를 입력 데이터의 출력 신호에 결합하여 송신 신호를 생성할 수 있다. 나아가, 등화기 송신기(10)는 S223 단계에서 생성된 송신 신호를 입력 전원과 연결된 종단 저항(610)을 포함하는 수신단(600)에 송신할 수 있다. 예를 들어, 등화기 송신기(10)는 원래의 출력 신호에 마이너스 차지 및/또는 플러스 차지를 결합합으로써, 입력 데이터의 데이터 변화를 강조하는 방향으로 작용하도록 할 수 있다.Furthermore, the equalizer transmitter 10 according to the present invention can generate a transmission signal by combining the minus charge and/or the plus charge with the output signal of the input data in step S223. Furthermore, the equalizer transmitter 10 may transmit the transmission signal generated in step S223 to the receiving end 600 including the termination resistor 610 connected to the input power. For example, the equalizer transmitter 10 may act to emphasize data changes in input data by combining a negative charge and/or a positive charge to the original output signal.

상술한 바와 같이, 본 발명에 따른 등화기 송신기(10)는 입력 데이터의 인코딩 결과 값에 기초하여 마이너스 차지 및/또는 플러스 차지를 입력 데이터의 출력 신호와 결합시킴으로써, 입력 데이터의 신호 전송 시 발생 가능한 신호 간 간섭을 제거하거나 최소화할 수 있다.As described above, the equalizer transmitter 10 according to the present invention combines the negative charge and/or the positive charge with the output signal of the input data based on the encoding result value of the input data, thereby eliminating the possibility of occurrence during signal transmission of the input data. Interference between signals can be eliminated or minimized.

이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술 사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.As described above, the present invention has been described with reference to the illustrative drawings, but the present invention is not limited to the embodiments and drawings disclosed in this specification, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. It is obvious that transformation can occur. In addition, although the operational effects according to the configuration of the present invention were not explicitly described and explained while explaining the embodiments of the present invention above, it is natural that the predictable effects due to the configuration should also be recognized.

10: 등화기 송신기
100: 인코딩부
101: DDR 인터페이스
110: 제1 AND 게이트
120: 제2 AND 게이트
200: 마이너스 차지부
300: 플러스 차지부
400: 신호 송신부
411: 제1 PMOS
412: 제2 PMOS
421: 제1 캐패시터
422: 제2 캐패시터
500: PCB 채널부
600: 수신단
610: 종단 저항

10: Equalizer transmitter
100: encoding unit
101: DDR interface
110: first AND gate
120: second AND gate
200: Minus Charge
300: Plus charge
400: signal transmitter
411: first PMOS
412: second PMOS
421: first capacitor
422: second capacitor
500: PCB channel part
600: Receiving end
610: termination resistance

Claims (10)

등화기 송신기에 있어서,
입력 데이터를 기 설정된 인코딩 식에 기초하여 인코딩(encoding)하는 인코딩부;
상기 인코딩부의 결과 값에 기초하여, 상기 입력 데이터가 1에서 0으로 바뀔 때, 출력 신호에 대한 마이너스 차지를 생성하는 마이너스 차지부;
상기 인코딩부의 결과 값에 기초하여, 상기 입력 데이터가 0에서 1로 바뀔 때, 상기 출력 신호에 대한 플러스 차지를 생성하는 플러스 차지부; 및
상기 입력 데이터의 상기 출력 신호에 상기 마이너스 차지 및/또는 상기 플러스 차지를 결합한 송신 신호를 수신단에 송신하는 신호 송신부를 포함하고,
상기 송신 신호가 상기 출력 신호보다 큰 전압 스윙을 갖도록, 상기 수신단은 입력 전원과 연결된 종단 저항을 포함하는, 등화기 송신기.In the equalizer transmitter,
an encoding unit that encodes input data based on a preset encoding formula;
a negative charge unit that generates a negative charge for the output signal when the input data changes from 1 to 0, based on the result of the encoding unit;
a plus charge unit that generates a positive charge for the output signal when the input data changes from 0 to 1, based on the result of the encoding unit; and
A signal transmitting unit configured to transmit a transmission signal combining the negative charge and/or the positive charge with the output signal of the input data to a receiving end,
The equalizer transmitter wherein the receiving end includes a termination resistor connected to an input power source so that the transmitted signal has a larger voltage swing than the output signal. 제1항에 있어서,
상기 인코딩부는 DDR(double data rate) 인터페이스를 포함하고,
상기 인코딩부는:
상기 DDR 인터페이스를 통해 상기 입력 데이터 중 연속된 데이터들을 식별하고,
상기 식별한 데이터들의 값에 기반하여, 상기 입력 데이터를 인코딩하는, 등화기 송신기.According to paragraph 1,
The encoding unit includes a double data rate (DDR) interface,
The encoding unit:
Identifying consecutive data among the input data through the DDR interface,
An equalizer transmitter that encodes the input data based on the values of the identified data. 제2항에 있어서,
상기 인코딩부는 복수 개의 AND 게이트를 포함하는, 등화기 송신기.According to paragraph 2,
The equalizer transmitter wherein the encoding unit includes a plurality of AND gates. 제2항에 있어서,
상기 플러스 차지부는 상기 입력 전원과 연결된 제1 PMOS 및 상기 제1 PMOS와 연결된 제1 캐패시터를 포함하고,
상기 마이너스 차지부는, 상기 입력 전원과 연결된 제2 PMOS 및 상기 제2 PMOS와 연결된 제2 캐패시터를 포함하는, 등화기 송신기.According to paragraph 2,
The positive charge unit includes a first PMOS connected to the input power and a first capacitor connected to the first PMOS,
The negative charge unit includes a second PMOS connected to the input power and a second capacitor connected to the second PMOS. 제4항에 있어서,
상기 플러스 차지부는, 상기 입력 데이터 중 연속된 데이터들이 동일한 경우, 상기 제1 PMOS를 이용하여 상기 제1 캐패시터를 상기 입력 전원의 전압 값과 동일한 제1 전압으로 프리 차지(pre-charge)시키고,
상기 마이너스 차지부는, 상기 입력 데이터 중 연속된 데이터들이 동일한 경우, 상기 제2 PMOS를 이용하여 상기 제2 캐패시터를 상기 제1 전압으로 프리 차지시키는, 등화기 송신기.According to paragraph 4,
The positive charge unit pre-charges the first capacitor to a first voltage equal to the voltage value of the input power using the first PMOS when consecutive data among the input data are the same,
The negative charge unit precharges the second capacitor to the first voltage using the second PMOS when consecutive data among the input data are the same. 제5항에 있어서,
상기 신호 송신부는 상기 제1 전압과 동일한 공급 전압을 입력 받아, 상기 출력 신호보다 큰 전압 스윙으로 상기 송신 신호를 송신하는 등화기 송신기.According to clause 5,
The signal transmitter receives a supply voltage equal to the first voltage and transmits the transmission signal with a voltage swing greater than the output signal. 제5항에 있어서,
상기 마이너스 차지부는, 상기 입력 데이터가 1에서 0으로 바뀔 때, 상기 제2 캐패시터에 프리 차지된 상기 제1 전압을 이용하여, 상기 출력 신호에 대한 상기 마이너스 차지를 생성하고,
상기 플러스 차지부는, 상기 입력 데이터가 0에서 1으로 바뀔 때, 상기 제1 캐패시터에 프리 차지된 상기 제1 전압을 이용하여, 상기 출력 신호에 대한 상기 플러스 차지를 생성하는, 등화기 송신기.According to clause 5,
The negative charge unit generates the negative charge for the output signal using the first voltage precharged in the second capacitor when the input data changes from 1 to 0,
The positive charge unit generates the positive charge for the output signal using the first voltage precharged in the first capacitor when the input data changes from 0 to 1. 제1항에 있어서,
상기 신호 송신부로부터 전달받은 상기 송신 신호를 상기 수신단에 전달하기 위해, 상기 신호 송신부와 상기 수신단을 연결하는 PCB 채널부를 더 포함하는, 등화기 송신기.According to paragraph 1,
An equalizer transmitter further comprising a PCB channel unit connecting the signal transmitting unit and the receiving end to transmit the transmission signal received from the signal transmitting unit to the receiving end. 등화기 송신기의 동작 방법에 있어서,
입력 데이터를 기 설정된 인코딩 식에 기초하여 인코딩하는 단계;
상기 인코딩의 결과 값에 기초하여, 출력 신호에 대한 마이너스 차지 또는 플러스 차지를 생성하는 단계; 및
상기 입력 데이터의 상기 출력 신호에 상기 마이너스 차지 및/또는 상기 플러스 차지를 결합한 송신 신호를 수신단에 송신하는 단계를 포함하고,
상기 송신 신호가 상기 출력 신호보다 큰 전압 스윙을 갖도록, 상기 수신단은 입력 전원과 연결된 종단 저항을 포함하는, 등화기 송신기의 동작 방법.In a method of operating an equalizer transmitter,
Encoding input data based on a preset encoding formula;
generating a negative charge or a positive charge for an output signal based on the resultant value of the encoding; and
Transmitting a transmission signal combining the negative charge and/or the positive charge with the output signal of the input data to a receiving end,
A method of operating an equalizer transmitter, wherein the receiving end includes a termination resistor connected to an input power source so that the transmitted signal has a larger voltage swing than the output signal. 제9항에 있어서,
상기 입력 데이터를 인코딩하는 단계는,
DDR 인터페이스를 이용하여 상기 입력 데이터 중 연속된 데이터들을 식별하는 단계; 및
식별한 상기 연속된 데이터들의 값에 기반하여, 상기 입력 데이터를 인코딩하는 단계를 더 포함하는, 등화기 송신기의 동작 방법.
According to clause 9,
The step of encoding the input data is,
Identifying consecutive data among the input data using a DDR interface; and
A method of operating an equalizer transmitter, further comprising encoding the input data based on the identified values of the sequential data.
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