KR20230171716A

KR20230171716A - Circuit arrangement for multi-chip systems

Info

Publication number: KR20230171716A
Application number: KR1020220072204A
Authority: KR
Inventors: 김가인
Original assignee: 재단법인대구경북과학기술원
Priority date: 2022-06-14
Filing date: 2022-06-14
Publication date: 2023-12-21

Abstract

본 발명은 다중 칩 시스템을 위한 회로 장치에 관한 것으로, OFDM 방식으로 서로 인터페이스하는 복수의 칩을 포함하는 회로 장치에 있어서, 상기 복수의 칩 중 적어도 하나는, 디지털 데이터를 OFDM 방식으로 인코딩한 신호를 송신하는 OFDM 송신기를 포함하는 송신부, 상기 복수의 칩 중 적어도 다른 하나는 상기 송신한 신호를 수신하여 OFDM 방식으로 복조하여 디지털 데이터를 제공하는 OFDM 수신기를 포함하는 수신부를 포함하는 것을 특징으로 한다.The present invention relates to a circuit device for a multi-chip system, and includes a plurality of chips that interface with each other in an OFDM method, wherein at least one of the plurality of chips transmits a signal encoded with digital data in an OFDM method. A transmitter including an OFDM transmitter that transmits, and at least another one of the plurality of chips includes a receiver that includes an OFDM receiver that receives the transmitted signal, demodulates it in an OFDM method, and provides digital data.

Description

Circuit arrangement for multi-chip systems}

본 발명은 다중 칩 시스템을 위한 회로 장치에 관한 것으로, 보다 상세히는 OFDM을 이용한 다중 칩 시스템을 위한 회로 장치에 관한 것이다.The present invention relates to a circuit device for a multi-chip system, and more particularly, to a circuit device for a multi-chip system using OFDM.

최근, 매우 정확한 산술연산 결과가 필요하지 않는 어플리케이션에서 연산의 효율을 증가시키기 위해 근사컴퓨팅을 도입하고 있다. 대표적으로, 인공신경망의 추론, 사진/영상 등 멀티미디어의 신호처리가 있으나 소비자가 품질차이를 인지하기 어려운 수준에서 상기 인공신경망의 추론 정확도를 높이거나 상기 사진/영상의 품질을 향상시키는 것은, 관련 알고리즘을 수행하는 반도체 회로의 칩 면적과 소비전력을 불필요하게 증가시킨다. Recently, approximate computing has been introduced to increase computational efficiency in applications that do not require highly accurate arithmetic results. Representative examples include inference of artificial neural networks and signal processing of multimedia such as photos/videos, but increasing the inference accuracy of the artificial neural networks or improving the quality of the photos/videos at a level where it is difficult for consumers to perceive quality differences requires related algorithms. It unnecessarily increases the chip area and power consumption of the semiconductor circuit that performs.

또한, 고성능 연산 시스템의 경우, 초미세 반도체 공정에서 면적이 큰 칩의 수율 저하, 시스템 요구사양에 따른 확장성 확보 등의 이유로, 모듈화된 주문형 반도체 칩이 필요에 따라 패키지 상에서 여러 칩이 상호 연결되어 필요한 연산을 수행하는 것에 관한 연구가 진행되고 있다. 이에 따라, 인쇄회로기판(PCB) 또는 패키지 상에서 반도체 칩간 통신을 담당하는 인터페이스 회로가 차지하는 면적과 소모전력이 점점 증가하고 있다.In addition, in the case of high-performance computing systems, for reasons such as low yield of chips with large areas in ultra-fine semiconductor processes and securing scalability according to system requirements, modularized custom semiconductor chips are required, and multiple chips are interconnected on the package. Research on performing the necessary calculations is ongoing. Accordingly, the area and power consumption of interface circuits responsible for communication between semiconductor chips on a printed circuit board (PCB) or package are gradually increasing.

구체적으로, 종래의 상기 근사컴퓨팅이 가능하여 근사로 인한 연산 정확도의 하락이 거의 발생하지 않는 인공신경망 등에 있어서도 비트 에러율이 낮지만, 복잡한 회로를 사용하고 있다. 또한, 종래에는 유선 송수신 회로에서 주로 사용되고 있는 PAM(Pulse-Amplitude Modulation) 전송 방식 또는 NRZ(Non-Return-to-Zero) 등 시간영역의 변조 방식을 사용하기 때문에, 초고속 유선 송수신시 16비트, 32비트 등으로 이루어진 데이터 중 특정 비트에서 발생하는 에러율을 각각 제어할 수 없는 문제점이 있다. 따라서, MSB(most significant bit)의 낮은 에러율을 보장하기 위해서 전체 송수신기의 비트 에러율을 낮춰야 하고, 이는 회로가 차지하는 면적과 소모전력의 상승을 야기시키는 문제점이 있다.Specifically, the bit error rate is low in artificial neural networks, etc., in which the above-mentioned approximate computing is possible and almost no decrease in calculation accuracy due to approximation occurs, but complex circuits are used. In addition, because conventional time-domain modulation methods such as PAM (Pulse-Amplitude Modulation) transmission method or NRZ (Non-Return-to-Zero), which are mainly used in wired transmission and reception circuits, are used, 16 bits, 32 bits during ultra-high-speed wired transmission and reception. There is a problem in that the error rate occurring in a specific bit among data consisting of bits cannot be controlled. Therefore, in order to ensure a low error rate of the most significant bit (MSB), the bit error rate of the entire transceiver must be lowered, which has the problem of causing an increase in the area occupied by the circuit and power consumption.

미국 공개특허공보 제2015-0256322호("Full duplex wired communication link that accepts erroneous packets". 공고일 2015.09.10)U.S. Patent Publication No. 2015-0256322 (“Full duplex wired communication link that accepts erroneous packets”. Announcement date 2015.09.10)

본 발명은 상기한 바와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명에 의한 다중 칩 시스템을 위한 회로 장치의 목적은, 다중 칩간 통신을 위한 인터페이스 회로의 송신기 및 수신기에 있어서 OFDM 방식을 적용함으로써, 상기 인터페이스 회로의 칩면적과 소모전력을 감소시킬 수 있는 회로 장치를 제공함에 있다.The present invention was created to solve the problems described above. The purpose of the circuit device for a multi-chip system according to the present invention is to apply the OFDM method to the transmitter and receiver of the interface circuit for multi-chip communication, The aim is to provide a circuit device that can reduce the chip area and power consumption of the interface circuit.

상기한 바와 같은 문제점을 해결하기 위한 본 발명의 다양한 실시예에 의한 다중 칩 시스템을 위한 회로 장치는, OFDM 방식으로 서로 인터페이스하는 복수의 칩을 포함하는 회로 장치에 있어서, 상기 복수의 칩 중 적어도 하나는, 디지털 데이터를 OFDM 방식으로 인코딩한 신호를 송신하는 OFDM 송신기를 포함하는 송신부, 상기 복수의 칩 중 적어도 다른 하나는, 상기 송신한 신호를 수신하여 OFDM 방식으로 복조하여 디지털 데이터를 제공하는 OFDM 수신기를 포함하는 수신부를 포함하는 것을 특징으로 한다.A circuit device for a multi-chip system according to various embodiments of the present invention to solve the problems described above includes a circuit device including a plurality of chips that interface with each other in an OFDM method, wherein at least one of the plurality of chips is a transmitter including an OFDM transmitter that transmits a signal encoded with digital data in the OFDM method, and at least another one of the plurality of chips is an OFDM receiver that receives the transmitted signal, demodulates it in the OFDM method, and provides digital data. It is characterized by comprising a receiving unit including a.

또한, 상기 송신부는 일정한 Data rate로 송신하는 것을 특징으로 한다.Additionally, the transmitter is characterized in that it transmits at a constant data rate.

또한, 상기 송신부와 상기 수신부는 유선채널 및 무선채널 중 적어도 하나로 연결된 것을 특징으로 한다.Additionally, the transmitter and the receiver are connected to at least one of a wired channel and a wireless channel.

또한, 상기 송신부는 bitstream 형태인 상기 디지털 데이터를 수신하여, 소정 개수의 bit로 구성된 단위 데이터를 제공하는 제1 이진 데이터 버퍼를 포함하는 것을 특징으로 한다.In addition, the transmitter is characterized in that it includes a first binary data buffer that receives the digital data in the form of a bitstream and provides unit data consisting of a predetermined number of bits.

또한, 상기 송신부는 상기 단위 데이터의 bit들의 중요도에 따라 상기 단위 데이터의 bit들을 복수개의 서브 채널(sub-channel)에 할당하되, 상기 복수개의 서브 채널(sub-channel) 중 어느 하나를 제 1 서브 채널이라 하고, 상기 복수개의 서브 채널(sub-channel) 중 다른 어느 하나이고 상기 제 1 서브 채널에 비해서 BER(Bit Error Rate)이 낮은 서브 채널을 제 2 서브 채널이라 할 때, 상기 단위 데이터의 LSB(least significant bit)를 상기 제 1 서브 채널에 할당하고, 상기 단위 데이터의 MSB(most significant bit)를 상기 제 2 서브 채널에 할당하는 것을 특징으로 한다.In addition, the transmitter allocates the bits of the unit data to a plurality of sub-channels according to the importance of the bits of the unit data, and selects one of the plurality of sub-channels as the first sub-channel. Let's call it a channel, and when another sub-channel of the plurality of sub-channels and a lower BER (Bit Error Rate) than the first sub-channel is called a second sub-channel, the LSB of the unit data The least significant bit (least significant bit) is allocated to the first subchannel, and the most significant bit (MSB) of the unit data is allocated to the second subchannel.

또한, 상기 송신부는 상기 복수개의 서브 채널에 할당된 단위 데이터를 QAM(quadrature amplitude modulation) mapping하고, 상기 mapping된 QAM신호를 IFFT(Inverse Fast Fourier Transform) 및 CP(Cyclic Prefix) insertion를 통해 인코딩한 신호를 생성하여 아날로그 신호로 변환시켜 송신하는 것을 특징으로 한다.In addition, the transmitter performs QAM (quadrature amplitude modulation) mapping on the unit data allocated to the plurality of subchannels, and encodes the mapped QAM signal through IFFT (Inverse Fast Fourier Transform) and CP (Cyclic Prefix) insertion. It is characterized by generating, converting to an analog signal and transmitting it.

또한, 상기 수신부는 수신한 상기 인코딩된 신호의 에러를 정정하는 에러정정부를 더 포함하는 것을 특징으로 한다.In addition, the receiving unit further includes an error correction unit that corrects errors in the received encoded signal.

또한, 상기 수신부는 상기 인코딩된 신호를 디지털 신호로 변환하고, CP removal, FFT(Fast Fourier Transform) 및 QAM 디코딩을 통해 복조하는 것을 특징으로 한다.In addition, the receiving unit converts the encoded signal into a digital signal and demodulates it through CP removal, Fast Fourier Transform (FFT), and QAM decoding.

또한, 상기 복조된 데이터를 입력 받아 소정 개수의 bit로 구성된 단위 데이터를 생성하는 제2 이진 데이터 버퍼를 포함하고, 상기 단위 데이터를 bistream형태의 디지털 데이터로 변환하여 제공하는 것을 특징으로 한다.Additionally, it includes a second binary data buffer that receives the demodulated data and generates unit data consisting of a predetermined number of bits, and converts the unit data into digital data in a bistream format.

상기한 바와 같은 본 발명의 다양한 실시예에 의한 다중 칩 시스템을 위한 회로 장치에 의하면, 회로 장치의 송신기 및 수신기에 OFDM 방식을 적용함으로써, 상기 회로 장치의 칩면적과 소모전력을 감소시킬 수 있는 효과가 있다.According to the circuit device for a multi-chip system according to various embodiments of the present invention as described above, the chip area and power consumption of the circuit device can be reduced by applying the OFDM method to the transmitter and receiver of the circuit device. There is.

또한, 상기 OFDM 방식을 적용함에 있어서, 부반송파별로 특정 비트를 할당하여 평균 비트 에러율이 높더라도 전체 시스템의 성능에 미치는 영향을 감소시킬 수 있는 효과가 있는 것이다. In addition, when applying the OFDM method, there is an effect of allocating specific bits to each subcarrier to reduce the impact on the performance of the overall system even if the average bit error rate is high.

도 1은 종래 반도체 칩간 고속 인터페이스 회로의 수신기의 회로를 도시한 개략도이고,
도 2는 종래 6 × 6 AI 가속 시스템을 나타낸 일예이며,
도 3은 본 발명의 일실시예에 의한 다중 칩 시스템을 위한 회로 장치의 블록도이고,
도 4는 상기 도 3을 구체화한 다중 칩 시스템을 위한 회로 장치의 블록도이며,
도 5는 본 발명의 일실시예에 의한 채널 주파수 응답을 도시한 개략도이다.1 is a schematic diagram showing the circuit of a receiver of a conventional semiconductor inter-chip high-speed interface circuit;
Figure 2 is an example showing a conventional 6 × 6 AI acceleration system,
Figure 3 is a block diagram of a circuit device for a multi-chip system according to an embodiment of the present invention;
Figure 4 is a block diagram of a circuit device for a multi-chip system embodying Figure 3;
Figure 5 is a schematic diagram showing the channel frequency response according to an embodiment of the present invention.

도 2는 종래 6 × 6 AI 가속 시스템을 나타낸 일예이다. Figure 2 is an example showing a conventional 6 × 6 AI acceleration system.

도 2를 보면, 다중 칩 가속 시스템에서 각각의 칩은 인터페이스 회로를 포함하고 있으며, 상기 인터페이스 회로의 비중이 매우 높은 것을 확인할 수 있다. Looking at FIG. 2, it can be seen that in a multi-chip acceleration system, each chip includes an interface circuit, and the proportion of the interface circuit is very high.

이하 첨부된 도면을 참고하여 본 발명의 일실시예에 의한 다중 칩 시스템을 위한 회로 장치에 관하여 상세히 설명한다. 도 3은 본 발명의 일실시예에 의한 다중 칩 시스템을 위한 회로 장치를 도시한 블록도이다.Hereinafter, a circuit device for a multi-chip system according to an embodiment of the present invention will be described in detail with reference to the attached drawings. Figure 3 is a block diagram showing a circuit device for a multi-chip system according to an embodiment of the present invention.

도 3에 도시된 바와 같이, OFDM 방식으로 서로 인터페이스하는 복수개의 칩을 포함하는 회로 장치는 송신부(100), 수신부(300)를 포함한다. As shown in FIG. 3, a circuit device including a plurality of chips that interface with each other in an OFDM method includes a transmitting unit 100 and a receiving unit 300.

송신부(100)는 OFDM 송신기를 포함하며, 복수의 칩 중 적어도 하나의 칩은 디지털 데이터를 입력받고, OFDM 방식으로 인코딩하여 송신한다.The transmitter 100 includes an OFDM transmitter, and at least one chip among a plurality of chips receives digital data, encodes it in OFDM, and transmits it.

수신부(300)는 OFDM 수신기를 포함하며, 상기 복수의 칩 중 적어도 다른 하나는 상기 송신부(100)에서 송신한 신호를 수신하여 OFDM 방식으로 복조하고 디지털 데이터를 제공한다.The receiving unit 300 includes an OFDM receiver, and at least another one of the plurality of chips receives the signal transmitted from the transmitting unit 100, demodulates it in OFDM, and provides digital data.

이때, 상기 송신부(100)와 상기 수신부(300)는 유선채널로 연결될 수도 있고, 무선채널로 연결될 수 있다. At this time, the transmitting unit 100 and the receiving unit 300 may be connected through a wired channel or a wireless channel.

상기 송신부(100)는 상기 OFDM 송신기를 통해 OFDM 방식으로 인코딩된 신호를 생성하고, D/A 컨버터(105)를 통해 아날로그 신호로 변환하여 송신한다. The transmitter 100 generates an OFDM encoded signal through the OFDM transmitter, converts it into an analog signal through the D/A converter 105, and transmits it.

상기 수신부(300)는 에러정정부(200)를 더 포함하며, 상기 에러정정부(200)는 AFE(Analog Front End)(201) 및 CTLE(Continuous-time Linear Equalizer)(202)를 포함할 수 있다. 상기 에러정정부(200)는 수신한 상기 아날로그 신호에 포함된 에러를 정정할 수 있다. 다만, 상기 송신부(100)와 상기 수신부(300)가 상기 유선채널로 연결된 경우, 상기 유선채널은 상기 무선채널과 달리 deterministic하고, 시간에 따른 변화가 매우 적기 때문에 상기 다중 칩 시스템이 고정된 상태에서 인공신경망 훈련을 할 경우, 상기 유선채널의 비트 에러 발생 패턴을 학습할 수 있다. 따라서, 상기 유선채널을 포함하고 있을 때, 상기 에러정정부(200)가 없어도 BER(Bit Error Rate)은 높지만 재훈련된 상기 인공신경망의 추론 성능은 저하되지 않을 수 있는 것이다. The receiving unit 300 further includes an error correction unit 200, and the error correction unit 200 may include an analog front end (AFE) 201 and a continuous-time linear equalizer (CTLE) 202. there is. The error correction unit 200 can correct errors included in the received analog signal. However, when the transmitter 100 and the receiver 300 are connected through the wired channel, the wired channel is deterministic, unlike the wireless channel, and changes over time are very small, so the multi-chip system is fixed. When training an artificial neural network, the bit error occurrence pattern of the wired channel can be learned. Therefore, when the wired channel is included, the BER (Bit Error Rate) is high even without the error correction unit 200, but the inference performance of the retrained artificial neural network may not deteriorate.

상기 수신부(300)는 상기 에러정정부(200)의 출력 신호를 디지털 신호로 변환하는 A/D 컨버터(305)를 포함한다. 또한 상기 A/D 컨버터(305)의 출력을 입력으로 하여, OFDM 방식으로 복조를 하여 상기 디지털 데이터를 제공한다. 또한, 상기 유선채널로 구성되어 상기 다중 칩 시스템이 고정된 상태에서 인공신경망 훈련을 할 경우, 상기 A/D 컨버터(305)는 상기 송신부(100)의 상기 아날로그 신호를 입력으로 하여 디지털 신호로 변환할 수도 있다.The receiving unit 300 includes an A/D converter 305 that converts the output signal of the error correction unit 200 into a digital signal. Additionally, using the output of the A/D converter 305 as an input, demodulation is performed using OFDM to provide the digital data. In addition, when training an artificial neural network with the wired channel configured and the multi-chip system fixed, the A/D converter 305 takes the analog signal from the transmitter 100 as an input and converts it into a digital signal. You may.

도 4는 상기 도 3을 구체화한 다중 칩 시스템을 위한 회로 장치의 블록도이다.FIG. 4 is a block diagram of a circuit device for a multi-chip system embodying FIG. 3.

도 4를 통해, 본 발명의 다중 칩 시스템을 위한 회로 장치의 구성 및 동작에 대해 구체적으로 설명하겠다. 도 4에 도시된 바와 같이, 상기 송신부(100)는 제1 이진 데이터 버퍼(101)를 포함한다. Through FIG. 4, the configuration and operation of the circuit device for the multi-chip system of the present invention will be described in detail. As shown in FIG. 4, the transmitter 100 includes a first binary data buffer 101.

제1 이진 데이터 버퍼(101)는 상기 송신부(100)가 bitstream 형태의 상기 디지털 데이터를 수신하면, 상기 디지털 데이터를 입력받아 소정 개수의 bit로 구성된 단위 데이터를 제공할 수 있다. When the transmitter 100 receives the digital data in the form of a bitstream, the first binary data buffer 101 can receive the digital data and provide unit data consisting of a predetermined number of bits.

상기 송신부(100)는 상기 제1 이진 데이터 버퍼(101)로부터 상기 단위 데이터를 입력받아 상기 단위 데이터의 bit의 중요도에 따라 복수개의 서브 채널(sub-channel)에 할당할 수 있다. 구체적으로, 상기 복수개의 서브 채널 중 어느 하나의 채널이 제 1 서브 채널이고, 상기 복수개의 서브 채널 중 다른 어느 하나이며 상기 제 1 서브 채널에 비해서 BER(Bit Error Rate)이 낮은 서브 채널이 제 2 서브 채널일 경우, 상기 단위 데이터의 LSB(least significant bit)를 상기 제 1 서브 채널에 할당하고, 상기 단위 데이터의 MSB(most significant bit)를 상기 제 2 서브 채널에 할당할 수 있다. 상기 기재된 할당 방식을 적용함으로써, 평균 BER이 높더라도 시스템의 성능에 미치는 영향을 감소시킬 수 있고, 상기 디지털 데이터의 정밀한 제어가 가능한 효과가 있는 것이다. The transmitter 100 may receive the unit data from the first binary data buffer 101 and allocate it to a plurality of sub-channels according to the importance of the bit of the unit data. Specifically, one of the plurality of subchannels is the first subchannel, and another subchannel among the plurality of subchannels and has a lower BER (Bit Error Rate) than the first subchannel is the second subchannel. In the case of a subchannel, the least significant bit (LSB) of the unit data may be allocated to the first subchannel, and the most significant bit (MSB) of the unit data may be allocated to the second subchannel. By applying the allocation method described above, even if the average BER is high, the impact on system performance can be reduced and precise control of the digital data is possible.

상기 송신부(100)는 서브 채널에 할당된 단위 데이터를 QAM(Quadrature Amplitude Modulation) mapping한 후, 상기 mapping된 QAM 신호를 IFFT(103)(Inverse Fast Fourier Transform)및 CP(Cyclic Prefix) insertion(104)를 통해 인코딩한 신호를 생성할 수 있다. 또한, 상기 인코딩한 신호를 상기 D/A 컨버터(105)를 통해 아날로그 신호로 변환하여 송신할 수 있다. The transmitter 100 performs QAM (Quadrature Amplitude Modulation) mapping on the unit data allocated to the subchannel, and then converts the mapped QAM signal into Inverse Fast Fourier Transform (IFFT) (103) and Cyclic Prefix (CP) insertion (104). An encoded signal can be generated through . Additionally, the encoded signal can be converted into an analog signal through the D/A converter 105 and transmitted.

상기 송신부(100)는 상기 디지털 데이터를 송신할 때, 일정한 속도로 송신할 수 있다. When transmitting the digital data, the transmitter 100 can transmit at a constant speed.

종래에는 데이터 송신 속도가 일정하지 않고, SNR(Signal-to-Noise Ratio)이 낮으면 속도를 줄이는 방식을 사용해왔다. 하지만 본 발명은 종래와 달리 일정한 data rate으로 송신하며, 이는 bit 수를 줄이지 않는 것을 의미한다. Conventionally, when the data transmission speed is not constant and the SNR (Signal-to-Noise Ratio) is low, a method has been used to reduce the speed. However, unlike the prior art, the present invention transmits data at a constant data rate, which means that the number of bits is not reduced.

구체적으로, Differential lane 당 112Gb/s 이상급 회로의 동작에는 아날로그 회로 , 디지털 회로를 모두 포함한 Equalizer 회로가 필요하다. 고속 유선 송수신 회로에서는 디지털 clock을 기준으로 매 clock 당 일정한 수의 data bit를 송수신하는데, 전송 속도가 달라지면 그에 따라 아날로그 calibration 회로의 셋팅값, 디지털 회로의 동작 주파수, 및 ADC/DAC의 동작 속도가 변하게 된다. 상기 기재된 변화는 설계 단계에서 송수신기가 넓은 동작 속도의 범위에서 동작이 가능하게 함으로써, 전력 및 면적 효율 하락을 유발하게 된다. 반면, 동작 속도는 유지하면서 Discrete multitone bit loading 등으로 전체적인 data rate을 조절할 경우, 최대 전송 가능한 data rate보다 저하된 data rate으로 인해 전송 비트당 에너지 효율의 저하를 유발하게 된다. Specifically, the operation of a 112Gb/s or higher circuit per differential lane requires an equalizer circuit that includes both analog and digital circuits. In a high-speed wired transmission/reception circuit, a certain number of data bits are transmitted/received per clock based on the digital clock. When the transmission speed changes, the setting value of the analog calibration circuit, the operating frequency of the digital circuit, and the operating speed of the ADC/DAC change accordingly. do. The above-described changes enable the transceiver to operate in a wide operating speed range at the design stage, causing a decrease in power and area efficiency. On the other hand, when the overall data rate is adjusted through discrete multitone bit loading, etc. while maintaining the operating speed, the energy efficiency per transmission bit is reduced due to the data rate being lower than the maximum transmission possible data rate.

상기 송신부(100)로부터 상기 아날로그 신호를 수신한 상기 수신부(300)는 상기 에러정정부(200)를 통해 상기 아날로그 신호의 에러를 정정할 수 있다. 또한, 상기 에러정정부(200)의 출력 신호를 상기 A/D 컨버터(305)를 통해 디지털 신호로 변환한 후, CP removal(304), FFT(Fast Fourier Transform) 및 QAM 디코딩(302) 을 통해 복조할 수 있다. The receiving unit 300, which receives the analog signal from the transmitting unit 100, can correct errors in the analog signal through the error correction unit 200. In addition, the output signal of the error correction unit 200 is converted into a digital signal through the A/D converter 305, and then through CP removal (304), FFT (Fast Fourier Transform), and QAM decoding (302). It can be demodulated.

상기 수신부(300)는 제2 이진 데이터 버퍼(301)를 더 포함한다. 상기 제2 이진 데이터 버퍼(301)는 상기 복조된 데이터를 입력 받아 소정 개수의 bit로 구성된 단위 데이터를 생성하고, 상기 단위 데이터를 bitstream형태의 디지털 데이터로 변환하여 제공할 수 있다. 따라서, 각 디지털 데이터의 상기 MSB는 상대적으로 낮은 BER을 갖고, 상기 LSB는 상대적으로 높은 BER을 가질 수 있다.The receiving unit 300 further includes a second binary data buffer 301. The second binary data buffer 301 may receive the demodulated data, generate unit data consisting of a predetermined number of bits, and convert the unit data into digital data in a bitstream format. Accordingly, the MSB of each digital data may have a relatively low BER, and the LSB may have a relatively high BER.

도 5는 본 발명의 일실시예에 의한 채널 주파수 응답을 도시한 개략도이다.Figure 5 is a schematic diagram showing the channel frequency response according to an embodiment of the present invention.

도 5에 도시된 바와 같이, 각 bit의 채널에 대한 주파수 응답을 보면, 상기 MSB는 높은 SNR을 갖고, LSB는 낮은 SNR을 갖는 것을 확인할 수 있다.As shown in Figure 5, looking at the frequency response for each bit channel, it can be seen that the MSB has a high SNR and the LSB has a low SNR.

본 발명은 상기한 실시예에 한정되지 아니하며, 적용범위가 다양함은 물론이고, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 다양한 변형 실시가 가능한 것은 물론이다. The present invention is not limited to the above-described embodiments, and the scope of application is diverse. Of course, various modifications and implementations are possible without departing from the gist of the present invention as claimed in the claims.

100 : 송신부
101 : 제1 이진 데이터 버퍼
102 : QAM mapping
103 : IFFT
104 : CP insertion
105 : D/A 컨버터
200 : 에러정정부
201 : AFE(Analog Front End)
202 : CTLE(Continuous-time Linear Equalizer)
300 : 수신부
301 : 제2 이진 데이터 버퍼
302 : QAM 디코딩
303 : FFT/ FDE
304 : CP removal
305 : A/D 컨버터100: Transmitting unit
101: first binary data buffer
102: QAM mapping
103:IFFT
104: CP insertion
105: D/A converter
200: Error correction unit
201: AFE (Analog Front End)
202: CTLE(Continuous-time Linear Equalizer)
300: Receiving unit
301: second binary data buffer
302: QAM decoding
303: FFT/FDE
304: CP removal
305: A/D converter

Claims

In a circuit device including a plurality of chips that interface with each other in OFDM,
At least one of the plurality of chips includes a transmitter including an OFDM transmitter that transmits a signal encoded with digital data using OFDM;
At least another one of the plurality of chips includes a receiving unit including an OFDM receiver that receives the transmitted signal, demodulates it in an OFDM method, and provides digital data.
A circuit device characterized by a.

According to paragraph 1,
The transmitter transmits at a constant data rate.
A circuit device characterized by a.

According to paragraph 1,
The transmitter and the receiver,
Connected to at least one of a wired channel and a wireless channel
A circuit device characterized by a.

According to paragraph 1,
The transmitter,
Comprising a first binary data buffer that receives the digital data in the form of a bitstream and provides unit data consisting of a predetermined number of bits.
A circuit device characterized by a.

According to clause 4,
The transmitter,
Allocate the bits of the unit data to a plurality of sub-channels according to the importance of the bits of the unit data,
One of the plurality of sub-channels is called a first sub-channel, and one of the plurality of sub-channels is called a first sub-channel and has a bit error rate (BER) compared to the first sub-channel. When the lower sub-channel is referred to as the second sub-channel,
A circuit device characterized in that allocating the least significant bit (LSB) of the unit data to the first subchannel, and allocating the most significant bit (MSB) of the unit data to the second subchannel.

According to clause 5,
The transmitter,
QAM (quadrature amplitude modulation) mapping of the unit data allocated to the plurality of sub-channels is performed, and the mapped QAM signal is encoded through IFFT (Inverse Fast Fourier Transform) and CP (Cyclic Prefix) insertion to generate an encoded signal to produce an analog signal. Converting and transmitting
A circuit device characterized by a.

According to paragraph 1,
The receiver,
Further comprising an error correction unit that corrects errors in the received encoded signal.
A circuit device characterized by a.

According to paragraph 1,
The receiver,
Converting the encoded signal into a digital signal and demodulating it through CP removal, FFT (Fast Fourier Transform), and QAM decoding
A circuit device characterized by a.

According to clause 8,
The receiver,
A second binary data buffer that receives the demodulated data and generates unit data consisting of a predetermined number of bits,
Converting the unit data into digital data in bistream format and providing it
A circuit device characterized by a.