KR20230168879A - 집적회로 소자 - Google Patents

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buffer layer
fin
layer
nanosheet
buffer
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정서진
김정택
양문승
유수민
조남규
김석훈
박판귀
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Abstract

집적회로 소자는 핀형 활성 영역과, 상기 핀형 활성 영역 상에 배치된 채널 영역과, 상기 핀형 활성 영역 상에서 상기 채널 영역을 감싸는 게이트 라인과, 상기 핀형 활성 영역 상에서 상기 게이트 라인에 인접한 위치에 배치되고 상기 채널 영역에 대면하는 측벽을 가지는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은 상기 핀형 활성 영역으로부터 멀어지는 방향으로 차례로 적층되고 각각 p 형 도판트로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지고 서로 다른 Ge 함량비를 가지는 제1 버퍼층, 제2 버퍼층, 및 메인 바디층을 포함하고, 상기 제2 버퍼층은 상기 제1 버퍼층 중 상기 메인 바디층에 대면하는 표면을 컨포멀하게 덮는다. 상기 제2 버퍼층에서 사이드 버퍼부와 바텀 버퍼부와의 두께 비는 0.9 내지 1.1이다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 전계효과 트랜지스터(field-effect transistor)를 구비한 집적회로 소자에 관한 것이다.
최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라 집적회로 소자에서 빠른 동작 속도뿐만 아니라 동작에 관한 정확성을 확보할 필요가 있다. 또한, 집적회로 소자의 집적도가 높아지고 사이즈가 축소됨에 따라 핀형 활성 영역을 가지는 전계효과 트랜지스터의 퍼포먼스(performance) 및 신뢰성을 향상시킬 수 있는 새로운 구조의 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 핀형 활성 영역을 가지는 전계효과 트랜지스터의 퍼포먼스를 향상시키고 상기 전계 효과 트랜지스터를 포함하는 집적회로 소자의 신뢰성을 향상시킬 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과, 상기 핀형 활성 영역 상에 배치된 채널 영역과, 상기 핀형 활성 영역 상에서 상기 채널 영역을 감싸고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 게이트 라인과, 상기 핀형 활성 영역 상에서 상기 게이트 라인에 인접한 위치에 배치되고 상기 채널 영역에 대면하는 측벽을 가지는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은 상기 핀형 활성 영역으로부터 멀어지는 방향으로 차례로 적층되고 각각 p 형 도판트로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지고 서로 다른 Ge 함량비를 가지는 제1 버퍼층, 제2 버퍼층, 및 메인 바디층을 포함하고, 상기 제2 버퍼층은 상기 제1 버퍼층 중 상기 메인 바디층에 대면하는 표면을 컨포멀하게 덮도록 상기 제1 버퍼층과 상기 메인 바디층과의 사이에 배치되고, 상기 제2 버퍼층은 상기 채널 영역에 대면하는 사이드 버퍼부와, 상기 핀형 활성 영역에 대면하는 바텀 버퍼부를 포함하고, 상기 사이드 버퍼부와 상기 바텀 버퍼부와의 두께 비는 0.9 내지 1.1이다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과, 상기 핀형 활성 영역의 핀 상면으로부터 이격된 위치에서 상기 핀 상면과 수직 방향으로 대면하고, 상기 핀 상면으로부터의 수직 거리가 서로 다른 복수의 나노시트를 포함하는 나노시트 스택과, 상기 핀형 활성 영역 상에서 상기 복수의 나노시트를 포위하며 상기 제1 수평 방향에 수직인 제2 수평 방향으로 길게 연장된 게이트 라인과, 상기 핀형 활성 영역 상에서 상기 게이트 라인의 양측에 배치되고 각각 상기 복수의 나노시트에 접하는 한 쌍의 소스/드레인 영역을 포함하고, 상기 한 쌍의 소스/드레인 영역 각각은 상기 핀형 활성 영역으로부터 멀어지는 방향으로 차례로 적층되고 각각 p 형 도판트로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지고 서로 다른 Ge 함량비를 가지는 제1 버퍼층, 제2 버퍼층, 및 메인 바디층을 포함하고, 상기 제2 버퍼층은 상기 제1 버퍼층 중 상기 메인 바디층에 대면하는 표면을 컨포멀하게 덮도록 상기 제1 버퍼층과 상기 메인 바디층과의 사이에 배치되고, 상기 제2 버퍼층은 상기 채널 영역에 대면하는 사이드 버퍼부와, 상기 핀형 활성 영역에 대면하는 바텀 버퍼부를 포함하고, 상기 사이드 버퍼부와 상기 바텀 버퍼부와의 두께 비는 0.9 내지 1.1이다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과, 상기 핀형 활성 영역의 핀 상면으로부터 이격된 위치에서 상기 핀 상면과 수직 방향으로 대면하고, 상기 핀 상면으로부터의 수직 거리가 서로 다른 복수의 나노시트를 포함하는 나노시트 스택과, 상기 핀형 활성 영역 상에서 상기 복수의 나노시트를 포위하며 상기 제1 수평 방향에 수직인 제2 수평 방향으로 길게 연장된 게이트 라인과, 상기 핀형 활성 영역 상에서 상기 게이트 라인의 일측에 배치되고 상기 복수의 나노시트에 접하는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은 상기 핀형 활성 영역으로부터 멀어지는 방향으로 차례로 적층되고, 각각 B 원소로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지고, 상기 수직 방향을 따라 상기 핀형 활성 영역으로부터 멀어질수록 점차 커지는 Ge 함량비 및 점차 커지는 B 원소 농도를 가지는 제1 버퍼층, 제2 버퍼층, 및 메인 바디층을 포함하고, 상기 제2 버퍼층은 상기 제1 버퍼층 중 상기 메인 바디층에 대면하는 표면을 컨포멀하게 덮도록 상기 제1 버퍼층과 상기 메인 바디층과의 사이에 배치되고, 상기 제2 버퍼층은 상기 복수의 나노시트에 대면하는 사이드 버퍼부와, 상기 핀형 활성 영역에 대면하는 바텀 버퍼부를 포함하고, 상기 사이드 버퍼부와 상기 바텀 버퍼부와의 두께 비는 0.9 내지 1.1이다.
본 발명의 기술적 사상에 의한 집적회로 소자는 전계효과 트랜지스터를 구성하는 소스/드레인 영역이 핀형 활성 영역으로부터 멀어지는 방향으로 차례로 적층된 제1 버퍼층, 제2 버퍼층, 및 메인 바디층을 포함한다. 상기 제2 버퍼층은 상기 제1 버퍼층 중 상기 메인 바디층에 대면하는 표면을 컨포멀하게 덮도록 상기 제1 버퍼층과 상기 메인 바디층과의 사이에 배치된다. 상기 소스/드레인 영역을 포함하는 트랜지스터의 퍼포먼스를 향상시킬 수 있으며, 상기 소스/드레인 영역을 포함하는 집적회로 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 일부 구성들의 평면 레이아웃 다이어그램이다.
도 2a는 도 1의 X1 - X1' 선 단면도이고, 도 2b는 도 1의 Y1 - Y1' 선 단면도이고, 도 2c는 도 2a의 LN3 - LN3' 선 단면을 따르는 수직 레벨에서의 일부 구성 요소들의 확대 평면도이고, 도 2d는 도 2a에서 "EX1"으로 표시한 국부 영역의 확대 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 블록 다이어그램이다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 레이아웃 다이어그램이다.
도 10a는 도 9의 X51 - X51' 선 단면도이고, 도 10b는 도 9의 Y51 - Y51' 선 단면도이고, 도 10c는 도 9의 Y52 - Y52' 선 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 12a 내지 도 12l은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 일부 구성들의 평면 레이아웃 다이어그램이다. 도 2a는 도 1의 X1 - X1' 선 단면도이고, 도 2b는 도 1의 Y1 - Y1' 선 단면도이고, 도 2c는 도 2a의 LN3 - LN3' 선 단면을 따르는 수직 레벨에서의 일부 구성 요소들의 확대 평면도이고, 도 2d는 도 2a에서 "EX1"으로 표시한 국부 영역의 확대 단면도이다. 도 1과 도 2a 내지 도 2d를 참조하여, 나노와이어 또는 나노시트 형상의 활성 영역과, 상기 활성 영역을 감싸는 게이트를 포함하는 게이트 올 어라운드(gate-all-around) 구조를 가지는 전계효과 트랜지스터들을 포함하는 집적회로 소자(100)에 대하여 설명한다.
도 1과 도 2a 내지 도 2d를 참조하면, 집적회로 소자(100)는 기판(102)으로부터 수직 방향(Z 방향) 상측으로 돌출되고 제1 수평 방향(X 방향)으로 길게 연장된 복수의 핀형 활성 영역(FA)을 포함할 수 있다. 복수의 핀형 활성 영역(FA) 상에 복수의 나노시트 스택(NSS)이 배치될 수 있다. 복수의 나노시트 스택(NSS)은 각각 핀형 활성 영역(FA)의 핀 상면(FT)으로부터 수직 방향(Z 방향)으로 이격된 위치에서 핀 상면(FT)과 대면하는 적어도 하나의 나노시트를 포함할 수 있다. 본 명세서에서 사용되는 용어 "나노시트"는 전류가 흐르는 방향과 실질적으로 수직인 단면을 갖는 전도성 구조체를 의미한다. 상기 나노시트는 나노와이어를 포함하는 것으로 이해되어야 한다.
기판(102)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, InGaAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 본 명세서에서 사용되는 용어 "SiGe", "SiC", "GaAs", "InAs", "InGaAs", 및 "InP"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
도 2b에 예시한 바와 같이, 기판(102) 상에는 복수의 핀형 활성 영역(FA) 각각의 양 측벽을 덮는 소자분리막(114)이 배치될 수 있다. 소자분리막(114)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 2a 및 도 2d에 예시한 바와 같이, 복수의 핀형 활성 영역(FA) 상에는 복수의 게이트 라인(160)이 배치될 수 있다. 복수의 게이트 라인(160)은 각각 핀형 활성 영역(FA) 및 소자분리막(114) 위에서 제1 수평 방향(X 방향)에 수직인 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 복수의 나노시트 스택(NSS)은 각각 복수의 핀형 활성 영역(FA)과 복수의 게이트 라인(160)이 교차하는 부분에서 핀형 활성 영역(FA)의 핀 상면(FT) 위에 배치될 수 있다. 도 1에 예시한 바와 같이, 복수의 핀형 활성 영역(FA)과 복수의 게이트 라인(160)이 교차하는 부분들에서 각각 PMOS 트랜지스터(TR1)가 형성될 수 있다.
복수의 나노시트 스택(NSS)은 각각 핀형 활성 영역(FA) 위에서 상호 수직 방향(Z 방향)으로 오버랩되어 있는 복수의 나노시트, 예를 들면 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 포함할 수 있다. 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 핀형 활성 영역(FA)의 상면으로부터 서로 다른 수직 거리(Z 방향 거리)에 배치될 수 있다. 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 채널 영역을 가질 수 있다. 예를 들면, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 약 4 nm 내지 약 6 nm의 범위 내에서 선택되는 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 여기서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 두께는 수직 방향(Z 방향)을 따르는 크기를 의미한다. 예시적인 실시예들에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 수직 방향(Z 방향)을 따라 실질적으로 동일한 두께를 가질 수 있다. 다른 예시적인 실시예들에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 적어도 일부는 수직 방향(Z 방향)을 따라 서로 다른 두께를 가질 수 있다.
예시적인 실시예들에서, 1 개의 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 적어도 일부는 제1 수평 방향(X 방향)에서 서로 다른 크기를 가질 수 있다. 다른 예시적인 실시예들에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 적어도 일부는 제1 수평 방향(X 방향)에서 서로 동일한 크기를 가질 수도 있다.
핀형 활성 영역(FA) 상에는 복수의 리세스(R1)가 형성될 수 있다. 도 2a에 예시한 바와 같이, 복수의 리세스(R1) 각각의 최저면의 수직 레벨은 핀형 활성 영역(FA)의 핀 상면(FT)의 수직 레벨보다 낮을 수 있다. 본 명세서에서 사용되는 용어 "수직 레벨"은 기판(102)의 주면(102M)으로부터 수직 방향(Z 방향 또는 -Z 방향)을 따르는 거리를 의미한다.
복수의 리세스(R1) 내에는 복수의 소스/드레인 영역(130)이 배치될 수 있다. 복수의 소스/드레인 영역(130)은 각각 복수의 게이트 라인(160) 중에서 선택되는 적어도 하나의 게이트 라인(160)에 인접한 위치에 배치될 수 있다. 복수의 소스/드레인 영역(130)은 각각 그에 인접한 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)에 대면하는 측벽을 가질 수 있다. 복수의 소스/드레인 영역(130)은 각각 그에 인접한 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)에 접할 수 있다.
기판(102) 상에서 복수의 핀형 활성 영역(FA) 중 일부는 일정한 피치로 배열될 수 있다. 복수의 핀형 활성 영역(FA) 중 다른 일부는 가변적인 피치로 형성되어 서로 이웃하는 2 개의 핀형 활성 영역(FA) 간의 이격 거리가 위치에 따라 서로 다를 수 있다.
복수의 소스/드레인 영역(130)은 각각 에피택셜 성장된 반도체층으로 이루어질 수 있다. 복수의 소스/드레인 영역(130)은 각각 IV 족 화합물 반도체로 이루어질 수 있다. 복수의 소스/드레인 영역(130) 각각의 적어도 일부는 p 형 도판트로 도핑될 수 있다. 예시적인 실시예들에서, 상기 p 형 도판트는 B(boron) 및 Ga(gallium) 중에서 선택될 수 있다.
복수의 소스/드레인 영역(130)은 각각 핀형 활성 영역(FA)으로부터 수직 방향(Z 방향)을 따라 멀어지는 방향으로 차례로 적층된 제1 버퍼층(132), 제2 버퍼층(134), 메인 바디층(136), 및 캡핑층(138)을 포함할 수 있다. 제2 버퍼층(134)은 제1 버퍼층(132) 중 메인 바디층(136)에 대면하는 표면을 컨포멀(conformal)하게 덮도록 제1 버퍼층(132)과 메인 바디층(136)과의 사이에 배치될 수 있다. 복수의 소스/드레인 영역(130)은 각각 복수의 나노시트 스택(NSS) 각각의 최상면의 수직 레벨보다 더 높은 수직 레벨에 있는 상면을 가질 수 있다.
도 2a에 예시한 바와 같이, 제1 수평 방향(X 방향)을 따르는 단면에서 볼 때, 나노시트 스택(NSS)의 측벽으로부터 제1 수평 방향(X 방향)을 따르는 방향에서 제2 버퍼층(134)의 두께는 제1 버퍼층(132)의 두께보다 작을 수 있다. 또한, 소스/드레인 영역(130)의 최저면으로부터 수직 방향(Z 방향)을 따라 제2 버퍼층(134)의 두께는 제1 버퍼층(132)의 두께보다 작을 수 있다.
보다 상세히 설명하면, 도 2d에 예시한 바와 같이, 제1 버퍼층(132)은 제1 수평 방향(X 방향)에서 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각에 대면하는 사이드 버퍼부(132S)와, 수직 방향(Z 방향)에서 핀형 활성 영역(FA)에 대면하는 바텀 버퍼부(132B)를 포함할 수 있다. 제1 버퍼층(132)에서 사이드 버퍼부(132S)의 두께(ST1)와 바텀 버퍼부(132B)의 두께(BT1)와의 비는 약 0.9 내지 약 1.1 일 수 있다.
도 2d에 예시한 바와 같이, 제2 버퍼층(134)은 제1 수평 방향(X 방향)에서 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각에 대면하는 사이드 버퍼부(134S)와, 수직 방향(Z 방향)을 따라 핀형 활성 영역(FA)에 대면하는 바텀 버퍼부(134B)를 포함할 수 있다. 제2 버퍼층(134)에서 사이드 버퍼부(134S)의 두께(ST2)와 바텀 버퍼부(134B)의 두께(BT2)와의 비는 약 0.9 내지 약 1.1 일 수 있다.
도 2d에 예시한 바와 같이, 제2 버퍼층(134)의 사이드 버퍼부(134S)의 두께(ST2)는 제1 버퍼층(132)의 사이드 버퍼부(132S)의 두께(ST1)보다 작고, 제2 버퍼층(134)의 바텀 버퍼부(134B)의 두께(BT2)는 제1 버퍼층(132)의 바텀 버퍼부(132B)의 두께(BT1)보다 작을 수 있다.
예시적인 실시예들에서, 제1 버퍼층(132)의 사이드 버퍼부(132S)의 두께(ST1) 및 바텀 버퍼부(132B)의 두께(BT1)는 각각 약 3 nm 내지 약 10 nm의 범위, 약 6 nm 내지 약 9 nm의 범위, 또는 약 7 nm 내지 약 8 nm의 범위 내에서 선택될 수 있다. 제2 버퍼층(134)의 사이드 버퍼부(134S)의 두께(ST2) 및 바텀 버퍼부(134B)의 두께(BT2)는 각각 약 1 nm 내지 약 5 nm의 범위, 약 1 nm 내지 약 3 nm의 범위, 또는 약 1 nm 내지 약 2 nm의 범위 내에서 선택될 수 있다. 예를 들면, 제1 버퍼층(132)의 사이드 버퍼부(132S)의 두께(ST1) 및 바텀 버퍼부(132B)의 두께(BT1)는 각각 약 8 nm이고, 제2 버퍼층(134)의 사이드 버퍼부(134S)의 두께(ST2) 및 바텀 버퍼부(134B)의 두께(BT2)는 각각 약 2 nm일 수 있으나, 이들에 한정되는 것은 아니다.
제1 버퍼층(132), 제2 버퍼층(134), 및 메인 바디층(136)은 각각 p 형 도판트로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지고 서로 다른 Ge 함량비를 가질 수 있다. 예시적인 실시예들에서, 제1 버퍼층(132), 제2 버퍼층(134), 및 메인 바디층(136)은 각각 p 형 도판트로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지고, 제2 버퍼층(134)에서의 Ge 함량비는 제1 버퍼층(132)에서의 Ge 함량비보다 크고, 메인 바디층(136)에서의 Ge 함량비보다 작을 수 있다. 예를 들면, 제1 버퍼층(132), 제2 버퍼층(134), 및 메인 바디층(136)은 각각 B 원소로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지고, 제1 버퍼층(132), 제2 버퍼층(134), 및 메인 바디층(136)은 수직 방향(Z 방향)을 따라 핀형 활성 영역(FA)으로부터 멀어질수록 점차 커지는 Ge 함량비 및 점차 커지는 B 원소 농도를 가질 수 있다.
캡핑층(138)은 도핑되지 않은 Si 층, p 형 도판트로 도핑된 Si 층, 또는 메인 바디층(136)에서보다 더 작은 Ge 함량비를 가지는 SiGe 층으로 이루어질 수 있다. 예시적인 실시예들에서, 캡핑층(138)은 Ge 원소를 포함하지 않을 수 있다. 예를 들면, 캡핑층(138)은 도핑되지 않은 Si 층으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 캡핑층(138)은 B 원소로 도핑된 Si 층, 또는 B 원소로 도핑된 SiGe 층으로 이루어질 수 있다. 또 다른 예시적인 실시예들에서, 캡핑층(138)은 생략 가능하다.
예시적인 실시예들에서, 제1 버퍼층(132)은 B 원소로 도핑된 Si1-xGex 층 (여기서, 0.05 ≤ x ≤ 0.07)로 이루어지고, 제2 버퍼층(134)은 B 원소로 도핑된 Si1-xGex 층 (여기서, 0.40 ≤ x ≤ 0.45)로 이루어지고, 메인 바디층(136)은 B 원소로 도핑된 Si1-xGex 층 (여기서, 0.45 < x ≤ 0.70)으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 제2 버퍼층(134)에서의 Ge 함량비는 약 0.40 원자% 내지 약 0.45 원자%이고, 메인 바디층(136)에서의 Ge 함량비는 약 0.45 원자% 초과 약 0.60 원자% 이하일 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
예시적인 실시예들에서, 제2 버퍼층(134)에서의 p 형 도판트의 농도는 제1 버퍼층(132)에서의 p 형 도판트의 농도보다 크고, 메인 바디층(136)에서의 p 형 도판트의 농도보다 작을 수 있다. 예시적인 실시예들에서, 제1 버퍼층(132), 제2 버퍼층(134), 및 메인 바디층(136) 각각에서, 상기 p 형 도판트는 B(boron) 원소로 이루어지고, 제2 버퍼층(134)에서의 B 원소 농도는 제1 버퍼층(132)에서의 B 원소 농도보다 크고, 메인 바디층(136)에서의 B 원소 농도보다 작을 수 있다. 예시적인 실시예들에서, 제2 버퍼층(134)에서의 B 원소 농도와 제1 버퍼층(132)에서의 B 원소 농도와의 사이의 제1 차이는 메인 바디층(136)에서의 B 원소 농도와 제2 버퍼층(134)에서의 B 원소 농도와의 사이의 제2 차이보다 더 클 수 있다. 예를 들면, 제1 버퍼층(132)에서의 B 원소 농도는 약 2E18 원자/㎤ 이상 약 7E18 원자/㎤ 이하이고, 제2 버퍼층(134)에서의 B 원소 농도는 약 1E20 원자/㎤ 이상 약 5E20 원자/㎤ 미만이고, 메인 바디층(136)에서의 B 원소 농도는 약 5E20 원자/㎤ 이상 약 7E20 원자/㎤ 이하일 수 있으나, 이에 한정되는 것은 아니다.
도 2a 및 도 2d에 예시한 바와 같이, 소스/드레인 영역(130)에서, 제1 버퍼층(132)은 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각에 접할 수 있다. 소스/드레인 영역(130)에서, 제2 버퍼층(134)은 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 기판(102)으로부터 가장 먼 최상층인 제3 나노시트(N3)에만 접할 수 있다.
도 2d에서 점선(DX)으로 표시한 부분에 예시한 바와 같이, 제2 버퍼층(134)은 제3 나노시트(N3)에 접하는 탑 버퍼부(134T)를 포함할 수 있다. 제2 버퍼층(134)에서, 탑 버퍼부(134T)의 두께는 사이드 버퍼부(134S)의 두께(ST2)보다 작고, 바텀 버퍼부(134B)의 두께(BT2)보다 작을 수 있다. 제2 버퍼층(134)의 탑 버퍼부(134T)는 제3 나노시트(N3)에 가까워질수록 점차 두께가 작아지는 부분을 포함할 수 있다.
도 2d에서 점선(DX)으로 표시한 부분에 예시한 바와 같이, 제3 나노시트(N3) 중 제2 버퍼층(134)에 접하는 접촉부(NX)는 제3 나노시트(N3)의 최상면에 인접한 부분일 수 있다. 제3 나노시트(N3)의 접촉부(NX)와 제3 나노시트(N3)의 최상면과의 사이의 수직 거리(도 2d에서 Z 방향을 따르는 거리)는 제3 나노시트(N3)의 접촉부(NX)와 제3 나노시트(N3)의 최저면과의 사이의 수직 거리보다 더 작을 수 있다. 예시적인 실시예들에서, 제3 나노시트(N3)의 접촉부(NX)와 제3 나노시트(N3)의 최상면과의 사이의 수직 거리는 약 0 nm 내지 약 1 nm 일 수 있으나, 이에 한정되는 것은 아니다. 또한, 제3 나노시트(N3)의 접촉부(NX)의 수직 거리는 약 0 nm 보다 크고 약 2 nm 이하일 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 복수의 나노시트 스택(NSS) 각각에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 서로 동일한 원소로 이루어지는 반도체층으로 이루어질 수 있다. 일 예에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 Si 층으로 이루어질 수 있다. 예시적인 실시예들에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 소스/드레인 영역(130)의 도전형과 동일한 도전형의 도판트로 도핑된 Si 층으로 이루어질 수 있다. 일 예에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 p 형 도판트로 도핑된 Si 층으로 이루어질 수 있다. 상기 p 형 도판트는 B, Ga, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 다른 예시적인 실시예들에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 도핑되지 않은 Si 층으로 이루어질 수 있다.
도 2a, 도 2c 및 도 2d에 예시한 바와 같이, 복수의 게이트 라인(160)은 각각 메인 게이트 부분(160M)과 복수의 서브 게이트 부분(160S)을 포함할 수 있다. 메인 게이트 부분(160M)은 나노시트 스택(NSS)의 상면을 덮으며 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 서브 게이트 부분(160S)은 메인 게이트 부분(160M)에 일체로 연결되고, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 사이, 및 제1 나노시트(N1)와 핀형 활성 영역(FA)과의 사이에 각각 하나씩 배치될 수 있다. 수직 방향(Z 방향)에서, 복수의 서브 게이트 부분(160S) 각각의 두께는 메인 게이트 부분(160M)의 두께보다 더 작을 수 있다.
복수의 게이트 라인(160)은 각각 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택될 수 있다. 상기 금속 질화물은 TiN 및 TaN 중에서 선택될 수 있다. 상기 금속 탄화물은 TiAlC일 수 있다. 그러나, 복수의 게이트 라인(160)을 구성하는 물질이 상기 예시한 바에 한정되는 것은 아니다.
나노시트 스택(NSS)과 게이트 라인(160)과의 사이에는 게이트 유전막(152)이 개재될 수 있다. 예시적인 실시예들에서, 게이트 유전막(152)은 인터페이스 유전막과 고유전막의 적층 구조로 이루어질 수 있다. 상기 인터페이스 유전막은 유전율이 약 9 이하인 저유전 물질막, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 상기 인터페이스 유전막은 생략될 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 2a에 예시한 바와 같이, 핀형 활성 영역(FA) 상에서 하나의 게이트 라인(160)을 사이에 두고 게이트 라인(160)의 양 측에 한 쌍의 소스/드레인 영역(130)이 배치될 수 있다. 한 쌍의 소스/드레인 영역(130)은 상기 하나의 게이트 라인(160)에 의해 포위되는 나노시트 스택(NSS)의 양 측벽 중 인접한 측벽에 접할 수 있다.
복수의 게이트 라인(160) 각각의 양 측벽은 외측 절연 스페이서(118)로 덮일 수 있다. 외측 절연 스페이서(118)는 복수의 나노시트 스택(NSS)의 상면 위에서 메인 게이트 부분(160M)의 양 측벽을 덮을 수 있다. 외측 절연 스페이서(118)는 게이트 유전막(152)을 사이에 두고 게이트 라인(160)과 이격될 수 있다.
도 2a 및 도 2d에 예시한 바와 같이, 복수의 소스/드레인 영역(130)은 각각 외측 절연 스페이서(118)와 수직 방향(Z 방향)으로 오버랩되는 부분을 포함할 수 있다. 예를 들면, 복수의 소스/드레인 영역(130) 중 외측 절연 스페이서(118)와 수직 방향(Z 방향)으로 오버랩되는 부분의 제1 수평 방향(X 방향)의 폭은 약 0 nm 내지 약 4 nm의 범위 내에서 선택될 수 있다. 예시적인 실시예들에서, 복수의 소스/드레인 영역(130)은 각각 메인 게이트 부분(160M)과 수직 방향(Z 방향)으로 오버랩되는 부분을 포함하지 않을 수 있다.
복수의 서브 게이트 부분(160S) 각각의 양 측벽은 게이트 유전막(152)을 사이에 두고 소스/드레인 영역(130)으로부터 이격될 수 있다. 게이트 유전막(152)은 소스/드레인 영역(130)의 제1 버퍼층(132)에 접하는 부분을 포함할 수 있다.
도 2b에 예시한 바와 같이, 집적회로 소자(100)는 소자분리막(114)과 소스/드레인 영역(130)과의 사이에서 핀형 활성 영역(FA)의 양 측벽을 덮는 리세스측 절연 스페이서(119)를 포함할 수 있다. 리세스측 절연 스페이서(119)는 소스/드레인 영역(130)의 하부에 접할 수 있다. 예시적인 실시예들에서, 리세스측 절연 스페이서(119)는 그에 인접한 외측 절연 스페이서(118)와 일체로 연결될 수 있다.
외측 절연 스페이서(118) 및 리세스측 절연 스페이서(119)는 각각 실리콘 질화물, 실리콘 산화물, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "SiCN", "SiBN", "SiON", "SiOCN", "SiBCN", 및 "SiOC"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
도 2c에 예시한 바와 같이, 제2 버퍼층(134)는 외측 절연 스페이서(118)에 접하는 부분을 포함할 수 있다. 도 2c에는 집적회로 소자(100)의 구성 요소들간의 상대적인 위치 및 형상에 대한 이해를 돕기 위하여 핀형 활성 영역(FA)의 평면 형상이 점선으로 도시되어 있다. 도 2c에 예시한 바와 같이, X-Y 평면에서 볼 때, 제1 버퍼층(132) 및 제2 버퍼층(134) 각각의 일부 영역은 각각 외측 절연 스페이서(118)에 가까워짐에 따라 제1 수평 방향(X 방향)에서 점차 작아지는 폭을 가질 수 있다. 외측 절연 스페이서(118)로부터 이격된 영역에서 제3 나노시트(N3)를 덮는 제1 버퍼층(132)의 두께(TT1)는 제3 나노시트(N3)를 덮는 제2 버퍼층(134)의 두께(TT2)보다 클 수 있다.
도 2a, 도 2b, 및 도 2d에 예시한 바와 같이, 소스/드레인 영역(130), 외측 절연 스페이서(118), 및 리세스측 절연 스페이서(119)는 절연 라이너(142)로 덮일 수 있다. 절연 라이너(142)는 각각 실리콘 질화물(SiN), 실리콘 산화물(SiO), SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합으로 이루어질 수 있다. 절연 라이너(142) 위에는 게이트간 절연막(144)이 배치될 수 있다. 게이트간 절연막(144)은 실리콘 질화막, 실리콘 산화막, SiON, SiOCN, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 절연 라이너(142)는 생략 가능하다.
도 1과 도 2a 내지 도 2d를 참조하여 설명한 집적회로 소자(100)는 PMOS 트랜지스터(TR1)는 소스/드레인 영역(130)을 포함하고, 소스/드레인 영역(130)은 수직 방향(Z 방향)을 따라 핀형 활성 영역(FA)으로부터 멀어지는 방향으로 차례로 적층된 제1 버퍼층(132), 제2 버퍼층(134), 및 메인 바디층(136)을 포함한다. 제2 버퍼층(134)은 제1 버퍼층(132) 중 메인 바디층(136)에 대면하는 표면을 컨포멀하게 덮도록 제1 버퍼층(132)과 메인 바디층(136)과의 사이에 배치되어 있다. 따라서, 소스/드레인 영역(130)을 포함하는 PMOS 트랜지스터(TR1)의 퍼포먼스를 향상시킬 수 있으며, 집적회로 소자(100)의 신뢰성을 향상시킬 수 있다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(100A)를 설명하기 위한 단면도이다. 도 3에는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 일부 구성이 예시되어 있다. 도 3에서 도 1과 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 3을 참조하면, 집적회로 소자(100A)는 도 1과 도 2a 내지 도 2d를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100A)는 복수의 소스/드레인 영역(130) 상에 배치된 복수의 소스/드레인 콘택(184)을 더 포함할 수 있다. 복수의 소스/드레인 콘택(184)은 각각 복수의 게이트 라인(160) 중 서로 인접한 한 쌍의 게이트 라인(160) 사이에서 수직 방향(Z 방향)으로 길게 연장될 수 있다. 소스/드레인 영역(130)과 소스/드레인 콘택(184)과의 사이에는 금속 실리사이드막(182)이 개재될 수 있다.
복수의 소스/드레인 콘택(184)은 각각 게이트간 절연막(144) 및 절연 라이너(142)를 수직 방향(Z 방향)으로 관통하여 소스/드레인 영역(130)의 내부까지 연장되는 콘택홀(180H) 내부를 채울 수 있다. 소스/드레인 영역(130)은 금속 실리사이드막(182)을 사이에 두고 소스/드레인 콘택(184)으로부터 이격될 수 있다. 소스/드레인 영역(130)은 각각 콘택홀(180H)의 외부에서 소스/드레인 콘택(184)의 저부를 포위할 수 있다.
예시적인 실시예들에서, 금속 실리사이드막(182)은 티타늄 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 금속 실리사이드막(182)은 생략 가능하다. 예시적인 실시예들에서, 복수의 소스/드레인 콘택(184)은 각각 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 소스/드레인 콘택(184)은 각각 W, Cu, Al, Ti, Ta, TiN, TaN, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(100B)를 설명하기 위한 단면도이다. 도 4에는 집적회로 소자(100B) 중 도 2a에서 "EX1"으로 표시한 국부 영역에 대응하는 영역의 확대된 단면 구성이 예시되어 있다.
도 4를 참조하면, 집적회로 소자(100B)는 도 1과 도 2a 내지 도 2d를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100B)는 핀형 활성 영역(FA) 상에서 리세스(R1)를 채우는 소스/드레인 영역(130B)을 포함한다.
소스/드레인 영역(130B)은 도 2a 내지 도 2d를 참조하여 소스/드레인 영역(130)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 소스/드레인 영역(130B)은 복수의 서브 게이트 부분(160S)을 향해 돌출된 복수의 돌출부(P1)를 가지는 제1 버퍼층(132P)을 포함한다. 제1 버퍼층(132P)에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 제1 버퍼층(132)에 대하여 설명한 바와 같다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 단면도이다. 도 5에는 집적회로 소자(200) 중 도 2a에서 "EX1"으로 표시한 국부 영역에 대응하는 영역의 확대된 단면 구성이 예시되어 있다.
도 5를 참조하면, 집적회로 소자(200)는 도 1과 도 2a 내지 도 2d를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200B)는 핀형 활성 영역(FA) 상에서 리세스(R1)를 채우는 소스/드레인 영역(230)을 포함한다.
소스/드레인 영역(230)은 핀형 활성 영역(FA)으로부터 수직 방향(Z 방향)을 따라 멀어지는 방향으로 차례로 적층된 제1 버퍼층(232), 제2 버퍼층(234), 메인 바디층(236), 및 캡핑층(238)을 포함할 수 있다. 제2 버퍼층(234)은 제1 버퍼층(232) 중 메인 바디층(236)에 대면하는 표면을 컨포멀하게 덮도록 제1 버퍼층(232)과 메인 바디층(236)과의 사이에 배치될 수 있다.
나노시트 스택(NSS)의 측벽으로부터 제1 수평 방향(X 방향)을 따르는 제2 버퍼층(234)의 두께는 제1 버퍼층(232)의 두께보다 클 수 있다. 또한, 소스/드레인 영역(230)의 최저면으로부터 수직 방향(Z 방향)을 따르는 제2 버퍼층(234)의 두께는 제1 버퍼층(232)의 두께보다 클 수 있다.
보다 상세히 설명하면, 제1 버퍼층(232)은 제1 수평 방향(X 방향)을 따라 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각에 대면하는 사이드 버퍼부(232S)와, 수직 방향(Z 방향)을 따라 핀형 활성 영역(FA)에 대면하는 바텀 버퍼부(232B)를 포함할 수 있다. 제1 버퍼층(232)에서 사이드 버퍼부(232S)의 두께(ST21)와 바텀 버퍼부(232B)의 두께(BT21)와의 비는 약 0.9 내지 약 1.1 일 수 있다.
제2 버퍼층(234)은 제1 수평 방향(X 방향)을 따라 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각에 대면하는 사이드 버퍼부(234S)와, 수직 방향(Z 방향)을 따라 핀형 활성 영역(FA)에 대면하는 바텀 버퍼부(234B)를 포함할 수 있다. 제2 버퍼층(234)에서 사이드 버퍼부(234S)의 두께(ST22)와 바텀 버퍼부(234B)의 두께(BT22)와의 비는 약 0.9 내지 약 1.1 일 수 있다.
제2 버퍼층(234)의 사이드 버퍼부(234S)의 두께(ST22)는 제1 버퍼층(232)의 사이드 버퍼부(232S)의 두께(ST21)보다 크고, 제2 버퍼층(234)의 바텀 버퍼부(234B)의 두께(BT22)는 제1 버퍼층(232)의 바텀 버퍼부(232B)의 두께(BT21)보다 클 수 있다. 예시적인 실시예들에서, 제1 버퍼층(232)의 사이드 버퍼부(232S)의 두께(ST21) 및 바텀 버퍼부(232B)의 두께(BT21)는 각각 약 1 nm 내지 약 5 nm의 범위, 약 1 nm 내지 약 3 nm의 범위, 또는 약 1 nm 내지 약 2 nm의 범위 내에서 선택될 수 있다. 제2 버퍼층(234)의 사이드 버퍼부(234S)의 두께(ST22) 및 바텀 버퍼부(234B)의 두께(BT22)는 각각 약 3 nm 내지 약 10 nm의 범위, 약 6 nm 내지 약 9 nm의 범위, 또는 약 7 nm 내지 약 8 nm의 범위 내에서 선택될 수 있다. 예를 들면, 제1 버퍼층(232)의 사이드 버퍼부(232S)의 두께(ST21) 및 바텀 버퍼부(232B)의 두께(BT21)는 각각 약 2 nm이고, 제2 버퍼층(234)의 사이드 버퍼부(234S)의 두께(ST22) 및 바텀 버퍼부(234B)의 두께(BT22)는 각각 약 8 nm일 수 있으나, 이에 한정되는 것은 아니다.
제1 버퍼층(232), 제2 버퍼층(234), 메인 바디층(236), 및 캡핑층(238)에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 제1 버퍼층(132), 제2 버퍼층(134), 메인 바디층(136), 및 캡핑층(138)에 대하여 설명한 바와 같다.
도 5에서 점선(DX2)으로 표시한 부분에 예시한 바와 같이, 제2 버퍼층(234)은 제3 나노시트(N3)에 접하는 탑 버퍼부(234T)를 포함할 수 있다. 제2 버퍼층(234)에서, 탑 버퍼부(234T)의 두께는 사이드 버퍼부(234A)의 두께(ST22)보다 작고, 바텀 버퍼부(234B)의 두께(BT22)보다 작을 수 있다. 제2 버퍼층(234)의 탑 버퍼부(234T)는 제3 나노시트(N3)에 가까워질수록 점차 두께가 작아지는 부분을 포함할 수 있다.
도 5에서 점선(DX2)으로 표시한 부분에 예시한 바와 같이, 제3 나노시트(N3) 중 제2 버퍼층(234)에 접하는 접촉부(NX2)는 제3 나노시트(N3)의 최상면에 인접한 부분일 수 있다. 제3 나노시트(N3)의 접촉부(NX2)와 제3 나노시트(N3)의 최상면과의 사이의 수직 거리(도 5에서 Z 방향을 따르는 거리)는 제3 나노시트(N3)의 접촉부(NX2)와 제3 나노시트(N3)의 최저면과의 사이의 수직 거리보다 더 작을 수 있다. 예시적인 실시예들에서, 제3 나노시트(N3)의 접촉부(NX2)와 제3 나노시트(N3)의 최상면과의 사이의 수직 거리는 약 0 nm 내지 약 1 nm 일 수 있으나, 이에 한정되는 것은 아니다. 제3 나노시트(N3)의 접촉부(NX2)의 수직 거리는 약 0 nm 보다 크고 약 2 nm 이하일 수 있으나, 이에 한정되는 것은 아니다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200A)를 설명하기 위한 단면도이다. 도 6에는 집적회로 소자(200A) 중 도 2a에서 "EX1"으로 표시한 국부 영역에 대응하는 영역의 확대된 단면 구성이 예시되어 있다.
도 6을 참조하면, 집적회로 소자(200A)는 도 5를 참조하여 설명한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200A)는 핀형 활성 영역(FA) 상에서 리세스(R1)를 채우는 소스/드레인 영역(230A)을 포함한다.
소스/드레인 영역(230A)은 도 5를 참조하여 소스/드레인 영역(230)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 소스/드레인 영역(230A)은 복수의 서브 게이트 부분(160S)을 향해 돌출된 복수의 돌출부(P2)를 가지는 제1 버퍼층(232P)을 포함한다. 제1 버퍼층(232A)에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 제1 버퍼층(132)에 대하여 설명한 바와 같다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 7을 참조하면, 집적회로 소자(300)는 핀형 활성 영역(FB)과, 핀형 활성 영역(FB) 위에 배치되고 제2 수평 방향(Y 방향)으로 길게 연장되는 게이트 라인(160)을 포함할 수 있다. 복수의 핀형 활성 영역(FB)과 복수의 게이트 라인(160)이 교차하는 부분들에서 각각 PMOS 트랜지스터(TR2)가 형성될 수 있다.
도 7에서, X31 - X31' 선을 따르는 단면 구성은 도 2a에 예시한 단면 구성과 대체로 동일 또는 유사할 수 있다. 도 7에서, Y31 - Y31' 선을 따르는 단면 구성은 도 2b에 예시한 단면 구성과 대체로 동일 또는 유사할 수 있다. 단, 집적회로 소자(300)에서 핀형 활성 영역(FB)의 폭(YF32)은 도 1, 도 2a, 및 도 2b에 예시한 핀형 활성 영역(FA)의 폭(YF1)(도 1 참조)보다 더 클 수 있다. 예시적인 실시예들에서, 도 1, 도 2a, 및 도 2b에 예시한 핀형 활성 영역(FA)의 폭(YF1)(도 1 참조)은 약 5 nm 내지 약 25 nm의 범위 내에서 선택되고, 도 7에 예시한 핀형 활성 영역(FB)의 폭(YF32)은 약 26 nm 내지 약 45 nm의 범위 내에서 선택될 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
집적회로 소자(300)에서 핀형 활성 영역(FB) 상에는 도 2a 및 도 2d에 예시한 나노시트 스택(NSS)에 대하여 설명한 바와 유사한 나노시트 스택이 배치될 수 있다. 단, 핀형 활성 영역(FB) 상에 배치되는 나노시트 스택은 제2 수평 방향(Y 방향)에서 도 2a 및 도 2d에 예시한 나노시트 스택(NSS)보다 더 큰 폭을 가질 수 있다.
도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(400)의 블록 다이어그램이다.
도 8을 참조하면, 집적회로 소자(400)는 메모리 영역(410) 및 로직 영역(420)을 포함할 수 있다. 메모리 영역(410)은 도 1 내지 도 6을 참조하여 집적회로 소자(100, 100A, 100B, 200, 200A)에 대하여 설명한 구성들 중 적어도 하나의 구성을 포함할 수 있다. 메모리 영역(410)은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나를 포함할 수 있다. 예를 들면, 메모리 영역(410)은 SRAM을 포함할 수 있다. 로직 영역(420)은 도 7을 참조하여 설명한 구성을 포함할 수 있다. 로직 영역(420)은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)을 포함할 수 있다. 상기 표준 셀은 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR(exclusive OR), XNOR(exclusive NOR), INV(inverter), ADD(adder), BUF(buffer), DLY(delay), FIL(filter), 멀티플렉서(MXT/MXIT). OAI(OR/AND/INVERTER), AO(AND/OR), AOI(AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500)를 설명하기 위한 레이아웃 다이어그램이다. 도 10a는 도 9의 X51 - X51' 선 단면도이고, 도 10b는 도 9의 Y51 - Y51' 선 단면도이고, 도 10c는 도 9의 Y52 - Y52' 선 단면도이다. 도 9와 도 10a 내지 도 10c에 있어서, 도 1과 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
집적회로 소자(500)는 핀형 활성 영역(FC) 상에 형성된 복수의 PMOS 트랜지스터(TR5)를 포함할 수 있다. 복수의 PMOS 트랜지스터(TR5)는 로직 회로 또는 메모리 소자를 구성할 수 있다.
집적회로 소자(500)는 기판(102)으로부터 수직 방향(Z 방향)으로 돌출되고 제1 수평 방향(X 방향)으로 길게 연장된 복수의 핀형 활성 영역(FC)과, 복수의 핀형 활성 영역(FC) 각각으로부터 수직 방향(Z 방향)을 따라 상측으로 돌출되고 핀형 활성 영역(FC)과 일체로 연결된 복수의 메인 채널 영역(MCA)을 포함할 수 있다.
도 10b 및 도 10c에 예시한 바와 같이, 기판(102) 상에 복수의 핀형 활성 영역(FC) 각각의 양 측벽을 덮는 소자분리막(114)이 배치될 수 있다. 도 9, 도 10a 및 도 10b에 예시한 바와 같이, 핀형 활성 영역(FC) 상에 복수의 게이트 라인(GL)이 배치될 수 있다. 복수의 게이트 라인(GL)은 각각 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 도 10b에 예시한 바와 같이, 복수의 메인 채널 영역(MCA)은 각각 게이트 라인(GL)에 의해 포위될 수 있다. 복수의 게이트 라인(GL)의 구성 물질은 도 1과 도 2a 및 도 2d를 참조하여 게이트 라인(160)에 대하여 설명한 바와 대체로 동일하다. 복수의 핀형 활성 영역(FC)과 복수의 게이트 라인(GL)이 교차하는 영역들에 복수의 PMOS 트랜지스터(TR5)(도 9 참조)가 형성될 수 있다.
예시적인 실시예들에서, 핀형 활성 영역(FC) 및 메인 채널 영역(MCA)은 동일한 물질로 이루어질 수 있다. 예를 들면, 핀형 활성 영역(FC) 및 메인 채널 영역(MCA)은 각각 Si 층으로 이루어질 수 있다. 예시적인 실시예들에서, 메인 채널 영역(MCA)은 각각 도핑되지 않은 Si 층, p 형 도판트로 도핑된 Si 층, 또는 n 형 도판트로 도핑된 Si 층으로 이루어질 수 있다.
도 10a에 예시한 바와 같이, 핀형 활성 영역(FC) 상에 복수의 리세스(R5)가 형성될 수 있다. 제1 수평 방향(X 방향)에서 메인 채널 영역(MCA)은 복수의 리세스(R5) 중 서로 인접한 2 개의 리세스(R5)에 의해 폭이 한정될 수 있다. 핀형 활성 영역(FC) 상에는 복수의 리세스(R5)를 채우는 복수의 소스/드레인 영역(530)이 배치될 수 있다. 메인 채널 영역(MCA)은 그 양측에서 인접하게 배치된 한 쌍의 소스/드레인 영역(530)에 접하는 표면들을 가질 수 있다.
복수의 소스/드레인 영역(530)은 각각 복수의 게이트 라인(GL) 중에서 선택되는 적어도 하나의 게이트 라인(GL)에 인접한 위치에 배치될 수 있다. 복수의 소스/드레인 영역(530)은 각각 핀형 활성 영역(FC)으로부터 수직 방향(Z 방향)을 따라 멀어지는 방향으로 차례로 적층된 제1 버퍼층(532), 제2 버퍼층(534), 메인 바디층(536), 및 캡핑층(538)을 포함할 수 있다. 제2 버퍼층(534)은 제1 버퍼층(532) 중 메인 바디층(136)에 대면하는 표면을 컨포멀하게 덮도록 제1 버퍼층(532)과 메인 바디층(536)과의 사이에 배치될 수 있다.
복수의 소스/드레인 영역(530) 각각에서 제2 버퍼층(534)은 제1 수평 방향(X 방향)에서 제1 버퍼층(532)을 사이에 두고 메인 채널 영역(MCA)에 대면하는 사이드 버퍼부(534S)와, 수직 방향(Z 방향)에서 제1 버퍼층(532)을 사이에 두고 핀형 활성 영역(FC)에 대면하는 바텀 버퍼부(532B)와, 메인 채널 영역(MCA)에 접하는 탑 버퍼부(534T)를 포함할 수 있다. 제2 버퍼층(534)에서의 B 원소 농도는 제1 버퍼층(532)에서의 B 원소 농도보다 크고 메인 바디층(536)에서의 B 원소 농도보다 작을 수 있다. 제2 버퍼층(534)에서의 B 원소 농도와 제1 버퍼층(532)에서의 B 원소 농도와의 사이의 차이는 메인 바디층(536)에서의 B 원소 농도와 제2 버퍼층(534)에서의 B 원소 농도와의 사이의 차이보다 더 클 수 있다. 복수의 소스/드레인 영역(530)은 각각 메인 채널 영역(MCA)의 최상면의 수직 레벨보다 더 높은 수직 레벨에 있는 상면을 가질 수 있다. 제1 버퍼층(532), 제2 버퍼층(534), 메인 바디층(536), 및 캡핑층(538)에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 제1 버퍼층(132), 제2 버퍼층(134), 메인 바디층(136), 및 캡핑층(138)에 대하여 설명한 바와 대체로 동일하다. 핀형 활성 영역(FC) 및 게이트 라인(GL) 각각의 구성 물질에 대한 보다 상세한 구성은 도 1과 도 2a 내지 도 2d를 참조하여 핀형 활성 영역(FA) 및 게이트 라인(160)에 대하여 설명한 바와 대체로 동일하다.
다른 예시적인 실시예들에서, 집적회로 소자(500)는 복수의 소스/드레인 영역(530) 대신 도 4에 예시한 소스/드레인 영역(130B), 도 5에 예시한 소스/드레인 영역(230), 도 6에 예시한 소스/드레인 영역(230A), 또는 이들로부터 본 발명 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 구조를 가지는 소스/드레인 영역을 포함할 수 있다.
도 10a 및 도 10b에 예시한 바와 같이, 메인 채널 영역(MCA)과 게이트 라인(GL)과의 사이에는 게이트 유전막(154)이 개재될 수 있다. 게이트 유전막(154)은 게이트 라인(GL)의 저면 및 측벽을 덮을 수 있다. 게이트 유전막(154)은 메인 채널 영역(MCA)에 접하는 표면을 가질 수 있다. 게이트 유전막(154)에 대한 보다 상세한 구성은 도 2a, 도 2c 및 도 2d를 참조하여 게이트 유전막(152)에 대하여 설명한 바와 대체로 동일하다.
도 10a에 예시한 바와 같이, 복수의 게이트 라인(GL) 각각의 양 측벽은 절연 스페이서(118)로 덮일 수 있다. 절연 스페이서(118)는 메인 채널 영역(MCA)의 상면 위에서 게이트 라인(GL)의 양 측벽을 덮을 수 있다. 절연 스페이서(118)는 각각 게이트 유전막(154)을 사이에 두고 게이트 라인(GL)으로부터 이격될 수 있다.
복수의 소스/드레인 영역(530)은 각각 절연 스페이서(118)와 수직 방향(Z 방향)으로 오버랩되는 부분을 포함할 수 있다. 예를 들면, 복수의 소스/드레인 영역(530) 중 절연 스페이서(118)와 수직 방향(Z 방향)으로 오버랩되는 부분의 제1 수평 방향(X 방향)의 폭은 약 0 nm 내지 약 4 nm의 범위 내에서 선택될 수 있으나, 이에 한정되는 것은 아니다. 복수의 소스/드레인 영역(530) 및 복수의 절연 스페이서(118)는 각각 절연 라이너(142)로 덮일 수 있다. 절연 라이너(142) 위에는 게이트간 절연막(144)이 배치될 수 있다.
도 10c에 예시한 바와 같이, 소자분리막(114)의 상면 위에는 소스/드레인 영역(530)의 하부에서 핀형 활성 영역(FC)의 측벽들을 덮는 복수의 리세스측 절연 스페이서(119)가 배치될 수 있다. 예시적인 실시예들에서, 복수의 리세스측 절연 스페이서(119)는 각각 그에 인접한 외측 절연 스페이서(118)와 일체로 연결될 수 있다. 리세스측 절연 스페이서(119)와, 그에 인접한 소스/드레인 영역(530)과, 소자분리막(114)에 의해 한정되는 공간에는 에어 갭(AG)이 배치될 수 있다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500A)를 설명하기 위한 단면도이다. 도 11에는 도 9의 X51 - X51' 선 단면에 대응하는 부분의 일부 구성이 예시되어 있다. 도 11에서 도 9와 도 10a 내지 도 10c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 11을 참조하면, 집적회로 소자(500A)는 도 9와 도 10a 내지 도 10c를 참조하여 설명한 집적회로 소자(500)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(500A)는 복수의 소스/드레인 영역(530) 상에 배치된 복수의 소스/드레인 콘택(184)을 더 포함할 수 있다. 복수의 소스/드레인 콘택(184)은 각각 복수의 게이트 라인(GL) 중 서로 인접한 한 쌍의 게이트 라인(GL) 사이에서 수직 방향(Z 방향)으로 길게 연장될 수 있다. 복수의 소스/드레인 콘택(184)은 각각 게이트간 절연막(144) 및 절연 라이너(142)를 수직 방향(Z 방향)으로 관통하여 소스/드레인 영역(530)의 내부까지 연장되는 콘택홀(180H) 내부를 채울 수 있다. 소스/드레인 영역(530)과 소스/드레인 콘택(184)과의 사이에는 금속 실리사이드막(182)이 개재될 수 있다. 금속 실리사이드막(182) 및 소스/드레인 콘택(184)에 대한 보다 상세한 구성은 도 3을 참조하여 설명한 바와 대체로 동일하다.
도 1 내지 도 11을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100, 100A, 100B, 200, 200A, 300, 400, 500, 500A)에 따르면, 전계효과 트랜지스터를 구성하는 소스/드레인 영역이 핀형 활성 영역으로부터 멀어지는 방향으로 차례로 적층된 제1 버퍼층, 제2 버퍼층, 및 메인 바디층을 포함한다. 상기 제2 버퍼층은 상기 제1 버퍼층 중 상기 메인 바디층에 대면하는 표면을 컨포멀하게 덮도록 상기 제1 버퍼층과 상기 메인 바디층과의 사이에 배치된다. 따라서, 상기 소스/드레인 영역을 포함하는 트랜지스터의 퍼포먼스를 향상시킬 수 있으며, 집적회로 소자의 신뢰성을 향상시킬 수 있다.
도 12a 내지 도 12l은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 12a 내지 도 12l을 참조하여 도 1과 도 2a 내지 도 2d에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 12a 내지 도 12l에서, 도 1과 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12a를 참조하면, 기판(102) 상에 복수의 희생 반도체층(104)과 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층한 후, 복수의 희생 반도체층(104), 복수의 나노시트 반도체층(NS), 및 기판(102)의 일부를 식각하여 기판(102)에 복수의 핀형 활성 영역(FA)을 정의할 수 있다. 그 후, 복수의 핀형 활성 영역(FA) 각각의 측벽을 덮는 예비 소자분리막을 형성할 수 있다. 상기 예비 소자분리막은 도 2b에 예시한 소자분리막(114)(도 2b 참조)을 형성하기 위한 예비 구조물일 수 있다. 복수의 핀형 활성 영역(FA) 각각의 핀 상면(FT) 위에는 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)의 적층 구조가 남아 있을 수 있다.
복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)은 식각 선택비가 서로 다른 반도체 재료로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 나노시트 반도체층(NS)은 Si 층으로 이루어지고, 복수의 희생 반도체층(104)은 SiGe 층으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 희생 반도체층(104) 내에서 Ge 함량은 일정할 수 있다. 복수의 희생 반도체층(104)을 구성하는 SiGe 층은 약 5 원자% 내지 약 60 원자%, 예를 들면 약 10 원자% 내지 약 40 원자%의 범위 내에서 선택되는 일정한 Ge 함량을 가질 수 있다. 복수의 희생 반도체층(104)을 구성하는 SiGe 층 내에서의 Ge 함량은 필요에 따라 다양하게 선택될 수 있다.
도 12b를 참조하면, 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)의 적층 구조 위에 복수의 더미 게이트 구조물(DGS)을 형성할 수 있다.
복수의 더미 게이트 구조물(DGS)은 각각 제2 수평 방향(Y 방향)으로 길게 연장되도록 형성될 수 있다. 복수의 더미 게이트 구조물(DGS)은 각각 산화막(D122), 더미 게이트층(D124), 및 캡핑층(D126)이 차례로 적층된 구조를 가질 수 있다. 예시적인 실시예들에서, 더미 게이트층(D124)은 폴리실리콘으로 이루어지고, 캡핑층(D126)은 실리콘 질화막으로 이루어질 수 있다.
도 12c를 참조하면, 복수의 더미 게이트 구조물(DGS) 각각의 양 측벽을 덮는 복수의 외측 절연 스페이서(118)를 형성한 후, 복수의 더미 게이트 구조물(DGS) 및 복수의 외측 절연 스페이서(118)를 식각 마스크로 이용하여 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS) 각각의 일부 및 핀형 활성 영역(FA)의 일부를 식각하여, 복수의 나노시트 반도체층(NS)을 복수의 나노시트 스택(NSS)로 분할하고, 핀형 활성 영역(FA)의 상부에 복수의 리세스(R1)를 형성할 수 있다. 복수의 나노시트 스택(NSS)은 각각 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 포함할 수 있다. 복수의 리세스(R1)를 형성하기 위하여 건식 식각, 습식 식각, 또는 이들의 조합을 이용하여 식각할 수 있다.
복수의 리세스(R1)가 형성된 후, 핀형 활성 영역의 양 측벽 위에는 도 2b에 예시한 리세스측 절연 스페이서(119)가 형성되고, 도 12a를 참조하여 설명한 공정에서 형성된 상기 예비 소자분리막의 높이가 낮아져서 도 2b에 예시한 소자분리막(114)이 얻어질 수 있다.
도 12d를 참조하면, 복수의 나노시트 스택(NSS) 각각의 양측에서 핀형 활성 영역(FA) 위에 제1 버퍼층(132)을 형성할 수 있다.
예시적인 실시예들에서, 제1 버퍼층(132)을 형성하기 위하여, 리세스(R1)의 저면에서 노출되는 핀형 활성 영역(FA)의 표면, 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 측벽, 및 복수의 희생 반도체층(104) 각각의 측벽으로부터 반도체 물질을 에피택셜 성장시킬 수 있다.
예시적인 실시예들에서, 제1 버퍼층(132)을 형성하기 위하여, 원소 반도체 전구체를 포함하는 원료 물질들을 사용하여 LPCVD(low-pressure chemical vapor deposition) 공정, SEG(selective epitaxial growth) 공정, 또는 CDE(cyclic deposition and etching) 공정을 수행할 수 있다. 상기 원소 반도체 전구체는 Si 소스, Ge 소스 등을 포함할 수 있다.
예시적인 실시예들에서, 제1 버퍼층(132)을 형성하기 위하여, 상기 Si 소스 및 상기 Ge 소스를 사용할 수 있다. 상기 Si 소스로서 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 등을 사용할 수 있으나, 이들에 한정되는 것은 아니다. 상기 Ge 소스로서 저메인(GeH4), 디저메인(Ge2H6), 트리저메인(Ge3H8), 테트라저메인(Ge4H10), 디클로로저메인(Ge2H2Cl2) 등을 사용할 수 있으나, 이들에 한정되는 것은 아니다. 제1 버퍼층(132)이 B(boron) 원자로 도핑된 SiGe 층으로 이루어지는 경우, B 소스로서 디보란(B2H6), 트리보란, 테트라보란, 펜타보란 등을 사용할 수 있으나, 이들에 한정되는 것은 아니다.
제1 버퍼층(132)을 형성하는 데 있어서, 제1 버퍼층(132)에서 사이드 버퍼부(132S)의 두께(ST1)(도 2d 참조)와 바텀 버퍼부(132B)의 두께(BT1)(도 2d 참조)와의 비가 약 0.9 내지 약 1.1 로 되도록 제1 버퍼층(132)의 에피택셜 성장 속도 및 소스 가스들의 공급량을 제어할 수 있다.
도 12e를 참조하면, 도 12d의 결과물에서 제1 버퍼층(132) 상에 제2 버퍼층(134)을 형성할 수 있다.
예시적인 실시예들에서, 제2 버퍼층(134)을 형성하기 위하여 도 12d를 참조하여 제1 버퍼층(132)의 형성 공정에 대하여 설명한 바와 대체로 유사한 공정을 수행할 수 있다. 단, 제2 버퍼층(134)을 형성하기 위하여 기판(102) 상에 공급되는 Si 소스, Ge 소스, 및 B 소스 각각의 분압을 충분히 크게 함으로써, 제1 버퍼층(132)의 표면으로부터 제2 버퍼층(134)을 성장시키는 동안, 제1 버퍼층(132)의 표면으로부터 {100} 면에 수직인 방향(도 12e에서 Z 방향)을 따라 성장되는 SiGe 층의 성장 속도와, 제1 버퍼층(132)의 표면으로부터 {110} 면에 수직인 방향(도 12e에서 X 방향)을 따라 성장되는 SiGe 층의 성장 속도가 대략 동일 또는 유사하게 되도록 할 수 있다.
예시적인 실시예들에서, 도 12e를 참조하여 설명한 바와 같이 제2 버퍼층(134)을 형성하기 위한 에피택셜 성장 공정을 수행할 때의 공정 온도는 도 12d를 참조하여 설명한 바와 같이 제1 버퍼층(132)을 형성하기 위한 에피택셜 성장 공정을 수행할 때의 공정 온도보다 더 낮을 수 있다. 예시적인 실시예들에서, 도 12d를 참조하여 설명한 바와 같이 제1 버퍼층(132)을 형성하기 위한 에피택셜 성장 공정은 약 600 ℃ 내지 약 620 ℃, 예를 들면 약 610 ℃에서 수행될 수 있다. 도 12e를 참조하여 설명한 바와 같이 제2 버퍼층(134)을 형성하기 위한 에피택셜 성장 공정은 약 560 ℃ 내지 약 590 ℃, 예를 들면 약 580 ℃에서 수행될 수 있다. 그러나, 이는 예시에 불과한 것으로, 이들에 한정되는 것은 아니다.
상기한 바와 같은 방법으로 제2 버퍼층(134)을 형성한 결과로서 얻어지는 제2 버퍼층(134)에서 사이드 버퍼부(134S)의 두께(ST2)(도 2d 참조)와 바텀 버퍼부(134B)의 두께(BT2)(도 2d 참조)와의 비가 약 0.9 내지 약 1.1의 범위 내로 될 수 있다.
비교예로서, 제2 버퍼층(134)을 형성하는 동안, 기판(102) 상에 공급되는 Si 소스, Ge 소스, 및 B 소스 각각의 분압이 충분히 크지 않으면, 제1 버퍼층(132) 중 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각에 대면하는 부분들의 적어도 일부, 예를 들면 비교적 상측에 배치되는 제3 나노시트(N3), 또는 제3 나노시트(N3) 및 제2 나노시트(N2)의 적어도 일부에 대면하는 제1 버퍼층(132) 부분들은 제2 버퍼층(134)에 의해 덮이지 않고 리세스(R1)의 비교적 하부에서만 제1 버퍼층(132)을 덮는 제2 버퍼층(134)이 형성될 수 있다. 이 경우, 최종적으로 얻어지는 소스/드레인 영역에서 나노시트 스택(NSS)에 충분한 스트레스를 인가할 수 없으며, 상기 소스/드레인 영역에서의 저항이 증가하고 전기적 성능이 열화될 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 의하면, 도 12e를 참조하여 설명한 바와 같은 공정들을 이용하여 제2 버퍼층(134)이 제1 버퍼층(132)의 모든 노출 표면들을 컨포멀하게 덮도록 형성될 수 있다. 따라서, 형성하고자 하는 소스/드레인 영역(130)에서의 저항을 낮출 수 있으며, 소스/드레인 영역(130)을 포함하는 트랜지스터의 퍼포먼스를 향상시키고, 집적회로 소자(100)의 신뢰성을 향상시킬 수 있다.
도 12f를 참조하면, 도 12e의 결과물에서 제2 버퍼층(134) 상에 메인 바디층(136) 및 캡핑층(138)을 차례로 형성하여 소스/드레인 영역(130)을 형성할 수 있다.
메인 바디층(136)을 형성하기 위하여, 도 12d를 참조하여 설명한 제1 버퍼층(132)의 형성 공정, 또는 도 12e를 참조하여 설명한 제2 버퍼층(134)의 형성 공정에 대하여 설명한 바와 유사한 공정들을 수행할 수 있다. 단, 메인 바디층(136)을 형성하기 위한 에피택셜 성장 공정시의 공정 온도는 도 12e를 참조하여 설명한 바와 같이 제2 버퍼층(134)을 형성하기 위한 에피택셜 성장 공정시의 공정 온도보다 더 낮을 수 있다. 예시적인 실시예들에서, 메인 바디층(136)을 형성하기 위한 에피택셜 성장 공정은 약 550 ℃ 내지 약 580 ℃, 예를 들면 약 570 ℃에서 수행될 수 있으나, 이들에 한정되는 것은 아니다. 예시적인 실시예들에서, 메인 바디층(136)을 형성하기 위하여, Si 소스, Ge 소스, 및 B 소스를 사용할 수 있다.
도 12g를 참조하면, 복수의 소스/드레인 영역(130)이 형성된 도 12f의 결과물을 덮는 절연 라이너(142)를 형성하고, 절연 라이너(142) 위에 게이트간 절연막(144)을 형성한 후, 절연 라이너(142) 및 게이트간 절연막(144)을 평탄화하여 캡핑층(D126)의 상면을 노출시킬 수 있다.
도 12h를 참조하면, 도 12g의 결과물로부터 캡핑층(D126)을 제거하여 더미 게이트층(D124)의 상면을 노출시키고, 게이트간 절연막(144)의 상면과 더미 게이트층(D124)의 상면이 대략 동일한 레벨로 되도록 절연 라이너(142) 및 게이트간 절연막(144)을 일부 제거할 수 있다.
도 12i를 참조하면, 도 12h의 결과물로부터 더미 게이트층(D124) 및 그 하부의 산화막(D122)을 제거하여 게이트 공간(GS)을 마련하고, 게이트 공간(GS)을 통해 복수의 나노시트 스택(NSS)을 노출시킬 수 있다.
도 12j를 참조하면, 도 12i의 결과물에서 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체층(104)을 게이트 공간(GS)을 통해 제거하여, 게이트 공간(GS)을 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 사이의 공간과, 제1 나노시트(N1)와 핀 상면(FT)과의 사이의 공간까지 확장할 수 있다.
예시적인 실시예들에서, 복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)와 복수의 희생 반도체층(104)의 식각 선택비 차이를 이용할 수 있다. 복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여 액상 또는 기상의 에천트를 사용할 수 있다. 예시적인 실시예들에서, 복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여 CH3COOH 기반 식각액, 예를 들면 CH3COOH, HNO3, 및 HF의 혼합물로 이루어지는 식각액, 또는 CH3COOH, H2O2, 및 HF의 혼합물로 이루어지는 식각액을 이용할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
그 후, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)와 핀형 활성 영역(FA) 각각의 노출된 표면들을 덮는 게이트 유전막(152)을 형성할 수 있다. 게이트 유전막(152)을 형성하기 위하여 ALD(atomic layer deposition) 공정을 이용할 수 있다.
도 12k를 참조하면, 도 12j의 결과물에서 게이트 유전막(152) 위에서 게이트 공간(GS)(도 12j 참조)을 채우면서 게이트간 절연막(144)의 상면을 덮는 게이트 형성용 도전층(160L)을 형성할 수 있다. 게이트 형성용 도전층(160L)은 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 게이트 형성용 도전층(160L)을 형성하기 위하여 ALD 공정 또는 CVD 공정을 이용할 수 있다.
도 12l을 참조하면, 도 12k의 결과물에서 게이트간 절연막(144)의 상면이 노출되고 게이트 공간(GS)의 상측 일부가 다시 비워지도록 게이트 형성용 도전층(160L) 및 게이트 유전막(152)을 그 상면으로부터 일부 제거하여 게이트 라인(160)을 형성할 수 있다. 이 때, 복수의 외측 절연 스페이서(118)도 이들 각각의 상측으로부터 일부가 소모되어 복수의 외측 절연 스페이서(118) 각각의 높이가 낮아질 수 있다. 그 후, 게이트 라인(160) 상에서 게이트 공간(GS)을 채우는 캡핑 절연 패턴(164)을 형성할 수 있다.
이상, 도 12a 내지 도 12l을 참조하여 도 1과 도 2a 내지 도 2d에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명하였으나, 도 12a 내지 도 12l을 참조하여 설명한 바 로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 3 내지 도 11에 예시한 집적회로 소자들, 및 이들로부터 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 기판, 130: 소스/드레인 영역, 132: 제1 버퍼층, 132B: 바텀 버퍼부, 132S: 사이드 버퍼부, 134: 제2 버퍼층, 134B: 바텀 버퍼부, 134S: 사이드 버퍼부, 134T: 탑 버퍼부, 136: 메인 바디층, 138: 캡핑층.

Claims (20)

  1. 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과,
    상기 핀형 활성 영역 상에 배치된 채널 영역과,
    상기 핀형 활성 영역 상에서 상기 채널 영역을 감싸고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 게이트 라인과,
    상기 핀형 활성 영역 상에서 상기 게이트 라인에 인접한 위치에 배치되고 상기 채널 영역에 대면하는 측벽을 가지는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은 상기 핀형 활성 영역으로부터 멀어지는 방향으로 차례로 적층되고 각각 p 형 도판트로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지고 서로 다른 Ge 함량비를 가지는 제1 버퍼층, 제2 버퍼층, 및 메인 바디층을 포함하고,
    상기 제2 버퍼층은 상기 제1 버퍼층 중 상기 메인 바디층에 대면하는 표면을 컨포멀하게 덮도록 상기 제1 버퍼층과 상기 메인 바디층과의 사이에 배치되고,
    상기 제2 버퍼층은 상기 채널 영역에 대면하는 사이드 버퍼부와, 상기 핀형 활성 영역에 대면하는 바텀 버퍼부를 포함하고, 상기 사이드 버퍼부와 상기 바텀 버퍼부와의 두께 비는 0.9 내지 1.1인 집적회로 소자.
  2. 제1항에 있어서,
    상기 제2 버퍼층에서의 Ge 함량비는 상기 제1 버퍼층에서의 Ge 함량비보다 크고 상기 메인 바디층에서의 Ge 함량비보다 작은 집적회로 소자.
  3. 제1항에 있어서,
    상기 p 형 도판트는 B(boron) 원소로 이루어지고,
    상기 제2 버퍼층에서의 B 원소 농도는 상기 제1 버퍼층에서의 B 원소 농도보다 크고 상기 메인 바디층에서의 B 원소 농도보다 작은 집적회로 소자.
  4. 제1항에 있어서,
    상기 제2 버퍼층은 상기 활성 영역에 접하는 탑 버퍼부를 포함하고,
    상기 탑 버퍼부는 상기 바텀 버퍼부 및 상기 사이드 버퍼부 각각의 두께보다 작고,
    상기 탑 버퍼부는 상기 활성 영역에 가까워질수록 두께가 점차 작아지는 부분을 포함하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 제2 버퍼층은 상기 활성 영역에 접하고,
    상기 활성 영역 중 상기 제2 버퍼층이 접하는 부분은 상기 활성 영역의 최상면 및 최저면 중 상기 최상면에 더 가까운 집적회로 소자.
  6. 제1항에 있어서,
    상기 소스/드레인 영역의 최저면으로부터 수직 방향을 따라 상기 제1 버퍼층은 제1 두께를 가지고, 상기 제2 버퍼층은 상기 제1 두께보다 작은 제2 두께를 가지는 집적회로 소자.
  7. 제1항에 있어서,
    상기 소스/드레인 영역의 최저면으로부터 수직 방향을 따라 상기 제1 버퍼층은 제1 두께를 가지고, 상기 제2 버퍼층은 상기 제1 두께보다 큰 제2 두께를 가지는 집적회로 소자.
  8. 제1항에 있어서,
    상기 소스/드레인 영역은 상기 메인 바디층을 사이에 두고 상기 제2 버퍼층으로부터 이격된 캡핑층을 더 포함하고, 상기 캡핑층은 도핑되지 않은 Si 층, p 형 도판트로 도핑된 Si 층, 또는 상기 메인 바디층에서보다 더 작은 Ge 함량비를 가지는 SiGe 층으로 이루어지는 집적회로 소자.
  9. 제1항에 있어서,
    상기 채널 영역은 상기 핀형 활성 영역의 핀 상면으로부터 이격된 위치에서 상기 핀 상면과 수직 방향으로 대면하고, 상기 핀 상면으로부터의 수직 거리가 서로 다른 복수의 나노시트를 포함하는 나노시트 스택을 포함하고,
    상기 소스/드레인 영역에서 상기 제1 버퍼층 및 상기 제2 버퍼층은 각각 상기 제1 수평 방향에서 상기 복수의 나노시트 각각에 대면하는 부분들을 포함하는 집적회로 소자.
  10. 제1항에 있어서,
    상기 채널 영역은 상기 핀형 활성 영역의 핀 상면으로부터 이격된 위치에서 상기 핀 상면과 수직 방향으로 대면하고, 상기 핀 상면으로부터의 수직 거리가 서로 다른 복수의 나노시트를 포함하는 나노시트 스택을 포함하고,
    상기 소스/드레인 영역에서 상기 제1 버퍼층은 상기 복수의 나노시트 각각에 접하고, 상기 제2 버퍼층은 상기 복수의 나노시트 중 상기 기판으로부터 가장 먼 최상층 나노시트에만 접하는 집적회로 소자.
  11. 제1항에 있어서,
    상기 채널 영역은 상기 핀형 활성 영역의 핀 상면으로부터 이격된 위치에서 상기 핀 상면과 수직 방향으로 대면하고, 상기 핀 상면으로부터의 수직 거리가 서로 다른 복수의 나노시트를 포함하는 나노시트 스택을 포함하고,
    상기 복수의 나노시트 중 상기 기판으로부터 가장 먼 최상층 나노시트는 상기 제2 버퍼층에 접하는 접촉부를 포함하고, 상기 최상층 나노시트에서 상기 접촉부와 상기 최상층 나노시트의 최상면과의 사이의 수직 거리는 상기 접촉부와 상기 최상층 나노시트의 최저면과의 사이의 수직 거리보다 더 작은 집적회로 소자.
  12. 제1항에 있어서,
    상기 채널 영역은 상기 핀형 활성 영역의 핀 상면으로부터 이격된 위치에서 상기 핀 상면과 수직 방향으로 대면하고, 상기 핀 상면으로부터의 수직 거리가 서로 다른 복수의 나노시트를 포함하는 나노시트 스택을 포함하고,
    상기 게이트 라인은 상기 나노시트 스택 상에서 상기 제2 수평 방향으로 길게 연장된 메인 게이트 부분과, 상기 복수의 나노시트 각각의 사이에 배치된 복수의 서브 게이트 부분을 포함하고,
    상기 소스/드레인 영역의 상기 제1 버퍼층은, 상기 제1 수평 방향에서 상기 복수의 서브 게이트 부분에 대면하고 상기 복수의 나노시트 각각의 사이에서 상기 복수의 서브 게이트 부분을 향해 돌출된 복수의 돌출부를 포함하는 집적회로 소자.
  13. 제1항에 있어서,
    상기 채널 영역은 상기 핀형 활성 영역의 상부에서 상기 핀형 활성 영역과 일체로 연결된 메인 채널 영역을 포함하고,
    상기 소스/드레인 영역에서 상기 제2 버퍼층은 상기 제1 수평 방향에서 상기 제1 버퍼층을 사이에 두고 상기 메인 채널 영역에 대면하는 사이드 버퍼부와, 상기 메인 채널 영역에 접하는 탑 버퍼부를 포함하고,
    상기 제2 버퍼층에서의 B 원소 농도는 상기 제1 버퍼층에서의 B 원소 농도보다 크고 상기 메인 바디층에서의 B 원소 농도보다 작고,
    상기 제2 버퍼층에서의 B 원소 농도와 상기 제1 버퍼층에서의 B 원소 농도와의 사이의 제1 차이는 상기 메인 바디층에서의 B 원소 농도와 상기 제2 버퍼층에서의 B 원소 농도와의 사이의 제2 차이보다 더 큰 집적회로 소자.
  14. 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과,
    상기 핀형 활성 영역의 핀 상면으로부터 이격된 위치에서 상기 핀 상면과 수직 방향으로 대면하고, 상기 핀 상면으로부터의 수직 거리가 서로 다른 복수의 나노시트를 포함하는 나노시트 스택과,
    상기 핀형 활성 영역 상에서 상기 복수의 나노시트를 포위하며 상기 제1 수평 방향에 수직인 제2 수평 방향으로 길게 연장된 게이트 라인과,
    상기 핀형 활성 영역 상에서 상기 게이트 라인의 양측에 배치되고 각각 상기 복수의 나노시트에 접하는 한 쌍의 소스/드레인 영역을 포함하고,
    상기 한 쌍의 소스/드레인 영역 각각은 상기 핀형 활성 영역으로부터 멀어지는 방향으로 차례로 적층되고 각각 p 형 도판트로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지고 서로 다른 Ge 함량비를 가지는 제1 버퍼층, 제2 버퍼층, 및 메인 바디층을 포함하고,
    상기 제2 버퍼층은 상기 제1 버퍼층 중 상기 메인 바디층에 대면하는 표면을 컨포멀하게 덮도록 상기 제1 버퍼층과 상기 메인 바디층과의 사이에 배치되고,
    상기 제2 버퍼층은 상기 채널 영역에 대면하는 사이드 버퍼부와, 상기 핀형 활성 영역에 대면하는 바텀 버퍼부를 포함하고, 상기 사이드 버퍼부와 상기 바텀 버퍼부와의 두께 비는 0.9 내지 1.1인 집적회로 소자.
  15. 제14항에 있어서,
    상기 한 쌍의 소스/드레인 영역 각각에서, 상기 제2 버퍼층에서의 Ge 함량비는 상기 제1 버퍼층에서의 Ge 함량비보다 크고 상기 메인 바디층에서의 Ge 함량비보다 작고, 상기 제2 버퍼층에서의 상기 p 형 도판트의 농도는 상기 제1 버퍼층에서의 상기 p 형 도판트의 농도보다 크고 상기 메인 바디층에서의 상기 p 형 도판트의 농도보다 작은 집적회로 소자.
  16. 제14항에 있어서,
    상기 한 쌍의 소스/드레인 영역 각각에서, 상기 제1 버퍼층 및 상기 제2 버퍼층은 각각 상기 제1 수평 방향에서 상기 복수의 나노시트 각각에 대면하는 부분들을 포함하는 집적회로 소자.
  17. 제14항에 있어서,
    상기 한 쌍의 소스/드레인 영역 각각에서, 상기 제1 버퍼층은 상기 복수의 나노시트 각각에 접하고, 상기 제2 버퍼층은 상기 복수의 나노시트 중 상기 기판으로부터 가장 먼 최상층 나노시트에만 접하고,
    상기 최상층 나노시트는 상기 제2 버퍼층에 접하는 접촉부를 포함하고, 상기 최상층 나노시트에서 상기 접촉부와 상기 최상층 나노시트의 최상면과의 사이의 수직 거리는 상기 접촉부와 상기 최상층 나노시트의 최저면과의 사이의 수직 거리보다 더 작은 집적회로 소자.
  18. 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과,
    상기 핀형 활성 영역의 핀 상면으로부터 이격된 위치에서 상기 핀 상면과 수직 방향으로 대면하고, 상기 핀 상면으로부터의 수직 거리가 서로 다른 복수의 나노시트를 포함하는 나노시트 스택과,
    상기 핀형 활성 영역 상에서 상기 복수의 나노시트를 포위하며 상기 제1 수평 방향에 수직인 제2 수평 방향으로 길게 연장된 게이트 라인과,
    상기 핀형 활성 영역 상에서 상기 게이트 라인의 일측에 배치되고 상기 복수의 나노시트에 접하는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은 상기 핀형 활성 영역으로부터 멀어지는 방향으로 차례로 적층되고, 각각 B 원소로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지고, 상기 수직 방향을 따라 상기 핀형 활성 영역으로부터 멀어질수록 점차 커지는 Ge 함량비 및 점차 커지는 B 원소 농도를 가지는 제1 버퍼층, 제2 버퍼층, 및 메인 바디층을 포함하고,
    상기 제2 버퍼층은 상기 제1 버퍼층 중 상기 메인 바디층에 대면하는 표면을 컨포멀하게 덮도록 상기 제1 버퍼층과 상기 메인 바디층과의 사이에 배치되고,
    상기 제2 버퍼층은 상기 복수의 나노시트에 대면하는 사이드 버퍼부와, 상기 핀형 활성 영역에 대면하는 바텀 버퍼부를 포함하고, 상기 사이드 버퍼부와 상기 바텀 버퍼부와의 두께 비는 0.9 내지 1.1인 집적회로 소자.
  19. 제18항에 있어서,
    상기 소스/드레인 영역에서 상기 제1 버퍼층 및 상기 제2 버퍼층은 각각 상기 제1 수평 방향에서 상기 복수의 나노시트 각각에 대면하는 부분들을 포함하고,
    상기 소스/드레인 영역에서, 상기 제1 버퍼층은 상기 복수의 나노시트 각각에 접하고, 상기 제2 버퍼층은 상기 복수의 나노시트 중 상기 기판으로부터 가장 먼 최상층 나노시트에만 접하고,
    상기 최상층 나노시트는 상기 제2 버퍼층에 접하는 접촉부를 포함하고, 상기 최상층 나노시트에서 상기 접촉부와 상기 최상층 나노시트의 최상면과의 사이의 수직 거리는 상기 접촉부와 상기 최상층 나노시트의 최저면과의 사이의 수직 거리보다 더 작은 집적회로 소자.
  20. 제18항에 있어서,
    상기 제1 버퍼층에서의 B 원소 농도는 2E18 원자/㎤ 이상 7E18 원자/㎤ 이하이고,
    상기 제2 버퍼층에서의 B 원소 농도는 1E20 원자/㎤ 이상 5E20 원자/㎤ 미만이고,
    상기 메인 바디층에서의 B 원소 농도는 5E20 원자/㎤ 이상 7E20 원자/㎤ 이하인 집적회로 소자.
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