KR20230164863A - eDRAM 기반 메모리 셀 및 이를 포함하는 CIM - Google Patents

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정성욱
김도한
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연세대학교 산학협력단
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Abstract

개시된 실시예는 라이트 워드라인이 활성화되면 라이트 비트라인을 통해 저장될 가중치 값에 따른 가중치 전압을 인가받아 시그널 노드로 전달하여 저장하고, 리드 워드라인이 활성화되면, 시그널 노드의 전압 레벨에 따라 리드 비트라인에 프리차지된 리드 전압이 리드 워드라인의 전압 레벨로 강하되도록 하는 가중치 저장 회로 및 데이터 인에이블 라인이 활성화되면 데이터 입력라인을 통해 입력 데이터의 값에 따른 입력 전압을 차지 노드로 전달하여 차지하고, 시그널 노드에 저장된 가중치 전압의 레벨에 따라 차지 노드를 디스차지하여 차지 노드가 입력 데이터와 가중치의 곱에 대응하는 전압을 갖도록 하며, 데이터 인에이블 라인이 재활성화되면 차지 노드의 전압 변화를 커플링에 의해 멀티플 워드라인으로 전달하는 MAC 연산 회로를 포함하는 eDRAM 기반 메모리 셀 및 이를 포함하는 CIM를 제공한다.

Description

eDRAM 기반 메모리 셀 및 이를 포함하는 CIM{Memory Cell based on eDRAM and CIM Comprising The Same}
개시되는 실시예들은 eDRAM 기반 메모리 셀 및 이를 포함하는 CIM에 관한 것으로, MAC 연산을 수행할 수 있는 eDRAM 기반 메모리 셀 및 이를 포함하는 CIM에 관한 것이다.
기존 폰 노이만 구조의 경우, 프로세서와 메모리가 구분되어 메모리에 저장된 데이터를 프로세서가 리드하여 연산을 수행하므로, 데이터 액세스 및 전송에 따른 에너지 효율성과 연산 속도 향상에 한계가 있었다. 그리고 최근에는 인공 신경망의 기술의 발전으로 인해 DNN(Deep Neural Network) 등에서 입력 데이터와 가중치 사이에 MAC(Multiply-Accumulation) 연산이 대규모로 수행되어야 함에 따라 에너지 효율성과 연산 속도를 개선할 수 있는 기법이 요구되고 있다.
이에 데이터를 저장하는 메모리를 이용하여 연산을 수행하여 효율성을 극대화할 수 있는 CIM(Compute-In-Memory 또는 In-Memory Compute 라고도 함) 구조가 제안되었다. CIM 구조에서는 데이터를 저장하는 메모리가 프로세서로 데이터를 전송하지 않고 직접 연산을 수행하므로, 기존의 폰 노이만 구조의 한계를 극복하여 저전력 및 고속으로 연산을 수행할 수 있다.
현재 CIM 구조에서는 SRAM이 주로 이용되고 있다. SRAM은 빠른 동작 속도, 리프레쉬 불필요 및 일반 로직 공정에 대한 호환성 등으로 인하여 기존에 캐쉬 메모리(cache memory) 등과 같은 임베디드 메모리(embedded memory)로서 이용된다.
SRAM은 상기한 여러 장점이 있으나 일반적으로 각 메모리 셀이 6개, 8개 또는 그 이상의 트랜지스터로 구현되므로 큰 셀 영역이 필요하며, 이로 인해 제한된 크기를 갖는 장치에서 메모리 용량이 제한된다는 문제가 있다. 메모리 용량의 제한은 SRAM가 CIM에 적용될 때, 가중치 데이터를 업데이트하기 위해 외부 메모리로의 더 빈번한 액세스를 필요로 하며, 결과적으로 처리량(throughput) 및 에너지 효율성(energy-efficiency)을 저하시킬 수 있다.
SRAM의 크기에 의한 문제를 해소하기 위해 최근에는 SRAM 대신 임베디드 DRAM(embedded DRAM, 이하 eDRAM)을 기반으로 하는 CIM 구조가 활발하게 연구되고 있다. eDRAM은 DRAM 구조에 기초하여 구현되므로 메모리 셀의 크기가 SRAM에 비해 매우 작게 제조될 수 있다. 그러므로 동일한 면적에서 상대적으로 큰 메모리 용량을 가질 수 있다는 장점이 있다. 이에 eDRAM을 기반으로 구현되는 다양한 CIM 구조가 제안되었으며, 기존의 eDRAM 기반 CIM 구조에서는 MAC 연산에서 누산(Accumulation) 연산을 전류(current)에 기반하여 수행한다. 그러나 전류에 기반하여 MAC 연산을 수행하는 eDRAM 기반 CIM은 PVT 변화(Process-Voltage-Temperature variation)에 취약하여 연산 정확도가 크게 저하된다는 문제가 있다. 또한 eDRAM의 구조에 따라서는 MAC 연산의 결과로 출력되는 전류가 비선형 특성을 나타내므로, 이를 보완하기 위한 보상 회로 등이 추가로 요구되는 한계가 있다. 뿐만 아니라 가중치에 따라 eDRAM의 캐패시터에 차지된 전하량이 누설 전류로 인해 디스차지됨으로써 잘못된 연산이 수행될 수 있다. 이에 eDRAM의 짧은 보유 시간(retention time)을 고려하여 리프레시 주기(일 예로 200 ㎲) 또한 짧게 설정되어 빈번하게 리프레쉬가 수행되어야 한다. 리프레쉬가 빈번하게 수행되면 연산을 수행하기 위해 할당되는 시간이 줄어들게 되므로, 결과적으로 MAC 연산 속도가 저하되는 결과를 초래하게 된다.
한국 공개 특허 제10-2020-0103262호 (2020.09.02 공개)
개시되는 실시예들은 PVT 변화에 강건하고, 선형 특성을 가져 보상 회로 추가 없이 MAC 연산을 수행할 수 있는 eDRAM 기반 메모리 셀 및 이를 포함하는 CIM를 제공하는데 있다.
개시되는 실시예들은 가중치 보유 시간을 증가시켜, 리프레쉬 횟수를 줄임으로써 MAC 연산 효율을 향상시킬 수 있는 eDRAM 기반 메모리 셀 및 이를 포함하는 CIM를 제공하는데 있다.
개시되는 실시예들은 멀티비트 입력 데이터에 대한 MAC 연산을 수행할 수 있는 포함하는 eDRAM 기반 메모리 셀 및 이를 포함하는 CIM를 제공하는데 있다.
실시예에 따른 eDRAM 기반 메모리 셀은 라이트 워드라인이 활성화되면 라이트 비트라인을 통해 저장될 가중치 값에 따른 가중치 전압을 인가받아 시그널 노드로 전달하여 저장하고, 리드 워드라인이 활성화되면, 상기 시그널 노드의 전압 레벨에 따라 리드 비트라인에 프리차지된 리드 전압이 리드 워드라인의 전압 레벨로 강하되도록 하는 가중치 저장 회로; 및 데이터 인에이블 라인이 활성화되면 데이터 입력라인을 통해 입력 데이터의 값에 따른 입력 전압을 차지 노드로 전달하여 차지하고, 상기 시그널 노드에 저장된 상기 가중치 전압의 레벨에 따라 상기 차지 노드를 디스차지하여 상기 차지 노드가 상기 입력 데이터와 가중치의 곱에 대응하는 전압을 갖도록 하며, 상기 데이터 인에이블 라인이 재활성화되면 상기 차지 노드의 전압 변화를 커플링에 의해 멀티플 워드라인으로 전달하는 MAC 연산 회로를 포함한다.
상기 가중치 저장 회로는 상기 라이트 비트라인과 상기 시그널 노드 사이에 연결되고, 게이트가 상기 라이트 워드라인에 연결되는 라이트 트랜지스터; 및 상기 리드 워드라인과 상기 리드 비트라인 사이에 연결되고 게이트가 상기 시그널 노드에 연결되는 리드 트랜지스터를 포함할 수 있다.
상기 MAC 연산 회로는 상기 데이터 인에이블 라인의 활성화 또는 상기 가중치 전압의 레벨 중 적어도 하나에 의해 턴온되어, 상기 데이터 입력라인과 상기 차지 노드를 전기적으로 연결하는 연산 게이트; 및 상기 차지 노드와 상기 멀티플 워드라인 사이에 연결되는 커플링 캐패시터를 포함할 수 있다.
상기 연산 게이트는 상기 데이터 입력라인과 상기 차지 노드 사이에 연결되고, 게이트가 상기 데이터 인에이블 라인에 연결되는 제1 게이트 트랜지스터; 및 상기 데이터 입력라인과 상기 차지 노드 사이에 상기 제1 게이트 트랜지스터와 병렬로 연결되고, 게이트가 상기 시그널 노드에 연결되는 제2 게이트 트랜지스터를 포함할 수 있다.
상기 연산 게이트는 MAC 연산 동작의 데이터 입력 단계에서 활성화되는 데이터 인에이블 라인에 따라 상기 제1 게이트 트랜지스터가 턴온되어 상기 데이터 입력라인을 통해 인가되는 상기 입력 전압을 상기 커플링 캐패시터가 연결된 상기 차지 노드로 전달하여 차지하고, 상기 데이터 입력 단계 이후, 상기 MAC 연산 동작의 곱셈 단계에서는 비활성화된 상기 데이터 인에이블 라인에 의해 상기 제1 게이트 트랜지스터가 턴오프되는 반면, 상기 제2 게이트 트랜지스터가 상기 가중치 전압의 레벨에 따라 턴오프되거나 턴온되어 상기 차지 노드의 전압 레벨이 입력 전압으로 유지되거나 비활성화된 상기 데이터 입력라인을 통해 디스차지되어 하강되도록 할 수 있다.
상기 연산 게이트는 상기 곱셈 단계 이후, 상기 MAC 연산 동작의 누산 단계에서 재활성화되는 데이터 인에이블 라인에 따라 상기 제1 게이트 트랜지스터가 턴온되어 상기 차지 노드와 비활성화된 상기 데이터 입력라인을 전기적 연결할 수 있다.
상기 커플링 캐패시터는 상기 누산 단계에서 상기 차지 노드와 상기 데이터 입력라인을 전기적 연결되어 상기 차지 노드의 전압 레벨에 변화가 발생되면, 커플링에 의해 상기 멀티플 워드라인에 전압 변화를 야기할 수 있다.
상기 리드 트랜지스터는 상기 시그널 노드의 전압 레벨에 따라 온 또는 오프 상태로 유지되고, 온 상태의 상기 리드 트랜지스터는 리드 동작의 프리차지 단계에서 제1 전압 레벨로 비활성화된 상기 리드 워드라인과 상기 리드 전압으로 프리차지된 상기 리드 비트라인 각각이 이후 리드 동작의 리드 단계에서 제2 전압 레벨로 활성화되고 플로팅되면, 상기 리드 워드라인과 상기 리드 비트라인을 전기적으로 연결하여 상기 리드 비트라인의 전압 레벨이 상기 제2 전압 레벨로 강하되도록 할 수 있다.
상기 라이트 트랜지스터는 라이트 동작의 라이트 단계에서 상기 라이트 워드라인이 활성화되면 턴온되어 상기 라이트 비트라인을 통해 인가되는 상기 입력 전압을 상기 시그널 노드로 인가하고, 라이트 단계 종료 시에 상기 라이트 워드라인이 비활성화되면 턴오프되어, 상기 시그널 노드가 인가된 전압 레벨로 플로팅되도록 할 수 있다.
상기 라이트 트랜지스터는 PMOS 트랜지스터로 구현되고, 상기 리드 트랜지스터는 NMOS 트랜지스터로 구현될 수 있다.
상기 메모리 셀은 상기 시그널 노드와 보상 제어라인 사이에 연결되어, 상기 보상 제어라인의 전압 변화에 커플링되어 상기 시그널 노드의 전압 변화를 야기하는 보상 캐패시터를 더 포함할 수 있다.
상기 커플링 캐패시터는 MOM(Metal-Oxide-Metal) 캐패시터로 구현될 수 있다.
실시예에 따른 CIM은 멀티비트의 입력 데이터를 인가받아 입력 전압으로 변환하는 DAC; 라이트 동작 시에 가중치의 값에 따른 가중치 전압을 인가받아 저장하고, MAC 연산 동작 시에 상기 입력 전압을 인가받아 저장된 상기 가중치 전압과 곱셈 연산한 결과를 각각 멀티플 워드라인으로 인가하여 상기 멀티플 워드라인이 누산 결과에 따른 전압 레벨을 갖도록 하는 다수의 메모리 셀을 포함하는 CIM 셀 어레이; 상기 멀티플 워드라인의 전압 레벨을 감지하여 상기 입력 데이터와 상기 가중치의 MAC 연산 결과값을 획득하는 ADC; 및 상기 가중치 전압을 메모리 셀로 인가하는 센스 앰프 회로를 포함하고, 상기 다수의 메모리 셀 각각은 상기 가중치 전압이 인가되는 라이트 비트라인과 시그널 노드 사이에 연결되고, 게이트가 라이트 워드라인에 연결되는 라이트 트랜지스터, 리드 워드라인과 리드 비트라인 사이에 연결되고 게이트가 상기 시그널 노드에 연결되는 리드 트랜지스터, 데이터 인에이블 라인의 활성화 또는 상기 시그널 노드의 전압 레벨 중 적어도 하나에 의해 턴온되어, 상기 DAC로부터 상기 입력 전압이 인가되는 데이터 입력라인과 차지 노드를 전기적으로 연결하는 연산 게이트 및 상기 차지 노드와 상기 멀티플 워드라인 사이에 연결되는 커플링 캐패시터를 포함할 수 있다.
따라서, 실시예에 따른 eDRAM 기반 메모리 셀 및 이를 포함하는 CIM는 차지 방식으로 누적 연산을 수행하여 PVT 변화에 강건하고, 선형 특성을 가져 추가적인 보상 회로를 요구하지 않을 뿐만 아니라, 기존에 비해 긴 보유 시간을 가져 리프레쉬 횟수를 줄일 수 있으므로 MAC 연산에 더 많은 시간을 할당하여 MAC 연산 효율을 향상시킬 수 있을 뿐만 아니라 멀티비트 입력 데이터에 대한 MAC 연산을 수행할 수 있다.
도 1은 일 실시예에 따른 CIM의 개략적 구조를 나타낸다.
도 2는 도 1에 도시된 CIM에서 메모리 셀의 회로 구조를 나타낸다.
도 3은 도 2의 커플링 캐패시터 구조의 일 예를 나타낸다.
도 4는 도 2의 메모리 셀을 구현하기 위한 설계 레이아웃의 일 예를 나타낸다.
도 5 내지 도 7은 도 2의 메모리 셀의 가중치 라이트 동작을 설명하기 위한 도면이다.
도 8 내지 도 10은 도 2의 메모리 셀의 가중치 리드 동작을 설명하기 위한 도면이다.
도 11 내지 도 20은 도 2의 메모리 셀의 MAC 연산 동작을 설명하기 위한 도면이다.
도 21은 도 1의 CIM 셀 어레이의 상세 구조의 일 예를 나타낸다.
이하, 도면을 참조하여 일 실시예의 구체적인 실시형태를 설명하기로 한다. 이하의 상세한 설명은 본 명세서에서 기술된 방법, 장치 및/또는 시스템에 대한 포괄적인 이해를 돕기 위해 제공된다. 그러나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다.
일 실시예들을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 일 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 상세한 설명에서 사용되는 용어는 단지 일 실시예들을 기술하기 위한 것이며, 결코 제한적이어서는 안 된다. 명확하게 달리 사용되지 않는 한, 단수 형태의 표현은 복수 형태의 의미를 포함한다. 본 설명에서, "포함" 또는 "구비"와 같은 표현"은 어떤 특성들, 숫자들, 단계들, 동작들, 요소들, 이들의 일부 또는 조합을 가리키기 위한 것이며, 기술된 것 이외에 하나 또는 그 이상의 다른 특성, 숫자, 단계, 동작, 요소, 이들의 일부 또는 조합의 존재 또는 가능성을 배제하도록 해석되어서는 안 된다. 또한, 명세서에 기재된 "...부", "...기", "모듈", "블록" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 1은 일 실시예에 따른 CIM의 개략적 구조를 나타낸다.
도 1을 참조하면 실시예에 따른 CIM은 CIM 셀 어레이(11), DAC(Digital Analog Converter)(12), ADC(Analog Digital Converter)(13) 및 센스 앰프 회로(14)를 포함할 수 있다. DAC(12)는 디지털 데이터인 입력 데이터(IN)를 인가받아 아날로그 신호로 변환하고, 변환된 아날로그 신호를 CIM 셀 어레이(11)로 인가한다. 즉 DAC(12)는 입력 데이터(IN)의 값에 따른 전압 레벨을 갖는 아날로그 신호를 CIM 셀 어레이(11)로 인가한다. 이때, 입력 데이터(IN)는 멀티비트 데이터로 인가될 수 있다. 따라서 DAC(12)는 입력 데이터(IN)를 멀티 레벨의 입력 전압(VIN)으로 변환하여 CIM 셀 어레이(11)로 인가할 수 있다.
CIM 셀 어레이(11)는 센스 앰프 회로(14)에서 인가되는 가중치(W)를 저장하고, DAC(12)에서 전압 레벨로 변환되어 인가되는 입력 데이터(IN)와 저장된 가중치(W)를 MAC 연산하여 출력하는 다수의 메모리 셀(MC)을 포함한다. 실시예에서 다수의 메모리 셀(MC)은 임베디드 DRAM(embedded DRAM: eDRAM)로 구현될 수 있으며, 각 메모리 셀(MC)에 대한 상세한 설명은 후술하도록 한다.
ADC(13)는 CIM 셀 어레이(11)의 메모리 셀(MC)에서 MAC 연산이 수행된 결과로 나타나는 전압 레벨을 디지털 데이터로 변환하여 출력 데이터를 출력한다.
센스 앰프 회로(SA)는 라이트 동작 시에 가중치(W)의 값에 따른 라이트 전압을 메모리 셀(MC)로 인가하고, 리드 동작시에 메모리 셀(MC)에 저장된 가중치(W)의 값을 감지 증폭한다. 센스 앰프 회로(SA)는 리프레쉬 동작 시에도 메모리 셀(MC)에 저장된 가중치(W)의 값을 감지 증폭하여 메모리 셀(MC)로 다시 전달함으로써, 저장된 가중치(W)가 계속 유지되도록 할 수 있다.
그리고 도시하지 않았으나, CIM은 입력 데이터(IN) 또는 가중치(W)와 함께 인가되는 어드레스 중 로우 어드레스에 따라 CIM 셀 어레이(11)에 배열된 다수의 메모리 셀(MC)을 로우(row) 단위로 선택하는 로우 디코더(미도시)와 인가되는 어드레스 중 칼럼 어드레스에 따라 CIM 셀 어레이(11)에 배열된 다수의 메모리 셀(MC)을 칼럼(column) 단위로 선택하는 칼럼 디코더(미도시)를 더 포함할 수 있다. 또한 어드레스를 인가받아 로우 어드레스와 칼럼 어드레스로 구분하여 로우 디코더와 칼럼 디코더로 전달하고, 인가된 명령을 디코딩하여 로우 디코더와 칼럼 디코더, DAC(12), ADC(13) 및 센스 앰프 회로(14) 등의 CIM 구성 요소들을 제어하는 제어 모듈(미도시)을 더 포함할 수 있다.
이러한 CIM이 인공 신경망에 적용되는 경우, CIM은 인공 신경망의 적어도 하나의 연산 레이어를 구현하기 위해 이용될 수 있다.
도 2는 도 1에 도시된 CIM에서 메모리 셀의 회로 구조를 나타내고, 도 3은 도 2의 커플링 캐패시터 구조의 일 예를 나타내며, 도 4는 도 2의 메모리 셀을 구현하기 위한 설계 레이아웃의 일 예를 나타낸다.
도 2를 참조하면, 실시예에 따른 메모리 셀(MC)은 가중치 저장 회로(21), MAC 연산 회로(22)를 포함한다.
가중치 저장 회로(21)는 가중치(W)를 저장한다. 가중치 저장 회로(21)는 라이트 워드라인(WWL)과 라이트 비트라인(WBL), 리드 워드라인(RWL) 및 리드 비트라인(RBL) 사이에 연결되어, 메모리 셀(MC)의 라이트 동작 시에 가중치(W)에 따른 전압을 인가받아 저장하고, 리드 동작 시에 저장된 가중치(W)에 따른 전압을 출력한다.
구체적으로 가중치 저장 회로(21)는 리드 워드라인(RWL)과 리드 비트라인(RBL) 사이에 연결되고, 게이트가 시그널 노드(SN)에 연결되는 리드 트랜지스터(RT)와 라이트 비트라인(WBL)과 시그널 노드(SN) 즉 리드 트랜지스터(RT)의 게이트 사이에 연결되고 게이트가 라이트 워드라인(WWL)에 연결되는 라이트 트랜지스터(WT)를 포함한다.
라이트 트랜지스터(WT)는 라이트 동작 시에 로우 디코더(미도시)가 로우 어드레스에 따라 라이트 워드라인(WWL)을 활성화하면 턴온된다. 그리고 센스 앰프 회로(14)로부터 가중치(W)의 값에 따라 라이트 비트라인(WBL)을 통해 인가되는 제1 또는 제2 전압 레벨(여기서는 일 예로 전원 전압(VDD) 및 접지 전압(VSS))의 가중치 전압(VW)을 시그널 노드(SN)으로 전달한다. 여기서 시그널 노드(SN)로 전달된 가중치 전압(VW)은 리드 트랜지스터(RT)의 게이트로 연결되므로, 라이트 워드라인(WWL)이 비활성화되어 라이트 트랜지스터(WT)가 턴오프되면, 전류 경로가 차단되어 시그널 노드(SN)는 인가된 가중치 전압(VW)의 레벨로 유지된다. 즉 가중치(W)가 시그널 노드(SN)에 저장된다.
그리고 리드 트랜지스터(RT)는 게이트가 시그널 노드(SN)에 연결되어 있으므로, 시그널 노드(SN)의 가중치 전압(VW)에 따라 리드 트랜지스터(RT)는 온 또는 오프된다. 따라서 리드 동작 시에 로우 디코더에 의해 리드 워드라인(RWL)이 활성화되면, 리드 트랜지스터(RT)는 시그널 노드(SN)의 가중치 전압(VW) 레벨에 따라 리드 비트라인(RBL)에서 인가된 리드 전압(VR)을 리드 워드라인(RWL)으로 전달하거나 차단한다.
여기서 라이트 트랜지스터(WT)는 PMOS 트랜지스터로 구현될 수 있으며, 리드 트랜지스터(RT)는 NMOS 트랜지스터로 구현될 수 있다.
한편, MAC 연산 회로(22)는 가중치 저장 회로(21)의 시그널 노드(SN)에 저장된 가중치(W)와 인가되는 입력 데이터(IN) 사이에 MAC 연산을 수행하여 출력한다. 특히 실시예에서 MAC 연산 회로(22)는 DAC(12)로부터 멀티비트(여기서는 일 예로 4비트) 입력 데이터에 따라 레벨이 구분된 입력 전압(VIN)을 인가받아, 멀티비트 입력 데이터와 저장된 가중치(W)의 1비트의 비트값을 MAC 연산하여 출력할 수 있다.
MAC 연산 회로(22)는 멀티플 워드라인(MWL)과 데이터 입력라인(DAC_IN) 사이에 직렬로 연결되는 연산 게이트(MG)와 커플링 캐패시터(C)를 포함할 수 있다.
연산 게이트(MG)는 데이터 입력라인(DAC_IN)과 차지 노드(CN) 사이에 서로 병렬로 연결되는 2개의 게이트 트랜지스터(GT1, GT2)를 포함할 수 있으며, 2개의 게이트 트랜지스터(GT1, GT2) 중 제1 게이트 트랜지스터(GT1)는 게이트가 데이터 인에이블 라인(DAC_EN)에 연결되는 반면, 제2 게이트 트랜지스터(GT2)의 게이트는 시그널 노드(SN)에 연결된다. 그리고 커플링 캐패시터(C)는 멀티플 워드라인(MWL)과 차지 노드(CN) 사이에 연결된다.
여기서 연산 게이트(MG)의 제1 및 제2 게이트 트랜지스터(GT1, GT2)가 데이터 입력라인(DAC_IN)과 차지 노드(CN) 사이에 서로 병렬로 연결되어 있으므로, 제1 및 제2 게이트 트랜지스터(GT1, GT2) 중 하나만 턴온될 지라도 데이터 입력라인(DAC_IN)과 차지 노드(CN)는 서로 전기적으로 연결된다.
연산 게이트(MG)에서 제1 게이트 트랜지스터(GT1)는 게이트가 데이터 인에이블 라인(DAC_EN)에 연결되므로, 데이터 인에이블 라인(DAC_EN)이 활성화되면 턴온된다. 데이터 인에이블 라인(DAC_EN)이 활성화되어 턴온된 제1 게이트 트랜지스터(GT1)는 DAC(12)로부터 데이터 입력라인(DAC_IN)을 통해 입력 전압(VIN)을 커플링 캐패시터(C)로 전달하여, 커플링 캐패시터(C)가 인가되는 입력 전압(VIN)으로 차지(charge)되도록 한다.
그리고 제2 게이트 트랜지스터(GT2)는 게이트가 가중치(W)에 따른 전압 레벨을 갖는 시그널 노드(SN)에 연결되므로, 가중치 전압(VW)에 따라 온 또는 오프 상태를 유지한다. 그리고 가중치 전압(VW)에 따라 턴온된 제2 게이트 트랜지스터(GT2)는 데이터 입력라인(DAC_IN)을 통해 커플링 캐패시터(C)에 차지된 전압이 디스차지(discharge)되도록 한다.
커플링 캐패시터(C)는 MAC 연산 단계에서 우선 연산 게이트(MG)를 통해 인가되는 입력 전압(VIN)에 의해 차지(charge)되고, 이후 시그널 노드(SN)의 가중치 전압(VW)에 따라 차지된 전압을 다시 연산 게이트(MG)를 통해 데이터 입력라인(DAC_IN)으로 디스차지(discharge)한다. 즉 커플링 캐패시터(C)는 가중치 전압(VW)에 따라 차지 노드(CN)의 전압 레벨을 조절한다. 그리고 커플링 캐패시터(C)는 다시 턴온 상태의 제2 게이트 트랜지스터(GT2)로 인한 차지 노드(CN)의 전압 변동이 커플링에 의해 멀티플 워드라인(MWL)에도 나타나도록 한다. 즉 멀티플 워드라인(MWL)이 입력 데이터와 가중치(W) 사이의 MAC 연산 결과에 대응하는 전압 레벨을 갖도록 한다.
기존 eDRAM 기반 CIM 또한 메모리 셀이 DRAM에 기초하여 구성되므로, 캐패시터를 구비한다. 다만 기존 eDRAM 기반 CIM에서 메모리 셀에 구비되는 캐패시터는 가중치(W)를 저장하기 위한 저장 소자로서 이용된다. 그에 반해 실시예에서 가중치(W)는 시그널 노드(SN)의 전압 레벨 형태로 저장되고, 커플링 캐패시터(C)는 커플링 노드(CN)로 인가되는 입력 데이터를 임시 저장한 후, 입력 데이터에 가중치(W)가 가중된 연산 결과가 커플링에 의해 멀티플 워드라인(MWL)에 나타나도록 하는 연산 소자로서 이용된다.
커플링 캐패시터(C)가 커플링에 기반한 아날로그 연산 소자로 이용됨에 따라, 정확한 연산이 수행되기 위해 커플링 캐패시터(C)는 멀티플 워드라인(MWL)과 커플링 노드(CN) 사이에 커플링이 용이하게 이루어질 수 있는 크기와 구조를 가질 필요가 있다. 다만 커플링 캐패시터(C)의 크기가 증가되는 경우, 메모리 셀 전체의 크기가 증가되므로, 실시예에서 커플링 캐패시터(C)는 도 3에 도시된 바와 같이, 메모리 셀의 크기 증가가 억제될 수 있도록 커플링 캐패시터(C)는 메모리 셀의 다른 회로와 별도의 레이어로 구현되는 MOM(Metal-Oxide-Metal) 캐패시터로 구현될 수 있다.
MOM 캐패시터는 메탈레이어 사이에 산화막층이 삽입되어 적층된 구조를 가지므로, 다른 회로 구성과 상이한 레이어에 적층되어 구현될 수 있다. 따라서 커플링 캐패시터(C)가 MOM 캐패시터로 구현되는 경우, 커플링 캐패시터(C)에 의한 메모리 셀의 크기 증가를 최소화할 수 있다. 이에 실시예에서는 일반적으로 eDRAM을 구현하는 경우에 이용되지 않는 상위 메탈 레이어를 이용하여 커플링 캐패시터(C)를 MOM 캐패시터로 구현할 수 있다. 이때, 상위 메탈 레이어에서 구현되는 커플링 캐패시터(C)의 레이아웃 크기는, 메모리 셀의 크기가 증가되지 않도록 커플링 캐패시터(C)를 제외한 나머지 회로를 구현하기 위한 레이아웃 크기 이하이어야 한다.
도 4은 커플링 캐패시터(C)가 MOM 캐패시터로 구현된 경우의 메모리 셀의 레이아웃과 메모리 셀의 크기를 도시하였다. 도 4은 65nm 제조 공정을 기준으로 설계된 메모리 셀 레이아웃으로, 이 경우 메모리 셀은 1.14㎛ × 1.04㎛ = 1.1856㎛2 의 크기로 구현될 수 있으며, 이는 동일 공정에서 2㎛2 이상 크기로 구현되는 SRAM 메모리 셀에 비해서 매우 작은 크기이고, 다른 eDRAM 기반 메모리 셀에 비해서도 유사하거나 더 작은 크기를 갖는다.
그리고 도 3에서 (a)는 커플링 캐패시터(C)의 상부 레이아웃을 나타내고, (b)는 측단면도를 나타내며, (c)는 레이어 구분에 따른 분해 사시도를 나타낸다. 도 3을 참조하면, 커플링 캐패시터(C)는 eDRAM에서 일반적으로 이용되지 않는 M4 내지 M7 메탈 레이어를 이용하여 구현될 수 있다.
커플링 캐패시터(C)는 도 3에 도시된 바와 같이, 멀티플 워드라인(MWL)과 커플링 노드(CN) 사이에 커플링이 용이하게 이루어지도록, 커플링 노드(CN)가 멀티플 워드라인(MWL)에 연결된 일단의 상하 및 좌우의 주변을 커플링 노드(CN)가 연결된 타단이 완전하게 감싸는 구조를 갖도록 형성될 수 있다. 이는 커플링 캐패시터(C) 양단 사이에 마주하는 면적이 증가할수록 커플링이 더욱 용이하게 이루어지기 때문이다. 다만 상기한 바와 같이 커플링 캐패시터(C)는 레이아웃의 크기가 나머지 회로를 구현하기 위한 레이아웃 크기 이하로 구현되는 것이 바람직하므로, 커플링 노드(CN)가 연결된 타단이 일단을 둘러싸는 구조를 갖더라도 요구되는 수준의 커플링이 이루어지지 않을 수 있다. 이에 여기서는 커플링 캐패시터(C)의 일단을 M5 및 M6의 2개의 메탈 레이어에서 구현하고 비아(via)를 통해 서로 전기적으로 연결함으로써 일단의 크기를 증가시킨다. 또한 커플링 캐패시터(C)의 일단은 멀티플 워드라인(MWL)로의 진행 방향에서 양측 방향으로 돌출되는 스터브가 형성되어 타단의 커플링 노드(CN)와의 커플링 면적이 증가되도록 할 수 있다.
커플링 캐패시터(C)의 타단은 M5 및 M6의 2개의 메탈 레이어에서 일단의 측면을 감싸고, M4 및 M7 메탈 레이어에서 일단의 상부 및 하부 측에도 형성되도록 함으로써, 커플링 캐패시터(C)의 타단이 일단 주변을 완전하게 감쌀 수 있도록 한다. 이때 M4 내지 M7 메탈 레이어에 분리되어 형성된 타단도 비아를 통해 서로 전기적으로 연결된다.
추가적으로 M4 내지 M7 메탈 레이어서 커플링 캐패시터(C)의 타단 외곽에는 접지 선로가 형성되어 커플링 캐패시터(C)가 외부의 영향으로부터 격리되도록 할 수 있다.
한편 상기한 바와 같이, 실시예의 메모리 셀은 1비트의 비트값을 갖는 가중치(W)에 따른 가중치 전압(VW)을 시그널 노드(SN)에 저장한다. 따라서 라이트 동작 시에 가중치(W)가 "1"의 비트값을 갖는 경우, 라이트 비트라인(WBL)으로는 "1"의 비트값에 대응하는 제1 전압(여기서는 일 예로 전원 전압(VDD))이 인가될 수 있으며, 가중치(W)가 "0"의 비트값을 갖는 경우, 라이트 비트라인(WBL)으로는 제2 전압(여기서는 일 예로 접지 전압(VSS))이 인가될 수 있다.
이에 도 2에 도시된 바와 같이, 라이트 비트라인(WBL)과 시그널 노드(SN)를 연결하는 라이트 트랜지스터(WT)가 PMOS 트랜지스터로 구현되는 경우, 저장될 가중치(W)가 "1"의 비트값을 가지면 라이트 트랜지스터(WT)는 시그널 노드(SN)를 제1 전압 레벨까지 풀업시킬 수 있다. 그러나 저장될 가중치(W)가 "0"의 비트값을 가지면 라이트 트랜지스터(WT)의 문턱 전압(VTH)에 의해 시그널 노드(SN)는 제2 전압 레벨까지 풀다운되지 않는다. 그리고 연산 게이트(MG)의 제2 게이트 트랜지스터(GT2)는 게이트가 시그널 노드(SN)는 연결되어 시그널 노드(SN)의 전압 레벨에 따라 턴온 또는 턴오프된다. 따라서 시그널 노드(SN)가 제2 전압 레벨까지 풀다운되지 않으면, 제2 게이트 트랜지스터(GT2)가 안정적으로 구동되지 않아 MAC 연산에 오류가 발생할 가능성이 있다.
이에 실시예의 가중치 저장 회로(21)는 라이트 트랜지스터(WT)의 문턱 전압(VTH)에 의한 연산 오류가 발생되는 것을 방지하기 위한 보상 캐패시터(RC)를 더 구비할 수 있다. 보상 캐패시터(RC)는 시그널 노드(SN)와 보상 제어라인(PCOU) 사이에 연결된다. 보상 제어라인(PCOU)은 라이트 동작 시에 라이트 워드라인(WWL)이 활성화되기 이전에 먼저 활성화되고, 라이트 워드라인(WWL)이 비활성화되기 이전에 먼저 비활성화된다. 그리고 보상 캐패시터(RC)는 커플링에 의해 보상 제어라인(PCOU)의 전압 변화를 시그널 노드(SN)에 반영함으로써, 가중치(W)가 "0"의 비트값을 갖는 경우에 시그널 노드(SN)가 제2 전압 레벨을 가질 수 있도록 한다. 여기서 보상 캐패시터(RC)는 일 예로 MOS 캐패시터로 구현될 수 있으며, 특히 도 2에 도시된 바와 같이 PMOS 캐패시터로 구현될 수 있다.
그리고 보상 캐패시터(RC)는 단지 PMOS 트랜지스터로 구현되는 라이트 트랜지스터(WT)의 문턱 전압(VTH)에 의한 시그널 노드(SN)의 전압 레벨을 보상하기 위한 구성이므로, 크기가 큰 캐패시터로 구현되지 않아도 무방하다. 따라서 보상 캐패시터(RC)는 MOM 캐패시터로 구현되는 커플링 캐패시터(C)와 달리 MOS 캐패시터로 구현될 수 있다.
도 5 내지 도 7은 도 2의 메모리 셀의 가중치 라이트 동작을 설명하기 위한 도면으로, 도 5는 메모리 셀(MC)에 가중치 "1"이 라이트 되는 동작을 설명하기 위한 도면이고, 도 6은 가중치 "0"이 라이트 되는 동작을 설명하기 위한 도면이며, 도 7은 도 5 및 6의 라이트 동작에 대한 타이밍 다이어그램을 나타낸다.
도 5 내지 도 7을 참조하면, 메모리 셀(MC)의 라이트 동작은 예비 단계 및 라이트 단계로 구분되어 수행될 수 있다.
라이트 동작 이전에는 라이트 워드라인(WWL)은 제1 전압 레벨로 비활성화되고, 라이트 비트라인(WBL)과 보상 제어라인(PCOU)은 제2 전압 레벨로 비활성화된 상태를 유지한다. 이때 시그널 노드(SN)는 이전 인가된 가중치 전압(VW)을 유지할 수 있다. 여기서는 설명의 편의를 위하여 임의로 시그널 노드(SN)가 제1 전압 레벨 및 제2 전압 레벨 사이의 가중치 전압(VW)을 갖는 것으로 가정하여 설명한다.
그리고 예비 단계는 메모리 셀(MC)의 가중치(W)에 따른 가중치 전압(VW)을 저장하는 라이트 단계 이전에 수행된다. 즉 라이트 단계에서 로우 디코더에 의해 라이트 워드라인(WWL)이 활성화되기 이전에 예비 단계에서는 보상 제어라인(PCOU)이 먼저 제1 전압 레벨로 활성화될 수 있다. 이때 보상 제어라인(PCOU)은 제어 모듈(미도시)의 제어에 따라 활성화될 수 있다. 보상 제어라인(PCOU)은 라이트 워드라인(WWL)과 마찬가지로 제어 모듈에 의해 구동되는 로우 디코더가 로우 어드레스에 대응하는 보상 제어라인(PCOU)으로 제1 전압을 인가하여 활성화될 수 있다.
보상 제어라인(PCOU)이 제1 전압 레벨로 활성화되면, 시그널 노드(SN)와 보상 제어라인(PCOU) 사이에 연결된 보상 캐패시터(RC)는 보상 제어라인(PCOU)의 전압 변화를 커플링하여 시그널 노드(SN)의 전압 레벨을 상승시킨다.
이후, 라이트 단계에서 라이트 워드라인(WWL)이 제2 전압 레벨 또는 제3 전압 레벨(여기서는 일 예로 바이어스 전압(VBB))로 활성화되어, 라이트 트랜지스터(WT)가 턴온되고, 라이트 비트라인(WBL)으로는 가중치(W)의 값에 따른 라이트 전압(VW)이 제1 전압 레벨 또는 제2 전압 레벨로 인가된다. 라이트 트랜지스터(WT)가 턴온된 상태이므로, 라이트 비트라인(WBL)을 통해 인가되는 라이트 전압(VW)은 시그널 노드(SN)에 전달된다. 이때, 상기한 바와 같이, 라이트 비트라인(WBL)으로 제2 전압 레벨의 라이트 전압(VW)이 인가될지라도, 라이트 트랜지스터(WT)의 문턱 전압(VTH)에 의해 시그널 노드(SN)의 전압 레벨은 제2 전압 레벨까지 강하되지 않는다.
그러나 라이트 워드라인(WWL)이 활성화된 이후 보상 제어라인(PCOU)이 제2 전압 레벨로 비활성화되면, 보상 캐패시터(RC)는 보상 제어라인(PCOU)의 전압 변화를 커플링하여 시그널 노드(SN)의 전압 레벨을 제2 전압 보다 낮은 전압 레벨로 하강시킨다. 라이트 워드라인(WWL)과 라이트 비트라인(WBL)은 보상 제어라인(PCOU)이 비활성화된 이후 각각 제1 전압 레벨 및 제2 전압 레벨로 비활성화된다. 이때 라이트 워드라인(WWL)이 제1 전압 레벨로 비활성화되어 라이트 트랜지스터(WT)가 턴오프되면, 턴오프 되는 라이트 트랜지스터(WT)에 의해 시그널 노드(SN)의 전압 레벨 순간적으로 일정 수준 상승하게 되며, 이로 인해 시그널 노드(SN)는 제1 전압 레벨 또는 제2 전압 레벨을 갖게 된다. 즉 가중치(W)의 값에 따른 가중치 전압(VW)을 갖게 된다.
결과적으로 실시예에서는 보상 제어라인(PCOU)을 라이트 워드라인(WWL)보다 먼저 활성화 및 비활성화함으로써, 라이트 트랜지스터(WT)의 문턱 전압(VTH)에도 불구하고, 시그널 노드(SN)가 가중치(W)의 값에 따른 가중치 전압(VW)을 가질 수 있도록 한다.
도 8 내지 도 10은 도 2의 메모리 셀의 가중치 리드 동작을 설명하기 위한 도면으로, 도 8은 메모리 셀(MC)에 가중치 "1"이 리드 되는 동작을 설명하기 위한 도면이고, 도 9는 가중치 "0"이 리드 되는 동작을 설명하기 위한 도면이며, 도 10은 도 8 및 9의 리드 동작에 대한 타이밍 다이어그램을 나타낸다.
도 8 내지 도 10을 참조하면, 메모리 셀(MC)의 리드 동작은 프리차지 단계 및 리드 단계로 구분되어 수행될 수 있다.
메모리 셀(MC)의 리드 동작 이전에 리드 트랜지스터(RT)는 시그널 노드(SN)에 저장된 가중치(W)에 따라 턴온 또는 턴오프된다. 만일 저장된 가중치(W)의 값이 "1"이면, 시그널 노드(SN)의 가중치 전압(VW)은 제1 전압 레벨을 가지므로, 리드 트랜지스터(RT)가 턴온된 상태로 유지된다. 반면, 저장된 가중치(W)의 값이 "0"이면, 시그널 노드(SN)의 가중치 전압(VW)은 제2 전압 레벨을 가지므로, 리드 트랜지스터(RT)가 턴오프된 상태로 유지된다.
그리고 프리차지 단계에서는 리드 워드라인(RWL)이 제1 전압 레벨로 비활성화되고, 리드 비트라인(RBL)은 리드 전압(VR)(여기서는 일 예로 제1 전압)레벨로 프리차지된다. 이때, 리드 워드라인(RWL)과 리드 비트라인(RBL)에 모두 동일한 제1 전압 레벨이 인가되므로, 리드 트랜지스터(RT)의 턴온 또는 턴오프 상태에 무관하게 리드 워드라인(RWL)과 리드 비트라인(RBL)은 제1 전압 레벨을 갖게 된다.
이후 리드 단계에서 로우 디코더에 의해 리드 워드라인(RWL)이 제2 전압 레벨로 활성화되고, 리드 비트라인(RBL)으로는 전압이 인가되지 않아 프리차지된 리드 전압(VR) 레벨에서 플로팅된다. 리드 워드라인(RWL)이 제2 전압 레벨로 활성화되면, 리드 트랜지스터(RT)가 턴온 또는 턴오프된 상태에 따라 리드 전압(VR) 레벨로 프리차지된 리드 비트라인(RBL)의 전압 레벨이 상이하게 나타난다.
만일 시그널 노드(SN)에 저장된 가중치(W) 값이 "0"이면, 리드 트랜지스터(RT)가 턴오프된 상태이므로, 리드 워드라인(RWL)과 리드 비트라인(RBL)은 전기적으로 차단된 상태이다. 따라서, 리드 비트라인(RBL)의 전압 레벨이 프리차지된 리드 전압(VR) 레벨로 유지된다. 반면, 시그널 노드(SN)에 저장된 가중치(W) 값이 "1"이면, 리드 트랜지스터(RT)가 턴온된 상태이므로, 리드 워드라인(RWL)과 리드 비트라인(RBL)은 전기적으로 연결된 상태이다. 따라서, 리드 비트라인(RBL)의 전압 레벨이 리드 워드라인(RWL) 전압 레벨인 제2 전압 레벨까지 낮아지게 된다. 즉 시그널 노드(SN)에 저장된 가중치(W)의 값에 따라 리드 비트라인(RBL)의 전압이 상이하게 나타나게 된다. 이에 센스 앰프 회로(미도시)는 리드 비트라인(RBL)의 전압을 기준 전압(VREF)과 비교하고, 증폭하여 메모리 셀(MC)에 저장된 가중치(W)의 값을 판별할 수 있다.
도 11 내지 도 20은 도 2의 메모리 셀의 MAC 연산 동작을 설명하기 위한 도면이다.
실시예의 메모리 셀의 MAC 연산 동작은 크게 데이터 입력 단계, 곱셈 단계, 누산 단계 및 프리차지 단계로 구분될 수 있다. 도 11 및 도 12는 입력 단계(Input phase)를 설명하기 위한 도면이고, 도 13 내지 도 15는 곱셈 단계(Multiply phase)를 설명하기 위한 도면이며, 도 16 내지 도 18은 누산 단계(Accumulate phase)를 설명하기 위한 도면이다. 그리고 도 19 및 20은 프리차지 단계(Precharge phase)를 설명하기 위한 도면이다.
도 11 및 도 12를 참조하면, 입력 단계에서는 DAC(12)가 활성화되어 데이터 인에이블 라인(DAC_EN)이 제1 전압 레벨로 활성화되고, 멀티플 워드라인(MWL)은 이전 프리차지 단계에서 제1 전압 레벨로 프리차지된 상태를 유지한다. 이에 연산 게이트(MG)의 제1 게이트 트랜지스터(GT1)가 활성화된 데이터 인에이블 라인(DAC_EN)에 의해 턴온되어 차지 노드(CN)와 데이터 입력라인(DAC_IN)을 전기적으로 연결한다. 이때 연산 게이트(MG)의 제2 게이트 트랜지스터(GT2)는 시그널 노드(SN)에 저장된 가중치(W)에 따라 온 또는 오프 상태로 유지될 수 있으나, 제1 게이트 트랜지스터(GT1)가 턴온되므로, 제2 게이트 트랜지스터(GT2)의 온 또는 오프 상태에 무관하게 차지 노드(CN)와 데이터 입력라인(DAC_IN)은 전기적으로 연결된다.
그리고 DAC(12)로부터 입력 데이터(IN)에 따른 입력 전압(VIN)이 데이터 입력라인(DAC_IN)과 연산 게이트(MG)를 통해 커플링 캐패시터(C)로 인가된다. 상기한 바와 같이, 본 실시예에서 입력 데이터(IN)는 멀티 비트 데이터일 수 있으며, 따라서 입력 전압(VIN)은 제1 전압과 제2 전압 사이에서 다양한 전압 레벨을 가질 수 있다.
커플링 캐패시터(C)는 입력 전압(VIN)을 인가받아 차지되어 차지 노드(CN)의 전압 레벨이 입력 전압(VIN)이 되도록 한다. 이때 멀티플 워드라인(MWL)이 제1 전압 레벨로 프리차지된 상태를 유지한다.
도 13은 시그널 노드(SN)에 가중치(W) "1"이 저장된 상태의 곱셈 단계를 나타내고, 도 14는 가중치(W) "0"이 저장된 상태의 곱셈 단계를 나타낸다.
시그널 노드(SN)에 가중치(W) "1"이 저장된 상태에서 제2 게이트 트랜지스터(GT2)는 온 상태를 유지하고, "0"이 저장된 상태에서는 오프 상태를 유지한다. 그리고 곱셈 단계에서 데이터 인에이블 라인(DAC_EN)은 제2 전압 레벨로 비활성화되고, 데이터 입력라인(DAC_IN) 또한 입력 데이터(IN)에 무관하게 제2 전압 레벨로 비활성화된다. 다만 멀티플 워드라인(MWL)은 제1 전압 레벨로 프리차지된 상태를 유지한다.
우선 도 13을 참조하면, 제1 게이트 트랜지스터(GT1)가 비활성화된 데이터 인에이블 라인(DAC_EN)에 의해 턴오프 되지만, 제2 게이트 트랜지스터(GT2)가 온 상태를 유지하고 있으므로, 차지 노드(CN)와 데이터 입력라인(DAC_IN)이 전기적으로 연결된다. 그리고 데이터 입력라인(DAC_IN)이 제2 전압 레벨로 비활성화되어 있으므로, 입력 전압(VIN)으로 차지된 차지 노드(CN)의 전압 레벨이 제2 전압 레벨로 디스차지된다.
반면, 도 14에서는 제2 게이트 트랜지스터(GT2)가 오프 상태를 유지하고, 제1 게이트 트랜지스터(GT1) 턴오프되므로, 차지 노드(CN)와 데이터 입력라인(DAC_IN)이 전기적으로 차단된다. 따라서 차지 노드(CN)의 전압 레벨은 차지된 입력 전압(VIN)을 유지한다.
즉 곱셈 단계에서는 가중치(W)의 값에 따라 차지 노드(CN)의 전압 레벨이 입력 전압(VIN)으로 유지되거나 제2 전압으로 소거되므로, 입력 데이터(IN)와 가중치(W)를 곱셈한 결과가 차지 노드(CN)에 나타나는 것으로 볼 수 있다.
도 16은 시그널 노드(SN)에 가중치(W) "1"이 저장된 상태의 누산 단계를 나타내고, 도 17은 가중치(W) "0"이 저장된 상태의 누산 단계를 나타낸다.
누산 단계에서는 데이터 인에이블 라인(DAC_EN)이 다시 제1 전압 레벨로 활성화되어, 제1 게이트 트랜지스터(GT1)가 턴온된다. 그리고 데이터 입력라인(DAC_IN)은 제2 전압 레벨로 비활성화된 상태를 유지하고 멀티플 워드라인(MWL)은 제1 전압 레벨로 프리차지된 상태에서 플로팅된다.
도 16을 참조하면, 제1 게이트 트랜지스터(GT1)가 턴온되어 차지 노드(CN)와 데이터 입력라인(DAC_IN)이 전기적으로 연결될지라도, 곱셈 단계에서 차지 노드(CN)의 전압 레벨이 이미 제2 전압 레벨로 강하되었으므로, 차지 노드(CN)에 전압 변화가 발생되지 않는다. 따라서 커플링 캐패시터(C)에도 커플링 현상이 발생되지 않으므로, 멀티플 워드라인(MWL)은 프리차지된 제1 전압 레벨을 유지한다.
반면, 도 17에서는 제1 게이트 트랜지스터(GT1)가 턴온되어 차지 노드(CN)와 데이터 입력라인(DAC_IN)이 전기적으로 연결되면, 입력 전압(VIN) 레벨을 갖는 차지 노드(CN)의 전압 레벨이 제2 전압 레벨로 강하된다. 차지 노드(CN)의 전압 강하는 커플링 캐패시터(C)에 의해 커플링되는 멀티플 워드라인(MWL)의 전압 레벨 강하로 나타난다. 즉 제1 전압 레벨로 프리차지된 멀티플 워드라인(MWL)의 전압 레벨이 커플링에 의한 전압(ΔV) 만큼 감소하게 된다.
이는 단일 메모리 셀(MC)의 관점에서는 단순히 입력 데이터(IN)와 가중치(W)의 곱셈 결과가 멀티플 워드라인(MWL)에 반영되는 것으로 볼 수 있으나, CIM 셀 어레이(11)에는 다수의 메모리 셀(MC)이 배열되어 있으므로, 동일한 멀티플 워드라인(MWL)에 연결된 적어도 하나의 메모리 셀(MC) 각각이 곱셈 결과로서 멀티플 워드라인(MWL)의 전압을 감소시키는 경우, 멀티플 워드라인(MWL)의 전압 레벨은 각 메모리 셀의 곱셈 결과가 누적되어 나타나게 된다. 즉 누적 연산을 수행한 것과 동일한 형태로 나타나게 된다. 그리고 ADC(13)는 멀티플 워드라인(MWL)의 전압 레벨을 디지털 값으로 전환하여 MAC 연산 결과를 획득할 수 있다.
MAC 연산 결과가 획득되면, 다음 MAC 연산을 위해, 멀티플 워드라인(MWL)이 프리차지되어야 한다. 이에 도 19 및 도 20에 도시된 바와 같이, 멀티플 워드라인(MWL)을 다시 제1 전압 레벨로 프리차지한다. 프리차지 단계에서도 데이터 인에이블 라인(DAC_EN)은 제1 전압 레벨로 활성화된 상태로 유지되고, 데이터 입력라인(DAC_IN)은 제2 전압 레벨로 비활성화된 상태를 유지된다.
도 21은 도 1의 CIM 셀 어레이의 상세 구조의 일 예를 나타낸다.
도 21에서는 일 예로 메모리 셀(MC)이 64 * 64 크기로 배열된 CIM 셀 어레이를 도시하였다. 도 21에 도시된 바와 같이, CIM 셀 어레이에서 다수의 라이트 워드라인(WWL)과 다수의 리드 워드라인(RWL), 멀티플 워드라인(MWL), 데이터 인에이블 라인(DAC_EN) 및 보상 제어라인(PCOU)은 제1 방향으로 연장되도록 배치될 수 있으며, 다수의 라이트 비트라인(WBL)과 리드 비트라인(RBL) 및 데이터 입력라인(DAC_IN)은 제1 방향과 수직한 제2 방향으로 연장되도록 배치될 수 있다. 여기서 제1 방향은 행 방향일 수 있으며, 제2 방향은 열 방향일 수 있다.
그리고 제1 방향으로 연장되는 다수의라인 중 보상 제어라인(PCOU)은 서로 인접한 2개의 행에 배열된 메모리 셀(MC)들이 공통으로 이용할 수도 있다. 즉 도 21에 도시된 바와 같이, 보상 제어라인(PCOU)은 2개 행에서 하나의 라인이 배치되어 공통으로 이용될 수도 있다. 이는 보상 제어라인(PCOU)이 가중치(W)나 입력 데이터(IN) 또는 MAC 연산에 직접 연관되지 않고, 단순히 시그널 노드(SN)의 전압 레벨을 보상하기 위해 이용되는 라인이기 때문이다.
결과적으로 본 실시예에 따른 CIM의 메모리 셀(MC)은 eDRAM을 기반으로 구현되어 소형으로 제조되고, 가중치(W)의 리드 및 라이트가 가능하며, 멀티 비트 입력 데이터(IN)와의 MAC 연산을 수행할 수 있다. 이때, 누적 연산이 전류가 아닌 전압 차지 방식으로 수행되므로, PVT 변화에도 강건하게 정확한 MAC 연산을 수행할 수 있도록 한다. 뿐만 아니라, 각 메모리 셀(MC)에서 리드 또는 라이트 동작을 수행하는 신호 경로와 MAC 연산을 수행하는 신호 경로가 서로 구분되어, 매우 안정적인 동작을 수행할 수 있다. 또한 가중치(W)가 캐패시터(C)에 저장되지 않고, 시그널 노드(SN)의 전압 레벨로 유지되므로 보유 시간이 증가된다. 따라서 리프레쉬 주기를 증가시킬 수 있어 MAC 연산에 더 많은 시간을 할당할 수 있으므로, 연산 성능을 향상시킬 수 있다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (19)

  1. 라이트 워드라인이 활성화되면 라이트 비트라인을 통해 저장될 가중치 값에 따른 가중치 전압을 인가받아 시그널 노드로 전달하여 저장하고, 리드 워드라인이 활성화되면, 상기 시그널 노드의 전압 레벨에 따라 리드 비트라인에 프리차지된 리드 전압이 리드 워드라인의 전압 레벨로 강하되도록 하는 가중치 저장 회로; 및
    데이터 인에이블 라인이 활성화되면 데이터 입력라인을 통해 입력 데이터의 값에 따른 입력 전압을 차지 노드로 전달하여 차지하고, 상기 시그널 노드에 저장된 상기 가중치 전압의 레벨에 따라 상기 차지 노드를 디스차지하여 상기 차지 노드가 상기 입력 데이터와 가중치의 곱에 대응하는 전압을 갖도록 하며, 상기 데이터 인에이블 라인이 재활성화되면 상기 차지 노드의 전압 변화를 커플링에 의해 멀티플 워드라인으로 전달하는 MAC 연산 회로를 포함하는 CIM을 위한 메모리 셀.
  2. 제1항에 있어서, 상기 가중치 저장 회로는
    상기 라이트 비트라인과 상기 시그널 노드 사이에 연결되고, 게이트가 상기 라이트 워드라인에 연결되는 라이트 트랜지스터; 및
    상기 리드 워드라인과 상기 리드 비트라인 사이에 연결되고 게이트가 상기 시그널 노드에 연결되는 리드 트랜지스터를 포함하는 CIM을 위한 메모리 셀.
  3. 제2항에 있어서, 상기 MAC 연산 회로는
    상기 데이터 인에이블 라인의 활성화 또는 상기 가중치 전압의 레벨 중 적어도 하나에 의해 턴온되어, 상기 데이터 입력라인과 상기 차지 노드를 전기적으로 연결하는 연산 게이트; 및
    상기 차지 노드와 상기 멀티플 워드라인 사이에 연결되는 커플링 캐패시터를 포함하는 CIM을 위한 메모리 셀.
  4. 제3항에 있어서, 상기 연산 게이트는
    상기 데이터 입력라인과 상기 차지 노드 사이에 연결되고, 게이트가 상기 데이터 인에이블 라인에 연결되는 제1 게이트 트랜지스터; 및
    상기 데이터 입력라인과 상기 차지 노드 사이에 상기 제1 게이트 트랜지스터와 병렬로 연결되고, 게이트가 상기 시그널 노드에 연결되는 제2 게이트 트랜지스터를 포함하는 CIM을 위한 메모리 셀.
  5. 제4항에 있어서, 상기 연산 게이트는
    MAC 연산 동작의 데이터 입력 단계에서 활성화되는 데이터 인에이블 라인에 따라 상기 제1 게이트 트랜지스터가 턴온되어 상기 데이터 입력라인을 통해 인가되는 상기 입력 전압을 상기 커플링 캐패시터가 연결된 상기 차지 노드로 전달하여 차지하고,
    상기 데이터 입력 단계 이후, 상기 MAC 연산 동작의 곱셈 단계에서는 비활성화된 상기 데이터 인에이블 라인에 의해 상기 제1 게이트 트랜지스터가 턴오프되는 반면, 상기 제2 게이트 트랜지스터가 상기 가중치 전압의 레벨에 따라 턴오프되거나 턴온되어 상기 차지 노드의 전압 레벨이 입력 전압으로 유지되거나 비활성화된 상기 데이터 입력라인을 통해 디스차지되어 하강되도록 하는 CIM을 위한 메모리 셀.
  6. 제5항에 있어서, 상기 연산 게이트는
    상기 곱셈 단계 이후, 상기 MAC 연산 동작의 누산 단계에서 재활성화되는 데이터 인에이블 라인에 따라 상기 제1 게이트 트랜지스터가 턴온되어 상기 차지 노드와 비활성화된 상기 데이터 입력라인을 전기적 연결하는 CIM을 위한 메모리 셀.
  7. 제6항에 있어서, 상기 커플링 캐패시터는
    상기 누산 단계에서 상기 차지 노드와 상기 데이터 입력라인을 전기적 연결되어 상기 차지 노드의 전압 레벨에 변화가 발생되면, 커플링에 의해 상기 멀티플 워드라인에 전압 변화를 야기하는 메모리 셀.
  8. 제7항에 있어서, 상기 멀티플 워드라인은
    연결된 다수의 메모리 셀에서 야기되는 전압 변화가 누적된 전압 레벨을 갖는 메모리 셀.
  9. 제3항에 있어서, 상기 리드 트랜지스터는
    상기 시그널 노드의 전압 레벨에 따라 온 또는 오프 상태로 유지되고,
    온 상태의 상기 리드 트랜지스터는 리드 동작의 프리차지 단계에서 제1 전압 레벨로 비활성화된 상기 리드 워드라인과 상기 리드 전압으로 프리차지된 상기 리드 비트라인 각각이 이후 리드 동작의 리드 단계에서 제2 전압 레벨로 활성화되고 플로팅되면, 상기 리드 워드라인과 상기 리드 비트라인을 전기적으로 연결하여 상기 리드 비트라인의 전압 레벨이 상기 제2 전압 레벨로 강하되도록 하는 CIM을 위한 메모리 셀.
  10. 제9항에 있어서, 상기 라이트 트랜지스터는
    라이트 동작의 라이트 단계에서 상기 라이트 워드라인이 활성화되면 턴온되어 상기 라이트 비트라인을 통해 인가되는 상기 입력 전압을 상기 시그널 노드로 인가하고,
    라이트 단계 종료 시에 상기 라이트 워드라인이 비활성화되면 턴오프되어, 상기 시그널 노드가 인가된 전압 레벨로 플로팅되도록 하는 CIM을 위한 메모리 셀.
  11. 제10항에 있어서, 상기 라이트 트랜지스터는 PMOS 트랜지스터로 구현되고,
    상기 리드 트랜지스터는 NMOS 트랜지스터로 구현되는 CIM을 위한 메모리 셀.
  12. 제11항에 있어서, 상기 메모리 셀은
    상기 시그널 노드와 보상 제어라인 사이에 연결되어, 상기 보상 제어라인의 전압 변화에 커플링되어 상기 시그널 노드의 전압 변화를 야기하는 보상 캐패시터를 더 포함하는 CIM을 위한 메모리 셀.
  13. 제12항에 있어서, 상기 보상 제어라인은
    상기 라이트 워드라인이 활성화되기 이전 활성화되어 상기 시그널 노드의 전압 레벨을 상승시키고,
    상기 라이트 워드라인이 비활성화되기 이전 비활성화되어 상기 시그널 노드의 전압 레벨을 하강시키는 CIM을 위한 메모리 셀.
  14. 제13항에 있어서, 상기 보상 제어라인은
    상기 보상 캐패시터는 MOS 캐패시터로 구현되는 CIM을 위한 메모리 셀.
  15. 제3항에 있어서, 상기 커플링 캐패시터는
    MOM(Metal-Oxide-Metal) 캐패시터로 구현되는 메모리 셀.
  16. 제15항에 있어서, 상기 커플링 캐패시터는
    상기 멀티플 워드라인에 연결되는 일단이 적어도 하나의 메탈 레이어에 형성되고,
    상기 차지 노드에 연결되는 타단은 상기 일단이 형성된 메탈 레이어의 측방향 주변과 상기 일단이 형성된 메탈 레이어의 상부 및 하부에 감싸도록 배치되는 메탈 레이어에 형성되는 메모리 셀.
  17. 제16항에 있어서, 상기 커플링 캐패시터는
    일단이 다수의 메탈 레이어에 형성되는 경우, 다수의 메탈 레이어에 형성된 일단은 비아를 통해 서로 전기적으로 연결되고,
    다수의 메탈 레이어에 형성되는 타단도 비아를 통해 서로 전기적으로 연결되는 메모리 셀.
  18. 제1항에 있어서, 상기 가중치는 1비트 데이터 값을 가지며, 상기 입력 데이터는 멀티 비트 데이터 값을 갖는 CIM을 위한 메모리 셀.
  19. 멀티비트의 입력 데이터를 인가받아 입력 전압으로 변환하는 DAC;
    라이트 동작 시에 가중치의 값에 따른 가중치 전압을 인가받아 저장하고, MAC 연산 동작 시에 상기 입력 전압을 인가받아 저장된 상기 가중치 전압과 곱셈 연산한 결과를 각각 멀티플 워드라인으로 인가하여 상기 멀티플 워드라인이 누산 결과에 따른 전압 레벨을 갖도록 하는 다수의 메모리 셀을 포함하는 CIM 셀 어레이;
    상기 멀티플 워드라인의 전압 레벨을 감지하여 상기 입력 데이터와 상기 가중치의 MAC 연산 결과값을 획득하는 ADC; 및
    상기 가중치 전압을 메모리 셀로 인가하는 센스 앰프 회로를 포함하고,
    상기 다수의 메모리 셀 각각은
    상기 가중치 전압이 인가되는 라이트 비트라인과 시그널 노드 사이에 연결되고, 게이트가 라이트 워드라인에 연결되는 라이트 트랜지스터, 리드 워드라인과 리드 비트라인 사이에 연결되고 게이트가 상기 시그널 노드에 연결되는 리드 트랜지스터,
    데이터 인에이블 라인의 활성화 또는 상기 시그널 노드의 전압 레벨 중 적어도 하나에 의해 턴온되어, 상기 DAC로부터 상기 입력 전압이 인가되는 데이터 입력라인과 차지 노드를 전기적으로 연결하는 연산 게이트 및
    상기 차지 노드와 상기 멀티플 워드라인 사이에 연결되는 커플링 캐패시터를 포함하는 CIM.
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* Cited by examiner, † Cited by third party
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KR20200103262A (ko) 2019-02-25 2020-09-02 연세대학교 산학협력단 비트라인의 전하 공유에 기반하는 cim 장치 및 그 동작 방법

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