KR20230161002A - Device for inspecting and method for inspecting of display device using thereof - Google Patents
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Abstract
일 실시예에 따른 검사 장치는 기판이 안착되는 스테이지, 상기 기판의 이미지를 촬상하는 이미지 획득부, 상기 이미지 획득부의 동작을 제어하는 제어부, 및 상기 이미지 획득부로부터 얻어진 이미지를 통해 얻어진 이미지 데이터를 기준 이미지 데이터와 비교하여 결함을 판단하는 이미지 처리부를 포함하며, 상기 이미지 획득부는, 상기 기판에 대한 이미지를 촬상하는 카메라, 상기 카메라에 입사되는 일부 파장 대역의 광을 차단하는 필터부, 상기 기판에 가시광선 파장 대역의 광을 조사하는 제1 광 조사부, 및 상기 기판에 자외선 파장 대역의 광을 조사하는 제2 광 조사부를 포함할 수 있다. An inspection device according to an embodiment includes a stage on which a substrate is mounted, an image acquisition unit that captures an image of the substrate, a control unit that controls the operation of the image acquisition unit, and image data obtained through an image obtained from the image acquisition unit as reference. It includes an image processing unit that compares image data to determine defects, wherein the image acquisition unit includes a camera that captures an image of the substrate, a filter unit that blocks light in some wavelength bands incident on the camera, and a visible light on the substrate. It may include a first light irradiation unit that irradiates light in a light wavelength band, and a second light irradiation unit that irradiates light in an ultraviolet wavelength band to the substrate.
Description
본 발명은 검사 장치 및 이를 이용한 표시 장치의 검사 방법에 관한 것이다.The present invention relates to an inspection device and a method of inspecting a display device using the same.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. The importance of display devices is increasing with the development of multimedia. In response to this, various types of display devices such as Organic Light Emitting Display (OLED) and Liquid Crystal Display (LCD) are being used.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.A display device that displays images includes a display panel such as an organic light emitting display panel or a liquid crystal display panel. Among them, the light emitting display panel may include a light emitting device, for example, in the case of a light emitting diode (LED), an organic light emitting diode (OLED) that uses an organic material as a light emitting material, and an organic light emitting diode (OLED) that uses an inorganic material as a light emitting material. Inorganic light emitting diodes, etc.
본 발명이 해결하고자 하는 과제는 발광 소자가 이물로 인식되는 것을 방지하여 표시 장치의 이물과 불량을 용이하게 검출할 수 있는 검사 장치 및 이를 이용한 표시 장치의 검사 방법을 제공하고자 하는 것이다.The problem to be solved by the present invention is to provide an inspection device that can easily detect foreign substances and defects in a display device by preventing the light emitting element from being recognized as a foreign object, and a method of inspecting the display device using the same.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the description below.
상기 과제를 해결하기 위한 일 실시예에 따른 검사 장치는 기판이 안착되는 스테이지, 상기 기판의 이미지를 촬상하는 이미지 획득부, 상기 이미지 획득부의 동작을 제어하는 제어부, 및 상기 이미지 획득부로부터 얻어진 이미지를 통해 얻어진 이미지 데이터를 기준 이미지 데이터와 비교하여 결함을 판단하는 이미지 처리부를 포함하며, 상기 이미지 획득부는, 상기 기판에 대한 이미지를 촬상하는 카메라, 상기 카메라에 입사되는 일부 파장 대역의 광을 차단하는 필터부, 상기 기판에 가시광선 파장 대역의 광을 조사하는 제1 광 조사부, 및 상기 기판에 자외선 파장 대역의 광을 조사하는 제2 광 조사부를 포함할 수 있다. An inspection device according to an embodiment for solving the above problem includes a stage on which a substrate is mounted, an image acquisition unit for capturing an image of the substrate, a control unit for controlling the operation of the image acquisition unit, and an image obtained from the image acquisition unit. An image processing unit that determines defects by comparing image data obtained through standard image data, wherein the image acquisition unit includes a camera that captures an image of the substrate, and a filter that blocks light in a certain wavelength band incident on the camera. It may include a first light irradiation unit that irradiates light in a visible light wavelength band to the substrate, and a second light irradiation unit that irradiates light in an ultraviolet wavelength band to the substrate.
상기 제2 광 조사부는 280nm 내지 400nm 파장 대역의 광을 조사할 수 있다.The second light irradiation unit may irradiate light in a wavelength range of 280 nm to 400 nm.
상기 제2 광 조사부는 280nm 내지 315nm 파장 대역의 광을 조사할 수 있다.The second light irradiation unit may irradiate light in a wavelength range of 280 nm to 315 nm.
상기 제1 광 조사부는 명시야 광원이고 상기 제2 광 조사부는 암시야 광원일 수 있다.The first light irradiation unit may be a bright field light source and the second light irradiation unit may be a dark field light source.
상기 제1 광 조사부에서 방출되는 광의 세기는 상기 제2 광 조사부에서 방출되는 광의 세기보다 100배 이상 클 수 있다.The intensity of light emitted from the first light irradiation unit may be more than 100 times greater than the intensity of light emitted from the second light irradiation unit.
상기 제1 광 조사부와 상기 제2 광 조사부는 명시야 광원일 수 있다.The first light irradiation unit and the second light irradiation unit may be bright field light sources.
상기 필터부는 상기 자외선 파장 대역의 광을 차단하고 상기 가시광선 파장 대역의 광을 투과시킬 수 있다.The filter unit may block light in the ultraviolet wavelength band and transmit light in the visible light wavelength band.
상기 이미지 획득부는 바디부를 포함하며, 상기 카메라, 상기 필터부, 상기 제1 광 조사부 및 상기 제2 광 조사부는 상기 바디부에 결합될 수 있다.The image acquisition unit may include a body unit, and the camera, the filter unit, the first light irradiation unit, and the second light irradiation unit may be coupled to the body unit.
상기 필터부는 상기 바디부 내에 수납되고, 상기 제1 광 조사부와 상기 제2 광 조사부는 상기 바디부 외측에 배치될 수 있다.The filter unit may be stored in the body part, and the first light irradiation unit and the second light irradiation unit may be disposed outside the body part.
상기 이미지 처리부로부터 결함 검사 결과를 입력받아 표시하는 출력부를 더 포함할 수 있다.It may further include an output unit that receives defect inspection results from the image processing unit and displays them.
또한, 일 실시예에 따른 표시 장치의 검사 방법은 스테이지 상에 발광 소자들이 형성된 대상 기판을 안착시키고 상기 대상 기판 상에 이미지 획득부를 정렬시키는 단계, 상기 대상 기판을 촬상하여 제1 이미지를 획득하는 단계, 상기 대상 기판에 자외선을 조사하여 상기 대상 기판 상에 형성된 발광 소자들을 발광시키는 단계, 상기 대상 기판을 촬상하여 제2 이미지를 획득하는 단계, 상기 제2 이미지로부터 상기 발광 소자들의 위치 데이터를 추출하는 단계, 상기 제1 이미지로부터 상기 발광 소자들의 위치를 배제하고 기준 이미지와 비교하여 유효 결함을 판단하는 단계, 및 검사 결과 정보를 출력하는 단계를 포함할 수 있다.In addition, a method for inspecting a display device according to an embodiment includes the steps of placing a target substrate on which light-emitting elements are formed on a stage and aligning an image acquisition unit on the target substrate, and acquiring a first image by imaging the target substrate. , irradiating ultraviolet rays to the target substrate to cause the light emitting elements formed on the target substrate to emit light, acquiring a second image by imaging the target substrate, and extracting location data of the light emitting elements from the second image. It may include the steps of excluding the positions of the light emitting elements from the first image and comparing them with a reference image to determine effective defects, and outputting inspection result information.
상기 제1 이미지를 획득하는 단계는, 제어부의 신호에 따라 상기 이미지 획득부의 제1 광 조사부에서 가시광선 파장 대역의 광을 상기 대상 기판에 조사하고, 상기 이미지 획득부의 카메라를 이용하여 상기 대상 기판을 촬상할 수 있다.In the step of acquiring the first image, the first light irradiation unit of the image acquisition unit irradiates light in the visible light wavelength band to the target substrate according to a signal from the control unit, and uses the camera of the image acquisition unit to capture the target substrate. You can take pictures.
상기 이미지 획득부는 상기 대상 기판을 미리 설정된 촬상 영역 단위로 광을 캡쳐하여 상기 제1 이미지를 획득할 수 있다.The image acquisition unit may acquire the first image by capturing light on the target substrate in units of preset imaging areas.
상기 제1 이미지를 획득한 이후에, 상기 제1 광 조사부에서 가시광선 파장 대역의 광의 조사를 중단할 수 있다.After acquiring the first image, the first light irradiation unit may stop irradiating light in the visible light wavelength band.
상기 대상 기판 상에 형성된 발광 소자들을 발광시키는 단계는, 제어부의 신호에 따라 상기 이미지 획득부의 제2 광 조사부에서 자외선 파장 대역의 광을 상기 대상 기판에 조사하고, 상기 자외선 파장 대역의 광에 의해 상기 발광 소자들이 발광될 수 있다.The step of emitting light from the light emitting devices formed on the target substrate includes irradiating light in an ultraviolet wavelength band to the target substrate from a second light irradiation unit of the image acquisition unit according to a signal from the control unit, and radiating light in the ultraviolet wavelength band to the target substrate. Light-emitting elements may emit light.
상기 자외선 파장 대역의 광은 280nm 내지 400nm 파장 대역의 광일 수 있다.The light in the ultraviolet wavelength band may be light in the 280nm to 400nm wavelength band.
상기 발광 소자들에서 발광된 광은 상기 이미지 획득부 내로 입사되고, 상기 이미지 획득부 내에 구비된 필터부에서 자외선 파장 대역의 광은 차단되고 가시광선 파장 대역의 광은 투과될 수 있다.Light emitted from the light-emitting elements is incident into the image acquisition unit, and light in the ultraviolet wavelength band may be blocked and light in the visible light wavelength band may be transmitted in the filter unit provided in the image acquisition unit.
상기 제2 이미지로부터 상기 발광 소자들의 위치 데이터를 추출하는 단계는, 상기 이미지 획득부에 연결된 이미지 처리부에서 상기 제2 이미지로부터 이미지 데이터를 구성하는 각 그레이 값과 주변 그레이 값들의 차이를 이용하여 각 그레이 값에 대응하는 위치의 휘도 특성 값을 이용할 수 있다.The step of extracting the position data of the light emitting elements from the second image is performed by using the difference between each gray value constituting the image data from the second image and the surrounding gray values in the image processing unit connected to the image acquisition unit. The luminance characteristic value of the position corresponding to the value can be used.
상기 제1 이미지로부터 상기 발광 소자들의 위치를 배제하고 기준 이미지와 비교하여 유효 결함을 판단하는 단계는, 상기 이미지 처리부에서 상기 제1 이미지 데이터로부터 상기 발광 소자들의 위치 데이터를 배제시켜 상기 발광 소자들이 배제된 이미지 데이터를 생성할 수 있다.The step of excluding the positions of the light-emitting elements from the first image and comparing them with a reference image to determine effective defects includes excluding the position data of the light-emitting elements from the first image data in the image processor to exclude the light-emitting elements. image data can be created.
미리 저장된 기준 이미지 데이터와 상기 발광 소자들이 배제된 이미지 데이터 간에 유사도에 대한 데이터를 추출하고, 특정 유사도 미만인 경우 유효 결함으로 판단할 수 있다.Data on similarity can be extracted between pre-stored reference image data and image data excluding the light-emitting elements, and if the similarity is less than a certain similarity, it can be determined to be a valid defect.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and drawings.
실시예들에 따른 검사 장치 및 이를 이용한 표시 장치의 검사 방법에 의하면, 자외선 파장 대역의 광을 조사하여 발광 소자들을 발광시켜 발광된 발광 소자들의 위치를 배제시켜 유효 결함을 판별함으로써, 발광 소자들이 불량으로 검출되는 것을 방지하여 실제 이물이나 불량을 검출할 수 있다. According to the inspection device according to the embodiments and the inspection method of the display device using the same, light in the ultraviolet wavelength band is irradiated to make the light-emitting elements emit light, and the positions of the emitted light-emitting elements are excluded to determine effective defects, so that the light-emitting elements are defective. By preventing detection, actual foreign substances or defects can be detected.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.Effects according to the embodiments are not limited to the contents exemplified above, and further various effects are included in the present specification.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 복수의 배선들의 배치를 나타내는 평면도이다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 5는 도 4의 E1-E1'선을 따라 자른 단면도이다.
도 6은 도 4의 E2-E2'선을 따라 자른 단면도이다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
도 8은 일 실시예에 따른 검사 장치를 개략적으로 나타낸 블록도이다.
도 9는 일 실시예에 따른 검사 장치의 이미지 획득부를 개략적으로 나타낸 단면도이다.
도 10은 일 실시예에 따른 표시 장치의 검사 방법을 나타낸 순서도이다.
도 11은 일 실시예에 따른 표시 장치의 검사 방법을 개략적으로 나타낸 도면이다.
도 12는 일 실시예에 따른 표시 장치의 촬상 영역 단위를 개략적으로 나타낸 평면도이다.
도 13은 일 실시예에 따른 표시 장치의 촬상 영역 단위에서 발광 소자들이 발광된 모습을 개략적으로 나타낸 평면도이다.
도 14는 일 실시예에 따른 표시 장치의 검사 결과를 보여주는 평면도이다.
도 15는 일 실시예에 따른 표시 장치의 서브 화소에서 이물이 배치된 모습을 보여주는 평면도이다.
도 16은 다른 실시예에 따른 검사 장치의 이미지 획득부를 개략적으로 나타낸 도면이다.1 is a schematic plan view of a display device according to an exemplary embodiment.
FIG. 2 is a plan view showing the arrangement of a plurality of wires included in a display device according to an exemplary embodiment.
Figure 3 is an equivalent circuit diagram of one sub-pixel according to an embodiment.
Figure 4 is a top view showing one pixel of a display device according to an embodiment.
Figure 5 is a cross-sectional view taken along line E1-E1' in Figure 4.
Figure 6 is a cross-sectional view taken along line E2-E2' in Figure 4.
Figure 7 is a schematic diagram of a light-emitting device according to one embodiment.
Figure 8 is a block diagram schematically showing an inspection device according to an embodiment.
Figure 9 is a cross-sectional view schematically showing an image acquisition unit of an inspection device according to an embodiment.
10 is a flowchart showing a method for inspecting a display device according to an embodiment.
FIG. 11 is a diagram schematically showing a method for inspecting a display device according to an embodiment.
FIG. 12 is a plan view schematically showing an imaging area unit of a display device according to an embodiment.
FIG. 13 is a plan view schematically showing light emitting elements emitting light in an imaging area unit of a display device according to an embodiment.
Figure 14 is a plan view showing inspection results of a display device according to an embodiment.
Figure 15 is a plan view showing the arrangement of foreign matter in a sub-pixel of a display device according to an embodiment.
Figure 16 is a diagram schematically showing an image acquisition unit of an inspection device according to another embodiment.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.The advantages and features of the present invention and methods for achieving them will become clear by referring to the embodiments described in detail below along with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and will be implemented in various different forms. The present embodiments only serve to ensure that the disclosure of the present invention is complete and that common knowledge in the technical field to which the present invention pertains is not limited. It is provided to fully inform those who have the scope of the invention, and the present invention is only defined by the scope of the claims.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. When an element or layer is referred to as “on” another element or layer, it includes instances where the element or layer is directly on top of or intervening with the other element. Like reference numerals refer to like elements throughout the specification. The shape, size, ratio, angle, number, etc. disclosed in the drawings for explaining the embodiments are illustrative and the present invention is not limited to the details shown.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.Although first, second, etc. are used to describe various components, these components are of course not limited by these terms. These terms are merely used to distinguish one component from another. Therefore, it goes without saying that the first component mentioned below may also be a second component within the technical spirit of the present invention.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each feature of the various embodiments of the present invention can be combined or combined with each other, partially or entirely, and various technological interconnections and operations are possible, and each embodiment can be implemented independently of each other or together in a related relationship. It may be possible.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.Hereinafter, specific embodiments will be described with reference to the attached drawings.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다. 1 is a schematic plan view of a display device according to an exemplary embodiment.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다. Referring to FIG. 1, the
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다. The
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다. The shape of the
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다. The
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다. The display area DPA may include a plurality of pixels PX. A plurality of pixels (PX) may be arranged in a matrix direction. The shape of each pixel PX may be a rectangle or square in plan, but is not limited thereto and may be a diamond shape with each side inclined in one direction. Each pixel (PX) may be arranged in a stripe type or an island type. Additionally, each of the pixels PX may display a specific color by including one or more light-emitting elements that emit light in a specific wavelength range.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.A non-display area (NDA) may be placed around the display area (DPA). The non-display area (NDA) may completely or partially surround the display area (DPA). The display area DPA has a rectangular shape, and the non-display area NDA may be arranged adjacent to four sides of the display area DPA. The non-display area NDA may form the bezel of the
도 2는 일 실시예에 따른 표시 장치에 포함된 복수의 배선들의 배치를 나타내는 평면도이다.FIG. 2 is a plan view showing the arrangement of a plurality of wires included in a display device according to an exemplary embodiment.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 표시 장치(10)는 복수의 스캔 라인(SL; SL1, SL2, SL3)들, 복수의 데이터 라인(DTL; DTL1, DTL2, DTL3), 초기화 전압 배선(VIL), 및 복수의 전압 배선(VL; VL1, VL2, VL3, VL4)들을 포함할 수 있다. 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다. Referring to FIG. 2 , the
제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 인접하게 이웃한 상태로 배치되며, 다른 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 스캔 구동부(미도시)에 연결된 스캔 배선 패드(WPD_SC)와 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다. The first scan line SL1 and the second scan line SL2 may be arranged to extend in the first direction DR1. The first scan line (SL1) and the second scan line (SL2) are arranged adjacent to each other, and are oriented in the second direction (DR2) with the other first scan line (SL1) and the second scan line (SL2). Can be placed spaced apart. The first scan line SL1 and the second scan line SL2 may be connected to a scan wiring pad WPD_SC connected to a scan driver (not shown). The first scan line SL1 and the second scan line SL2 may be arranged to extend from the pad area PDA disposed in the non-display area NDA to the display area DPA.
제3 스캔 라인(SL3)은 제2 방향(DR2)으로 연장되어 배치되고, 다른 제3 스캔 라인(SL3)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 하나의 제3 스캔 라인(SL3)은 하나 이상의 제1 스캔 라인(SL1), 또는 하나 이상의 제2 스캔 라인(SL2)과 연결될 수 있다. 일 실시예에서, 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제3 스캔 라인(SL3)과 다른 층에 배치된 도전층으로 이루어질 수 있다. 복수의 스캔 라인(SL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있으나, 이에 제한되지 않는다.The third scan line SL3 may be arranged to extend in the second direction DR2 and may be arranged to be spaced apart from the other third scan line SL3 in the first direction DR1. One third scan line SL3 may be connected to one or more first scan lines SL1 or one or more second scan lines SL2. In one embodiment, the first scan line SL1 and the second scan line SL2 may be made of a conductive layer disposed on a different layer from the third scan line SL3. The plurality of scan lines SL may have a mesh structure on the entire display area DPA, but is not limited thereto.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로서 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.Meanwhile, in this specification, the meaning of 'connection' may mean not only that one member is connected to another member through mutual physical contact, but also that it is connected through the other member. Additionally, it can be understood as one integrated member, where one part and another part are interconnected due to the integrated member. Furthermore, the connection between one member and another member can be interpreted to include not only direct contact but also electrical connection through the other member.
데이터 라인(DTL)들은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 데이터 라인(DTL)은 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)을 포함하며, 하나의 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들은 하나의 쌍을 이루며 서로 이웃하여 인접하게 배치된다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다. 다만, 이에 제한되지 않으며, 복수의 데이터 라인(DTL)들은 후술하는 제1 전압 배선(VL1)과 제2 전압 배선(VL2) 사이에서 등간격으로 이격되어 배치될 수도 있다.The data lines DTL may be arranged to extend in the first direction DR1. The data line (DTL) includes a first data line (DTL1), a second data line (DTL2), and a third data line (DTL3), and one of the first to third data lines (DTL1, DTL2, and DTL3) is They form a pair and are placed adjacent to each other. Each of the data lines DTL1, DTL2, and DTL3 may be arranged to extend from the pad area PDA disposed in the non-display area NDA to the display area DPA. However, the present invention is not limited thereto, and the plurality of data lines DTL may be disposed at equal intervals between the first voltage line VL1 and the second voltage line VL2, which will be described later.
초기화 전압 배선(VIL)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 초기화 전압 배선(VIL)은 데이터 라인(DTL)들과 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2) 사이에 배치될 수 있다. 초기화 전압 배선(VIL)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.The initialization voltage line VIL may be arranged to extend in the first direction DR1. The initialization voltage line (VIL) may be disposed between the data lines (DTL) and the first and second scan lines (SL1) and SL2. The initialization voltage line (VIL) may be arranged to extend from the pad area (PDA) disposed in the non-display area (NDA) to the display area (DPA).
제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제2 방향(DR2)으로 연장되어 배치된다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제2 방향(DR2)으로 교번적으로 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 방향(DR1)으로 교번적으로 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 표시 영역(DPA)을 가로지르도록 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 각각 일부의 배선들은 표시 영역(DPA)에 배치되고 다른 배선들은 표시 영역(DPA)의 제1 방향(DR1) 양 측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제3 전압 배선(VL3) 및 제4 전압 배선(VL4)과 다른 층에 배치된 도전층으로 이루어질 수 있다. 제1 전압 배선(VL1)은 적어도 하나의 제3 전압 배선(VL3)과 연결되며, 제2 전압 배선(VL2)은 적어도 하나의 제4 전압 배선(VL4)과 연결되어, 복수의 전압 배선(VL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있다. 다만, 이에 제한되지 않는다.The first voltage line (VL1) and the second voltage line (VL2) are arranged to extend in the first direction (DR1), and the third voltage line (VL3) and the fourth voltage line (VL4) are disposed in the second direction (DR2) It is extended and placed as. The first voltage line (VL1) and the second voltage line (VL2) are alternately arranged in the second direction (DR2), and the third voltage line (VL3) and the fourth voltage line (VL4) are arranged alternately in the first direction (DR1). ) can be arranged alternately. The first voltage line (VL1) and the second voltage line (VL2) extend in the first direction (DR1) and are arranged to cross the display area (DPA), and the third voltage line (VL3) and the fourth voltage line ( In VL4), some of the wires may be arranged in the display area DPA and other wires may be arranged in the non-display area NDA located on both sides of the first direction DR1 of the display area DPA. The first voltage line (VL1) and the second voltage line (VL2) may be made of a conductive layer disposed on a different layer from the third voltage line (VL3) and the fourth voltage line (VL4). The first voltage line (VL1) is connected to at least one third voltage line (VL3), the second voltage line (VL2) is connected to at least one fourth voltage line (VL4), and a plurality of voltage lines (VL) ) may have a mesh structure on the front of the display area (DPA). However, it is not limited to this.
제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 각 배선 패드(WPD)들은 표시 영역(DPA)의 제1 방향(DR1) 타 측인 하측에 위치한 패드 영역(PDA)에 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 패드 영역(PDA)에 배치된 스캔 배선 패드(WPD_SC)와 연결되고, 복수의 데이터 라인(DTL)들은 각각 서로 다른 데이터 배선 패드(WPD_DT)와 연결된다. 초기화 전압 배선(VIL)의 초기화 배선 패드(WPD_Vint)에 연결되며, 제1 전압 배선(VL1)은 제1 전압 배선 패드(WPD_VL1), 및 제2 전압 배선(VL2)은 제2 전압 배선 패드(WPD_VL2)와 연결된다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다. 도면에서는 각 배선 패드(WPD)들이 표시 영역(DPA)의 하측에 배치된 패드 영역(PDA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 복수의 배선 패드(WPD)들 중 일부는 표시 영역(DPA)의 상측, 또는 좌우측 어느 한 영역에 배치될 수도 있다. The first scan line (SL1), the second scan line (SL2), the data line (DTL), the initialization voltage line (VIL), the first voltage line (VL1), and the second voltage line (VL2) are at least one wiring pad. (WPD) can be electrically connected. Each wiring pad (WPD) may be placed in the non-display area (NDA). In one embodiment, each wiring pad WPD may be disposed in the lower pad area PDA on the other side of the display area DPA in the first direction DR1. The first scan line (SL1) and the second scan line (SL2) are connected to the scan wiring pad (WPD_SC) disposed in the pad area (PDA), and the plurality of data lines (DTL) are each different from the data wiring pad (WPD_DT). ) is connected to. It is connected to the initialization wiring pad (WPD_Vint) of the initialization voltage line (VIL), the first voltage line (VL1) is the first voltage line pad (WPD_VL1), and the second voltage line (VL2) is the second voltage line pad (WPD_VL2) ) is connected to. An external device may be mounted on the wiring pad (WPD). External devices can be mounted on the wiring pad (WPD) through an anisotropic conductive film, ultrasonic bonding, etc. In the drawing, it is illustrated that each wiring pad WPD is disposed in the pad area PDA located below the display area DPA, but the present invention is not limited thereto. Some of the plurality of wiring pads (WPD) may be disposed on either the upper side or the left and right sides of the display area (DPA).
표시 장치(10)의 각 화소(PX) 또는 서브 화소(SPXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(SPXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 구조가 적용될 수도 있다. Each pixel (PX) or sub-pixel (SPXn, n is an integer from 1 to 3) of the
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.Figure 3 is an equivalent circuit diagram of one sub-pixel according to an embodiment.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다. Referring to FIG. 3, each sub-pixel (SPXn) of the
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다. The light emitting diode (EL) emits light according to the current supplied through the first transistor (T1). A light emitting diode (EL) includes a first electrode, a second electrode, and at least one light emitting element disposed between them. The light emitting device can emit light in a specific wavelength range by electrical signals transmitted from the first electrode and the second electrode.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다. One end of the light emitting diode (EL) is connected to the source electrode of the first transistor (T1), and the other end is connected to a low potential voltage (hereinafter, first power voltage) lower than the high potential voltage (hereinafter, first power voltage) of the first voltage line (VL1). Hereinafter, it may be connected to a second voltage line (VL2) to which a second power supply voltage is supplied.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.The first transistor T1 adjusts the current flowing from the first voltage line VL1 to which the first power voltage is supplied to the light emitting diode EL according to the voltage difference between the gate electrode and the source electrode. For example, the first transistor T1 may be a driving transistor for driving the light emitting diode EL. The gate electrode of the first transistor T1 is connected to the source electrode of the second transistor T2, the source electrode is connected to the first electrode of the light emitting diode EL, and the drain electrode is connected to the first electrode to which the first power voltage is applied. 1 Can be connected to the voltage wire (VL1).
제2 트랜지스터(T2)는 제1 스캔 라인(SL1)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다. The second transistor T2 is turned on by the scan signal of the first scan line SL1 and connects the data line DTL to the gate electrode of the first transistor T1. The gate electrode of the second transistor T2 may be connected to the first scan line SL1, the source electrode may be connected to the gate electrode of the first transistor T1, and the drain electrode may be connected to the data line DTL.
제3 트랜지스터(T3)는 제2 스캔 라인(SL2)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다. The third transistor T3 is turned on by the scan signal of the second scan line SL2 and connects the initialization voltage line VIL to one end of the light emitting diode EL. The gate electrode of the third transistor T3 is connected to the second scan line SL2, the drain electrode is connected to the initialization voltage line VIL, and the source electrode is connected to one end of the light emitting diode EL or the first transistor ( It can be connected to the source electrode of T1).
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 또한, 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다. In one embodiment, the source electrode and drain electrode of each transistor T1, T2, and T3 are not limited to the above, and vice versa. Additionally, each of the transistors T1, T2, and T3 may be formed as a thin film transistor. In addition, in FIG. 3, the description focuses on the fact that each transistor (T1, T2, T3) is formed of an N-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but is not limited thereto. That is, each transistor T1, T2, and T3 may be formed as a P-type MOSFET, or some may be formed as an N-type MOSFET, and others may be formed as a P-type MOSFET.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.The storage capacitor Cst is formed between the gate electrode and the source electrode of the first transistor T1. The storage capacitor Cst stores the difference voltage between the gate voltage and the source voltage of the first transistor T1.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.Hereinafter, the structure of one pixel PX of the
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 4는 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2)들, 뱅크 패턴(BP1, BP2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE; CNE1, CNE2)의 평면 배치를 도시하고 있다.Figure 4 is a top view showing one pixel of a display device according to an embodiment. 4 shows electrodes (RME; RME1, RME2), bank patterns (BP1, BP2), a bank layer (BNL), and a plurality of light emitting elements (ED) disposed in one pixel (PX) of the
도 4를 참조하면, 표시 장치(10)의 화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 도면에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.Referring to FIG. 4 , each pixel PX of the
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다. Each sub-pixel SPXn of the
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다. The light-emitting area EMA may include an area where the light-emitting element ED is disposed and an area adjacent to the light-emitting element ED, where light emitted from the light-emitting element ED is emitted. For example, the light emitting area EMA may also include an area where light emitted from the light emitting element ED is reflected or refracted by another member. A plurality of light emitting elements ED are disposed in each sub-pixel SPXn, and may form a light emitting area including an area where the light emitting elements ED are arranged and an area adjacent thereto.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.In the drawing, it is illustrated that the emission areas (EMA) of each sub-pixel (SPXn) have uniform areas, but the present invention is not limited thereto. In some embodiments, each light emitting area (EMA) of each sub-pixel (SPXn) may have different areas depending on the color or wavelength of light emitted from the light emitting element (ED) disposed in the corresponding sub-pixel.
각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 해당 서브 화소(SPXn)의 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 타 측인 하측에 배치될 수 있다. 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)을 따라 교번적으로 배열되며, 제1 방향(DR1)으로 이격된 서로 다른 서브 화소(SPXn)의 발광 영역(EMA) 사이에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)과 서브 영역(SA)은 서로 제1 방향(DR1)으로 교대 배열되고, 발광 영역(EMA) 및 서브 영역(SA) 각각은 제2 방향(DR2)으로 반복 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 4와 다른 배열을 가질 수도 있다.Each sub-pixel SPXn may further include a sub-area SA disposed in a non-emission area. The sub-area SA of the corresponding sub-pixel SPXn may be disposed on the lower side of the light-emitting area EMA in the first direction DR1. The emission areas EMA and sub-areas SA are alternately arranged along the first direction DR1, and between the emission areas EMA of different sub-pixels SPXn spaced apart in the first direction DR1. A sub-area (SA) may be arranged. For example, the light-emitting area (EMA) and the sub-area (SA) are alternately arranged in the first direction (DR1), and the light-emitting area (EMA) and the sub-area (SA) are each arranged repeatedly in the second direction (DR2). It can be. However, the present invention is not limited thereto, and the emission areas EMA and sub-areas SA in the plurality of pixels PX may have an arrangement different from that of FIG. 4 .
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.Since the light emitting element ED is not disposed in the sub area SA, light is not emitted, but a portion of the electrode RME disposed in each sub pixel SPXn may be disposed. The electrodes RME disposed in different sub-pixels SPXn may be separated from each other in the separation portion ROP of the sub-area SA.
각 화소(PX)에 배치되어 발광 소자(ED)에 접속되는 회로층의 배선들 및 회로 소자들은 각각 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)에 접속될 수 있다. 다만, 상기 배선들과 회로 소자들은 각 서브 화소(SPXn) 또는 발광 영역(EMA)이 차지하는 영역에 대응되어 배치되지 않고, 하나의 화소(PX) 내에서 발광 영역(EMA)의 위치와 무관하게 배치될 수 있다. Wires and circuit elements of the circuit layer disposed in each pixel PX and connected to the light emitting element ED may be connected to the first to third sub-pixels SPX1, SPX2, and SPX3, respectively. However, the wires and circuit elements are not arranged to correspond to the area occupied by each sub-pixel (SPXn) or the light-emitting area (EMA), but are arranged regardless of the position of the light-emitting area (EMA) within one pixel (PX). It can be.
뱅크층(BNL)은 복수의 서브 화소(SPXn)들, 및 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 표시 장치(10)의 서브 화소(SPXn)들, 발광 영역(EMA) 및 서브 영역(SA)은 뱅크층(BNL)의 배치에 의해 구분되는 영역들일 수 있다. 복수의 서브 화소(SPXn)들과 발광 영역(EMA)들, 및 서브 영역(SA)들 사이의 간격은 뱅크층(BNL)의 폭에 따라 달라질 수 있다. The bank layer (BNL) may be arranged to surround the plurality of sub-pixels (SPXn), the emission area (EMA), and the sub-area (SA). The bank layer BNL may be disposed at the boundary of adjacent sub-pixels SPXn in the first direction DR1 and the second direction DR2, and may also be disposed at the boundary between the emission area EMA and the sub-area SA. You can. The sub-pixels (SPXn), the emission area (EMA), and the sub-area (SA) of the
뱅크층(BNL)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크층(BNL)은 서브 화소(SPXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.The bank layer BNL may be arranged in a grid-like pattern on the entire surface of the display area DPA, including portions extending in the first and second directions DR1 and DR2 on a planar surface. The bank layer (BNL) is disposed across the boundary of each sub-pixel (SPXn) to distinguish neighboring sub-pixels (SPXn). Additionally, the bank layer (BNL) is arranged to surround the light emitting area (EMA) and the sub area (SA) arranged for each sub-pixel (SPXn) to distinguish them.
도 5는 도 4의 E1-E1'선을 따라 자른 단면도이다. 도 6은 도 4의 E2-E2'선을 따라 자른 단면도이다. 도 5는 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부와 전극 컨택홀(CTD, CTS)을 가로지르는 단면을 도시하고 있고, 도 6은 제1 서브 화소(SPXn)에 배치된 발광 소자(ED)의 양 단부와 컨택부(CT1, CT2)를 가로지르는 단면을 도시하고 있다.Figure 5 is a cross-sectional view taken along line E1-E1' in Figure 4. Figure 6 is a cross-sectional view taken along line E2-E2' in Figure 4. FIG. 5 shows a cross section across both ends of the light emitting element (ED) disposed in the first sub-pixel (SPX1) and the electrode contact holes (CTD, CTS), and FIG. 6 shows a cross section in the first sub-pixel (SPXn). It shows a cross section crossing both ends of the arranged light emitting element (ED) and the contact portions (CT1 and CT2).
도 4에 결부하여 도 5 및 도 6을 참조하면, 표시 장치(10)는 제1 기판(SUB)과 그 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함하는 배선 기판(101)을 포함할 수 있다. 또한, 표시 장치(10)는 배선 기판(101) 상에 배치된 복수의 전극(RME; RME1, RME2)들, 발광 소자(ED) 및 연결 전극(CNE; CNE1, CNE2)을 포함할 수 있다. 배선 기판(101)의 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층을 구성할 수 있다.Referring to FIGS. 5 and 6 in conjunction with FIG. 4 , the
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 제1 기판(SUB)은 표시 영역(DPA)과 이를 둘러싸는 비표시 영역(NDA)을 포함하고, 표시 영역(DPA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다. The first substrate SUB may be an insulating substrate. The first substrate (SUB) may be made of an insulating material such as glass, quartz, or polymer resin. Additionally, the first substrate SUB may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, etc. The first substrate (SUB) includes a display area (DPA) and a non-display area (NDA) surrounding the display area (DPA), and the display area (DPA) includes an emission area (EMA) and a sub-area (SA) that is part of the non-emission area. can do.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다. The first conductive layer may be disposed on the first substrate SUB. The first conductive layer includes a lower metal layer (BML), and the lower metal layer (BML) is disposed to overlap the active layer (ACT1) of the first transistor (T1). The lower metal layer (BML) prevents light from being incident on the first active layer (ACT1) of the first transistor, or is electrically connected to the first active layer (ACT1) to stabilize the electrical characteristics of the first transistor (T1). It can perform its function. However, the lower metal layer (BML) may be omitted.
버퍼층(BL)은 하부 금속층(BML) 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. The buffer layer BL may be disposed on the lower metal layer BML and the first substrate SUB. The buffer layer BL is formed on the first substrate SUB to protect the transistors of the pixel PX from moisture penetrating through the first substrate SUB, which is vulnerable to moisture penetration, and may perform a surface planarization function.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 부분적으로 중첩하도록 배치될 수 있다. The semiconductor layer is disposed on the buffer layer BL. The semiconductor layer may include a first active layer (ACT1) of the first transistor (T1) and a second active layer (ACT2) of the second transistor (T2). The first active layer (ACT1) and the second active layer (ACT2) may be arranged to partially overlap the first gate electrode (G1) and the second gate electrode (G2) of the second conductive layer, which will be described later.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.The semiconductor layer may include polycrystalline silicon, single crystalline silicon, oxide semiconductor, etc. In other embodiments, the semiconductor layer may include polycrystalline silicon. The oxide semiconductor may be an oxide semiconductor containing indium (In). For example, the oxide semiconductor includes indium tin oxide (ITO), indium zinc oxide (IZO), indium gallium oxide (IGO), and indium zinc tin oxide (Indium Zinc Tin Oxide). , IZTO), Indium Gallium Tin Oxide (IGTO), Indium Gallium Zinc Oxide (IGZO), and Indium Gallium Zinc Tin Oxide (IGZTO). .
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다. The drawing illustrates that one first transistor T1 is disposed in the sub-pixel SPXn of the
제1 게이트 절연층(GI)은 표시 영역(DPA)에서 반도체층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 패드 영역(PDA)에는 배치되지 않을 수 있다. 각 트랜지스터(T1, T2)의 게이트 절연막의 역할을 할 수 있다. 도면에서는 제1 게이트 절연층(GI)이 버퍼층(BL) 상에 전면적으로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 게이트 절연층(GI)은 후술하는 제2 도전층의 게이트 전극(G1, G2)과 함께 패터닝되어, 제2 도전층과 반도체층의 액티브층(ACT1, ACT2) 사이에 부분적으로 배치될 수도 있다. The first gate insulating layer GI is disposed on the semiconductor layer and the buffer layer BL in the display area DPA. The first gate insulating layer GI may not be disposed in the pad area PDA. It can serve as a gate insulating film for each transistor (T1, T2). In the drawing, it is illustrated that the first gate insulating layer (GI) is entirely disposed on the buffer layer (BL), but the present invention is not limited thereto. In some embodiments, the first gate insulating layer (GI) is patterned together with the gate electrodes (G1, G2) of the second conductive layer, which will be described later, between the second conductive layer and the active layers (ACT1, ACT2) of the semiconductor layer. It may also be partially deployed.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 도면에 도시하지 않았으나, 제2 도전층은 스토리지 커패시터의 일 전극을 더 포함할 수도 있다.The second conductive layer is disposed on the first gate insulating layer (GI). The second conductive layer may include the first gate electrode G1 of the first transistor T1 and the second gate electrode G2 of the second transistor T2. The first gate electrode G1 is disposed to overlap the channel region of the first active layer ACT1 in the third direction DR3, which is the thickness direction, and the second gate electrode G2 is disposed to overlap the channel region of the first active layer ACT1. It may be arranged to overlap the channel region in the third direction DR3, which is the thickness direction. Although not shown in the drawing, the second conductive layer may further include one electrode of a storage capacitor.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다. The first interlayer insulating layer IL1 is disposed on the second conductive layer. The first interlayer insulating layer IL1 may function as an insulating film between the second conductive layer and other layers disposed on the second conductive layer and protect the second conductive layer.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 표시 영역(DPA)에 배치되는 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP1)과, 각 트랜지스터(T1, T2)들의 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함할 수 있다. 도면에 도시하지 않았으나, 제3 도전층은 스토리지 커패시터의 타 전극을 더 포함할 수 있다.The third conductive layer is disposed on the first interlayer insulating layer IL1. The third conductive layer includes the first voltage line (VL1) and the second voltage line (VL2) and the first conductive pattern (CDP1) disposed in the display area (DPA), and the source electrode ( S1, S2) and drain electrodes (D1, D2). Although not shown in the drawing, the third conductive layer may further include another electrode of the storage capacitor.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 제2 전압 배선(VL2)은 후술하는 제2 전극(RME2)과 직접 연결될 수 있다.The first voltage line VL1 is applied with a high potential voltage (or first power voltage) transmitted to the first electrode RME1, and the second voltage line VL2 is applied with a low potential voltage transmitted to the second electrode RME2. A potential voltage (or a second power supply voltage) may be applied. A portion of the first voltage line (VL1) contacts the first active layer (ACT1) of the first transistor (T1) through a contact hole penetrating the first interlayer insulating layer (IL1) and the first gate insulating layer (GI). can do. The first voltage line VL1 may serve as the first drain electrode D1 of the first transistor T1. The second voltage line VL2 may be directly connected to the second electrode RME2, which will be described later.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 또한, 제1 도전 패턴(CDP1)은 후술하는 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1) 또는 제1 연결 전극(CNE1)으로 전달할 수 있다.The first conductive pattern (CDP1) may be in contact with the first active layer (ACT1) of the first transistor (T1) through a contact hole penetrating the first interlayer insulating layer (IL1) and the first gate insulating layer (GI). there is. The first conductive pattern CDP1 may contact the lower metal layer BML through another contact hole. The first conductive pattern CDP1 may serve as the first source electrode S1 of the first transistor T1. Additionally, the first conductive pattern CDP1 may be connected to the first electrode RME1 or the first connection electrode CNE1, which will be described later. The first transistor T1 may transmit the first power voltage applied from the first voltage line VL1 to the first electrode RME1 or the first connection electrode CNE1.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다. 제2 트랜지스터(T2)는 도 3을 참조하여 상술한 스위칭 트랜지스터들 중 어느 하나일 수 있다. 제2 트랜지스터(T2)는 도 3의 데이터 라인(DTL)으로부터 인가된 신호를 제1 트랜지스터(T1)에 전달하거나, 도 3의 초기화 전압 배선(VIL)으로부터 인가된 신호를 스토리지 커패시터의 타 전극으로 전달할 수 있다.The second source electrode (S2) and the second drain electrode (D2) are connected to the second transistor (T2) through contact holes penetrating the first interlayer insulating layer (IL1) and the first gate insulating layer (GI), respectively. It can contact the active layer (ACT2). The second transistor T2 may be any one of the switching transistors described above with reference to FIG. 3 . The second transistor T2 transmits the signal applied from the data line DTL of FIG. 3 to the first transistor T1, or transmits the signal applied from the initialization voltage line VIL of FIG. 3 to the other electrode of the storage capacitor. It can be delivered.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다. The first protective layer PV1 is disposed on the third conductive layer. The first protective layer PV1 may function as an insulating film between other layers of the third conductive layer and protect the third conductive layer.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.The above-described buffer layer (BL), first gate insulating layer (GI), first interlayer insulating layer (IL1), and first protective layer (PV1) may be formed of a plurality of inorganic layers alternately stacked. For example, the buffer layer (BL), the first gate insulating layer (GI), the first interlayer insulating layer (IL1), and the first protective layer (PV1) are made of silicon oxide (SiO x ), silicon nitride (Silicon It may be formed as a double layer in which inorganic layers containing at least one of nitride , SiN However, it is not limited thereto, and the buffer layer (BL), the first gate insulating layer (GI), the first interlayer insulating layer (IL1), and the first protective layer (PV1) are formed as one inorganic layer including the above-described insulating material. It may come true. Additionally, in some embodiments, the first interlayer insulating layer IL1 may be made of an organic insulating material such as polyimide (PI).
비아층(VIA)은 표시 영역(DPA)에서 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.The via layer VIA is disposed on the third conductive layer in the display area DPA. The via layer (VIA) may include an organic insulating material, such as polyimide (PI), and may compensate for steps caused by lower conductive layers and form a flat upper surface. However, in some embodiments, the via layer (VIA) may be omitted.
표시 장치(10)는 배선 기판(101)의 비아층(VIA) 상에 배치된 표시 소자층으로서, 뱅크 패턴(BP1, BP2)들, 복수의 전극(RME; RME1, RME2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들과 복수의 연결 전극(CNE; CNE1, CNE2)들을 포함할 수 있다. 또한, 표시 장치(10)는 배선 기판(101) 상에 배치된 복수의 절연층(PAS1, PAS2, PAS3)들을 포함할 수 있다. The
복수의 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 뱅크 패턴(BP1, BP2)들은 제2 방향(DR2)으로 일정 폭을 갖고 제1 방향(DR1)으로 연장된 형상을 가질 수 있다. A plurality of bank patterns BP1 and BP2 may be arranged in the emission area EMA of each sub-pixel SPXn. The bank patterns BP1 and BP2 may have a predetermined width in the second direction DR2 and may have a shape extending in the first direction DR1.
예를 들어, 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 서로 제2 방향(DR2)으로 이격된 제1 뱅크 패턴(BP1), 및 제2 뱅크 패턴(BP2)을 포함할 수 있다. 제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 일 측인 좌측에 배치되고, 제2 뱅크 패턴(BP2)들은 제1 뱅크 패턴(BP1)과 이격되어 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 타 측인 우측에 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치되며, 표시 영역(DPA)에서 섬형의 패턴으로 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.For example, the bank patterns BP1 and BP2 are a first bank pattern BP1 and a second bank pattern (BP1) spaced apart from each other in the second direction DR2 within the emission area EMA of each sub-pixel SPXn. BP2) may be included. The first bank pattern BP1 is disposed on the left side in the second direction DR2 from the center of the light emitting area EMA, and the second bank patterns BP2 are spaced apart from the first bank pattern BP1 to form the light emitting area. It may be placed on the right side, the other side of the second direction DR2, from the center of (EMA). The first bank pattern BP1 and the second bank pattern BP2 are alternately arranged along the second direction DR2 and may be arranged in an island-shaped pattern in the display area DPA. A plurality of light emitting elements ED may be disposed between the first bank pattern BP1 and the second bank pattern BP2.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이보다 작을 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분과 이격될 수 있다. 다만, 이에 제한되지 않고, 뱅크 패턴(BP1, BP2)들은 뱅크층(BNL)과 일체화되거나, 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 일부 중첩할 수도 있다. 이 경우, 뱅크 패턴(BP1, BP2)들의 제1 방향(DR1) 길이는 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이와 동일하거나 더 클 수 있다. The first bank pattern BP1 and the second bank pattern BP2 have the same length in the first direction DR1, but are longer than the length in the first direction DR1 of the light emitting area EMA surrounded by the bank layer BNL. It can be small. The first bank pattern BP1 and the second bank pattern BP2 may be spaced apart from a portion of the bank layer BNL extending in the second direction DR2. However, the present invention is not limited thereto, and the bank patterns BP1 and BP2 may be integrated with the bank layer BNL or may partially overlap with a portion of the bank layer BNL extending in the second direction DR2. In this case, the length of the bank patterns BP1 and BP2 in the first direction DR1 may be equal to or greater than the length of the light emitting area EMA surrounded by the bank layer BNL in the first direction DR1.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)의 폭이 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 이들은 서로 다른 폭을 가질 수도 있다. 예를 들어, 어느 한 뱅크 패턴은 다른 뱅크 패턴보다 큰 폭을 가질 수 있고, 폭이 큰 뱅크 패턴은 제2 방향(DR2)으로 인접한 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치될 수 있다. 이 경우, 복수의 발광 영역(EMA)에 걸쳐 배치된 뱅크 패턴은 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 뱅크 패턴(BP2)과 두께 방향으로 중첩할 수 있다. 도면에서는 각 서브 화소(SPXn)마다 2개의 뱅크 패턴(BP1, BP2)이 동일한 폭을 갖고 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 뱅크 패턴(BP1, BP2)들의 개수 및 형상은 전극(RME)들의 개수 또는 배치 구조에 따라 달라질 수 있다.The first bank pattern BP1 and the second bank pattern BP2 may have the same width in the second direction DR2. However, it is not limited to this, and they may have different widths. For example, one bank pattern may have a larger width than another bank pattern, and the bank pattern with a larger width may be arranged across the emission areas EMA of other sub-pixels SPXn adjacent in the second direction DR2. You can. In this case, as for the bank pattern disposed across the plurality of light emitting areas EMA, the portion of the bank layer BNL extending in the first direction DR1 may overlap the second bank pattern BP2 in the thickness direction. In the drawing, two bank patterns BP1 and BP2 are arranged with the same width for each sub-pixel SPXn, but the present invention is not limited thereto. The number and shape of the bank patterns BP1 and BP2 may vary depending on the number or arrangement structure of the electrodes RME.
복수의 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 직접 배치될 수 있고, 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 뱅크 패턴(BP1, BP2)의 돌출된 부분은 경사지거나 곡률진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 도면에 예시된 바와 달리, 뱅크 패턴(BP1, BP2)은 단면도 상 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 뱅크 패턴(BP1, BP2)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.A plurality of bank patterns BP1 and BP2 may be disposed on the via layer VIA. For example, the bank patterns BP1 and BP2 may be placed directly on the via layer VIA, and may have a structure where at least a portion of the bank patterns protrude relative to the top surface of the via layer VIA. The protruding portions of the bank patterns BP1 and BP2 may have inclined or curved sides, and the light emitted from the light emitting element ED is reflected from the electrodes RME disposed on the bank patterns BP1 and BP2. It may be emitted toward the top of the via layer (VIA). Unlike illustrated in the drawings, the bank patterns BP1 and BP2 may have a semicircle or semiellipse shape with a curved outer surface in a cross-sectional view. The bank patterns BP1 and BP2 may include, but are not limited to, an organic insulating material such as polyimide (PI).
복수의 전극(RME; RME1, RME2)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME1, RME2)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 후술하는 발광 소자(ED)와 전기적으로 연결될 수 있으나, 이에 제한되지 않고 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.A plurality of electrodes (RME) (RME1, RME2) are disposed in each sub-pixel (SPXn) in a shape extending in one direction. The plurality of electrodes RME1 and RME2 may extend in the first direction DR1 and be disposed in the emission area EMA and sub-area SA of the sub-pixel SPXn, and may be aligned with each other in the second direction DR2. Can be placed spaced apart. The plurality of electrodes (RME) may be electrically connected to the light-emitting element (ED), which will be described later, but are not limited to this and may not be electrically connected to the light-emitting element (ED).
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심에서 우측에 배치된다. 제1 전극(RME1)은 제1 뱅크 패턴(BP1) 상에 배치되고, 제2 전극(RME2)은 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 뱅크층(BNL)을 넘어 해당 서브 화소(SPXn) 및 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.The
도면에서는 각 서브 화소(SPXn)마다 2개의 전극(RME)들이 제1 방향(DR1)으로 연장된 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 전극(RME)들이 배치되거나, 전극(RME)들이 부분적으로 절곡되고, 위치에 따라 폭이 다른 형상을 가질 수도 있다.In the drawing, it is illustrated that two electrodes RME for each sub-pixel SPXn have a shape extending in the first direction DR1, but the present invention is not limited thereto. The electrodes (RME) may be disposed, or the electrodes (RME) may be partially bent and have a shape with a different width depending on the location.
제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 경사진 측면 상에 배치될 수 있다. 일 실시예에서, 복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 뱅크 패턴(BP1, BP2)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있고, 제1 전극(RME1)과 제2 전극(RME2)이 제2 방향(DR2)으로 이격된 간격은 뱅크 패턴(BP1, BP2)들 사이의 간격보다 좁을 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다. The first electrode RME1 and the second electrode RME2 may be disposed at least on the inclined side of the bank patterns BP1 and BP2. In one embodiment, the width measured in the second direction DR2 of the plurality of electrodes RME may be smaller than the width measured in the second direction DR2 of the bank patterns BP1 and BP2, and the first electrode The distance between the RME1) and the second electrode RME2 in the second direction DR2 may be narrower than the distance between the bank patterns BP1 and BP2. At least a portion of the first electrode RME1 and the second electrode RME2 may be disposed directly on the via layer VIA, so that they may be disposed on the same plane.
뱅크 패턴(BP1, BP2)들 사이에는 배치된 발광 소자(ED)는 양 단부 방향으로 광을 방출하고, 상기 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치된 전극(RME)으로 향할 수 있다. 각 전극(RME)은 뱅크 패턴(BP1, BP2) 상에 배치된 부분이 발광 소자(ED)에서 방출된 광을 반사시킬 수 있는 구조를 가질 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.The light emitting element (ED) disposed between the bank patterns (BP1, BP2) emits light in both end directions, and the emitted light may be directed to the electrode (RME) disposed on the bank patterns (BP1, BP2). there is. The portion of each electrode RME disposed on the bank patterns BP1 and BP2 may have a structure capable of reflecting light emitted from the light emitting device ED. The first electrode RME1 and the second electrode RME2 are disposed to cover at least one side of the bank patterns BP1 and BP2 and can reflect light emitted from the light emitting device ED.
각 전극(RME)들은 발광 영역(EMA)과 서브 영역(SA) 사이에서 뱅크층(BNL)과 중첩하는 부분에서 전극 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 접촉할 수 있다. 제1 전극 컨택홀(CTD)은 뱅크층(BNL)과 제1 전극(RME1)이 중첩하는 영역에 형성되고, 제2 전극 컨택홀(CTS)은 뱅크층(BNL)과 제2 전극(RME2)이 중첩하는 영역에 형성될 수 있다. 제1 전극(RME1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 각 전극(RME1, RME2)들은 제3 도전층의 전압 배선(VL1, VL2)들과 전기적으로 연결되지 않을 수도 있고, 후술하는 연결 전극(CNE)이 제3 도전층과 직접 연결될 수 있다.Each electrode (RME) may directly contact the third conductive layer through electrode contact holes (CTD, CTS) in a portion overlapping with the bank layer (BNL) between the light emitting area (EMA) and the sub-area (SA). The first electrode contact hole (CTD) is formed in the area where the bank layer (BNL) and the first electrode (RME1) overlap, and the second electrode contact hole (CTS) is formed between the bank layer (BNL) and the second electrode (RME2). It can be formed in this overlapping area. The first electrode RME1 may contact the first conductive pattern CDP1 through the first electrode contact hole CTD penetrating the via layer VIA and the first protective layer PV1. The second electrode RME2 may contact the second voltage line VL2 through the second electrode contact hole CTS penetrating the via layer VIA and the first protective layer PV1. The first electrode (RME1) is electrically connected to the first transistor (T1) through the first conductive pattern (CDP1) to apply the first power voltage, and the second electrode (RME2) is connected to the second voltage line (VL2) and It may be electrically connected and a second power voltage may be applied. However, it is not limited to this. In another embodiment, each electrode (RME1, RME2) may not be electrically connected to the voltage wires (VL1, VL2) of the third conductive layer, and the connection electrode (CNE), which will be described later, may be directly connected to the third conductive layer. there is.
복수의 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다. The plurality of electrodes (RME) may include a highly reflective conductive material. For example, the electrodes (RME) contain metals such as silver (Ag), copper (Cu), aluminum (Al), or alloys containing aluminum (Al), nickel (Ni), lanthanum (La), etc. Alternatively, it may have a structure in which metal layers such as titanium (Ti), molybdenum (Mo), and niobium (Nb) and the alloy are laminated. In some embodiments, the electrodes (RME) are a double layer or multilayer in which an alloy containing aluminum (Al) and at least one metal layer made of titanium (Ti), molybdenum (Mo), and niobium (Nb) are stacked. It can be done.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 제1 기판(SUB)의 상부 방향으로 반사할 수 있다.Without being limited thereto, each electrode (RME) may further include a transparent conductive material. For example, each electrode (RME) may include materials such as ITO, IZO, ITZO, etc. In some embodiments, each electrode (RME) may have a structure in which one or more layers of a transparent conductive material and a highly reflective metal layer are stacked, or may be formed as a single layer including them. For example, each electrode (RME) may have a stacked structure of ITO/Ag/ITO, ITO/Ag/IZO, or ITO/Ag/ITZO/IZO. The electrodes (RME) are electrically connected to the light emitting device (ED) and may reflect some of the light emitted from the light emitting device (ED) toward the top of the first substrate (SUB).
제1 절연층(PAS1)은 표시 영역(DPA) 전면에 배치되며, 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 특히, 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 뱅크층(BNL)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.The first insulating layer PAS1 is disposed on the entire surface of the display area DPA and may be disposed on the via layer VIA and the plurality of electrodes RME. The first insulating layer (PAS1) can protect the plurality of electrodes (RME) and at the same time insulate the different electrodes (RME) from each other. In particular, the first insulating layer PAS1 is disposed to cover the electrodes RME before the bank layer BNL is formed, so that the electrodes RME are formed in the process of forming the bank layer BNL. It can prevent damage. Additionally, the first insulating layer PAS1 may prevent the light emitting element ED disposed thereon from being damaged by direct contact with other members.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.In an exemplary embodiment, a step may be formed between the electrodes RME spaced apart in the second direction DR2 so that a portion of the upper surface of the first insulating layer PAS1 is depressed. The light-emitting device ED may be disposed on the stepped upper surface of the first insulating layer PAS1, and a space may be formed between the light-emitting device ED and the first insulating layer PAS1.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다. 뱅크층(BNL)은 표시 영역(DPA)에 전면적으로 배치되어 격자형 패턴을 형성하며, 표시 영역(DPA)에서 뱅크층(BNL)이 개구하는 영역은 발광 영역(EMA)과 서브 영역(SA)일 수 있다. The bank layer (BNL) may be disposed on the first insulating layer (PAS1). The bank layer (BNL) includes a portion extending in the first direction (DR1) and the second direction (DR2) and may surround each sub-pixel (SPXn). The bank layer (BNL) surrounds and can distinguish the emission area (EMA) and sub-area (SA) of each sub-pixel (SPXn), and surrounds the outermost part of the display area (DPA) and has a ratio compared to the display area (DPA). The display area (NDA) can be distinguished. The bank layer (BNL) is disposed entirely in the display area (DPA) to form a grid-like pattern, and the areas opened by the bank layer (BNL) in the display area (DPA) are the emission area (EMA) and the sub-area (SA). It can be.
뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 뱅크 패턴(BP1, BP2)보다 높을 수 있고, 그 두께는 뱅크 패턴(BP1, BP2)과 같거나 더 클 수 있다. 뱅크층(BNL)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 동일하게 폴리이미드와 같은 유기 절연 물질을 포함할 수 있다.The bank layer (BNL) may have a certain height similar to the bank patterns (BP1 and BP2). In some embodiments, the height of the upper surface of the bank layer BNL may be higher than that of the bank patterns BP1 and BP2, and its thickness may be the same as or greater than the bank patterns BP1 and BP2. The bank layer (BNL) can prevent ink from overflowing into the adjacent sub-pixel (SPXn) during the inkjet printing process during the manufacturing process of the
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고, 양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 대체로 연장된 방향이 전극(RME)들이 연장된 제1 방향(DR1)에 수직하게 배열될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)의 연장된 방향은 제2 방향(DR2) 또는 그에 비스듬히 기울어진 방향을 향하도록 배치될 수 있다.A plurality of light emitting elements (ED) may be disposed in the light emitting area (EMA). The light emitting elements ED are disposed between the bank patterns BP1 and BP2 and may be arranged to be spaced apart from each other in the first direction DR1. In one embodiment, the plurality of light emitting elements ED may have a shape extending in one direction, and both ends may be disposed on different electrodes RME. The length of the light emitting element ED may be longer than the gap between the electrodes RME spaced apart in the second direction DR2. The light emitting elements ED may be generally arranged in an extending direction perpendicular to the first direction DR1 in which the electrodes RME extend. However, the present invention is not limited thereto, and the extending direction of the light emitting device ED may be arranged to face the second direction DR2 or a direction obliquely inclined thereto.
복수의 발광 소자(ED)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 갖고, 연장된 일 방향이 제1 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다. A plurality of light emitting devices (ED) may be disposed on the first insulating layer (PAS1). The light emitting device ED has a shape that extends in one direction, and may be arranged such that one extended direction is parallel to the top surface of the first substrate SUB. As will be described later, the light emitting device ED may include a plurality of semiconductor layers disposed along one extended direction, and the plurality of semiconductor layers are arranged along a direction parallel to the upper surface of the first substrate SUB. Can be placed sequentially. However, the present invention is not limited thereto, and when the light emitting device ED has a different structure, a plurality of semiconductor layers may be disposed in a direction perpendicular to the first substrate SUB.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다. The light emitting elements (ED) disposed in each sub-pixel (SPXn) may emit light of different wavelengths depending on the material of the semiconductor layer described above. However, the present invention is not limited thereto, and the light emitting elements ED disposed in each sub-pixel SPXn may include semiconductor layers made of the same material and emit light of the same color.
발광 소자(ED)들은 연결 전극(CNE: CNE1, CNE2)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다. The light emitting elements (ED) may be electrically connected to the conductive layers below the electrode (RME) and the via layer (VIA) by contacting the connecting electrodes (CNE: CNE1, CNE2), and an electrical signal is applied to emit light in a specific wavelength range. can emit.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들, 제1 절연층(PAS1), 및 뱅크층(BNL) 상에 배치될 수 있다. 제2 절연층(PAS2)은 뱅크 패턴(BP1, BP2)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제2 절연층(PAS2) 사이의 공간을 채우도록 배치될 수도 있다. 또한, 제2 절연층(PAS2) 중 일부분은 뱅크층(BNL) 상부, 및 서브 영역(SA)들에 배치될 수 있다.The second insulating layer PAS2 may be disposed on the plurality of light emitting devices ED, the first insulating layer PAS1, and the bank layer BNL. The second insulating layer PAS2 extends in the first direction DR1 between the bank patterns BP1 and BP2 and includes a pattern portion disposed on the plurality of light emitting elements ED. The pattern portion is arranged to partially cover the outer surface of the light emitting device ED, and may not cover both sides or both ends of the light emitting device ED. The pattern unit may form a linear or island-shaped pattern within each sub-pixel (SPXn) in a plan view. The pattern portion of the second insulating layer PAS2 may protect the light emitting elements ED and simultaneously fix the light emitting elements ED during the manufacturing process of the
복수의 연결 전극(CNE; CNE1, CNE2)들은 복수의 전극(RME)들, 및 뱅크 패턴(BP1, BP2)들 상에 배치될 수 있다. 복수의 연결 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 각 연결 전극(CNE)들은 발광 소자(ED)와 접촉하고, 제3 도전층과 전기적으로 연결될 수 있다.A plurality of connection electrodes (CNE) (CNE1, CNE2) may be disposed on a plurality of electrodes (RME) and bank patterns (BP1, BP2). The plurality of connection electrodes (CNE) each have a shape extending in one direction and may be arranged to be spaced apart from each other. Each connection electrode (CNE) contacts the light emitting element (ED) and may be electrically connected to the third conductive layer.
복수의 연결 전극(CNE)들은 각 서브 화소(SPXn)에 배치된 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 또는 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 또는 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 발광 소자(ED)들과 접촉하며, 전극(RME)들, 또는 그 하부의 도전층과 전기적으로 연결될 수 있다.The plurality of connection electrodes CNE may include a first connection electrode CNE1 and a second connection electrode CNE2 disposed in each sub-pixel SPXn. The first connection electrode CNE1 may have a shape extending in the first direction DR1 and may be disposed on the first electrode RME1 or the first bank pattern BP1. The first connection electrode (CNE1) partially overlaps the first electrode (RME1) and may be disposed from the light emitting area (EMA) beyond the bank layer (BNL) to the sub-area (SA). The second connection electrode CNE2 has a shape extending in the first direction DR1 and may be disposed on the second electrode RME2 or the second bank pattern BP2. The second connection electrode (CNE2) partially overlaps the second electrode (RME2) and may be disposed from the light emitting area (EMA) beyond the bank layer (BNL) to the sub-area (SA). The first connection electrode (CNE1) and the second connection electrode (CNE2) each contact the light emitting elements (ED) and may be electrically connected to the electrodes (RME) or the conductive layer below them.
예를 들어, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제2 절연층(PAS2)의 측면 상에 배치되며 발광 소자(ED)들과 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 소자(ED)들의 일 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하여 발광 소자(ED)들의 타 단부와 접촉할 수 있다. 복수의 연결 전극(CNE)들은 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치된다. 연결 전극(CNE)들은 발광 영역(EMA)에 배치된 부분에서 발광 소자(ED)들과 접촉하고, 서브 영역(SA)에 배치된 부분에서 제3 도전층과 전기적으로 연결될 수 있다. For example, the first connection electrode (CNE1) and the second connection electrode (CNE2) are each disposed on the side of the second insulating layer (PAS2) and may contact the light emitting elements (ED). The first connection electrode CNE1 partially overlaps the first electrode RME1 and may contact one end of the light emitting elements ED. The second connection electrode CNE2 may partially overlap the second electrode RME2 and contact the other end of the light emitting elements ED. A plurality of connection electrodes (CNE) are disposed across the light emitting area (EMA) and the sub-area (SA). The connection electrodes CNE may be in contact with the light-emitting elements ED at a portion disposed in the light-emitting area EMA, and may be electrically connected to the third conductive layer at a portion disposed in the sub-area SA.
일 실시예에 따르면, 표시 장치(10)는 각 연결 전극(CNE)들이 서브 영역(SA)에 배치된 컨택부(CT1, CT2)를 통해 전극(RME)과 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 각 연결 전극(CNE)들은 각 전극(RME)들을 통해 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 연결 전극(CNE2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 각 연결 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.According to one embodiment, the
다만, 이에 제한되지 않는다. 몇몇 실시예에서 복수의 연결 전극(CNE)들은 제3 도전층과 직접 접촉할 수 있고, 전극(RME)이 아닌 다른 패턴들을 통해 제3 도전층과 전기적으로 연결될 수도 있다. However, it is not limited to this. In some embodiments, the plurality of connection electrodes (CNE) may be in direct contact with the third conductive layer, and may be electrically connected to the third conductive layer through patterns other than the electrode (RME).
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 출사될 수 있다.Connecting electrodes (CNE) may include conductive material. For example, it may include ITO, IZO, ITZO, aluminum (Al), etc. For example, the connection electrode (CNE) includes a transparent conductive material, and light emitted from the light emitting device (ED) may be emitted by passing through the connection electrode (CNE).
제3 절연층(PAS3)은 제2 연결 전극(CNE2)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제2 연결 전극(CNE2)을 덮도록 배치되고, 제1 연결 전극(CNE1)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 제2 연결 전극(CNE2)이 배치된 영역을 제외하고 비아층(VIA) 상에 전면적으로 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)이 제2 연결 전극(CNE2)과 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.The third insulating layer (PAS3) is disposed on the second connection electrode (CNE2) and the second insulating layer (PAS2). The third insulating layer (PAS3) is entirely disposed on the second insulating layer (PAS2) to cover the second connection electrode (CNE2), and the first connection electrode (CNE1) is disposed on the third insulating layer (PAS3). can be placed in The third insulating layer PAS3 may be entirely disposed on the via layer VIA except for the area where the second connection electrode CNE2 is disposed. The third insulating layer (PAS3) may insulate the first connection electrode (CNE1) from the second connection electrode (CNE2) so that the first connection electrode (CNE1) does not directly contact the second connection electrode (CNE2).
도면으로 도시하지 않았으나, 제3 절연층(PAS3), 및 제1 연결 전극(CNE1) 상에는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.Although not shown in the drawing, another insulating layer may be further disposed on the third insulating layer (PAS3) and the first connection electrode (CNE1). The insulating layer may function to protect members disposed on the first substrate SUB from the external environment.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 일 예로, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질을 포함하거나, 제1 절연층(PAS1)과 제3 절연층(PAS3)은 무기물 절연성 물질을 포함하되 제2 절연층(PAS2)을 유기물 절연성 물질을 포함할 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각, 또는 적어도 어느 한 층은 복수의 절연층이 교번 또는 반복하여 적층된 구조로 형성될 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.The above-described first insulating layer (PAS1), second insulating layer (PAS2), and third insulating layer (PAS3) may each include an inorganic insulating material or an organic insulating material. For example, the first insulating layer (PAS1), the second insulating layer (PAS2), and the third insulating layer (PAS3) each include an inorganic insulating material, or the first insulating layer (PAS1) and the third insulating layer (PAS3) It may include an inorganic insulating material, but the second insulating layer (PAS2) may include an organic insulating material. The first insulating layer (PAS1), the second insulating layer (PAS2), and the third insulating layer (PAS3) may each be formed, or at least one layer may be formed in a structure in which a plurality of insulating layers are alternately or repeatedly stacked. In an exemplary embodiment, the first insulating layer (PAS1), the second insulating layer (PAS2), and the third insulating layer (PAS3) are silicon oxide (SiO x ), silicon nitride (SiN x ), and silicon oxynitride, respectively. It may be any one of (SiO x N y ). The first insulating layer (PAS1), the second insulating layer (PAS2), and the third insulating layer (PAS3) are made of the same material, or are partly made of the same material and partly different materials, or are each made of different materials. It may be done with
도 7은 일 실시예에 따른 발광 소자의 개략도이다. Figure 7 is a schematic diagram of a light-emitting device according to one embodiment.
도 7을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. Referring to FIG. 7, the light emitting device (ED) may be a light emitting diode. Specifically, the light emitting device (ED) has a size ranging from nanometers to micrometers. It may be an inorganic light emitting diode made of inorganic material. The light emitting element (ED) can be aligned between two opposing electrodes, where polarity is formed when an electric field is generated between the two electrodes in a specific direction.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다. The light emitting device ED according to one embodiment may have a shape extending in one direction. The light emitting device (ED) may have a shape such as a cylinder, rod, wire, or tube. However, the shape of the light emitting device (ED) is not limited to this, and may have the shape of a polygonal pillar such as a cube, a rectangular parallelepiped, or a hexagonal column, or a light emitting device (ED) that extends in one direction but has a partially inclined outer surface. ED) can take various forms.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다. The light emitting device ED may include a semiconductor layer doped with a dopant of any conductive type (eg, p-type or n-type). The semiconductor layer can emit light in a specific wavelength range by transmitting an electrical signal applied from an external power source. The light emitting device ED may include a
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Se, Sn 등일 수 있다. The
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다. The
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 발광층(36) 사이, 또는 제2 반도체층(32)과 발광층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, InN 및 SLs 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.Meanwhile, the drawing shows that the
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN, 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. The
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. The
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다. The
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다. The
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다. The insulating
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.The insulating
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.The insulating
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.Additionally, the outer surface of the insulating
상술한 표시 장치(10)는 도전층들, 발광 소자 등 각 구조물들의 공정에서 이물이나 불량을 검사하는 검사 공정이 수행될 수 있다. 검사 공정은 공정 간에 측정된 이미지들을 비교하여 이물이나 패턴 불량을 검사할 수 있다. 이 중 발광 소자의 경우, 발광 소자들이 기판 상에 뿌려져 있어 발광 소자들 모두를 이물로 인식하여 실제 이물이나 불량의 검출이 어렵다. 이를 해소하고자 발광 소자들이 형성된 발광 영역과 그 주변부를 마스킹하여 검사 공정을 진행하면, 발광 영역과 그 주변부의 이물이나 불량의 검출이 불가능하게 된다. The
이하, 발광 소자들이 형성된 영역과 그 주변 영역들의 이물이나 불량을 검출할 수 있는 검사 장치 및 표시 장치의 검사 방법을 개시한다.Hereinafter, an inspection device and an inspection method of a display device that can detect foreign substances or defects in the area where light emitting devices are formed and the surrounding area are disclosed.
도 8은 일 실시예에 따른 검사 장치를 개략적으로 나타낸 블록도이다. 도 9는 일 실시예에 따른 검사 장치의 이미지 획득부를 개략적으로 나타낸 단면도이다. Figure 8 is a block diagram schematically showing an inspection device according to an embodiment. Figure 9 is a cross-sectional view schematically showing an image acquisition unit of an inspection device according to an embodiment.
도 8 및 도 9를 참조하면, 일 실시예에 따른 검사 장치(100)는 자동 광학 검사(Automatic Optical Inspection: AOI) 장치로서 표시 장치의 제조 공정 중 홀, 패턴 등의 위치, 폭, 길이 등을 검사할 수 있다. Referring to FIGS. 8 and 9, the
검사 장치(100)는 기판(또는 표시 장치)가 안착되는 스테이지(110), 기판의 이미지를 촬상하는 이미지 획득부(120), 스테이지(110)와 이미지 획득부(120)를 제어하는 제어부(130), 얻어진 이미지를 검사 및 판별하는 이미지 처리부(140), 및 검사 결과를 출력하는 출력부(150)를 포함할 수 있다.The
스테이지(110)는 기판이나 표시 장치가 안착되어 지지될 수 있다. 스테이지(110)는 대체로 사각형의 플레이트일 수 있으나 형상은 이에 제한되는 것은 아니다. 스테이지(110)는 고정되거나 제어부(130)에 의해 이동될 수 있다. 예를 들어 스테이지(110)는 제어부(130)의 제어 신호에 따라 상, 하, 좌, 우로 이동될 수 있다. The
이미지 획득부(120)는 스테이지(110)에 안착된 기판을 촬상하여 이미지를 획득할 수 있다. 이미지 획득부(120)는 제어부(130)의 신호에 따라 기판에 광을 조사하고 기판으로부터 반사된 광으로부터 이미지를 획득할 수 있다. 예를 들어, 기판에 자외선(Ultraviolet ray: UV) 대역의 광이 조사되면, 이미지 획득부(120)는 자외선 대역의 광에 의해 여기광을 방출하는 발광 소자들이 포함된 기판의 이미지를 획득할 수 있다. 이미지 획득부(120)는 스테이지(110)와 유사하게 제어부(130)의 신호에 따라 상, 하, 좌, 우로 이동할 수 있다. 이미지 획득부(120)는 이동하면서 기판을 스캐닝하여 기판의 이미지를 획득할 수 있다. The
이미지 획득부(120)는 바디부(121), 카메라(122), 필터부(123), 제1 광 조사부(124) 및 제2 광 조사부(125)를 포함할 수 있다.The
바디부(121)는 이미지 획득부(120)의 구성물을 지지할 수 있다. 바디부(121)에는 카메라(122), 필터부(123), 제1 광 조사부(124) 및 제2 광 조사부(125)가 결합될 수 있다. 바디부(121)의 형상은 특별히 제한되지 않으며 원통형, 사각기둥형 등일 수 있다. The
카메라(122)는 기판에서 반사된 광을 캡쳐하여 기판에 대한 이미지를 촬상할 수 있다. 카메라(122)는 발광 소자들이 배치된 기판에서 반사된 광을 캡쳐하여 기판에 대한 이미지를 촬상할 수 있다. 카메라(122)는 미리 설정된 촬상 영역 단위로 광을 캡쳐하여 촬상 영역에 대한 이미지를 촬상할 수 있다. 카메라(122)는 바디부(121)의 일측에 배치될 수 있다. 카메라(122)는 적어도 하나 이상일 수 있으며, 복수 개로 이루어진 경우 각각의 카메라(122)가 설치된 위치에 대응하는 기판의 일정 영역을 촬상 영역 단위로 촬상할 수 있다. The
카메라(122)는 시간 지연 적분(Time Delay Integration: TDI) 방식의 CCD(Charge Coupled Device) 카메라일 수 있다. 시간 지연 적분 방식의 CCD 카메라는 복수의 화소로 구성될 수 있으며, 복수의 화소들 각각은 그레이 값(Gray value)을 출력할 수 있다. 카메라(122)는 이에 제한되지 않으며 적외선 카메라 등일 수 있다. The
필터부(123)는 바디부(121) 내에 배치되며, 카메라(122)와 이격되어 배치될 수 있다. 필터부(123)는 바디부(121) 내에 수납될 수 있다. 기판으로부터 반사된 광은 필터부(123)로 입사되고, 필터부(123)를 투과한 광은 카메라(122)로 조사될 수 있다. 필터부(123)는 가시광선 대역의 광을 투과시키고 자외선(UV) 대역의 광을 차단하는 자외선 차단필터일 수 있다. 필터부(123)에서는 자외선 대역의 광이 차단되고 가시광선 대역의 광이 투과되어, 투과된 가시광선 대역의 광이 카메라(122)로 입사되어 이미지로 변환될 수 있다. The
일 실시예에 따르면, 필터부(123)는 제2 광 조사부(125)에서 방출된 자외선 대역(280nm 내지 400nm 파장 대역)의 광이 기판에 조사되고 기판에서 반사된 자외선 대역의 광이 카메라(122)로 입사되는 것을 차단할 수 있다. 필터부(123)는 투명한 기재 상에 자외선 차단물질이 코팅된 것일 수 있다. 예를 들어, 폴리에스테르나 폴리에틸렌 기재 상에 자외선 차단 물질이 코팅될 수 있다.According to one embodiment, the
제1 광 조사부(124)는 기판에 광을 조사할 수 있다. 제1 광 조사부(124)는 바디부(121)의 일측에 배치되어 기판을 향해 광을 조사할 수 있다. 제1 광 조사부(124)는 약 400nm 내지 약 740nm 파장 대역의 가시광선(visible ray)을 생성하여 출사시킬 수 있다. 제1 광 조사부(124)에서 생성된 가시광선 대역의 광은 기판에서 미리 설정된 촬상 영역에 조사될 수 있다. 기판에 조사된 광은 기판에서 반사되고 필터부(123)를 투과하여 카메라(122)로 입사될 수 있다. 카메라(122)로 입사된 광은 기판의 이미지로 변환될 수 있다. The first
제2 광 조사부(125)는 기판에 광을 조사할 수 있다. 제2 광 조사부(125)는 바디부(121)의 하측에 배치되어 기판을 향해 광을 조사할 수 있다. 다만 이에 제한되지 않으며 제2 광 조사부(125)는 바디부(121)의 일측에 배치될 수도 있다. 제2 광 조사부(125)는 약 280nm 내지 약 400nm 파장 대역의 자외선을 생성하여 방출할 수 있다. 제2 광 조사부(125)에서 생성되어 방출되는 자외선 파장 대역의 광은 기판에 조사되어 발광 소자들을 발광시킬 수 있다. 발광 소자는 발광층(도 7의 '36')의 밴드갭 이상의 에너지를 가진 파장 대역의 광이 조사되면, 내부에서 여기된 형광을 방출할 수 있다. 발광 소자에서 방출되는 광은 필터부(123)를 투과하여 카메라(122)로 입사될 수 있다. The second
일 실시예에서, 제2 광 조사부(125)는 약 280nm 내지 약 315nm 파장 대역의 자외선B 및 약 315nm 내지 약 400nm 파장 대역의 자외선C를 생성할 수 있다. 바람직하게는 280nm 내지 약 315nm 파장 대역의 자외선B를 제2 광 조사부(125)에서 방출할 수 있다. 발광 소자들은 단파장 대역, 예를 들어 약 100nm 내지 약 280nm 파장 대역의 광이 조사되면, 과다 에너지에 의해 노출되어 발광 소자들이 파괴될 수 있다. 따라서, 제2 광 조사부(125)는 약 280nm 내지 약 400nm 파장 대역의 자외선을 생성하여 방출할 수 있다. In one embodiment, the second
제1 광 조사부(124)는 명시야(Bright field) 광원이고, 제2 광 조사부(125)는 암시야(Dark filed) 광원일 수 있다. 제1 광 조사부(124)에서 방출되는 광의 세기(intensity)는 제2 광 조사부(125)에서 방출되는 광의 세기보다 10배 이상 또는 100배 이상일 수 있다.The first
제어부(130)는 스테이지(110) 및 이미지 획득부(120)의 이동 및 작동을 제어할 수 있다. 제어부(130)는 스테이지(110) 및 이미지 획득부(120)를 상, 하, 좌, 우로 이동시킬 수 있다. 예를 들어, 제어부(130)는 스테이지(110) 상에 기판이 안착되면, 스테이지(110) 및/또는 이미지 획득부(120)를 이동시켜 이미지 획득부(120)가 기판 상에 정렬되도록 한다. 또한, 제어부(130)는 이미지 획득부(120)의 작동을 제어할 수 있다. 예를 들어, 제어부(130)는 기판 상에 이미지 획득부(120)가 정렬된 후, 이미지 획득부(120)의 제1 광 조사부(124)와 제2 광 조사부(125)가 기판 상에 광을 조사하도록 제어할 수 있다. 또한, 제어부(130)는 카메라(122)가 기판을 촬상하여 이미지를 획득하도록 제어할 수 있다. The
제어부(130)는 전자 제어 유닛(Electronic Controller Unit: ECU), 마이크로 컨트롤러 유닛(Micro Controller Unit: MCU) 등과 같은 하드웨어 또는 이들 하드웨어에서 실행되는 소프트웨어 또는 이들의 결합일 수 있다.The
이미지 처리부(140)는 획득된 이미지 데이터를 처리할 수 있다. 일 실시예에 따르면, 이미지 처리부(140)는 이미지 데이터를 구성하는 각 그레이 값과 주변 그레이 값들의 차이를 이용하여 각 그레이 값에 대응하는 각 화소의 휘도 특성 값을 구할 수 있다. 이러한 이미지 처리부(140)는 이미지 데이터를 전처리하는 이미지 프로세서(Image processor)로 구현될 수 있다.The
표시 장치의 기판 상에 형성된 패턴, 발광 소자 등의 배치 관계의 결함 여부를 확인하기 위해, 이미지 처리부(140)는 미리 저장된 기준 이미지 데이터와 획득된 이미지 데이터를 비교하여 결함 여부를 판단할 수 있다. 구체적으로, 이미지 처리부(140)는 이미지 획득부(120)로부터 발광 소자들의 발광 전후의 이미지들을 각각 입력받고, 발광 전의 이미지와 발광 후의 이미지에 대한 데이터를 추출한다. 본 실시예에 따르면, 발광 소자들의 발광 후 이미지 데이터에서 발광된 발광 소자들의 휘도 데이터를 통해 발광 소자들의 위치 데이터를 추출할 수 있다. 이를 통해 발광 소자들의 발광 전 이미지 데이터에서 발광 소자들의 위치를 배제시킴으로써, 발광 소자들이 배제된 이미지 데이터를 생성할 수 있다. 그리고 기준 이미지 데이터와 발광 소자들이 배제된 이미지 데이터 간에 유사도에 대한 데이터를 추출하고 특정 유사도 미만인 경우 결함으로 판단한다. In order to check whether there is a defect in the arrangement relationship between patterns and light emitting elements formed on the substrate of the display device, the
발광 소자들은 잉크에 분산된 상태로 기판 상에 랜덤하게 뿌려짐으로써, 기준 이미지 데이터를 생성하기 어렵다. 이에 따라, 발광 소자들의 배치 후 검사에서 발광 소자들이 모두 이물로 검출되기 때문에 실제 이물을 검출하기 어렵다. Light-emitting elements are dispersed in ink and randomly scattered on the substrate, making it difficult to generate reference image data. Accordingly, it is difficult to detect actual foreign substances because all light-emitting elements are detected as foreign substances in an inspection after the light-emitting elements are placed.
일 실시예에 따른 검사 장치(100)는 기판에 가시광선 파장 대역의 광을 조사하여 발광 소자가 형성된 기판을 촬상하여 제1 이미지를 획득한다. 그리고 기판에 자외선 파장 대역의 광을 조사하여 발광 소자들을 발광시킨 후 제2 이미지를 획득한다. 얻어진 제2 이미지에서 발광된 발광 소자들의 위치를 판별하고 제1 이미지에서 상기 판별된 위치를 배제시켜 이미지 데이터를 생성하고 이를 기준 이미지와 비교함으로써, 실제 이물이나 불량을 검출할 수 있다. The
출력부(150)는 이미지 처리부(140)로부터 표시 장치에 대한 결함 검사 결과에 대한 데이터를 입력받아 결함 검사 결과 및 검사 현황을 실시간으로 표시할 수 있다.The
이하, 다른 도면들을 참조하여 표시 장치의 이물이나 불량을 검출할 수 있는 표시 장치의 검사 방법에 대해 설명한다.Hereinafter, a display device inspection method that can detect foreign substances or defects in the display device will be described with reference to other drawings.
도 10은 일 실시예에 따른 표시 장치의 검사 방법을 나타낸 순서도이다. 10 is a flowchart showing a method for inspecting a display device according to an embodiment.
도 10을 참조하면, 일 실시예에 따른 표시 장치의 검사 방법은 스테이지 상에 대상 기판을 안착시키고 대상 기판 상에 이미지 획득부를 정렬시키는 단계(S100), 대상 기판을 촬상하여 제1 이미지를 획득하는 단계(S110), 대상 기판에 자외선을 조사하여 발광 소자들을 발광시키는 단계(S120), 대상 기판을 촬상하여 제2 이미지를 획득하는 단계(S130), 제2 이미지로부터 발광 소자들의 위치 데이터를 추출하는 단계(S140), 제1 이미지로부터 발광 소자들의 위치를 배제하고 기준 이미지와 비교하여 유효 결함을 판단하는 단계(S150), 및 검사 결과 정보를 출력하는 단계(S160)를 포함할 수 있다. Referring to FIG. 10, the inspection method of a display device according to an embodiment includes the steps of seating a target substrate on a stage and aligning an image acquisition unit on the target substrate (S100), and acquiring a first image by imaging the target substrate. Step (S110), irradiating ultraviolet rays to the target substrate to cause the light emitting devices to emit light (S120), acquiring a second image by imaging the target substrate (S130), extracting position data of the light emitting devices from the second image. It may include a step (S140), a step of excluding the positions of light emitting elements from the first image and comparing them with a reference image to determine effective defects (S150), and a step of outputting inspection result information (S160).
일 실시예에 따른 표시 장치의 검사 방법은 자외선 파장 대역의 광을 방출하는 제2 광 조사부(125)를 포함하는 이미지 획득부(120)를 이용하여 발광 소자들이 이물로 검출되는 것을 방지하여 실제 이물과 불량을 검출할 수 있다. 이하, 다른 도면들을 참조하여 표시 장치의 검사 방법에 대해 상세히 설명하기로 한다.A method of inspecting a display device according to an embodiment uses an
도 11은 일 실시예에 따른 표시 장치의 검사 방법을 개략적으로 나타낸 도면이다. 도 12는 일 실시예에 따른 표시 장치의 촬상 영역 단위를 개략적으로 나타낸 평면도이다. 도 13은 일 실시예에 따른 표시 장치의 촬상 영역 단위에서 발광 소자들이 발광된 모습을 개략적으로 나타낸 평면도이다. 도 14는 일 실시예에 따른 표시 장치의 검사 결과를 보여주는 평면도이다. 도 15는 일 실시예에 따른 표시 장치의 서브 화소에서 이물이 배치된 모습을 보여주는 평면도이다. 하기에서는 상술한 도 10과 결부하여 표시 장치의 검사 방법을 설명한다.FIG. 11 is a diagram schematically showing a method for inspecting a display device according to an embodiment. FIG. 12 is a plan view schematically showing an imaging area unit of a display device according to an embodiment. FIG. 13 is a plan view schematically showing light emitting elements emitting light in an imaging area unit of a display device according to an embodiment. Figure 14 is a plan view showing inspection results of a display device according to an embodiment. Figure 15 is a plan view showing the arrangement of foreign matter in a sub-pixel of a display device according to an embodiment. In the following, a method for inspecting a display device will be described in conjunction with FIG. 10 described above.
도 11을 참조하면, 먼저, 스테이지(110) 상에 대상 기판(TSUB)을 안착시키고 대상 기판(TSUB) 상에 이미지 획득부(120)를 정렬시킨다. (S100) Referring to FIG. 11 , first, the target substrate TSUB is placed on the
대상 기판(TSUB)은 기판(도 6의 'SUB') 상에 발광 소자(도 6의 'ED')들이 정렬 배치되고 발광 소자(도 6의 'ED')들 상에 제2 절연층(도 6의 'PAS2')을 형성하는 공정이 수행된 것일 수 있다. 이미지 획득부(120)는 바디부(121)에 결합된 카메라(122), 필터부(123), 제1 광 조사부(124) 및 제2 광 조사부(125)를 포함할 수 있다. 이미지 획득부(120) 및/또는 스테이지(110)는 제어부(도 8의 '130)의 제어 신호에 따라 대상 기판(TSUB) 상에 이미지 획득부(120)가 정렬될 수 있다. The target substrate (TSUB) has light-emitting devices ('ED' in FIG. 6) arranged in alignment on a substrate ('SUB' in FIG. 6), and a second insulating layer (FIG. The process of forming 'PAS2' in 6 may have been performed. The
다음 도 12를 참조하면, 대상 기판(TSUB)을 촬상하여 제1 이미지를 획득한다. (S110)Next, referring to FIG. 12, the first image is obtained by imaging the target substrate (TSUB). (S110)
이미지 획득부(120)는 제어부(130)의 신호에 따라 대상 기판(TSUB)을 촬상할 수 있다. 구체적으로, 제어부(130)의 신호에 따라 이미지 획득부(120)의 제1 광 조사부(124)는 가시광선 파장 대역의 광을 대상 기판(TSUB)에 조사하여 촬상을 준비한다. 이어, 제어부(130)는 카메라(122)에 신호를 송신하여 대상 기판(TSUB)을 촬상한다. 카메라(122)는 제1 광 조사부(124)에서 조사되어 대상 기판(TSUB)에서 반사된 광을 캡쳐하여 대상 기판(TSUB)에 대한 이미지를 촬상할 수 있다. 카메라(122)는 미리 설정된 촬상 영역 단위로 광을 캡쳐하여 촬상 영역에 대한 이미지를 촬상할 수 있다. 촬상 영역 단위는 복수의 화소들이 포함될 수 있으나, 설명이 용이하도록 하나의 화소로 도시하여 설명함에 유의하여야 한다.The
도 12에 도시된 바와 같이, 촬상 영역 단위는 하나의 화소(PX)일 수 있다. 각 서브 화소(SPXn)에는 발광 영역(EMA)과 서브 영역(SA)을 구분하는 뱅크층(BNL), 전극(RME1, RME2)들, 발광 소자(ED)들이 배치되고, 도시하지 않았지만 발광 소자(ED)들 상에 제2 절연층(PAS2)이 배치된다. 카메라(122)는 촬상 영역 단위의 대상 기판(TSUB)의 이미지를 촬상하여 제1 이미지를 획득한다. 획득된 제1 이미지는 이미지 처리부(도 8의 '140)로 전송된다.As shown in FIG. 12, an imaging area unit may be one pixel (PX). In each sub-pixel (SPXn), a bank layer (BNL) that separates the light-emitting area (EMA) and the sub-area (SA), electrodes (RME1, RME2), and light-emitting elements (ED) are disposed, and although not shown, a light-emitting element ( A second insulating layer (PAS2) is disposed on the EDs. The
다음 도 13을 참조하면, 대상 기판(TSUB)에 자외선을 조사하여 발광 소자(ED)들을 발광시킨다. (S120)Next, referring to FIG. 13, ultraviolet rays are irradiated to the target substrate TSUB to cause the light emitting elements ED to emit light. (S120)
이미지 획득부(120)는 제어부(130)의 신호에 따라 대상 기판(TSUB) 상에 자외선을 조사할 수 있다. 구체적으로, 제어부(130)의 신호에 따라 이미지 획득부(120)의 제2 광 조사부(125)는 자외선 파장 대역의 광을 대상 기판(TSUB)에 조사하여 촬상을 준비한다. 제2 광 조사부(125)는 단파장 대역의 광에 의해 발광 소자(ED)들이 파괴되는 것을 방지하기 위해, 자외선 파장 대역의 광 중 약 280nm 내지 약 400nm 파장 대역의 자외선을 생성하여 방출할 수 있다. 또한, 제2 광 조사부(125)는 제1 광 조사부(124)보다 광의 세기가 작은 암시야 광원일 수 있다.The
자외선 파장 대역의 광이 대상 기판(TSUB)에 조사되면, 발광 소자(ED)들이 발광할 수 있다. 발광 소자(ED)들은 발광층(도 7의 '36')의 밴드갭 이상의 에너지를 가진 자외선 파장 대역의 광이 조사되어, 내부에서 여기된 형광을 방출할 수 있다. 이때, 제1 광 조사부(124)는 제2 광 조사부(125)에서 광을 조사하기 전에 오프(OFF)되어 가시광선 파장 대역의 광의 조사를 중단한다.When light in the ultraviolet wavelength band is irradiated to the target substrate TSUB, the light emitting elements ED may emit light. The light-emitting devices (EDs) may be irradiated with light in the ultraviolet wavelength band with an energy greater than the bandgap of the light-emitting layer ('36' in FIG. 7), thereby emitting internally excited fluorescence. At this time, the first
다음, 대상 기판(TSUB)을 촬상하여 제2 이미지를 획득한다. (S130)Next, the target substrate (TSUB) is captured to obtain a second image. (S130)
제어부(130)는 카메라(122)에 신호를 송신하여 대상 기판(TSUB)을 촬상한다. 카메라(122)는 대상 기판(TSUB)에서 방출 및 반사된 광을 캡쳐하여 대상 기판(TSUB)에 대한 이미지를 촬상할 수 있다. 구체적으로, 발광 소자(ED)들이 발광하여 가시광선 파장 대역의 광을 방출하고, 제2 광 조사부(125)에서 조사된 광이 대상 기판(TSUB) 상에 반사될 수 있다. 즉, 대상 기판(TSUB)으로부터 자외선 파장 대역의 광과 가시광선 파장 대역의 광이 이미지 획득부(120)로 출사된다.The
이미지 획득부(120)에 입사된 자외선 파장 대역의 광과 가시광선 파장 대역의 광은 바디부(도 9의 '121')를 통해 필터부(도 9의 '123')로 입사된다. 필터부(도 9의 '123')는 가시광선 파장 대역의 광을 투과시키고 자외선(UV) 파장 대역의 광을 차단하는 자외선 차단필터일 수 있다. 필터부(도 9의 '123')로 입사된 자외선 파장 대역의 광은 차단되고 가시광선 파장 대역의 광이 투과되어, 투과된 가시광선 파장 대역의 광이 카메라(122)로 입사되어 제2 이미지를 획득할 수 있다.Light in the ultraviolet wavelength band and light in the visible light wavelength band incident on the
다음 제2 이미지로부터 발광 소자(ED)들의 위치 데이터를 추출한다. (S140)Next, position data of the light emitting elements (ED) is extracted from the second image. (S140)
이미지 획득부(120)로부터 획득된 이미지들은 이미지 처리부(도 8의 '140')로 전송될 수 있다. 이미지 처리부(140)는 제2 이미지로부터 이미지 데이터를 구성하는 각 그레이 값과 주변 그레이 값들의 차이를 이용하여 각 그레이 값에 대응하는 위치의 휘도 특성 값을 구할 수 있다. 이 휘도 특성 값을 이용하여 발광 소자(ED)들의 위치 데이터를 추출할 수 있다.Images acquired from the
이어, 제1 이미지로부터 발광 소자(ED)들의 위치를 배제하고 기준 이미지와 비교하여 유효 결함을 판단한다. (S150)Next, the positions of the light emitting elements (ED) are excluded from the first image and compared with the reference image to determine effective defects. (S150)
이미지 처리부(도 8의 '140')는 미리 저장된 기준 이미지 데이터와 획득된 이미지 데이터를 비교하여 결함 여부를 판단할 수 있다. 구체적으로, 이미지 처리부(도 8의 '140')는 제1 이미지를 통해 얻어진 제1 이미지 데이터로부터 발광 소자들의 위치 데이터를 배제시키고, 발광 소자들이 배제된 이미지 데이터를 생성한다. 발광 소자들이 배제된 이미지 데이터는 각 서브 화소의 발광 영역 내에서 발광 소자들을 제외한 나머지 전체 영역의 이미지 데이터일 수 있다. 그리고 기준 이미지 데이터와 발광 소자들이 배제된 이미지 데이터 간에 유사도에 대한 데이터를 추출하고 특정 유사도 미만인 경우 유효 결함으로 판단한다. The image processing unit ('140' in FIG. 8) may determine whether there is a defect by comparing the acquired image data with pre-stored reference image data. Specifically, the image processing unit ('140' in FIG. 8) excludes the position data of the light-emitting devices from the first image data obtained through the first image and generates image data from which the light-emitting devices are excluded. Image data excluding the light-emitting elements may be image data of the entire area excluding the light-emitting elements within the light-emitting area of each sub-pixel. Then, data on the similarity is extracted between the reference image data and the image data excluding the light-emitting elements, and if the similarity is less than a certain similarity, it is judged to be a valid defect.
다음 도 14 및 도 15를 참조하면, 검사 결과 정보를 출력한다. (S160)Next, referring to Figures 14 and 15, test result information is output. (S160)
이미지 처리부(도 8의 '140')에서 판단된 유효 결함은 출력부(도 8의 '150')로 전송되어 검사 결과 정보를 출력한다. Valid defects determined by the image processing unit ('140' in FIG. 8) are transmitted to the output unit ('150' in FIG. 8) to output inspection result information.
상술한 바와 같이, 발광 소자들은 잉크에 분산된 상태로 기판 상에 랜덤하게 뿌려짐으로써, 후속 검사에서 발광 소자들이 모두 이물로 검출된다. 일 실시예에 따른 표시 장치의 검사 방법에서는 자외선 파장 대역의 광을 방출하는 제2 광 조사부를 이용하여 발광 소자의 발광 전후의 이미지들을 획득하고, 발광 소자들의 위치를 판별하여 발광 소자들이 배치된 영역을 발광 전의 이미지에서 배제시킬 수 있다. 따라서, 발광 소자들이 배제된 이미지 데이터를 생성하고 이를 기준 이미지와 비교함으로써, 실제 이물이나 불량을 검출할 수 있다.As described above, the light-emitting elements are randomly scattered on the substrate in a dispersed state in ink, so that all light-emitting elements are detected as foreign substances in subsequent inspection. In an inspection method of a display device according to an embodiment, images before and after emission of light-emitting elements are acquired using a second light irradiator that emits light in an ultraviolet wavelength band, and the positions of the light-emitting elements are determined to determine the area where the light-emitting elements are placed. can be excluded from the image before emission. Therefore, by generating image data excluding light-emitting elements and comparing it with a reference image, actual foreign substances or defects can be detected.
본 실시예에 따르면, 발광 소자들이 배제됨에 따라 도 15에 도시된 것처럼 발광 소자(ED)들 사이에 배치된 이물도 검출할 수 있다. 이를 통해 촬상 영역 단위 면적 100%에 대해 약 83%의 영역을 검사할 수 있는 이점이 있다. According to this embodiment, as the light emitting elements are excluded, foreign matter disposed between the light emitting elements ED can also be detected as shown in FIG. 15. This has the advantage of being able to inspect approximately 83% of the unit area of the imaging area.
한편, 상술한 실시예에서는 제2 절연층(PAS2)을 형성한 후 표시 장치를 검사하는 방법에 대해 설명하였다. 그러나, 이에 제한되지 않으며, 제2 절연층(PAS2) 상에 형성되는 제1 연결 전극(CNE1), 제3 절연층(PAS3) 및 제2 연결 전극(CNE2)의 각 공정 전후에도 발광 소자(ED)들의 위치를 배제시킨 후 검사할 수 있다.Meanwhile, in the above-described embodiment, a method of inspecting a display device after forming the second insulating layer PAS2 was described. However, it is not limited to this, and the light emitting device (ED) is formed before and after each process of the first connection electrode (CNE1), the third insulating layer (PAS3), and the second connection electrode (CNE2) formed on the second insulating layer (PAS2). ) can be inspected after excluding their locations.
이하, 다른 도면을 참조하여, 다른 실시예에 따른 검사 장치에 대해 설명하기로 한다.Hereinafter, an inspection device according to another embodiment will be described with reference to other drawings.
도 16은 다른 실시예에 따른 검사 장치의 이미지 획득부를 개략적으로 나타낸 도면이다.Figure 16 is a diagram schematically showing an image acquisition unit of an inspection device according to another embodiment.
도 16을 참조하면, 본 실시예에서는 이미지 획득부의 제2 광 조사부가 바디부의 측면에 배치되며 명시야 광원이라는 점에서 상술한 도 9의 실시예와 차이가 있다. 이하 중복되는 설명은 생략하고 차이점에 대해 설명하기로 한다.Referring to FIG. 16, this embodiment differs from the embodiment of FIG. 9 in that the second light irradiation unit of the image acquisition unit is disposed on the side of the body unit and is a bright field light source. Hereinafter, overlapping explanations will be omitted and the differences will be explained.
일 실시예에 따른 검사 장치의 이미지 획득부(220)는 바디부(221)에 결합된 카메라(222), 필터부(223), 제1 광 조사부(224) 및 제2 광 조사부(225)를 포함할 수 있다.The
제2 광 조사부(225)는 바디부(221)의 일측에 배치될 수 있다. 예를 들어, 제2 광 조사부(225)는 바디부(221)를 사이에 두고 제1 광 조사부(225)와 이격하여 배치될 수 있다. 제2 광 조사부(125)는 약 280nm 내지 약 400nm 파장 대역의 자외선을 생성하여 방출할 수 있다. The second
일 실시예에 따르면, 제2 광 조사부(225)는 명시야 광원일 수 있다. 예를 들어, 제2 광 조사부(225)와 제1 광 조사부(224)는 모두 명시야 광원일 수 있다. 제2 광 조사부(225)의 광의 세기는 제1 광 조사부(225)와 유사하거나 동일할 수 있다. 제2 광 조사부(225)가 명시야 광원인 경우, 발광 소자(ED)에 조사되는 자외선 파장 대역의 광의 강도가 커짐에 따라 에너지의 전달 속도가 빠를 수 있다. 이에 따라, 발광 소자(ED)들의 발광에 소요되는 시간을 저감하여 검사 효율을 향상시킬 수 있다.According to one embodiment, the second
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the attached drawings, those skilled in the art will understand that the present invention can be implemented in other specific forms without changing its technical idea or essential features. You will be able to understand it. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.
10: 표시 장치
100: 검사 장치
110: 스테이지
120: 이미지 획득부
130: 제어부
140: 이미지 처리부
150: 출력부
121: 바디부
122: 카메라
123: 필터부
124: 제1 광 조사부
125: 제2 광 조사부10: display device 100: inspection device
110: Stage 120: Image acquisition unit
130: Control unit 140: Image processing unit
150: output unit 121: body unit
122: Camera 123: Filter unit
124: first light irradiation unit 125: second light irradiation unit
Claims (20)
상기 기판의 이미지를 촬상하는 이미지 획득부;
상기 이미지 획득부의 동작을 제어하는 제어부; 및
상기 이미지 획득부로부터 얻어진 이미지를 통해 얻어진 이미지 데이터를 기준 이미지 데이터와 비교하여 결함을 판단하는 이미지 처리부를 포함하며,
상기 이미지 획득부는,
상기 기판에 대한 이미지를 촬상하는 카메라;
상기 카메라에 입사되는 일부 파장 대역의 광을 차단하는 필터부;
상기 기판에 가시광선 파장 대역의 광을 조사하는 제1 광 조사부; 및
상기 기판에 자외선 파장 대역의 광을 조사하는 제2 광 조사부를 포함하는 검사 장치.A stage on which a substrate is placed;
An image acquisition unit that captures an image of the substrate;
a control unit that controls the operation of the image acquisition unit; and
An image processing unit that determines defects by comparing image data obtained through the image obtained from the image acquisition unit with reference image data,
The image acquisition unit,
a camera that captures an image of the substrate;
a filter unit that blocks light in some wavelength bands incident on the camera;
a first light irradiation unit that irradiates light in a visible light wavelength band to the substrate; and
An inspection device including a second light irradiation unit that irradiates light in an ultraviolet wavelength band to the substrate.
상기 제2 광 조사부는 280nm 내지 400nm 파장 대역의 광을 조사하는 검사 장치.According to claim 1,
The second light irradiation unit is an inspection device that irradiates light in a 280nm to 400nm wavelength band.
상기 제2 광 조사부는 280nm 내지 315nm 파장 대역의 광을 조사하는 검사 장치.According to clause 2,
The second light irradiation unit is an inspection device that irradiates light in a wavelength range of 280 nm to 315 nm.
상기 제1 광 조사부는 명시야 광원이고 상기 제2 광 조사부는 암시야 광원인 검사 장치.According to claim 1,
An inspection device wherein the first light irradiation unit is a bright field light source and the second light irradiation unit is a dark field light source.
상기 제1 광 조사부에서 방출되는 광의 세기는 상기 제2 광 조사부에서 방출되는 광의 세기보다 100배 이상 큰 검사 장치.According to clause 4,
An inspection device in which the intensity of light emitted from the first light irradiation unit is more than 100 times greater than the intensity of light emitted from the second light irradiation unit.
상기 제1 광 조사부와 상기 제2 광 조사부는 명시야 광원인 검사 장치.According to claim 1,
An inspection device wherein the first light irradiation unit and the second light irradiation unit are bright field light sources.
상기 필터부는 상기 자외선 파장 대역의 광을 차단하고 상기 가시광선 파장 대역의 광을 투과시키는 검사 장치.According to claim 1,
The filter unit blocks light in the ultraviolet wavelength band and transmits light in the visible light wavelength band.
상기 이미지 획득부는 바디부를 포함하며, 상기 카메라, 상기 필터부, 상기 제1 광 조사부 및 상기 제2 광 조사부는 상기 바디부에 결합된 검사 장치.According to claim 1,
The image acquisition unit includes a body unit, and the camera, the filter unit, the first light irradiation unit, and the second light irradiation unit are coupled to the body unit.
상기 필터부는 상기 바디부 내에 수납되고, 상기 제1 광 조사부와 상기 제2 광 조사부는 상기 바디부 외측에 배치되는 검사 장치.According to clause 8,
An inspection device wherein the filter unit is accommodated within the body unit, and the first light irradiation unit and the second light irradiation unit are disposed outside the body unit.
상기 이미지 처리부로부터 결함 검사 결과를 입력받아 표시하는 출력부를 더 포함하는 검사 장치.According to claim 1,
An inspection device further comprising an output unit that receives defect inspection results from the image processing unit and displays them.
상기 대상 기판을 촬상하여 제1 이미지를 획득하는 단계;
상기 대상 기판에 자외선을 조사하여 상기 대상 기판 상에 형성된 발광 소자들을 발광시키는 단계;
상기 대상 기판을 촬상하여 제2 이미지를 획득하는 단계;
상기 제2 이미지로부터 상기 발광 소자들의 위치 데이터를 추출하는 단계;
상기 제1 이미지로부터 상기 발광 소자들의 위치를 배제하고 기준 이미지와 비교하여 유효 결함을 판단하는 단계; 및
검사 결과 정보를 출력하는 단계를 포함하는 표시 장치의 검사 방법.Placing a target substrate on which light emitting devices are formed on a stage and aligning an image acquisition unit on the target substrate;
Obtaining a first image by imaging the target substrate;
irradiating ultraviolet rays to the target substrate to cause light emitting devices formed on the target substrate to emit light;
acquiring a second image by imaging the target substrate;
extracting location data of the light emitting elements from the second image;
Excluding the positions of the light emitting elements from the first image and comparing them with a reference image to determine effective defects; and
A method of inspecting a display device including outputting inspection result information.
상기 제1 이미지를 획득하는 단계는,
제어부의 신호에 따라 상기 이미지 획득부의 제1 광 조사부에서 가시광선 파장 대역의 광을 상기 대상 기판에 조사하고,
상기 이미지 획득부의 카메라를 이용하여 상기 대상 기판을 촬상하는 표시 장치의 검사 방법.According to claim 11,
The step of acquiring the first image is,
According to a signal from the control unit, the first light irradiation unit of the image acquisition unit irradiates light in the visible light wavelength band to the target substrate,
A method of inspecting a display device in which the target substrate is captured using a camera of the image acquisition unit.
상기 이미지 획득부는 상기 대상 기판을 미리 설정된 촬상 영역 단위로 광을 캡쳐하여 상기 제1 이미지를 획득하는 표시 장치의 검사 방법.According to claim 12,
The image acquisition unit captures light from the target substrate in units of preset imaging areas to obtain the first image.
상기 제1 이미지를 획득한 이후에, 상기 제1 광 조사부에서 가시광선 파장 대역의 광의 조사를 중단하는 표시 장치의 검사 방법.According to claim 12,
A method of inspecting a display device in which, after acquiring the first image, the first light irradiation unit stops irradiating light in the visible light wavelength band.
상기 대상 기판 상에 형성된 발광 소자들을 발광시키는 단계는,
제어부의 신호에 따라 상기 이미지 획득부의 제2 광 조사부에서 자외선 파장 대역의 광을 상기 대상 기판에 조사하고,
상기 자외선 파장 대역의 광에 의해 상기 발광 소자들이 발광되는 표시 장치의 검사 방법.According to claim 11,
The step of emitting light from the light emitting elements formed on the target substrate is,
According to a signal from the control unit, the second light irradiation unit of the image acquisition unit irradiates light in an ultraviolet wavelength band to the target substrate,
A method of inspecting a display device in which the light emitting elements emit light by light in the ultraviolet wavelength band.
상기 자외선 파장 대역의 광은 280nm 내지 400nm 파장 대역의 광인 표시 장치의 검사 방법.According to claim 15,
A method of inspecting a display device, wherein the light in the ultraviolet wavelength band is light in the 280nm to 400nm wavelength band.
상기 발광 소자들에서 발광된 광은 상기 이미지 획득부 내로 입사되고, 상기 이미지 획득부 내에 구비된 필터부에서 자외선 파장 대역의 광은 차단되고 가시광선 파장 대역의 광은 투과되는 표시 장치의 검사 방법.According to claim 15,
The light emitted from the light emitting elements is incident into the image acquisition unit, and the filter unit provided in the image acquisition unit blocks light in the ultraviolet wavelength band and transmits light in the visible light wavelength band.
상기 제2 이미지로부터 상기 발광 소자들의 위치 데이터를 추출하는 단계는,
상기 이미지 획득부에 연결된 이미지 처리부에서 상기 제2 이미지로부터 이미지 데이터를 구성하는 각 그레이 값과 주변 그레이 값들의 차이를 이용하여 각 그레이 값에 대응하는 위치의 휘도 특성 값을 이용하여 표시 장치의 검사 방법.According to claim 11,
The step of extracting location data of the light-emitting elements from the second image includes:
A method of inspecting a display device by using the difference between each gray value constituting image data from the second image and surrounding gray values in an image processing unit connected to the image acquisition unit and using the luminance characteristic value of the position corresponding to each gray value. .
상기 제1 이미지로부터 상기 발광 소자들의 위치를 배제하고 기준 이미지와 비교하여 유효 결함을 판단하는 단계는,
상기 이미지 처리부에서 상기 제1 이미지 데이터로부터 상기 발광 소자들의 위치 데이터를 배제시켜 상기 발광 소자들이 배제된 이미지 데이터를 생성하는 표시 장치의 검사 방법.According to clause 18,
The step of excluding the positions of the light emitting elements from the first image and comparing them with a reference image to determine a valid defect is,
An inspection method for a display device in which the image processing unit excludes position data of the light-emitting elements from the first image data to generate image data excluding the light-emitting elements.
미리 저장된 기준 이미지 데이터와 상기 발광 소자들이 배제된 이미지 데이터 간에 유사도에 대한 데이터를 추출하고, 특정 유사도 미만인 경우 유효 결함으로 판단하는 표시 장치의 검사 방법.According to clause 19,
An inspection method for a display device that extracts data on similarity between pre-stored reference image data and image data excluding the light-emitting elements, and determines it as a valid defect if the similarity is less than a certain level.
Priority Applications (2)
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KR1020220060227A KR20230161002A (en) | 2022-05-17 | 2022-05-17 | Device for inspecting and method for inspecting of display device using thereof |
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