KR20230148160A - 구리 필라 범프들과 같은 전도성 필라들을 위한 측벽습윤 배리어를 갖는 구조들 및 집적 회로 패키지들 - Google Patents

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Abstract

IC 패키지(900A-900E)는, 다이(410, 510, 610, 710, 810)(예컨대, FC(flip-chip) 다이) 및 다이(410, 510, 610, 710, 810)를 기판(920)에 전기적으로 커플링시키기 위한 하나 이상의 다이 상호연결부들(430)을 포함하는 IC(integrated circuit) 구조 및 기판(920)을 포함한다. 다이 상호연결부(430)는 필라(pillar)(440, 540, 640, 740, 840), 필라(440, 540, 640, 740, 840) 상의 습윤 배리어(wetting barrier)(460, 560, 660, 760, 860), 및 습윤 배리어(460, 560, 660, 760, 860) 상의 솔더 캡(450, 550, 650, 750, 850)을 포함한다. 습윤 배리어(460, 560, 660, 760, 860)는 필라(440, 540, 640, 740, 840)보다 넓고, 그에 따라, 솔더 리플로우 동안, 필라(440, 540, 640, 740, 840)의 측벽의 솔더 습윤화가 최소화되거나 완전히 방지된다. 습윤 배리어(460, 560, 660, 760, 860)의 폭은 솔더 캡(450, 550, 650, 750, 850)의 폭보다 클 수 있다. 다이 상호연결부(430)는 또한, 필라(440, 540, 740, 840)에 의해 커버되지 않는, 습윤 배리어(460, 560, 760, 860)의 표면의 적어도 일부 상에 형성된 저 습윤 층(low wetting layer)(470, 570, 770, 870)을 포함할 수 있으며, 이는 추가로, 솔더 습윤화 문제들을 완화시킬 수 있다. 저 습윤 층(470, 570, 770, 870)은 필라(440, 540, 740, 840)보다 낮은 납땜성(solderability)을 가질 수 있는데, 예컨대, 이는 Ni, Al, Cr 등과 같은 금속들로 제조될 수 있다. 필라(440, 540, 740) 및 습윤 배리어(460, 560, 760)는 동일한 전도성 재료(예컨대, Cu)로 형성될 수 있다. 대안적으로, 필라(440) 및 습윤 배리어(460)는 상이한 전도성 재료들로 형성될 수 있으며, 습윤 배리어(460)의 재료(예컨대, Ni)는 필라(440)(예컨대, Cu)의 측벽들 상의 솔더 습윤화에 대한 화학적 배리어를 또한 제공하도록 선택된다. IC 구조는, 습윤 배리어(760)와 솔더 캡(750) 사이에 있는 콘택 층(예컨대, Ni)(780)을 더 포함할 수 있다. 대안적으로, 저 습윤 층(570, 870)은 또한, 습윤 배리어(560, 860)와 솔더 캡(550, 850) 사이에 형성될 수 있으며, 필라(840)는 추가로, 제1 필라일 수 있고, IC는 구조는 저 습윤 층(870) 상의 제2 필라(890)(예컨대, Cu), 및 제2 필라(890)와 솔더 캡(850) 사이의 콘택 층(예컨대, Ni)(880)을 더 포함한다.

Description

구리 필라 범프들과 같은 전도성 필라들을 위한 측벽 습윤 배리어를 갖는 구조들 및 집적 회로 패키지들
[0001] 본 특허 출원은, "SIDEWALL WETTING BARRIER FOR CONDUCTIVE PILLARS"라는 명칭으로 2021년 2월 25일자로 출원된 미국 정규 출원 번호 제17/185,244호를 우선권으로 주장하고 그 이익을 주장하며, 이 미국 정규 출원은 본원의 양수인에게 양도되었고, 그 전체가 인용에 의해 본원에 명시적으로 포함된다.
[0002] 본 개시내용은 일반적으로 IC(integrated circuits) 패키지들 및 구조들에 관한 것으로, 배타적이지 않게 더 구체적으로는, 예컨대, 구리(Cu) 필라 범프(pillar bump)들과 같은 전도성 필라(conductive pillar)들을 위한 측벽 습윤 배리어(sidewall wetting barrier)에 관한 것이다.
[0003] 집적 회로 기술은 능동 컴포넌트들의 소형화를 통해 컴퓨팅 파워를 향상시키는 데 있어 큰 진전들을 이루었다. 패키지 디바이스들은, 프로세서들, 서버들, RF(radio frequency) 집적 회로들 등을 포함하는 많은 전자 디바이스들에서 발견될 수 있다. 패키징 기술은 핀 수가 많은 디바이스(high pin count device)들 및/또는 대량 생산 컴포넌트(high production volume component)들에서 비용-효과적이다.
[0004] IC 패키지의 예시적인 종래의 IC 구조는 IC 구조 및 기판을 포함한다. IC 구조는 다이, 및 다이를 기판과 전기적으로 커플링시키기 위한 하나 이상의 다이 상호연결부들을 포함한다. 각각의 다이 상호연결부는 구리(Cu) 필라 상의 솔더 캡(solder cap)을 포함한다. 솔더 캡을 기판의 전도성 패드에 전기적으로 연결하기 위해 솔더 리플로우(solder reflow)가 수행된다.
[0005] 솔더 리플로우가 수행될 때, Cu 필라의 측벽에 솔더가 묻을 수 있다. 이는 솔더 브리징으로 인한 원하지 않는 전기 단락들과 같은 문제들을 초래할 수 있다. 이는 또한, IC 패키지에 대한 물리적 응력 및 IMC(intermetallic compound) 브리징을 유발하는 낮은 솔더 갭을 초래할 수 있다.
[0006] 따라서, 본원에서 제공되는 방법들, 시스템 및 장치를 포함하는 종래의 IC 패키지들 및 구조들의 결함들을 극복하는 시스템들, 장치, 및 방법들이 필요하다.
[0007] 다음은 본원에 개시된 장치 및 방법들과 연관된 하나 이상의 양상들 및/또는 예들에 관한 간략화된 요약을 제시한다. 따라서, 다음의 요약은 모든 고려되는 양상들 및/또는 예들에 관한 광범위한 개요로 간주되지도 않아야 하며, 다음의 요약은 모든 고려되는 양상들 및/또는 예들에 관한 핵심적인 또는 중대한 엘리먼트들을 식별하거나 또는 임의의 특정 양상 및/또는 예와 연관된 범위를 기술하는 것으로 여겨지지도 않아야 한다. 따라서, 다음의 요약은 본원에 개시된 장치 및 방법들에 관한 하나 이상의 양상들 및/또는 예들에 관한 특정 개념들을, 아래에서 제시되는 상세한 설명에 선행하는 간략화된 형태로 제시하는 유일한 목적을 갖는다.
[0008] 예시적인 IC(integrated circuit) 구조가 개시된다. IC 구조는 다이를 포함할 수 있다. IC 구조는 또한, 다이 상의 필라를 포함할 수 있다. 필라의 제1 표면은 다이를 향할 수 있다. IC 구조는 필라의 제2 표면 상에 습윤 배리어를 더 포함할 수 있다. 습윤 배리어의 폭은 필라의 폭보다 클 수 있다. IC 구조는 또한, 다이가 적어도 필라 및 습윤 배리어를 통해 솔더 캡에 전기적으로 커플링되도록, 습윤 배리어 상의 솔더 캡을 포함할 수 있다.
[0009] IC(integrated circuit) 구조를 제작하는 예시적인 방법이 개시된다. 방법은 다이 상에 필라를 형성하는 단계를 포함할 수 있다. 필라의 제1 표면은 다이를 향할 수 있다. 방법은 또한, 필라의 제2 표면 상에 습윤 배리어를 형성하는 단계를 포함할 수 있다. 습윤 배리어의 폭은 필라의 폭보다 클 수 있다. 방법은, 다이가 적어도 필라 및 습윤 배리어를 통해 솔더 캡에 전기적으로 커플링되도록, 습윤 배리어 상에 솔더 캡을 형성하는 단계를 더 포함할 수 있다.
[0010] 예시적인 IC(integrated circuit) 패키지가 개시된다. IC 패키지는 전도성 패드를 포함하는 기판을 포함할 수 있다. IC 패키지는 또한, 기판 상에 배치된 IC 구조를 포함할 수 있다. IC 구조는 다이를 포함할 수 있다. IC 구조는 또한, 다이 상의 필라를 포함할 수 있다. 필라의 제1 표면은 다이를 향할 수 있다. IC 구조는 필라의 제2 표면 상에 습윤 배리어를 더 포함할 수 있다. 습윤 배리어의 폭은 필라의 폭보다 클 수 있다. IC 구조는 또한, 다이가 적어도 솔더 캡, 필라, 및 습윤 배리어를 통해 기판의 전도성 패드에 전기적으로 커플링되도록, 습윤 배리어 상의 솔더 캡을 포함할 수 있다.
[0011] 본원에 개시된 장치 및 방법들과 연관된 다른 특징들 및 장점들은 첨부 도면들 및 상세한 설명에 기반하여 당업자들에게 자명할 것이다.
[0012] 본 개시내용의 양상들 및 그의 수반되는 장점들의 대부분의 더 완전한 인식은, 본 개시내용의 양상들 및 그의 수반되는 장점들이 본 개시내용의 제한이 아니라 단지 예시를 위해서만 제시되는 첨부 도면들과 관련하여 고려될 때 다음의 상세한 설명을 참조하여 더 양호하게 이해됨으로써 용이하게 획득될 것이다.
[0013] 도 1은 대응하는 IC(integrated circuit) 구조를 갖는 이상적인 IC 패키지의 일 예를 예시한다.
[0014] 도 2는 문제가 있는 측벽 습윤화를 갖는 IC 구조를 갖는 종래의 IC 패키지를 예시한다.
[0015] 도 3은 측벽 습윤화 문제들을 완화시키기 위한 종래의 IC 구조를 예시한다.
[0016] 도 4는 본 개시내용의 하나 이상의 양상들에 따른, 측벽 습윤화 문제들을 완화시키기 위한 예시적인 IC 구조를 예시한다.
[0017] 도 5a - 도 5g는 본 개시내용의 하나 이상의 양상들에 따른, IC 구조를 제작하는 스테이지들의 예들을 예시한다.
[0018] 도 6a - 도 6g는 본 개시내용의 하나 이상의 양상들에 따른, 다른 IC 구조를 제작하는 스테이지들의 예들을 예시한다.
[0019] 도 7a - 도 7g는 본 개시내용의 하나 이상의 양상들에 따른, 추가의 IC 구조를 제작하는 스테이지들의 예들을 예시한다.
[0020] 도 8a - 도 8g는 본 개시내용의 하나 이상의 양상들에 따른, 또 다른 IC 구조를 제작하는 스테이지들의 예들을 예시한다.
[0021] 도 9a - 도 9e는 본 개시내용의 하나 이상의 양상들에 따른 IC 패키지들의 예들을 예시한다.
[0022] 도 10 - 도 18은 본 개시내용의 하나 이상의 양상들에 따른, IC 구조를 제조하는 예시적인 방법의 흐름도들을 예시한다.
[0023] 도 19는 본 개시내용의 하나 이상의 양상들을 활용할 수 있는 다양한 전자 디바이스들을 예시한다.
[0024] 본원에 개시된 양상들과 연관된 다른 목적들 및 장점들은 첨부 도면들 및 상세한 설명에 기반하여 당업자들에게 명백할 것이다. 일반적인 관행에 따르면, 도면들에 의해 묘사되는 특징들은 실척대로 그려지지 않을 수 있다. 따라서, 묘사되는 특징들의 치수들은 명확성을 위해 임의로 확대되거나 또는 감소될 수 있다. 일반적인 관행에 따르면, 도면들 중 일부는 명확성을 위해 간략화된다. 따라서, 도면들은 특정 장치 또는 방법의 모든 컴포넌트들을 묘사하지는 않을 수 있다. 추가로, 유사한 참조 번호들은 본 명세서 및 도면들 전반에 걸쳐 유사한 특징들을 표기한다.
[0025] 본 개시내용의 양상들은 특정 실시예들에 관한 다음의 설명 및 관련 도면들에서 예시된다. 본원의 교시들의 범위를 벗어나지 않으면서, 대안적인 양상들 또는 실시예들이 안출될 수 있다. 추가적으로, 본원의 예시적인 실시예들의 잘-알려진 엘리먼트들은 본 개시내용의 교시들의 관련 세부 사항들을 모호하게 하지 않기 위해 상세하게 설명되지 않을 수 있거나 또는 생략될 수 있다.
[0026] 특정한 설명된 예시적인 구현들에서, 다양한 컴포넌트 구조들 및 동작들의 부분들이 알려진 종래의 기법들로부터 취해지고, 그런 다음 하나 이상의 예시적인 실시예들에 따라 배열될 수 있는 경우들이 식별된다. 그러한 경우들에서, 본원에 개시된 예시적인 실시예들에서 예시된 개념들의 잠재적인 불명료화를 피하는 것을 돕기 위해, 알려진 종래의 컴포넌트 구조들 및/또는 동작들의 부분들의 내부적인 세부사항들은 생략될 수 있다.
[0027] 본원에서 사용되는 용어는 단지 특정 실시예들을 설명하는 목적을 위한 것이며, 제한하는 것으로 의도되지 않는다. 본원에서 사용되는 바와 같이, 문맥이 명백하게 달리 표시하지 않는 한, 단수형들은 복수형들을 또한 포함하는 것으로 의도된다. 추가로, 본원에서 사용되는 경우, "포함한다(comprises)", "포함하는(comprising)", "포함한다(includes)" 그리고/또는 "포함하는(including)"이라는 용어들은, 명시된 특징들, 인티저(integer)들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 이상의 다른 특징들, 인티저들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 이들의 그룹들의 존재 또는 추가를 배제하지 않는다는 것이 이해될 것이다.
[0028] 본원의 다양한 양상들에 따르면, 종래의 IC 패키지들 및 구조들과 연관된 문제들을 해결하는 것이 제안된다. 전후관계를 위해, 이상화된 IC 패키지의 예가 도 1에 예시되고, 연관된 문제들을 갖는 종래의 IC 패키지가 도 2에 예시된다.
[0029] 이상적인 IC 패키지(100)는, 전도성인 패드들(125)을 갖는 기판(120) 및 다이(110)를 포함한다. 하나 이상의 다이 상호연결부들(130)은 다이(110)를 기판(120)에, 특히 패드들(125)과 전기적으로 커플링시킨다. 각각의 다이 상호연결부(130)는 전도성(예컨대, 구리)인 필라(140), 및 패드들(125)에 연결된 솔더 캡(150)을 포함한다. 이와 관련하여, 이상적인 IC 패키지(100)는 기판(120) 및 이상화된 IC 구조를 포함한다고 말할 수 있다. 즉, 이상화된 IC 구조는 다이(110) 및 다이 상호연결부(130)를 포함한다고 말할 수 있다.
[0030] 종래의 IC 패키지(200)는 전도성인 패드들(225)을 갖는 기판(220) 및 다이(210)를 포함한다. 하나 이상의 다이 상호연결부들(230)은 다이(210)를 기판(220)에, 특히 패드들(225)과 전기적으로 커플링시킨다. 각각의 다이 상호연결부(230)는 필라(240)(예컨대, 구리 필라), 및 패드들(225)에 연결된 솔더 캡(250)을 포함한다. 이와 관련하여, 종래의 IC 패키지는 기판(220) 및 종래의 IC 구조를 포함한다고 말할 수 있다. 즉, 종래의 IC 구조는 다이(210) 및 다이 상호연결부(230)를 포함한다고 말할 수 있다.
[0031] 이상적인 IC 패키지(100)에서는, 측벽 습윤화가 없다. 즉, 구리 필라들(140)의 측벽들 상에 솔더가 형성되지 않는다. 도 1에서, 필라들(140)의 측벽들에는 솔더 재료가 없다는 것이 주목된다. 그러나, 종래의 IC 패키지(200)의 구리 필라들(240) 상에 측벽 습윤화가 존재한다. 측벽 습윤화는 통상적으로, 솔더 리플로우 동안 발생한다. 측벽 습윤화가 발생함에 따라, 솔더 재료는 측면으로 푸시된다. 도 2에서 확인되는 바와 같이, 필라들(240)의 측벽들은 솔더 재료로 습윤화된다.
[0032] 측벽 습윤화가 없는 이상적인 IC 패키지(100)에서, 양호한 솔더 갭 높이가 존재한다. 이와 관련하여, 솔더 갭 높이는, 도 1에서 파선 원에서 강조 표시된 바와 같이, 솔더 캡(150)의 하부 표면과 상부 표면 사이의 거리로서 정의된다. 양호한 솔더 갭 높이는 또한, IMC(intermetallic compound) 브리징을 방지하기에 충분한 솔더 갭 높이로서 보여질 수 있다. 양호한 솔더 갭 높이는 또한, 물리적 응력들을 방지할 수 있으며, 이는 기계적 고장들을 최소화한다.
[0033] 그러나, 측벽 습윤화를 갖는 종래의 IC 패키지(200)에서, 솔더 갭 높이는 도 2의 더 큰 파선 원에서 강조 표시된 바와 같이 상당히 더 작다. 솔더 리플로우 동안, 솔더 캡(250)의 솔더 재료가 측면으로 푸시됨에 따라, 필라(240)와 기판(220) 사이에 더 적은 솔더 재료가 존재하며, 이는 솔더 갭 높이의 단축으로 이어진다. 작은 솔더 갭 높이는 IMC 브리징을 초래하고, 기계적 고장들의 가능성을 증가시킬 수 있다.
[0034] 추가로, 측벽 습윤화가 없는 이상적인 IC 패키지(100)에서는, 솔더 재료가 필라(140) 아래에 남아 있기 때문에, 원하지 않는 전기 단락들이 발생하는 것을 야기할 수 있는 솔더 브리징이 없다. 그러나, 솔더 습윤화를 갖는 종래의 IC 패키지(200)에서, 도 2의 더 작은 파선 원에서 강조 표시된 바와 같이, 솔더 브리징 ― 2개의 솔더 캡들(250)이 서로 접촉하게 됨 ― 이 발생할 수 있다. 인접한 다이 상호연결부들(230) 사이의 피치가 점점 더 좁아짐에 따라, 솔더 브리징이 발생할 가능성이 더 높아진다.
[0035] 솔더 습윤화 문제들을 완화시키기 위한 몇몇 방식들이 존재한다. 도 3은 측벽 습윤화 문제들을 완화시키기 위한 종래의 IC 구조(300)를 예시한다. IC 구조(300)는 다이(310) 및 다수의 다이 상호연결부(330)를 포함한다. 각각의 다이 상호연결부(330)는 구리 필라(340) 및 솔더 캡(350)을 포함한다. 각각의 다이 상호연결부(330)는 또한, 측벽 패시베이션(332)을 포함한다.
[0036] IC 구조(300)의 제작 동안, 다이 상호연결부(330) 전체는 패시베이션 층으로 커버된다. 즉, 필라(340)의 측벽들뿐만 아니라 대응하는 솔더 캡(350)은 패시베이팅된다. 그런 다음, 솔더 캡(350)은, 측벽 습윤화를 최소화하거나 방지하기 위해, 측벽 패시베이션(332) 뒤에 패시베이션 세정(예컨대, 플라즈마 에칭)을 겪는다.
[0037] 불행하게도, 패시베이션 세정이 항상 효과적인 것은 아니다. 다시 말해서, 심지어 세정 후에, 패시베이션 층의 일부가 솔더 캡(350) 상에 여전히 남아있을 수 있으며, 이는 바람직하지 않다. 또한, 솔더 측벽 습윤화가 여전히 발생할 수 있다.
[0038] 본원에 개시된 다양한 양상들에 따르면, 종래의 IC 패키지들 및 구조들과 연관된 문제들을 해결하기 위해, 솔더 측벽 습윤화가 발생하는 것을 방지하는 역할을 하는 습윤 배리어를 제공하는 것이 제안된다. 제안된 습윤 배리어는, 적어도 다음의 방식들로 측벽이 발생하는 것을 방지할 수 있다. 첫째로, 습윤 배리어는 측벽 습윤화를 물리적으로 방지하도록 형상화될 수 있다. 둘째로, 습윤 배리어는 측벽 습윤화를 화학적으로 방지하기 위한 재료들로 형성될 수 있다.
[0039] 도 4는 본 개시내용의 하나 이상의 양상들에 따른, 측벽 습윤화 문제들을 완화시키기 위한 예시적인 IC 구조(400)를 예시한다. 확인될 수 있는 바와 같이, IC 구조(400)는 다이(410)를 포함할 수 있다. 예컨대, 다이(410)는 FC(flip-chip) 다이일 수 있다. IC 구조(400)는 또한, 다이(410)의 일 면 상에 하나 이상의 다이 상호연결부들(430)을 포함할 수 있다. 다이 상호연결부들(430)은 다른 컴포넌트들과 다이(410)의 커플링을 가능하게 하기 위해 전기 전도성일 수 있다. 따라서, 다이 상호연결부들(430)은 다이(410)의 활성 측에 연결될 수 있다. 일 양상에서, 각각의 다이 상호연결부(430)는 다른 다이 상호연결부들(430)과 유사한 것으로 가정될 수 있다. 따라서, 하나의 다이 상호연결부(430)의 설명이 제공될 것이다.
[0040] 다이 상호연결부(430)는 다이(410) 상에 형성된 필라(440)를 포함할 수 있다. 필라(440)는 구리(Cu)와 같은 전도성 재료들로 형성될 수 있다. 필라(440)의 제1 표면(예컨대, 최하부 표면)은 다이(410)를 향할 수 있다. 예컨대, 필라(440)의 제1 표면은 다이(410)의 일 측(예컨대, 활성 측)과 접촉할 수 있다.
[0041] 다이 상호연결부(430)는 또한, 필라(440)의 제2 표면 상에 습윤 배리어(460)를 포함할 수 있다. 예컨대, 습윤 배리어(460)는 필라(440)의 제2 표면과 접촉할 수 있다. 습윤 배리어(460)는 전도성 재료들로 형성될 수 있다. 일 양상에서, 습윤 배리어(460)는 필라(440)(예컨대, Cu)와 동일한 재료로 형성될 수 있다. 다른 양상에서, 습윤 배리어(460)는 상이한 재료(예컨대, 니켈(Ni), 알루미늄(Al), 크롬(Cr) 등)로 형성될 수 있다.
[0042] 다이 상호연결부(430)는 습윤 배리어(460) 상의 솔더 캡(450)을 더 포함할 수 있다. 확인되는 바와 같이, 솔더 캡(450)은 습윤 배리어(460)와 접촉할 수 있다. 그러나, 이것이 반드시 필요한 것은 아니다. 솔더 캡(450)과 습윤 배리어(460) 사이에 다른 개재 엘리먼트들 또는 컴포넌트들이 존재할 수 있다. 실제로, 필라(440)는 다이(410)와 접촉하도록 요구되지 않으며, 습윤 배리어(460)는 필라(440)와 접촉하도록 요구되지 않는다. 개재 엘리먼트들이 있든 없든, 다이(410)가 적어도 필라(440) 및 습윤 배리어(460)를 통해 솔더 캡(450)에 전기적으로 커플링되도록 전기 경로가 형성되는 것으로 충분하다.
[0043] 도 4에서, 습윤 배리어(460)는 솔더 캡(450) 아래의 칼라(collar) 형상(예컨대, 3-5 ㎛ 오버행(overhang))인 것으로 예시된다. 즉, 습윤 배리어(460)는 필라(440)보다 넓을 수 있다. 습윤 배리어(460)는 또한, 솔더 캡(450)보다 넓을 수 있다. 습윤 배리어(460)의 형상은, 예컨대, 솔더 리플로우 동안, 필라(440)의 솔더 측벽 습윤화에 대한 물리적 배리어로서의 역할을 한다. 따라서, 제작 동안 패시베이션 층이 필요하지 않다. 적어도 일부 양상들에서, 개시된 기술적 장점들은, 패시베이션 세정이 필요하지 않고, 솔더 캡(450)이 패시베이션 층이 없는 상태로 유지될 수 있는 것을 포함한다는 것이 인식될 것이다.
[0044] 제안된 IC 구조의 다른 기술적 장점은 그것이 기존의 범핑 프로세스들과 완전히 호환가능하다는 것이다. 다시 말해서, 리툴링(retooling)이 거의 또는 전혀 요구되지 않을 것이다. 2-단계 포토 패터닝을 사용한 솔더 캡 및 필라 사이즈의 독립적인 제어는, 미세 피치 애플리케이션들을 위한 큰 UBM(under bump metallization)을 갖는 더 작은 솔더 캡들을 가능하게 할 수 있다.
[0045] 습윤 배리어(460)가 필라(440)와 동일한 또는 상이한 재료로 형성될 수 있다는 것이 위에서 언급되었다. 습윤 배리어(460)가 상이한 재료로 형성될 때, 재료는 솔더 측벽 습윤화에 대한 화학적 배리어를 또한 제공하도록 선택될 수 있다. 일반적으로, 습윤 배리어(460)는 바람직하게는 필라(440)보다 "더 나쁜" 납땜성(solderability)을 가져야 한다. 즉, 필라(440)보다 습윤 배리어(460)와 솔더 조인트를 형성하는 것이 더 어려워야 한다.
[0046] 더 공식적으로, 재료의 납땜성은, 재료에 대해 솔더링된 조인트가 만들어질 수 있는 용이성의 척도로 정의될 수 있다. 이러한 정의 하에서, 솔더링된 조인트는, "높은" 납땜성을 갖는 재료 및 "낮은" 납땜성을 갖는 재료에 대해 더 용이하게 형성될 수 있다. 그런 다음, 습윤 배리어(460) 및 필라(440)가 상이한 재료들로 형성될 때, 습윤 배리어(460)의 납땜성이 필라(440)의 납땜성보다 낮은 것이 바람직할 수 있다. 예컨대, 필라(440)가 Cu로 형성되는 경우, 습윤 배리어(460)는 Ni, Al, Cr 등과 같은 금속들로 형성될 수 있다.
[0047] 다이 상호연결부(430)는 추가적으로, 필라(440)에 의해 커버되지 않는, 습윤 배리어(460)의 표면의 적어도 일부 상에 형성될 수 있는 선택적인 저 습윤 층(low wetting layer)(470)을 포함할 수 있다. 도 4에서, 저 습윤 층(470)(예컨대, 1-3 ㎛ 두께)이 습윤 배리어(460)의 오버행 부분 상에 형성되는 것으로 도시된다. 저 습윤 층(470)은 또한, 물리적 배리어 보호를 제공할 수 있다. 그러나 더 중요하게는, 저 습윤 층(470)(예컨대, Ni, Al, Cr 등)이 필라(440)(예컨대, Cu)보다 낮은 납땜성을 갖는 재료로 형성될 때, 화학적 배리어 보호가 제공될 수 있다.
[0048] 도 4의 IC 구조(400)는 제안된 IC 구조의 다수의 실시예들 중 하나일 뿐이다. 도 5a - 도 5g, 도 6a - 도 6g, 도 7a - 도 7g, 및 도 8a - 도 8g는 다른 IC 구조들의 실시예들을 제작하는 스테이지들의 예들을 예시한다. 다시, 이러한 도면들에서, 다수의 다이 상호연결부들이 도시된다. 그러나, 설명의 간략화를 위해, 다른 다이 상호연결부들이 유사하게 제작될 수 있음을 인식하여, 하나의 다이 상호연결부가 설명될 것이다.
[0049] 도 5a - 도 5g는 IC 구조(500)를 제작하는 스테이지들을 예시한다. 도 5a는, 필라(540) 및 습윤 배리어(560)가 다이(510)(예컨대, FC 다이) 상에 형성될 수 있는 스테이지를 예시한다. 필라(540)는 다이(510) 상에 전도성 재료들(예컨대, Cu)로 형성될 수 있다. 필라(540)의 제1 표면(예컨대, 최하부 표면)은 다이(510)를 향할 수 있다. 예컨대, 필라(540)의 제1 표면은 다이(510)의 일 측(예컨대, 활성 측)과 접촉할 수 있다. 또한, 습윤 배리어(560)가 필라(540) 상에 형성될 수 있다.
[0050] 도 5a 스테이지에 도달하기 위한 프로세스는 다음과 같을 수 있다. 초기에, 제1 포토레지스트(585)가 다이(510) 상에 증착될 수 있다. 제1 포토레지스트(585)는 다이(510)의 콘택(미도시)에 대응하는 제1 개구를 갖게 패터닝될 수 있다. 이에 후속하여, 필라(540)의 제2 표면이 제1 포토레지스트(585)의 최상부 표면에서 노출되도록, 제1 개구 내에 그리고 제1 포토레지스트(585)의 높이까지 필라(540)가 형성될 수 있다. 예컨대, 필라(540)는 금속(예컨대, Cu)을 제1 포토레지스트(585)의 최상부 표면까지 전기도금하는 것으로부터 형성될 수 있다.
[0051] 그 후에, 습윤 배리어(560)가 필라(540)의 노출된 제2 표면 상에 형성될 수 있다. 필라(540) 및 습윤 배리어(560)가 동일한 재료(예컨대, Cu)로 형성되는 경우, 습윤 배리어(560)는, 제1 포토레지스트(585)의 높이 위로 필라(540) 상에 동일한 전도성 재료로 전기도금을 계속함으로써 형성될 수 있다. 습윤 배리어(560)는, 제1 포토레지스트(585)가 여전히 제자리에 있는 상태로, 형성될 수 있음을 주목한다. 제1 포토레지스트(585) 위에 마스크 가둠(mask confinement)이 없기 때문에, 계속되는 전기도금은 제1 포토레지스트(585) 위의 최상부 면 상에서 약간의 과잉-성장(over-growth)을 초래하여 오버행을 형성할 수 있다. 결과적으로, 습윤 배리어(560)는 필라(540)보다 넓을 수 있다.
[0052] 도 5b는, 습윤 배리어(560)의 노출된 표면 상에 저 습윤 층(570)이 형성될 수 있는 스테이지를 예시한다. 바람직하게, 저 습윤 층(570)은 필라(540)보다 낮은 납땜성을 갖는데, 즉, 솔더가 저 습윤 층(570)에 부착되기가 필라(540)보다 어렵다. 예컨대, 필라(540)가 Cu로 형성되는 경우, 저 습윤 층(570)은 Ni, Al, Cr 등을 전기도금함으로써 형성될 수 있다. Ni가 사용되는 경우, 이는 Cu 범핑 프로세스들에서 상당히 표준이라는 점에 주목한다. 저 습윤 층(570)은 또한, 제1 포토레지스트(585)가 여전히 제자리에 있는 상태로, 형성될 수 있다.
[0053] 도 5c는, 저 습윤 층(570)을 커버하도록 제2 포토레지스트(595)가 제1 포토레지스트(585) 상에 증착될 수 있는 스테이지를 예시한다.
[0054] 도 5d는, 저 습윤 층(570)의 표면의 일부를 노출시키기 위해 제2 개구를 형성하도록 제2 포토레지스트(595)가 패터닝될 수 있는 스테이지를 예시한다. 제2 포토레지스트(595)에 형성된 제2 개구의 폭은 제1 포토레지스트(585)에 형성된 제1 개구의 폭보다 작을 수 있다. 제2 개구의 더 작은 폭은 정렬 오프셋들의 수용을 가능하게 한다.
[0055] 도 5e는, 제2 개구 내의, 저 습윤 층(570)의 노출된 부분 상에 솔더 재료(555)가 증착될 수 있는 스테이지를 예시한다. 예컨대, 솔더 재료(555)는 저 습윤 층(570) 상에 전기도금될 수 있다. 그 후에, 제1 및 제2 포토레지스트들(585, 595)이 제거될 수 있다.
[0056] 도 5f는, 제1 및 제2 포토레지스트들(585, 595)의 제거 후의 스테이지를 예시한다. 이 스테이지에서, 노출된 저 습윤 층(570)은 플라즈마 처리를 겪을 수 있다. 예컨대, 저 습윤 층(570)이 니켈로 형성되는 경우, 산화를 통해 저 습윤 층(570)의 납땜성을 추가로 낮추기 위해 N2+O2 플라즈마 처리가 수행될 수 있다.
[0057] 도 5g는, 솔더 캡(550)을 형성하기 위해, 제1 및 제2 포토레지스트들(585, 595)의 제거 시에, 시드 층 에칭 및 솔더 리플로우가 수행될 수 있는 스테이지를 예시한다.
[0058] 일 양상에서, 도 5b의 스테이지는 선택적일 수 있다. 즉, 저 습윤 층(570)은 형성될 필요가 없다. 그런 다음, 프로세스는 도 5a의 스테이지를 스킵(skip)할 수 있는데, 즉, 도 5a의 스테이지로부터 도 5c의 스테이지로 진행할 수 있다. 도 5f의 스테이지는 또한 선택적일 수 있다. 즉, 저 습윤 층(570)을 산화시키기 위해 플라즈마 처리를 수행할 필요가 없을 수 있다. 그런 다음, 프로세스는 도 5f의 스테이지를 스킵할 수 있는데, 즉, 도 5e의 스테이지로부터 도 5g의 스테이지로 진행할 수 있다. 물론, 저 습윤 층(570)이 형성되지 않으면(즉, 도 5b의 스테이지가 스킵되면), 도 5f의 스테이지가 또한 스킵될 수 있다.
[0059] 도 6a - 도 6g는 IC 구조(600)를 제작하는 스테이지들을 예시한다. 도 6a는, 필라(640)가 다이(610)(예컨대, FC 다이) 상에 형성될 수 있는 스테이지를 예시한다. 필라(540)는 다이(610) 상에 전도성 재료들(예컨대, Cu)로 형성될 수 있다. 필라(640)의 제1 표면은 다이(610)를 향할 수 있다. 예컨대, 필라(640)의 제1 표면은 다이(510)의 일 측(예컨대, 활성 측)과 접촉할 수 있다.
[0060] 도 6a 스테이지에 도달하기 위한 프로세스는 다음과 같을 수 있다. 초기에, 제1 포토레지스트(685)가 다이(610) 상에 증착될 수 있다. 제1 포토레지스트(685)는 다이(610)의 콘택(미도시)에 대응하는 제1 개구를 갖게 패터닝될 수 있다. 이에 후속하여, 필라(640)의 제2 표면이 제1 포토레지스트(685)의 최상부 표면에서 노출되도록, 제1 개구 내에 그리고 제1 포토레지스트(585)의 높이까지 필라(640)가 형성될 수 있다. 예컨대, 필라(540)는 금속(예컨대, Cu)을 제1 포토레지스트(685)의 최상부 표면까지 전기도금하는 것으로부터 형성될 수 있다.
[0061] 도 6b는, 습윤 배리어(660)가 필라(640) 상에 형성될 수 있는 스테이지를 예시한다. 필라(640)(예컨대, Cu) 및 습윤 배리어(660)(예컨대, Ni)가 상이한 재료들로 형성되는 경우, 습윤 배리어(660)는, 제1 포토레지스트(685)의 높이 위로 필라(640) 상에 상이한 재료를 전기도금함으로써 형성될 수 있다. 습윤 배리어(660)는, 제1 포토레지스트(685)가 여전히 제자리에 있는 상태로, 형성될 수 있음을 주목한다. 제1 포토레지스트(685) 위에 마스크 가둠이 없기 때문에, 전기도금은 습윤 배리어(660)가 필라(640) 위에 오버행을 갖는 머시룸(mushroom) 또는 칼라 형상이 되는 것을 초래할 수 있다. 결과적으로, 습윤 배리어(660)는 필라(640)보다 넓을 수 있다.
[0062] 도 6c는, 습윤 배리어(660)를 커버하도록 제2 포토레지스트(695)가 제1 포토레지스트(685) 상에 증착될 수 있는 스테이지를 예시한다.
[0063] 도 6d는, 습윤 배리어(660)의 표면의 일부를 노출시키기 위해 제2 개구를 형성하도록 제2 포토레지스트(695)가 패터닝될 수 있는 스테이지를 예시한다. 제2 포토레지스트(695)에 형성된 제2 개구의 폭은, 예컨대 정렬 오프셋들을 수용하기 위해, 제1 포토레지스트(685)에 형성된 제1 개구의 폭보다 작을 수 있다.
[0064] 도 6e는, 제2 개구 내의, 습윤 배리어(660)의 노출된 부분 상에 솔더 재료(655)가 증착될 수 있는 스테이지를 예시한다. 예컨대, 솔더 재료(655)는 습윤 배리어(660) 상에 전기도금될 수 있다. 그 후에, 제1 및 제2 포토레지스트들(685, 695)이 제거될 수 있다.
[0065] 도 6f는, 제1 및 제2 포토레지스트들(685, 695)의 제거 후의 스테이지를 예시한다. 이 스테이지에서, 노출된 습윤 배리어(660)는 플라즈마 처리를 겪을 수 있다. 예컨대, 노출된 습윤 배리어(660)가 니켈로 형성되는 경우, 산화를 통해 노출된 습윤 배리어(660)의 납땜성을 추가로 낮추기 위해 N2+O2 플라즈마 처리가 수행될 수 있다.
[0066] 도 6g는, 솔더 캡(650)을 형성하기 위해, 제1 및 제2 포토레지스트들(685, 695)의 제거 시에, 시드 층 에칭 및 솔더 리플로우가 수행될 수 있는 스테이지를 예시한다.
[0067] 일 양상에서, 도 6f의 스테이지는 또한 선택적일 수 있다. 즉, 플라즈마 처리를 수행할 필요가 없을 수 있다. 그런 다음, 프로세스는 도 6f의 스테이지를 스킵할 수 있는데, 즉, 도 6e의 스테이지로부터 도 6g의 스테이지로 진행할 수 있다.
[0068] 도 7a - 도 7g는 IC 구조(700)를 제작하는 스테이지들을 예시한다. 도 7a는, 필라(740) 및 습윤 배리어(760)가 다이(710)(예컨대, FC 다이) 상에 형성될 수 있는 스테이지를 예시한다. 필라(740)는 다이(710) 상에 전도성 재료들(예컨대, Cu)로 형성될 수 있다. 필라(740)의 제1 표면(예컨대, 최하부 표면)은 다이(710)를 향할 수 있다. 예컨대, 필라(740)의 제1 표면은 다이(710)의 일 측(예컨대, 활성 측)과 접촉할 수 있다. 또한, 습윤 배리어(760)가 필라(740) 상에 형성될 수 있다.
[0069] 도 7a 스테이지에 도달하기 위한 프로세스는 다음과 같을 수 있다. 초기에, 제1 포토레지스트(785)가 다이(710) 상에 증착될 수 있다. 제1 포토레지스트(785)는 다이(710)의 콘택(미도시)에 대응하는 제1 개구를 갖게 패터닝될 수 있다. 이에 후속하여, 필라(740)의 제2 표면이 제1 포토레지스트(785)의 최상부 표면에서 노출되도록, 제1 개구 내에 그리고 제1 포토레지스트(785)의 높이까지 필라(740)가 형성될 수 있다. 예컨대, 필라(740)는 금속(예컨대, Cu)을 제1 포토레지스트(785)의 최상부 표면까지 전기도금하는 것으로부터 형성될 수 있다.
[0070] 그 후에, 습윤 배리어(760)가 필라(740)의 노출된 제2 표면 상에 형성될 수 있다. 습윤 배리어(760)를 형성하기 위해, 제1 포토레지스트(785)의 높이 위로 필라(740) 상에 동일한 또는 상이한 전도성 재료를 이용한 전기도금이 계속될 수 있다. 습윤 배리어(760)는, 제1 포토레지스트(785)가 여전히 제자리에 있는 상태로, 형성될 수 있다. 제1 포토레지스트(785) 위에 마스크 가둠이 없기 때문에, 계속되는 전기도금은 제1 포토레지스트(785) 위의 최상부 면에서 약간의 과잉-성장을 초래하여 오버행을 형성할 수 있다. 결과적으로, 습윤 배리어(760)는 필라(740)보다 넓을 수 있다.
[0071] 도 7b는, 습윤 배리어(760)의 노출된 표면 상에 저 습윤 층(770)이 형성될 수 있는 스테이지를 예시한다. 바람직하게, 저 습윤 층(770)은 필라(740)보다 낮은 납땜성을 갖는다. 예컨대, 필라(740)가 Cu로 형성되는 경우, 저 습윤 층(770)은 Al, Cr 등을 전기도금함으로써 형성될 수 있다. 저 습윤 층(770)은 또한, 제1 포토레지스트(785)가 여전히 제자리에 있는 상태로, 형성될 수 있다.
[0072] 도 7c는, 저 습윤 층(770)을 커버하도록 제2 포토레지스트(795)가 제1 포토레지스트(785) 상에 증착될 수 있는 스테이지를 예시한다.
[0073] 도 7d는, 저 습윤 층(770)의 표면의 일부를 노출시키기 위해 제2 개구를 형성하도록 제2 포토레지스트(795)가 패터닝될 수 있는 스테이지를 예시한다. 제2 포토레지스트(795)에 형성된 제2 개구의 폭은 제1 포토레지스트(785)에 형성된 제1 개구의 폭보다 작을 수 있다.
[0074] 도 7e는, 습윤 배리어(760)의 일부를 노출시키기 위해 저 습윤 층(770)의 노출된 부분이 에칭될 수 있는 스테이지를 예시한다. 이에 후속하여, 습윤 배리어(760)의 노출된 부분 상에 콘택 층(780)이 형성될 수 있다. 예컨대, 콘택 층(780)은 습윤 배리어(760)의 노출된 부분 상에 전도성 재료, 이를테면, Ni를 도금함으로써 형성될 수 있다.
[0075] 도 7f는, 제2 개구 내의 콘택 층(780) 상에 솔더 재료(755)가 증착될 수 있는 스테이지를 예시한다. 예컨대, 솔더 재료(755)는 콘택 층(780) 상에 전기도금될 수 있다. 그 후에, 제1 및 제2 포토레지스트들(785, 795)이 제거될 수 있다.
[0076] 도 7g는, 솔더 캡(750)을 형성하기 위해, 제1 및 제2 포토레지스트들(785, 795)의 제거 시에, 시드 층 에칭 및 솔더 리플로우가 수행될 수 있는 스테이지를 예시한다.
[0077] 일 양상에서, 도 7b의 스테이지는 선택적일 수 있다. 즉, 저 습윤 층(770)은 형성될 필요가 없다. 그런 다음, 프로세스는 도 7a의 스테이지를 스킵할 수 있는데, 즉, 도 7a의 스테이지로부터 도 7c의 스테이지로 진행할 수 있다. 또한, 저 습윤 층(770)이 형성되지 않으면(즉, 도 7b의 스테이지가 스킵되면), 제2 포토레지스트(785)에 제2 개구가 형성되는 도 7d의 스테이지 후에, 습윤 배리어(760)는 이미 노출되어 있을 것이다. 따라서, 프로세스는 콘택 층(780)을 형성하는 것으로 직접 진행될 수 있다.
[0078] 도 8a - 도 8g는 IC 구조(800)를 제작하는 스테이지들을 예시한다. 도 8a는, 제1 필라(840) 및 습윤 배리어(860)가 다이(810)(예컨대, FC 다이) 상에 형성될 수 있는 스테이지를 예시한다. 제1 필라(840)는 다이(810) 상에 전도성 재료들(예컨대, Cu)로 형성될 수 있다. 제1 필라(840)의 제1 표면(예컨대, 최하부 표면)은 다이(810)를 향할 수 있다. 예컨대, 제1 필라(840)의 제1 표면은 다이(810)의 일 측(예컨대, 활성 측)과 접촉할 수 있다. 또한, 습윤 배리어(860)가 제1 필라(840) 상에 형성될 수 있다.
[0079] 도 8a 스테이지에 도달하기 위한 프로세스는 다음과 같을 수 있다. 초기에, 제1 포토레지스트(885)가 다이(810) 상에 증착될 수 있다. 제1 포토레지스트(885)는 다이(810)의 콘택(미도시)에 대응하는 제1 개구를 갖게 패터닝될 수 있다. 이에 후속하여, 제1 필라(840)의 제2 표면이 제1 포토레지스트(885)의 최상부 표면에서 노출되도록, 제1 개구 내에 그리고 제1 포토레지스트(885)의 높이까지 제1 필라(840)가 형성될 수 있다. 예컨대, 제1 필라(840)는 금속(예컨대, Cu)을 제1 포토레지스트(885)의 최상부 표면까지 전기도금하는 것으로부터 형성될 수 있다.
[0080] 그 후에, 습윤 배리어(860)가 제1 필라(840)의 노출된 제2 표면 상에 형성될 수 있다. 습윤 배리어(860)를 형성하기 위해, 제1 포토레지스트(885)의 높이 위로 제1 필라(840) 상에 동일한 또는 상이한 전도성 재료를 이용한 전기도금이 계속될 수 있다. 습윤 배리어(860)는, 제1 포토레지스트(885)가 여전히 제자리에 있는 상태로, 형성될 수 있다. 제1 포토레지스트(885) 위에 마스크 가둠이 없기 때문에, 계속되는 전기도금은 제1 포토레지스트(885) 위의 최상부 면에서 약간의 과잉-성장을 초래하여 오버행을 형성할 수 있다. 결과적으로, 습윤 배리어(860)는 제1 필라(840)보다 넓을 수 있다.
[0081] 도 8b는, 습윤 배리어(860)의 노출된 표면 상에 저 습윤 층(870)이 형성될 수 있는 스테이지를 예시한다. 바람직하게, 저 습윤 층(870)은 제1 필라(840)보다 낮은 납땜성을 갖는다. 예컨대, 제1 필라(840)가 Cu로 형성되는 경우, 저 습윤 층(870)은 Al, Cr 등을 전기도금함으로써 형성될 수 있다. 저 습윤 층(870)은 또한, 제1 포토레지스트(885)가 여전히 제자리에 있는 상태로, 형성될 수 있다.
[0082] 도 8c는, 저 습윤 층(870)을 커버하도록 제2 포토레지스트(895)가 제1 포토레지스트(885) 상에 증착될 수 있는 스테이지를 예시한다.
[0083] 도 8d는, 저 습윤 층(870)의 표면의 일부를 노출시키기 위해 제2 개구를 형성하도록 제2 포토레지스트(895)가 패터닝될 수 있는 스테이지를 예시한다. 제2 포토레지스트(895)에 형성된 제2 개구의 폭은 제1 포토레지스트(885)에 형성된 제1 개구의 폭보다 작을 수 있다.
[0084] 도 8e는, 제2 개구 내의, 저 습윤 층(870)의 노출된 부분 상에 제2 필라(890)가 형성될 수 있는 스테이지를 예시한다. 예컨대, 전도성 재료(예컨대, Cu)가 제2 개구 내의 저 습윤 층(870) 상에 도금될 수 있다.
[0085] 도 8f는, 제2 개구 내의 제2 필라(890) 상에 콘택 층(880)이 형성될 수 있는 스테이지를 예시한다. 예컨대, 콘택 층(880)은 제2 필라(890) 상에 Ni와 같은 전도성 재료를 도금함으로써 형성될 수 있다.
[0086] 도 8f에서, 콘택 층(880)을 형성한 후에, 제2 개구 내의 콘택 층(880) 상에 솔더 재료(855)가 증착될 수 있다. 예컨대, 솔더 재료(855)는 콘택 층(880) 상에 전기도금될 수 있다. 그 후에, 제1 및 제2 포토레지스트들(885, 895)이 제거될 수 있다.
[0087] 도 8g는, 솔더 캡(850)을 형성하기 위해, 제1 및 제2 포토레지스트들(885, 895)의 제거 시에, 시드 층 에칭 및 솔더 리플로우가 수행될 수 있는 스테이지를 예시한다.
[0088] 도 9a - 도 9e는 IC 패키지들의 상이한 예시적인 실시예들을 예시한다. 도 9a는 도 4의 IC 구조(400)를 갖는 기판(920)(전도성 패드들(925)을 포함함)을 포함하는 IC 패키지(900A)를 예시한다. 도 9b는 도 5g의 IC 구조(500)를 갖는 기판(920)(전도성 패드들(925)을 포함함)을 포함하는 IC 패키지(900B)를 예시한다. 도 9c는 도 6g의 IC 구조(600)를 갖는 기판(920)(전도성 패드들(925)을 포함함)을 포함하는 IC 패키지(900C)를 예시한다. 도 9d는 도 7g의 IC 구조(700)를 갖는 기판(920)(전도성 패드들(925)을 포함함)을 포함하는 IC 패키지(900D)를 예시한다. 도 9e는 도 8g의 IC 구조(800)를 갖는 기판(920)(전도성 패드들(925)을 포함함)을 포함하는 IC 패키지(900E)를 예시한다. IC 패키지들(900A-900E) 각각에서, 다이(410, 510, 610, 710, 810)는, 적어도 솔더 캡(450, 550, 650, 750, 850), 필라(440, 540, 640, 740, 840), 및 습윤 배리어(460, 560, 660, 760, 860)를 통해 기판(920)의 전도성 패드(925)에 전기적으로 커플링될 수 있음을 주목한다.
[0089] 도 10은 IC 구조들(400, 500, 600, 700, 800) 중 임의의 것과 같은 IC 구조를 제작하는 예시적인 방법(1000)의 흐름도를 예시한다. 블록(1010)에서, 필라의 제1 표면이 다이를 향하도록, 다이 상에 필라가 형성될 수 있다.
[0090] 블록(1020)에서, 필라의 제2 표면 상에 습윤 배리어가 형성될 수 있다. 습윤 배리어는 습윤 배리어의 폭이 필라의 폭보다 크도록 형성될 수 있다.
[0091] 도 11은 블록들(1010 및 1020)을 구현하기 위한 예시적인 프로세스의 흐름도를 예시한다. 블록(1110)에서, 제1 포토레지스트가 다이 상에 증착될 수 있다. 블록(1120)에서, 제1 포토레지스트는 다이의 콘택에 대응할 수 있는 제1 개구를 갖게 패터닝될 수 있다. 블록(1130)에서, 필라의 제2 표면이 제1 포토레지스트의 최상부 표면에서 노출되도록, 필라가 제1 개구 내에 형성될 수 있다. 예컨대, 필라는 전도성 재료(예컨대, Cu)를 제1 포토레지스트의 최상부 표면까지 전기도금하는 것으로부터 형성될 수 있다. 일 양상에서, 블록들(1110, 1120, 1130)은 도 5a, 도 6a, 도 7a, 도 8a에 대응할 수 있다.
[0092] 블록(1140)에서, 필라의 노출된 제2 표면 상에 습윤 배리어가 형성될 수 있다. 예컨대, 습윤 배리어는, 제1 포토레지스트가 제자리에 있는 상태로, 필라 상에 전도성 재료를 도금함으로써 형성될 수 있다. 습윤 배리어는 필라와 동일한 또는 상이한 재료로 형성될 수 있다. 일 양상에서, 블록(1140)은 도 5a, 도 6b, 도 7a, 도 8a에 대응할 수 있다.
[0093] 도 10을 다시 참조하면, 일 양상에서, 방법(1000)은 블록(1020)으로부터 블록(1050)으로 진행할 수 있다. 블록(1050)에서, 다이가 적어도 필라 및 습윤 배리어를 통해 솔더 캡에 전기적으로 커플링되도록, 습윤 배리어 상에 솔더 캡이 형성될 수 있다.
[0094] 도 12는 블록(1020)으로부터 진행할 때, 블록(1050)을 구현하기 위한 예시적인 프로세스의 흐름도를 예시한다. 블록(1210)에서, 습윤 배리어를 커버하도록 제2 포토레지스트가 제1 포토레지스트 상에 증착될 수 있다. 일 양상에서, 블록(1210)은 도 6c에 대응할 수 있다.
[0095] 블록(1220)에서, 습윤 배리어의 일부를 노출시키기 위해, 제2 개구를 갖게 제2 포토레지스트가 패터닝될 수 있다. 제2 개구의 폭은 제1 개구의 폭보다 작을 수 있다. 일 양상에서, 블록(1220)은 도 6d에 대응할 수 있다.
[0096] 블록(1230)에서, 제2 개구 내의, 습윤 배리어의 노출된 부분 상에 솔더 재료가 증착될 수 있다. 일 양상에서, 블록(1230)은 도 6e에 대응할 수 있다.
[0097] 솔더 재료를 증착한 후에, 블록(1240)에서, 제1 및 제2 포토레지스트들이 제거될 수 있다. 그 후에, (선택적일 수 있는) 블록(1250)에서, 플라즈마 처리가 수행될 수 있다. 일 양상에서, 블록들(1240 및 1250)은 도 6f에 대응할 수 있다.
[0098] 블록(1240 또는 1250) 후에, 블록(1260)에서, 시드 층 에칭 및 솔더 리플로우가 수행될 수 있다. 일 양상에서, 블록(1260)은 도 6g에 대응할 수 있다.
[0099] 도 10을 다시 참조하면, 다른 양상에서, 방법(1000)은 블록(1050)으로 진행하기 전에 블록(1020)으로부터 블록(1030)으로 진행할 수 있다. 블록(1030)에서, 필라에 의해 커버되지 않는, 습윤 배리어의 표면의 적어도 일부 상에 저 습윤 층이 형성될 수 있다. 바람직하게, 저 습윤 층은 필라보다 낮은 납땜성을 갖는다.
[0100] 도 13은 블록(1030)을 구현하기 위한 예시적인 프로세스의 흐름도를 예시한다. 블록(1310)에서, 제1 포토레지스트가 여전히 제자리에 있는 상태로, 저 습윤 층이 습윤 배리어 상에 형성될 수 있다. 일 양상에서, 블록(1310)은 도 5b, 도 7b, 도 8b에 대응할 수 있다.
[0101] 도 10을 다시 참조하면, 추가의 양상에서, 방법(1000)은 블록(1030)으로부터 블록(1050)으로 진행할 수 있다. 이전에 표시된 바와 같이, 블록(1050)에서, 다이가 적어도 필라 및 습윤 배리어를 통해 솔더 캡에 전기적으로 커플링되도록, 습윤 배리어 상에 솔더 캡이 형성될 수 있다.
[0102] 도 14는 블록(1030)으로부터 진행할 때, 블록(1050)을 구현하기 위한 예시적인 프로세스의 흐름도를 예시한다. 블록(1410)에서, 저 습윤 층을 커버하도록 제2 포토레지스트가 제1 포토레지스트 상에 증착될 수 있다. 일 양상에서, 블록(1410)은 도 5c에 대응할 수 있다.
[0103] 블록(1420)에서, 저 습윤 층의 일부를 노출시키기 위해, 제2 개구를 갖게 제2 포토레지스트가 패터닝될 수 있다. 제2 개구의 폭은 제1 개구의 폭보다 작을 수 있다. 일 양상에서, 블록(1420)은 도 5d에 대응할 수 있다.
[0104] 블록(1430)에서, 제2 개구 내의, 저 습윤 층의 노출된 부분 상에 솔더 재료가 증착될 수 있다. 일 양상에서, 블록(1430)은 도 5e에 대응할 수 있다.
[0105] 솔더 재료를 증착한 후에, 블록(1440)에서, 제1 및 제2 포토레지스트들이 제거될 수 있다. 그 후에, (선택적일 수 있는) 블록(1450)에서, 플라즈마 처리가 수행될 수 있다. 일 양상에서, 블록들(1440 및 1450)은 도 5f에 대응할 수 있다.
[0106] 블록(1440 또는 1450) 후에, 블록(1460)에서, 시드 층 에칭 및 솔더 리플로우가 수행될 수 있다. 일 양상에서, 블록(1460)은 도 5g에 대응할 수 있다.
[0107] 도 10을 다시 참조하면, 또 다른 추가의 양상에서, 방법(1000)은 블록(1030)으로부터 블록(1040)으로 진행할 수 있다. 블록(1040)에서, 콘택 층이 습윤 배리어와 솔더 캡 사이에 있도록, 습윤 배리어 상에 콘택 층이 형성될 수 있다.
[0108] 도 15는 블록(1040)을 구현하기 위한 예시적인 프로세스의 흐름도를 예시한다. 블록(1510)에서, 저 습윤 층을 커버하도록 제2 포토레지스트가 제1 포토레지스트 상에 증착될 수 있다. 일 양상에서, 블록(1510)은 도 7c에 대응할 수 있다.
[0109] 블록(1520)에서, 저 습윤 층의 표면의 일부를 노출시키기 위해, 제2 개구를 갖게 제2 포토레지스트가 패터닝될 수 있다. 제2 개구의 폭은 제1 개구의 폭보다 작을 수 있다. 일 양상에서, 블록(1520)은 도 7d에 대응할 수 있다.
[0110] 블록(1530)에서, 습윤 배리어의 일부를 노출시키기 위해, 저 습윤 층의 노출된 부분이 에칭될 수 있다. 블록(1540)에서, 습윤 배리어의 노출된 부분 상에 콘택 층이 형성될 수 있다. 예컨대, 전도성 재료(예컨대, Ni)가 습윤 배리어의 노출된 부분 상에 도금될 수 있다. 일 양상에서, 블록들(1530 및 1540)은 도 7e에 대응할 수 있다.
[0111] 도 10을 다시 참조하면, 방법은 블록(1040)으로부터 블록(1050)으로 진행할 수 있다. 이전에 표시된 바와 같이, 블록(1050)에서, 다이가 적어도 필라 및 습윤 배리어를 통해 솔더 캡에 전기적으로 커플링되도록, 습윤 배리어 상에 솔더 캡이 형성될 수 있다.
[0112] 도 16은 블록(1040)으로부터 진행할 때, 블록(1050)을 구현하기 위한 예시적인 프로세스의 흐름도를 예시한다. 블록(1610)에서, 솔더 재료가 제2 개구 내의 콘택 층 상에 증착될 수 있다. 일 양상에서, 블록(1610)은 도 7f에 대응할 수 있다.
[0113] 솔더 재료를 증착한 후에, 블록(1620)에서, 제1 및 제2 포토레지스트들이 제거될 수 있다. 그 후에, 블록(1630)에서, 시드 층 에칭 및 솔더 리플로우가 수행될 수 있다. 일 양상에서, 블록들(1620 및 1630)은 도 7g에 대응할 수 있다.
[0114] 도 17은 도 10의 블록(1040)을 구현하기 위한 다른 예시적인 프로세스의 흐름도를 예시한다. 이 예시적인 프로세스에서, 다른 필라가 형성된다. 따라서, 구별의 용이함을 위해, 블록(1010)에서 형성된 필라는 제1 필라로 지칭될 것이다. 그런 다음, 제1 필라 상에 저 습윤 층이 형성될 수 있다.
[0115] 블록(1710)에서, 저 습윤 층을 커버하도록 제2 포토레지스트가 제1 포토레지스트 상에 증착될 수 있다. 일 양상에서, 블록(1710)은 도 8c에 대응할 수 있다.
[0116] 블록(1720)에서, 저 습윤 층의 표면의 일부를 노출시키기 위해, 제2 개구를 갖게 제2 포토레지스트가 패터닝될 수 있다. 제2 개구의 폭은 제1 개구의 폭보다 작을 수 있다. 일 양상에서, 블록(1720)은 도 8d에 대응할 수 있다.
[0117] 블록(1730)에서, 제2 개구 내의 저 습윤 층 상에 제2 필라가 형성될 수 있다. 예컨대, 전도성 재료(예컨대, Cu)가 저 습윤 층의 노출된 부분 상에 도금될 수 있다. 일 양상에서, 블록(1730)은 도 8e에 대응할 수 있다.
[0118] 블록(1740)에서, 콘택 층이 제2 필라 상에 형성될 수 있다. 예컨대, 전도성 재료(예컨대, Ni)가 콘택 층 상에 도금될 수 있다. 일 양상에서, 블록(1740)은 도 8f에 대응할 수 있다.
[0119] 도 18은 도 17의 블록들을 통해 구현되는 바와 같이, 블록(1040)으로부터 진행할 때, 블록(1050)을 구현하기 위한 예시적인 프로세스의 흐름도를 예시한다. 블록(1810)에서, 솔더 재료가 제2 개구 내의 콘택 층 상에 증착될 수 있다. 일 양상에서, 블록(1810)은 또한, 도 8f에 대응할 수 있다.
[0120] 솔더 재료를 증착한 후에, 블록(1820)에서, 제1 및 제2 포토레지스트들이 제거될 수 있다. 그 후에, 블록(1830)에서, 시드 층 에칭 및 솔더 리플로우가 수행될 수 있다. 일 양상에서, 블록들(1820 및 1830)은 도 8g에 대응할 수 있다.
[0121] 도 19는 본 개시내용의 다양한 양상들에 따른, 전술된 IC 패키지들 및 구조들(400, 500, 600, 700, 800, 900A, 900B, 900C, 900D, 900E) 중 임의의 것과 통합될 수 있는 다양한 전자 디바이스들을 예시한다. 예컨대, 모바일 전화 디바이스(1902), 랩톱 컴퓨터 디바이스(1904), 및 고정 위치 단말 디바이스(1906) 각각은 일반적으로 UE(user equipment)로 간주될 수 있고, 본원에서 설명된 바와 같은 IC 패키지들 및 구조들(400, 500, 600, 700, 800, 900A, 900B, 900C, 900D, 900E)을 통합하는 장치(1900)를 포함할 수 있다. 도 19에 예시된 디바이스들(1902, 1904, 1906)은 단지 예시적이다. 다른 전자 디바이스들은 또한, 모바일 디바이스들, 핸드-헬드 PCS(personal communication systems) 유닛들, 휴대용 데이터 유닛들, 이를테면, 개인 휴대 정보 단말(personal digital assistant)들, GPS(global positioning system) 인에이블 디바이스들, 내비게이션 디바이스들, 셋톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 고정 위치 데이터 유닛들, 이를테면, 미터 판독 장비, 통신 디바이스들, 스마트폰들, 태블릿 컴퓨터들, 컴퓨터들, 웨어러블 디바이스들, 서버들, 라우터들, 자동차들에 구현된 전자 디바이스들, IoT(Internet of things) 디바이스, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 조합을 포함하는 디바이스들(예컨대, 전자 디바이스들)의 그룹을 포함하는(그러나 이에 제한되지 않음) IC 패키지들 및 구조들(400, 500, 600, 700, 800, 900A, 900B, 900C, 900D, 900E)을 포함할 수 있다.
[0122] 앞서 개시된 디바이스들 및 기능들은 컴퓨터-판독가능 매체들 상에 저장된 컴퓨터 파일들(예컨대, RTL, GDSII, GERBER 등)로 설계 및 구성될 수 있다. 그러한 파일들 중 일부 또는 전부는 그러한 파일들에 기반하여 디바이스들을 제작하는 제작 핸들러들에게 제공될 수 있다. 결과적인 제품들은 반도체 웨이퍼들을 포함할 수 있으며, 그런 다음, 그 반도체 웨이퍼들은 반도체 다이로 절단되고 본원에서 설명된 바와 같이 패키징된다.
[0123] 구현 예들은 다음의 넘버링된 조항들에서 설명된다:
[0124] 조항 1: IC(integrated circuit) 구조로서, IC 구조는: 다이; 다이 상의 필라 ― 필라의 제1 표면은 다이를 향함 ―; 필라의 제2 표면 상의 습윤 배리어 ― 습윤 배리어의 폭은 필라의 폭보다 큼 ―; 및 다이가 적어도 필라 및 습윤 배리어를 통해 솔더 캡에 전기적으로 커플링되도록, 습윤 배리어 상의 솔더 캡을 포함한다.
[0125] 조항 2: 조항 1의 IC 구조는: 필라에 의해 커버되지 않는, 습윤 배리어의 표면의 적어도 일부 상의 저 습윤 층을 더 포함한다.
[0126] 조항 3: 조항 2의 IC 구조에 있어서, 저 습윤 층은 필라보다 낮은 납땜성을 갖는다.
[0127] 조항 4: 조항 2 또는 조항 3의 IC 구조에 있어서, 저 습윤 층은 니켈(Ni), 알루미늄(Al), 및 크롬(Cr)의 임의의 조합으로 형성된다.
[0128] 조항 5: 조항 2 내지 조항 4 중 어느 한 조항의 IC 구조에 있어서, 저 습윤 층은 습윤 배리어와 솔더 캡 사이에 형성된다.
[0129] 조항 6: 조항 2 내지 조항 5 중 어느 한 조항의 IC 구조에 있어서, 필라는 제1 필라이고, 그리고 IC 구조는: 저 습윤 층 상의 제2 필라; 및 제2 필라와 솔더 캡 사이에 있는 콘택 층을 더 포함한다.
[0130] 조항 7: 조항 6의 IC 구조에 있어서, 콘택 층은 니켈(Ni)로 형성된다.
[0131] 조항 8: 조항 2 내지 조항 5 중 어느 한 조항의 IC 구조는: 습윤 배리어와 솔더 캡 사이에 있는 콘택 층을 더 포함한다.
[0132] 조항 9: 조항 8의 IC 구조에 있어서, 콘택 층은 니켈(Ni)로 형성된다.
[0133] 조항 10: 조항 2 내지 조항 9 중 어느 한 조항의 IC 구조에 있어서, 습윤 배리어의 폭은 솔더 캡의 폭보다 크다.
[0134] 조항 11: 조항 2 내지 조항 10 중 어느 한 조항의 IC 구조에 있어서, 필라 및 습윤 배리어는 동일한 전도성 재료로 형성된다.
[0135] 조항 12: 조항 11의 IC 구조에 있어서, 필라 및 습윤 배리어는 구리(Cu)로 형성된다.
[0136] 조항 13: 조항 2 내지 조항 10 중 어느 한 조항의 IC 구조에 있어서, 필라 및 습윤 배리어는 상이한 전도성 재료들로 형성된다.
[0137] 조항 14: 조항 13의 IC 구조에 있어서, 필라는 구리(Cu)로 형성되고, 그리고 습윤 배리어는 니켈(Ni)로 형성된다.
[0138] 조항 15: 조항 2 내지 조항 14 중 어느 한 조항의 IC 구조에 있어서, IC 구조는, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말, 고정 위치 단말, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, IoT(internet of things) 디바이스, 랩톱 컴퓨터, 서버, 및 자동차 내의 디바이스로 이루어진 그룹으로부터 선택된 장치에 통합된다.
[0139] 조항 16: IC(integrated circuit) 구조를 제작하는 방법으로서, 방법은: 다이 상에 필라를 형성하는 단계 ― 필라의 제1 표면은 다이를 향함 ―; 필라의 제2 표면 상에 습윤 배리어를 형성하는 단계 ― 습윤 배리어의 폭은 필라의 폭보다 큼 ―; 및 다이가 적어도 필라 및 습윤 배리어를 통해 솔더 캡에 전기적으로 커플링되도록, 습윤 배리어 상에 솔더 캡을 형성하는 단계를 포함한다.
[0140] 조항 17: 조항 16의 방법에 있어서, 필라를 형성하는 단계 및 습윤 배리어를 형성하는 단계는: 다이 상에 제1 포토레지스트를 증착하는 단계; 제1 개구를 갖게 제1 포토레지스트를 패터닝하는 단계; 필라의 제2 표면이 제1 포토레지스트의 최상부 표면에서 노출되도록, 제1 개구에 필라를 형성하는 단계; 및 제1 포토레지스트가 제자리에 있는 상태로, 필라의 노출된 제2 표면 상에 습윤 배리어를 형성하는 단계를 포함한다.
[0141] 조항 18: 조항 17의 방법에 있어서, 필라는 제1 개구에서 구리(Cu)를 도금함으로써 형성되거나, 또는 습윤 배리어는 필라 상에 Cu 또는 니켈(Ni)을 도금함으로써 형성되거나, 또는 둘 모두이다.
[0142] 조항 19: 조항 17 또는 조항 18의 방법에 있어서, 솔더 캡을 형성하는 단계는: 습윤 배리어를 커버하도록 제1 포토레지스트 상에 제2 포토레지스트를 증착하는 단계; 습윤 배리어의 일부를 노출시키기 위해 제2 개구를 갖게 제2 포토레지스트를 패터닝하는 단계 ― 제2 개구의 폭은 제1 개구의 폭보다 작음 ―; 제2 개구 내의, 습윤 배리어의 노출된 부분 상에 솔더 재료를 증착하는 단계; 솔더 재료를 증착한 후에 제1 포토레지스트 및 제2 포토레지스트를 제거하는 단계; 및 제1 포토레지스트 및 제2 포토레지스트를 제거한 후에 시드 층 에칭 및 솔더 리플로우를 수행하는 단계를 포함한다.
[0143] 조항 20: 조항 19의 방법에 있어서, 솔더 캡을 형성하는 단계는: 제1 포토레지스트 및 제2 포토레지스트를 제거한 후에, 그리고 시드 층 에칭 및 솔더 리플로우를 수행하기 전에, 습윤 배리어의 플라즈마 처리를 수행하는 단계를 더 포함한다.
[0144] 조항 21: 조항 17 또는 조항 18의 방법은: 필라에 의해 커버되지 않는, 습윤 배리어의 표면의 적어도 일부 상에 저 습윤 층을 형성하는 단계를 더 포함하며, 저 습윤 층은 필라보다 낮은 납땜성을 갖는다.
[0145] 조항 22: 조항 21의 방법에 있어서, 저 습윤 층은 니켈(Ni), 알루미늄(Al), 및 크롬(Cr)의 임의의 조합으로 형성된다.
[0146] 조항 23: 조항 21 또는 조항 22의 방법에 있어서, 저 습윤 층을 형성하는 단계는: 제1 포토레지스트가 여전히 제자리에 있는 상태로, 습윤 배리어 상에 저 습윤 층을 형성하는 단계를 포함하고, 그리고 솔더 캡을 형성하는 단계는: 저 습윤 층을 커버하도록 제1 포토레지스트 상에 제2 포토레지스트를 증착하는 단계; 저 습윤 층의 표면의 일부를 노출시키기 위해 제2 개구를 갖게 제2 포토레지스트를 패터닝하는 단계 ― 제2 개구의 폭은 제1 개구의 폭보다 작음 ―; 제2 개구 내의, 저 습윤 층의 노출된 부분 상에 솔더 재료를 증착하는 단계; 솔더 재료를 증착한 후에 제1 포토레지스트 및 제2 포토레지스트를 제거하는 단계; 및 제1 포토레지스트 및 제2 포토레지스트를 제거한 후에 시드 층 에칭 및 솔더 리플로우를 수행하는 단계를 포함한다.
[0147] 조항 24: 조항 23의 방법에 있어서, 솔더 캡을 형성하는 단계는: 제1 포토레지스트 및 제2 포토레지스트를 제거한 후에, 그리고 시드 층 에칭 및 솔더 리플로우를 수행하기 전에, 습윤 배리어의 플라즈마 처리를 수행하는 단계를 더 포함한다.
[0148] 조항 25: 조항 17 또는 조항 18의 방법은: 콘택 층이 습윤 배리어와 솔더 캡 사이에 있도록, 습윤 배리어 상에 콘택 층을 형성하는 단계를 더 포함한다.
[0149] 조항 26: 조항 25의 방법에 있어서, 콘택 층을 형성하는 단계는: 저 습윤 층을 커버하도록 제1 포토레지스트 상에 제2 포토레지스트를 증착하는 단계; 저 습윤 층의 표면의 일부를 노출시키기 위해 제2 개구를 갖게 제2 포토레지스트를 패터닝하는 단계 ― 제2 개구의 폭은 제1 개구의 폭보다 작음 ―; 습윤 배리어의 일부를 노출시키기 위해 저 습윤 층의 노출된 부분을 에칭하는 단계; 및 습윤 배리어의 노출된 부분 상에 콘택 층을 형성하는 단계를 포함하고, 그리고 솔더 캡을 형성하는 단계는: 제2 개구 내의 콘택 층 상에 솔더 재료를 증착하는 단계; 솔더 재료를 증착한 후에 제1 포토레지스트 및 제2 포토레지스트를 제거하는 단계; 및 제1 포토레지스트 및 제2 포토레지스트를 제거한 후에 시드 층 에칭 및 솔더 리플로우를 수행하는 단계를 포함한다.
[0150] 조항 27: 조항 26의 방법에 있어서, 콘택 층은 습윤 배리어의 노출된 부분 상에 니켈(Ni)을 도금함으로써 형성된다.
[0151] 조항 28: 조항 25의 방법에 있어서, 필라는 제1 필라이고, 콘택 층을 형성하는 단계는: 저 습윤 층을 커버하도록 제1 포토레지스트 상에 제2 포토레지스트를 증착하는 단계; 저 습윤 층의 표면의 일부를 노출시키기 위해 제2 개구를 갖게 제2 포토레지스트를 패터닝하는 단계 ― 제2 개구의 폭은 제1 개구의 폭보다 작음 ―; 제2 개구 내의 저 습윤 층 상에 제2 필라를 형성하는 단계; 및 제2 필라 상에 콘택 층을 형성하는 단계를 포함하고, 그리고 솔더 캡을 형성하는 단계는: 제2 개구 내의 콘택 층 상에 솔더 재료를 증착하는 단계; 솔더 재료를 증착한 후에 제1 포토레지스트 및 제2 포토레지스트를 제거하는 단계; 및 제1 포토레지스트 및 제2 포토레지스트를 제거한 후에 시드 층 에칭 및 솔더 리플로우를 수행하는 단계를 포함한다.
[0152] 조항 29: 조항 28의 방법에 있어서, 제2 필라는 저 습윤 층 상에 구리(Cu)를 도금함으로써 형성되거나, 또는 콘택 층은 제2 필라 상에 니켈(Ni)을 도금함으로써 형성되거나, 또는 둘 모두이다.
[0153] 조항 30: IC(integrated circuit) 패키지로서, IC 패키지는: 전도성 패드를 포함하는 기판; 및 기판 상에 배치된 IC 구조를 포함하며, IC 구조는: 다이; 다이 상의 필라 ― 필라의 제1 표면은 다이를 향함 ―; 필라의 제2 표면 상의 습윤 배리어 ― 습윤 배리어의 폭은 필라의 폭보다 큼 ―; 및 다이가 적어도 솔더 캡, 필라, 및 습윤 배리어를 통해 기판의 전도성 패드에 전기적으로 커플링되도록, 습윤 배리어 상의 솔더 캡을 포함한다.
[0154] 조항 31: 조항 30의 IC 패키지에 있어서, IC 구조는: 필라에 의해 커버되지 않는, 습윤 배리어의 표면의 적어도 일부 상의 저 습윤 층을 더 포함하며, 저 습윤 층은 필라보다 솔더 습윤화에 대해 더 큰 내성을 갖는다.
[0155] 조항 32: IC(integrated circuit) 패키지로서, 패키지는: 전도성 패드를 포함하는 기판; 및 기판 상에 배치된 IC 구조를 포함하며, IC 구조는 조항 1 내지 조항 14 중 어느 한 조항의 IC 구조이다.
[0156] 본원에서 사용되는 바와 같이, "사용자 장비"(또는 "UE"), "사용자 디바이스", "사용자 단말", "클라이언트 디바이스", "통신 디바이스", "무선 디바이스", "무선 통신 디바이스", "핸드헬드 디바이스", "모바일 디바이스", "모바일 단말", "모바일 스테이션", "핸드셋", "액세스 단말", "가입자 디바이스", "가입자 단말", "가입자 스테이션", "단말"이라는 용어들 및 그의 변형들은 무선 통신 및/또는 내비게이션 신호들을 수신할 수 있는 임의의 적절한 모바일 또는 정지형 디바이스를 상호교환 가능하게 지칭할 수 있다. 이들 용어들은 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 스마트폰, 개인 휴대 정보 단말, 고정 위치 단말, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, 랩톱 컴퓨터, 서버, 자동차에 있는 자동차 디바이스, 및/또는 통상적으로 사람이 휴대하고 그리고/또는 통신 능력들(예컨대, 무선, 셀룰러, 적외선, 단거리(short-range) 라디오 등)을 갖는 다른 타입들의 휴대용 전자 디바이스들을 포함한다(그러나 이에 제한되지 않음). 이들 용어들은 또한, 이를테면, 단거리 무선, 적외선, 유선 연결, 또는 다른 연결에 의해 무선 통신 및/또는 내비게이션 신호들을 수신할 수 있는 다른 디바이스와 통신하는 디바이스들을, 위성 신호 수신, 보조 데이터 수신, 및/또는 포지션-관련 프로세싱이 디바이스에서 발생하는지 또는 다른 디바이스에서 발생하는지에 관계 없이 포함하는 것으로 의도된다. 게다가, 이들 용어들은, RAN(radio access network)을 통해 코어 네트워크와 통신할 수 있는 무선 및 유선 통신 디바이스들을 포함하는 모든 디바이스들을 포함하는 것으로 의도되며, 코어 네트워크를 통해, UE들은 인터넷과 같은 외부 네트워크들 및 다른 UE들과 연결될 수 있다. 물론, 이를테면, 유선 액세스 네트워크, WLAN(wireless local area network)(예컨대, IEEE 802.11 등에 기반함) 등을 통해 코어 네트워크 및/또는 인터넷에 연결하는 다른 메커니즘들이 또한, UE들에 대해 가능하다. UE들은 PC(printed circuit) 카드들, 콤팩트 플래시 디바이스들, 외부 또는 내부 모뎀들, 무선 또는 유선 폰들, 스마트폰들, 태블릿들, 추적 디바이스들, 자산 태그들 등을 포함하는(그러나 이에 제한되지 않음) 다수의 타입들의 디바이스들 중 임의의 것에 의해 구현될 수 있다. UE들이 RAN에 신호들을 전송할 수 있게 하는 통신 링크는 업링크 채널(예컨대, 역방향 트래픽 채널, 역방향 제어 채널, 액세스 채널 등)로 지칭된다. RAN이 UE들에 신호들을 전송할 수 있게 하는 통신 링크는 다운링크 또는 순방향 링크 채널(예컨대, 페이징 채널, 제어 채널, 브로드캐스트 채널, 순방향 트래픽 채널 등)로 지칭된다. 본원에서 사용되는 바와 같이, TCH(traffic channel)라는 용어는 업링크/역방향 또는 다운링크/순방향 트래픽 채널을 지칭할 수 있다.
[0157] 전자 디바이스들 사이의 무선 통신은 상이한 기술들, 이를테면, CDMA(code division multiple access), W-CDMA, TDMA(time division multiple access), FDMA(frequency division multiple access), OFDM(Orthogonal Frequency Division Multiplexing), GSM(Global System for Mobile Communications), 3GPP LTE(Long Term Evolution), 5G 뉴 라디오, BT(Bluetooth), BLE(Bluetooth Low Energy), IEEE 802.11(WiFi) 및 IEEE 802.15.4(Zigbee/Thread), 또는 무선 통신 네트워크 또는 데이터 통신 네트워크에서 사용될 수 있는 다른 프로토콜들에 기반할 수 있다. 블루투스 로우 에너지(블루투스 LE, BLE 및 블루투스 스마트(Bluetooth Smart)로서 또한 알려짐)는, 유사한 통신 범위를 유지하면서 상당히 감소된 전력 소비 및 비용을 제공하는 것으로 의도된 블루투스 스페셜 인터레스트 그룹(Bluetooth Special Interest Group)에 의해 설계 및 판매되는 무선 개인 영역 네트워크 기술이다. BLE는 블루투스 코어 규격 버전 4.0의 채택으로 2010년에 메인 블루투스 표준으로 병합되었고, 블루투스 5에서 업데이트되었다.
[0158] "예시적인"이라는 단어는, "예, 경우, 또는 예시로서 기능하는" 것을 의미하도록 본원에서 사용된다. "예시적인" 것으로서 본원에 설명된 임의의 세부사항들은 다른 예들에 비해 유리한 것으로서 해석되서는 안된다. 마찬가지로, "예들"이라는 용어는, 모든 예들이 논의되는 특징, 장점 또는 동작 모드를 포함하는 것을 의미하지는 않는다. 게다가, 특정 특징 및/또는 구조는 하나 이상의 다른 특징들 및/또는 구조들과 조합될 수 있다. 더욱이, 본원에서 설명되는 장치의 적어도 일부는 본원에서 설명되는 방법의 적어도 일부를 수행하도록 구성될 수 있다.
[0159] "연결되는", "커플링되는"이라는 용어들, 또는 이들의 임의의 변형은 엘리먼트들 사이의 직접적인 또는 간접적인 임의의 연결 또는 커플링을 의미하며, 연결이 직접적으로 연결되는 것으로 명백하게 개시되지 않는 한, 중간 엘리먼트를 통해 함께 "연결되는" 또는 "커플링되는" 2개의 엘리먼트들 사이의 이러한 중간 엘리먼트의 존재를 포함할 수 있다는 것이 주목되어야 한다.
[0160] "제1", "제2" 등과 같은 표기를 사용하는, 본원에서의 엘리먼트에 대한 임의의 참조는 그러한 엘리먼트들의 수량 및/또는 순서를 제한하지 않는다. 오히려, 이들 표기들은, 2개 이상의 엘리먼트들 및/또는 엘리먼트의 인스턴스들 사이를 구별하는 편리한 방법으로서 사용된다. 또한, 달리 진술되지 않는 한, 엘리먼트들의 세트는 하나 이상의 엘리먼트들을 포함할 수 있다.
[0161] 당업자들은 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다는 것을 인식할 것이다. 예컨대, 위의 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학 필드들 또는 광학 입자들, 또는 이들의 임의의 조합에 의해 표현될 수 있다.
[0162] 본 출원에서 묘사되는 어떠한 진술 또는 예시도, 임의의 컴포넌트, 액션, 특징, 이익, 장점, 또는 등가물이 청구항들에서 언급되는지 여부에 관계 없이, 이러한 임의의 컴포넌트, 액션, 특징, 이익, 장점, 또는 등가물을 공중에 전용하는 것으로 의도되지 않는다.
[0163] 위의 상세한 설명에서, 상이한 특징들이 예들에서 함께 그룹화됨을 알 수 있다. 이러한 개시 방식은 청구되는 예들이 개개의 청구항에서 명시적으로 언급되는 것보다 많은 특징들을 갖는다는 의도로서 이해되지 않아야 한다. 오히려, 본 개시내용은 개시되는 개별적인 예의 모든 특징들보다 적은 특징들을 포함할 수 있다. 그러므로, 다음의 청구항들은 이로써 설명에 통합되는 것으로 간주되어야 하며, 각각의 청구항은 그 자체로 별개의 예로서 있을 수 있다. 각각의 청구항이 그 자체로 별개의 예로서 있을 수 있지만, 종속 청구항이 청구항들에서 하나의 또는 하나 이상의 청구항들과의 특정 조합을 지칭할 수 있더라도, 다른 예들이 또한, 상기 종속 청구항과 임의의 다른 종속 청구항의 청구 대상의 조합 또는 임의의 특징과 다른 종속 및 독립 청구항들의 조합을 포함하거나 또는 포괄할 수 있다는 것이 주목되어야 한다. 그러한 조합들은, 특정 조합이 의도되지 않는 것으로 명시적으로 표현되지 않는 한, 본원에서 제안된다. 게다가, 청구항이 독립 청구항을 직접 인용하지 않더라도, 상기 청구항의 특징들이 임의의 다른 독립 청구항에 포함될 수 있는 것으로 또한 의도된다.
[0164] 게다가, 본 설명에서 또는 청구항들에서 개시되는 방법들, 시스템들, 및 장치는 개시된 방법들의 개개의 액션들 및/또는 기능들을 수행하기 위한 수단을 포함하는 디바이스에 의해 구현될 수 있다는 점이 주목되어야 한다.
[0165] 게다가, 일부 예들에서, 개별 액션은 하나 이상의 서브-액션들로 세분되거나 하나 이상의 서브-액션들을 포함할 수 있다. 그러한 서브-액션들은 개별적인 액션의 개시내용에 포함되고 개별적인 액션의 개시내용의 일부일 수 있다.
[0166] 전술된 개시내용은 본 개시내용의 예시적인 예들을 나타내지만, 다양한 변화들 및 수정들이 첨부된 청구항들에 의해 정의되는 바와 같은 본 개시내용의 범위를 벗어나지 않으면서 본원에서 이루어질 수 있다는 점이 주목되어야 한다. 본원에서 설명되는 본 개시내용의 예들에 따른 방법 청구항들의 기능들 및/또는 액션들은 임의의 특정 순서로 수행될 필요는 없다. 추가적으로, 본원에 개시된 양상들 및 예들의 관련 세부사항들을 모호하게 하지 않기 위하여, 잘 알려진 엘리먼트들은 상세히 설명되지 않을 것이거나 또는 생략될 수 있다. 게다가, 개시내용의 엘리먼트들은 단수 형태로 설명되거나 또는 청구될 수 있지만, 단수에 대한 제한이 명시적으로 서술되지 않는 한 복수가 고려된다.

Claims (31)

  1. IC(integrated circuit) 구조로서,
    다이;
    상기 다이 상의 필라(pillar) ― 상기 필라의 제1 표면은 상기 다이를 향함 ―;
    상기 필라의 제2 표면 상의 습윤 배리어(wetting barrier) ― 상기 습윤 배리어의 폭은 상기 필라의 폭보다 큼 ―; 및
    상기 다이가 적어도 상기 필라 및 상기 습윤 배리어를 통해 솔더 캡(solder cap)에 전기적으로 커플링되도록, 상기 습윤 배리어 상의 상기 솔더 캡을 포함하는,
    IC 구조.
  2. 제1 항에 있어서,
    상기 필라에 의해 커버되지 않는, 상기 습윤 배리어의 표면의 적어도 일부 상의 저 습윤 층(low wetting layer)을 더 포함하는,
    IC 구조.
  3. 제2 항에 있어서,
    상기 저 습윤 층은 상기 필라보다 낮은 납땜성(solderability)을 갖는,
    IC 구조.
  4. 제2 항에 있어서,
    상기 저 습윤 층은 니켈(Ni), 알루미늄(Al), 및 크롬(Cr)의 임의의 조합으로 형성되는,
    IC 구조.
  5. 제2 항에 있어서,
    상기 저 습윤 층은 상기 습윤 배리어와 상기 솔더 캡 사이에 형성되는,
    IC 구조.
  6. 제5 항에 있어서,
    상기 필라는 제1 필라이고, 그리고
    상기 IC 구조는,
    상기 저 습윤 층 상의 제2 필라; 및
    상기 제2 필라와 상기 솔더 캡 사이에 있는 콘택 층(contact layer)을 더 포함하는,
    IC 구조.
  7. 제6 항에 있어서,
    상기 콘택 층은 니켈(Ni)로 형성되는,
    IC 구조.
  8. 제2 항에 있어서,
    상기 습윤 배리어와 상기 솔더 캡 사이에 있는 콘택 층을 더 포함하는,
    IC 구조.
  9. 제8 항에 있어서,
    상기 콘택 층은 니켈(Ni)로 형성되는,
    IC 구조.
  10. 제1 항에 있어서,
    상기 습윤 배리어의 폭은 상기 솔더 캡의 폭보다 큰,
    IC 구조.
  11. 제1 항에 있어서,
    상기 필라 및 상기 습윤 배리어는 동일한 전도성 재료로 형성되는,
    IC 구조.
  12. 제11 항에 있어서,
    상기 필라 및 상기 습윤 배리어는 구리(Cu)로 형성되는,
    IC 구조.
  13. 제1 항에 있어서,
    상기 필라 및 상기 습윤 배리어는 상이한 전도성 재료들로 형성되는,
    IC 구조.
  14. 제13 항에 있어서,
    상기 필라는 구리(Cu)로 형성되고, 그리고
    상기 습윤 배리어는 니켈(Ni)로 형성되는,
    IC 구조.
  15. 제1 항에 있어서,
    상기 IC 구조는, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말(personal digital assistant), 고정 위치 단말, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, IoT(internet of things) 디바이스, 랩톱 컴퓨터, 서버, 및 자동차 내의 디바이스로 이루어진 그룹으로부터 선택된 장치에 통합되는,
    IC 구조.
  16. IC(integrated circuit) 구조를 제작하는 방법으로서,
    다이 상에 필라를 형성하는 단계 ― 상기 필라의 제1 표면은 상기 다이를 향함 ―;
    상기 필라의 제2 표면 상에 습윤 배리어를 형성하는 단계 ― 상기 습윤 배리어의 폭은 상기 필라의 폭보다 큼 ―; 및
    상기 다이가 적어도 상기 필라 및 상기 습윤 배리어를 통해 솔더 캡에 전기적으로 커플링되도록, 상기 습윤 배리어 상에 상기 솔더 캡을 형성하는 단계를 포함하는,
    IC 구조를 제작하는 방법.
  17. 제16 항에 있어서,
    상기 필라를 형성하는 단계 및 상기 습윤 배리어를 형성하는 단계는,
    상기 다이 상에 제1 포토레지스트를 증착하는 단계;
    제1 개구를 갖게 상기 제1 포토레지스트를 패터닝하는 단계;
    상기 필라의 제2 표면이 상기 제1 포토레지스트의 최상부 표면에서 노출되도록, 상기 제1 개구에 상기 필라를 형성하는 단계; 및
    상기 제1 포토레지스트가 제자리에 있는 상태로, 상기 필라의 노출된 제2 표면 상에 상기 습윤 배리어를 형성하는 단계를 포함하는,
    IC 구조를 제작하는 방법.
  18. 제17 항에 있어서,
    상기 필라는 상기 제1 개구에서 구리(Cu)를 도금함으로써 형성되거나, 또는
    상기 습윤 배리어는 상기 필라 상에 Cu 또는 니켈(Ni)을 도금함으로써 형성되거나, 또는
    둘 모두인,
    IC 구조를 제작하는 방법.
  19. 제17 항에 있어서,
    상기 솔더 캡을 형성하는 단계는,
    상기 습윤 배리어를 커버하도록 상기 제1 포토레지스트 상에 제2 포토레지스트를 증착하는 단계;
    상기 습윤 배리어의 일부를 노출시키기 위해 제2 개구를 갖게 상기 제2 포토레지스트를 패터닝하는 단계 ― 상기 제2 개구의 폭은 상기 제1 개구의 폭보다 작음 ―;
    상기 제2 개구 내의, 상기 습윤 배리어의 노출된 부분 상에 솔더 재료를 증착하는 단계;
    상기 솔더 재료를 증착한 후에 상기 제1 포토레지스트 및 상기 제2 포토레지스트를 제거하는 단계; 및
    상기 제1 포토레지스트 및 상기 제2 포토레지스트를 제거한 후에 시드 층 에칭(seed layer etch) 및 솔더 리플로우(solder reflow)를 수행하는 단계를 포함하는,
    IC 구조를 제작하는 방법.
  20. 제19 항에 있어서,
    상기 솔더 캡을 형성하는 단계는,
    상기 제1 포토레지스트 및 상기 제2 포토레지스트를 제거한 후에, 그리고 상기 시드 층 에칭 및 상기 솔더 리플로우를 수행하기 전에, 상기 습윤 배리어의 플라즈마 처리를 수행하는 단계를 더 포함하는,
    IC 구조를 제작하는 방법.
  21. 제17 항에 있어서,
    상기 필라에 의해 커버되지 않는, 상기 습윤 배리어의 표면의 적어도 일부 상에 저 습윤 층을 형성하는 단계를 더 포함하며,
    상기 저 습윤 층은 상기 필라보다 낮은 납땜성을 갖는,
    IC 구조를 제작하는 방법.
  22. 제21 항에 있어서,
    상기 저 습윤 층은 니켈(Ni), 알루미늄(Al), 및 크롬(Cr)의 임의의 조합으로 형성되는,
    IC 구조를 제작하는 방법.
  23. 제21 항에 있어서,
    상기 저 습윤 층을 형성하는 단계는,
    상기 제1 포토레지스트가 여전히 제자리에 있는 상태로, 상기 습윤 배리어 상에 상기 저 습윤 층을 형성하는 단계를 포함하고, 그리고
    상기 솔더 캡을 형성하는 단계는,
    상기 저 습윤 층을 커버하도록 상기 제1 포토레지스트 상에 제2 포토레지스트를 증착하는 단계;
    상기 저 습윤 층의 표면의 일부를 노출시키기 위해 제2 개구를 갖게 상기 제2 포토레지스트를 패터닝하는 단계 ― 상기 제2 개구의 폭은 상기 제1 개구의 폭보다 작음 ―;
    상기 제2 개구 내의, 상기 저 습윤 층의 노출된 부분 상에 솔더 재료를 증착하는 단계;
    상기 솔더 재료를 증착한 후에 상기 제1 포토레지스트 및 상기 제2 포토레지스트를 제거하는 단계; 및
    상기 제1 포토레지스트 및 상기 제2 포토레지스트를 제거한 후에 시드 층 에칭 및 솔더 리플로우를 수행하는 단계를 포함하는,
    IC 구조를 제작하는 방법.
  24. 제23 항에 있어서,
    상기 솔더 캡을 형성하는 단계는,
    상기 제1 포토레지스트 및 상기 제2 포토레지스트를 제거한 후에, 그리고 상기 시드 층 에칭 및 상기 솔더 리플로우를 수행하기 전에, 상기 습윤 배리어의 플라즈마 처리를 수행하는 단계를 더 포함하는,
    IC 구조를 제작하는 방법.
  25. 제21 항에 있어서,
    콘택 층이 상기 습윤 배리어와 상기 솔더 캡 사이에 있도록, 상기 습윤 배리어 상에 상기 콘택 층을 형성하는 단계를 더 포함하는,
    IC 구조를 제작하는 방법.
  26. 제25 항에 있어서,
    상기 콘택 층을 형성하는 단계는,
    상기 저 습윤 층을 커버하도록 상기 제1 포토레지스트 상에 제2 포토레지스트를 증착하는 단계;
    상기 저 습윤 층의 표면의 일부를 노출시키기 위해 제2 개구를 갖게 상기 제2 포토레지스트를 패터닝하는 단계 ― 상기 제2 개구의 폭은 상기 제1 개구의 폭보다 작음 ―;
    상기 습윤 배리어의 일부를 노출시키기 위해 상기 저 습윤 층의 노출된 부분을 에칭하는 단계; 및
    상기 습윤 배리어의 노출된 부분 상에 상기 콘택 층을 형성하는 단계를 포함하고, 그리고
    상기 솔더 캡을 형성하는 단계는,
    상기 제2 개구 내의 상기 콘택 층 상에 솔더 재료를 증착하는 단계;
    상기 솔더 재료를 증착한 후에 상기 제1 포토레지스트 및 상기 제2 포토레지스트를 제거하는 단계; 및
    상기 제1 포토레지스트 및 상기 제2 포토레지스트를 제거한 후에 시드 층 에칭 및 솔더 리플로우를 수행하는 단계를 포함하는,
    IC 구조를 제작하는 방법.
  27. 제26 항에 있어서,
    상기 콘택 층은 상기 습윤 배리어의 노출된 부분 상에 니켈(Ni)을 도금함으로써 형성되는,
    IC 구조를 제작하는 방법.
  28. 제25 항에 있어서,
    상기 필라는 제1 필라이고,
    상기 콘택 층을 형성하는 단계는,
    상기 저 습윤 층을 커버하도록 상기 제1 포토레지스트 상에 제2 포토레지스트를 증착하는 단계;
    상기 저 습윤 층의 표면의 일부를 노출시키기 위해 제2 개구를 갖게 상기 제2 포토레지스트를 패터닝하는 단계 ― 상기 제2 개구의 폭은 상기 제1 개구의 폭보다 작음 ―;
    상기 제2 개구 내의 상기 저 습윤 층 상에 제2 필라를 형성하는 단계; 및
    상기 제2 필라 상에 상기 콘택 층을 형성하는 단계를 포함하고, 그리고
    상기 솔더 캡을 형성하는 단계는,
    상기 제2 개구 내의 상기 콘택 층 상에 솔더 재료를 증착하는 단계;
    상기 솔더 재료를 증착한 후에 상기 제1 포토레지스트 및 상기 제2 포토레지스트를 제거하는 단계; 및
    상기 제1 포토레지스트 및 상기 제2 포토레지스트를 제거한 후에 시드 층 에칭 및 솔더 리플로우를 수행하는 단계를 포함하는,
    IC 구조를 제작하는 방법.
  29. 제28 항에 있어서,
    상기 제2 필라는 상기 저 습윤 층 상에 구리(Cu)를 도금함으로써 형성되거나, 또는
    상기 콘택 층은 상기 제2 필라 상에 니켈(Ni)을 도금함으로써 형성되거나, 또는
    둘 모두인,
    IC 구조를 제작하는 방법.
  30. IC(integrated circuit) 패키지로서,
    전도성 패드를 포함하는 기판; 및
    상기 기판 상에 배치된 IC 구조를 포함하며,
    상기 IC 구조는,
    다이;
    상기 다이 상의 필라 ― 상기 필라의 제1 표면은 상기 다이를 향함 ―;
    상기 필라의 제2 표면 상의 습윤 배리어 ― 상기 습윤 배리어의 폭은 상기 필라의 폭보다 큼 ―; 및
    상기 다이가 적어도 솔더 캡, 상기 필라, 및 상기 습윤 배리어를 통해 상기 기판의 전도성 패드에 전기적으로 커플링되도록, 상기 습윤 배리어 상의 상기 솔더 캡을 포함하는,
    IC 패키지.
  31. 제30 항에 있어서,
    상기 IC 구조는,
    상기 필라에 의해 커버되지 않는, 상기 습윤 배리어의 표면의 적어도 일부 상의 저 습윤 층을 더 포함하며, 상기 저 습윤 층은 상기 필라보다 솔더 습윤화에 대해 더 큰 내성을 갖는,
    IC 패키지.
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