KR20230144180A - 이미지 센서 - Google Patents

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KR20230144180A
KR20230144180A KR1020220043143A KR20220043143A KR20230144180A KR 20230144180 A KR20230144180 A KR 20230144180A KR 1020220043143 A KR1020220043143 A KR 1020220043143A KR 20220043143 A KR20220043143 A KR 20220043143A KR 20230144180 A KR20230144180 A KR 20230144180A
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김정혜
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삼성전자주식회사
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Abstract

본 발명은 성능 및 신뢰성이 향상된 이미지 센서를 제공하는 것이다. 본 발명의 이미지 센서는, 서로 대향하는 제1 및 제2 면을 포함하고, 제1 면에 배치된 활성 영역을 포함하는 제1 기판, 제1 기판의 제1 면 상에서, 광전 변환층을 포함하는 복수의 픽셀 영역들, 제1 기판의 제1 면에 수직하는 방향으로 복수의 픽셀 영역들을 정의하는 픽셀 분리 패턴 및 복수의 픽셀 영역들 각각에 대응되는 제1 내지 제3 트랜지스터를 포함하되, 제1 내지 제3 트랜지스터는 활성 영역 내에서 하나의 소오스/드레인 영역을 공유한다.

Description

이미지 센서{IMAGE SENSOR}
본 발명은 이미지 센서에 관한 것이다.
이미지 센싱 장치(image sensing device)는 광학 정보를 전기 신호로 변환시키는 반도체 소자 중 하나이다. 이러한 이미지 센싱 장치는 전하 결합형(CCD; Charge Coupled Device) 이미지 센싱 장치와 씨모스형(CMOS; Complementary Metal-Oxide Semiconductor) 이미지 센싱 장치를 포함할 수 있다.
CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭될 수 있다. CIS는 2차원적으로 배열된 복수개의 픽셀들을 구비할 수 있다. 픽셀들 각각은 예를 들어, 포토 다이오드(photodiode, PD)를 포함할 수 있다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 할 수 있다.
최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, 스마트폰, 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로봇 등 다양한 분야에서 성능이 향상되고 소형화된 이미지 센싱 장치의 수요도 증가되고 있다. 이에 따라, 이미지 센싱 장치 내 고도로 스케일링된 고집적 반도체 소자에 대한 연구가 진행되고, 상기 반도체 소자들의 패턴들은 미세한 폭을 가지고 미세한 피치로 이격될 수 있다.
본 발명이 해결하려는 기술적 과제는, 성능 및 신뢰성이 향상된 이미지 센서를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 이미지 센서는, 서로 대향하는 제1 및 제2 면을 포함하고, 제1 면에 배치된 활성 영역을 포함하는 제1 기판, 제1 기판의 제1 면 상에서, 광전 변환층을 포함하는 복수의 픽셀 영역들, 제1 기판의 제1 면에 수직하는 방향으로 복수의 픽셀 영역들을 정의하는 픽셀 분리 패턴 및 복수의 픽셀 영역들 각각에 대응되는 제1 내지 제3 트랜지스터를 포함하되, 제1 내지 제3 트랜지스터는 활성 영역 내에서 하나의 소오스/드레인 영역을 공유한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 이미지 센서는, 소자 분리 영역 및 활성 영역을 포함하는 기판, 기판에, 광전 변환층, 플로팅 확산 영역, 플로팅 확산 영역과 전기적으로 연결된 전송 트랜지스터 및 제1 내지 제3 소스 팔로워 트랜지스터를 포함하는 복수의 픽셀 영역, 및 기판을 관통하고, 각각의 상기 복수의 픽셀 영역들을 정의하는 픽셀 분리 패턴을 포함하되, 제1 내지 제3 소스 팔로워 트랜지스터 각각은, 제1 내지 제3 소오스 컨택과 각각 연결된 제1 내지 제3 소오스 영역 및 하나의 드레인 컨택과 연결된 공유 드레인 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 이미지 센서는, 서로 대향하는 제1 면 및 제2 면을 포함하고, 제1 면에 활성 영역이 형성된 제1 기판, 제1 기판 내에, 광전 변환층, 플로팅 확산 영역 및 광전 변환층과 플로팅 확산 영역을 전기적으로 연결하는 전송 트랜지스터를 포함하는 픽셀들, 제1 기판을 관통하고, 각각의 픽셀들을 분리하는 픽셀 분리 패턴, 제1 기판의 제2 면 상에 배치되는 마이크로 렌즈, 제1 기판의 제1 면 상에 배치되고, 제1 면과 마주보는 제4 면 및 제4 면과 대향하는 제3 면을 포함하는 제2 기판, 및 제2 기판의 제4 면 상에, 플로팅 확산 영역과 연결된, 복수의 소스 팔로워 트랜지스터, 제2 기판의 제3 면 상에 배치되는 제3 기판, 및 제3 기판 상에, 복수의 소스 팔로워 트랜지스터를 제어하는 복수의 로직 회로들을 포함하되, 복수의 소스 팔로워 트랜지스터는 활성 영역 내에서 하나의 드레인 영역을 공유한다.
기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 이미지 센서의 예시적인 블록도이다.
도 2는 도 1의 픽셀 어레이, 로직 회로 및 ADC를 설명하기 위한 블록도이다.
도 3은 도 1의 픽셀 어레이의 단위 픽셀 영역을 설명하기 위한 회로도이다.
도 4는 몇몇 실시예에 따른 이미지 센서의 예시적인 평면도이다.
도 5는 도 4의 A-A'선, B-B'선 및 C-C'선을 따라 절단한 단면도이다.
도 6은 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역을 개략적으로 나타낸 레이아웃도이다.
도 7은 도 6의 D-D'선을 따라 절단한 단면도이다.
도 8a는 도 6의 E-E'선을 따라 절단한 단면도이다.
도 8b는 몇몇 실시예에 따른 이미지 센서를 나타낸 도면으로, 도 6의 E-E'선을 따라 절단한 단면도에 대응되는 도면이다.
도 9는 몇몇 실시예에 따른 이미지 센서의 예시적인 블록도이다.
도 10은 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역을 개략적으로 나타낸 레이아웃도이다.
도 11은 도 10의 F-F'선을 따라 절단한 단면도이다.
도 12는 도 10의 G-G'선을 따라 절단한 단면도이다.
이하에서, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명의 몇몇 실시예에 따른 첨부된 도면을 참조하여 보다 상세하게 설명하고자 한다. 도 1 내지 도 8을 참조하여, 몇몇 실시예에 따른 이미지 센서에 대하여 설명한다.
도 1은 몇몇 실시예에 따른 이미지 센서의 예시적인 블록도이다.
도 1을 참조하면, 몇몇 실시예에 따른 이미지 센서는 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 포함할 수 있다. 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 평면적 관점에서 서로 겹치도록 배치될 수 있다. 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 수직 방향으로 적층될 수 있다.
제1 반도체 칩(100)은 상판, 제2 반도체 칩(200)은 하판으로 지칭될 수 있다. 이 경우, 후술하는 도 6의 광전 변환층(PD)과 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 소스 팔로워 트랜지스터(SX), 선택 트랜지스터(AX) 및 듀얼 변환 트랜지스터(DCX)는 제1 반도체 칩(100)에 형성될 수 있다.
제1 반도체 칩(100)은 픽셀 어레이(10)를 포함할 수 있다. 제2 반도체 칩(200)은 로직 회로(30) 및 ADC(Analog Digital Converter; 35)를 포함할 수 있다. 픽셀 어레이(10)는 픽셀 어레이(10)로 들어오는 광의 양에 비례하여 전하를 생성할 수 있다. 또한, 픽셀 어레이(10)는 로직 회로(30)의 제어에 따라 광 신호를 전기적 신호, 즉, 아날로그 신호로 변환할 수 있다. 픽셀 어레이(10)는 아날로그 신호를 ADC(35)로 출력할 수 있다. ADC(35)는 아날로그 신호를 디지털 신호로 변환할 수 있다. ADC(35)는 디지털 신호에 기초하는 데이터를 제공할 수 있다.
도시되진 않았지만, 몇몇 실시예에 따른 이미지 센서는 제2 반도체 칩(200)에 메모리 셀 어레이를 더 포함할 수 있다. 메모리 셀 어레이는 디지털 신호에 기초하는 데이터를 저장할 수 있다.
상기 데이터는 프레임 단위로 생성되는 이미지 데이터일 수 있다. 데이터의 비트들의 개수는 ADC(35)의 해상도(resolution)에 기초하여 결정될 수 있다. 데이터의 비트들의 개수는 이미지 센서가 지원하는 HDR(High Dynamic Range)에 기초하여 결정될 수 있다. 또한, 데이터의 비트들은 데이터의 생성 위치, 데이터의 정보 등을 나타내는 적어도 하나의 확장 비트를 더 포함할 수도 있다.
몇몇 실시예에서, 제2 반도체 칩(200)은 픽셀 어레이(10)로부터 출력되는 데이터를 처리하는 ISP(image signal processor), DSP(digital signal processor) 등과 같은 내장형 프로세서를 더 포함할 수 있다. 프로세서는 이미지 데이터의 노이즈를 개선하거나, 이미지를 보정하거나, 또는 픽셀 어레이(10)로부터 출력된 이미지와 관련된 후속 작업들을 수행할 수 있다.
도 2는 도 1의 픽셀 어레이, 로직 회로 및 ADC를 설명하기 위한 블록도이다.
도 2를 참조하면, 픽셀 어레이(10)는 제1 반도체 칩(100)에서 구현될 수 있고, 로직 회로(30)는 제2 반도체 칩(200)에서 구현될 수 있다.
픽셀 어레이(10)는 입사되는 광을 변환하고 전기적 신호를 생성할 수 있다. 픽셀 어레이(10)는 로우 방향과 컬럼 방향을 따라 매트릭스 형태로 배치되는 단위 픽셀 영역들을 포함할 수 있다. 픽셀 어레이(10)는 로직 회로(30)의 제어에 따라 구동될 수 있다. 구체적으로, 로직 회로(30)는 픽셀 어레이(10)에 포함된 복수의 트랜지스터를 제어할 수 있다.
로직 회로(30)는 픽셀 어레이(10)로부터 효율적으로 데이터를 수신하고 이미지 프레임을 생성할 수 있다. 예를 들어, 로직 회로(30)는 단위 픽셀 영역들 전체가 동시에 감지되는 글로벌 셔터 방식, 단위 픽셀 영역들 전체가 동시에 감지되는 노출 시간을 조절하는 플러터 셔터 방식, 행 단위로 단위 픽셀 영역들을 제어하는 롤링 셔터 방식 또는 코디드 롤링 셔터 방식 등을 이용할 수 있다.
제2 반도체 칩(200)은 로우 드라이버(Row Driver; 21), 타이밍 컨트롤러(Timing Controller) 및 ADC(35)를 포함할 수 있다.
로우 드라이버(21)는 타이밍 컨트롤러(22)의 제어에 따라 로우 단위로 픽셀 어레이(10)를 제어할 수 있다. 로우 드라이버(21)는 로우 어드레스에 따라 픽셀 어레이(10)의 로우들 중 적어도 하나의 로우를 선택할 수 있다. 로우 드라이버(21)는 로우 어드레스를 디코딩하고 선택 트랜지스터(AX), 리셋 트랜지스터(RX) 및 소스 팔로워 트랜지스터(SX)와 연결될 수 있다. 픽셀 어레이(10)는 로우 드라이버(21)로부터 수신된 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다.
ADC(35)는 컬럼 라인들(COL)을 통해 픽셀 어레이(10)와 연결될 수 있다. ADC(35)는 픽셀 어레이(10)로부터 컬럼 라인들(COL)을 통해 수신되는 아날로그 신호들을 디지털 신호들로 변환할 수 있다. ADC(35)의 개수는 하나의 로우를 따라 배치되는 단위 픽셀 영역들의 개수 및 컬럼 라인(COL)의 개수에 기초하여 결정될 수 있다. ADC(35)는 적어도 하나 이상일 수 있지만, 이에 한정되는 것은 아니다.
예를 들어, ADC(35)는 기준 신호 생성기(REF), 비교기(CMP), 카운터(CNT) 및 버퍼(BUF)를 포함할 수 있다. 기준 신호 생성기(REF)는 특정한 기울기를 갖는 램프 신호를 생성하고, 램프 신호를 비교기의 기준 신호로서 제공할 수 있다. 비교기(CMP)는 아날로그 신호와 기준 신호 생성기(REF)의 램프 신호를 비교하고 유효한 신호 성분에 따른 각각의 천이 시점들을 갖는 비교 신호들을 출력할 수 있다. 카운터(CNT)는 카운팅 동작을 수행하여 카운팅 신호를 생성하고, 카운팅 신호를 버퍼(BUF)에 제공할 수 있다. 버퍼(BUF)는 컬럼 라인들(COL)과 각각 연결된 래치(latch) 회로들을 포함하고, 비교 신호의 천이에 응답하여 카운터(CNT)로부터 출력되는 카운팅 신호를 각 컬럼마다 래치하여, 래치된 카운팅 신호를 데이터로서 출력할 수 있다.
몇몇 실시예에서, 로직 회로(30)는 단위 픽셀 영역들의 리셋 상태를 나타내는 기준 전압과 입사되는 광에 상응하는 신호 성분을 나타내는 출력 전압의 차이를 구하여 상관 이중 샘플링을 수행하고, 유효한 신호 성분에 상응하는 아날로그 샘플링 신호를 출력하는 상관 이중 샘플링(Correlated Double Sampling; CDS) 회로들을 더 포함할 수도 있다. 상관 이중 샘플링 회로들은 컬럼 라인들(COL)과 연결될 수 있다.
타이밍 컨트롤러(22)는 로우 드라이버(21) 및 ADC(35)의 동작 타이밍을 제어할 수 있다. 타이밍 컨트롤러(22)는 로우 드라이버(21) 및 ADC(35)에 타이밍 신호 및 제어 신호를 제공할 수 있다. 좀 더 구체적으로, 타이밍 컨트롤러(22)는 ADC(35)를 제어할 수 있고, ADC(35)는 타이밍 컨트롤러(22)의 제어에 따라 데이터를 로직 회로(30)에 제공할 수 있다. 또한, 타이밍 컨트롤러(22)는 ADC(35)의 데이터가 메모리 셀 어레이에 저장되도록 로직 회로(30)에 요청, 명령, 또는 어드레스를 제공하는 회로들을 더 포함할 수 있다.
도 3은 도 1의 픽셀 어레이의 단위 픽셀 영역을 설명하기 위한 회로도이다.
도 3을 참조하면, 픽셀 어레이는 광전 변환층(PD), 전송 트랜지스터(TX), 플로팅 확산 영역(FD; Floating Diffusion region), 리셋 트랜지스터(RX), 소스 팔로워 트랜지스터(SX), 선택 트랜지스터(AX) 및 듀얼 변환 트랜지스터(DCX)를 포함할 수 있다. 도 3 및 도 6을 참조하면, 단위 픽셀 영역은 병렬 연결된 8개의 광전 변환층(PD)들을 포함하는 복수의 제1 내지 제8 픽셀 영역들(PX1 내지 PX8)을 포함할 수 있다. 전송 트랜지스터(TX)는 병렬 연결된 복수의 제1 내지 제8 전송 트랜지스터들(TX1 내지 TX8)을 포함할 수 있다. 다만, 광전 변환층의 개수, 픽셀 영역들의 개수 및 트랜지스터들의 개수가 이에 제한되는 것은 아니다.
광전 변환층(PD)은 외부로부터 입사되는 광의 양에 비례하여 전하를 생성할 수 있다. 광전 변환층(PD)은 n형 불순물 영역과 p형 불순물 영역을 포함하는 포토다이오드일 수 있다. 광전 변환층(PD)은 생성되어 축적된 전하를 플로팅 확산 영역(FD)으로 전송하는 전송 트랜지스터(TX)와 커플링될 수 있다. 플로팅 확산 영역(FD)은 전하를 전압으로 전환하는 영역으로, 기생 커패시턴스를 갖고 있기 때문에 전하가 누적적으로 저장될 수 있다.
몇몇 실시예에서, 플로팅 확산 영역(FD)은 광전 변환층(PD)들에 의해 공유되는 제1 플로팅 확산 영역(FD1) 및 듀얼 변환 트랜지스터(DCX)와 연결되고 합성 정전 용량을 조절하는 제2 플로팅 확산 영역(FD2)을 포함할 수 있다.
전송 트랜지스터(TX)의 일단은 광전 변환층(PD)과 연결되고, 전송 트랜지스터(TX)의 타단은 플로팅 확산 영역(FD)과 연결될 수 있다. 전송 트랜지스터(TX)는 소정의 바이어스, 예를 들어, 전송 신호들에 의해 구동되는 트랜지스터로 형성될 수 있다. 상기 전송 신호들은 전송 게이트들(TG)을 통해 인가될 수 있다. 즉, 전송 트랜지스터(TX)는, 광전 변환층(PD)으로부터 생성된 전하를 상기 전송 신호들에 따라 플로팅 확산 영역(FD)으로 전송할 수 있다.
소스 팔로워 트랜지스터(SX)는, 광전 변환층(PD)으로부터 전하를 전달받은 플로팅 확산 영역(FD)의 전기적 포텐셜의 변화를 증폭하고 이를 출력 라인(VOUT)으로 출력할 수 있다. 소스 팔로워 트랜지스터(SX)가 턴온(turn-on)되면, 소스 팔로워 트랜지스터(SX)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 선택 트랜지스터(AX)의 드레인 영역으로 전달될 수 있다. 소스 팔로워 트랜지스터(SX)의 복수의 소스 팔로워 게이트(SF1, SF2, SF3)는 플로팅 확산 영역(FD)과 연결될 수 있다.
선택 트랜지스터(AX)는 행 단위로 읽어낼 단위 픽셀 영역을 선택할 수 있다. 선택 트랜지스터(AX)는 소정의 바이어스, 예를 들어, 행 선택 신호를 인가하는 선택 라인에 의해 구동되는 트랜지스터로 이루어질 수 있다. 상기 행 선택 신호는 선택 게이트(SEL)를 통해 인가될 수 있다.
리셋 트랜지스터(RX)는 플로팅 확산 영역(FD)을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)는 소정의 바이어스, 예를 들어, 리셋 신호를 인가하는 리셋 라인에 의해 구동되는 트랜지스터로 이루어질 수 있다. 상기 리셋 신호는 리셋 게이트(RG)를 통해 인가될 수 있다. 상기 리셋 신호에 의해 리셋 트랜지스터(RX)가 턴온되면, 리셋 트랜지스터(RX)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 플로팅 확산 영역(FD)으로 전달될 수 있다.
듀얼 변환 트랜지스터(DCX)는 변환　이득을 조절할 수 있다. 예를 들어, 변환　이득은 듀얼 변환 트랜지스터(DCX)의 듀얼 변환 게이트에 로직 하이 레벨의 듀얼 게인 신호를 인가하거나, 로직 로우 레벨의 듀얼 게인 신호를 인가함으로써 조절될 수 있다. 듀얼 변환 트랜지스터(DCX)는 제1 플로팅 확산 영역(FD1)과 제2 플로팅 확산 영역(FD2) 사이에 배치될 수 있다. 듀얼 변환 트랜지스터(DCX)의 구동 여부에 따라 제1 및 제2 플로팅 확산 영역들(FD1, FD2)에 상응하는 합성 정전 용량의 조절이 이루어짐으로써　변환　이득이 조절될 수 있다.
후술하는 배선 구조체가 전송 게이트(TG), 소스 팔로워 게이트(SF), 듀얼 컨버젼 게이트(DCG), 리셋 게이트(RG) 및 선택 게이트(SEL) 중 적어도 하나와 전기적으로 연결될 수 있다. 배선 구조체는 리셋 트랜지스터(RX)의 드레인 또는 소스 팔로워 트랜지스터(SX)의 드레인에 전원전압(VDD)을 인가하도록 구성될 수 있다. 배선 구조체는 선택 트랜지스터(AX)와 연결된 컬럼 라인을 포함할 수 있다.
도 3에서, 8개의 광전 변환층들(PD1 내지 PD8)이 하나의 플로팅 확산 영역(FD1)을 전기적으로 공유하는 형태를 예시하고 있지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 즉, 하나의 플로팅 확산 영역(FD1)을 전기적으로 공유하는 광전 변환층(PD1 내지 PD8)의 개수는 본 발명에 나타난 것에 한정되는 것은 아니다.
도 4는 몇몇 실시예에 따른 이미지 센서의 예시적인 평면도이다. 도 5는 도 4의 A-A'선, B-B'선 및 C-C'선을 따라 절단한 단면도이다.
도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 이미지 센서는 센서 어레이 영역(SAR) 및 패드 영역(PR)을 포함할 수 있다.
센서 어레이 영역(SAR)은 도 1 내지 도 2의 제1 픽셀 어레이(10) 및 제2 픽셀 어레이(20)에 대응되는 영역을 포함할 수 있다. 예를 들어, 센서 어레이 영역(SAR) 내에는 2차원적으로(예를 들어, 행렬 형태로) 배열되는 복수의 단위 픽셀들이 형성될 수 있다.
센서 어레이 영역(SAR)은 수광 영역(APS) 및 차광 영역(OB)을 포함할 수 있다. 수광 영역(APS)에는 광을 제공받아 액티브(active) 신호를 생성하는 액티브 픽셀들이 배열될 수 있다. 차광 영역(OB)에는 광이 차단되어 옵티컬 블랙(optical black) 신호를 생성하는 옵티컬 블랙 픽셀들이 배열될 수 있다. 차광 영역(OB)은 예를 들어, 수광 영역(APS)의 주변을 따라 형성될 수 있으나, 이는 예시적인 것일 뿐이다. 몇몇 실시예에서, 도시되지 않았지만, 차광 영역(OB)에 인접하는 수광 영역(APS)에 더미 픽셀들이 형성될 수도 있다. 상기 더미 픽셀들은 액티브 신호를 생성하지 않는 픽셀일 수 있다.
패드 영역(PR)은 센서 어레이 영역(SAR)의 주변에 형성될 수 있다. 패드 영역(PR)은 몇몇 실시예에 따른 이미지 센서의 가장자리에 인접하여 형성될 수 있으나, 이는 예시적인 것일 뿐이다. 패드 영역(PR)은 외부 장치 등과 접속되어, 몇몇 실시예에 따른 이미지 센서와 외부 장치 간의 전기적 신호를 송수신하도록 구성될 수 있다.
도 5를 참조하면, 몇몇 실시예에 따른 이미지 센서는, 제1 기판(110), 픽셀 분리 패턴(120), 표면 절연막(150), 제1 컬러 필터(170), 그리드 패턴(160), 마이크로 렌즈(180), 제2 기판(210), 제1 패드 패턴(455) 및 제2 패드 패턴(555)을 포함할 수 있다.
제1 기판(110)은 반도체 기판일 수 있다. 예를 들어, 제1 기판(110)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 제1 기판(110)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 제1 기판(110)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 기판(110)은 서로 대향되는 제1 면(110a) 및 제2 면(110b)을 포함할 수 있다. 몇몇 실시예에서, 제1 기판(110)의 제2 면(110b)은 광이 입사되는 수광면일 수 있다. 즉, 몇몇 실시예에 따른 이미지 센서는 후면 조사형(BSI) 이미지 센서일 수 있다.
수광 영역(APS) 및 차광 영역(OB)의 제1 기판(110) 내에는 복수의 픽셀 영역들(PX)이 형성될 수 있다. 각각의 픽셀 영역(PX)은 광전 변환층(PD)을 포함할 수 있다. 차광 영역(OB)의 제1 기판(110) 내에는 광전 변환층(PD)을 포함하지 않는 더미 픽셀 영역을 포함할 수 있지만, 이에 한정되는 것은 아니다. 더미 픽셀 영역에서 발생된 신호는 이후 공정 노이즈를 제거하는 정보로 사용될 수 있다.
광전 변환층(PD)은 수광 영역(APS) 및 차광 영역(OB)의 제1 기판(110) 내에 형성될 수 있다. 광전 변환층(PD)은 외부로부터 입사되는 광의 양에 비례하여 전하를 생성할 수 있다. 광전 변환층(PD)은 생성되어 축적된 전하를 플로팅 확산 영역(FD)으로 전송할 수 있다.
플로팅 확산 영역(FD)은 수광 영역(APS) 및 차광 영역(OB)의 제1 기판(110) 내에 형성될 수 있다. 플로팅 확산 영역(FD)은 제1 기판(110)의 제1 면(110a) 내에 형성될 수 있다. 플로팅 확산 영역(FD)에 전송된 전하는 도 3의 복수의 소스 팔로워 게이트(SF1, SF2, SF3)에 인가될 수 있다.
전송 트랜지스터(TX)는 제1 기판(110) 상에 배치될 수 있다. 전송 트랜지스터(TX)의 일단은 광전 변환층(PD)과 연결되고, 전송 트랜지스터(TX)의 타단은 플로팅 확산 영역(FD)과 연결될 수 있다. 전송 트랜지스터(TX)는 광전 변환층(PD)으로부터 생성된 전하를 플로팅 확산 영역(FD)으로 전송할 수 있다.
전송 트랜지스터(TX)는 전송 게이트, 게이트 절연막 및 게이트 스페이서를 포함할 수 있다. 구체적으로 도시되진 않았으나, 전송 게이트는 제1 기판(110) 내에 매립되는 부분을 포함할 수 있다. 게이트 절연막은 전송 게이트와 제1 기판(110) 사이에 배치될 수 있다. 게이트 스페이서는 전송 게이트의 양측벽 상에 배치될 수 있다.
픽셀 분리 패턴(120)은 제1 기판(110) 내에 형성될 수 있다. 픽셀 분리 패턴(120)은 제1 기판(110)이 패터닝되어 형성된 깊은 트렌치 내에 절연 물질이 매립되어 형성될 수 있다. 픽셀 분리 패턴(120)은 제1 기판(110)을 제3 방향(DR3)으로 관통할 수 있다. 예를 들어, 픽셀 분리 패턴(120)은 제1 면(110a)으로부터 제2 면(110b)까지 연장될 수 있다. 이와 같은 픽셀 분리 패턴(120)은 FDTI(frontside deep trench isolation)일 수 있다.
구체적으로 도시되진 않았으나, 픽셀 분리 패턴(120)은 복수의 픽셀 영역(PX)과 더미 픽셀 영역을 정의할 수 있다. 픽셀 분리 패턴(120)은 평면적 관점에서 격자형으로 형성되어 복수의 픽셀 영역(PX) 및 전술한 더미 픽셀 영역을 서로 분리할 수 있다.
몇몇 실시예에서, 소자 분리 패턴(105)이 제공될 수 있다. 소자 분리 패턴(105)은 제1 기판(110) 내에 배치될 수 있다. 예를 들어, 소자 분리 패턴(105)은 제1 기판(110)의 일부가 리세스된 트렌치 내에 배치될 수 있다. 상기 트렌치는 제1 기판(110)의 제1 면(110a)으로부터 리세스될 수 있다. 소자 분리 패턴(105)은 얕은 소자 분리(shallow trench isolation; STI)막일 수 있다.
소자 분리 패턴(105)의 제2 방향(DR2)으로의 폭은 제1 기판(110)의 제1 면(110a)에서 제2 면(110b)을 향함에 따라 점진적으로 감소될 수 있다. 소자 분리 패턴(105)은 픽셀 분리 패턴(120)과 제2 방향(DR2) 또는 제1 방향(DR1)으로 중첩될 수 있다. 픽셀 분리 패턴(120)은 소자 분리 패턴(105)을 제3 방향(DR3)으로 관통할 수 있다. 소자 분리 패턴(105)은 절연 물질을 포함할 수 있다. 소자 분리 패턴(105)은 예를 들어, 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
도 5를 참조하면, 몇몇 실시예에 따른 이미지 센서는, 제1 배선 절연막(140), 컨택들(141, 144), 제1 배선 패턴들(145, 146, 147, 148) 및 비아들(149)을 포함하는 제1 배선 구조체(IS1)를 포함할 수 있다.
제1 배선 절연막(140)은 제1 기판(110)의 제1 면(110a) 상에 형성될 수 있다. 예를 들어, 제1 배선 절연막(140)은 제1 기판(110)의 제1 면(110a)을 덮을 수 있다. 제1 기판(110) 및 제1 배선 절연막(140)은 제1 반도체 칩(100)을 구성할 수 있다. 도 5에서, 제1 배선 절연막(140)은 1개의 층으로 분리되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 제1 배선 절연막(140)의 층 수 등은 예시적인 것일 뿐이다.
제1 배선 절연막(140)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 배선 절연막(140) 내에, 컨택들(141, 144)과 제1 배선 패턴들(145, 146, 147, 148) 및 제1 배선 패턴들(145, 146, 147, 148)을 연결하는 비아들(149)이 제공될 수 있다. 컨택들(141, 144)은 제1 트랜지스터(TR1)들 및 플로팅 확산 영역(FD)과 제1 배선 패턴들(145, 146, 147, 148)을 전기적으로 연결할 수 있다. 제1 배선 패턴들(145, 146, 147, 148) 중 일부는 제1 연결 구조체(450)와 연결될 수 있지만, 이에 한정되는 것은 아니다.
제1 배선 패턴들(145, 146, 147, 148), 컨택들(141, 144) 및 비아들(149) 각각은 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 기판(210)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 제2 기판(210)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 제2 기판(210)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제2 기판(210)은 상면과 하면을 포함할 수 있다. 제2 기판(210)의 상면(210a)은 제1 반도체 칩(100)과 마주보는 면일 수 있다.
제2 기판(210)의 상면(210a) 상에, 복수의 제2 트랜지스터들(TR2)들이 형성될 수 있다. 상기 제2 트랜지스터들(TR2)들은 예를 들어, 로직 회로일 수 있다. 상기 제2 트랜지스터들(TR2)은 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 선택 트랜지스터(AX), 소스 팔로워 트랜지스터(SX) 및 듀얼 변환 트랜지스터(DCX)를 제어할 수 있다.
제2 기판(210) 상에 제2 배선 절연막(240), 컨택들(241), 제2 배선 패턴들(245, 246) 및 비아들(249)을 포함하는 제2 배선 구조체(IS2)가 형성될 수 있다.
제2 배선 절연막(240)은 제2 기판(210)의 상면(210a)을 덮을 수 있다. 제2 기판(210) 및 제2 배선 절연막(240)은 제2 반도체 칩(200)을 구성할 수 있다. 제2 배선 절연막(240)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 배선 절연막(240) 내에, 제2 배선 패턴들(245, 246)이 배치될 수 있다. 제2 배선 패턴들(245, 246)은 컨택들(241)을 통해 각각 제2 트랜지스터들(TR2)과 연결될 수 있고, 제1 반도체 칩(100)의 플로팅 확산 영역(FD)과 연결될 수도 있다. 제2 배선 패턴들(245, 246) 중 일부는 제1 연결 구조체(450)와 연결될 수 있다. 또한, 제2 배선 패턴들(245, 246) 중 다른 일부는 제2 연결 구조체(550)와 연결될 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제2 배선 패턴들(245, 246), 컨택들(241) 및 비아들(249) 각각은 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
표면 절연막(150)은 제1 기판(110)의 제2 면(110b) 상에 형성될 수 있다. 표면 절연막(150)은 제1 기판(110)의 제2 면(110b)을 따라 연장될 수 있다. 몇몇 실시예에서, 표면 절연막(150)의 적어도 일부는 픽셀 분리 패턴(120)과 접촉할 수 있다.
표면 절연막(150)은 절연 물질을 포함할 수 있다. 예를 들어, 표면 절연막(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 하프늄 산화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
표면 절연막(150)은 반사 방지막으로 기능하여, 제1 기판(110)으로 입사되는 광의 반사를 방지함으로써 광전 변환층(PD)의 수광률을 향상시킬 수 있다. 또한, 표면 절연막(150)은 평탄화막으로 기능하여, 후술되는 제1 컬러 필터(170) 및 마이크로 렌즈(180)를 균일한 높이로 형성할 수 있다.
제1 컬러 필터(170)는 수광 영역(APS)의 표면 절연막(150) 상에 형성될 수 있다. 몇몇 실시예에서, 제1 컬러 필터(170)는 각각의 픽셀 영역(PX)에 대응되도록 배열될 수 있다. 예를 들어, 복수의 제1 컬러 필터(170)들은 2차원적으로(예를 들어, 행렬 형태로) 배열될 수 있다.
제1 컬러 필터(170)는 픽셀 영역(PX)에 따라 다양한 컬러 필터를 가질 수 있다. 예를 들어, 제1 컬러 필터(170)는 적색(red) 컬러 필터, 녹색(green) 컬러 필터 및 청색(blue) 컬러 필터를 포함하는 베이어 패턴(bayer pattern)으로 배열될 수 있다. 그러나, 이는 예시적인 것일 뿐이고, 제1 컬러 필터(170)는 옐로우 필터(yellow filter), 마젠타 필터(magenta filter) 및 시안 필터(cyan filter)를 포함할 수도 있고, 화이트 필터(white filter)를 더 포함할 수도 있다.
그리드 패턴(160)은 표면 절연막(150) 상에 형성될 수 있다. 그리드 패턴(160)은 평면적 관점에서 격자형으로 형성되어 복수의 제1 컬러 필터(170)들 사이에 개재될 수 있다.
그리드 패턴(160)은 실리콘(Si)보다 굴절률이 낮은 저굴절률(low refractive index) 물질을 포함할 수 있다. 예를 들어, 그리드 패턴(160)은 실리콘 산화물, 알루미늄 산화물, 탄탈럼 산화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 저굴절률 물질을 포함하는 그리드 패턴(160)은 이미지 센서로 비스듬히 입사되는 광을 굴절 또는 반사시킴으로써 이미지 센서의 품질을 향상시킬 수 있다.
몇몇 실시예에서, 표면 절연막(150) 및 그리드 패턴(160) 상에 제1 보호막(165)이 형성될 수 있다. 제1 보호막(165)은 표면 절연막(150)과 제1 컬러 필터(170) 사이 및 그리드 패턴(160)과 제1 컬러 필터(170) 사이에 개재될 수 있다. 예를 들어, 제1 보호막(165)은 표면 절연막(150)의 상면, 그리드 패턴(160)의 측면 및 상면의 프로파일을 따라 연장될 수 있다.
제1 보호막(165)은 예를 들어, 알루미늄 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 보호막(165)은 표면 절연막(150) 및 그리드 패턴(160)의 손상을 방지할 수 있다.
마이크로 렌즈(180)는 제1 컬러 필터(170) 상에 형성될 수 있다. 마이크로 렌즈(180)는 각각의 픽셀 영역(PX)에 대응되도록 배열될 수 있다. 예를 들어, 마이크로 렌즈(180)는 평면에서 2차원적으로(예를 들어, 행렬 형태로) 배열될 수 있다.
마이크로 렌즈(180)는 볼록한 형상을 가지며, 소정의 곡률 반경을 가질 수 있다. 이에 따라, 마이크로 렌즈(180)는 광전 변환층(PD)에 입사되는 광을 집광시킬 수 있다. 마이크로 렌즈(180)는 예를 들어, 광투과성 수지를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 마이크로 렌즈(180) 상에 제2 보호막(185)이 형성될 수 있다. 제2 보호막(185)은 마이크로 렌즈(180)의 표면을 따라 연장될 수 있다. 제2 보호막(185)은 예를 들어, 무기물 산화막을 포함할 수 있다. 예를 들어, 제2 보호막(185)은 실리콘 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제2 보호막(185)은 저온 산화물(LTO; low temperature oxide)을 포함할 수 있다.
제2 보호막(185)은 외부로부터 마이크로 렌즈(180)를 보호할 수 있다. 예를 들어, 제2 보호막(185)은 무기물 산화막을 포함함으로써, 유기 물질을 포함하는 마이크로 렌즈(180)를 보호할 수 있다. 또한, 제2 보호막(185)은 마이크로 렌즈(180)의 집광 능력을 향상시킬 수 있다. 예를 들어, 제2 보호막(185)은 마이크로 렌즈(180)들 사이의 공간을 채움으로써, 마이크로 렌즈(180)들 사이의 공간으로 도달하는 입사광의 반사, 굴절, 산란 등을 감소시킬 수 있다.
몇몇 실시예에 따른 이미지 센서는 제1 연결 구조체(450) 및 제2 연결 구조체(550)를 더 포함할 수 있다.
제1 연결 구조체(450)는 차광 영역(OB) 내에 형성될 수 있다. 제1 연결 구조체(450)는 차광 영역(OB)의 표면 절연막(150) 상에 형성될 수 있다. 제1 연결 구조체(450)는 픽셀 분리 패턴(120)과 접촉할 수 있다. 예를 들어, 차광 영역(OB)의 제1 기판(110) 및 표면 절연막(150) 내에, 픽셀 분리 패턴(120)을 노출시키는 제1 트렌치가 형성될 수 있다. 제1 연결 구조체(450)는 상기 제1 트렌치 내에 형성되어 차광 영역(OB) 내의 픽셀 분리 패턴(120)과 접촉할 수 있다. 제1 연결 구조체(450)는 상기 제1 트렌치의 측면 및 바닥면의 프로파일을 따라 연장될 수 있다.
제1 연결 구조체(450)는 제1 분리 패턴(120)과 전기적으로 연결될 수 있다. 예를 들어, 제1 연결 구조체(450)는 제1 분리 패턴(120)과 전기적으로 연결될 수 있다. 제1 연결 구조체(450)는 예를 들어, 차례로 적층되는 티타늄(Ti)막, 티타늄 질화물(TiN)막 및 텅스텐(W)막을 포함할 수 있다.
몇몇 실시예에서, 제1 연결 구조체(450) 상에, 상기 제1 트렌치를 채우는 제1 패드 패턴(455)이 형성될 수 있다. 제1 패드 패턴(455)은 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 보호막(165)은 제1 연결 구조체(450) 및 제1 패드 패턴(455)을 덮을 수 있다. 예를 들어, 제1 보호막(165)은 제1 연결 구조체(450) 및 제1 패드 패턴(455)의 프로파일을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 연결 구조체(450) 상에 제2 컬러 필터(170C)가 형성될 수 있다. 예를 들어, 제2 컬러 필터(170C)는 차광 영역(OB) 내의 제1 보호막(165)의 일부를 덮도록 형성될 수 있다. 제2 컬러 필터(170C)는 예를 들어, 청색(blue) 컬러 필터를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 컬러 필터(170C) 상에 제3 보호막(480)이 형성될 수 있다. 몇몇 실시예에서, 제2 보호막(185)은 제3 보호막(480)의 표면을 따라 연장될 수 있다. 제3 보호막(480)은 예를 들어, 광투과성 수지를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제3 보호막(480)은 마이크로 렌즈(180)와 동일한 물질을 포함할 수 있다.
제2 연결 구조체(550)는 패드 영역(PR)에 형성될 수 있다. 제2 연결 구조체(550)는 패드 영역(PR)의 표면 절연막(150) 상에 형성될 수 있다. 제2 연결 구조체(550)는 외부 장치 등과 전기적으로 연결될 수 있다.
예를 들어, 패드 영역(PR)의 제1 반도체 칩(100) 및 제2 반도체 칩(200) 내에, 제2 배선 패턴(243)을 노출시키는 제2 트렌치가 형성될 수 있다. 제2 연결 구조체(550)는 상기 제2 트렌치 내에 형성되어 제2 배선 패턴(243)과 접촉할 수 있다. 또한, 패드 영역(PR)의 제1 기판(110) 내에, 제3 트렌치가 형성될 수 있다. 제2 연결 구조체(550)는 상기 제3 트렌치 내에 형성되어 노출될 수 있다. 몇몇 실시예에서, 제2 연결 구조체(550)는 상기 제2 트렌치 및 상기 제3 트렌치의 측면 및 바닥면의 프로파일을 따라 연장될 수 있다.
몇몇 실시예에서, 제2 연결 구조체(550) 상에, 상기 제2 트렌치를 채우는 필링 절연막(560)이 형성될 수 있다. 필링 절연막(560)은 예를 들어, 실리콘 산화물, 알루미늄 산화물, 탄탈럼 산화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 연결 구조체(550) 상에, 상기 제3 트렌치를 채우는 제2 패드 패턴(555)이 형성될 수 있다. 제2 패드 패턴(555)은 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제2 연결 구조체(550)는 제2 트렌치 내에 차례로 적층되는 티타늄(Ti)막, 티타늄 질화물(TiN)막 및 텅스텐(W)막을 포함할 수 있다.
몇몇 실시예에서, 제2 보호막(185) 및 제3 보호막(580)은 제2 패드 패턴(555)을 노출시킬 수 있다. 예를 들어, 제2 보호막(185) 및 제3 보호막(580) 내에, 제2 패드 패턴(555)을 노출시키는 노출 개구(ER)가 형성될 수 있다. 이에 따라, 제2 패드 패턴(555)은 외부 장치 등과 접속되어, 몇몇 실시예에 따른 이미지 센서와 외부 장치 간의 전기적 신호를 송수신하도록 구성될 수 있다.
도 6은 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역을 개략적으로 나타낸 레이아웃도이다. 도 7은 도 6의 D-D'선을 따라 절단한 단면도이다. 도 8a는 도 6의 E-E'선을 따라 절단한 단면도이다.
이하에서, 도 6 내지 도 8a를 참조하여, 몇몇 실시예에 따른 이미지 센서를 좀 더 자세히 설명한다.
도 6 내지 도 8a를 참조하면, 제1 기판(110) 내에서 소자 분리 패턴(105)은 활성 영역들(ACT)을 정의할 수 있다. 설명의 편의상 표면 절연막(150), 그리드 패턴(160), 제1 보호막(165), 제1 컬러 필터(170), 마이크로 렌즈(180) 및 제2 보호막(185)에 대해서는 설명을 생략할 수 있다.
평면적 관점에서, 활성 영역들(ACT)은 제2 방향(DR2)으로 연장되는 라인 형태를 가질 수 있다. 그러나, 활성 영역들(ACT)의 형상은 도 6에 나타난 형태로 한정되는 것은 아니며, 다양하게 변경될 수 있다.
도 3 및 도 6을 참조하면, 활성 영역들(ACT) 상에, 제1 및 제2 플로팅 확산 영역(FD1, FD2), 제1 내지 제8 전송 트랜지스터(TX1 내지 TX8) 및 선택 트랜지스터(AX), 리셋 트랜지스터(RX), 제1 내지 제3 소스 팔로워 트랜지스터(SX1, SX2, SX3) 및 듀얼 변환 트랜지스터(DCX)가 제공될 수 있다.
제1 내지 제8 전송 트랜지스터(TX1 내지 TX8)는 제1 내지 제8 전송 게이트(TG1 내지 TG8)를 포함하고, 선택 트랜지스터(AX)는 선택 게이트(SEL)를 포함하고, 제1 내지 제3 소스 팔로워 트랜지스터(SX1, SX2, SX3)는 제1 내지 제3 소스 팔로워 게이트(SF1, SF2, SF3)를 포함하고, 듀얼 변환 트랜지스터(DCX)는 듀얼 변환 게이트(DCG)를 포함할 수 있다. 다만, 픽셀 영역(PX)에 포함되는 트랜지스터들의 배치 및 개수는 도 3 및 도 6에 도시된 것에 제한되는 것은 아니다.
도 6에서, 제1 내지 제8 전송 게이트(TG1 내지 TG8)의 일측에 제1 플로팅 확산 영역(FD1)이 제공될 수 있다. 제1 내지 제8 전송 게이트(TG1 내지 TG8) 각각과 제1 플로팅 확산 영역(FD1)은 제2 방향(DR2)으로 마주하도록 배치될 수 있다. 제1 플로팅 확산 영역(FD1)은 제1 기판(110)과 반대의 도전형을 가질 수 있다. 예를 들어, 제1 플로팅 확산 영역(FD1) 내에는, n형 불순물이 도핑될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 3 및 도 6을 참조하면, 제1 내지 제3 픽셀 영역(PX1, PX2, PX3) 각각은 제1 내지 제3 전송 트랜지스터(TX1, TX2, TX3), 제1 플로팅 확산 영역(FD1) 및 제1 내지 제3 소스 팔로워 트랜지스터(SX1, SX2, SX3)를 포함할 수 있다.
도 6 및 도 7을 참조하면, 제1 내지 제3 소스 팔로워 트랜지스터(SX1, SX2, SX3)는 활성 영역(ACT) 내에서 하나의 소오스/드레인 영역(S_S/D)을 공유할 수 있다. 공유 소오스/드레인 영역(S_S/D)은 인접한 복수의 픽셀 영역(PX) 사이에 배치될 수 있다. 평면적 관점에서, 제1 내지 제3 소스 팔로워 트랜지스터(SX1, SX2, SX3)의 공유 소오스/드레인 영역(S_S/D)은, 제1 기판(110) 내에서 방사형으로 형성된 활성 영역(ACT)에 의해 서로 연결될 수 있다.
한편, 공유 소오스/드레인 영역(S_S/D)은 소자 분리 패턴(105)으로 인해 제4 픽셀 영역(PX4)과는 전기적으로 연결되지 않을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 픽셀 분리 패턴(120)은 픽셀 영역들(PX)을 정의할 수 있다. 예를 들어, 픽셀 분리 패턴(120)은 픽셀 영역들(PX) 사이에 제공될 수 있다. 평면적 관점에서, 픽셀 분리 패턴(120)은 격자 구조를 가질 수 있다. 평면적 관점에서, 픽셀 분리 패턴(120)은 각각의 픽셀 영역들(PX)을 완전히 둘러쌀 수 있다. 픽셀 분리 패턴(120)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되는 격자 구조일 수 있다.
픽셀 분리 패턴(120)은 제1 기판(110)을, 제1 기판(110)의 제1 및 제2 면(110a, 110b)과 수직하는 제3 방향(DR3)으로 관통할 수 있다. 다만, 도 6 및 도 7을 참조하면, 공유 소오스/드레인 영역(S_S/D)은 복수의 픽셀 영역(PX) 사이의 픽셀 분리 패턴(120)과 제3 방향(DR3)으로 오버랩되지 않을 수 있다. 이는, 공유 소오스/드레인 영역(S_S/D)이 형성될 영역의 픽셀 분리 패턴(120)을 제거하는 것에 기인한 구조일 수 있다. 공유 소오스/드레인 영역(S_S/D)은 픽셀 분리 패턴(120)이 제거된 영역에서 활성 영역(ACT)을 통해 머지(merge)될 수 있다.
도 7을 참조하면, 몇몇 실시예에서, 픽셀 분리 패턴(120)은 라이너막(120L), 제1 도전층(120F) 및 캡핑막(120C)을 포함할 수 있다. 라이너막(120L)은 픽셀 분리 트렌치(t1)의 측벽 및 바닥면을 따라 배치될 수 있다. 제1 도전층(120F)은 라이너막(120L) 상에 배치될 수 있다. 캡핑막(120C)은 제1 도전층(120F) 상에 배치될 수 있다.
라이너막(120L)은 실리콘 산화물, 알루미늄 산화물, 탄탈럼 산화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 도전층(120F)은 도전 물질을 포함할 수 있다. 제1 도전층(120F)은 폴리 실리콘(poly Si)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 캡핑막(120C)은 절연 물질을 포함할 수 있다. 캡핑막(120C)은 실리콘계 절연 물질 및 고유전 물질을 포함할 수 있다.
몇몇 실시예에서, 이미지 센서는 각각의 픽셀 영역(PX)의 트랜지스터들의 게이트와 연결되는 게이트 컨택(141) 및 각각의 트랜지스터들의 소오스/드레인 영역과 연결되는 소오스/드레인 컨택(142, 143)을 포함할 수 있다. 게이트 컨택(141) 및 소오스/드레인 컨택(142, 143)은 전술한 상판에 배치될 수 있다.
도 6 및 도 7을 참조하면, 제1 소스 팔로워 트랜지스터(SX1)의 소오스/드레인 영역(S/D)은 제1 배선 구조체(IS1)의 제1 배선 패턴(145)과 제1 소오스/드레인 컨택(142a)을 통해 연결될 수 있다. 제2 소스 팔로워 트랜지스터(SX2)의 소오스/드레인 영역(S/D)은 제1 배선 구조체(IS1)의 제1 배선 패턴(145)과 제2 소오스/드레인 컨택(142b)을 통해 연결될 수 있다.
공유 소오스/드레인 영역(S_S/D)은 제1 배선 구조체(IS1)의 제1 배선 패턴(145)과 하나의 공유 소오스/드레인 컨택(143)을 통해 연결될 수 있다. 이 경우, 제1 내지 제3 소스 팔로워 트랜지스터(SX1, SX2, SX3) 각각의 일측에는 비공유 소오스/드레인 영역(S/D)이 배치되고, 각각의 타측에는 공유 소오스/드레인 영역(S_S/D)이 배치될 수 있다.
몇몇 실시예에 따르면, 복수 개의 트랜지스터들을 포함하는 이미지 센서에 있어서, 트랜지스터의 소오스 영역과 드레인 영역 중 하나는 트랜지스터들 간에 서로 공유될 수 있다. 결과, 소오스 영역 또는 드레인 영역과 연결되는 컨택의 개수를 줄일 수 있어, 트랜지스터의 면적을 확보하면서 성능이 향상된 이미지 센서를 제공할 수 있다.
도 6을 참조하면, 평면적 관점에서, 제1 내지 제3 소스 팔로워 트랜지스터(SX1, SX2, SX3) 각각의 게이트 컨택(141a, 141b, 141c)들은 삼각형 형상을 이룰 수 있다.
또한, 제1 소스 팔로워 트랜지스터(SX1)의 게이트 컨택(141a)과 공유 소오스/드레인 컨택(143) 간의 거리는, 제2 소스 팔로워 트랜지스터(SX2)의 게이트 컨택(141b)과 공유 소오스/드레인 컨택(143) 간의 거리 및 제3 소스 팔로워 트랜지스터(SX3)의 게이트 컨택(141c)과 공유 소오스/드레인 컨택(143) 간의 거리와 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 제1 내지 제3 소스 팔로워 트랜지스터(SX1, SX2, SX3)의 각각의 게이트 컨택(141a, 141b, 141c)과 공유 소오스/드레인 컨택(143) 간의 거리는 서로 다를 수 있다.
또한, 평면적 관점에서, 활성 영역(ACT) 중 제1 내지 제3 소스 팔로워 트랜지스터(SX1, SX2, SX3) 각각의 비공유 소오스/드레인 영역(S/D)이 형성된 영역의 폭은, 활성 영역(ACT) 중 공유 소오스/드레인 영역(S_S/D)과 연결되는 영역의 폭과 다를 수 있다.
예를 들어, 도 6을 참조하면, 활성 영역(ACT) 중 제1 소스 팔로워 트랜지스터(SX1)의 공유 소오스/드레인 영역(S_S/D)이 형성된 영역의 폭(W1)은, 활성 영역(ACT) 중 비공유 소오스/드레인 영역(S/D)과 연결되는 영역의 폭(W2)보다 클 수 있다. 이 경우, 각각의 소스 팔로워 트랜지스터(SX1, SX2, SX3)에서, 비공유 소오스/드레인 영역들(S/D)과 공유 소오스/드레인 영역(S_S/D)은 비대칭으로 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 6 및 도 8a를 참조하면, 제1 내지 제3 소스 팔로워 트랜지스터(SX1, SX2, SX3)는, 제1 배선 구조체(IS1)를 통해 제1 플로팅 확산 영역(FD1)과 연결될 수 있다.
제1 픽셀 영역(PX1)에 배치된 제1 플로팅 확산 영역(FD1)과, 제2 픽셀 영역(PX2)에 배치된 제1 플로팅 확산 영역(FD1) 및 제3 픽셀 영역(PX3)에 배치된 제1 플로팅 확산 영역(FD1)은 제1 배선 구조체(IS1)를 통해 서로 전기적으로 연결될 수 있다.
제1 픽셀 영역(PX1)의 제1 플로팅 확산 영역(FD1)과 제1 소스 팔로워 트랜지스터(SX1)는 각각의 컨택들(144, 141a)을 통해 제1 배선 패턴(145)과 서로 전기적으로 연결될 수 있다.
제1 픽셀 영역(PX1)의 제1 소스 팔로워 트랜지스터(SX1)와 제2 픽셀 영역(PX2)의 제2 소스 팔로워 트랜지스터(SX2)는 각각의 게이트 컨택들(141a, 141b)을 통해 제1 배선 패턴(145)과 서로 전기적으로 연결될 수 있다.
제2 픽셀 영역(PX2)의 제1 플로팅 확산 영역(FD1)과 제2 소스 팔로워 트랜지스터(SX2)는 각각의 컨택들(144, 141b)을 통해 제1 배선 패턴(145)과 서로 전기적으로 연결될 수 있다.
제2 픽셀 영역(PX2)의 제1 플로팅 확산 영역(FD1)과 제4 픽셀 영역(PX4)의 제1 플로팅 확산 영역(FD1)은 제1 배선 구조체(IS1)를 통해 서로 전기적으로 연결될 수 있다.
제1 소스 팔로워 트랜지스터(SX1)의 소오스/드레인 영역(S/D), 제2 소스 팔로워 트랜지스터(SX2)의 소오스/드레인 영역(S/D) 및 제3 소스 팔로워 트랜지스터(SX3)의 소오스/드레인 영역(S/D)은 제1 배선 구조체(IS1)를 통해 서로 전기적으로 연결될 수 있다. 이 경우, 각각의 소오스/드레인 영역(S/D)은 제1 배선 구조체(IS1) 중 제1 배선 패턴(145)과 다른 층에 위치한 배선 패턴에 의해 전기적으로 연결될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
리셋 트랜지스터(RX)와 공유 소오스/드레인 영역(S_S/D)은 공유 소오스/드레인 컨택(143) 및 제1 배선 구조체(IS1)를 통해 서로 전기적으로 연결될 수 있다. 이 경우, 리셋 트랜지스터(RX)의 드레인 영역과 공유 소오스/드레인 영역(S_S/D)은 활성 영역(ACT)을 통해 서로 연결될 수 있다.
제2 플로팅 확산 영역(FD2)은 리셋 트랜지스터(RX)와 듀얼 변환 트랜지스터(DCX) 사이에 배치되어 이들과 전기적으로 연결될 수 있다. 제2 플로팅 확산 영역(FD2)은 전술한 합성 정전 용량 조절을 위해 제1 커패시터(C1)와 연결될 수 있다.
이 경우, 제2 플로팅 확산 영역(FD2)은 듀얼 변환 트랜지스터(DCX), 리셋 트랜지스터(RX) 및 제1 커패시터(C1)와 활성 영역(ACT)을 통해서 연결될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 소스 팔로워 트랜지스터(SX1)의 소오스/드레인 영역(S/D), 제2 소스 팔로워 트랜지스터(SX2)의 소오스/드레인 영역(S/D) 및 제3 소스 팔로워 트랜지스터(SX3)의 소오스/드레인 영역(S/D) 각각은 소오스 영역이고, 공유 소오스/드레인 영역(S_S/D) 드레인 영역일 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 제1 소스 팔로워 트랜지스터(SX1)의 소오스/드레인 영역(S/D), 제2 소스 팔로워 트랜지스터(SX2)의 소오스/드레인 영역(S/D) 및 제3 소스 팔로워 트랜지스터(SX3)의 소오스/드레인 영역(S/D) 각각은 드레인 영역이고, 공유 소오스/드레인 영역(S_S/D)이 소오스 영역일 수 있다.
도 8b는 몇몇 실시예에 따른 이미지 센서를 나타낸 도면으로, 도 6의 E-E'선을 따라 절단한 단면도에 대응되는 도면이다. 설명의 편의상 도 1 내지 도 8a를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 8b를 참조하면, 픽셀 분리 패턴(120a)은 기판(110)의 제2 면(110b)을 관통하며, 제1 면(110a)과는 이격될 수 있다. 이와 같은 픽셀 분리 패턴(120a)은　BDTI(backside deep trench isolation)일 수 있다.
픽셀 분리 패턴(120a)은 제1 절연층(120a1), 제2 절연층(120a2) 및 제3 절연층(120a3)을 포함할 수 있다.
제1 절연층(120a1)은 제1 기판(110)의 제2 면(110b), 예를 들어 광전 변환층(PD)으로 빛이 입사하는 면 상에 컨포멀하게 형성될 수 있다. 제1 절연층(120a1)은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfxSiyOz)층, 티타늄 산화물(TiO2), 지르코늄 산화물(ZrO2), 마그네슘 산화물(MgO), 탄탈륨 산화물(Ta2O5), 스칸디움 산화물(Sc2O3), 루테니움 산화물(Lu2O3), 이트륨 산화물(Y2O3), 란탄 산화물(La2O3)과 같은 고유전율(high-k)을 갖는 금속 산화물을 포함할 수 있다.
제2 절연층(120a2)은 제1 절연층(120a1)의 상면 및 측면, 및 픽셀 분리 트렌치(t1a)의 측벽 및 바닥면을 따라 컨포멀하게 형성될 수 있다. 픽셀 분리 트렌치(t1a)는 제1 기판(110)의 제2 면(110b)으로부터 광전 변환층(PD)들 사이로 연장하여 광전 변환층(PD)들을 정의(define)할 수 있다. 예를 들어, 제2 절연층(120a2)은 알루미늄 산화물(Al2O3)과 같은 전자가 풍부한(electron-rich) 금속 산화물을 포함할 수 있다.
제1 및 제2 절연층(120a1, 120a2)은 고정 전하막일 수 있다. 이 경우, 암 전류(dark current), 다크 레벨 결함, 백점(white spot) 결함 등이 방지되어 광전 변환층(PD)의 광전 변환 특성이 향상될 수 있다.
또한, 제1 절연층(120a1)은 반사 방지층일 수 있다. 이 경우, 제1 절연층(120a1)에 의해 광전 변환층(PD)으로 입사하는 빛이 제1 기판(110)의 표면으로부터 반사되는 것이 방지될 수 있다.
제3 절연층(120a3)은 제2 절연층(120a2) 상에 형성되고, 픽셀 분리 트렌치(t1a)를 채울 수 있다. 제3 절연층(120a3)은 제1 및 제2 절연층(120a1, 120a2)보다 두꺼울 수 있다. 제3 절연층(120a3)은 실리콘 산화물(SiO2)과 같은 절연 물질을 포함할 수 있다. 제3 절연층(120a3)은 제1 및 제2 절연층(120a1, 120a2)보다 낮은 유전율 및 우수한 필링 특성을 가질 수 있다.
제3 절연층(120a3) 상에 제1 컬러 필터(170) 및 마이크로 렌즈(180)가 형성될 수 있다.
도 9는 몇몇 실시예에 따른 이미지 센서의 예시적인 블록도이다. 도 10은 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역을 개략적으로 나타낸 레이아웃도이다. 도 11은 도 10의 F-F'선을 따라 절단한 단면도이다. 도 12는 도 10의 G-G'선을 따라 절단한 단면도이다. 설명의 편의상 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 설명의 편의상 소자 분리 패턴(105)에 대해서는 설명을 생략할 수 있다.
도 9를 참조하면, 몇몇 실시예에 따른 이미지 센서는 제1 반도체 칩(100), 제2 반도체 칩(200) 및 제3 반도체 칩(300)을 포함할 수 있다. 제1 반도체 칩(100), 제2 반도체 칩(200) 및 제3 반도체 칩(300)은 평면적 관점에서 서로 겹치도록 배치될 수 있다. 제1 반도체 칩(100), 제2 반도체 칩(200) 및 제3 반도체 칩(300)은 순차적으로 수직 방향으로 적층될 수 있다. 제1 반도체 칩(100)은 상판, 제2 반도체 칩(200)은 중판, 제3 반도체 칩(300)은 하판으로 지칭될 수 있다.
도시된 것과 달리, 제1 반도체 칩(100)과 제2 반도체 칩(200)은 하나에 칩에 형성될 수 있다. 픽셀 어레이를 포함하는 반도체 칩과, 로직 회로를 포함하는 반도체 칩이 서로 스택될 수 있다.
몇몇 실시예에 따른 이미지 센서는, 제1 픽셀 어레이(10)와 제2 픽셀 어레이(20)를 포함하고, 제1 픽셀 어레이(10) 및 제2 픽셀 어레이(20)는 서로 다른 칩에 형성되어 적층된 3 stack 이미지 센서를 의미할 수 있다. 도 9 제1 및 제2 픽셀 어레이(10, 20)는 제1 및 제2 반도체 칩(100, 200)에서 구현될 수 있고, 로직 회로(30)는 제3 반도체 칩(300)에서 구현될 수 있다.
이 경우, 도 10의 광전 변환층(PD)과 전송 트랜지스터(TX)가 제1 반도체 칩(100)에 형성되고, 리셋 트랜지스터(RX), 소스 팔로워 트랜지스터(SX), 선택 트랜지스터(AX) 및 듀얼 변환 트랜지스터(DCX)는 제2 반도체 칩(200)에 형성될 수 있다. 제1 반도체 칩(100)과 제2 반도체 칩(200)이 정렬되어 단위 픽셀을 구성할 수 있다.
도 11 및 도 12를 참조하면, 제1 전송 트랜지스터(TX1)는 제1 배선 구조체(IS1)의 제1 배선 패턴(145)과 게이트 컨택(141a)을 통해 연결될 수 있다. 제2 전송 트랜지스터(TX2)는 제1 배선 구조체(IS1)의 제1 배선 패턴(145)과 게이트 컨택(141b)을 통해 연결될 수 있다.
제1 본딩 패드(BP1)는 제1 배선 절연막(140) 내에 배치될 수 있다. 제1 배선 절연막(140) 상에서, 제1 본딩 패드(BP1)의 일면이 노출될 수 있다. 제1 본딩 패드(BP1)의 하면은 제1 배선 절연막(140)의 하면과 동일 평면에 위치할 수 있다. 제1 본딩 패드(BP1)는 후술될 제2 본딩 패드(BP2)와 본딩될 수 있다. 제1 본딩 패드(BP1)와 제2 본딩 패드(BP2)를 이용하여 제1 배선 절연막(140)과 제2 배선 절연막(240)이 서로 본딩될 수 있다.
제2 기판(210)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 제2 기판(210)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 제2 기판(210)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제2 기판(210)은 제3 면(210b)과 제4 면(210a)을 포함할 수 있다. 제2 기판(210)의 제4 면(210a)은 제1 반도체 칩(100)과 마주보는 면일 수 있다. 제2 기판(210)의 제3 면(210b)은 제2 기판(210)의 제4 면(210a)과 대향되는 면일 수 있다.
제2 기판(210)의 제4 면(210a) 상에, 소스 팔로워 트랜지스터(SX)들이 형성될 수 있다. 소스 팔로워 트랜지스터(SX)들은 제1 반도체 칩(100)의 플로팅 확산 영역(FD)과 전기적으로 연결될 수 있다.
제2 배선 구조체(IS2)는 제2 기판(210) 상에 형성될 수 있다. 예를 들어, 제2 배선 구조체(IS2)는 제2 기판(210)의 제4 면(210a)을 덮을 수 있다. 제2 기판(210) 및 제2 배선 구조체(IS2)는 제2 반도체 칩(200)을 구성할 수 있다.
제2 배선 구조체(IS2)는 제1 배선 구조체(IS1)에 부착될 수 있다. 예를 들어, 제2 배선 구조체(IS2)의 상면은 제1 배선 구조체(IS1)의 하면에 부착될 수 있다. 구체적으로, 제1 배선 절연막(140)의 하면과 제2 배선 절연막(240)의 상면은 서로 본딩될 수 있다.
제2 배선 구조체(IS2)는 제2 배선 절연막(240) 및 제2 배선 절연막(240) 내에 배치되는 제2 배선 패턴들(245), 컨택들(241a, 241b, 243) 및 제2 본딩 패드(BP2)들을 포함할 수 있다. 도 11 및 도 12에서, 제2 배선 구조체(IS2)를 구성하는 배선 패턴들의 층 수 및 그 배치 등은 예시적인 것일 뿐이고, 이에 제한되는 것은 아니다.
제2 배선 절연막(240)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 이미지 센서는 각각의 픽셀 영역(PX)의 트랜지스터들의 게이트와 연결되는 게이트 컨택(241) 및 각각의 트랜지스터들의 소오스/드레인 영역과 연결되는 소오스/드레인 컨택(242, 243)을 포함할 수 있다. 게이트 컨택(241) 및 소오스/드레인 컨택(242, 243)은 전술한 중판에 배치될 수 있다.
도 10을 참조하면, 제1 내지 제3 소스 팔로워 트랜지스터(SX1, SX2, SX3)의 각각의 소오스/드레인 영역(S/D)은 제2 기판(210) 상에 배치된 컨택(242a, 242b, 242c)들과 연결될 수 있다..
도 10 및 도 11을 참조하면, 제1 소스 팔로워 트랜지스터(SX1)는 게이트 컨택(241a)을 통해 제2 배선 패턴(245)과 접속될 수 있다. 제2 소스 팔로워 트랜지스터(SX2)는 게이트 컨택(241b)을 통해 제2 배선 패턴(245)과 접속될 수 있다. 제3 소스 팔로워 트랜지스터(SX3)는 게이트 컨택(241c)을 통해 제2 배선 구조체(IS2)와 전기적으로 연결될 수 있다.
제1 내지 제3 소스 팔로워 트랜지스터(SX1, SX2, SX3)는 복수의 컨택들과, 복수의 배선 패턴들 및 본딩 패드를 이용하여 플로팅 확산 영역(FD)과 전기적으로 연결될 수 있다
도 11을 참조하면, 제1 내지 제3 소스 팔로워 트랜지스터(SX1, SX2, SX3)는 활성 영역(ACT) 내에서 하나의 소오스/드레인 영역(S_S/D)을 공유할 수 있다. 공유 소오스/드레인 영역(S_S/D)은 인접한 복수의 픽셀 영역(PX) 사이에 배치될 수 있다. 공유 소오스/드레인 영역(S_S/D)은 제2 배선 구조체(IS2)의 제2 배선 패턴(245)과 공유 소오스/드레인 컨택(243)을 통해 연결될 수 있다.
컨택들(241a, 241b, 243), 제2 배선 패턴들(245) 및 비아들(249)은 각각 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 본딩 패드(BP2)는 제2 배선 절연막(240) 내에 배치될 수 있다. 제2 배선 절연막(240) 내에서, 제2 본딩 패드(BP2)의 일면이 노출될 수 있다. 제2 본딩 패드(BP2)의 상면은 제2 배선 절연막(240)의 상면과 동일 평면에 위치할 수 있다. 제2 본딩 패드(BP2)는 제1 본딩 패드(BP1)와 본딩될 수 있다. 제1 본딩 패드(BP1)와 제2 본딩 패드(BP2)를 이용하여 제1 배선 절연막(140)과 제2 배선 절연막(240)이 서로 본딩될 수 있다.
제1 및 제2 본딩 패드(BP1, BP2)는 예를 들어, 구리(Cu)를 포함할 수 있지만, 이에 한정되는 것은 아니다.
구체적으로 도시되진 않았으나, 제2 배선 패턴들(245) 중 일부는 센서 어레이 영역(SAR)에서 패드 영역(PR)까지 연장될 수 있다. 제2 배선 패턴들(245) 중 일부는 패드 영역(PR)과 전기적으로 연결될 수 있다. 제2 배선 패턴(245)들 중 일부는 관통 비아(TSV)를 통해 제3 트랜지스터(TR3)와 접속될 수 있다.
도 11을 참조하면, 제3 기판(310)은 제2 반도체 칩(200)과 마주보는 상면(310a)을 포함할 수 있다. 제3 기판(310)의 상면(310a) 상에, 제3 트랜지스터(TR3)들이 형성될 수 있다. 제3 트랜지스터(TR3)들은 예를 들어, 도 9의 로직 회로일 수 있다. 제3 트랜지스터(TR3)들은 제2 반도체 칩(200)의 트랜지스터들과 전기적으로 연결될 수 있다.
제3 배선 구조체(IS3)는 제3 기판(310) 상에 형성될 수 있다. 예를 들어, 제3 배선 구조체(IS3)는 제3 기판(310)의 상면(310a)을 덮을 수 있다. 제3 기판(310) 및 제3 배선 구조체(IS3)는 제3 반도체 칩(300)을 구성할 수 있다.
제3 배선 구조체(IS3)는 제2 기판(210)에 부착될 수 있다. 예를 들어, 제2 기판(210)의 제3 면(210b)은 제3 배선 구조체(IS3)의 상면(310a)과 부착될 수 있다.
제3 배선 구조체(IS3)는 제3 배선 절연막(340), 컨택들(341), 제3 배선 패턴들(345) 및 비아들(349)을 포함할 수 있다.
도 11 및 도 12에서, 제3 배선 구조체(IS3)를 구성하는 배선 패턴들의 층 수 및 그 배치 등은 예시적인 것일 뿐이고, 이에 제한되는 것은 아니다. 제3 배선 절연막(340)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
컨택들(341)은 제3 트랜지스터(TR3) 및 제3 배선 패턴들(345)과 연결될 수 있다. 제3 배선 패턴들(345), 컨택들(341) 및 비아들(349)은 각각 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 제1 기판 PD: 광전 변환층
PX: 픽셀 영역 120: 픽셀 분리 패턴
150: 표면 절연막 180: 마이크로 렌즈
210: 제2 기판 310: 제3 기판

Claims (10)

  1. 서로 대향하는 제1 및 제2 면을 포함하고, 상기 제1 면에 배치된 활성 영역을 포함하는 제1 기판;
    상기 제1 기판의 제1 면 상에서, 광전 변환층을 포함하는 복수의 픽셀 영역들;
    상기 제1 기판의 제1 면에 수직하는 방향으로 상기 복수의 픽셀 영역들을 정의하는 픽셀 분리 패턴; 및
    상기 복수의 픽셀 영역들 각각에 대응되는 제1 내지 제3 트랜지스터를 포함하되,
    상기 제1 내지 제3 트랜지스터는 상기 활성 영역 내에서 하나의 소오스/드레인 영역을 공유하는 이미지 센서.
  2. 제1항에 있어서,
    상기 공유 소오스/드레인 영역은 인접한 상기 복수의 픽셀 영역 사이에 배치되고,
    평면적 관점에서, 상기 공유 소오스/드레인 영역은, 상기 제1 기판 내에서 방사형으로 형성된 상기 활성 영역에 의해 서로 연결되는 이미지 센서.
  3. 제1항에 있어서,
    상기 공유 소오스/드레인 영역은 상기 복수의 픽셀 영역 사이의 픽셀 분리 패턴과 상기 수직하는 방향으로 오버랩되지 않는 이미지 센서.
  4. 제1항에 있어서,
    상기 제1 기판의 제1 면 상에 배치된 제1 배선 구조체를 더 포함하고,
    상기 제1 트랜지스터의 비공유 소오스/드레인 영역은 상기 제1 배선 구조체와 제1 소오스/드레인 컨택을 통해 연결되고,
    상기 제2 트랜지스터의 비공유 소오스/드레인 영역은 상기 제1 배선 구조체와 제2 소오스/드레인 컨택을 통해 연결되고,
    상기 공유 소오스/드레인 영역은 상기 제1 배선 구조체와 공유 소오스/드레인 컨택을 통해 연결되는 이미지 센서.
  5. 제4항에 있어서,
    상기 제1 기판의 제1 면에, 상기 광전 변환층에 의해 생성된 전하를 저장하는 플로팅 확산 영역을 더 포함하고,
    상기 제1 내지 제3 트랜지스터는, 상기 제1 배선 구조체를 통해 상기 플로팅 확산 영역과 연결된 이미지 센서.
  6. 제5항에 있어서,
    상기 제1 기판의 제1 면 상에, 상기 플로팅 확산 영역과 연결된, 리셋 트랜지스터, 선택 트랜지스터 및 듀얼 변환 트랜지스터를 더 포함하는 이미지 센서.
  7. 제6항에 있어서,
    상기 리셋 트랜지스터는 상기 공유 소오스/드레인 영역과 연결되는 이미지 센서.
  8. 소자 분리 영역 및 활성 영역을 포함하는 기판;
    상기 기판에, 광전 변환층, 플로팅 확산 영역, 상기 플로팅 확산 영역과 전기적으로 연결된 전송 트랜지스터 및 제1 내지 제3 소스 팔로워 트랜지스터를 포함하는 복수의 픽셀 영역; 및
    상기 기판을 관통하고, 각각의 상기 복수의 픽셀 영역들을 정의하는 픽셀 분리 패턴을 포함하되,
    상기 제1 내지 제3 소스 팔로워 트랜지스터 각각은, 제1 내지 제3 소오스 컨택과 각각 연결된 제1 내지 제3 소오스 영역 및 하나의 드레인 컨택과 연결된 공유 드레인 영역을 포함하는 이미지 센서.
  9. 제8항에 있어서,
    평면적 관점에서, 상기 제1 내지 제3 소스 팔로워 트랜지스터 각각의 게이트 컨택은 삼각형 형상을 이루는 이미지 센서.
  10. 제8항에 있어서,
    상기 드레인 컨택은 상기 복수의 픽셀 영역 사이의 픽셀 분리 패턴과 오버랩되지 않는 이미지 센서.
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