KR20230142095A - 인터페이스 디바이스 및 그 동작 방법 - Google Patents

인터페이스 디바이스 및 그 동작 방법 Download PDF

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Abstract

인터페이스 디바이스는 호스트와 통신 가능하도록 구성되는 제1 포트, 상기 호스트와 통신 가능하도록 구성되는 제2 포트 및 상기 제1 포트 또는 제2 포트 중 적어도 하나에 선택적으로 할당 가능한 복수의 가변 펑션들을 포함하는 펑션 관리부를 포함한다.

Description

인터페이스 디바이스 및 그 동작 방법{INTERFACE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 인터페이스 디바이스 및 그 동작 방법에 관한 것이다.
PCI(Peripheral Component Interconnect)는 호스트 장치에 입출력 디바이스들을 연결하는데 사용되는 버스 프로토콜을 정의한다. PCIe(PCI Express)는 PCI 표준에서 정의한 프로그래밍 개념을 가지면서 물리적 통신 레이어(physical communication layer)를 고속 시리얼 인터페이스로 정의한 것이다.
스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원이 공급되는 동안에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치일 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 각 포트에 대응하는 펑션을 위한 리소스를 효율적으로 사용할 수 있는 멀티 포트 구조의 인터페이스 디바이스 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 인터페이스 디바이스는 호스트와 통신 가능하도록 구성되는 제1 포트, 상기 호스트와 통신 가능하도록 구성되는 제2 포트 및 상기 제1 포트 또는 제2 포트 중 적어도 하나에 선택적으로 할당 가능한 복수의 가변 펑션들을 포함하는 펑션 관리부를 포함한다.
일 실시 예에서, 상기 펑션 관리부는 상기 제1 포트 및 상기 제2 포트 중 어느 하나를 상기 복수의 가변 펑션들과 연결하는 멀티플렉서, 상기 멀티플렉서의 동작을 제어하는 먹스 제어부; 및 상기 복수의 가변 펑션들을 포함하는 가변 펑션 그룹을 포함할 수 있다.
일 실시 예에서, 상기 먹스 제어부는 상기 복수의 가변 펑션들 중 적어도 하나의 가변 펑션과 이에 대응하는 할당된 포트의 관계를 식별하는 정보를 나타내는 룩업 테이블을 포함할 수 있다.
일 실시 예에서, 상기 펑션 관리부는 상기 복수의 가변 펑션들 각각을 구성하기 위한 레지스터들을 포함하는 컨피규레이션 스페이스(configuration space)를 포함할 수 있다.
일 실시 예에서, 상기 컨피규레이션 스페이스에 포함된 레지스터들 각각은 대응하는 가변 펑션의 포트 할당 정보를 나타내는 필드를 포함할 수 있다.
일 실시 예에서, 상기 펑션 관리부는, 상기 복수의 가변 펑션들 중 미할당 펑션에 대응하는 포트 할당 정보를 할당된 포트를 나타내는 값으로 갱신하고, 상기 미할당 펑션과 상기 할당된 포트의 관계를 식별하는 정보를 나타내도록 상기 먹스 제어부 내 룩업 테이블을 갱신할 수 있다.
본 발명의 다른 실시 예에 따른 방법에 의해, 복수의 가변 펑션들을 복수의 포트들을 통해 호스트와 통신하는 인터페이스 디바이스가 동작한다. 상기 동작 방법은 상기 복수의 가변 펑션들 중 미할당 펑션을 상기 복수의 포트들 중 어느 하나의 포트에 할당할 것을 결정하는 단계, 상기 결정에 응답하여, 상기 미할당 펑션을 상기 포트에 할당하는 단계 및 상기 포트를 통해 상기 할당된 펑션이 동작하도록 제어하는 단계를 포함한다.
일 실시 예에서, 상기 인터페이스 디바이스는 상기 복수의 가변 펑션들 각각을 구성하기 위한 레지스터들을 포함하는 컨피규레이션 스페이스(configuration space)를 포함할 수 있다. 상기 미할당 펑션을 상기 포트에 할당하는 단계는 상기 컨피규레이션 스페이스에 포함된 상기 미할당 펑션에 대응하는 포트 할당 정보를 상기 포트를 나타내는 값으로 갱신하는 단계 및 상기 복수의 가변 펑션들 중 적어도 하나의 가변 펑션과 이에 대응하는 할당된 포트의 관계를 식별하는 정보를 나타내는 룩업 테이블을 갱신하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 포트를 통해 상기 할당된 펑션이 동작하도록 제어하는 단계는, 상기 룩업 테이블을 참조하여, 상기 할당된 펑션과 이에 대응하는 포트를 식별하는 단계 및 상기 복수의 포트들 중 상기 식별된 포트를 상기 할당된 펑션과 연결하는 단계를 포함할 수 있다.
본 기술은 각 포트에 대응하는 펑션을 위한 리소스를 효율적으로 사용할 수 있는 멀티 포트 구조의 인터페이스 디바이스 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 일 예를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 다른 예를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 또 다른 예를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 멀티 펑션 디바이스를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 SR-IOV(Single Root I/O Virtualization) 이용 가능한 PCIe 디바이스의 일 예를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 SR-IOV 이용 가능한 PCIe 디바이스의 다른 예를 나타낸다.
도 7은 멀티 포트 구조의 PCIe 디바이스를 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 PCIe 디바이스를 설명하기 위한 도면이다.
도 9는 PCIe 디바이스에 포함된 펑션 관리부의 예시적인 실시 예를 설명하기 위한 도면이다.
도 10a 및 도 10b는 미할당 펑션을 포트 0에 할당하는 동작을 설명하기 위한 도면이다.
도 11a 및 도 11b는 미할당 펑션을 포트 1에 할당하는 동작을 설명하기 위한 도면이다.
도 12는 펑션 관리부에 포함된 펑션들의 할당 상태를 예시적으로 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 PCIe 디바이스의 동작 방법을 나타내는 순서도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 일 예를 설명하기 위한 도면이다.
도 1을 참조하면, 컴퓨팅 시스템(100)은 호스트(1000) 및 PCIe(Peripheral Component Interconnect Express) 디바이스(2000)를 포함한다. 예를 들어, 컴퓨팅 시스템(100)은 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등이 될 수 있다.
호스트(1000)는 프로세서(1100), 메모리(1200), 입/출력(I/O) 관리부(1300) 및 버스(1400)를 포함할 수 있다. 호스트(1000)의 구성 요소들은 버스(1400)를 통하여 신호 및 데이터를 주고 받을 수 있다.
프로세서(1100)는 데이터의 처리 및 컴퓨팅 시스템(100)의 구성 요소들의 동작들에 대한 제어를 수행하기 위한 회로, 인터페이스들 또는 프로그램 코드를 포함할 수 있다. 예를 들어, 프로세서(1100)는 CPU, ARM 또는 주문형 반도체(ASIC: application specific integrated circuit) 등을 포함할 수 있다.
메모리(1200)는 컴퓨팅 시스템(100)의 동작에 필요한 데이터, 명령들 또는 프로그램 코드들을 저장하는 SRAM 또는 DRAM 등을 포함할 수 있다. 또한, 비휘발성 메모리를 포함할 수도 있다. 일 실시 예에서, 메모리(1200)에는 하나 이상의 오퍼레이팅 시스템(operating system; OS)들 및 가상 머신(virtual machine; VM)들을 실행하도록 동작할 수 있는 프로그램 코드들 및 가상 머신들을 관리하기 위한 버추얼라이제이션 인터미디어리(Virtualization Intermediary; VI)를 실행하는 프로그램 코드들도 저장될 수 있다.
프로세서(1100)는 메모리(1200)에 저장된 프로그램 코드들을 구동시켜 하나 이상의 오퍼레이팅 시스템들 및 가상 머신들을 실행시킬 수 있다. 또한, 프로세서(1100)는 가상 머신들을 관리하기 위한 버추얼라이제이션 인터미디어리를 실행시킬 수 있다. 이와 같은 방식으로, 프로세서(1100)는 컴퓨팅 시스템(100)의 구성 요소들의 동작을 제어할 수 있다.
I/O 관리부(1300)는 호스트(1000)에 입출력 디바이스들을 접속하는 어댑터(adapter)일 수 있다. 예를 들어, I/O 관리부(1300)는 USB(Universal Serial Bus) 어댑터, PCI(Peripheral Component Interconnect) 또는 PCIe(PCI Express) 어댑터, SCSI(Small Computer System Interface) 어댑터, SATA(Serial AT Attachment) 어댑터, NVMe(NonVolatile Memory express) 어댑터 등을 포함할 수 있다. I/O 관리부(1300)는 컴퓨팅 시스템(100)에 접속되는 디바이스들과의 정보를 통신하도록 동작할 수 있는 회로, 인터페이스들 또는 코드를 포함할 수 있다. I/O 관리부(1300)는 하나 이상의 표준화된 버스들 및 하나 이상의 버스 제어기들을 포함할 수 있다. 따라서, I/O 관리부(1300)는 버스(1400)에 접속된 디바이스들을 인식하고, 버스(1400)에 접속된 디바이스들을 열거하고, 버스(1400)에 접속된 다양한 디바이스들을 위한 자원(resource) 할당 및 할당 해제하는 동작을 수행할 수도 있다. 즉, I/O 관리부(1300)는 버스(1400) 위에서의 통신들을 관리하도록 동작할 수 있다. 예를 들어, I/O 관리부(1300)는 PCI 또는 PCIe 시스템일 수 있고, PCIe 루트 컴플렉스(root complex; RC), 하나 이상의 PCIe 스위치들 또는 브릿지(bridge)들을 포함할 수 있다. 예를 들어, I/O 관리부(1300)는 버추얼라이제이션 인터미디어리에 의해 제어될 수도 있다.
PCI는 프로세서(1100)에 입출력 디바이스들을 연결하는데 사용되는 버스 프로토콜을 정의한다. PCIe는 PCI 표준에서 정의한 프로그래밍 개념을 가지면서 물리적 통신 레이어(physical communication layer)를 고속 시리얼 인터페이스로 정의한 것이다.
PCIe 디바이스(2000)는 호스트(1000)와 통신하는 인터페이스 디바이스의 예시적인 실시 예일 수 있다. 즉, PCIe 디바이스(2000)는 PCIe를 이용하여 호스트(1000)와 통신할 수 있는 인터페이스 장치일 수 있다. 예를 들어, PCIe 디바이스(2000)는 네트워크, 스토리지 등과 같이 여러 I/O 디바이스 타입들로 구현될 수 있다.
일 실시 예에서, PCIe 디바이스(2000)는 엔드포인트(endpoint)로 정의되거나, 엔드포인트를 포함하는 장치일 수 있다.
엔드포인트는 PCIe 트랜잭션의 요청자 또는 컴플리터가 될 수 있는 펑션의 유형을 나타낸다. 엔드포인트는 레거시 엔드포인트(Legacy Endpoint), PCIe 엔드포인트(PCI Express Endpoint) 또는 RCiEP (Root Complex Integrated Endpoints)로 분류된다.
레거시 엔드포인트는 타입 00h 컨피규레이션 스페이스(Configuration Space) 헤더를 갖는 펑션일 수 있다. 레거시 엔드포인트는 컴플리터로서 컨피규레이션 요청을 지원할 수 있다. 레거시 엔드포인트는 컴플리터로서 I/O 요청을 지원할 수 있다. 레거시 엔드 포인트는 해당 엔드 포인트의 I/O 디코드 구성에 관계없이 80h 및 84h 위치 중 하나 또는 둘 모두에 대한 I/O 요청을 수락할 수 있다. 레거시 엔드포인트는 I/O 요청을 생성할 수 있다. 레거시 엔드포인트는 록 요청을 이슈(issue)하지 않아야 한다. 레거시 엔드포인트는 익스텐디드 컨피규레이션 스페이스 케이퍼빌리티(Extended Configuration Space Capabilities)를 구현할 수 있다. 메모리 트랜잭션의 요청자로 작동하는 레거시 엔드 포인트는 4GB 이상의 주소를 생성할 필요가 없다. 인터럽트 리소스가 요청된 경우 MSI 또는 MSI-X 또는 둘 다를 지원하려면 레거시 엔드 포인트가 필요하다. MSI가 구현 된 경우 레거시 엔드 포인트는 MSI 기능 구조의 32 비트 또는 64 비트 메시지 주소 버전을 지원할 수 있다. 레거시 엔드포인트는 메모리 리소스를 요청하는 기본 주소 레지스터에 대해 32 비트 주소 지정을 지원할 수 있다. 레거시 엔드포인트는 루트 컴플렉스(230)에서 시작된 하이어라키 도메인 중 하나 내에 나타날 수 있다.
PCIe 엔드포인트는 타입 00h 컨피규레이션 스페이스 헤더를 갖는 펑션일 수 있다. PCIe 엔드포인트는 컴플리터로서 컨피규레이션 요청을 지원할 수 있다. PCIe 엔드포인트는 베이스 어드레스 레지스터(Base Address Register; BAR)를 통해 요청된 I/O 리소스의 운영 체제 할당에 의존해서는 안된다. PCIe 엔드포인트는 I/O 요청을 생성할 수 없다. PCIe 엔드포인트는 록 요청을 컴플리터로서 지원하거나 요청자로서 생성할 수 없다. PCIe 엔드포인트에 액세스 할 때 잠금 시맨틱을 사용하지 않도록 PCIe 호환 소프트웨어 드라이버 및 응용 프로그램을 작성할 수 있다. 메모리 트랜잭션의 요청자로 작동하는 PCIe 엔드포인트 는 4GB보다 큰 주소를 생성할 수 있다. 인터럽트 리소스가 요청 된 경우 MSI 또는 MSI-X 또는 둘 다를 지원하려면 PCIe 엔드포인트이 필요할 수 있다. MSI가 구현 된 경우 PCIe 엔드포인트는 MSI 기능 구조의 64 비트 메시지 주소 버전을 지원할 수 있다. 베이스 어드레스 레지스터에서 요청하는 최소 메모리 주소 범위는 128 바이트일 수 있다. PCIe 엔드포인트는 루트 컴플렉스(230)에서 시작된 하이어라키 도메인 중 하나 내에 나타날 수 있다.
RCiEP는 루트 포트를 포함하는 루트 컴플렉스(230)의 내부 논리에 구현될 수 있다. RCiEP는 타입 00h 컨피규레이션 스페이스 헤더를 갖는 펑션일 수 있다. RCiEP는 컴플리터로서 컨피규레이션 요청을 지원할 수 있다. RCiEP는 베이스 어드레스 레지스터를 통해 요청된 I/O 리소스를 요구하지 않을 수 있다. RCiEP는 I/O 요청을 생성하지 않을 수 있다. RCiEP는 록 요청을 컴플리터로서 지원하거나 요청자로서 생성할 수 없다. RCiEP에 액세스할 때 록 시맨틱을 사용하지 않도록 PCIe 호환 소프트웨어 드라이버 및 응용 프로그램을 작성할 수 있다. 메모리 트랜잭션의 요청자로 작동하는 RCiEP는 호스트(1000)가 컴플리터로서 처리할 수 있는 것보다 크거나 같은 주소를 생성할 수 있다. RCiEP는 인터럽트 리소스가 요청된 경우 MSI 또는 MSI-X 또는 둘 다를 지원하는 데 필요다. MSI가 구현 된 경우 RCiEP는 MSI 기능 구조의 32 비트 또는 64 비트 메시지 주소 버전을 지원하도록 허용된다. RCiEP는 메모리 리소스를 요청하는 베이스 어드레스 레지스터에 대해 32 비트 주소 지정을 지원할 수 있다. RCiEP는 PCIe 익스텐디드 케이퍼빌리티(PCI Express Extended Capability)에서 링크 케이퍼빌리티, 링크 상태, 링크 제어, 링크 케이퍼빌리티 2, 링크 상태 2 및 링크 제어 2 레지스터를 구현할 수 없다. RCiEP는 활성 상태 전원 관리를 구현하지 않을 수 있다. RCiEP는 전체적으로 루트 컴플렉스와 독립적으로 핫 플러그되지 않을 수 있다. RCiEP는 루트 컴플렉스(230)에 의해 노출된 하이어라키 도메인에 나타나지 않을 수 있다. RCiEP는 스위치에 나타나지 않을 수 있다.
일 실시 예에서, PCIe 디바이스(2000)는 하나 이상의 가상 디바이스를 생성할 수 있다. 예를 들어, PCIe 디바이스(2000)는 하나 이상의 가상 디바이스를 생성하기 위한 프로그램 코드들을 저장할 수 있다.
일 실시 예에서, PCIe 디바이스(2000)는 호스트(1000)로부터 수신된 가상화 요청에 기초하여 물리 펑션(Physical Function; PF) 디바이스 또는 가상 펑션(Virtual Function; VF) 디바이스를 생성할 수 있다. 예를 들어, 물리 펑션 디바이스는 호스트(1000)의 버추얼라이제이션 인터미디어리에게 액세스 권한이 부여된 가상 디바이스로 설정될 수 있다. 가상 펑션 디바이스는 호스트(1000)의 가상 머신에 할당되는 가상 디바이스로 설정될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 다른 예를 설명하기 위한 도면이다.
일 실시 예에서, 도 2는 PCIe 사용 가능한 일반적인 플랫폼 구성의 예를 나타낸다.
도 2를 참조하면, 컴퓨팅 시스템(200)은 프로세서(1100), 메모리(1200), 복수의 시스템 이미지들(210-1~210-n), 버추얼라이제이션 인터미디어리(220), 루트 컴플렉스(230), 스위치(240) 및 복수의 PCIe 디바이스들(2000-1~2000-3)을 포함한다.
도 2에 도시된 프로세서(1100) 및 메모리(1200)는 도 1에 도시된 프로세서(1100) 및 메모리(1200)를 나타낼 수 있다. 일 실시 예에서, 프로세서(1100), 메모리(1200), 복수의 시스템 이미지들(210-1~210-n), 버추얼라이제이션 인터미디어리(220), 루트 컴플렉스(230) 및 스위치(240)는 도 1의 호스트(1000)에 포함되는 구성일 수 있다. 일 실시 예에서, 복수의 PCIe 디바이스들(2000-1~2000-3)은 도 1의 PCIe 디바이스(2000)를 나타낼 수 있다.
시스템 이미지들(210-1~210-n)은 PCIe 펑션을 할당받을 수 있는 가상 시스템에서 실행되는 소프트웨어 구성 요소이다. 시스템 이미지들(210-1~210-n)은 애플리케이션들 또는 신뢰할 수 있는 서비스들을 실행하는 데 이용되는 운영 체제와 같은 소프트웨어일 수 있다. 예를 들어, 시스템 이미지들(210-1~210-n)은 게스트 운영 체제(Guest OS) 및 공유 또는 비공유 I/O 디바이스 드라이버 등으로 구성될 수 있다. 하드웨어 수정없이 효과적인 하드웨어 리소스 활용도를 높이기 위해, 컴퓨팅 시스템(200)에서는 복수의 시스템 이미지들(210-1~210-n)이 실행될 수 있다.
일 실시 예에서, PCIe 펑션은 PCIe 디바이스(2000-1~2000-3)에 포함된 물리적 리소스들을 제공하는 독립적인 동작 단위일 수 있다. 본 명세서에서 PCIe 펑션과 “펑션”은 같은 의미로 사용될 수 있다.
버추얼라이제이션 인터미디어리(220)는 하나 이상의 시스템 이미지들(210-1~210-n)을 지원하는 소프트웨어 구성 요소이다. 일 실시 예에서, 버추얼라이제이션 인터미디어리(220)는 하이퍼바이저(Hypervisor) 또는 가상 머신 모니터(Virtual Machine Monitor; VMM)로 지칭될 수 있다. 버추얼라이제이션 인터미디어리(220)는 프로세서(1100), 메모리(1200) 등과 같은 하드웨어와 시스템 이미지(210-1~210-n) 사이에 인터포즈(interpose)될 수 있다. 컴퓨팅 시스템(200)에서의 I/O 동작(인바운드 또는 아웃바운드)들은 버추얼라이제이션 인터미디어리(220)에 의해 인터셉트(intercepte)되어 처리될 수 있다. 버추얼라이제이션 인터미디어리(220)는 하드웨어 리소스를 앱스트랙트(abstract)하여 자신의 가상 시스템을 갖는 각 시스템 이미지(210-1~210-n)를 프리젠트(present) 할 수 있다. 각 시스템 이미지(210-1~210-n)에서 사용 가능한 실제 하드웨어 리소스들은 워크로드 또는 커스터머-스펙시픽 정책들(customer-specific policies)에 따라 달라질 수 있다.
루트 컴플렉스(230)는 프로세서(1100)/메모리(1200) 서브 시스템을 I/O에 연결하는 I/O 계층 구조의 루트를 나타낸다. 일 실시 예에서, 루트 컴플렉스(230)는 도 1에 도시된 I/O 관리부(1300)의 일 구성으로 구현될 수 있다.
컴퓨팅 시스템(200)은 하나 이상의 루트 컴플렉스(230)를 포함할 수 있다. 또한, 각 루트 컴플렉스(230)는 하나 이상의 루트 포트들(231-1, 231-2)을 포함할 수 있다. 루트 포트들(231-1, 231-2)은 별도의 하이어라키(hierarchy)를 나타낸다. 루트 컴플렉스(230)는 루트 포트(231-1, 231-2)를 통해 스위치(240) 또는 PCIe 디바이스(2000-1~2000-3)와 통신할 수 있다.
루트 컴플렉스(230)를 통해 하이어라키 도메인(hierarchy domain) 사이에 피어-투-피어 트랜잭션을 라우팅하는 기능은 선택 사항이다. 하이어라키 도메인은 단일 엔드 포인트(end point) 또는 하나 이상의 스위치 및 엔드 포인트를 포함하는 서브 하이어라키로 구성될 수 있다.
루트 컴플렉스(230)는 하이어라키 도메인 사이에서 피어 투 피어 트랜잭션을 라우팅할 때 패킷을 더 작은 패킷으로 분할할 수 있다. 예를 들어, 루트 컴플렉스(230)는 256 바이트 페이로드를 갖는 단일 패킷을 각각 128 바이트 페이로드를 갖는 두 패킷으로 분할할 수 있다. 예외로서, 벤더 디파인드 메시지(Vendor_Defined Messages)의 피어-투-피어 라우팅을 지원하는 루트 컴플렉스(230)는 벤더 디파인드 메시지 패킷을 128 바이트 경계를 제외하고 더 작은 패킷으로 분할할 수 없다(즉, 마지막 패킷을 제외한 모든 결과 패킷은 128 바이트의 정수 배수여야 함).
루트 컴플렉스(230)는 요청자(Requester)로서 컨피규레이션(configuration) 요청 생성을 지원해야한다. 루트 컴플렉스(230) 요청자로서 I/O 요청 생성을 지원할 수 있다.
루트 컴플렉스(230)는 컴플리터(completer)로서 록 시맨틱스(Lock semantics)를 지원하지 않아야 한다. 루트 컴플렉스(230)는 요청자로서 록 요청 생성을 지원할 수 있다.
스위치(240)는 여러 가상 PCI-PCI 브리지 장치의 논리적 어셈블리로 정의될 수 있다. 스위치(240)는 연결된 PCIe 디바이스(2000-2, 2000-3)와 통신할 수 있다.
스위치(240)는 구성 소프트웨어에 두 개 이상의 논리적 PCI-PCI 브리지로 나타낸다.
스위치(240)는 PCI 브리지 메커니즘을 사용하여 트랜잭션을 전달할 수 있다. 스위치(240)는 모든 포트 세트 사이에 모든 유형의 트랜잭션 레이어 패킷(Transaction Layer Packets; TLP)을 전달할 수 있다. 스위치(240)는 록 요청을 지원할 수 있다.
스위치(240)는 패킷을 더 작은 패킷으로 분할할 수 없다.
스위치(240)의 인그레스 포트(Ingress Ports) 사이의 중재(Arbitration)는 동일한 가상 채널에서 경합이 발생할 때 라운드 로빈 또는 가중된 라운드 로빈을 사용하여 구현될 수 있다.
엔드포인트는 스위치 다운 스트림 포트를 나타내는 가상 PCI-PCI 브리지의 피어로서 스위치(240)의 내부 버스에 있는 구성 소프트웨어에 표시되지 않아야 한다.
도 3은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 또 다른 예를 설명하기 위한 도면이다.
일 실시 예에서, 도 3은 SR-IOV(Single Root I/O Virtualization) 구성 플랫폼의 예를 나타낸다.
SR-IOV는 가상화 환경에서 시스템 이미지들(210-1~210-n)이 PCIe 하드웨어 리소스들을 공유하도록 하기 위한 기술이다. 일 실시 예에서, SR-IOV는 PCIe 디바이스(2000-1~2000-3)의 I/O 성능을 향상시키기 위하여 개발된 것으로, 시스템 이미지(210-1~210-n)와 PCIe 디바이스(2000-1~2000-3)를 직접 연결시키는 동작을 수행할 수 있다. 이에 따라, SR-IOV 케이퍼빌리티를 포함하는 컴퓨팅 시스템(300)에서는 하나의 시스템 이미지(210-1~210-n)에 최소 하나의 PCIe 디바이스(2000-1~2000-3) 또는 PCIe 펑션이 할당될 수 있다. 일 실시 예에서, SR-IOV 케이퍼빌리티는 싱글 루트 포트 아래에 싱글 PCIe 디바이스(2000-1~2000-3)가 시스템 이미지(210-1~210-n)에 여러 개별 PCI 디바이스(2000-1~2000-3)로 표시되도록 하는 규격을 가질 수 있다. 일 실시 예에서, SR-IOV 케이퍼빌리티를 지원하는 PCIe 디바이스(2000-1~2000-3)는 시스템 이미지들(210-1~210-n)에 자신의 여러 인스턴스들 즉, PCI 펑션들을 표시할 수 있다. 또한, SR-IOV 케이퍼빌리티가 적용되는 컴퓨팅 시스템(300)에서는 루트 컴플렉스(230)가 버추얼라이제이션 인터미디어리(220)를 통하지 않고 시스템 이미지들(210-1~210-n)과 PCI 펑션들을 직접 연결시킬 수 있다. 따라서, SR-IOV 케이퍼빌리티를 이용함으로써, 버추얼라이제이션 인터미디어리(220)를 통하지 않고 호스트(1000)의 시스템 이미지들(210-1~210-n)을 PCI 펑션들과 직접 연결시킬 수 있다.
도 3을 참조하면, 컴퓨팅 시스템(300)은 프로세서(1100), 메모리(1200), 복수의 시스템 이미지들(210-1~210-n), 버추얼라이제이션 인터미디어리(220), 루트 컴플렉스(230), 스위치(240), 싱글 루트 PCI 매니저(Single Root PCI Manager; SR-PCIM)(310), 트랜스레이션 에이전트(Translation Agent; TA)(320), 어드레스 트랜스레이션 및 프로텍션 테이블(Address Translation and Protection Table; ATPT)(330) 및 복수의 PCIe 디바이스들(2000-1~2000-3)을 포함한다.
구체적으로, 도 3에 도시된 컴퓨팅 시스템(300)은 도 2에 도시된 구성 요소들에 추가하여 싱글 루트 PCI 매니저(310), 트랜스레이션 에이전트(320) 및 어드레스 트랜스레이션 및 프로텍션 테이블(330)을 더 포함한다.
도 3의 복수의 PCIe 디바이스들(2000-1~2000-3)은 도 2의 복수의 PCIe 디바이스들(2000-1~2000-3)을 나타낼 수 있다. 또한, 각 PCIe 디바이스(2000-1~2000-3)는 어드레스 트랜스레이션 캐시(Address Translation Cache; ATC)(341), 물리 펑션(Physical Function; PF)(342) 및 복수의 가상 펑션(Virtual Function; VF)(343)을 포함할 수 있다. 한편, 도 3에서는 설명의 편의를 위해 물리 펑션이 하나인 것으로 도시하였으나, 실시 예에 따라 물리 펑션은 복수 개일 수 있다.
싱글 루트 PCI 매니저(310)는 SR-IOV 케이퍼빌리티의 구성, 물리 펑션들(342) 및 가상 펑션들(343)의 관리, 관련 오류 이벤트 처리 및 전원 관리 및 핫 플러그 서비스와 같은 전체 장치 제어를 담당하는 소프트웨어를 포함한다. 일 실시 예에서, 싱글 루트 PCI 매니저(310)는 논리적으로 버추얼라이제이션 인터미디어리(220) 레이어에 위치할 수 있다.
트랜스레이션 에이전트(320)는 PCIe 트랜잭션 내의 어드레스를 관련 플랫폼 물리적 어드레스로 변환하는 역할을 하는 하드웨어 또는 하드웨어와 소프트웨어의 조합이다. 트랜스레이션 에이전트(320)에는 변환 테이블 액세스를 가속화하기 위한 어드레스 트랜스레이션 캐시가 포함될 수 있다. 또한, 트랜스레이션 에이전트(320)는 PCIe 펑션이 사전에 관련 메모리에 대한 DMA 액세스에 대한 어드레스 트랜스레이션을 얻을 수 있도록 어드레스 변환 서비스(Address Translation Services; ATS)를 지원할 수 있다. SR-IOV 구현에서 트랜스레이션 에이전트(320) 사용은 선택 사항이다.
어드레스 트랜스레이션 및 프로텍션 테이블(330)은 PCIe 요청(DMA 리드, DMA 라이트 또는 인터럽트 요청)을 처리하기 위해 트랜스레이션 에이전트(320)에 의해 액세스되는 어드레스 트랜스레이션 세트를 포함할 수 있다. PCIe에서 인터럽트는 메모리 쓰기 동작으로 처리될 수 있다. Requester Identifier와 PCIe 트랜잭션에 포함된 어드레스의 조합을 통해, 인터럽트는 관련 I/O 펑션에 어느 타겟(예 : 프로세서 코어)으로 라우팅 될 수 있다. DMA 리드 및 라이트 요청은 PCIe 트랜잭션에 포함된 라우팅 ID와 어드레스의 조합을 통해 변환될 수 있다. SR-IOV 구현에서 어드레스 트랜스레이션 및 프로텍션 테이블(330) 사용은 선택 사항이다.
어드레스 트랜스레이션 캐시(341)는 플랫폼 내의 두 위치에 존재할 수 있다. 예를 들어, 어드레스 트랜스레이션 캐시(341)는 트랜스레이션 에이전트(320) 내에 통합(intergrate)되거나, RC 내에 위치하거나, PCIe 디바이스(2000-1~2000-3) 내에 위치할 수 있다. PCIe 디바이스(2000-1~2000-3) 내에서, 어드레스 트랜스레이션 캐시(341)는 ATS 기술을 통해 포퓰레이트(populate) 될 수 있다. 트랜스레이트된 어드레스가 포함되어 있음을 나타내는 PCIe 트랜잭션은 어드레스 트랜스레이션 및 프로텍션 테이블(330) 기술과 관련된 이점을 손상시키지 않고 성능을 향상시키기 위해 플랫폼의 어드레스 트랜스레이션 캐시(341)를 바이패스(bypass)할 수 있다. 어드레스 트랜스레이션 캐시(341)의 사용은 SR-IOV 구현에서 선택 사항이다.
물리 펑션(342)은 SR-IOV 케이퍼빌리티를 지원하고, 싱글 루트 PCI 매니저(310), 버추얼라이제이션 인터미디어리(220) 또는 시스템 이미지들(210-1~210-n)에 액세스할 수 있는 PCIe 펑션일 수 있다.
가상 펑션(343)은 SI에서 직접 액세스 할 수 있는 "경량(Light-weight)" PCIe 펑션일 수 있다. 가상 펑션(343)은 물리 펑션(342)의 가상 인스턴스로 작동하므로 시스템 이미지(210-1~210-n) 관점에서 가상 펑션(343)은 물리 펑션(342)의 인스턴스로 나타날 수 있다. 최소한 펑션의 메인 데이터 무브먼트(movement)와 관련된 리소스들은 시스템 이미지(210-1~210-n)에서 사용할 수 있다. 가상 펑션(343)은 서로 다른 시스템 이미지(210-1~210-n)에 의해 직렬로 공유될 수 있다. 예를 들어, 가상 펑션(343)은 하나의 시스템 이미지(210-1~210-n)에 할당된 다음 리셋되고 다른 시스템 이미지(210-1~210-n)에 할당 될 수 있다. 가상 펑션(343)은 선택적으로 한 물리 펑션(342)에서 다른 펑션으로 마이그레이션(migrate)될 수 있다. 물리 펑션(342)과 관련된 모든 가상 펑션(343)들은 물리 펑션(342)과 동일한 디바이스 타입(type)이어야 한다(예를 들어, 동일한 네트워크 디바이스 타입 또는 동일한 스토리지 디바이스 타입).
도 4는 본 발명의 일 실시 예에 따른 멀티 펑션 디바이스를 설명하기 위한 도면이다.
도 4에 도시된 PCIe 디바이스(400)는 도 1에 도시된 PCIe 디바이스(2000) 또는 도 2 및 3에 도시된 PCIe 디바이스들(2000-1~2000-3) 중 어느 하나를 나타낼 수 있다.
도 4를 참조하면, PCIe 디바이스(400)는 복수의 펑션들(Function 0~Function N)을 포함할 수 있다. 일 실시 예에서, 복수의 펑션들(Function 0~Function N)은 물리 펑션일 수 있다. 이때, PCIe 디바이스(400)에 포함된 모든 펑션들(Function 0~Function N)이 물리 펑션인 경우, 해당 PCIe 디바이스(400)는 멀티 펑션 디바이스(Multi-Function Device)로 정의될 수 있다.
일 실시 예에서, 복수의 펑션들(Function 0~Function N)은 공통 PCIe 링크를 공유할 수 있다. 모든 펑션들(Function 0~Function N)에 의해 기능적으로 공유되는 링크 및 PCIe 펑셔널리티(functionality)는 펑션 0(Function 0)을 통해 관리될 수 있다.
일 실시 예에서, 복수의 펑션들(Function 0~Function N)은 ARI(Alternative Routing Identifier) 케이퍼빌리티를 지원할 수 있다. 또한, 복수의 펑션들(Function 0~Function N)은 PCI 이뉴머레이션 프로세스(PCI enumeration process)를 통해 캡처된 싱글 버스 번호(Bus Number)를 이용할 수 있다.
일 실시 예에서, 복수의 펑션들(Function 0~Function N)은 ATS 케이퍼빌리티를 지원할 수 있다. 이 경우, 복수의 펑션들(Function 0~Function N)은 ATS 획득 변환된 어드레스를 관리하기 위한 어드레스 트랜스레이션 캐시를 포함할 수 있다.
일 실시 예에서, 복수의 펑션들(Function 0~Function N)은 별도의 컨피규레이션 스페이스(configuration space), Base Address Register(BAR) 등을 포함하는 고유한 물리적 리소스들을 포함할 수 있다. 이때, 물리적 리소스는 PCIe 디바이스(400)의 물리적 리소스들 중 일부를 의미할 수 있다. 즉, 복수의 펑션들(Function 0~Function N)은 자신에게 할당된 시스템 이미지로 물리적 리소스를 제공할 수 있다.
복수의 펑션들(Function 0~Function N)은 각각 시스템 이미지에 할당 될 수 있다. 어느 시스템 이미지가 다른 시스템 이미지로부터 영향을 받는 것을 방지하기 위해, 모든 PCIe 컨피규레이션 동작들은 버추얼라이제이션 인터미디어리에 의해 인터셉트되어 처리될 수 있다.
일 실시 예에서, 복수의 펑션들(Function 0~Function N)의 컨피규레이션 스페이스는 타입 0 컨피규레이션 스페이스 헤더(Type 0 Configuration Space header)을 포함할 수 있다. 예를 들어, 타입 0 컨피규레이션 스페이스 헤더(Type 0 Configuration Space header)는 헤더 타입 레지스터(Header Type Register), 인터럽트 핀 레지스터(Interrupt Pin Register) 등을 포함할 수 있다.
헤더 타입 레지스터는 컨피규레이션 스페이스의 타입 0 컨피규레이션 스페이스 헤더(Type 0 Configuration Space header)에 포함될 수 있다. 헤더 타입 레지스터는 미리 정의된 헤더의 두 번째 부분 (컨피규레이션 스페이스에서 10h 바이트에서 시작)의 레이아웃과 PCIe 디바이스(400)에 멀티 펑션들이 포함될 수 있는지 여부를 식별할 수 있다. 예를 들어, 헤더 타입 레지스터의 멀티 펑션 디바이스 필드를 포함할 수 있다. 멀티 펑션 디바이스 필드가 셋(Set)되는 경우, PCIe 디바이스(400)는 복수의 펑션들(Function 0~Function N)을 포함할 수 있다. 이 경우, 소프트웨어는 펑션 0(Function 0) 이외의 다른 펑션들(Function 1~Function N)을 프로브(probe)할 수 있다.
인터럽트 핀 레지스터는 펑션이 사용하는 레거시 인터럽트 메시지(legacy interrupt message)를 식별하는 리드 온리 레지스터일 수 있다. 유효한 값들은 각각 INTA, INTB, INTC 및 INTD에 대한 레거시 인터럽트 메시지에 매핑되는 01h, 02h, 03h 및 04h일 수 있다. 00h 값은 펑션이 레거시 인터럽트 메시지를 사용하지 않음을 나타낼 수 있다. 05h에서 FFh까지의 값은 예약되어 있을 수 있다. PCI Express는 단일 펑션 디바이스에 대해 하나의 레거시 인터럽트 메시지를 정의하고, 멀티 펑션 디바이스에 대해 최대 4 개의 레거시 인터럽트 메시지를 정의할 수 있다. 단일 펑션 디바이스는 INTA만 사용할 수 있다. 멀티 펑션 디바이스의 모든 펑션들(Function 0~Function N)은 INTx 메시지를 사용할 수 있다. 디바이스가 단일 레거시 인터럽트 메시지를 구현하는 경우 INTA여야 한다. 두 개의 레거시 인터럽트 메시지를 구현하는 경우 INTA 및 INTB여야 한다. 멀티 펑션 디바이스의 경우, 모든 펑션들(Function 0~Function N)은 동일한 INTx 메시지를 사용하거나 각각 고유한 (최대 4 개의 펑션들) 또는 이들의 조합을 가질 수 있다.
일 실시 예에서, 복수의 펑션들(Function 0~Function N)의 컨피규레이션 스페이스는 PCIe 케이퍼빌리티 구조(PCI Power Capability Structure)를 포함될 수 있다. 예를 들어, PCIe 케이퍼빌리티 구조는 PCIe 케이퍼빌리티 레지스터(PCI Express Capabilities Register), 디바이스 케이퍼빌리티 레지스터(Device Capabilities Register), 디바이스 컨트롤 레지스터(Device Control Register), 디바이스 상태 레지스터(Device Status Register), 링크 케이퍼빌리티 레지스터(Link Capabilities Register), 링크 컨트롤 레지스터(Link Control Register), 링크 상태 레지스터(Link Status Register), 슬롯 케이퍼빌리티 레지스터(Slot Capabilities Register), 슬롯 컨트롤 레지스터(Slot Control Register), 슬롯 상태 레지스터(Slot Status Register), 루트 컨트롤 레지스터(Root Control Register), 루트 케이퍼빌리티 레지스터(Root Capabilities Register), 루트 상태 레지스터(Root Status Register), 디바이스 케이퍼빌리티 2 레지스터(Device Capabilities 2 Register), 디바이스 컨트롤 2 레지스터(Device Control 2 Register), 디바이스 상태 2 레지스터(Device Status 2 Register), 링크 케이퍼빌리티 2 레지스터(Link Capabilities 2 Register), 링크 컨트롤 2 레지스터(Link Control 2 Register), 링크 상태 2 레지스터(Link Status 2 Register), 슬롯 케이퍼빌리티 2 레지스터(Slot Capabilities 2 Register), 슬롯 컨트롤 2 레지스터(Slot Control 2 Register), 슬롯 상태 2 레지스터(Slot Status 2 Register), 루트 컨트롤 2 레지스터(Root Control 2 Register), 루트 케이퍼빌리티 2 레지스터(Root Capabilities 2 Register), 루트 상태 2 레지스터(Root Status 2 Register)등을 포함할 수 있다.
PCIe 케이퍼빌리티 레지스터는 PCIe 디바이스 펑션 타입 및 관련된 케이퍼빌리티들을 식별할 수 있다. 일 실시 예에서, PCIe 케이퍼빌리티 레지스터는 16비트 크기의 레지스터일 수 있다. PCIe 케이퍼빌리티 레지스터의 0번 비트 내지 3번 비트는 케이퍼빌리티 버전(Capability Version) 필드일 수 있다. 케이퍼빌리티 버전 필드는 리드 온리 속성을 가질 수 있다. 구체적으로, 케이퍼빌리티 버전 필드는 PCI-SIG에서 정의한 PCI Express 펑션 구조 버전 번호를 나타낼 수 있다. PCIe 케이퍼빌리티 레지스터의 4번 비트 내지 7번 비트는 디바이스/포트 타입(Device/Port Type) 필드일 수 있다. 디바이스/포트 타입 필드는 리드 온리 속성을 가질 수 있다. 구체적으로, 디바이스/포트 타입(Device/Port Type) 필드는 펑션의 특정 타입을 나타낼 수 있다. 디바이스/포트 타입(Device/Port Type) 필드에서, 멀티 펑션 디바이스의 펑션들은 서로 상이한 타입을 나타낼 수 있다. PCIe 케이퍼빌리티 레지스터의 8번 비트는 슬롯 구현(Slot Implemented) 필드일 수 있다. 슬롯 구현 필드는 하드웨어 이니셜라이즈(Hardware Initialized, HwInit) 속성을 가질 수 있다. 슬롯 구현 필드가 셋되면, 이 포트와 연결된 링크가 슬롯에 연결되었음을 나타낸다. PCIe 케이퍼빌리티 레지스터의 9번 비트 내지 13번 비트는 인터럽트 메시지 넘버(Interrupt Message Number) 필드일 수 있다. 인터럽트 메시지 넘버 필드는 리드 온리 속성을 가질 수 있다. 인터럽트 메시지 넘버 필드는 펑션 구조의 상태 비트와 관련하여 생성된 인터럽트 메시지에 사용되는 MSI / MSI-X 벡터를 나타낼 수 있다. MSI의 경우, 인터럽트 메시지 넘버 필드의 값은 기본 메시지 데이터와 생성된 인터럽트 메시지 사이의 오프셋을 나타낼 수 있다. MSI-X의 경우, 인터럽트 메시지 넘버 필드의 값은 인터럽트 메시지를 생성하는 데 사용되는 MSI-X 테이블 엔트리를 나타낼 수 있다. MSI와 MSI-X가 모두 구현된 경우, 소프트웨어는 한 번에 하나의 메커니즘만 활성화 할 수 있지만 서로 다른 벡터를 사용할 수 있다. 예를 들어, MSI-X가 활성화된 경우, 인터럽트 메시지 넘버 필드의 값은 MSI-X의 벡터를 나타내야 한다. MSI가 활성화되어 있거나 둘 다 활성화되지 않은 경우, 인터럽트 메시지 넘버 필드의 값은 MSI에 대한 벡터를 나타내야 한다. MSI와 MSI-X가 동시에 활성화되는 경우, 인터럽트 메시지 넘버 필드의 값은 정의되지 않는다. PCIe 케이퍼빌리티 레지스터의 14번 비트는 리드 온리 속성을 가지고, 정의되지 않는다.
디바이스 케이퍼빌리티 레지스터는 PCIe 디바이스 펑션 특정 케이퍼빌리티들을 식별할 수 있다. 일 실시 예에서, 디바이스 케이퍼빌리티 레지스터는 32비트 크기의 레지스터일 수 있다. 디바이스 케이퍼빌리티 레지스터의 0번 비트 내지 2번 비트는 맥스 페이로드 사이즈 지원(Max_Payload_Size Supported) 필드일 수 있다. 맥스 페이로드 사이즈 지원 필드는 리드 온리 속성을 가질 수 있다. 맥스 페이로드 사이즈 지원 필드는 펑션이 TLP에 대해 지원할 수 있는 최대 페이로드 크기를 나타낼 수 있다. 멀티 펑션 디바이스의 펑션들(Function 0~Function N)은 이 필드에 대해 서로 상이한 값을 가질 수 있다. 디바이스 케이퍼빌리티 레지스터의 3번 비트 내지 4번 비트는 팬텀 펑션 지원(Phantom Functions Supported) 필드일 수 있다. 팬텀 펑션 지원 필드는 리드 온리 속성을 가질 수 있다. 팬텀 펑션 지원 필드는 청구되지 않은 펑션 번호를 태그 식별자와 논리적으로 결합하여 허용되는 아웃스탠딩 트랜잭션 수를 확장하기 위해 청구되지 않은 펑션 번호의 사용에 대한 지원을 나타낼 수 있다.
디바이스 컨트롤 레지스터는 PCIe 디바이스 특정 파라미터를 제어할 수 있다. 일 실시 예에서, 디바이스 컨트롤 레지스터는 16비트 크기의 레지스터일 수 있다. 디바이스 컨트롤 레지스터의 0번 비트는 수정 가능한 에러 리포팅 활성화(Correctable Error Reporting Enable) 필드일 수 있다. 수정 가능한 에러 리포팅 활성화 필드는 다른 비트와 함께 ERR_COR 메시지 전송을 제어할 수 있다. 멀티 펑션 디바이스의 경우, 수정 가능한 에러 리포팅 활성화 필드는 각 펑션의 관점에서 각 펑션(Function 0~Function N)의 에러 리포팅을 제어할 수 있다. 수정 가능한 에러 리포팅 활성화 필드는 리드 라이트(Read-Write, RW) 속성을 가질 수 있다. 디바이스 컨트롤 레지스터의 1번 비트는 치명적이지 않은 에러 리포팅 활성화(Non-Fatal Error Reporting Enable) 필드일 수 있다. 치명적이지 않은 에러 리포팅 활성화 필드는 다른 비트와 함께 ERR_NONFATAL 메시지 전송을 제어할 수 있다. 멀티 펑션 디바이스의 경우, 치명적이지 않은 에러 리포팅 활성화 필드는 각 펑션(Function 0~Function N)의 관점에서 각 펑션(Function 0~Function N)의 에러 리포팅을 제어할 수 있다. 치명적이지 않은 에러 리포팅 활성화 필드는 리드 라이트 속성을 가질 수 있다. 디바이스 컨트롤 레지스터의 2번 비트는 치명적인 에러 리포팅 활성화(Fatal Error Reporting Enable) 필드일 수 있다. 치명적인 에러 리포팅 활성화 필드는 다른 비트와 함께 ERR_FATAL 메시지 전송을 제어할 수 있다. 멀티 펑션 디바이스의 경우, 치명적인 에러 리포팅 활성화 필드는 각 펑션(Function 0~Function N)의 관점에서 각 펑션(Function 0~Function N)의 에러 리포팅을 제어할 수 있다. 치명적인 에러 리포팅 활성화 필드는 리드 라이트 속성을 가질 수 있다. 디바이스 컨트롤 레지스터의 3번 비트는 지원되지 않은 요청 리포팅 활성화(Unsupported Request Reporting Enable) 필드일 수 있다. 지원되지 않은 요청 리포팅 활성화 필드는 다른 비트와 함께 에러 메시지를 전송하여 지원되지 않은 요청 에러들의 시그널링(signaling)을 제어할 수 있다. 멀티 펑션 디바이스의 경우, 지원되지 않은 요청 리포팅 활성화 필드는 각 펑션(Function 0~Function N)의 관점에서 각 펑(Function 0~Function N)션의 에러 리포팅을 제어할 수 있다. 지원되지 않은 요청 리포팅 활성화 필드는 리드 라이트 속성을 가질 수 있다. 디바이스 컨트롤 레지스터의 5번 비트 내지 7번 비트는 맥스 페이로드 사이즈 (Max_Payload_Size) 필드일 수 있다. 맥스 페이로드 사이즈 필드는 펑션에 대한 최대 TLP 페이로드 크기를 설정할 수 있다. 수신자로서, 펑션은 설정된 값을 초과하는 TLP를 생성하지 않아야 한다. 송신기로서, 프로그래밍될 수 있는 허용 값은 펑션 케이퍼빌리티 레지스터의 맥스 페이로드 사이즈 지원 필드에 표시될 수 있다. 멀티 펑션 디바이스의 모든 펑션들(Function 0~Function N)은 맥스 페이로드 사이즈 필드에 서로 상이한 값을 가질 수 있다. ARI 디바이스의 경우, 맥스 페이로드 사이즈 필드는 펑션 0(Function 0)의 설정에 의해서만 결정될 수 있다. 다른 펑션들의 맥스 페이로드 사이즈 필드 설정 값은 항상 각각에 대해 프로그래밍된 소프트웨어 값을 반환하지만, 그렇지 않으면 구성 요소에 의해 무시될 수 있다. 맥스 페이로드 사이즈 필드는 리드 라이트 속성을 가질 수 있다.
디바이스 상태 레지스터는 PCIe 디바이스 (펑션) 특정 파라미터에 대한 정보를 제공할 수 있다. 일 실시 예에서, 디바이스 상태 레지스터는 16비트 크기의 레지스터일 수 있다. 디바이스 상태 레지스터의 0번 비트는 수정 가능한 에러 디텍티드(Correctable Error Detected) 필드일 수 있다. 수정 가능한 에러 디텍티드 필드는 수정 가능한 에러가 감지된 상태를 나타낼 수 있다. 에러 리포팅이 디바이스 컨트롤 레지스터에서 활성화되었는지 여부에 관계없이 수정 가능한 에러 디텍티드 필드에 에러가 기록될 수 있다. 멀티 펑션 디바이스의 경우, 각 펑션(Function 0~Function N)은 각 펑션(Function 0~Function N)에서 인식하는 에러 상태를 나타낼 수 있다. 수정 가능한 에러 디텍티드 필드는 RW1C(Write-1-to-clear status) 속성을 가질 수 있다. 디바이스 상태 레지스터의 1번 비트는 치명적이지 않은 에러 디텍티드(Non-Fatal Error Detected) 필드일 수 있다. 치명적이지 않은 에러 디텍티드 필드는 치명적이지 않은 에러가 감지된 상태를 나타낼 수 있다. 에러 리포팅이 디바이스 컨트롤 레지스터에서 활성화되었는지 여부에 관계없이 치명적이지 않은 에러 디텍티드 필드에 에러가 기록될 수 있다. 멀티 펑션 디바이스의 경우, 각 펑션(Function 0~Function N)은 각 펑션(Function 0~Function N)에서 인식하는 에러 상태를 나타낼 수 있다. 치명적이지 않은 에러 디텍티드 필드는 RW1C 속성을 가질 수 있다. 디바이스 상태 레지스터의 2번 비트는 치명적인 에러 디텍티드(Fatal Error Detected) 필드일 수 있다. 치명적인 에러 디텍티드 필드는 치명적인 에러가 감지된 상태를 나타낼 수 있다. 에러 리포팅이 디바이스 컨트롤 레지스터에서 활성화되었는지 여부에 관계없이 치명적인 에러 디텍티드 필드에 에러가 기록될 수 있다. 멀티 펑션 디바이스의 경우, 각 펑션(Function 0~Function N)은 각 펑션(Function 0~Function N)에서 인식하는 에러 상태를 나타낼 수 있다. 치명적인 에러 디텍티드 필드는 RW1C 속성을 가질 수 있다. 디바이스 상태 레지스터의 3번 비트는 지원되지 않은 요청 디텍티드(Unsupported Request Detected) 필드일 수 있다. 지원되지 않은 요청 디텍티드 필드는 펑션이 지원되지 않는 요청을 수신했음을 나타낼 수 있다. 에러 리포팅이 디바이스 컨트롤 레지스터에서 활성화되었는지 여부에 관계없이 지원되지 않은 요청 디텍티드 필드에 오류가 기록될 수 있다. 멀티 펑션 디바이스의 경우, 각 펑션(Function 0~Function N)은 각 펑션(Function 0~Function N)에서 인식하는 에러 상태를 나타낼 수 있다. 지원되지 않은 요청 디텍티드 필드는 RW1C 속성을 가질 수 있다. 디바이스 상태 레지스터의 6번 비트는 비상 전력 감소 디텍티드(Emergency Power Reduction Detected) 필드는 펑션(Function 0~Function N)이 비상 전력 감소 상태에 있을 때 설정될 수 있다. 비상 전력 감소 상태가 입력되도록 하는 조건이 존재할 때마다 펑션(Function 0~Function N)은 비상 전력 감소 상태를 유지할 수 있다. 업스트림 포트와 연결된 멀티 펑션 디바이스는 비상 전력 감소 상태를 지원하는 모든 펑션(Function 0~Function N)에서 비상 전력 감소 디텍티드 필드를 설정해야 한다. 비상 전력 감소 디텍티드 필드는 RW1C 속성을 가질 수 있다.
링크 케이퍼빌리티 레지스터는 PCIe 링크 특정 케이퍼빌리티를 식별할 수 있다. 멀티 펑션 디바이스의 경우, 모든 펑션들(Function 0~Function N)의 링크 케이퍼빌리티 레지스터의 필드 값들은 동일할 수 있다.
일 실시 예에서, 복수의 펑션들(Function 0~Function N)의 컨피규레이션 스페이스는 MSI 케이퍼빌리티 구조(Message Signaled Interrupt Capability Structures), 세컨더리 PCIe 익스텐디드 케이퍼빌리티(Secondary PCI Express Extended Capability), 데이터 링크 피처 익스텐디드 케이퍼빌리티(Data Link Feature Extended Capability), ACS 익스텐디드 케이퍼빌리티(ACS Extended Capability) 등을 포함될 수 있다. 인터럽트를 생성할 수 있는 모든 펑션들(Function 0~Function N)은 MSI 또는 MSI-X를 구현할 수 있다.
또한, 복수의 펑션들(Function 0~Function N)의 컨피규레이션 스페이스는 상술한 레지스터들 이외에 멀티 펑션 디바이스와 관련된 다양한 레지스터들을 포함할 수 있다.
일 실시 예에서, 복수의 펑션들(Function 0~Function N)은 에러 처리 동작을 수행할 수 있다. 예를 들어, 복수의 펑션들(Function 0~Function N)은 어드밴스드 에러 리포팅(Advanced Error Reporting; AER)을 이용하여 에러 처리 동작을 수행할 수 있다. 예를 들어, 에러를 감지하는 경우, 복수의 펑션들(Function 0~Function N)은 컴플리션 상태 필드를 통해 에러 상태를 나타내거나, 루크 컴플렉스로 에러 메시지를 전송하거나, 에러 포워딩(Error Forwarding)하여 에러 처리 동작을 수행할 수 있다.
일 실시 예에서, 복수의 펑션들(Function 0~Function N)은 펑션 레벨 리셋(Function Level Reset; FLR) 동작을 수행할 수 있다. 예를 들어, 복수의 펑션들(Function 0~Function N)은 호스트의 요청에 따라 펑션 레벨 리셋(Function Level Reset; FLR) 동작을 수행할 수 있다.
펑션 레벨 리셋 메커니즘은 소프트웨어가 펑션-레벨 세분화(Function-level granularity)로 엔드포인트 하드웨어를 중지하고 리셋하도록 할 수 있다.
펑션 레벨 리셋은 펑션(Function 0~Function N) 별로 적용될 수 있다. 타겟 펑션(Function 0~Function N)만 펑션 레벨 리셋 동작의 영향을 받을 수 있다. 링크 상태는 펑션 레벨 리셋에 의해 영향을 받지 않을 수 있다.
펑션 레벨 리셋은 펑션(Function 0~Function N) 상태를 수정할 수 있다.
예를 들어, 고정형 레지스터들(sticky-type registers) (ROS, RWS, RW1CS), HwInit 유형으로 정의된 레지스터들 및 이러한 다른 필드들 또는 레지스터들과 같은 경우를 제외하고, 펑션 레지스터들 및 펑션-특화 상태 머신들(Function-specific state machines)은 펑션 레지스터들 및 펑션-특화 상태 머신들의 초기화 값들로 설정될 수 있다.
또한, 펑션 레벨 리셋은 장치 능력 레지스터의 캡처된 슬롯 전력 제한 값(Slot Power Limit Value), 장치 능력 레지스터의 캡처된 슬롯 전력 제한 스케일(Slot Power Limit Scale), 장치 제어 레지스터의 Max_Payload_Size, 링크 제어 레지스터의 활성 상태 전원 관리(Active State Power Management; ASPM) 제어, 링크 제어 레지스터의 리드 완료 바운더리(Read Completion Boundary; RCB), 링크 제어 레지스터의 공통 클록 구성(Common Clock Configuration), 링크 제어 레지스터의 확장 동기화(Extended Synch), 링크 제어 레지스터의 클럭 전원 관리 활성화(Enable Clock Power Management), 링크 제어 레지스터의 하드웨어 자율 폭 비활성화(Hardware Autonomous Width Disable), 링크 제어 2 레지스터의 하드웨어 자율 속도 비활성화(Hardware Autonomous Speed Disable), 링크 상태 2 레지스터의 링크 이퀄라이제이션(Link Equalization) 8.0 GT/s 요청, 16.0 GT/s 상태 레지스터의 링크 이퀄라이제이션 요청 16.0 GT/s, Secondary PCI Express Extended Capability 구조의 Lane Equalization Control 레지스터, Physical Layer 16.0 GT/s Extended Capability 구조의 16.0 GT/s Lane Equalization Control 레지스터, 가상 채널 능력(Virtual Channel Capability) 구조의 모든 레지스터들, 멀티-기능 가상 채널 능력(Multi-Function Virtual Channel Capability) 구조의 모든 레지스터들, 데이터 링크 특징 확장 능력(Data Link Feature Extended Capability) 구조의 모든 레지스터들, Physical Layer 16.0 GT/s Extended Capability 구조의 모든 레지스터들, Receiver Extended Capability 구조에서 Lane Margining의 모든 레지스터들 등과 같은 펑션 상태들을 수정할 수 있다.
버스 마스터 인에이블(Bus Master Enable), MSI 인에이블(MSI Enable) 등과 같이 PCI Express의 요청들을 시작하도록하는 펑션들(Function 0~Function N)에 대한 제어가 클리어되어, 링크에서 펑션(Function 0~Function N)이 효과적으로 정지될 수 있다(become quiescent).
물리적 및 데이터 링크 레이어들(Physical and Data Link Layers)을 포함하여 링크 기능성과 관련된 포트 상태 머신들은 펑션 레벨 리셋에 의해 리셋되지 않고, VC0은 펑션 레벨 리셋에 따라 초기화된 상태로 유지될 수 있다. 펑션 레벨 리셋을 시작하기 전에, 대응되는 Deassert_INTx 메시지를 전송하여 펑션(Function 0~Function N)에 의해 어서트 된(asserted) 모든 outstanding INTx interrupt는 디어서트(deasserted)될 수 있다.
펑션 레벨 리셋이 PCIe 디바이스(400)의 펑션(Function 0~Function N)에 대해 시작될 때, 다른 펑션(Function 0~Function N)이 matching INTx를 계속 어서트하면 Deassert_INTx 메시지가 전송되지 않을 수 있다.
Initiate Function Level Reset 비트에 1b를 기록하여 펑션 레벨 리셋이 시작된 후 펑션(Function 0~Function N)은 100ms 이내에 펑션 레벨 리셋을 완료할 수 있다. 트랜잭션 보류 비트가 1b 일 때 소프트웨어가 펑션 레벨 리셋을 시작하는 경우, 컴퓨팅 시스템은 관련 완료가 도착할 수 있는 적절한 시간을 허용하거나, 나머지 완료가 도착하지 않을 것이라는 합리적인 확신을 얻을 때까지 펑션(Function 0~Function N)을 초기화하지 않을 수 있다. 이를 위해, 컴퓨팅 시스템은 완료 제한 시간에 대해 사전 펑션 레벨 리셋 값이 제공하는 시간만큼 허용할 수 있다. 펑션 레벨 리셋이 발행되었을 때 펑션(Function 0~Function N)에서 완료 시간 초과가 비활성화된 경우, 지연은 시스템에 따라 다르지만 100ms 이상일 수 있다. 펑션 준비 상태가 구현 된 경우, 컴퓨팅 시스템은 구성 준비 완료를 나타내는 펑션 레벨 리셋 메시지를 수신 한 직후 펑션(Function 0~Function N)에 컨피규레이션 요청을 발행할 수 있다.
펑션 레벨 리셋을 받으면 펑션(Function 0~Function N)은 Transactions Pending을 포함한 모든 트랜잭션 상태를 지우거나, 모든 보류 트랜잭션이 펑션 레벨 리셋 실행 중에 시간 초과되도록 Completion Timeout을 기본값으로 설정할 수 있다. Transactions Pending 비트는 펑션 레벨 리셋 완료 시 지워질 수 있다.
펑션 레벨 리셋은 펑션 상태를 수정하므로, 펑션 레벨 리셋의 동작은 펑션(Function 0~Function N)이 가지고 있음을 나타내는 일련의 기준을 사용하여 지정될 수 있다. 펑션 레벨 리셋에 대한 응답으로 펑션(Function 0~Function N)의 동작을 평가하려면, 펑션 특정 지식(Function-specific knowledge)을 사용하여 다음 기준이 적용될 수 있다.
- 펑션(Function 0~Function N)은 해당 펑션(Function 0~Function N)에 의해 제어되는 외부 인터페이스에서 활성 호스트가 있는 초기화된 어댑터의 어피어런스(appearance)를 제공할 수 없다. 다만, 외부 인터페이스에서 활동을 종료하는 데 필요한 단계는 예외일 수 있다. 예를 들어, 네트워크 어댑터는 호스트 시스템에 의한 어댑터 초기화 또는 활성 호스트 시스템과의 상호 작용이 필요한 쿼리에 응답하지 않아야 하지만, 호스트 초기화 또는 상호 작용없이 수행하도록 설계된 작업을 수행할 수 있다. 네트워크 어댑터에 동일한 외부 네트워크 인터페이스에서 작동하는 여러 펑션(Function 0~Function N)이 포함 된 경우, 이 규칙은 펑션 레벨 리셋에 의한 특정 펑션 재설정과 관련된 측면에만 영향을 줄 수 있다.
- 펑션(Function 0~Function N)의 이전 사용과 관련된 비밀 정보를 잠재적으로 포함하는 소프트웨어 판독 가능 상태를 유지할 수 없다. 펑션(Function 0~Function N)에 할당된 주 호스트 메모리는 펑션(Function 0~Function N)에 의해 수정될 수 없다. 예를 들어, 호스트 소프트웨어가 직접 또는 간접적으로 읽을 수 있는 내부 메모리가 있는 펑션(Function 0~Function N)은 해당 메모리를 지우거나 랜덤화할 수 있다.
- 펑션(Function 0~Function N)은 펑션(Function 0~Function N)의 PCI Express 인터페이스의 정상적인 구성으로 인해 펑션(Function 0~Function N)과 일반적으로 연관된 드라이버가 사용할 수 있는 상태로 돌아갈 수 있다.
펑션 레벨 리셋이 시작되면 대상 펑션(Function 0~Function N)은 다음과 같이 동작할 수 있다.
- 펑션(Function 0~Function N)은 펑션 레벨 리셋 작업을 시작한 컨피규레이션 쓰기에 대한 완료를 반환한 다음 펑션 레벨 리셋을 시작할 수 있다.
- 펑션 레벨 리셋이 진행되는 동안, 펑션(Function 0~Function N)은 요청이 도착하면 오류로 로깅하거나 신호를 보내지 않고 요청을 자동으로 폐기 할 수 있다(흐름 제어 크레딧 업데이트 후). 또한, 완료(completion)가 도착하면, 펑션(Function 0~Function N)은 완료를 예기치 않은 완료로 처리되거나 오류로 로깅하거나 신호를 보내지 않고 자동으로 폐기할 수 있다.
펑션(Function 0~Function N)은 제한 시간 내에 펑션 레벨 리셋 작업을 완료해야 하지만, 후속 펑션 별 초기화 시퀀스에는 추가 시간이 필요할 수 있다. 추가 시간이 필요한 경우, 제한 시간 이후에 컨피규레이션 요청이 수신되면, 펑션(Function 0~Function N)은 컨피규레이션 요청 리트라이 스테이터스(Configuration Request Retry Status; CRS) 완료 상태를 반환할 수 있다. CRS 이외의 완료 상태로 컨피규레이션 요청에 응답한 후에는, 펑션(Function 0~Function N)은 다시 재설정될 때까지 CRS를 반환할 수 없다.
도 5는 본 발명의 일 실시 예에 따른 SR-IOV 이용 가능한 PCIe 디바이스의 일 예를 설명하기 위한 도면이다.
도 5에 도시된 PCIe 디바이스(500)는 도 1에 도시된 PCIe 디바이스(2000) 또는 도 2 및 3에 도시된 PCIe 디바이스들(2000-1~2000-3) 중 어느 하나를 나타낼 수 있다.
예를 들어, 도 5는 SR-IOV 케이퍼빌리티가 적용된 PCIe 디바이스(500)를 나타낼 수 있다.
도 5를 참조하면, PCIe 디바이스(500)는 물리 펑션 0(PF 0) 및 물리 펑션 0(PF 0)과 관련된 복수의 가상 펑션들(VF 0, 1~VF 0, N)을 포함할 수 있다. 이때, 가상 펑션 0, 1(VF 0, 1)이란 물리 펑션 0(PF 0)에 연관된 1번 가상 펑션을 의미할 수 있다. 이와 동일하게, 가상 펑션 0, N(VF 0, N)이란 물리 펑션 0(PF 0)에 연관된 N번 가상 펑션을 의미할 수 있다. 일 실시 예에서, 물리 펑션 0(PF 0)은 도 4를 참조하여 설명된 펑션 0(Function 0)의 컨피규레이션 스페이스, 레지스터 설정 방식, 에러 처리 동작 및 펑션 레벨 리셋 동작이 적용될 수 있다.
물리 펑션 0(PF 0)은 SR-IOV 케이퍼빌리티를 지원할 수 있다. 일 실시 예에서, 리셋 동작 이후에, 물리 펑션 0(PF 0)은 SR-IOV 케이퍼빌리티를 비활성화할 수 있다. 물리 펑션 0(PF 0) 및 복수의 가상 펑션들(VF 0, 1~VF 0, N)에 의해 지원되는 페이지 크기를 검색하기 위해, 지원되는 페이지 크기 컨피규레이션 필드(Supported Page Sizes configuration field)는 리드될 수 있다.
복수의 가상 펑션들(VF 0, 1~VF 0, N)은 물리 펑션 0(PF 0)과 복수의 공통 컨피규레이션 스페이스 필드들을 공유할 수 있다. 이에 따라, 복수의 가상 펑션들(VF 0, 1~VF 0, N)을 구현하기 위한 하드웨어 리소스 요구 사항이 줄어들 수 있다. 예를 들어, 복수의 가상 펑션들(VF 0, 1~VF 0, N)은 물리 펑션 0(PF 0)과 동일한 컨피규레이션 메커니즘 및 컨피규레이션 헤더 타입을 이용할 수 있다. 또한, 복수의 가상 펑션들(VF 0, 1~VF 0, N)은 VF BAR 세트를 공유할 수 있다. 또한, 복수의 가상 펑션들(VF 0, 1~VF 0, N)은 VF 메모리 스페이스(memory space)에 대한 엑세스를 제어하는 VF Memory Space Enable (MSE) 비트를 공유할 수 있다. 즉, VF MSE 비트가 클리어(Clear)이면, 모든 가상 펑션들(VF 0, 1~VF 0, N)에 할당된 메모리 맵 스페이스(memory mapped space)가 비활성화될 수 있다.
SR-IOV 케이퍼빌리티에 포함된 InitialVFs 및 TotalVFs 필드들은 물리 펑션 0(PF 0)과 관련될 수 있는 최대 가상 펑션 수를 발견하는 데 이용될 수다. 예를 들어, PCIe 디바이스(500)가 VF migration을 지원하지 않는 경우, TotalVFs 및 InitialVFs는 동일한 값을 포함해야 한다. 이와 달리, PCIe 디바이스(500)가 VF migration을 지원하는 경우, TotalVFs가 리드될 때 물리 펑션 0(PF 0)은 물리 펑션 0(PF 0)에 할당될 수 있는 가상 펑션들 수를 반환해야 한다. 또한, InitialVF가 리드될 때 물리 펑션 0(PF 0)는 물리 펑션 0(PF 0)에 할당 된 초기 가상 펑션들의 수를 반환해야 한다.
물리 펑션 0(PF 0) 및 복수의 가상 펑션들(VF 0, 1~VF 0, N)은 고유한 라우팅 ID가 할당될 수 있다. 각 가상 펑션(VF 0, 1~VF 0, N)의 라우팅 ID는 물리 펑션 0(PF 0)의 라우팅 ID 및 물리 펑션 0(PF 0)의 SR-IOV 케이퍼빌리티에 포함된 필드들을 이용하여 결정될 수 있다.
모든 PCIe 및 SR-IOV 컨피규레이션 액세스는 버추얼라이제이션 인터미디어리 또는 싱글 루트 PCI 매니저와 같은 신뢰할 수 있는 소프트웨어 구성 요소를 통해 이루어질 수 있다.
일 실시 예에서, 물리 펑션 0(PF 0) 및 복수의 가상 펑션들(VF 0, 1~VF 0, N)은 컨피규레이션 스페이스를 포함하는 물리적 리소스들을 포함할 수 있다. 각 가상 펑션(VF 0, 1~VF 0, N)은 펑션-특정 서비스들(Function-specific services)을 제공하는 데 필요한 공유되지 않는 물리적 리소스(예를 들어, 작업 큐들(work queues), 데이터 버퍼들 등의 리소스들)를 포함할 수 있다. 이러한 물리적 리소스들은 버추얼라이제이션 인터미디어리 또는 싱글 루트 PCI 매니저의 개입없이 시스템 이미지에 의해 직접적으로 액세스될 수 있다.
하나 이상의 가상 펑션들(VF 0, 1~VF 0, N)은 각 시스템 이미지에 할당될 수 있다. 물리 펑션 0(PF 0) 및 복수의 가상 펑션들(VF 0, 1~VF 0, N)은 ATC를 포함할 수 있다.
일 실시 예에서, 물리 펑션 0(PF 0)은 각 가상 펑션(VF 0, 1~VF 0, N)에 대한 내부 리소스 할당, PCIe 링크 또는 펑션-스페시픽 링크(Function-specific Link)(예를 들어, 네트워크 또는 스토리지 링크)와 같은 공유된 리소스들에 대한 VF arbitration과 같은 디바이스-스펙시픽 펑셔널리티(device-specific functionality)를 관리할 수 있다.
일 실시 예에서, 물리 펑션 0(PF 0)의 컨피규레이션 스페이스는 SR-IOV 익스텐디드 케이퍼빌리티(SR-IOV Extended Capability)를 포함할 수 있다. 예를 들어, SR-IOV 익스텐디드 케이퍼빌리티는 SR-IOV 익스텐디드 케이퍼빌리티 헤더(SR-IOV Extended Capability Header) 레지스터, SR-IOV 케이퍼빌리티(SR-IOV Capabilities) 레지스터, SR-IOV 컨트롤(SR-IOV Control) 레지스터, SR-IOV 상태(SR-IOV Status) 레지스터, InitialVFs 레지스터, TotalVFs 레지스터, NumVFs 레지스터, 펑션 디펜던시 링크(Function Dependency Link) 레지스터, 퍼스트 가상 펑션 오프셋(First VF Offset) 레지스터, 가상 펑션 스트라이드(VF Stride) 레지스터, 가상 펑션 디바이스 ID(VF Device ID) 레지스터, 서포티드 페이지 사이즈(Supported Page Sizes) 레지스터, 시스템 페이지 사이즈(System Page Size) 레지스터, 가상 펑션 베이스 어드레스(VF BAR0, VF BAR1, … VF BAR5) 레지스터, 가상 펑션 마이그레이션 상태 어레이 오프셋(VF Migration State Array Offset) 레지스터 등을 포함할 수 있다.
SR-IOV 컨트롤 레지스터는 가상 펑션 인에이블(VF Enable) 필드를 포함할 수 있다.
가상 펑션 인에이블은 연관된 물리 펑션 0(PF 0)에 대한 가상 펑션들(VF 0, 1~VF 0, N)의 할당을 관리할 수 있다. 가상 펑션 인에이블이 셋(set)된 경우, 물리 펑션 0(PF 0)과 연관된 가상 펑션들(VF 0, 1~VF 0, N)은 PCI Express 패브릭(PCI Express fabric)에서 액세스 할 수 있다. 가상 펑션 인에이블이 셋되면, 가상 펑션들(VF 0, 1~VF 0, N)은 PCI Express 엔드 포인트 펑션들(PCI Express Endpoint Functions)에 대한 규칙에 따라 PCI Express 트랜잭션들에 응답하고 발행(issue)할 수 있다.
가상 펑션 인에이블이 클리어이면, 가상 펑션들(VF 0, 1~VF 0, N)이 비활성화되고 PCI Express 패브릭에 표시되지 않을 수 있다. 이러한 가상 펑션들(VF 0, 1~VF 0, N)에 대한 요청은 UR을 수신해야 하고 이러한 가상 펑션들(VF 0, 1~VF 0, N)은 PCI Express 트랜잭션들을 발행하지 않을 수 있다.
구성 요소들이 내부 초기화를 수행할 수 있도록, 가상 펑션 인에이블 비트를 클리어에서 셋으로 변경한 후, 시스템은 다음의 조건들 중 하나가 참일 때까지 해당 가상 펑션 인에이블 비트에 의해 활성화되는 가상 펑션들(VF 0, 1~VF 0, N)에 요청들을 발행할 수 없다. 상기 조건들은 최소 100ms가 지나는 경우, 물리 펑션 0(PF 0)로부터 가상 펑션 인에이블드의 이유 코드(Reason Code)와 함께 FRS 메시지가 수신되는 경우 또는 가상 펑션 인에이블 타임이 지나는 경우를 포함할 수 있다. 이때, 가상 펑션 인에이블 타임은 가상 펑션들(VF 0, 1~VF 0, N)과 관련된 준비 시간 보고(Readiness Time Reporting) 능력에서의 리셋 시간(Reset Time) 값 또는 시스템 소프트웨어/펌웨어에 의해 결정된 값일 수 있다.
유효한 구성 요청(Configuration Request)에 대해 성공적인 완료 상태(Successful Completion Status)를 반환하지 못한 가상 펑션(VF 0, 1~VF 0, N)이 손상되었다고 결정하기 전에, 루트 컴플렉스 및/또는 시스템 소프트웨어는 가상 펑션 인에이블 비트를 설정한 후 최소 1.0 초를 허용할 수 있다. 가상 펑션 인에이블 비트를 셋한 후, 해당 가상 펑션 인에이블 비트에 의해 활성화된 가상 펑션(VF 0, 1~VF 0, N)이 유효한 구성 요청에 대한 성공적인 완료 상태를 제공할 준비가 되지 않은 경우, 해당 가상 펑션(VF 0, 1~VF 0, N)은 1.0 초 제한까지 구성 요청에 CRS 상태를 반환할 수 있다. 물리 펑션 0(PF 0)가 가상 펑션 인에이블드의 이유 코드(Reason Code)와 함께 FRS 메시지를 전송한 후, 해당 물리 펑션 0(PF 0)와 관련된 가상 펑션들(VF 0, 1~VF 0, N)이 개입 VF 비활성화(intervening VF disable) 또는 다른 유효 리셋 조건없이 CRS를 반환할 수 없다. 요청에 대해 성공적인 완료를 반환한 후, 가상 펑션들(VF 0, 1~VF 0, N)은 개입 VF 비활성화 또는 다른 유효 리셋 조건 없이 CRS를 반환할 수 없다.
가상 펑션(VF 0, 1~VF 0, N)들은 MSE 비트를 갖지 않기 때문에 (가상 펑션들(VF 0, 1~VF 0, N) 내에서 MSE는 물리 펑션 0(PF 0)의 SR-IOV 능력에 있는 VF MSE 비트에 의해 제어된다.), 가상 펑션(VF 0, 1~VF 0, N)이 MSE 비트를 처리할 준비가 되기 전에, 소프트웨어가 메모리 요청을 발행할 수 있다. 따라서, 다음 조건 중 하나 이상이 충족 될 때까지 메모리 요청을 가상 펑션(VF 0, 1~VF 0, N)에 발행할 수 없다.
- 가상 펑션(VF 0, 1~VF 0, N)이 구성 요청에 성공적으로 응답함. (CRS를 반환하지 않음).
- 가상 펑션(VF 0, 1~VF 0, N)에 FLR을 발급한 후, (1) FLR 발행 이후 최소 1.0 초가 지나거나, (2) 가상 펑션(VF 0, 1~VF 0, N)은 FRS를 지원하고, FLR이 발행된 후, FLR Completed의 이유 코드와 함께 FRS 메시지가 가상 펑션(VF 0, 1~VF 0, N)으로부터 수신되거나, (3) FLR이 발행된 후, 적어도 FLR 시간이 지남. 이때, FLR 시간은 가상 펑션(VF 0, 1~VF 0, N)과 관련된 준비 시간 보고 능력에서의 FLR 시간 값, 또는 시스템 소프트웨어/펌웨어에 의해 결정된 값일 수 있다.
- 물리 펑션 0(PF 0)에서 가상 펑션 인에이블을 설정한 후 (1) 적어도 1.0 초가 지나거나, (2) 물리 펑션 0(PF 0)는 FRS를 지원하고, 가상 펑션 인에이블이 설정된 후, 물리 펑션 0(PF 0)로부터 가상 펑션 인에이블드의 이유 코드와 함께 FRS 메시지가 수신되거나, (3) 가상 펑션 인에이블이 설정된 후 최소 가상 펑션 인에이블 타임이 지남. 이때, 가상 펑션 인에이블 타임은 가상 펑션(VF 0, 1~VF 0, N)과 관련된 준비 시간 보고 능력에서의 리셋 시간 값이거나, 시스템 소프트웨어/펌웨어에 의해 결정된 값일 수 있다
가상 펑션(VF 0, 1~VF 0, N)에 FLR이 발행되거나 가상 펑션(VF 0, 1~VF 0, N)이 모든 요청에 성공적으로 응답할 때까지 (CRS를 반환없이) 연관된 물리 펑션 0(PF 0)의 SR-IOV 능력에서 가상 펑션 인에이블이 설정된 후, 가상 펑션(VF 0, 1~VF 0, N)은 메모리 요청을 드랍(drop)할 수 있다.
Clearing 가상 펑션 인에이블은 가상 펑션들(VF 0, 1~VF 0, N)을 효과적으로 파괴(destroy)할 수 있다. Setting 가상 펑션 인에이블은 가상 펑션(VF 0, 1~VF 0, N)들을 효과적으로 생성할 수 있다. 이전에 클리어된 후 Setting 가상 펑션 인에이블은 새로운 가상 펑션들(VF 0, 1~VF 0, N)의 세트를 생성할 수 있다. 물리 펑션 0(PF 0)이 D0 전원 상태에 있으면, 새 가상 펑션(VF 0, 1~VF 0, N)은 D0uninitialized 상태일 수 있다. 물리 펑션 0(PF 0)가 저전력 상태인 경우 동작은 정의되지 않을 수 있다.
가상 펑션 인에이블을 클리어할 때, FRS를 지원하는 물리 펑션 0(PF 0)은 작업이 완료되었음을 나타내기 위해 FRS Reason VF Disabled와 함께 FRS 메시지를 보낼 수 있다. 물리 펑션 0(PF 0) 또는 물리 펑션 0(PF 0)와 관련된 가상 펑션들(VF 0, 1~VF 0, N)에 의해 발행된 Non-Posted Requests가 있는 경우, 물리 펑션 0(PF 0)는 이 메시지를 보낼 수 없다. FRS 메시지는 이러한 요청이 완료 (또는 시간 초과) 된 후에만 전송될 수 있다.
가상 펑션 인에이블이 클리어된 후 SR-IOV 확장 능력 또는 VF Migration 상태 어레이의 필드에 다음 중 하나가 될 때까지 액세스 할 수 없다.
- 가상 펑션 인에이블이 클리어된 후 적어도 1.0 초가 경과됨.
- 물리 펑션 0(PF 0)가 FRS를 지원하고, 가상 펑션 인에이블이 클리어된 후, 물리 펑션 0(PF 0)로부터 VF Disabled의 이유 코드와 함께 FRS 메시지를 수신함.
InitialVFs 레지스터는 싱글 루트 PCI 매니저에 물리 펑션 0(PF 0)과 처음 연결된 가상 펑션(VF 0, 1~VF 0, N)의 수를 나타낼 수 있다.
TotalVFs 레지스터는 물리 펑션 0(PF 0)과 연관될 수 있는 최대 가상 펑션(VF 0, 1~VF 0, N) 수를 나타낼 수 있다.
NumVF 레지스터는 볼 수 있는 가상 펑션(VF 0, 1~VF 0, N)의 수를 제어할 수 있다.
가상 펑션 베이스 어드레스 레지스터는 가상 펑션(VF 0, 1~VF 0, N)의 베이스 어드레스 레지스터를 정의할 수 있다. 가상 펑션 베이스 어드레스 레지스터는 실제 주소 값으로 작성되고 가상 펑션 인에이블 및 VF MSE가 설정되면 베이스 어드레스 레지스터는 NumVFs BAR를 매핑할 수 있다.
일 실시 예에서, 물리 펑션 0(PF 0) 및 가상 펑션들(VF 0, 1~VF 0, N)의 컨피규레이션 스페이스는 타입 0 컨피규레이션 스페이스 헤더 레지스터, PCIe 케이퍼빌리티 레지스터, PCI 스탠다드 케이퍼빌리티 레지스터, PCIe 익스텐디드 케이퍼빌리티 레지스터 등을 포함할 수 있다.
일 실시 예에서, 가상 펑션들(VF 0, 1~VF 0, N)의 컨피규레이션 스페이스에 포함된 레지스터 필드 값들은 물리 펑션 0(PF 0)의 컨피규레이션 스페이스에 포함된 레지스터 필드 값들에 종속되거나 독립될 수 있다. 예를 들어, 관련된 물리 펑션 0(PF 0)의 레지스터 필드 값들에 종속되는 경우, 가상 펑션들(VF 0, 1~VF 0, N)의 레지스터 필드 값들은 0값을 가질 수 있다. 이 경우, 가상 펑션들(VF 0, 1~VF 0, N)은 연관된 물리 펑션 0(PF 0)의 레지스터 필드 값들에 따라 컨피규레이션 동작을 수행할 수 있다.
일 실시 예에서, 복수의 가상 펑션들(VF 0, 1~VF 0, N)은 에러 처리 동작을 수행할 수 있다. 예를 들어, 물리 펑션 0(PF 0)이 어드밴스드 에러 리포팅을 이용하여 에러를 처리하는 경우, 복수의 가상 펑션들(VF 0, 1~VF 0, N)도 어드밴스드 에러 리포팅을 이용하여 에러를 처리할 수 있다.
일 실시 예에서, 복수의 가상 펑션들(VF 0, 1~VF 0, N)은 리셋 동작을 수행할 수 있다.
예를 들어, 복수의 가상 펑션들(VF 0, 1~VF 0, N)은 다음 조건 중 적어도 하나가 발생하면 내부 초기화를 완료할 수 있다.
- 가상 펑션(VF 0, 1~VF 0, N)이 컨피규레이션 요청에 성공적으로 응답함.(CRS를 반환하지 않음).
- 가상 펑션(VF 0, 1~VF 0, N)에 펑션 레벨 리셋이 발급된 후, (1) 최소 1.0 초가 지나거나, (2) 이유 코드 펑션 레벨 리셋 완료와 함께 가상 펑션(VF 0, 1~VF 0, N)로부터 펑션 레벨 리셋 메시지가 수신되거나, (3) 최소한의 펑션 레벨 리셋 타임이 지나감. 이때, 펑션 레벨 리셋 타임은 가상 펑션(VF 0, 1~VF 0, N)과 관련된 Readiness Time Reporting capability의 펑션 레벨 리셋 타임 값, 또는 시스템 소프트웨어/펌웨어에 의해 결정된 값일 수 있다.
- 물리 펑션 0(PF 0)에서 가상 펑션 인에이블 셋한 후 (1) 최소 1.0 초가 지났거나, (2) 이유 코드 가상 펑션 인에이블드가 있는 물리 펑션 0(PF 0)으로부터 펑션 레벨 리셋 메시지가 수신됨.
도 6은 본 발명의 일 실시 예에 따른 SR-IOV 이용 가능한 PCIe 디바이스의 다른 예를 나타낸다.
도 6에 도시된 PCIe 디바이스(600)는 도 1에 도시된 PCIe 디바이스(2000) 또는 도 2 및 3에 도시된 PCIe 디바이스들(2000-1~2000-3) 중 어느 하나를 나타낼 수 있다.
예를 들어, 도 6은 SR-IOV 케이퍼빌리티가 적용된 PCIe 디바이스(600)를 나타낼 수 있다.
도 6을 참조하면, 도 6은 복수의 물리 펑션들(PF 0~PF M)과 복수의 물리 펑션들(PF 0~PF M) 각각과 관련된 복수의 가상 펑션들(VF 0, 1~VF M, K)을 포함할 수 있다. 일 실시 예에서, 복수의 물리 펑션들(PF 0~PF M)은 도 4를 참조하여 설명된 PCIe 펑션(Function 0~Function N)의 컨피규레이션 스페이스, 레지스터 설정 방식, 에러 처리 동작 및 펑션 레벨 리셋 동작이 적용될 수 있다. 또한, 복수의 물리 펑션들(PF 0~PF M)은 도 5를 참조하여 설명된 물리 펑션 0(PF 0)의 컨피규레이션 스페이스가 적용될 수 있다. 또한, 복수의 가상 펑션들(VF 0, 1~VF M, K)은 도 5를 참조하여 설명된 가상 펑션들(VF 0, 1~VF 0, N)의 컨피규레이션 스페이스, 에러 처리 동작 및 리셋 동작이 적용될 수 있다.
복수의 물리 펑션들(PF 0~PF M)은 SR-IOV 케이퍼빌리티를 포함할 수 있다. 복수의 물리 펑션들(PF 0~PF M)은 0개 이상의 가상 펑션이 할당될 수 있다. 각 물리 펑션마다 할당된 가상 펑션의 수는 상이할 수 있다.
ARI 케이퍼빌리티가 지원되는 경우, 복수의 물리 펑션들(PF 0~PF M) 및 복수의 가상 펑션들(VF 0, 1~VF M, K)은 펑션 그룹들(Function Groups)에 할당될 수 있다
일 실시 예에서, 복수의 물리 펑션들(PF 0~PF M)은 동일한 장치 타입일 수 있다. 예를 들어, 복수의 물리 펑션들(PF 0~PF M)은 동일한 네트워크 디바이스를 제공하거나 동일한 스토리지 디바이스 펑셔널리티를 제공할 수 있다.
일 실시 예에서, 복수의 물리 펑션들(PF 0~PF M)은 상이한 장치 타입을 나타낼 수 있다. 예를 들어, 복수의 물리 펑션들(PF 0~PF M) 중 어느 하나는 네트워크 디바이스를 나타내고, 다른 하나는 암호 디바이스(encryption device)를 나타낼 수 있다.
네트워크 디바이스 타입인 각 가상 펑션과 같은 디바이스 타입들 사이에 이용 모델 종속성(usage model dependency)이 있는 상황에서, 각 시스템 이미지는 암호 장치 타입인 가상 펑션도 필요하다. SR-IOV 케이퍼빌리티는 이러한 종속성들(dependencies)을 나타내는 방법을 제공할 수 있다. 물리 펑션 및 가상 펑션의 수는 이용 모델 요구 사항에 따라 달라질 수 있다.
일 실시 예에서, ARI 케이퍼빌리티를 이용하여 PCIe 디바이스(600)는 최대 256 개의 물리 펑션들을 지원할 수 있다. 펑션 번호 할당은 구현에 따라 상이할 수 있다. 물리 펑션(PF 0~PF M)은 PCIe 디바이스(600)의 캡처된 버스 번호에만 관련될 수 있다. SR-IOV 케이퍼빌리티 이용 가능한 PCIe 디바이스(600)는 둘 이상의 버스 번호를 이용할 수 있다. 가상 펑션(VF 0, 1~VF M, K)은 PCIe 디바이스(600)의 버스 번호 범위 내의 어느 버스 번호(캡처된 버스 번호 및 소프트웨어에 의해 구성된 추가 버스 번호)와 관련될 수 있다. 멀티 버스 번호들의 이용은 PCIe 디바이스(600)가 많은 수(라우팅 ID 스페이스의 크기에서 intervening busses을 식별하기 위해 이용되는 비트를 뺀 값까지)의 가상 펑션을 지원할 수 있도록 한다. 소프트웨어가 충분한 추가 버스 번호를 구성하지 않으면, 추가 버스 번호에 대해 구현된 가상 펑션들이 표시되지 않을 수 있다.
도 7은 멀티 포트 구조의 PCIe 디바이스를 설명하기 위한 도면이다.
멀티 포트 구조의 PCIe 디바이스는 복수의 포트들을 포함할 수 있다. 도 7을 참조하면, PCIe 디바이스(700)는 포트 0(705) 및 포트 1(755)을 포함한다. 그러나 이는 예시적인 것으로서, 3개 이상의 포트들을 포함하는 멀티 포트 구조의 PCIe 디바이스 또한 구현 가능하다.
멀티 포트 구조의 PCIe 디바이스에서, 포트 별로 개별적인 PCIe 계층 구조가 구현될 수 있다. 도 7에 도시된 바와 같이, 포트 0(705)은 물리 계층(710), 데이터 링크 계층(715) 및 트랜잭션 계층(720)을 포함한다. 또한, 포트 0(705)은 멀티 펑션 기능을 지원할 수 있다. 이 경우, 포트 0(705)은 펑션 그룹 0(725)을 포함한다. 펑션 그룹 0(725)은 예시적으로 하나의 물리 펑션(730) 및 이에 대응하는 가상 펑션들(731, 732, 733)을 포함할 수 있다.
또한, 포트 1(755)은 물리 계층(760), 데이터 링크 계층(765) 및 트랜잭션 계층(770)을 포함한다. 또한, 포트 1(755)은 멀티 펑션 기능을 지원할 수 있다. 이 경우, 포트 1(755)은 펑션 그룹 1(775)을 포함한다. 펑션 그룹 1(775)은 예시적으로 하나의 물리 펑션(780) 및 이에 대응하는 가상 펑션들(781, 782, 783)을 포함할 수 있다.
물리 계층(710, 760)에는 드라이버 및 입력 버퍼, 병렬-직렬 및 직렬-병렬 변환, PLL 및 임피던스 매칭 회로를 포함하여 인터페이스 작동을 위한 모든 회로가 포함될 수 있다. 또한 물리 계층(710, 760)은 인터페이스 초기화 및 유지 관리와 관련된 논리적 기능을 포함할 수 있다. 물리 계층(710, 760)은 데이터 링크 계층에서 수신한 정보를 적절한 직렬 형식으로 변환하고, 링크의 다른 쪽에 연결된 장치와 호환되는 주파수와 대역폭로 PCI Express 링크를 통해 전송하는 역할을 한다.
데이터 링크 계층(715, 765)은 PCIe 계층 구조의 중간 계층에 해당하며, 트랜잭션 계층(720, 770)과 물리 계층(710, 760) 사이의 중간 단계 역할을 한다. 데이터 링크 계층의 주요 특징은 오류 감지 및 오류 수정이다. 이에 따라, 링크 관리 및 데이터 무결성이 데이터 링크 계층에 의해 구현된다. 즉, 데이터 링크 계층(715, 765)은 PCIe 링크를 통해 패킷을 안정적으로 전달하는 것을 주목적으로 하고, TLP에 시퀀스 번호 및 CRC를 추가할 수 있다.
데이터 링크 계층의 전송 측에서는 트랜잭션 계층에 의해 조합된 TLP를 수락하고 데이터 보호 코드와 TLP 시퀀스 번호를 계산 및 적용하며, 링크를 통한 전송을 위해 TLP를 물리 계층에 전달한다. 수신 데이터 링크 계층은 수신된 TLP의 무결성을 확인하고 추가 처리를 위해 트랜잭션 계층에 전달한다. TLP 오류가 감지되면 이 계층은 정보가 올바르게 수신되거나 링크가 실패한 것으로 결정될 때까지 TLP의 재전송을 요청한다.
데이터 링크 계층은 또한 링크 관리 기능에 사용되는 패킷을 생성하고 소비할 수 있다. 이러한 패킷을 트랜잭션 계층에서 사용하는 패킷(TLP)과 구별하기 위해, 데이터 링크 계층에서 생성되고 소비되는 패킷을 언급할 때 DLLP(데이터 링크 계층 패킷)라는 용어가 사용된다.
트랜잭션 계층(720, 770)은 PCIe 계층 구조의 상위 계층에 해당한다. 트랜잭선 계층의 주요 특징은 TLP(Transaction Layer Packet)의 조합 및 분해이다. TLP는 특정 유형의 이벤트뿐만 아니라 읽기 및 쓰기와 같은 트랜잭션을 통신하는 데 사용된다.
응답 패킷이 필요한 모든 요청 패킷은 분할 트랜잭션(split transaction)으로 구현될 수 있다. 각 10개의 패킷에는 응답 패킷을 올바른 발신자에게 보낼 수 있도록 하는 고유한 식별자가 지정될 수 있다. 패킷 형식은 트랜잭션 유형(메모리, I/O, 구성 및 메시지)에 따라 다른 형식의 주소 지정을 지원한다. 패킷에는 No Snoop, Relaxed Ordering, IDO(ID-Based Ordering)와 같은 속성이 있을 수 있다. 트랜잭션 계층은 실질적으로 커맨드를 처리한다.
도 7에 도시된 바와 같이, 멀티 포트를 포함하는 PCIe 디바이스는 복수의 포트들을 포함하며, 각 포트들은 하나 이상의 펑션들을 포함할 수 있다. 이 경우 각각의 포트들이 멀티 펑션 기능을 지원할 수 있다. 멀티 포트를 포함하는 PCIe 디바이스에서 각 포트 별로 멀티 펑션이 이용되는 경우, 각 포트 당 몇 개의 펑션이 필요한지 결정되어야 한다. 이 경우 몇가지 문제가 발생할 수 있다.
예를 들어, 포트 0(705)을 주 용도로 이용하고, 포트 0(705)에 결함 또는 에러가 발생하였을 때 예비적으로 포트 1(755)을 사용하는 Fail Over 방식에서는 포트 0(705) 및 포트 1(755)이 서로 같은 개수의 펑션들을 포함하여야 한다. 다만, Fail Over 방식이 아닌 경우, 포트 0(705) 및 포트 1(755)이 서로 같은 개수의 펑션들을 포함하여야 할 필요는 없다. 포트 0(705)이 주용도로 사용되고 포트 1(755)이 보조 역할로 사용되는 경우, 포트 1(755)은 하나의 펑션만을 필요로 할 수 있다. 이러한 요구 조건들을 모두 만족하는 PCIe 디바이스를 설계하려는 경우, 일부 포트에서 불필요한 펑션을 포함하는 경우가 발생한다. 이는 PCIe 디바이스의 리소스를 불필요하게 배치하는 원인이 된다.
본 발명의 일 실시 예에 따른 PCIe 디바이스에 의하면, 복수의 포트들에 가변적으로 할당 가능한 펑션들을 포함한다. 이에 따라, 멀티 포트 구조의 PCIe 디바이스에서 펑션들을 위한 디바이스 리소스를 효율적으로 사용할 수 있다. 이하에서는 도 8을 참조하여 설명하기로 한다.
도 8은 본 발명의 일 실시 예에 따른 PCIe 디바이스를 설명하기 위한 도면이다.
도 8을 참조하면, 본 발명의 일 실시 예에 따른 PCIe 디바이스는 포트 0(805), 포트 1(855) 및 펑션 관리부(840)를 포함한다. 도 8의 도시에 의하면 두 개의 포트를 포함하는 PCIe 디바이스가 도시되어 있으나, 이는 예시적인 것으로서 본 발명은 이에 한정되지 않는다. 본 발명에 의하면, 3개 이상의 포트들을 포함하는 멀티 포트 구조의 PCIe 디바이스 또한 구현 가능하다. 다만, 논의의 편의를 위해 두 개의 포트를 포함하는 PCIe 디바이스를 기준으로 설명하기로 한다.
멀티 포트 구조의 PCIe 디바이스에서, 포트 별로 개별적인 PCIe 계층 구조가 구현될 수 있다. 도 8에 도시된 바와 같이, 포트 0(805)은 물리 계층(810), 데이터 링크 계층(815) 및 트랜잭션 계층(820)을 포함한다. 또한, 포트 0(805)은 멀티 펑션 기능을 지원할 수 있다. 이 경우, 포트 0(805)은 펑션 그룹 0(825)을 포함한다. 도 8을 참조하면, 펑션 그룹 0(825)은 예시적으로 하나의 물리 펑션(830)을 포함하는 것으로 도시되었다. 그러나, 이는 예시적인 것으로서, 다른 물리 펑션 및 가상 펑션들이 펑션 그룹 0(825)에 추가적으로 포함될 수 있다. 포트 0의 트랜잭션 계층(820)은 포트 0에 포함된 펑션 그룹 0(825) 내 물리 펑션(830)과 통신할 수 있다. 또한, 포트 0의 트랜잭션 계층(820)은 펑션 관리부(840)와 통신할 수 있다.
또한, 포트 1(855)은 물리 계층(860), 데이터 링크 계층(865) 및 트랜잭션 계층(870)을 포함한다. 또한, 포트 1(855)은 멀티 펑션 기능을 지원할 수 있다. 이 경우, 포트 1(855)은 펑션 그룹 1(875)을 포함한다. 펑션 그룹 1(875)은 예시적으로 하나의 물리 펑션(880)을 포함할 수 있다. 그러나, 이는 예시적인 것으로서, 다른 물리 펑션 및 가상 펑션들이 펑션 그룹 0(875)에 추가적으로 포함될 수 있다. 포트 1의 트랜잭션 계층(870)은 포트 1에 포함된 펑션 그룹 0(875) 내 물리 펑션(880)과 통신할 수 있다. 또한, 포트 1의 트랜잭션 계층(870)은 펑션 관리부(840)와 통신할 수 있다.
펑션 관리부(840)는 복수의 미할당 펑션들(UAF0~UAF8)을 포함할 수 있다. 펑션 관리부(840)에 포함된 미할당 펑션들(UAF0~UAF8)은 포트 0(805) 또는 포트 1(855) 어디에도 할당되지 않은 펑션들이다. 일 실시 예에서, 미할당 펑션들(UAF0~UAF8)은 물리 펑션들일 수 있다. 다른 실시 예에서, 미할당 펑션들(UAF0~UAF8)은 가상 펑션들일 수 있다. 또 다른 실시 예에서, 미할당 펑션들(UAF0~UAF8)의 적어도 일부는 물리 펑션들이고, 나머지 펑션들은 가상 펑션들일 수 있다.
일 실시 예에서, 미할당 펑션들(UAF0~UAF8)의 컨피규레이션 스페이스는 PCIe 케이퍼빌리티 구조(PCI Power Capability Structure)를 포함될 수 있다. 예를 들어, PCIe 케이퍼빌리티 구조는 PCIe 케이퍼빌리티 레지스터(PCI Express Capabilities Register), 디바이스 케이퍼빌리티 레지스터(Device Capabilities Register), 디바이스 컨트롤 레지스터(Device Control Register), 디바이스 상태 레지스터(Device Status Register), 링크 케이퍼빌리티 레지스터(Link Capabilities Register), 링크 컨트롤 레지스터(Link Control Register), 링크 상태 레지스터(Link Status Register), 슬롯 케이퍼빌리티 레지스터(Slot Capabilities Register), 슬롯 컨트롤 레지스터(Slot Control Register), 슬롯 상태 레지스터(Slot Status Register), 루트 컨트롤 레지스터(Root Control Register), 루트 케이퍼빌리티 레지스터(Root Capabilities Register), 루트 상태 레지스터(Root Status Register), 디바이스 케이퍼빌리티 2 레지스터(Device Capabilities 2 Register), 디바이스 컨트롤 2 레지스터(Device Control 2 Register), 디바이스 상태 2 레지스터(Device Status 2 Register), 링크 케이퍼빌리티 2 레지스터(Link Capabilities 2 Register), 링크 컨트롤 2 레지스터(Link Control 2 Register), 링크 상태 2 레지스터(Link Status 2 Register), 슬롯 케이퍼빌리티 2 레지스터(Slot Capabilities 2 Register), 슬롯 컨트롤 2 레지스터(Slot Control 2 Register), 슬롯 상태 2 레지스터(Slot Status 2 Register), 루트 컨트롤 2 레지스터(Root Control 2 Register), 루트 케이퍼빌리티 2 레지스터(Root Capabilities 2 Register), 루트 상태 2 레지스터(Root Status 2 Register)등을 포함할 수 있다.
펑션 관리부(840)의 미할당 펑션들(UAF 0~UAF 8)을 위한 PCIe 케이퍼빌리티 레지스터는 PCIe 디바이스 펑션 타입 및 관련된 케이퍼빌리티들을 식별할 수 있다. 본 발명의 일 실시 예에 의하면, 펑션 관리부(840)의 미할당 펑션들(UAF 0~UAF 8)을 위한 PCIe 케이퍼빌리티 레지스터의 특정 필드는 포트 할당 정보를 나타낼 수 있다. 펑션이 미할당 상태에서, 포트 할당 정보를 나타내는 PCIe 케이퍼빌리티 레지스터의 특정 필드는 널(Null) 값 또는 미할당을 나타내는 값을 가질 수 있다. 미할당 펑션에 포트가 할당되면, 해당 펑션의 포트 할당 정보는 할당된 포트를 나타내는 값을 가질 수 있다.
펑션 관리부(840)는 미할당 펑션들(UAF 0~UAF 8) 중 적어도 하나를 포트 0(805) 또는 포트 1(855) 중 어느 하나에 선택적으로 할당할 수 있다.
이에 따라, 호스트는 미할당 펑션들을 복수의 포트들에 가변적으로 할당 가능하다. 이에 따라, PCIe 디바이스 설계 시, 포트 0(805) 전용의 고정된 펑션(예를 들어, 830), 포트 1(855) 전용의 고정된 펑션(예를 들어, 880) 및 펑션 관리부에 속하는 전체 미할당 펑션들(UAF 0~UAF 8)의 개수만 정한 상태로 설계하면, 이후에 PCIe 디바이스(800)의 동작 중에 각 포트 당 필요한 펑션들은 호스트의 커맨드에 의해 유동적으로 할당 가능하다. 이에 따라, 각 포트에 배치되는 펑션들을 위한 불필요한 리소스의 낭비를 최소화할 수 있다.
도 9는 PCIe 디바이스에 포함된 펑션 관리부의 예시적인 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 펑션 관리부(840)는 멀티플렉서(841), 가변 펑션 그룹(847) 및 먹스 제어부(843)를 포함할 수 있다. 멀티플렉서(841)는 포트 0(805)의 트랜잭션 레이어(820) 또는 포트 1(855)의 트랜잭션 레이어(870) 중 어느 하나를 가변 펑션 그룹(847) 내 복수의 펑션들 중 어느 하나와 연결할 수 있다. 보다 구체적으로, 멀티플렉서(841)는 먹스 제어부(843)의 제어 신호에 기초하여, 트랜잭션 레이어(820) 또는 트랜잭션 레이어(870) 중 어느 하나를 가변 펑션 그룹(847) 내 복수의 펑션들 중 어느 하나와 연결할 수 있다.
가변 펑션 그룹(847)은 복수의 가변 펑션들을 포함한다. 가변 펑션 그룹(847)에 속하는 복수의 가변 펑션들은 초기에는 모두 미할당 상태일 수 있다. 도 9에 도시된 바와 같이, 가변 펑션 그룹(847)은 초기에 미할당 상태인 복수의 미할당 펑션들(UAF 0~UAF 8)을 포함할 수 있다. 또한, 먹스 제어부(843)는 멀티플렉서(841)를 제어하기 위한 정보를 포함하는 룩업 테이블(845)을 포함할 수 있다. 가변 펑션 그룹(847) 내 적어도 하나의 미할당 펑션이 특정 포트로 할당되면, 룩업 테이블(845)은 할당된 펑션 및 대응하는 포트를 식별하는 정보를 포함할 수 있다. 이하에서는, 도 10a 내지 도 11b를 참조하여, 본 발명에 따른 펑션 관리부(840)의 동작을 설명하기로 한다.
도 10a 및 도 10b는 미할당 펑션을 포트 0에 할당하는 동작을 설명하기 위한 도면이다. 구체적으로, 도 10a는 미할당 펑션(UAF 0)을 포트 0(805)에 할당하는 동작을 나타내고, 도 10b는 포트 0에 할당된 펑션(AF 0)의 동작을 나타낸다.
도 10a를 참조하면, PCIe 디바이스의 펑션 관리부(840)는 가변 펑션 그룹(847)에 속한 미할당 펑션들(UAF 0~UAF 8) 중, 미할당 펑션(UAF 0)을 포트 0(805)에 할당할 것을 결정할 수 있다. 이와 같은 결정은 호스트(1000)와는 무관하게 PCIe 디바이스(800) 내부적으로 이루어질 수도 있고, 경우에 따라서는 호스트(1000)로부터의 요청에 응답하여 이루어질 수도 있다. 가변 펑션 그룹(847)에 속한 미할당 펑션들(UAF 0~UAF 8)을 특정 포트에 할당하는 동작이 호스트(1000)로부터의 요청에 의해 이루어지는 경우, 호스트(1000)는 미할당 펑션들을 각 포트에 할당하기 위한 펑션 할당 정보를 PCIe 디바이스(800)로 전달할 수 있다. 이 경우, 벤더에 의해 정의된 메시지, 특정 벤더 고유의 케이퍼빌리티, NVMe의 Admin Commands, MCTP PCIe Vendor Defined Message (VDM) Transport Binding Protocol 등의 다양한 방식에 의해, 펑션 할당 정보가 호스트(1000)로부터 PCIe 디바이스(800)로 전달될 수 있다. 이 경우, 펑션 할당 정보는 할당 대상인 미할당 펑션을 식별하는 데이터, 미할당 펑션이 할당될 포트를 나타내는 데이터를 포함할 수 있다.
가변 펑션 그룹(847)에 속한 미할당 펑션들(UAF 0~UAF 8) 중, 미할당 펑션(UAF 0)을 포트 0(805)에 할당할 것을 결정하면, 포트 0(805)이 리셋 상태일 때 펑션 관리부(840)는 미할당 펑션(UAF 0)을 포트 0(805)에 할당할 수 있다. 구체적으로, 미할당 펑션(UAF 0)을 포트 0(805)에 할당하도록 제어하기 위한 설정 신호(SET_SIG)가 먹스 제어부(843)의 룩업 테이블(845)로 인가될 수 있다. 설정 신호(SET_SIG)에 기초하여, 룩업 테이블(845)의 정보가 업데이트될 수 있다. 즉, 가변 펑션 그룹(847)의 미할당 펑션(UAF 0)이 포트 0(805)으로 할당되었음을 나타내는 정보를 포함하도록, 룩업 테이블(845)의 정보가 업데이트될 수 있다.
전술한 바와 같이, 펑션 관리부(840)의 미할당 펑션들(UAF 0~UAF 8)을 위한 PCIe 케이퍼빌리티 레지스터의 특정 필드는 포트 할당 정보를 나타낼 수 있다. 펑션(UAF 0)이 미할당 상태에서, 포트 할당 정보를 나타내는 PCIe 케이퍼빌리티 레지스터의 특정 필드는 널(Null) 값 또는 미할당을 나타내는 값을 가질 수 있다. 미할당 펑션에 포트가 할당되면, 미할당 펑션(UAF 0)에 대한 포트 할당 정보를 나타내는 PCIe 케이퍼빌리티 레지스터의 특정 필드는 포트 0을 나타내는 값으로 갱신될 수 있다. 이에 따라, 미할당 펑션(UAF 0)은 할당 펑션(AF 0)으로 업데이트 된다.
도 10b를 참조하면, 미할당 펑션(UAF 0)이 포트 0(805)으로 할당됨으로써, 미할당 펑션(UAF 0)이 할당 펑션(AF 0)으로 업데이트 된 후에 할당 펑션(AF 0)에 대한 동작이 도시되어 있다. 호스트(1000)가 PCIe 디바이스(800)의 포트 0(805)을 통해 할당 펑션(AF 0)을 동작시키고자 하는 경우, 먹스 제어부(843)는 룩업 테이블(845)을 참조한다. 할당 펑션(AF 0)이 포트 0(805)에 할당되었다는 정보에 기초하여, 먹스 제어부(843)는 트랜잭션 레이어(820) 또는 트랜잭션 레이어(870) 중, 포트 0(805)에 속하는 트랜잭션 레이어(820)를 가변 펑션 그룹(847) 내 할당 펑션(AF 0)과 연결할 수 있다.
도 11a 및 도 11b는 미할당 펑션을 포트 1에 할당하는 동작을 설명하기 위한 도면이다.
구체적으로, 도 11a는 미할당 펑션(UAF 4)을 포트 1(855)에 할당하는 동작을 나타내고, 도 11b는 포트 1에 할당된 펑션(AF 4)의 동작을 나타낸다.
도 11a를 참조하면, PCIe 디바이스의 펑션 관리부(840)는 가변 펑션 그룹(847)에 속한 미할당 펑션들(UAF 0~UAF 8) 중, 미할당 펑션(UAF 4)을 포트 1(855)에 할당할 것을 결정할 수 있다. 전술한 바와 같이, 이와 같은 결정은 호스트(1000)와는 무관하게 PCIe 디바이스(800) 내부적으로 이루어질 수도 있고, 경우에 따라서는 호스트(1000)로부터의 요청에 응답하여 이루어질 수도 있다.
가변 펑션 그룹(847)에 속한 미할당 펑션들(UAF 0~UAF 8) 중, 미할당 펑션(UAF 4)을 포트 1(855)에 할당할 것을 결정하면, 포트 1(855)가 리셋 상태일 때 펑션 관리부(840)는 미할당 펑션(UAF 4)을 포트 1(855)에 할당할 수 있다. 구체적으로, 미할당 펑션(UAF 4)을 포트 1(855)에 할당하도록 제어하기 위한 설정 신호(SET_SIG)가 먹스 제어부(843)의 룩업 테이블(845)로 인가될 수 있다. 설정 신호(SET_SIG)에 기초하여, 룩업 테이블(845)의 정보가 업데이트될 수 있다. 즉, 가변 펑션 그룹(847)의 미할당 펑션(UAF 4)이 포트 1(855)으로 할당되었음을 나타내는 정보를 포함하도록, 룩업 테이블(845)의 정보가 업데이트될 수 있다.
전술한 바와 같이, 펑션 관리부(840)의 미할당 펑션들(UAF 0~UAF 8)을 위한 PCIe 케이퍼빌리티 레지스터의 특정 필드는 포트 할당 정보를 나타낼 수 있다. 펑션(UAF 4)이 미할당 상태에서, 포트 할당 정보를 나타내는 PCIe 케이퍼빌리티 레지스터의 특정 필드는 널(Null) 값 또는 미할당을 나타내는 값을 가질 수 있다. 미할당 펑션에 포트가 할당되면, 미할당 펑션(UAF 4)에 대한 포트 할당 정보를 나타내는 PCIe 케이퍼빌리티 레지스터의 특정 필드는 포트 1을 나타내는 값으로 갱신될 수 있다. 이에 따라, 미할당 펑션(UAF 4)은 할당 펑션(AF 4)으로 업데이트 된다.
도 11b를 참조하면, 미할당 펑션(UAF 4)이 포트 1(855)으로 할당됨으로써, 미할당 펑션(UAF 4)이 할당 펑션(AF 4)으로 업데이트 된 후에 할당 펑션(AF 4)에 대한 동작이 도시되어 있다. 호스트(1000)가 PCIe 디바이스(800)의 포트 1(855)을 통해 할당 펑션(AF 4)을 동작시키고자 하는 경우, 먹스 제어부(843)는 룩업 테이블(845)을 참조한다. 할당 펑션(AF 4)이 포트 0(855)에 할당되었다는 정보에 기초하여, 먹스 제어부(843)는 트랜잭션 레이어(820) 또는 트랜잭션 레이어(870) 중, 포트 1(855)에 속하는 트랜잭션 레이어(870)를 가변 펑션 그룹(847) 내 할당 펑션(AF 4)과 연결할 수 있다.
이와 같이, 본 발명에 따른 PCIe 디바이스는 가변 펑션 그룹 내 미할당 펑션들을 복수의 포트들에 할당 가능하다. 이에 따라, PCIe 디바이스 설계 시, 포트 0(805) 전용의 고정된 펑션(예를 들어, 830), 포트 1(855) 전용의 고정된 펑션(예를 들어, 880) 및 펑션 관리부에 속하는 전체 미할당 펑션들(UAF 0~UAF 8)의 개수만 정한 상태로 설계하면, 이후에 PCIe 디바이스(800)의 동작 중에 각 포트 당 필요한 펑션들은 유동적으로 할당 가능하다. 이에 따라, 각 포트에 배치되는 펑션들을 위한 불필요한 리소스의 낭비를 최소화할 수 있다.
도 12는 펑션 관리부에 포함된 펑션들의 할당 상태를 예시적으로 설명하기 위한 도면이다. 본 발명에 의하면, 가변 펑션 그룹(847)에 속하는 복수의 펑션들은 세 가지 상태들 중 어느 하나에 속할 수 있다. 도 12의 예시를 참조하면, 가변 펑션 그룹(847)은 포트 0에 할당된 빗금으로 표시된 펑션들(AF 0, AF 2, AF 3, AF 6), 포트 1에 할당된 음영 표시된 펑션들(AF 1, AF 4, AF 7) 및 미할당 펑션들(UAF 5, UAF 8)을 포함한다.
도 13은 본 발명의 일 실시 예에 따른 PCIe 디바이스의 동작 방법을 나타내는 순서도이다.
도 13을 참조하면, 본 발명의 일 실시 예에 따른 PCIe 디바이스의 동작 방법은, 호스트(1000)로부터 펑션 할당 요청을 수신하는 단계(S110), 미할당 펑션들 중 적어도 일부를 복수의 포트들에 할당하는 단계(S120) 및 할당된 펑션들의 포트 연결들 제어하는 단계(S130)를 포함한다.
단계(S110)에서, PCIe 디바이스(800)는 호스트(1000)로부터 펑션 할당 요청을 수신할 수 있다. 펑션 할당 요청은 할당 대상인 미할당 펑션을 식별하는 데이터, 미할당 펑션이 할당될 포트를 나타내는 데이터를 포함할 수 있다. PCIe 디바이스(800)는 벤더에 의해 정의된 메시지, 특정 벤더 고유의 케이퍼빌리티, NVMe의 Admin Commands, MCTP PCIe Vendor Defined Message (VDM) Transport Binding Protocol 등의 다양한 방식에 의해, 펑션 할당 요청을 호스트(1000)로부터 수신할 수 있다. 한편, 단계(S110)는 선택적인 구성으로서, PCIe 디바이스(800)는 호스트(1000)로부터의 펑션 할당 요청 없이 자체적으로 가변 펑션 그룹 내 펑션들을 각 포트들에 할당할 수도 있다.
단계(S120)에서, 도 10a 및 도 11a를 참조하여 설명한 바와 같이 미할당 펑션들을 각 포트들에 할당한다. 전술한 바와 같이, PCIe 장치(800)의 펑션 관리부(840)는 미할당 펑션들을 각 포트들에 할당하도록 제어하기 위한 설정 신호(SET_SIG)를 먹스 제어부(843)의 룩업 테이블(845)로 인가할 수 있다. 설정 신호(SET_SIG)에 기초하여, 룩업 테이블(845)의 정보가 업데이트될 수 있다. 또한, 미할당 펑션들에 대한 포트 할당 정보를 나타내는 PCIe 케이퍼빌리티 레지스터의 특정 필드가 각 포트를 나타내는 값으로 갱신될 수 있다.
단계(S130)에서, 도 10b 및 도 11b를 참조하여 설명한 바와 같이 할당 펑션들을 각 포트들에 연결한다. 전술한 바와 같이, 호스트(1000)가 특정 포트를 통해 이에 할당된 펑션을 동작시키고자 하는 경우, 먹스 제어부(843)는 룩업 테이블(845)을 참조하여 해당 펑션을 대응하는 트랜잭션 레이어에 연결할 수 있다.
100: 컴퓨팅 시스템 1000: 호스트
1100: 프로세서 1200: 메모리
1300: I/O 매니저 1400: 버스
2000: PCIe 디바이스

Claims (17)

  1. 호스트와 통신 가능하도록 구성되는 제1 포트;
    상기 호스트와 통신 가능하도록 구성되는 제2 포트; 및
    상기 제1 포트 또는 제2 포트 중 적어도 하나에 선택적으로 할당 가능한 복수의 가변 펑션들을 포함하는 펑션 관리부를 포함하는, 인터페이스 디바이스.
  2. 제1 항에 있어서, 상기 펑션 관리부는:
    상기 제1 포트 및 상기 제2 포트 중 어느 하나를 상기 복수의 가변 펑션들과 연결하는 멀티플렉서;
    상기 멀티플렉서의 동작을 제어하는 먹스 제어부; 및
    상기 복수의 가변 펑션들을 포함하는 가변 펑션 그룹을 포함하는 것을 특징으로 하는, 인터페이스 디바이스.
  3. 제2 항에 있어서, 상기 먹스 제어부는,
    상기 복수의 가변 펑션들 중 적어도 하나의 가변 펑션과 이에 대응하는 할당된 포트의 관계를 식별하는 정보를 나타내는 룩업 테이블을 포함하는 것을 특징으로 하는, 인터페이스 디바이스.
  4. 제3 항에 있어서, 상기 가변 펑션 그룹은 상기 복수의 가변 펑션들 각각을 구성하기 위한 레지스터들을 포함하는 컨피규레이션 스페이스(configuration space)를 포함하는 것을 특징으로 하는, 인터페이스 디바이스.
  5. 제4 항에 있어서, 상기 컨피규레이션 스페이스에 포함된 레지스터들 각각은 대응하는 가변 펑션의 포트 할당 정보를 나타내는 필드를 포함하는 것을 특징으로 하는, 인터페이스 디바이스.
  6. 제4 항에 있어서, 상기 펑션 관리부는:
    상기 복수의 가변 펑션들 중 미할당 펑션에 대응하는 포트 할당 정보를 할당된 포트를 나타내는 값으로 갱신하고, 상기 미할당 펑션과 상기 할당된 포트의 관계를 식별하는 정보를 나타내도록, 상기 먹스 제어부 내 룩업 테이블을 갱신하는 것을 특징으로 하는, 인터페이스 디바이스.
  7. 제1 항에 있어서, 상기 제1 포트는 제1 물리 계층, 제1 데이터 링크 계층 및 제1 트랜잭션 계층을 포함하고,
    상기 제2 포트는 제2 물리 계층, 제2 데이터 링크 계층 및 제2 트랜잭션 계층을 포함하는것을 특징으로 하는, 인터페이스 디바이스.
  8. 제7 항에 있어서, 상기 제1 포트는 제1 물리 펑션을 포함하고, 상기 제2 포트는 제2 물리 펑션을 포함하는 것을 특징으로 하는, 인터페이스 디바이스
  9. 제8 항에 있어서, 상기 복수의 가변 펑션들 중 적어도 하나는 물리 펑션인 것을 특징으로 하는, 인터페이스 디바이스.
  10. 제8 항에 있어서, 상기 복수의 가변 펑션들 중 적어도 하나는 가상 펑션인 것을 특징으로 하는, 인터페이스 디바이스.
  11. 제8 항에 있어서, 상기 호스트로부터 수신되는 포트 할당 요청에 기초하여, 상기 미할당 펑션을 할당하는 것을 특징으로 하는, 인터페이스 디바이스.
  12. 제11 항에 있어서, 상기 포트 할당 요청은, 상기 복수의 가변 펑션들 중 할당 대상이 되는 미할당 펑션을 식별하는 펑션 식별 정보 및 상기 식별된 가변 펑션이 할당되는 포트를 나타내는 정보를 포함하는 것을 특징으로 하는, 인터페이스 디바이스.
  13. 복수의 가변 펑션들을 복수의 포트들을 통해 호스트와 통신하는 인터페이스 디바이스의 동작 방법에 있어서,
    상기 복수의 가변 펑션들 중 미할당 펑션을 상기 복수의 포트들 중 어느 하나의 포트에 할당할 것을 결정하는 단계;
    상기 결정에 응답하여, 상기 미할당 펑션을 상기 포트에 할당하는 단계; 및
    상기 포트를 통해 상기 할당된 펑션이 동작하도록 제어하는 단계를 포함하는, 인터페이스 디바이스의 동작 방법.
  14. 제13 항에 있어서, 상기 인터페이스 디바이스는 상기 복수의 가변 펑션들 각각을 구성하기 위한 레지스터들을 포함하는 컨피규레이션 스페이스(configuration space)를 포함하고,
    상기 미할당 펑션을 상기 포트에 할당하는 단계는:
    상기 컨피규레이션 스페이스에 포함된, 상기 미할당 펑션에 대응하는 포트 할당 정보를 상기 포트를 나타내는 값으로 갱신하는 단계; 및
    상기 복수의 가변 펑션들 중 적어도 하나의 가변 펑션과 이에 대응하는 할당된 포트의 관계를 식별하는 정보를 나타내는 룩업 테이블을 갱신하는 단계를 포함하는, 인터페이스 디바이스의 동작 방법.
  15. 제14 항에 있어서, 상기 포트를 통해 상기 할당된 펑션이 동작하도록 제어하는 단계는:
    상기 룩업 테이블을 참조하여, 상기 할당된 펑션과 이에 대응하는 포트를 식별하는 단계; 및
    상기 복수의 포트들 중 상기 식별된 포트를 상기 할당된 펑션과 연결하는 단계를 포함하는, 인터페이스 디바이스의 동작 방법.
  16. 제13 항에 있어서, 상기 호스트로부터 상기 미할당 펑션 및 이에 할당될 포트를 식별하는 포트 할당 요청을 수신하는 단계를 더 포함하는 것을 특징으로 하는, 인터페이스 디바이스의 동작 방법.
  17. 제13 항에 있어서, 상기 복수의 가변 펑션들 중 미할당 펑션을 상기 복수의 포트들 중 어느 하나의 포트에 할당할 것을 결정하는 단계는, 상기 포트 할당 요청을 수신하는 단계 이후에 수행되는 것을 특징으로 하는, 인터페이스 디바이스의 동작 방법.
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