KR20230120182A

KR20230120182A - Display device

Info

Publication number: KR20230120182A
Application number: KR1020220015730A
Authority: KR
Inventors: 조승환; 이지선; 최원석
Original assignee: 삼성디스플레이 주식회사
Priority date: 2022-02-07
Filing date: 2022-02-07
Publication date: 2023-08-17

Abstract

표시 장치는 제1 표시 영역, 제1 표시 영역으로부터 벤딩되는 비표시 영역, 및 비표시 영역과 인접하는 제2 표시 영역을 포함하는 기판, 제1 표시 영역 상에 배치되고 데이터 구동부와 연결되는 제1 데이터 배선, 제2 표시 영역 상에 배치되는 제2 데이터 배선, 및 비표시 영역 상에 배치되고 데이터 구동부와 제2 데이터 배선을 전기적으로 연결하는 우회 데이터 배선을 포함한다.The display device includes a substrate including a first display area, a non-display area bent from the first display area, and a second display area adjacent to the non-display area, a first substrate disposed on the first display area and connected to a data driver. It includes a data line, a second data line disposed on the second display area, and a bypass data line disposed on the non-display area and electrically connecting the data driver and the second data line.

Description

Display device {DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 벤딩된 표시 장치에 관한 것이다.The present invention relates to a display device. More specifically, the present invention relates to a bent display device.

표시 장치는 화소가 방출하는 광을 이용하여 영상을 표시하는 장치이다. 상기 화소는 데이터 전압에 기초하여 광을 방출한다. 최근에는, 벤딩된 구조를 갖는 표시 장치가 개발되고 있다. 벤딩된 영역에서도 영상을 표시하기 위해, 벤딩된 영역에 형성된 화소로 데이터 전압을 전달할 필요가 있다.A display device is a device that displays an image using light emitted from pixels. The pixel emits light based on the data voltage. Recently, a display device having a bent structure has been developed. In order to display an image even in the bent area, it is necessary to transfer data voltages to pixels formed in the bent area.

본 발명의 목적은 표시 장치를 제공하기 위한 것이다.An object of the present invention is to provide a display device.

다만, 본 발명의 목적은 상술한 목적으로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.However, the object of the present invention is not limited to the above object, and may be expanded in various ways without departing from the spirit and scope of the present invention.

전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 제1 표시 영역, 상기 제1 표시 영역으로부터 벤딩되는 비표시 영역, 및 상기 비표시 영역과 인접하는 제2 표시 영역을 포함하는 기판, 상기 기판의 상기 제1 표시 영역 상에 배치되고, 데이터 구동부와 연결되는 제1 데이터 배선, 상기 기판의 상기 제2 표시 영역 상에 배치되는 제2 데이터 배선, 및 상기 기판의 상기 비표시 영역 상에 배치되고, 상기 데이터 구동부와 상기 제2 데이터 배선을 전기적으로 연결하는 우회 데이터 배선을 포함할 수 있다.In order to achieve the above objects, a display device according to an exemplary embodiment of the present invention provides a first display area, a non-display area bent from the first display area, and a second display area adjacent to the non-display area. A substrate including an area, a first data wire disposed on the first display area of the substrate and connected to a data driver, a second data wire disposed on the second display area of the substrate, and A detour data line disposed on the non-display area and electrically connecting the data driver and the second data line may be included.

일 실시예에 의하면, 상기 제2 표시 영역은 상기 제1 표시 영역으로부터 제1 방향으로 인접하고, 상기 우회 데이터 배선은 상기 제1 방향으로 연장하는 우회 수평 배선을 포함할 수 있다.According to an embodiment, the second display area may be adjacent to the first display area in a first direction, and the bypass data wire may include a bypass horizontal wire extending in the first direction.

일 실시예에 의하면, 상기 우회 데이터 배선은 상기 제1 표시 영역 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 우회 수직 배선 및 상기 제2 표시 영역 상에 배치되고, 상기 제2 방향으로 연장하는 제2 우회 수직 배선을 더 포함할 수 있다.According to an embodiment, the detour data wire is disposed on the first display area and is disposed on a first bypass vertical wire extending in a second direction crossing the first direction and the second display area; A second bypass vertical wire extending in the second direction may be further included.

일 실시예에 의하면, 상기 제1 우회 수직 배선과 상기 우회 수평 배선은 상기 제1 표시 영역에서 제1 콘택홀을 통해 연결되고, 상기 제2 우회 수직 배선과 상기 우회 수평 배선은 상기 제2 표시 영역에서 제2 콘택홀을 통해 연결될 수 있다.According to an embodiment, the first bypass vertical wire and the bypass horizontal wire are connected through a first contact hole in the first display area, and the second bypass vertical wire and the bypass horizontal wire are connected to the second display area. may be connected through the second contact hole.

일 실시예에 의하면, 상기 표시 장치는 상기 기판의 상기 제1 표시 영역 상에 배치되는 액티브 패턴, 상기 액티브 패턴 상에 배치되는 게이트 전극, 및 상기 게이트 전극과 상기 제1 데이터 배선 사이에 배치되고, 상기 액티브 패턴과 상기 제1 데이터 배선을 연결하는 연결 전극을 더 포함할 수 있다. 상기 우회 수평 배선은 상기 연결 전극과 함께 형성되며, 상기 제1 우회 수직 배선 및 상기 제2 우회 수직 배선은 상기 제1 데이터 배선과 함께 형성될 수 있다.According to an embodiment, the display device includes an active pattern disposed on the first display area of the substrate, a gate electrode disposed on the active pattern, and disposed between the gate electrode and the first data line; A connection electrode connecting the active pattern and the first data line may be further included. The bypass horizontal wire may be formed together with the connection electrode, and the first bypass vertical wire and the second bypass vertical wire may be formed together with the first data wire.

일 실시예에 의하면, 상기 우회 데이터 배선은 알루미늄을 포함할 수 있다.According to one embodiment, the detour data wire may include aluminum.

일 실시예에 의하면, 상기 제1 표시 영역에는 상기 제1 데이터 배선과 전기적으로 연결되는 제1 화소가 배치되고, 상기 제2 표시 영역에는 상기 제2 데이터 배선과 전기적으로 연결되는 제2 화소가 배치될 수 있다.According to an exemplary embodiment, a first pixel electrically connected to the first data line is disposed in the first display area, and a second pixel electrically connected to the second data line is disposed in the second display area. It can be.

일 실시예에 의하면, 상기 비표시 영역에는 화소가 배치되지 않을 수 있다.According to an embodiment, no pixels may be disposed in the non-display area.

일 실시예에 의하면, 상기 표시 장치는 상기 기판의 상기 비표시 영역 상에 배치되는 차광층을 더 포함할 수 있다.According to an embodiment, the display device may further include a light blocking layer disposed on the non-display area of the substrate.

전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 표시 장치는 제1 표시 영역, 상기 제1 표시 영역으로부터 벤딩되는 비표시 영역, 및 상기 비표시 영역과 제1 방향으로 인접하는 제2 표시 영역을 포함하는 기판, 상기 기판의 상기 제1 표시 영역 상에 배치되고, 상기 제1 방향으로 연장하는 제1 게이트 배선, 상기 기판의 상기 제2 표시 영역 상에 배치되고, 상기 제1 방향으로 연장하며, 상기 제1 게이트 배선과 전기적으로 연결되는 제2 게이트 배선, 및 상기 기판의 상기 비표시 영역 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 수직 배선을 포함할 수 있다.In order to achieve the above object of the present invention, a display device according to another embodiment of the present invention provides a first display area, a non-display area bent from the first display area, and adjacent to the non-display area in a first direction. a substrate including a second display area of the substrate, a first gate wire disposed on the first display area of the substrate and extending in the first direction, disposed on the second display area of the substrate, a second gate wire extending in one direction and electrically connected to the first gate wire, and a vertical wire disposed on the non-display area of the substrate and extending in a second direction crossing the first direction; can include

일 실시예에 의하면, 상기 수직 배선은 알루미늄을 포함할 수 있다.According to one embodiment, the vertical wiring may include aluminum.

일 실시예에 의하면, 상기 수직 배선에는 전원 전압이 인가될 수 있다.According to an embodiment, a power supply voltage may be applied to the vertical wiring.

일 실시예에 의하면, 상기 표시 장치는 상기 비표시 영역에서 상기 제1 방향으로 연장하고, 상기 제1 게이트 배선과 상기 제2 게이트 배선을 연결하는 게이트 브릿지 배선을 더 포함할 수 있다.According to an exemplary embodiment, the display device may further include a gate bridge wire extending in the first direction from the non-display area and connecting the first gate wire and the second gate wire.

일 실시예에 의하면, 상기 수직 배선에는 센싱 전압이 인가될 수 있다.According to an embodiment, a sensing voltage may be applied to the vertical wiring.

일 실시예에 의하면, 상기 표시 장치는 상기 비표시 영역에서 상기 제2 방향으로 연장하고, 상기 제1 게이트 배선과 상기 제2 게이트 배선을 연결하는 게이트 브릿지 배선 및 상기 게이트 브릿지 배선과 상기 수직 배선 사이에 배치되는 차폐 패턴을 더 포함할 수 있다.According to an exemplary embodiment, the display device may include a gate bridge wire extending in the second direction from the non-display area and connecting the first gate wire and the second gate wire and between the gate bridge wire and the vertical wire. It may further include a shielding pattern disposed on.

일 실시예에 의하면, 상기 표시 장치는 상기 기판의 상기 비표시 영역 상에 배치되고, 상기 제1 게이트 배선과 상기 제2 게이트 배선으로 게이트 신호를 제공하는 구동 트랜지스터 및 상기 구동 트랜지스터와 상기 수직 배선 사이에 배치되는 차폐 패턴을 더 포함할 수 있다.In an exemplary embodiment, the display device is disposed on the non-display area of the substrate, and between a driving transistor providing a gate signal to the first gate wire and the second gate wire and between the driving transistor and the vertical wire. It may further include a shielding pattern disposed on.

전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 표시 장치는 제1 표시 영역, 상기 제1 표시 영역으로부터 벤딩되는 비표시 영역, 및 상기 비표시 영역과 제1 방향으로 인접하는 제2 표시 영역을 포함하는 기판, 상기 기판의 상기 제1 표시 영역 상에 배치되고, 상기 제1 방향으로 연장하는 제1 게이트 배선, 상기 기판의 상기 제2 표시 영역 상에 배치되고, 상기 제1 방향으로 연장하며, 상기 제1 게이트 배선과 전기적으로 연결되는 제2 게이트 배선, 및 상기 기판의 상기 비표시 영역 상에 배치되고, 상기 제1 게이트 배선과 상기 제2 게이트 배선으로 게이트 신호를 제공하는 구동 트랜지스터를 포함할 수 있다.In order to achieve the above object of the present invention, a display device according to another embodiment of the present invention provides a first display area, a non-display area bent from the first display area, and a first direction extending from the non-display area. A substrate including an adjacent second display area, a first gate wire disposed on the first display area of the substrate and extending in the first direction, disposed on the second display area of the substrate, A second gate wire extending in a first direction and electrically connected to the first gate wire, and disposed on the non-display area of the substrate, to transmit a gate signal to the first gate wire and the second gate wire. It may include a driving transistor to provide.

일 실시예에 의하면, 상기 표시 장치는 상기 구동 트랜지스터 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 전원 배선을 더 포함할 수 있다.According to an exemplary embodiment, the display device may further include a power line disposed on the driving transistor and extending in a second direction crossing the first direction.

본 발명의 실시예들에 따른 표시 장치는 제1 표시 영역, 상기 제1 표시 영역으로부터 벤딩된 비표시 영역, 및 상기 비표시 영역과 인접하는 제2 표시 영역을 포함할 수 있다. 상기 제2 표시 영역에 형성된 화소에는 우회 데이터 배선을 통해 데이터 전압이 전달될 수 있다. 상기 우회 데이터 배선이 상기 제1 표시 영역(DA1), 상기 제1 비표시 영역(NDA1), 및 상기 제2 표시 영역(DA2)에 형성됨에 따라, 상기 표시 장치에는 팬아웃 배선이 형성되지 않을 수 있다. 따라서, 상기 표시 장치의 데드 스페이스가 감소될 수 있다.A display device according to example embodiments may include a first display area, a non-display area bent from the first display area, and a second display area adjacent to the non-display area. A data voltage may be transmitted to a pixel formed in the second display area through a detour data line. As the bypass data lines are formed in the first display area DA1 , the first non-display area NDA1 , and the second display area DA2 , a fan-out line may not be formed in the display device. there is. Thus, dead space of the display device may be reduced.

또한, 상기 비표시 영역에는 화소가 배치되지 않을 수 있다. 다시 말하면, 상기 비표시 영역에는 상기 화소를 형성하기 위한 층(예를 들어, 무기층, 발광층 등)이 배치되지 않을 수 있다. 그에 따라, 상기 비표시 영역이 더욱 원활하게 벤딩될 수 있다. Also, pixels may not be disposed in the non-display area. In other words, a layer (eg, an inorganic layer, a light emitting layer, etc.) for forming the pixel may not be disposed in the non-display area. Accordingly, the non-display area may be more smoothly bent.

다만, 본 발명의 효과는 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.However, the effects of the present invention are not limited to the above-described effects, and may be variously extended within a range that does not deviate from the spirit and scope of the present invention.

도 1은 본 발명의 실시예들에 따른 표시 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 표시 장치를 설명하기 위한 측면도이다.
도 3은 도 1의 표시 장치에 포함된 화소를 설명하기 위한 회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 확대도이다.
도 5는 도 4의 표시 장치를 설명하기 위한 단면도이다.
도 6은 도 4의 표시 장치를 설명하기 위한 단면도이다.
도 7 내지 도 11은 도 4의 표시 장치를 제조하는 방법을 설명하기 위한 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 확대도이다.
도 13은 도 12의 표시 장치를 설명하기 위한 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 표시 장치를 설명하기 위한 확대도이다.
도 15는 도 14의 표시 장치를 설명하기 위한 단면도이다.
도 16은 본 발명의 또 다른 실시예를 설명하기 위한 확대도이다.
도 17은 도 16의 표시 장치를 설명하기 위한 단면도이다.
도 18은 본 발명의 또 다른 실시예를 설명하기 위한 단면도이다.1 is a plan view illustrating a display device according to example embodiments.
FIG. 2 is a side view for explaining the display device of FIG. 1 .
FIG. 3 is a circuit diagram for explaining pixels included in the display device of FIG. 1 .
4 is an enlarged view illustrating a display device according to an exemplary embodiment of the present invention.
FIG. 5 is a cross-sectional view illustrating the display device of FIG. 4 .
6 is a cross-sectional view for explaining the display device of FIG. 4 .
7 to 11 are cross-sectional views illustrating a method of manufacturing the display device of FIG. 4 .
12 is an enlarged view for explaining a display device according to another exemplary embodiment of the present invention.
FIG. 13 is a cross-sectional view for explaining the display device of FIG. 12 .
14 is an enlarged view illustrating a display device according to another exemplary embodiment of the present invention.
FIG. 15 is a cross-sectional view for explaining the display device of FIG. 14 .
16 is an enlarged view for explaining another embodiment of the present invention.
FIG. 17 is a cross-sectional view for explaining the display device of FIG. 16 .
18 is a cross-sectional view for explaining another embodiment of the present invention.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.Hereinafter, embodiments of the present invention will be described in more detail with reference to the accompanying drawings. The same reference numerals are used for the same components in the drawings, and redundant descriptions of the same components will be omitted.

도 1은 본 발명의 실시예들에 따른 표시 장치를 설명하기 위한 평면도이다.1 is a plan view illustrating a display device according to example embodiments.

도 1을 참조하면, 본 발명의 실시예들에 따른 표시 장치(1000)는 기판(SUB), 데이터 구동부(DDV), 및 회로 기판(CB)을 포함할 수 있다.Referring to FIG. 1 , a display device 1000 according to example embodiments may include a substrate SUB, a data driver DDV, and a circuit board CB.

상기 기판(SUB)은 제1 표시 영역(DA1), 제2 표시 영역(DA2), 제3 표시 영역(DA3), 제1 비표시 영역(NDA1), 및 제2 비표시 영역(NDA2)을 포함할 수 있다.The substrate SUB includes a first display area DA1, a second display area DA2, a third display area DA3, a first non-display area NDA1, and a second non-display area NDA2. can do.

상기 제1 표시 영역(DA1), 상기 제2 표시 영역(DA2), 및 상기 제3 표시 영역(DA3)에는 화소(PX)가 배치될 수 있다. 예를 들어, 상기 제1 표시 영역(DA1)에는 제1 화소(PX1)가 배치될 수 있고, 상기 제2 표시 영역(DA2)에는 제2 화소(PX2)가 배치될 수 있으며, 상기 제3 표시 영역(DA3)에는 제3 화소(PX3)가 배치될 수 있다. 상기 제1 내지 제3 화소들(PX1, PX2, PX3) 각각은 서로 실질적으로 동일한 구조를 가질 수 있다.Pixels PX may be disposed in the first display area DA1 , the second display area DA2 , and the third display area DA3 . For example, a first pixel PX1 may be disposed in the first display area DA1, a second pixel PX2 may be disposed in the second display area DA2, and the third display area DA2 may be disposed. A third pixel PX3 may be disposed in the area DA3 . Each of the first to third pixels PX1 , PX2 , and PX3 may have substantially the same structure as each other.

사용자는 상기 표시 장치(1000)의 전면을 통해 상기 제1 표시 영역(DA1)을 시인할 수 있다. 예를 들어, 상기 제1 표시 영역(DA1)은 상기 표시 장치(1000)의 주된 표시 영역일 수 있다.A user may view the first display area DA1 through the front surface of the display device 1000 . For example, the first display area DA1 may be a main display area of the display device 1000 .

사용자는 상기 표시 장치(1000)의 측면을 통해 상기 제2 표시 영역(DA2) 및 상기 제3 표시 영역(DA3)을 시인할 수 있다. 예를 들어, 상기 제2 표시 영역(DA2) 및 상기 제3 표시 영역(DA3)은 상기 표시 장치(1000)의 보조적인 표시 영역일 수 있다.A user may view the second display area DA2 and the third display area DA3 through the side surface of the display device 1000 . For example, the second display area DA2 and the third display area DA3 may be auxiliary display areas of the display device 1000 .

일 실시예에서, 상기 제1 표시 영역(DA1)의 평면 면적은 상기 제2 표시 영역(DA2)의 평면 면적보다 클 수 있고, 상기 제3 표시 영역(DA3)의 평면 면적보다 클 수 있다. 상기 제2 표시 영역(DA2)의 상기 평면 면적은 상기 제3 표시 영역(DA3)의 상기 평면 면적과 실질적으로 동일할 수 있다. 다만, 각각의 표시 영역들의 평면 면적이 상술한 바에 한정되는 것은 아니다.In one embodiment, the planar area of the first display area DA1 may be larger than the planar area of the second display area DA2 and may be larger than the planar area of the third display area DA3. The planar area of the second display area DA2 may be substantially the same as the planar area of the third display area DA3. However, the planar area of each display area is not limited to the above.

상기 제1 비표시 영역(NDA1)은 상기 제1 표시 영역(DA1)으로부터 제1 방향(D1)으로 인접할 수 있다. 상기 제2 표시 영역(DA2)은 상기 제1 비표시 영역(NDA1)으로부터 상기 제1 방향(D1)으로 인접할 수 있다. 예를 들어, 상기 제1 비표시 영역(NDA1)은 상기 제1 표시 영역(DA1)과 상기 제2 표시 영역(DA2) 사이에 위치할 수 있다.The first non-display area NDA1 may be adjacent to the first display area DA1 in the first direction D1. The second display area DA2 may be adjacent to the first non-display area NDA1 in the first direction D1. For example, the first non-display area NDA1 may be positioned between the first display area DA1 and the second display area DA2.

일 실시예에서, 상기 제1 비표시 영역(NDA1)에는 화소가 배치되지 않을 수 있다. 다시 말하면, 상기 제1 비표시 영역(NDA1)에는 상기 화소를 형성하기 위한 층(예를 들어, 무기층, 발광층 등)이 배치되지 않을 수 있다. 그에 따라, 상기 제1 비표시 영역(NDA1)은 더욱 원활하게 벤딩될 수 있다.In one embodiment, no pixel may be disposed in the first non-display area NDA1. In other words, a layer (eg, an inorganic layer, a light emitting layer, etc.) for forming the pixel may not be disposed in the first non-display area NDA1. Accordingly, the first non-display area NDA1 can be bent more smoothly.

상기 제2 비표시 영역(NDA2)은 상기 제1 표시 영역(DA1)으로부터 상기 제1 방향(D1)과 반대되는 방향으로 인접할 수 있다. 예를 들어, 상기 제2 비표시 영역(NDA2)은 상기 제1 표시 영역(DA1)과 상기 제2 표시 영역(DA2) 사이에 위치할 수 있다.The second non-display area NDA2 may be adjacent to the first display area DA1 in a direction opposite to the first direction D1. For example, the second non-display area NDA2 may be positioned between the first display area DA1 and the second display area DA2.

일 실시예에서, 상기 제2 비표시 영역(NDA2)에는 화소가 배치되지 않을 수 있다. 다시 말하면, 상기 제2 비표시 영역(NDA1)에는 상기 화소를 형성하기 위한 층(예를 들어, 무기층, 발광층 등)이 배치되지 않을 수 있다. 그에 따라, 상기 제2 비표시 영역(NDA2)은 더욱 원활하게 벤딩될 수 있다.In one embodiment, no pixel may be disposed in the second non-display area NDA2 . In other words, a layer (eg, an inorganic layer, a light emitting layer, etc.) for forming the pixel may not be disposed in the second non-display area NDA1 . Accordingly, the second non-display area NDA2 may be more smoothly bent.

상기 데이터 구동부(DDV)는 상기 회로 기판(CB) 상에 배치될 수 있고, 상기 회로 기판(CB)을 통해 상기 기판(SUB)과 전기적으로 연결될 수 있다. 일 실시예에서, 상기 데이터 구동부(DDV)는 데이터 전압을 생성하여 상기 화소(PX)로 제공할 수 있다. 예를 들어, 상기 데이터 구동부(DDV)는 상기 제1 화소(PX1)로 제1 데이터 전압을 제공할 수 있고, 상기 제2 화소(PX2)로 제2 데이터 전압을 제공할 수 있으며, 상기 제3 화소(PX3)로 제3 데이터 전압을 제공할 수 있다. The data driver DDV may be disposed on the circuit board CB and electrically connected to the board SUB through the circuit board CB. In an exemplary embodiment, the data driver DDV may generate a data voltage and provide the generated data voltage to the pixel PX. For example, the data driver DDV may provide a first data voltage to the first pixel PX1, a second data voltage to the second pixel PX2, and the third pixel PX2. A third data voltage may be provided to the pixel PX3 .

도 2는 도 1의 표시 장치를 설명하기 위한 측면도이다. 예를 들어, 도 2는 도 1의 표시 장치가 벤딩된 구조를 설명하기 위한 측면도이다.FIG. 2 is a side view for explaining the display device of FIG. 1 . For example, FIG. 2 is a side view illustrating a bent structure of the display device of FIG. 1 .

도 2를 참조하면, 상기 표시 장치(1000)는 보호 필름(PF), 상기 기판(SUB), 트랜지스터 층(TL), 발광층(EL), 봉지층(ENC), 센싱층(SL), 편광판(POL), 윈도우(WIN), 보호층(PL), 벤딩 보호층(BPL), 및 차광층(BM)을 포함할 수 있다. 상기 제1 비표시 영역(NDA1)은 상기 제1 표시 영역(DA1)으로부터 벤딩될 수 있다. 그에 따라, 상기 제1 표시 영역(DA1)과 상기 제2 표시 영역(DA2)은 서로 교차하는 방향으로 연장할 수 있다.Referring to FIG. 2 , the display device 1000 includes a protective film (PF), the substrate (SUB), a transistor layer (TL), a light emitting layer (EL), an encapsulation layer (ENC), a sensing layer (SL), a polarizing plate ( POL), a window WIN, a protective layer PL, a bending protective layer BPL, and a light blocking layer BM. The first non-display area NDA1 may be bent from the first display area DA1. Accordingly, the first display area DA1 and the second display area DA2 may extend in directions crossing each other.

상기 보호 필름(PF)은 상기 기판(SUB)의 하부에 배치될 수 있다. 상기 보호 필름(PF)은 상기 제1 표시 영역(DA1), 상기 제1 비표시 영역(NDA1), 및 상기 제2 표시 영역(DA2)과 중첩할 수 있다. 상기 보호 필름(PF)은 상기 기판(SUB)을 지지할 수 있다. 일 실시예에서, 상기 보호 필름(PF)은 플라스틱 필름일 수 있다. 상기 보호 필름(PF)에 사용될 수 있는 플라스틱의 예로는 폴리이미드(polyimide PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate　PET), 폴리에틸렌 나프탈렌(polyethylene naphthalene PEN), 폴리프로필렌(polypropylene PP), 폴리카보네이트(polycarbonate PC), 폴리스트렌(polystyrene PS), 폴리술폰(polysulfone PSul), 폴리에틸렌(polyethylene PE), 폴리프탈라미드(polyphthalamide PPA), 폴리에테르술폰(polyethersulfone PES), 폴리아리레이트(polyarylate PAR), 폴리카보네이트 옥사이드(polycarbonate oxide PCO), 변성 폴리페닐렌 옥사이드(modified polyphenylene oxide MPPO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.The protective film PF may be disposed below the substrate SUB. The protective film PF may overlap the first display area DA1 , the first non-display area NDA1 , and the second display area DA2 . The protective film PF may support the substrate SUB. In one embodiment, the protective film PF may be a plastic film. Examples of plastics that can be used for the protective film (PF) include polyimide PI, polyethylene terephthalate (PET), polyethylene naphthalene PEN, polypropylene PP, and polycarbonate PC. ), polystyrene PS, polysulfone PSul, polyethylene PE, polyphthalamide PPA, polyethersulfone PES, polyarylate PAR, polycarbonate oxide (polycarbonate oxide PCO), modified polyphenylene oxide (MPPO), and the like. These may be used alone or in combination with each other.

상기 기판(SUB)은 보호 필름(PF) 상에 배치될 수 있다. 일 실시예에서, 상기 기판(SUB)은 유리, 석영, 플라스틱 등으로 형성될 수 있다. 상기 기판(SUB)에 사용될 수 있는 플라스틱의 예로는 폴리이미드(polyimide PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate　PET), 폴리에틸렌 나프탈렌(polyethylene naphthalene PEN), 폴리프로필렌(polypropylene PP), 폴리카보네이트(polycarbonate PC), 폴리스트렌(polystyrene PS), 폴리술폰(polysulfone PSul), 폴리에틸렌(polyethylene PE), 폴리프탈라미드(polyphthalamide PPA), 폴리에테르술폰(polyethersulfone PES), 폴리아리레이트(polyarylate PAR), 폴리카보네이트 옥사이드(polycarbonate oxide PCO), 변성 폴리페닐렌 옥사이드(modified polyphenylene oxide MPPO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.The substrate SUB may be disposed on the protective film PF. In one embodiment, the substrate SUB may be formed of glass, quartz, plastic, or the like. Examples of plastics that can be used for the substrate (SUB) include polyimide PI, polyethylene terephthalate (PET), polyethylene naphthalene PEN, polypropylene PP, and polycarbonate PC. , polystyrene PS, polysulfone PSul, polyethylene PE, polyphthalamide PPA, polyethersulfone PES, polyarylate PAR, polycarbonate oxide (polycarbonate oxide PCO), modified polyphenylene oxide MPPO, and the like. These may be used alone or in combination with each other.

상기 트랜지스터 층(TL)은 상기 기판(SUB) 상에 배치될 수 있다. 상기 트랜지스터 층(TL)은 상기 제1 표시 영역(DA1), 상기 제1 비표시 영역(NDA1), 및 상기 제2 표시 영역(DA2)과 중첩할 수 있다.The transistor layer TL may be disposed on the substrate SUB. The transistor layer TL may overlap the first display area DA1 , the first non-display area NDA1 , and the second display area DA2 .

상기 제1 표시 영역(DA1) 및 상기 제2 표시 영역(DA2)과 중첩하는 상기 트랜지스터 층(TL)에는 무기층, 유기층, 및 금속 패턴들이 형성될 수 있다. 상기 무기층, 상기 유기층, 및 상기 금속 패턴들을 통해 트랜지스터가 구현될 수 있다.An inorganic layer, an organic layer, and metal patterns may be formed on the transistor layer TL overlapping the first display area DA1 and the second display area DA2 . A transistor may be implemented through the inorganic layer, the organic layer, and the metal patterns.

상기 제1 비표시 영역(NDA1)과 중첩하는 상기 트랜지스터 층(TL)에는 유기층 및 금속 패턴들이 형성될 수 있다. 상기 제1 비표시 영역(NDA1)의 상기 트랜지스터 층(TL)은 상기 제1 표시 영역(DA1)과 상기 제2 표시 영역(DA2)을 전기적으로 연결하는 층일 수 있다.Organic layers and metal patterns may be formed on the transistor layer TL overlapping the first non-display area NDA1 . The transistor layer TL of the first non-display area NDA1 may be a layer electrically connecting the first display area DA1 and the second display area DA2.

상기 발광층(EL)은 상기 트랜지스터 층(TL) 상에 배치될 수 있다. 상기 발광층(EL)은 상기 제1 표시 영역(DA1) 및 상기 제2 표시 영역(DA2)과 중첩할 수 있다. 상기 발광층(EL)은 상기 트랜지스터 층(TL)으로부터 제공되는 구동 전류에 기초하여 광을 방출할 수 있다. 일 실시예에서, 상기 발광층(EL)은 상기 제1 비표시 영역(NDA1)과 중첩하지 않을 수 있다.The light emitting layer EL may be disposed on the transistor layer TL. The light emitting layer EL may overlap the first display area DA1 and the second display area DA2. The light emitting layer EL may emit light based on a driving current provided from the transistor layer TL. In one embodiment, the light emitting layer EL may not overlap the first non-display area NDA1.

상기 봉지층(ENC)은 상기 발광층(EL) 상에 배치될 수 있다. 상기 봉지층(ENC)은 상기 제1 표시 영역(DA1) 및 상기 제2 표시 영역(DA2)과 중첩할 수 있다. 상기 봉지층(ENC)은 무기층 및 유기층이 적층된 구조를 가질 수 있다. 상기 봉지층(ENC)은 상기 발광층(EL)으로 수분, 공기 등이 침투하는 것을 방지할 수 있다. The encapsulation layer ENC may be disposed on the light emitting layer EL. The encapsulation layer ENC may overlap the first display area DA1 and the second display area DA2. The encapsulation layer ENC may have a structure in which an inorganic layer and an organic layer are stacked. The encapsulation layer ENC may prevent penetration of moisture, air, or the like into the light emitting layer EL.

상기 센싱층(SL)은 상기 봉지층(ENC) 상에 배치될 수 있다. 상기 센싱층(SL)은 센싱 전극을 포함할 수 있으며, 사용자의 터치를 감지할 수 있다.The sensing layer SL may be disposed on the encapsulation layer ENC. The sensing layer SL may include a sensing electrode and may sense a user's touch.

상기 편광층(POL)은 상기 센싱층(SL) 상에 배치될 수 있다. 상기 편광층(POL)은 광을 진행 방향을 변경시켜, 외광의 반사를 억제할 수 있다.The polarization layer POL may be disposed on the sensing layer SL. The polarization layer POL may change the propagation direction of light and suppress reflection of external light.

상기 윈도우(WIN)는 상기 편광층(POL) 상에 배치될 수 있다. 상기 윈도우(WIN)는 상기 윈도우(WIN)의 하부에 배치되는 구성들을 보호할 수 있다. 일 실시예에서, 상기 윈도우(WIN)는 유리, 플라스틱 등으로 형성될 수 있다. 상기 윈도우(WIN)로 사용될 수 있는 물질의 예로는 초박막 유리(ultra thin glass UTG), 폴리이미드(polyimide PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate　PET), 폴리에틸렌 나프탈렌(polyethylene naphthalene PEN), 폴리프로필렌(polypropylene PP), 폴리카보네이트(polycarbonate PC), 폴리스트렌(polystyrene PS), 폴리술폰(polysulfone PSul), 폴리에틸렌(polyethylene PE), 폴리프탈라미드(polyphthalamide PPA), 폴리에테르술폰(polyethersulfone PES), 폴리아리레이트(polyarylate PAR), 폴리카보네이트 옥사이드(polycarbonate oxide PCO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.The window WIN may be disposed on the polarization layer POL. The window WIN may protect elements disposed below the window WIN. In one embodiment, the window WIN may be formed of glass, plastic, or the like. Examples of materials that can be used as the window WIN include ultra thin glass UTG, polyimide PI, polyethylene terephthalate (PET), polyethylene naphthalene PEN, and polypropylene PP), polycarbonate PC, polystyrene PS, polysulfone PSul, polyethylene PE, polyphthalamide PPA, polyethersulfone PES, polyary There may be polyarylate PAR, polycarbonate oxide PCO, and the like. These may be used alone or in combination with each other.

상기 보호층(PL)은 상기 윈도우(WIN) 상에 배치될 수 있다. 상기 보호층(PL)은 외부 충격으로부터 상기 윈도우(WIN)를 보호할 수 있다.The protective layer PL may be disposed on the window WIN. The protective layer PL may protect the window WIN from external impact.

상기 벤딩 보호층(BPL)은 상기 트랜지스터 층(TL) 상에 배치될 수 있다. 상기 벤딩 보호층(BPL)은 상기 제1 비표시 영역(NDA1)과 중첩할 수 있다. 상기 벤딩 보호층(BPL)은 폴리이미드, 에폭시계 수지, 아크릴계 수지, 폴리에스테르, 포토레지스트, 폴리아크릴계 수지,　폴리이미드계 수지, 폴리아미드계 수지, 실롯산계 수지, 실리콘, 우레탄, 열가소성 폴리우레탄 등으로 형성될 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.The bending protection layer BPL may be disposed on the transistor layer TL. The bending protection layer BPL may overlap the first non-display area NDA1. The bending protection layer (BPL) is polyimide, epoxy-based resin, acrylic resin, polyester, photoresist, polyacrylic resin, polyimide-based resin, polyamide-based resin, siloxane-based resin, silicone, urethane, thermoplastic polyurethane, etc. can be formed as These may be used alone or in combination with each other.

상기 차광층(BM)은 상기 제1 비표시 영역(NDA1)과 중첩할 수 있다. 상기 차광층(BM)은 광을 차단할 수 있다. 그에 따라, 상기 차광층(BM)은 상기 차광층(BM)의 하부에 배치된 구성들이 사용자에게 시인되지 않도록 할 수 있다.The light blocking layer BM may overlap the first non-display area NDA1. The light blocking layer BM may block light. Accordingly, the light blocking layer BM may prevent components disposed under the light blocking layer BM from being visually recognized by a user.

일 실시예에서, 상기 차광층(BM)은 상기 보호층(PL) 상에 배치될 수 있다. 다만, 본 발명은 이에 한정되지 아니한다. 다른 실시예에서, 상기 차광층(BM)은 상기 보호층(PL)의 하부에 배치될 수 있다. 또 다른 실시예에서, 상기 차광층(BM)은 상기 윈도우(WIN)의 하부에 배치될 수 있다.In one embodiment, the light blocking layer BM may be disposed on the protective layer PL. However, the present invention is not limited thereto. In another embodiment, the light blocking layer BM may be disposed below the protective layer PL. In another embodiment, the light blocking layer BM may be disposed under the window WIN.

상기 표시 장치(1000)의 상기 제1 비표시 영역(NDA1)에는 상기 발광층(EL) 및 상기 봉지층(ENC)이 형성되지 않을 수 있고, 적어도 하나의 무기층이 생략될 수 있다. 또한, 상기 제1 비표시 영역(NDA1)에는 플렉서블한 상기 벤딩 보호층(BPL)이 형성될 수 있다. 그에 따라, 상기 제1 비표시 영역(NDA1)은 더욱 원활하게 벤딩될 수 있다.The light emitting layer EL and the encapsulation layer ENC may not be formed in the first non-display area NDA1 of the display device 1000 , and at least one inorganic layer may be omitted. In addition, the flexible bending protection layer BPL may be formed in the first non-display area NDA1 . Accordingly, the first non-display area NDA1 can be bent more smoothly.

도 3은 도 1의 표시 장치에 포함된 화소를 설명하기 위한 회로도이다.FIG. 3 is a circuit diagram for explaining pixels included in the display device of FIG. 1 .

도 3을 참조하면, 상기 화소(PX)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 제4 트랜지스터(TR4), 제5 트랜지스터(TR5), 제6 트랜지스터(TR6), 제7 트랜지스터(TR7), 스토리지 커패시터(CST), 및 유기 발광 다이오드(OLED)를 포함할 수 있다.Referring to FIG. 3 , the pixel PX includes a first transistor TR1 , a second transistor TR2 , a third transistor TR3 , a fourth transistor TR4 , a fifth transistor TR5 , and a sixth transistor. (TR6), a seventh transistor (TR7), a storage capacitor (CST), and an organic light emitting diode (OLED).

상기 제1 트랜지스터(TR1)는 게이트 단자, 제1 단자, 및 제2 단자를 포함할 수 있다. 상기 게이트 단자는 상기 스토리지 커패시터(CST)와 연결될 수 있다. 상기 제1 단자는 상기 제2 트랜지스터(TR2)와 연결될 수 있다. 상기 제2 단자는 상기 제6 트랜지스터(TR6)와 연결될 수 있다. 상기 제1 트랜지스터(TR1)는 상기 게이트 단자와 상기 제1 단자 사이의 전압차에 기초하여 구동 전류(ID)를 생성할 수 있다.The first transistor TR1 may include a gate terminal, a first terminal, and a second terminal. The gate terminal may be connected to the storage capacitor CST. The first terminal may be connected to the second transistor TR2. The second terminal may be connected to the sixth transistor TR6. The first transistor TR1 may generate a driving current ID based on a voltage difference between the gate terminal and the first terminal.

상기 제2 트랜지스터(TR2)는 게이트 단자, 제1 단자, 및 제2 단자를 포함할 수 있다. 상기 게이트 단자는 제1 게이트 신호(GW)를 제공받을 수 있다. 상기 제1 단자는 데이터 전압(DATA)을 제공받을 수 있다. 상기 제2 단자는 상기 제1 트랜지스터(TR1)와 연결될 수 있다. 상기 제2 트랜지스터(TR2)는 상기 제1 게이트 신호(GW)에 응답하여 상기 데이터 전압(DATA)을 상기 제1 트랜지스터(TR1)로 전달할 수 있다.The second transistor TR2 may include a gate terminal, a first terminal, and a second terminal. The gate terminal may receive a first gate signal GW. The first terminal may receive a data voltage DATA. The second terminal may be connected to the first transistor TR1. The second transistor TR2 may transmit the data voltage DATA to the first transistor TR1 in response to the first gate signal GW.

상기 제3 트랜지스터(TR3)는 게이트 단자, 제1 단자, 및 제2 단자를 포함할 수 있다. 상기 게이트 단자는 상기 제1 게이트 신호(GW)를 제공받을 수 있다. 상기 제1 단자는 상기 제1 트랜지스터(TR1)의 상기 게이트 단자와 연결될 수 있다. 상기 제2 단자는 상기 제1 트랜지스터(TR1)의 상기 제2 단자와 연결될 수 있다. 상기 제3 트랜지스터(TR3)는 상기 제1 트랜지스터(TR1)의 문턱 전압을 보상할 수 있다.The third transistor TR3 may include a gate terminal, a first terminal, and a second terminal. The gate terminal may receive the first gate signal GW. The first terminal may be connected to the gate terminal of the first transistor TR1. The second terminal may be connected to the second terminal of the first transistor TR1. The third transistor TR3 may compensate for a threshold voltage of the first transistor TR1.

상기 제4 트랜지스터(TR4)는 게이트 단자, 제1 단자, 및 제2 단자를 포함할 수 있다. 상기 게이트 단자는 제2 게이트 신호(GI)를 제공받을 수 있다. 상기 제1 단자는 상기 제1 트랜지스터(TR1)의 상기 게이트 단자와 연결될 수 있다. 상기 제2 단자는 초기화 전압(VINT)을 제공받을 수 있다. 상기 제4 트랜지스터(TR4)는 상기 제1 트랜지스터(TR1)의 상기 게이트 단자를 초기화시킬 수 있다.The fourth transistor TR4 may include a gate terminal, a first terminal, and a second terminal. The gate terminal may receive the second gate signal GI. The first terminal may be connected to the gate terminal of the first transistor TR1. The second terminal may receive an initialization voltage VINT. The fourth transistor TR4 may initialize the gate terminal of the first transistor TR1.

상기 제5 트랜지스터(TR5)는 게이트 단자, 제1 단자, 및 제2 단자를 포함할 수 있다. 상기 게이트 단자는 발광 제어 신호(EM)를 제공받을 수 있다. 상기 제1 단자는 고전원 전압(ELVDD)을 제공받을 수 있다. 상기 제2 단자는 상기 제1 트랜지스터(TR1)와 연결될 수 있다.The fifth transistor TR5 may include a gate terminal, a first terminal, and a second terminal. The gate terminal may receive an emission control signal EM. The first terminal may receive a high power supply voltage ELVDD. The second terminal may be connected to the first transistor TR1.

상기 제6 트랜지스터(TR6)는 게이트 단자, 제1 단자, 및 제2 단자를 포함할 수 있다. 상기 게이트 단자는 발광 제어 신호(EM)를 제공받을 수 있다. 상기 제1 단자는 상기 제1 트랜지스터(TR1)와 연결될 수 있다. 상기 제2 단자는 상기 유기 발광 다이오드(OLED)와 연결될 수 있다. 상기 제6 트랜지스터(TR6)는 상기 발광 제어 신호(EM)에 응답하여 상기 구동 전류(ID)를 상기 유기 발광 다이오드(OLED)로 전달할 수 있다.The sixth transistor TR6 may include a gate terminal, a first terminal, and a second terminal. The gate terminal may receive an emission control signal EM. The first terminal may be connected to the first transistor TR1. The second terminal may be connected to the organic light emitting diode (OLED). The sixth transistor TR6 may transmit the driving current ID to the organic light emitting diode OLED in response to the emission control signal EM.

상기 제7 트랜지스터(TR7)는 게이트 단자, 제1 단자, 및 제2 단자를 포함할 수 있다. 상기 게이트 단자는 제3 게이트 신호(GB)를 제공받을 수 있다. 상기 제1 단자는 상기 유기 발광 다이오드(OLED)와 연결될 수 있다. 상기 제2 단자는 상기 초기화 전압(VINT)을 제공받을 수 있다. 상기 제7 트랜지스터(TR7)는 상기 유기 발광 다이오드(OLED)를 초기화시킬 수 있다.The seventh transistor TR7 may include a gate terminal, a first terminal, and a second terminal. The gate terminal may receive a third gate signal GB. The first terminal may be connected to the organic light emitting diode (OLED). The second terminal may receive the initialization voltage VINT. The seventh transistor TR7 may initialize the organic light emitting diode OLED.

상기 스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 제1 단자는 상기 고전원 전압(ELVDD)을 제공받을 수 있다. 상기 제2 단자는 상기 제1 트랜지스터(TR1)의 상기 게이트 단자와 연결될 수 있다.The storage capacitor CST may include a first terminal and a second terminal. The first terminal may receive the high power supply voltage ELVDD. The second terminal may be connected to the gate terminal of the first transistor TR1.

상기 유기 발광 다이오드(OLED)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 제1 단자는 상기 제6 트랜지스터(TR6)와 연결될 수 있다. 상기 제2 단자는 저전원 전압(ELVSS)을 제공받을 수 있다. 상기 유기 발광 다이오드(OLED)는 상기 구동 전류(ID)에 기초하여 광을 방출할 수 있다.The organic light emitting diode OLED may include a first terminal and a second terminal. The first terminal may be connected to the sixth transistor TR6. The second terminal may receive a low power supply voltage ELVSS. The organic light emitting diode OLED may emit light based on the driving current ID.

도 4는 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 확대도이고, 도 5는 도 4의 표시 장치를 설명하기 위한 단면도이며, 도 6은 도 4의 표시 장치를 설명하기 위한 단면도이다. 예를 들어, 도 4는 도 1의 A 영역을 확대한 확대도이다.4 is an enlarged view for explaining a display device according to an exemplary embodiment of the present invention, FIG. 5 is a cross-sectional view for explaining the display device of FIG. 4 , and FIG. 6 is a cross-sectional view for explaining the display device of FIG. 4 . . For example, FIG. 4 is an enlarged view of region A of FIG. 1 .

도 1 및 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1100)는 상기 데이터 구동부(DDV), 제1 데이터 배선(DL1), 우회 데이터 배선(BL), 및 제2 데이터 배선(DL2)을 포함할 수 있다. 상기 우회 데이터 배선(BL)은 제1 우회 수직 배선(BVL1), 제1 우회 수평 배선(BHL1), 제2 우회 수직 배선(BVL2), 및 제2 우회 수평 배선(BHL2)을 포함할 수 있다.1 and 4 , the display device 1100 according to an exemplary embodiment of the present invention includes the data driver DDV, a first data line DL1, a bypass data line BL, and a second data line ( DL2) may be included. The bypass data line BL may include a first bypass vertical line BVL1, a first bypass horizontal line BHL1, a second bypass vertical line BVL2, and a second bypass horizontal line BHL2.

상기 제1 데이터 배선(DL1)은 상기 기판(SUB) 상에 배치되고, 상기 제1 표시 영역(DA1)과 중첩할 수 있다. 상기 제1 데이터 배선(DL1)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장할 수 있다. 상기 제1 데이터 배선(DL1)은 상기 데이터 구동부(DDV)와 상기 제1 화소(PX1)를 전기적으로 연결할 수 있다. 상기 제1 데이터 배선(DL1)은 상기 제1 화소(PX1)로 제1 데이터 전압을 전달할 수 있다.The first data line DL1 is disposed on the substrate SUB and may overlap the first display area DA1. The first data line DL1 may extend in a second direction D2 crossing the first direction D1. The first data line DL1 may electrically connect the data driver DDV and the first pixel PX1. The first data line DL1 may transmit a first data voltage to the first pixel PX1.

일 실시예에서, 상기 제1 우회 수직 배선(BVL1)은 상기 기판(SUB) 상에 배치되고, 상기 제1 표시 영역(DA1)과 중첩할 수 있다. 상기 제1 우회 수직 배선(BVL1)은 상기 제2 방향(D2)으로 연장할 수 있다. 상기 제1 우회 수직 배선(BVL1)은 상기 데이터 구동부(DDV)와 상기 제1 우회 수평 배선(BHL1)을 전기적으로 연결할 수 있다. 예를 들어, 상기 제1 우회 수직 배선(BVL1)은 제1 콘택홀(CNT1)을 통해 상기 제1 우회 수평 배선(BHL1)과 접촉할 수 있다.In one embodiment, the first bypass vertical line BVL1 is disposed on the substrate SUB and may overlap the first display area DA1. The first bypass vertical line BVL1 may extend in the second direction D2. The first bypass vertical wire BVL1 may electrically connect the data driver DDV and the first bypass horizontal wire BHL1. For example, the first bypass vertical wire BVL1 may contact the first bypass horizontal wire BHL1 through the first contact hole CNT1.

일 실시예에서, 상기 제1 우회 수평 배선(BHL1)은 상기 기판(SUB) 상에 배치되고, 상기 제1 표시 영역(DA1), 상기 제1 비표시 영역(NDA1), 및 상기 제2 표시 영역(DA2)과 중첩할 수 있다. 상기 제1 우회 수평 배선(BHL1)은 상기 제1 방향(D1)으로 연장할 수 있다. 상기 제1 우회 수평 배선(BHL1)은 상기 제1 우회 수직 배선(BVL1)과 상기 제2 우회 수직 배선(BVL2)을 전기적으로 연결할 수 있다. 예를 들어, 상기 제1 우회 수평 배선(BHL1)은 제2 콘택홀(CNT2)을 통해 상기 제2 우회 수직 배선(BVL2)과 접촉할 수 있다.In an embodiment, the first bypass horizontal line BHL1 is disposed on the substrate SUB, and the first display area DA1, the first non-display area NDA1, and the second display area Can overlap with (DA2). The first bypass horizontal wire BHL1 may extend in the first direction D1. The first bypass horizontal wire BHL1 may electrically connect the first bypass vertical wire BVL1 and the second bypass vertical wire BVL2. For example, the first bypass horizontal wire BHL1 may contact the second bypass vertical wire BVL2 through the second contact hole CNT2.

일 실시예에서, 상기 제2 우회 수직 배선(BVL2)은 상기 기판(SUB) 상에 배치되고, 상기 제2 표시 영역(DA2)과 중첩할 수 있다. 상기 제2 우회 수직 배선(BVL2)은 상기 제2 방향(D2)으로 연장할 수 있다. 상기 제2 우회 수직 배선(BVL2)은 상기 제1 우회 수평 배선(BHL1)과 상기 제2 우회 수평 배선(BHL2)을 전기적으로 연결할 수 있다. 예를 들어, 상기 제2 우회 수직 배선(BVL2)은 상기 제2 콘택홀(CNT2)을 통해 상기 제1 우회 수평 배선(BHL1)과 접촉할 수 있다.In one embodiment, the second bypass vertical line BVL2 is disposed on the substrate SUB and may overlap the second display area DA2. The second bypass vertical line BVL2 may extend in the second direction D2. The second bypass vertical wire BVL2 may electrically connect the first bypass horizontal wire BHL1 and the second bypass horizontal wire BHL2. For example, the second bypass vertical wire BVL2 may contact the first bypass horizontal wire BHL1 through the second contact hole CNT2.

일 실시예에서, 상기 제2 우회 수평 배선(BHL2)은 상기 기판(SUB) 상에 배치되고, 상기 제2 표시 영역(DA2)과 중첩할 수 있다. 상기 제2 우회 수평 배선(BHL2)은 상기 제1 방향(D1)으로 연장할 수 있다. 상기 제2 우회 수평 배선(BHL2)은 상기 제2 우회 수직 배선(BVL2)과 상기 제2 데이터 배선(DL2)을 전기적으로 연결할 수 있다. In one embodiment, the second bypass horizontal line BHL2 is disposed on the substrate SUB and may overlap the second display area DA2. The second bypass horizontal wire BHL2 may extend in the first direction D1. The second bypass horizontal wire BHL2 may electrically connect the second bypass vertical wire BVL2 and the second data wire DL2.

상기 제2 데이터 배선(DL2)은 상기 기판(SUB) 상에 배치되고, 상기 제2 표시 영역(DA2)과 중첩할 수 있다. 상기 제2 데이터 배선(DL2)은 상기 제2 방향(D2)으로 연장할 수 있다.The second data line DL2 is disposed on the substrate SUB and may overlap the second display area DA2. The second data line DL2 may extend in the second direction D2.

상기 제2 데이터 배선(DL2)은 상기 제2 화소(PX2)로 제2 데이터 전압을 전달할 수 있다. 일 실시예에서, 상기 데이터 구동부(DDV)에서 출력된 상기 제2 데이터 전압은 상기 우회 데이터 배선(BL)을 통해 상기 제2 데이터 배선(DL2)으로 전달될 수 있다.The second data line DL2 may transfer a second data voltage to the second pixel PX2. In one embodiment, the second data voltage output from the data driver DDV may be transferred to the second data line DL2 through the bypass data line BL.

상기 제1 표시 영역(DA1), 상기 제1 비표시 영역(NDA1), 및 상기 제2 표시 영역(DA2)에 상기 우회 데이터 배선(BL)이 형성됨에 따라, 상기 표시 장치(1100)에는 팬아웃 배선이 형성되지 않을 수 있다. 따라서, 상기 표시 장치(1100)의 데드 스페이스가 감소될 수 있다.As the bypass data line BL is formed in the first display area DA1 , the first non-display area NDA1 , and the second display area DA2 , the display device 1100 has fan-out. A wiring may not be formed. Thus, the dead space of the display device 1100 may be reduced.

일 실시예에서, 상기 제1 데이터 배선(DL1), 상기 제2 데이터 배선(DL2), 상기 제1 우회 수직 배선(BVL1), 및 상기 제2 우회 수직 배선(BVL2)은 함께 형성될 수 있다. 상기 제1 우회 수평 배선(BHL1) 및 상기 제2 우회 수평 배선(BHL2)은 함께 형성될 수 있다. 상기 제1 우회 수평 배선(BHL1) 및 상기 제2 우회 수평 배선(BHL2)은 상기 제1 우회 수직 배선(BVL1) 및 상기 제2 우회 수직 배선(BVL2)의 하부에 형성될 수 있다. 다만, 본 발명은 이에 한정되지 아니한다. 예를 들어, 상기 제1 우회 수평 배선(BHL1) 및 상기 제2 우회 수평 배선(BHL2)은 상기 제1 우회 수직 배선(BVL1) 및 상기 제2 우회 수직 배선(BVL2)의 상부에 형성될 수 있다.In one embodiment, the first data line DL1 , the second data line DL2 , the first bypass vertical line BVL1 , and the second bypass vertical line BVL2 may be formed together. The first bypass horizontal wire BHL1 and the second bypass horizontal wire BHL2 may be formed together. The first bypass horizontal wire BHL1 and the second bypass horizontal wire BHL2 may be formed below the first bypass vertical wire BVL1 and the second bypass vertical wire BVL2 . However, the present invention is not limited thereto. For example, the first bypass horizontal wire BHL1 and the second bypass horizontal wire BHL2 may be formed above the first bypass vertical wire BVL1 and the second bypass vertical wire BVL2. .

일 실시예에서, 상기 제1 콘택홀(CNT1)은 상기 제1 표시 영역(DA1)에 형성되고, 상기 제2 콘택홀(CNT2)은 상기 제2 표시 영역(DA2)에 형성될 수 있다. In an embodiment, the first contact hole CNT1 may be formed in the first display area DA1, and the second contact hole CNT2 may be formed in the second display area DA2.

도 4 및 5를 참조하면, 상기 트랜지스터 층(TL)은 버퍼층(BFR), 제1 무기 절연층(IL1), 재2 무기 절연층(IL2), 제1 유기 절연층(OL1), 제2 유기 절연층(OL2), 트랜지스터(TR), 상기 제1 우회 수평 배선(BHL1), 상기 제1 우회 수직 배선(BVL1), 및 상기 제1 데이터 배선(DL1)을 포함할 수 있다. 상기 트랜지스터(TR)는 액티브 패턴(ACT), 게이트 전극(GAT), 제1 연결 전극(CE1), 및 제2 연결 전극(CE2)을 포함할 수 있다.4 and 5, the transistor layer TL includes a buffer layer BFR, a first inorganic insulating layer IL1, a second inorganic insulating layer IL2, a first organic insulating layer OL1, and a second organic insulating layer IL1. An insulating layer OL2, a transistor TR, the first bypass horizontal line BHL1, the first bypass vertical line BVL1, and the first data line DL1 may be included. The transistor TR may include an active pattern ACT, a gate electrode GAT, a first connection electrode CE1, and a second connection electrode CE2.

상기 버퍼층(BFR)은 상기 기판(SUB) 상에 배치될 수 있다. 일 실시예에서, 상기 버퍼층(BFR)은 절연 물질로 형성될 수 있다. 상기 버퍼층(BFR)에 사용될 수 있는 물질의 예로는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.The buffer layer BFR may be disposed on the substrate SUB. In one embodiment, the buffer layer BFR may be formed of an insulating material. Examples of materials that may be used for the buffer layer BFR may include silicon oxide, silicon nitride, and silicon oxynitride. These may be used alone or in combination with each other.

상기 액티브 패턴(ACT)은 상기 버퍼층(BFR) 상에 배치될 수 있다. 일 실시예에서, 상기 액티브 패턴(ACT)은 산화물 반도체, 실리콘 반도체 등으로 형성될 수 있다.The active pattern ACT may be disposed on the buffer layer BFR. In one embodiment, the active pattern ACT may be formed of an oxide semiconductor, a silicon semiconductor, or the like.

상기 제1 무기 절연층(IL1)은 상기 버퍼층(BFR) 상에 배치되고, 상기 액티브 패턴(ACT)을 커버할 수 있다. 일 실시예에서, 상기 제1 무기 절연층(IL1)은 절연 물질로 형성될 수 있다. 상기 제1 무기 절연층(IL1)으로 사용될 수 있는 물질의 예로는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.The first inorganic insulating layer IL1 is disposed on the buffer layer BFR and may cover the active pattern ACT. In one embodiment, the first inorganic insulating layer IL1 may be formed of an insulating material. Examples of materials that can be used as the first inorganic insulating layer IL1 include silicon oxide, silicon nitride, and silicon oxynitride. These may be used alone or in combination with each other.

상기 게이트 전극(GAT)은 상기 제1 무기 절연층(IL1) 상에 배치될 수 있고, 상기 액티브 패턴(ACT)과 중첩할 수 있다. 일 실시예에서, 상기 게이트 전극(GAT)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 게이트 전극(GAT)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.The gate electrode GAT may be disposed on the first inorganic insulating layer IL1 and may overlap the active pattern ACT. In one embodiment, the gate electrode GAT may be formed of metal, alloy, conductive metal oxide, transparent conductive material, or the like. Examples of materials that can be used as the gate electrode GAT include silver (Ag), an alloy containing silver, molybdenum (Mo), an alloy containing molybdenum, aluminum (Al), an alloy containing aluminum , aluminum nitride (AlN), tungsten (W), tungsten nitride (WN), copper (Cu), nickel (Ni), chromium (Cr), chromium nitride (CrN), titanium (Ti), tantalum (Ta), platinum (Pt), scandium (Sc), indium tin oxide (ITO), indium zinc oxide (IZO), and the like. These may be used alone or in combination with each other.

상기 제2 무기 절연층(IL2)은 상기 제1 무기 절연층(IL1) 상에 배치되고, 상기 게이트 전극(GAT)을 커버할 수 있다. 일 실시예에서, 상기 제2 무기 절연층(IL2)은 절연 물질로 형성될 수 있다. 상기 제2 무기 절연층(IL2)으로 사용될 수 있는 물질의 예로는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.The second inorganic insulating layer IL2 is disposed on the first inorganic insulating layer IL1 and may cover the gate electrode GAT. In one embodiment, the second inorganic insulating layer IL2 may be formed of an insulating material. Examples of materials that may be used as the second inorganic insulating layer IL2 include silicon oxide, silicon nitride, and silicon oxynitride. These may be used alone or in combination with each other.

상기 제1 연결 전극(CE1) 및 상기 제2 연결 전극(CE2)은 상기 제2 무기 절연층(IL2) 상에 배치될 수 있고, 상기 액티브 패턴(ACT)과 접촉할 수 있다. 일 실시예에서, 상기 제1 연결 전극(CE1) 및 상기 제2 연결 전극(CE2)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 제1 연결 전극(CE1) 및 상기 제2 연결 전극(CE2)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 일 실시예에서, 상기 제1 연결 전극(CE1) 및 상기 제2 연결 전극(CE2)은 알루미늄을 포함하는 Ti/Al/Ti 구조를 가질 수 있다.The first connection electrode CE1 and the second connection electrode CE2 may be disposed on the second inorganic insulating layer IL2 and may contact the active pattern ACT. In one embodiment, the first connection electrode CE1 and the second connection electrode CE2 may be formed of metal, alloy, conductive metal oxide, transparent conductive material, or the like. Examples of materials that can be used for the first connection electrode CE1 and the second connection electrode CE2 include silver (Ag), an alloy containing silver, molybdenum (Mo), and an alloy containing molybdenum. , aluminum (Al), alloy containing aluminum, aluminum nitride (AlN), tungsten (W), tungsten nitride (WN), copper (Cu), nickel (Ni), chromium (Cr), chromium nitride (CrN), Titanium (Ti), tantalum (Ta), platinum (Pt), scandium (Sc), indium tin oxide (ITO), indium zinc oxide (IZO), and the like may be present. These may be used alone or in combination with each other. In one embodiment, the first connection electrode CE1 and the second connection electrode CE2 may have a Ti/Al/Ti structure including aluminum.

상기 제1 우회 수평 배선(BHL1)은 상기 제2 무기 절연층(IL2) 상에 배치될 수 있다. 일 실시예에서, 상기 제1 우회 수평 배선(BHL1)은 상기 제1 연결 전극(CE1) 및 상기 제2 연결 전극(CE2)과 함께 형성될 수 있다. 상기 제1 우회 수평 배선(BHL1)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 일 실시예에서, 상기 제1 우회 수평 배선(BHL1)은 알루미늄을 포함하는 Ti/Al/Ti 구조를 가질 수 있다.The first bypass horizontal line BHL1 may be disposed on the second inorganic insulating layer IL2. In one embodiment, the first bypass horizontal line BHL1 may be formed together with the first connection electrode CE1 and the second connection electrode CE2. Examples of materials that can be used for the first bypass horizontal line BHL1 include silver (Ag), an alloy containing silver, molybdenum (Mo), an alloy containing molybdenum, aluminum (Al), and aluminum. Alloys containing aluminum nitride (AlN), tungsten (W), tungsten nitride (WN), copper (Cu), nickel (Ni), chromium (Cr), chromium nitride (CrN), titanium (Ti), tantalum (Ta ), platinum (Pt), scandium (Sc), indium tin oxide (ITO), indium zinc oxide (IZO), and the like. These may be used alone or in combination with each other. In one embodiment, the first bypass horizontal line BHL1 may have a Ti/Al/Ti structure including aluminum.

상기 제1 유기 절연층(OL1)은 상기 제2 무기 절연층(IL1) 상에 배치되고, 상기 제1 연결 전극(CE1), 상기 제2 연결 전극(CE2), 및 상기 제1 우회 수평 배선(BHL1)을 커버할 수 있다. 일 실시예에서, 상기 제1 유기 절연층(OL1)은 절연 물질로 형성될 수 있다. 상기 제1 유기 절연층(OL1)으로 사용될 수 있는 물질의 예로는 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.The first organic insulating layer OL1 is disposed on the second inorganic insulating layer IL1, and the first connection electrode CE1, the second connection electrode CE2, and the first bypass horizontal wire ( BHL1) can be covered. In one embodiment, the first organic insulating layer OL1 may be formed of an insulating material. Examples of materials that can be used as the first organic insulating layer OL1 include photoresist, polyacrylic resin, polyimide resin, and acrylic resin. These may be used alone or in combination with each other.

상기 제1 데이터 배선(DL1)은 상기 제1 유기 절연층(OL1) 상에 배치될 수 있고, 상기 제1 연결 전극(CE1)과 접촉할 수 있다. 상기 제1 연결 전극(CE1)은 상기 제1 데이터 배선(DL1)과 상기 액티브 패턴(ACT)을 전기적으로 연결할 수 있다. 일 실시예에서, 상기 제1 데이터 배선(DL1)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 제1 데이터 배선(DL1)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 일 실시예에서, 상기 제1 데이터 배선(DL1)은 알루미늄을 포함하는 Ti/Al/Ti 구조를 가질 수 있다.The first data line DL1 may be disposed on the first organic insulating layer OL1 and may contact the first connection electrode CE1. The first connection electrode CE1 may electrically connect the first data line DL1 and the active pattern ACT. In one embodiment, the first data line DL1 may be formed of a metal, an alloy, a conductive metal oxide, or a transparent conductive material. Examples of materials that may be used for the first data line DL1 include silver (Ag), an alloy containing silver, molybdenum (Mo), an alloy containing molybdenum, aluminum (Al), and aluminum. alloy, aluminum nitride (AlN), tungsten (W), tungsten nitride (WN), copper (Cu), nickel (Ni), chromium (Cr), chromium nitride (CrN), titanium (Ti), tantalum (Ta) , platinum (Pt), scandium (Sc), indium tin oxide (ITO), indium zinc oxide (IZO), and the like. These may be used alone or in combination with each other. In one embodiment, the first data line DL1 may have a Ti/Al/Ti structure including aluminum.

제3 연결 전극(CE3)은 상기 제1 유기 절연층(OL1) 상에 배치될 수 있고, 상기 제2 연결 전극(CE2)과 접촉할 수 있다. A third connection electrode CE3 may be disposed on the first organic insulating layer OL1 and may contact the second connection electrode CE2.

상기 제1 우회 수직 배선(BVL1)은 상기 제1 유기 절연층(OL1) 상에 배치될 수 있고, 상기 제1 우회 수평 배선(BHL1)과 상기 제1 콘택홀(CNT1)을 통해 접촉할 수 있다. 일 실시예에서, 상기 제1 우회 수직 배선(BVL1)은 상기 제1 데이터 배선(DL1)과 함께 형성될 수 있다. 상기 제1 우회 수직 배선(BVL1)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 일 실시예에서, 상기 제1 우회 수직 배선(BVL1)은 알루미늄을 포함하는 Ti/Al/Ti 구조를 가질 수 있다.The first bypass vertical wire BVL1 may be disposed on the first organic insulating layer OL1 and may contact the first bypass horizontal wire BHL1 through the first contact hole CNT1. . In one embodiment, the first bypass vertical line BVL1 may be formed together with the first data line DL1. Examples of materials that can be used for the first bypass vertical wiring BVL1 include silver (Ag), an alloy containing silver, molybdenum (Mo), an alloy containing molybdenum, aluminum (Al), and aluminum. Alloys containing aluminum nitride (AlN), tungsten (W), tungsten nitride (WN), copper (Cu), nickel (Ni), chromium (Cr), chromium nitride (CrN), titanium (Ti), tantalum (Ta ), platinum (Pt), scandium (Sc), indium tin oxide (ITO), indium zinc oxide (IZO), and the like. These may be used alone or in combination with each other. In one embodiment, the first bypass vertical line BVL1 may have a Ti/Al/Ti structure including aluminum.

상기 제2 유기 절연층(OL2)은 상기 제1 유기 절연층(OL1) 상에 배치되고, 상기 제1 데이터 배선(DL1) 및 상기 제1 우회 수직 배선(BVL1)을 커버할 수 있다. 일 실시예에서, 상기 제2 유기 절연층(OL2)은 절연 물질로 형성될 수 있다. 상기 제2 유기 절연층(OL2)으로 사용될 수 있는 물질의 예로는 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.The second organic insulating layer OL2 is disposed on the first organic insulating layer OL1 and may cover the first data line DL1 and the first bypass vertical line BVL1. In one embodiment, the second organic insulating layer OL2 may be formed of an insulating material. Examples of materials that can be used as the second organic insulating layer OL2 include photoresist, polyacrylic resin, polyimide resin, and acrylic resin. These may be used alone or in combination with each other.

제1 전극(ADE)은 상기 제2 유기 절연층(OL2) 상에 배치될 수 있고, 상기 제3 연결 전극(CE3)과 접촉할 수 있다. 화소 정의막(PDL)은 상기 제2 유기 절연층(OL2) 상에 배치될 수 있고, 상기 제1 전극(ADE)을 노출시키는 개구를 포함할 수 있다. 상기 발광층(EL)은 상기 제1 전극(ADE) 상에 배치될 수 있다. 제2 전극(CTE)은 상기 발광층(EL) 상에 배치될 수 있다. The first electrode ADE may be disposed on the second organic insulating layer OL2 and may contact the third connection electrode CE3. The pixel defining layer PDL may be disposed on the second organic insulating layer OL2 and may include an opening exposing the first electrode ADE. The light emitting layer EL may be disposed on the first electrode ADE. A second electrode CTE may be disposed on the light emitting layer EL.

상기 봉지층(ENC)은 상기 제2 전극(CTE) 상에 배치될 수 있다. 상기 봉지층(ENC)은 상기 발광층(EL)으로 수분 및 공기가 침투하는 것을 방지할 수 있다. 일 실시예에서, 상기 봉지층(ENC)은 무기 절연층, 유기 절연층, 및 무기 절연층이 순서대로 적층된 구조를 가질 수 있다.The encapsulation layer ENC may be disposed on the second electrode CTE. The encapsulation layer ENC may prevent penetration of moisture and air into the light emitting layer EL. In one embodiment, the encapsulation layer ENC may have a structure in which an inorganic insulating layer, an organic insulating layer, and an inorganic insulating layer are sequentially stacked.

상기 센싱층(SL)은 센싱 전극(SE) 및 센싱 절연층(SIL)을 포함할 수 있다. 상기 센싱 전극(SE)은 상기 봉지층(ENC) 상에 배치될 수 있다. 상기 센싱 전극(SE)으로 센싱 전압이 인가될 수 있다. 상기 센싱 절연층(SIL)은 상기 봉지층(ENC) 상에 배치되고, 상기 센싱 전극(SE)을 커버할 수 있다. The sensing layer SL may include a sensing electrode SE and a sensing insulating layer SIL. The sensing electrode SE may be disposed on the encapsulation layer ENC. A sensing voltage may be applied to the sensing electrode SE. The sensing insulating layer SIL is disposed on the encapsulation layer ENC and may cover the sensing electrode SE.

상기 편광층(POL)은 상기 센싱층(SL) 상에 배치될 수 있고, 상기 윈도우(WIN)는 상기 편광층(POL) 상에 배치될 수 있으며, 상기 보호층(PL)은 상기 윈도우(WIN) 상에 배치될 수 있다. 다만, 상기 편광층(POL), 상기 윈도우(WIN), 및 상기 보호층(PL)은 도 2를 참조하여 설명한 상기 편광층(POL), 상기 윈도우(WIN), 및 상기 보호층(PL)과 실질적으로 동일할 수 있다. 또한, 상기 편광층(POL)은 생략될 수 있다.The polarization layer POL may be disposed on the sensing layer SL, the window WIN may be disposed on the polarization layer POL, and the protective layer PL may be disposed on the window WIN. ) can be placed on. However, the polarization layer POL, the window WIN, and the passivation layer PL are similar to the polarization layer POL, the window WIN, and the passivation layer PL described with reference to FIG. 2 . may be substantially the same. Also, the polarization layer POL may be omitted.

도 4 및 6을 참조하면, 상기 제1 우회 수직 배선(BVL1)은 상기 제1 콘택홀(CNT1)을 통해 상기 제1 우회 수평 배선(BHL1)과 접촉하고, 상기 제2 우회 수직 배선(BVL2)은 상기 제2 콘택홀(CNT2)을 통해 상기 제1 우회 수평 배선(BHL1)과 접촉할 수 있다. 상기 벤딩 보호층(BPL) 및 상기 차광층(BM)은 상기 제1 비표시 영역(NDA1)과 중첩할 수 있다.4 and 6, the first bypass vertical wire BVL1 contacts the first bypass horizontal wire BHL1 through the first contact hole CNT1, and the second bypass vertical wire BVL2 may contact the first bypass horizontal wire BHL1 through the second contact hole CNT2. The bending protection layer BPL and the light blocking layer BM may overlap the first non-display area NDA1.

도 7 내지 도 11은 도 4의 표시 장치를 제조하는 방법을 설명하기 위한 단면도이다.7 to 11 are cross-sectional views illustrating a method of manufacturing the display device of FIG. 4 .

도 7을 참조하면, 상기 버퍼층(BFR), 상기 제1 무기 절연층(IL1), 및 상기 제2 무기 절연층(IL2)에 콘택홀이 형성될 수 있다. 상기 제1 비표시 영역(NDA1)과 중첩하는 상기 버퍼층(BFR), 상기 제1 무기 절연층(IL1), 및 상기 제2 무기 절연층(IL2)이 제거될 수 있다.Referring to FIG. 7 , contact holes may be formed in the buffer layer BFR, the first inorganic insulating layer IL1 , and the second inorganic insulating layer IL2 . The buffer layer BFR, the first inorganic insulating layer IL1 , and the second inorganic insulating layer IL2 overlapping the first non-display area NDA1 may be removed.

도 8을 참조하면, 상기 제2 무기 절연층(IL2) 상에 상기 제1 우회 수평 배선(BHL1), 상기 제1 연결 전극(CE1), 및 상기 제2 연결 전극(CE2)이 형성될 수 있다.Referring to FIG. 8 , the first bypass horizontal line BHL1 , the first connection electrode CE1 , and the second connection electrode CE2 may be formed on the second inorganic insulating layer IL2. .

도 9를 참조하면, 상기 제1 유기 절연층(OL1)이 형성되고, 상기 제1 유기 절연층(OL1)에 콘택홀이 형성될 수 있다.Referring to FIG. 9 , the first organic insulating layer OL1 may be formed, and a contact hole may be formed in the first organic insulating layer OL1.

도 10을 참조하면, 상기 제1 유기 절연층(OL1) 상에 상기 제1 우회 수직 배선(BVL1), 상기 제2 우회 수직 배선(BVL2), 상기 제1 데이터 배선(DL1), 및 상기 제3 연결 전극(CE3)이 형성될 수 있다. 상기 제1 우회 수직 배선(BVL1) 및 상기 제2 우회 수직 배선(BVL2은 상기 제1 우회 수평 배선(BHL1)과 연결될 수 있다.Referring to FIG. 10 , the first bypass vertical line BVL1, the second bypass vertical line BVL2, the first data line DL1, and the third bypass vertical line DL1 are formed on the first organic insulating layer OL1. A connection electrode CE3 may be formed. The first bypass vertical wire BVL1 and the second bypass vertical wire BVL2 may be connected to the first bypass horizontal wire BHL1.

도 11을 참조하면, 상기 벤딩 보호층(BPL) 및 상기 차광층(BM)은 상기 제1 비표시 영역(NDA1)과 중첩할 수 있다. 상기 제1 무기 절연층(IL1), 상기 제2 무기 절연층(IL2), 상기 발광층(EL), 및 상기 봉지층(ENC)은 상기 제1 비표시 영역(NDA1)과 중첩하지 않을 수 있다.Referring to FIG. 11 , the bending protection layer BPL and the light blocking layer BM may overlap the first non-display area NDA1. The first inorganic insulating layer IL1 , the second inorganic insulating layer IL2 , the light emitting layer EL, and the encapsulation layer ENC may not overlap the first non-display area NDA1 .

도 12는 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 확대도이고, 도 13은 도 12의 표시 장치를 설명하기 위한 단면도이다. 예를 들어, 도 12는 도 1의 B 영역을 확대한 확대도이고, 도 13은 도 12의 I-I' 선을 따라 절단한 단면도이다.12 is an enlarged view for explaining a display device according to another exemplary embodiment of the present invention, and FIG. 13 is a cross-sectional view for explaining the display device of FIG. 12 . For example, FIG. 12 is an enlarged view of region B of FIG. 1 , and FIG. 13 is a cross-sectional view taken along line II′ of FIG. 12 .

도 1 및 12를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(1200)는 제1 고전원 배선(VDDL1), 고전원 브릿지 배선(BDDL), 제2 고전원 배선(VDDL2), 제1 게이트 배선(GL1), 게이트 브릿지 배선(BGL), 제2 게이트 배선(GL2), 제1 발광 배선(EML1), 발광 브릿지 배선(BEML), 제2 발광 배선(EML2), 제1 저전원 배선(VSSL1), 저전원 브릿지 배선(BSSL), 제2 저전원 배선(VSSL2), 및 수직 배선(VL)을 포함할 수 있다. 상기 수직 배선(VL)은 제1 수직 배선(VL1) 및 제2 수직 배선(VL2)을 포함할 수 있다. 1 and 12 , a display device 1200 according to another embodiment of the present invention includes a first high power supply line VDDL1, a high power bridge line BDDL, a second high power supply line VDDL2, and a first high power supply line VDDL1. A gate wire GL1, a gate bridge wire BGL, a second gate wire GL2, a first light emitting wire EML1, a light emitting bridge wire BEML, a second light emitting wire EML2, a first low-power wire ( VSSL1), a low power bridge line (BSSL), a second low power line (VSSL2), and a vertical line (VL). The vertical line VL may include a first vertical line VL1 and a second vertical line VL2.

상기 제1 고전원 배선(VDDL1)은 상기 기판(SUB) 상에 배치되고, 상기 제1 표시 영역(DA1)과 중첩할 수 있다. 상기 제1 고전원 배선(VDDL1)은 상기 제1 방향(D1)으로 연장할 수 있다. 상기 제1 고전원 배선(VDDL1)에는 도 3을 참조하여 설명한 상기 고전원 전압(ELVDD)이 인가될 수 있다.The first high power line VDDL1 is disposed on the substrate SUB and may overlap the first display area DA1. The first high power supply line VDDL1 may extend in the first direction D1. The high power voltage ELVDD described with reference to FIG. 3 may be applied to the first high power supply line VDDL1 .

상기 고전원 브릿지 배선(BDDL)은 상기 기판(SUB) 상에 배치되고, 상기 제1 비표시 영역(NDA1)과 중첩할 수 있다. 상기 고전원 브릿지 배선(BDDL)은 상기 제1 방향(D1)으로 연장할 수 있다. 상기 고전원 브릿지 배선(BDDL)은 콘택홀을 통해 상기 제1 고전원 배선(VDDL1)과 연결될 수 있다.The high power bridge wiring BDDL is disposed on the substrate SUB and may overlap the first non-display area NDA1. The high power bridge line BDDL may extend in the first direction D1. The high power bridge line BDDL may be connected to the first high power line VDDL1 through a contact hole.

상기 제2 고전원 배선(VDDL2)은 상기 기판(SUB) 상에 배치되고, 상기 제2 표시 영역(DA2)과 중첩할 수 있다. 상기 제2 고전원 배선(VDDL2)은 상기 제1 방향(D1)으로 연장할 수 있다. 상기 제2 고전원 배선(VDDL2)은 콘택홀을 통해 상기 고전원 브릿지 배선(BDDL)과 연결될 수 있다.The second high power supply line VDDL2 is disposed on the substrate SUB and may overlap the second display area DA2. The second high power supply line VDDL2 may extend in the first direction D1. The second high power supply wire VDDL2 may be connected to the high power bridge wire BDDL through a contact hole.

상기 제1 게이트 배선(GL1)은 상기 기판(SUB) 상에 배치되고, 상기 제1 표시 영역(DA1)과 중첩할 수 있다. 상기 제1 게이트 배선(GL1)은 상기 제1 방향(D1)으로 연장할 수 있다. 상기 제1 게이트 배선(GL1)에는 도 3을 참조하여 설명한 상기 제1 게이트 신호(GW)가 인가될 수 있다.The first gate line GL1 is disposed on the substrate SUB and may overlap the first display area DA1. The first gate line GL1 may extend in the first direction D1. The first gate signal GW described with reference to FIG. 3 may be applied to the first gate line GL1 .

상기 게이트 브릿지 배선(BGL)은 상기 기판(SUB) 상에 배치되고, 상기 제1 비표시 영역(NDA1)과 중첩할 수 있다. 상기 게이트 브릿지 배선(BGL)은 상기 제1 방향(D1)으로 연장할 수 있다. 상기 게이트 브릿지 배선(BGL)은 콘택홀을 통해 상기 제1 게이트 배선(GL1)과 연결될 수 있다.The gate bridge line BGL is disposed on the substrate SUB and may overlap the first non-display area NDA1. The gate bridge line BGL may extend in the first direction D1. The gate bridge line BGL may be connected to the first gate line GL1 through a contact hole.

상기 제2 게이트 배선(GL2)은 상기 기판(SUB) 상에 배치되고, 상기 제2 표시 영역(DA2)과 중첩할 수 있다. 상기 제2 게이트 배선(GL2)은 상기 제1 방향(D1)으로 연장할 수 있다. 상기 제2 게이트 배선(GL2)은 콘택홀을 통해 상기 게이트 브릿지 배선(BGL)과 연결될 수 있다.The second gate line GL2 is disposed on the substrate SUB and may overlap the second display area DA2. The second gate line GL2 may extend in the first direction D1. The second gate line GL2 may be connected to the gate bridge line BGL through a contact hole.

상기 제1 발광 배선(EML1)은 상기 기판(SUB) 상에 배치되고, 상기 제1 표시 영역(DA1)과 중첩할 수 있다. 상기 제1 발광 배선(EML1)은 상기 제1 방향(D1)으로 연장할 수 있다. 상기 제1 발광 배선(EML1)에는 도 3을 참조하여 설명한 상기 발광 제어 신호(EM)가 인가될 수 있다.The first light emitting wire EML1 is disposed on the substrate SUB and may overlap the first display area DA1. The first light emitting wire EML1 may extend in the first direction D1. The light emitting control signal EM described with reference to FIG. 3 may be applied to the first light emitting wire EML1 .

상기 발광 브릿지 배선(BEML)은 상기 기판(SUB) 상에 배치되고, 상기 제1 비표시 영역(NDA1)과 중첩할 수 있다. 상기 발광 브릿지 배선(BEML)은 상기 제1 방향(D1)으로 연장할 수 있다. 상기 발광 브릿지 배선(BEML)은 콘택홀을 통해 상기 제1 발광 배선(EML1)과 연결될 수 있다.The light emitting bridge wiring BEML is disposed on the substrate SUB and may overlap the first non-display area NDA1. The light emitting bridge line BEML may extend in the first direction D1. The light emitting bridge line BEML may be connected to the first light emitting line EML1 through a contact hole.

상기 제2 발광 배선(EML2)은 상기 기판(SUB) 상에 배치되고, 상기 제2 표시 영역(DA2)과 중첩할 수 있다. 상기 제2 발광 배선(EML2)은 상기 제1 방향(D1)으로 연장할 수 있다. 상기 제2 발광 배선(EML2)은 콘택홀을 통해 상기 발광 브릿지 배선(BEML)과 연결될 수 있다.The second light emitting wire EML2 is disposed on the substrate SUB and may overlap the second display area DA2. The second light emitting wire EML2 may extend in the first direction D1. The second light emitting wire EML2 may be connected to the light emitting bridge wire BEML through a contact hole.

상기 제1 저전원 배선(VSSL1)은 상기 기판(SUB) 상에 배치되고, 상기 제1 표시 영역(DA1)과 중첩할 수 있다. 상기 제1 저전원 배선(VSSL1)은 상기 제1 방향(D1)으로 연장할 수 있다. 상기 제1 저전원 배선(VSSL1)에는 도 3을 참조하여 설명한 상기 저전원 전압(ELVSS)이 인가될 수 있다.The first low-power line VSSL1 is disposed on the substrate SUB and may overlap the first display area DA1. The first low power line VSSL1 may extend in the first direction D1. The low power voltage ELVSS described with reference to FIG. 3 may be applied to the first low power line VSSL1 .

상기 저전원 브릿지 배선(BSSL)은 상기 기판(SUB) 상에 배치되고, 상기 제1 비표시 영역(NDA1)과 중첩할 수 있다. 상기 저전원 브릿지 배선(BSSL)은 상기 제1 방향(D1)으로 연장할 수 있다. 상기 저전원 브릿지 배선(BSSL)은 콘택홀을 통해 상기 제1 저전원 배선(VSSL1)과 연결될 수 있다.The low power bridge line BSSL is disposed on the substrate SUB and may overlap the first non-display area NDA1. The low power bridge wire BSSL may extend in the first direction D1. The low power bridge line BSSL may be connected to the first low power line VSSL1 through a contact hole.

상기 제2 저전원 배선(VSSL2)은 상기 기판(SUB) 상에 배치되고, 상기 제2 표시 영역(DA2)과 중첩할 수 있다. 상기 제2 저전원 배선(VSSL2)은 상기 제1 방향(D1)으로 연장할 수 있다. 상기 제2 저전원 배선(VSSL2)은 콘택홀을 통해 상기 저전원 브릿지 배선(BSSL)과 연결될 수 있다.The second low power line VSSL2 is disposed on the substrate SUB and may overlap the second display area DA2. The second low power line VSSL2 may extend in the first direction D1. The second low power supply wire VSSL2 may be connected to the low power bridge wire BSSL through a contact hole.

상기 제1 수직 배선(VL1) 및 상기 제2 수직 배선(VL2)은 상기 기판(SUB) 상에 배치되고, 상기 제1 비표시 영역(NDA1)과 중첩할 수 있다. 상기 제1 수직 배선(VL1) 및 상기 제2 수직 배선(VL2)은 상기 제2 방향(D2)으로 연장할 수 있다. 일 실시예에서, 상기 수직 배선(VL)에는 전원 전압이 인가될 수 있다. 상기 전원 전압은 상기 고전원 전압(ELVDD) 및 상기 저전원 전압(ELVSS)을 포함할 수 있다. 예를 들어, 상기 제1 수직 배선(VL1)에는 상기 고전원 전압(ELVDD)이 인가되고, 상기 제2 수직 배선(VL2)에는 상기 저전원 전압(ELVSS)이 인가될 수 있다.The first vertical wire VL1 and the second vertical wire VL2 are disposed on the substrate SUB and may overlap the first non-display area NDA1. The first vertical wire VL1 and the second vertical wire VL2 may extend in the second direction D2. In one embodiment, a power supply voltage may be applied to the vertical line VL. The power supply voltage may include the high power supply voltage ELVDD and the low power supply voltage ELVSS. For example, the high power supply voltage ELVDD may be applied to the first vertical line VL1 , and the low power supply voltage ELVSS may be applied to the second vertical line VL2 .

도 12 및 13을 참조하면, 상기 제1 게이트 배선(GL1) 및 상기 제2 게이트 배선(GL2)은 상기 제1 무기 절연층(IL1) 상에 배치될 수 있다. 일 실시예에서, 상기 제1 게이트 배선(GL1) 및 상기 제2 게이트 배선(GL2)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 제1 게이트 배선(GL1) 및 상기 제2 게이트 배선(GL2)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.12 and 13 , the first gate line GL1 and the second gate line GL2 may be disposed on the first inorganic insulating layer IL1. In one embodiment, the first gate line GL1 and the second gate line GL2 may be formed of metal, alloy, conductive metal oxide, transparent conductive material, or the like. Examples of materials that can be used for the first gate line GL1 and the second gate line GL2 include silver (Ag), an alloy containing silver, molybdenum (Mo), and an alloy containing molybdenum. , aluminum (Al), alloy containing aluminum, aluminum nitride (AlN), tungsten (W), tungsten nitride (WN), copper (Cu), nickel (Ni), chromium (Cr), chromium nitride (CrN), Titanium (Ti), tantalum (Ta), platinum (Pt), scandium (Sc), indium tin oxide (ITO), indium zinc oxide (IZO), and the like may be present. These may be used alone or in combination with each other.

일 실시예에서, 상기 제1 비표시 영역(NDA1)과 중첩하는 상기 버퍼층(BFR), 상기 제1 무기 절연층(IL1), 및 상기 제2 무기 절연층(IL2)이 제거되고, 상기 게이트 브릿지 배선(BGL)은 상기 기판(SUB) 상에 배치될 수 있다. 상기 게이트 브릿지 배선(BGL)은 상기 제1 게이트 배선(GL1) 및 상기 제2 게이트 배선(GL2)과 연결될 수 있다. 일 실시예에서, 상기 게이트 브릿지 배선(BGL)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 게이트 브릿지 배선(BGL)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 일 실시예에서, 상기 게이트 브릿지 배선(BGL)은 알루미늄을 포함하는 Ti/Al/Ti 구조를 가질 수 있다.In an embodiment, the buffer layer BFR, the first inorganic insulating layer IL1 , and the second inorganic insulating layer IL2 overlapping the first non-display area NDA1 are removed, and the gate bridge The wiring BGL may be disposed on the substrate SUB. The gate bridge line BGL may be connected to the first gate line GL1 and the second gate line GL2 . In one embodiment, the gate bridge line BGL may be formed of metal, alloy, conductive metal oxide, transparent conductive material, or the like. Examples of materials that can be used for the gate bridge wiring (BGL) include silver (Ag), an alloy containing silver, molybdenum (Mo), an alloy containing molybdenum, aluminum (Al), and an alloy containing aluminum. Alloy, aluminum nitride (AlN), tungsten (W), tungsten nitride (WN), copper (Cu), nickel (Ni), chromium (Cr), chromium nitride (CrN), titanium (Ti), tantalum (Ta), It may be platinum (Pt), scandium (Sc), indium tin oxide (ITO), indium zinc oxide (IZO), and the like. These may be used alone or in combination with each other. In one embodiment, the gate bridge line BGL may have a Ti/Al/Ti structure including aluminum.

상기 제1 수직 배선(VL1) 및 상기 제2 수직 배선(VL2)은 상기 제1 유기 절연층(OL1) 상에 배치되고, 상기 제1 비표시 영역(NDA1)과 중첩할 수 있다. 일 실시예에서, 상기 제1 수직 배선(VL1) 및 상기 제2 수직 배선(VL2)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 제1 수직 배선(VL1) 및 상기 제2 수직 배선(VL2)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 일 실시예에서, 상기 제1 수직 배선(VL1) 및 상기 제2 수직 배선(VL2)은 알루미늄을 포함하는 Ti/Al/Ti 구조를 가질 수 있다.The first vertical wire VL1 and the second vertical wire VL2 are disposed on the first organic insulating layer OL1 and may overlap the first non-display area NDA1. In one embodiment, the first vertical wire VL1 and the second vertical wire VL2 may be formed of metal, alloy, conductive metal oxide, transparent conductive material, or the like. Examples of materials that can be used for the first vertical wiring VL1 and the second vertical wiring VL2 include silver (Ag), an alloy containing silver, molybdenum (Mo), and an alloy containing molybdenum. , aluminum (Al), alloy containing aluminum, aluminum nitride (AlN), tungsten (W), tungsten nitride (WN), copper (Cu), nickel (Ni), chromium (Cr), chromium nitride (CrN), Titanium (Ti), tantalum (Ta), platinum (Pt), scandium (Sc), indium tin oxide (ITO), indium zinc oxide (IZO), and the like may be present. These may be used alone or in combination with each other. In one embodiment, the first vertical wire VL1 and the second vertical wire VL2 may have a Ti/Al/Ti structure including aluminum.

도 14는 본 발명의 또 다른 실시예에 따른 표시 장치를 설명하기 위한 확대도이고, 도 15는 도 14의 표시 장치를 설명하기 위한 단면도이다. 예를 들어, 도 14는 도 1의 B 영역을 확대한 확대도이고, 도 15는 도 14의 II-II' 선을 절단한 단면도이다.14 is an enlarged view for explaining a display device according to another exemplary embodiment of the present invention, and FIG. 15 is a cross-sectional view for explaining the display device of FIG. 14 . For example, FIG. 14 is an enlarged view of region B of FIG. 1 , and FIG. 15 is a cross-sectional view taken along line II-II' of FIG. 14 .

도 1 및 14를 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치(1300)는 상기 제1 고전원 배선(VDDL1), 상기 고전원 브릿지 배선(BDDL), 상기 제2 고전원 배선(VDDL2), 상기 제1 게이트 배선(GL1), 상기 게이트 브릿지 배선(BGL), 상기 제2 게이트 배선(GL2), 상기 제1 발광 배선(EML1), 상기 발광 브릿지 배선(BEML), 상기 제2 발광 배선(EML2), 상기 제1 저전원 배선(VSSL1), 상기 저전원 브릿지 배선(BSSL), 상기 제2 저전원 배선(VSSL2), 차폐 패턴(SDL), 및 수직 배선(VL)을 포함할 수 있다. 상기 수직 배선(VL)은 제1 수직 배선(VL1) 및 제2 수직 배선(VL2)을 포함할 수 있다.1 and 14 , the display device 1300 according to another embodiment of the present invention includes the first high power supply line VDDL1, the high power bridge line BDDL, and the second high power supply line VDDL2. ), the first gate wire GL1, the gate bridge wire BGL, the second gate wire GL2, the first light emitting wire EML1, the light emitting bridge wire BEML, and the second light emitting wire (EML2), the first low power line (VSSL1), the low power bridge line (BSSL), the second low power line (VSSL2), a shielding pattern (SDL), and a vertical line (VL). . The vertical line VL may include a first vertical line VL1 and a second vertical line VL2.

다만, 상기 표시 장치(1300)는 상기 차폐 패턴(SDL), 상기 제1 수직 배선(VL1), 및 상기 제2 수직 배선(VL2)을 제외하고는, 도 12를 참조하여 설명한 상기 표시 장치(1200)와 실질적으로 동일할 수 있다.However, the display device 1300 is the display device 1200 described with reference to FIG. 12 except for the shielding pattern SDL, the first vertical line VL1, and the second vertical line VL2. ) may be substantially the same as

상기 차폐 패턴(SDL)은 상기 기판(SUB) 상에 배치되고, 상기 제1 비표시 영역(NDA1)과 중첩할 수 있다. 상기 차폐 패턴(SDL)은 상기 제2 방향(D2)으로 연장할 수 있다. 일 실시예에서, 상기 차폐 패턴(SDL)은 상기 제1 수직 배선(VL1)과 브릿지 배선(예를 들어, 상기 고전원 브릿지 배선(BDDL), 상기 게이트 브릿지 배선(BGL), 상기 발광 브릿지 배선(BEML), 및/또는 상기 저전원 브릿지 배선(BSSL)) 사이를 차폐할 수 있다. 또한, 상기 차폐 패턴(SDL)은 상기 제2 수직 배선(VL2)과 상기 브릿지 배선 사이를 차폐할 수 있다. 예를 들어, 상기 차폐 패턴(SDL)에는 정전압이 인가되거나, 상기 차폐 패턴(SDL)은 전기적으로 플로팅될 수 있다.The shielding pattern SDL is disposed on the substrate SUB and may overlap the first non-display area NDA1. The shielding pattern SDL may extend in the second direction D2. In an embodiment, the shielding pattern SDL may include the first vertical line VL1 and a bridge line (eg, the high power bridge line BDDL, the gate bridge line BGL, and the light emitting bridge line (eg, the high power bridge line BDDL)). BEML) and/or the low power bridge line (BSSL). Also, the shielding pattern SDL may shield between the second vertical wire VL2 and the bridge wire. For example, a positive voltage may be applied to the shielding pattern SDL, or the shielding pattern SDL may be electrically floated.

상기 제1 수직 배선(VL1) 및 상기 제2 수직 배선(VL2)은 상기 기판(SUB) 상에 배치되고, 상기 제1 비표시 영역(NDA1)과 중첩할 수 있다. 상기 제1 수직 배선(VL1) 및 상기 제2 수직 배선(VL2)은 상기 제2 방향(D2)으로 연장할 수 있다. 일 실시예에서, 상기 제1 수직 배선(VL1) 및 상기 제2 수직 배선(VL2)에는 상기 센싱 전압이 인가될 수 있다. 또한, 상기 제1 비표시 영역(NDA1)에는 상기 제1 및 제2 수직 배선들(VL2)과 교차하는 적어도 하나의 수평 배선이 더 형성될 수 있다.The first vertical wire VL1 and the second vertical wire VL2 are disposed on the substrate SUB and may overlap the first non-display area NDA1. The first vertical wire VL1 and the second vertical wire VL2 may extend in the second direction D2. In one embodiment, the sensing voltage may be applied to the first vertical line VL1 and the second vertical line VL2 . In addition, at least one horizontal wire crossing the first and second vertical wires VL2 may be further formed in the first non-display area NDA1 .

도 14 및 15를 참조하면, 상기 차폐 패턴(SDL)은 상기 제1 유기 절연층(OL1) 상에 배치될 수 있고, 상기 제1 비표시 영역(NDA1)과 중첩할 수 있다. 일 실시예에서, 상기 차폐 패턴(SDL)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 차폐 패턴(SDL)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 일 실시예에서, 상기 차폐 패턴(SDL)은 알루미늄을 포함하는 Ti/Al/Ti 구조를 가질 수 있다.14 and 15 , the shielding pattern SDL may be disposed on the first organic insulating layer OL1 and may overlap the first non-display area NDA1. In one embodiment, the shielding pattern SDL may be formed of a metal, an alloy, a conductive metal oxide, a transparent conductive material, or the like. Examples of materials that can be used as the shielding pattern SDL include silver (Ag), an alloy containing silver, molybdenum (Mo), an alloy containing molybdenum, aluminum (Al), an alloy containing aluminum , aluminum nitride (AlN), tungsten (W), tungsten nitride (WN), copper (Cu), nickel (Ni), chromium (Cr), chromium nitride (CrN), titanium (Ti), tantalum (Ta), platinum (Pt), scandium (Sc), indium tin oxide (ITO), indium zinc oxide (IZO), and the like. These may be used alone or in combination with each other. In one embodiment, the shielding pattern SDL may have a Ti/Al/Ti structure including aluminum.

상기 제1 수직 배선(VL1) 및 상기 제2 수직 배선(VL2)은 상기 벤딩 보호층(BPL) 상에 배치될 수 있고, 상기 제1 비표시 영역(NDA1)과 중첩할 수 있다. 일 실시예에서, 상기 제1 수직 배선(VL1) 및 상기 제2 수직 배선(VL2)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 제1 수직 배선(VL1) 및 상기 제2 수직 배선(VL2)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 일 실시예에서, 상기 제1 수직 배선(VL1) 및 상기 제2 수직 배선(VL2)은 알루미늄을 포함하는 Ti/Al/Ti 구조를 가질 수 있다.The first vertical line VL1 and the second vertical line VL2 may be disposed on the bending protection layer BPL and may overlap the first non-display area NDA1. In one embodiment, the first vertical wire VL1 and the second vertical wire VL2 may be formed of metal, alloy, conductive metal oxide, transparent conductive material, or the like. Examples of materials that can be used for the first vertical wiring VL1 and the second vertical wiring VL2 include silver (Ag), an alloy containing silver, molybdenum (Mo), and an alloy containing molybdenum. , aluminum (Al), alloy containing aluminum, aluminum nitride (AlN), tungsten (W), tungsten nitride (WN), copper (Cu), nickel (Ni), chromium (Cr), chromium nitride (CrN), Titanium (Ti), tantalum (Ta), platinum (Pt), scandium (Sc), indium tin oxide (ITO), indium zinc oxide (IZO), and the like may be present. These may be used alone or in combination with each other. In one embodiment, the first vertical wire VL1 and the second vertical wire VL2 may have a Ti/Al/Ti structure including aluminum.

도 16은 본 발명의 또 다른 실시예에 따른 표시 장치를 설명하기 위한 확대도이고, 도 17은 도 16의 표시 장치를 설명하기 위한 단면도이다. 예를 들어, 도 16은 도 1의 B 영역을 확대한 확대도이고, 도 17은 도 16의 III-III' 선을 절단한 단면도이다.16 is an enlarged view for explaining a display device according to another exemplary embodiment of the present invention, and FIG. 17 is a cross-sectional view for explaining the display device of FIG. 16 . For example, FIG. 16 is an enlarged view of region B of FIG. 1 , and FIG. 17 is a cross-sectional view taken along line III-III' of FIG. 16 .

도 1 및 16을 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치(1400)는 상기 제1 고전원 배선(VDDL1), 상기 고전원 브릿지 배선(BDDL), 상기 제2 고전원 배선(VDDL2), 상기 제1 게이트 배선(GL1), 상기 게이트 브릿지 배선(BGL), 상기 제2 게이트 배선(GL2), 상기 제1 발광 배선(EML1), 상기 발광 브릿지 배선(BEML), 상기 제2 발광 배선(EML2), 상기 제1 저전원 배선(VSSL1), 상기 저전원 브릿지 배선(BSSL), 상기 제2 저전원 배선(VSSL2), 및 구동부(DV)를 포함할 수 있다.1 and 16 , the display device 1400 according to another embodiment of the present invention includes the first high power supply line VDDL1, the high power bridge line BDDL, and the second high power supply line VDDL2. ), the first gate wire GL1, the gate bridge wire BGL, the second gate wire GL2, the first light emitting wire EML1, the light emitting bridge wire BEML, and the second light emitting wire (EML2), the first low power line VSSL1, the low power bridge line BSSL, the second low power line VSSL2, and a driver DV.

다만, 상기 표시 장치(1400)는 상기 구동부(DV)를 제외하고는, 도 14를 참조하여 설명한 상기 표시 장치(1300)와 실질적으로 동일할 수 있다.However, the display device 1400 may be substantially the same as the display device 1300 described with reference to FIG. 14 except for the driving unit DV.

상기 구동부(DV)는 상기 기판(SUB) 상에 배치되고, 상기 제1 비표시 영역(NDA1)과 중첩할 수 있다. 일 실시예에서, 상기 구동부(DV)는 게이트 신호(예를 들어, 상기 제1 게이트 신호(GW), 상기 제2 게이트 신호(GI), 및 상기 제3 게이트 신호(GI))를 생성하는 게이트 구동부일 수 있다. 상기 구동부(GV)는 상기 게이트 신호를 생성하여, 상기 제1 게이트 배선(GL1) 및 상기 제2 게이트 배선(GL2)으로 공급할 수 있다.The driving unit DV is disposed on the substrate SUB and may overlap the first non-display area NDA1. In an exemplary embodiment, the driver DV may be configured to generate gate signals (eg, the first gate signal GW, the second gate signal GI, and the third gate signal GI). It may be a driving unit. The driver GV may generate the gate signal and supply it to the first gate line GL1 and the second gate line GL2 .

도 16 및 17에 도시된 바와 같이, 본 명세서에서는 상기 구동부(GV)가 상기 게이트 구동부인 경우를 설명하지만, 본 발명은 이에 한정되지 아니한다. 다른 실시예에서, 상기 구동부(DV)는 상기 발광 제어 신호(EM)를 생성하는 발광 구동부일 수 있다. As shown in FIGS. 16 and 17 , a case in which the driving unit GV is the gate driving unit is described in this specification, but the present invention is not limited thereto. In another embodiment, the driver DV may be a light emitting driver that generates the light emitting control signal EM.

도 16 및 17을 참조하면, 상기 구동부(DV)는 적어도 하나의 구동 트랜지스터(DTR)을 포함할 수 있다. 상기 구동 트랜지스터(DTR)는 상기 제1 비표시 영역(NDA1)과 중첩할 수 있다. 상기 구동 트랜지스터(DTR)는 상기 게이트 신호를 생성하여, 상기 제1 게이트 배선(GL1) 및 상기 제2 게이트 배선(GL2)으로 공급할 수 있다. 상기 구동 트랜지스터(DTR)는 구동 액티브 패턴(DACT), 구동 게이트 전극(DGAT), 제1 구동 연결 전극(DCE1), 및 제2 구동 연결 전극(DCE2)을 포함할 수 있다.Referring to FIGS. 16 and 17 , the driver DV may include at least one driving transistor DTR. The driving transistor DTR may overlap the first non-display area NDA1. The driving transistor DTR may generate the gate signal and supply it to the first gate line GL1 and the second gate line GL2 . The driving transistor DTR may include a driving active pattern DACT, a driving gate electrode DGAT, a first driving connection electrode DCE1 , and a second driving connection electrode DCE2 .

도 18은 본 발명의 또 다른 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.18 is a cross-sectional view illustrating a display device according to another exemplary embodiment of the present invention.

도 18을 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치(1500)는 상기 제1 게이트 배선(GL1), 상기 제2 게이트 배선(GL2), 상기 구동 트랜지스터(DTR), 차폐 패턴(SDL), 제1 수직 배선(VL1), 및 제2 수직 배선(VL2)을 포함할 수 있다. Referring to FIG. 18 , a display device 1500 according to another exemplary embodiment of the present invention includes the first gate line GL1 , the second gate line GL2 , the driving transistor DTR, and the shielding pattern SDL. ), a first vertical line VL1, and a second vertical line VL2.

다만, 상기 표시 장치(1500)는 상기 차폐 패턴(SDL), 상기 제1 수직 배선(VL1), 및 상기 제2 수직 배선(VL2)을 제외하고는, 도 17을 참조하여 설명한 상기 표시 장치(1400)와 실질적으로 동일할 수 있다.However, the display device 1500 is the display device 1400 described with reference to FIG. 17 except for the shielding pattern SDL, the first vertical line VL1, and the second vertical line VL2. ) may be substantially the same as

상기 차폐 패턴(SDL)은 상기 구동 트랜지스터(DTR) 상에 배치되고, 상기 제1 비표시 영역(NDA1)과 중첩할 수 있다. 상기 차폐 패턴(SDL)은 상기 제1 수직 배선(VL1)(또는, 상기 제2 수직 배선(VL2))과 상기 구동 트랜지스터(DTR) 사이를 차폐할 수 있다.The shielding pattern SDL is disposed on the driving transistor DTR and may overlap the first non-display area NDA1. The shielding pattern SDL may shield between the first vertical line VL1 (or the second vertical line VL2) and the driving transistor DTR.

상기 제1 수직 배선(VL1) 및 상기 제2 수직 배선(VL2)은 상기 벤딩 보호층(BPL) 상에 배치되고, 상기 제1 비표시 영역(NDA1)과 중첩할 수 있다. 상기 제1 수직 배선(VL1) 및 상기 제2 수직 배선(VL2)은 상기 제2 방향(D2)으로 연장할 수 있다. 일 실시예에서, 상기 제1 수직 배선(VL1) 및 상기 제2 수직 배선(VL2)에는 상기 센싱 전압이 인가될 수 있다. 또한, 상기 제1 비표시 영역(NDA1)에는 상기 제1 및 제2 수직 배선들(VL2)과 교차하는 적어도 하나의 수평 배선이 더 형성될 수 있다.The first vertical line VL1 and the second vertical line VL2 are disposed on the bending protection layer BPL and may overlap the first non-display area NDA1. The first vertical wire VL1 and the second vertical wire VL2 may extend in the second direction D2. In one embodiment, the sensing voltage may be applied to the first vertical line VL1 and the second vertical line VL2 . In addition, at least one horizontal wire crossing the first and second vertical wires VL2 may be further formed in the first non-display area NDA1 .

상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.Although the foregoing has been described with reference to exemplary embodiments of the present invention, those skilled in the art can within the scope not departing from the spirit and scope of the present invention described in the claims below. It will be understood that various modifications and changes can be made.

본 발명은 표시 장치에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등의 표시 장치에 적용될 수 있다.The present invention can be applied to display devices. For example, the present invention can be applied to display devices such as high-resolution smartphones, mobile phones, smart pads, smart watches, tablet PCs, vehicle navigation systems, televisions, computer monitors, and laptop computers.

이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to exemplary embodiments of the present invention, those skilled in the art can make various modifications to the present invention within the scope not departing from the spirit and scope of the present invention described in the claims below. It will be understood that it can be modified and changed accordingly.

1000, 1100, 1200, 1300, 1400, 1500: 표시 장치
SUB: 기판 DA1: 제1 표시 영역
NDA1: 제1 비표시 영역 DL1: 제1 데이터 배선
BL: 우회 데이터 배선 BVL1: 제1 우회 수직 배선
BHL1: 제1 우회 수평 배선 BGL: 게이트 브릿지 배선
VL1: 제1 수직 배선 SDL: 차폐 패턴
DTR: 구동 트랜지스터1000, 1100, 1200, 1300, 1400, 1500: display device
SUB: substrate DA1: first display area
NDA1: first non-display area DL1: first data wire
BL: bypass data wiring BVL1: first bypass vertical wiring
BHL1: First bypass horizontal wiring BGL: Gate bridge wiring
VL1: first vertical wire SDL: shield pattern
DTR: drive transistor

Claims

a substrate including a first display area, a non-display area bent from the first display area, and a second display area adjacent to the non-display area;
a first data line disposed on the first display area of the substrate and connected to a data driver;
a second data wire disposed on the second display area of the substrate; and
and a detour data line disposed on the non-display area of the substrate and electrically connecting the data driver and the second data line.

The method of claim 1 , wherein the second display area is adjacent to the first display area in a first direction,
The display device of claim 1 , wherein the bypass data wire includes a bypass horizontal wire extending in the first direction.

The method of claim 2, wherein the bypass data wire
a first bypass vertical wire disposed on the first display area and extending in a second direction crossing the first direction; and
and a second bypass vertical wire disposed on the second display area and extending in the second direction.

The method of claim 3 , wherein the first bypass vertical wire and the bypass horizontal wire are connected through a first contact hole in the first display area,
The display device of claim 1 , wherein the second bypass vertical wire and the bypass horizontal wire are connected through a second contact hole in the second display area.

According to claim 3,
an active pattern disposed on the first display area of the substrate;
a gate electrode disposed on the active pattern; and
a connection electrode disposed between the gate electrode and the first data line and connecting the active pattern and the first data line;
The bypass horizontal wiring is formed together with the connection electrode,
The first bypass vertical wire and the second bypass vertical wire are formed together with the first data wire.

The display device according to claim 1 , wherein the bypass data line comprises aluminum.

The method of claim 1 , wherein a first pixel electrically connected to the first data line is disposed in the first display area;
The display device of claim 1 , wherein a second pixel electrically connected to the second data line is disposed in the second display area.

The display device of claim 7 , wherein no pixels are arranged in the non-display area.

According to claim 7,
and a light blocking layer disposed on the non-display area of the substrate.

a substrate including a first display area, a non-display area bent from the first display area, and a second display area adjacent to the non-display area in a first direction;
a first gate line disposed on the first display area of the substrate and extending in the first direction;
a second gate wire disposed on the second display area of the substrate, extending in the first direction, and electrically connected to the first gate wire; and
and a vertical wire disposed on the non-display area of the substrate and extending in a second direction crossing the first direction.

11. The display device of claim 10, wherein the vertical wiring comprises aluminum.

11. The display device of claim 10, wherein a power supply voltage is applied to the vertical wiring.

According to claim 12,
and a gate bridge wire extending in the first direction from the non-display area and connecting the first gate wire and the second gate wire.

11. The display device of claim 10, wherein a sensing voltage is applied to the vertical line.

According to claim 14,
a gate bridge wire extending in the second direction from the non-display area and connecting the first gate wire and the second gate wire; and
The display device of claim 1, further comprising a shielding pattern disposed between the gate bridge line and the vertical line.

According to claim 14,
a driving transistor disposed on the non-display area of the substrate and providing a gate signal to the first gate line and the second gate line; and
The display device of claim 1, further comprising a shielding pattern disposed between the driving transistor and the vertical line.

a substrate including a first display area, a non-display area bent from the first display area, and a second display area adjacent to the non-display area in a first direction;
a first gate line disposed on the first display area of the substrate and extending in the first direction;
a second gate wire disposed on the second display area of the substrate, extending in the first direction, and electrically connected to the first gate wire; and
and a driving transistor disposed on the non-display area of the substrate and providing a gate signal to the first gate line and the second gate line.

According to claim 17,
and a power supply wire disposed on the driving transistor and extending in a second direction crossing the first direction.