KR20230117724A - 지문 센서 소자 및 방법 - Google Patents

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KR20230117724A
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KR
South Korea
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layer
substrate
fingerprint sensor
high voltage
sensor
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Application number
KR1020230101176A
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English (en)
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유펭 첸
첸화 유
치화 첸
하오이 차이
청시 리우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Publication date
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/13294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/132 - H01L2224/13291
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
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    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/215—Material
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/81024—Applying flux to the bonding area
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
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Abstract

지문 센서 패키지 및 방법이 제공된다. 지문 센서 패키지는 지문 센서면 재료를 갖는 지문 센서와 지문 센서의 제1 측으로부터 지문 센서의 제2 측까지 전기적 접속부를 포함한다. 지문 센서에 고전압 칩이 접속된 후 고전압 칩을 갖는 지문 센서 패키지가 기판에 접속되며, 기판은 고전압 칩의 존재를 수용하는 개구를 가진다.

Description

지문 센서 소자 및 방법{FINGERPRINT SENSOR DEVICE AND METHOD}
우선권 주장 및 상호 참조
본 출원은 여기에 참조로 그 전체가 포함된, "지문 센서 모듈"이란 제목의 2016년 2월 26일자 출원된 미국 가출원 번호 제62/300,164호의 우선권 및 이익을 주장한다.
기술분야
본 발명은 지문 센서 소자 및 방법에 관한 것이다.
사용자 기기들이 더 소형화되고 더 휴대가 쉬워짐에 따라, 나쁜 의도를 갖는 사람들이 사용자 기기들을 훔치기가 용이해지고 있다. 이러한 기기들이 사용자의 민감한 정보를 지니고 있는 경우, 사용자 기기들에 배리어(barrier)가 놓여있지 않으면 도둑들이 이러한 정보에 접근할 수 있다. 일단 이러한 장벽이 기기에 접근을 시도하는 사람의 지문을 식별하는 데 사용될 수 있는 지문 센서이고 지문이 사용자와 동일한 지문이 아니라면, 접근은 거부될 것이다.
그러나, 무선 전화기와 같은 사용자 기기가 더 작아짐에 따라, 사용자 기기 내의 개별 성분 각각에 대해서도 동시에 크기 감소를 요구하는 압박이 존재한다. 이로써, 성능 감소를 보이지 않고 지문 센서를 포함하는 지문 패키지의 크기를 감소시키려는 압박이 존재한다. 이로써, 원하는 크기 감소를 이루기 위한 개선이 요구된다.
일 실시예에 따르면, 지문 스캐너 제조 방법은 지문 센서 위에 지문 센서면 재료를 부착하는 것을 포함한다. 지문 센서는 반도체 기판과 해당 반도체 기판과 상기 지문 센서면 재료 사이의 전극의 어레이를 포함한다. 지문 센서와 전기적으로 접속되도록 고전압 칩이 부착되며, 상기 고전압 칩은 지문 센서 중 지문 센서면 재료와 반대되는 측 상에 위치된다. 지문 센서는 기판에 부착되며, 고전압 칩은 지문 센서를 기판에 부착한 후 기판의 개구 내에 위치된다.
다른 실시예에 따르면, 지문 스캐너 제조 방법은 지문 센서 기판을 관통하도록 관통 비아를 형성하는 것을 포함한다. 지문 센서 기판 위에 전극의 어레이가 형성되며, 상기 전극의 어레이는 상기 지문 센서 기판의 제1 측 상의 능동 소자와 전기적으로 접속되며, 상기 지문 센서 기판의 제1 측 위에 지문 센서 커버가 부착된다. 상기 능동 소자와 전기적으로 접속되도록 고전압 칩이 부착되며, 상기 고전압 칩은 지문 센서 기판 중 상기 전극의 어레이와 반대되는 측 상에 위치되며, 상기 고전압 칩은 제2 기판 내에 위치된 개구 내에 배치된다.
또 다른 실시예에 따르면, 지문 센서를 포함하는 반도체 소자가 제공된다. 관통 비아는 상기 지문 센서의 제1 측과 상기 제1 측과 반대인 상기 지문 센서의 제2 측 상에 위치된 전도성 요소를 전기적으로 접속한다. 고전압 칩이 상기 관통 비아와 전기적으로 접속되며, 기판이 상기 관통 비아와 전기적으로 접속되며, 상기 고전압 칩은 상기 기판의 개구 내에 위치된다.
본 개시 내용의 여러 측면들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작도된 것은 아님을 밝힌다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a-1f는 일부 실시예에 따라 센서로부터 측방 제거되는 관통 비아를 사용하는 지문 센서 패키지를 나타내는 도면.
도 2a-2b는 일부 실시예에 따라 재분배 층과 관련하여 지문 센서를 관통하는 관통 비아를 사용하는 실시예를 예시하는 도면.
도 3a-3b는 일부 실시예에 따라 재분배 층이 없이 지문 센서를 관통하는 관통 비아를 사용하는 실시예를 예시하는 도면.
도 4는 일부 실시예에 따라 반도체 소자 내로 지문 센서 패키지가 통합된 것을 예시하는 도면.
도 5는 일부 실시예에 따라 반도체 소자 내로 지문 센서 패키지가 통합된 것을 예시하는 도면.
다음의 개시 내용은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시 형태 또는 예를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
시스템 패키지(SiP) 솔루션 또는 그 밖에 통합 팬 아웃(integrated fan out: InFO) 구조의 지문 센서에 대한 실시예들을 설명한다. 그러나, 실시예들은 임의의 적절한 패키지에 사용될 수 있다.
이제 도 1a를 참조하면, 캐리어 기판(101), 접착층(103), 폴리머 층(105), 제1 재배선 층(107), 제1 관통 기판 비아(TSV)(109) 및 지문 센서(104)를 활용하는 실시예를 예시한다. 일 실시예에서, 캐리어 기판(101)은 예컨대, 유리 또는 실리콘 산화물과 같은 실리콘계 재료 또는 알루미늄 산화물, 이들 재료 중 임의의 조합 등과 같은 다른 재료를 포함한다. 캐리어 기판(101)은 지문 센서(104)와 같은 소자의 부착을 제공하기 위해 평면형이다.
접착층(103)은 캐리어 기판에 대한 상부 구조체의 부착을 보조하기 위해 캐리어 기판 위에 배치될 수 있다. 일 실시예에서, 접착층(103)은 에폭시 수지, 페놀 수지, 아크릴 고무, 실리카 필러, 또는 이들의 조합과 같은 다이 부착 필름(die attached film: DAF)이고, 라미네이션 기법을 이용하여 부착된다. 그러나, 임의의 다른 적절한 형성 재료 및 방법이 사용될 수 있다.
폴리머 층(105)은 접착층(103) 위에 초기에 형성된다. 일 실시예에서, 폴리머 층(105)은 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물 등의 저-k 유전체, 다공성 탄소 도핑된 실리콘 이산화물 등의 극저-k 유전체, 이들의 조합 등의 하나 이상의 적절한 유전체 재료로 형성될 수 있다. 폴리머 층(105)은 화학적 기상 증착(CVD)와 같은 공정을 통해 형성될 수 있지만, 임의의 적절한 공정을 이용할 수 있으며, 약 9.25 KÅ과 같이 약 0.5 ㎛~약 5 ㎛의 두께를 가질 수 있다.
일단 폴리머 층(105)이 형성되면, 폴리머 층(105) 위에 언더범프 배선층(137)과 제1 재배선 층(107)이 형성될 수 있다. 일 실시예에서, 언더범프 배선층(137)은 티타늄 층, 구리층 및 니켈층과 같이 3개의 전도성 재료층을 포함할 수 있다. 그러나, 당업자 중 한 사람이라면 언더범프 배선층(137)의 형성에 적합할 수 있는, 예컨대 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열 등의 재료와 층의 다수의 적절한 배열이 존재함을 인지할 것이다. 언더범프 배선층(137)에 사용될 수 있는 임의의 적절한 재료 또는 재료층은 전적으로 실시예의 범위 내에 포함되도록 의도된 것이다.
일 실시예에서, 언더범프 배선층(137)은 폴리머 층(105) 위에 각 층을 형성하는 것에 의해 형성된다. 각 층의 형성은 원하는 재료에 따라 스퍼터링, 증발 또는 PECVD 공정과 같은 다른 형성 공정을 대안적으로 이용할 수 있지만 전기화학 도금과 같은 도금 공정을 이용하여 수행될 수 있다. 언더범프 배선층(137)은 약 5 ㎛와 같이 약 0.7 ㎛~약 10 ㎛의 두께를 갖도록 형성될 수 있다.
일 실시예에서, 제1 재배선 층(107)은 일련의 유전층(135)(예, 3개의 유전층) 내에 매입된 일련의 전도성 층(133)(예, 2개의 전도성 층)을 포함한다. 일 실시예에서, 일련의 유전층(135) 중 제1 유전층이 폴리머 층(105) 위에 형성되는데, 일련의 유전층(135) 중 해당 제1 유전층은 폴리벤족사졸(PBO)와 같은 재료일 수 있지만, 폴리이미드 또는 폴리이미드 유도체와 같은 임의의 다른 재료를 사용할 수 있다. 일련의 유전층(135) 중 제1 유전층은 예컨대 스핀-코팅 공정을 이용하여 배치될 수 있지만, 임의의 적절한 방법을 이용할 수 있다.
일련의 유전층(135) 중 제1 유전층이 형성된 후, 일련의 유전층(135) 중 제1 유전층의 일부를 제거하는 것에 의해 일련의 유전층(135) 중 제1 유전층을 관통하는 개구가 형성될 수 있다. 개구는 적절한 포토리소그래피 마스크 및 식각 공정을 이용하여 형성될 수 있지만, 임의의 적절한 공정 또는 공정들을 이용하여 일련의 유전층(135) 중 제1 유전층을 패턴화할 수 있다.
일단 일련의 유전층(135) 중 제1 유전층이 형성되어 패턴화되면, 일련의 유전층(135) 중 제1 유전층 위에 그리고 일련의 유전층(135) 중 제1 유전층 내에 형성된 개구를 통해 일련의 전도성 층(133) 중 제1 전도성 층이 형성된다. 일 실시예에서, 일련의 전도성 층(133) 중 제1 전도성 층은 CVD 또는 스퍼터링과 같은 적절한 성막 공정을 통해 먼저 티타늄 구리 합금의 시드층(도시 생략)을 형성하는 것에 의해 형성될 수 있다. 이후 시드층을 피복하도록 포토레지스트(도시 생략)가 형성되고, 해당 포토레지스트는 일련의 전도성 층(133) 중 제1 전도성 층이 위치되기 원하는 부분에 위치되는 시드층의 부분을 노출하도록 후속으로 패턴화될 수 있다.
일단 포토레지스트가 형성되어 패턴화되면, 도금과 같은 증착 공정을 통해 시드층 상에 구리와 같은 전도성 재료가 형성될 수 있다. 전도성 재료는 약 5 ㎛와 같이 약 1 ㎛~약 10 ㎛의 두께를 갖도록 형성될 수 있다. 그러나, 논의되는 재료와 방법이 전도성 재료의 형성에 적절하지만, 이들 재료는 단지 예시적인 것이다. 일련의 전도성 층(133) 중 제1 전도성 층을 형성하기 위해 AlCu 또는 Au와 같은 임의의 다른 적절한 재료와 CVD 또는 PVD와 같은 임의의 다른 적절한 성막 공정이 이용될 수 있다. 일단 전도성 재료가 형성되면, 애싱(ashing)과 같은 적절한 제거 공정을 통해 포토레지스트가 제거될 수 있다. 추가로, 포토레지스트의 제거 후, 포토레지스트에 의해 피복된 시드층의 해당 부분이 예컨대, 전도성 재료를 마스크로서 사용하는 적절한 식각 공정을 통해 제거될 수 있다.
일단 일련의 전도성 층(133) 중 제1 전도성 층이 형성되면, 일련의 유전층(135) 중 제1 유전층과 일련의 전도성 층(133) 중 제1 전도성 층과 유사한 단계를 반복하는 것에 의해 일련의 유전층(135) 중 제2 유전층과 일련의 전도성 층(133) 중 제2 전도성 층이 형성될 수 있다. 이들 단계는 일련의 전도성 층(133) 각각을 일련의 전도성 층(133) 중 하부의 전도성 층에 전기적으로 접속하도록 원하는 대로 반복될 수 있고, 일련의 전도성 층(133) 중 최상층과 일련의 유전층(135) 중 최상층이 형성될 때까지 원하는 회수로 반복될 수 있다. 일 실시예에서, 일련의 전도성 층(133)과 일련의 유전층(135)의 증착 및 패턴화는 제1 재배선 층(107)이 2개의 층과 같은 원하는 개수의 층을 가질 때까지 계속될 수 있지만, 임의의 적절한 수의 개별 층이 적용될 수 있다.
일단 캐리어 기판(101) 위에 제1 재배선 층(107)이 형성되면, 제1 재배선 층(107)과 전기적으로 접속되도록 제1 TSV(109)가 형성된다. 일 실시예에서, TSV(109)는 처음에 시드층(도 1a에 별도로 예시되지 않음)을 형성하는 것에 의해 형성될 수 있다. 일 실시예에서, 시드층은 후속 처리 단계 중에 후막 층의 형성을 보조하는 전도성 재료의 박막층이다. 시드층은 약 1000Å 의 두께의 티타늄 층과 이에 후속하는 약 5000Å 두께의 구리층을 포함할 수 있다. 시드층은 원하는 재료에 따라 예컨대, 스퍼터링, 증발 또는 PECVD 공정과 같은 공정을 이용하여 형성될 수 있다. 시드층은 약 0.5 ㎛와 같이 약 0.3 ㎛~약 1 ㎛의 두께를 갖도록 형성될 수 있다.
일단 시드층이 형성되면, 시드층 위에 포토레지스트(도 1a에 예시되지 않음)가 배치된다. 일 실시예에서, 포토레지스트는 시드층 위에, 예컨대 스핀 코팅 기법을 이용하여 약 120 ㎛와 같이 약 50 ㎛~약 250 ㎛의 높이로 배치될 수 있다. 일단 배치되면, 포토레지스트는 패턴화된 에너지원(예, 패턴화된 광원)에 노출시켜 화학 반응을 유도하여 패턴화된 광원에 노출된 포토레지스트의 해당 부분에 물리적 변화를 야기하는 것에 의해 패턴화될 수 있다. 이후, 원하는 패턴에 따라 노출된 포토레지스트에 현상제를 도포하여 상기 물리적 변화를 이용하여 포토레지스트의 노출부 또는 포토레지스트의 비노출부를 선택적으로 제거한다. 일 실시예에서, 포토레지스트에 형성된 패턴은 제1 TSV(109)를 위한 패턴이다. 제1 TSV(109)는 지문 센서(104)와 같이 후속으로 부착되는 기기의 다른 측 상에 위치되는 그러한 배치로 형성된다. 그러나, 제1 TSV(109)의 패턴을 위한 임의의 적절한 배열을 이용할 수 있다.
일 실시예에서, 제1 TSV(109)는 구리, 텅스텐, 다른 전도성 금속 등과 같은 일종 이상의 전도성 재료로 포토레지스트 내에 형성되며, 예컨대, 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. 예를 들면, 전기 도금 공정이 이용되는 데, 이 경우 시드층과 포토레지스트가 전기 도금액 내에 잠기거나 침지된다. 시드층 표면은 시드층이 전기 도금 공정에서 음극(cathode)으로서 작용하도록 외부 DC 전원의 음극 측에 전기적으로 접속된다. 구리 양극과 같은 고체 전도성 양극도 도금액 내에 침지되어 전원의 양극 측에 부착된다. 양극으로부터 나오는 원자는 도금액 내로 용해되고, 도금액으로부터는 음극, 예컨대 시드층이 용해된 원자를 획득함으로써 포토레지스트의 개구 내의 시드층의 노출된 전도성 영역을 도금한다.
일단 제1 TSV(109)가 포토레지스트와 시드층을 이용하여 형성되면, 포토레지스트는 적절한 제거 공정을 이용하여 제거될 수 있다. 일 실시예에서, 포토레지스트의 제거를 위해 플라즈마 애싱 공정을 이용함으로써 포토레지스트의 온도는 포토레지스트가 열 분해되어 제거될 수 있을 때까지 증가될 수 있다. 그러나, 습식 박리와 같은 임의의 다른 적절한 공정을 이용할 수 있다. 포토레지스트의 제거는 시드층의 하부를 노출시킬 수 있다.
일단 노출되면, 시드층의 노출부의 제거가 수행될 수 있다. 일 실시예에서, 시드층의 노출부(예, 제1 TSV(109)에 의해 피복되지 않은 부분)는 예컨대, 습식 또는 건식 식각 공정에 의해 제거될 수 있다. 예를 들면, 건식 식각 공정에서는 제1 TSV(109)를 마스크로 사용하여 반응 물질을 시드층 측으로 유도할 수 있다. 다른 실시예에서, 시드층의 노출부를 제거하기 위해 반응 물질을 분무하거나 시드층에 접촉되게 할 수 있다. 시드층의 노출부가 식각 제거된 후, 재배선 층(107)의 일부가 제1 TSV(109) 사이로 노출된다.
일단 제1 TSV(109)가 형성되면, 제1 재배선 층(107) 상에 지문 센서(104)가 배치될 수 있다. 일 실시예에서, 지문 센서(104)는 정면(113)과 후면(115)을 갖는 반도체 기판(111)과 정면(113)에 인접하게 위치된 전극(120)의 어레이를 포함한다. 일 실시예에서, 반도체 기판(111)은 도핑되거나 도핑되지 않은 벌크형의 실리콘 또는 실리콘-온-인슐레이터(SOI) 기판의 능동층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 인슐레이터 상의 실리콘 게르마늄(SGOI) 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 사용될 수 있는 다른 기판은 다층 기판, 경사 기판 또는 하이브리드 배향 기판을 포함한다.
또한, 도 1a에 별도로 예시하고 있지 않지만, 지문 센서(104)도 전극(120)의 어레이로부터의 신호의 입력을 제어 및 수신하거나 지문 센서(104)의 기능 및 최종 출력을 제어하기 위해 능동 소자 및 배선층을 포함할 수 있다. 일 실시예에서, 지문 센서(104)용 능동 소자는 지문 센서(104)에 대한 설계의 원하는 구조적 기능적 요건을 제공하는 데 사용될 수 있는 캐패시터, 저항, 인덕터 등과 같은 광범위한 능동 소자 및 수동 소자를 포함한다. 능동 소자는 반도체 기판(111) 내에 또는 반도체 기판 상에 임의의 적절한 방법을 적용하여 형성될 수 있다.
반도체 기판(111)과 지문 센서(104)의 능동 소자 위에는 배선층이 형성되어, 다양한 능동 소자들을 접속하여 기능 회로를 형성하도록 설계된다. 일 실시예에서, 배선층은 유전체 재료와 전도성 재료의 층이 교대로 배치되어 형성되며, 임의의 적절한 공정(예, 증착, 다마신, 듀얼 다마신 등)을 통해 형성될 수 있다. 일 실시예에서, 적어도 하나의 층간 유전층(ILD)에 의해 제1 반도체 기판으로부터 분리된 4개의 배선층이 존재할 수 있지만, 정확한 배선층의 수는 지문 센서(104)의 설계에 의존한다.
전극(120)의 어레이는 지문 센서(104)의 배선층에 전기적으로 접속되어, 위에 놓여지는 손가락의 다른 영역 간의 정전 용량의 차이를 측정함으로써 지문을 측정하는 데 사용된다. 일 실시예에서, 전극(120)의 어레이는 알루미늄 또는 구리와 같은 전도성 재료를 포함하며, 예컨대, CVD, PVD, ALD 등과 같은 공정을 이용하여 전도성 재료의 블랭킷 층을 증착한 후 포토리소그래피 마스킹 및 식각 공정을 이용하여 블랭킷 층을 패턴화하는 증착 및 패턴화 공정을 이용하여 형성된다. 그러나, 전극(120)의 어레이를 형성하기 위해 임의의 적절한 재료 또는 제조 방법을 이용할 수 있다.
또한, 전극(120)의 어레이의 형성은 블랭킷 증착 후 패턴화 및 피복을 이용하는 것으로 설명되었지만, 이 공정은 단지 예시적인 것으로 의도된 것으로, 한정하고자 의도된 것이 아니다. 오히려, 다마신 또는 듀얼 다마신 공정을 이용하는 것과 같이 임의의 적절한 전극(120) 어레이 제조 공정도 이용할 수 있다. 이러한 공정은 모두 전적으로 실시예의 범위 내에 포함되도록 의도된 것이다.
후속으로 형성된 제2 재배선 층(121)(도 1a에는 도시되지 않았지만 도 1b와 관련하여 예시되고 아래에 설명됨)에 대한 전기적 접속을 제공하도록 접촉 패드(119)가 형성된다. 일 실시예에서, 접촉 패드(119)는 알루미늄과 같은 전도성 재료로 형성되지만, 구리, 텅스텐 등의 다른 적절한 재료를 활용할 수 있다. 접촉 패드(119)는 CVD 또는 PVD와 같은 공정을 이용하여 형성될 수 있지만, 다른 적절한 재료 및 방법을 이용할 수 있다. 일단 접촉 패드(119)용 재료가 증착되면, 해당 재료는 예컨대, 포토리소그래피 마스킹 및 식각 공정을 이용하여 접촉 패드(119)로 성형될 수 있다.
일단 접촉 패드(119)가 형성되면, 제1 보호층(122)이 배치되어 패턴화될 수 있다. 일 실시예에서, 제1 보호층(122)은 폴리벤족사졸(PBO) 또는 폴리이미드(PI), 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 벤조시클로부텐(BCB) 또는 임의의 다른 적절한 보호 재료와 같은 보호 재료일 수 있다. 제1 보호층(122)은 선택된 재료를 기초로 스핀-온 공정, 증착 공정(예, 화학적 기상 증착) 또는 다른 적절한 공정 등의 방법을 이용하여 형성될 수 있으며, 약 20 ㎛와 같이 약 1 ㎛~약 100 ㎛의 두께로 형성될 수 있다.
일단 형성되면, 제1 보호층(122)은 개구를 형성하여 접촉 패드(119)를 노출시키도록 패턴화된다. 일 실시예에서, 제1 보호층(122)은 예컨대, 포토리소그래피 마스킹 및 식각 공정을 이용하여 패턴화될 수 있다. 이러한 공정에서는 제1 보호층(122)에 포토레지스트(도 1b에는 별도로 도시되지 않음)가 도포된 후 패턴화된 광원에 노출된다. 광원은 포토레지스트에 충돌하여 포토레지스트의 특성에 변화를 야기하게 되는데, 이러한 변화를 이용하여 노출부 또는 비노출부를 선택적으로 제거함으로써 제1 보호층(122)을 노출시킨다. 포토레지스트는 이후 예컨대, 제1 보호층(122)의 일부를 제거하여 접촉 패드(119)를 노출시키는 식각 공정 도중에 마스크로서 사용된다. 일단 제1 보호층(122)이 패턴화되면, 포토레지스트는 예컨대 애싱 공정을 이용하여 제거될 수 있다.
다른 실시예에서, 제1 보호층(122)은 접촉 패드(119)를 노출시키기 위해 박막화될 수 있다. 본 실시예에서는 연마 패드가 재료를 연마 제거하는 동안 화학 약품과 연마제를 제1 보호층(122)에 도포하는 화학적 기계적 연마 공정 등의 평탄화 공정을 이용하여 접촉 패드(119)의 상부로부터 제1 보호층(122)의 재료를 제거함으로써 제1 보호층(122)을 접촉 패드(119)로 평탄화하면서 접촉 패드(119)를 노출시킬 수 있다. 접촉 패드(119)와 제1 보호층(122)을 형성함에 있어 임의의 적절한 방법을 이용할 수 있다.
지문 센서(104)는 예컨대, 제2 접착층(112)을 이용하여 제1 TSV(109) 사이의 제1 재배선 층(107) 위에 배치된다. 일 실시예에서, 제2 접착층(112)은 접착층(103)과 유사한 재료일 수 있고 유사한 방식으로 부착될 수 있지만, 임의의 적절한 재료를 적용할 수 있다. 지문 센서(104)는 정면(113)이 캐리어 기판(101)을 외면하도록 위로 향해 배치된다. 또한, 접촉 패드(119)는 전극(120)의 어레이와 지문 센서(104)의 정면 측의 지문 센서(104)의 배선층에 접속된다.
도 1b는 봉합제(125)에 의한 지문 센서(104)와 제1 TSV(109)의 봉합을 예시한다. 일 실시예에서, 봉합제(125)는 성형 화합물일 수 있으며, 성형 장치(도 1b에 도시되지 않음)를 이용하여 배치될 수 있다. 예를 들면, 지문 센서(104)는 성형 장치의 공동 내에 배치될 수 있으며, 공동은 기밀하게 밀봉될 수 있다. 봉합제(125)는 공동이 기밀하게 밀봉되기 전에 공동 내에 배치되거나 주입 포트를 통해 공동 내로 주입될 수 있다. 일 실시예에서, 봉합제(125)는 폴리이미드, PPS, PEEK, PES, 내열 결정 수지, 이들의 조합 등과 같은 성형 화합물일 수 있다.
일단 봉합제(125)가 지문 센서(104)와 제1 TSV(109)의 주변 영역을 봉합하도록 공동 내로 배치되면, 봉합제(125)는 최적의 보호를 위해 봉합제(125)를 강화시키도록 경화될 수 있다. 해당 경화 공정은 적어도 부분적으로 봉합제(125)로 선택된 특정 재료에 의존하지만, 성형 화합물이 봉합제(125)로서 선택된 실시예에서는 경화가 봉합제(125)를 약 125 ℃와 같은 약 100 ℃~약 130 ℃로 약 600초와 같이 약 60초~약 3000초 동안 가열하는 등의 공정을 통해 일어날 수 있다. 또한, 경화 공정을 잘 조절하기 위해 개시제 및/또는 촉매가 봉합제(125) 내에 포함될 수 있다.
그러나, 당업자라면 알 수 있는 바와 같이, 전술한 경화 공정은 단지 예시적인 공정일 뿐이고, 본 실시예를 한정하는 것을 의미하지 않는다. 조사 또는 상온에서도 봉합제(125)가 경화되도록 하는 것과 같은 다른 경화 공정을 이용할 수 있다. 임의의 적절한 경화 공정을 이용할 수 있으며, 이러한 공정 모두는 전적으로 여기 논의되는 실시예의 범위 내에 포함되도록 의도된 것이다.
도 1b는 추가로 지문 센서(104)의 접촉 패드(119)를 노출시키기 위한 봉합제(125)의 박막화(thinning)를 예시하고 있다. 일 실시예에서, 박막화는 예컨대, 화학적 식각제와 연마제을 사용하여 봉합제(125)와 반응하고 봉합제를 연마 제거하는 기계적 연마 또는 화학적 기계적 연마(CMP) 공정을 이용하여 행해질 수 있다. 봉합제(125)는 접촉 패드(119)가 노출될 때까지 박막화될 수 있다.
그러나, 전술한 CMP 공정은 하나의 예시적인 실시예로서 제시되었지만, 해당 실시예에 한정되고자 의도된 것이 아니다. 접촉 패드(119)를 노출시키면서 지문 센서(104)를 봉합하는 데 임의의 다른 적절한 제거 공정이 이용될 수 있다. 예를 들면, 화학적 식각 또는 일련의 화학적 식각을 이용하거나 접촉 패드(119)를 피복하지 않는 봉합 공정을 이용할 수 있다. 이들 공정과 임의의 다른 적절한 공정을 활용하여 봉합제(125)를 부착할 수 있으며, 이러한 공정 모두는 전적으로 실시예의 범위 내에 포함되도록 의도된 것이다.
도 1b는 또한 제1 TSV(109)와 지문 센서(104)의 접촉 패드(119)를 전기적으로 상호 접속하기 위해 제2 재배선 층(121)을 형성하는 것도 예시한다. 일 실시예에서, 제2 재배선 층(121)은 도 1a와 관련하여 전술한 제1 재배선 층(107)과 유사할 수 있다. 특정 실시예에서, 2개의 일련의 유전층(135) 사이에 배치된 하나의 일련의 전도성 층(133)이 존재할 수 있다. 그러나, 지문 센서(104)의 접촉 패드(119)와 제1 TSV(109)를 상호 접속하는 데 있어서 전도성 층과 유전층의 임의의 적절한 조합을 이용할 수 있다.
일단 제2 재배선 층(121)이 형성되면, 예컨대, 접착층 또는 컬러 필름 층과 같은 계면층(136)을 이용하여 제2 재배선 층(121)에 센서면 재료(123)를 부착할 수 있다. 일 실시예에서, 센서면 재료(123)는 처음에 제2 재배선 층(121)에 계면층(136)을 부착한 후 계면층(136)에 센서면 재료(123)를 부착하는 것에 의해 부착될 수 있다. 계면층(136)은 도 1a와 관련하여 전술한 접착층(103)과 유사할 수 있지만, 임의의 적절한 재료를 적용할 수 있다.
일 실시예에서, 센서면 재료(123)는 지문 센서(104)와 상부의 손가락 사이의 정전 용량 변화의 측정을 허용하여 손가락 상의 지문의 형태를 판단하는 사파이어 또는 유리와 같은 재료이다. 일 실시예에서, 센서면 재료(123)는 물리적 배치 공정을 이용하여 배치될 수 있다. 또한, 센서면 재료(123)는 약 100 ㎛와 같이 약 50 ㎛~약 1000 ㎛의 제1 두께(T1)를 가질 수 있다. 그러나, 임의의 적절한 재료와 두께가 적용될 수 있다.
계면층(136)이 컬러 필름 층인 다른 실시예에서, 센서면 재료는 생략될 수 있다. 예를 들면, 특정 실시예에서는 나중에 계면층(136)에 센서면 재료를 배치하지 않고 계면층(136)이 단독으로 제2 재배선 층(121) 위에 배치될 수 있다. 임의의 적절한 재료의 조합을 적용할 수 있다.
도 1c는 언더범프 배선층(137)을 노출시키기 위해 캐리어 기판(101)을 분리하고 폴리머 층(105)을 패턴화하는 것을 예시한다. 일 실시예에서, 캐리어 기판(101)은 처음에 예컨대 링 구조체(152)에 센서면 재료(123)를 부착하는 것에 의해 분리될 수 있다. 링 구조체(152)는 분리 과정 도중 및 이후에 구조체에 대해 지지 및 안정성을 제공하도록 의도된 금속 링일 수 있다. 일 실시예에서, 센서면 재료(123)는 예컨대, 자외선 테이프(154)를 이용하여 링 구조체(154)에 부착될 수 있지만, 임의의 다른 적절한 접착제 또는 부착구를 사용할 수 있다.
일단 부착되면, 캐리어 기판(101)은 예컨대, 접착층(103)의 접착 특성을 변화시키는 열 처리를 이용하여 구조체로부터 분리될 수 있다. 특정 실시예에서, 자외선(UV) 레이저, 이산화탄소(CO2) 레이저 또는 적외선(IR) 레이저 등의 에너지원을 이용하여 접착층(103)이 자체 접촉 특성을 적어도 일부만큼 소실될 때까지 접착층(103)을 조사 및 가열한다. 일단 수행되면, 캐리어 기판(101)과 접착층(103)은 지문 센서(104)와 센서면 재료(123)를 포함하는 구조체로부터 물리적으로 분리되어 제거될 수 있다.
일단 분리되면, 하부의 언더범프 배선층(137)을 노출시키도록 폴리머 층(105)이 패턴화된다. 일 실시예에서, 폴리머 층(105)은 예컨대, 레이저 천공법을 이용하여 패턴화될 수 있다. 이러한 방법에서는 먼저 폴리머 층(105) 위에 광열 변환(LTHC) 층 또는 Hogomax 층(도 1c에 별도로 도시되지 않음)과 같은 보호층이 증착된다. 일단 보호되면, 하부의 언더범프 배선층(137)을 노출시키기 위해 제거되기 원하는 폴리머 층(105)의 해당 부분 측으로 레이저를 유도한다. 레이저 천공 공정 중에, 천공 에너지는 0.1 mJ~약 30 mJ의 범위에 있을 수 있고, 천공 각도는 폴리머 층(105)의 법선에 대해 0 도(폴리머 층(105)에 수직)~약 85 도의 범위에 있을 수 있다. 일 실시예에서, 언더범프 배선층(137)에 걸쳐 약 200 ㎛와 같이 약 100 ㎛~약 300 ㎛의 폭을 갖는 개구를 형성하도록 패턴화가 이루어질 수 있다.
다른 실시예에서, 폴리머 층(105)은 먼저 폴리머 층(105)에 포토레지스트(도 1c에 개별적으로 예시되지 않음)를 도포한 후 포토레지스트를 패턴화된 에너지원(예, 패턴화된 광원)에 노출시켜 해당 패턴화된 광원에 노출된 포토레지스트의 해당 부분에 물리적 변화를 야기하는 것에 의해 패턴화될 수 있다. 이후 원하는 패턴에 따라 상기 물리적 변화를 이용하여 포토레지스트의 노출부 또는 포토레지스트의 비노출부를 선택적으로 제거하도록 포토레지스트의 노출부에 현상제를 도포하고, 폴리머 층(105)의 하부의 노출부를 예컨대 건식 식각 공정을 이용하여 제거한다. 그러나, 폴리머 층(105)의 패턴화를 위한 임의의 다른 적절한 방법을 이용할 수 있다.
도 1d는 일단 폴리머 층(105)이 언더범프 배선층(137)을 노출시키도록 패턴화되면, 폴리머 층(105)을 통해 언더범프 배선층(137)에 고전압 칩(141)을 접합하여 제1 센서 패키지(149)를 형성하는 것을 예시한다. 일 실시예에서, 고전압 칩(141)은 센서 감도를 증폭시키기 위해 약 33 V와 같이 약 5 V~약 50 V 등의 고전압을 지문 센서(104)에 공급하도록 설계 및 접속되어 있다. 예를 들면, 지문 센서(104)에 고전압이 공급될 수 있도록 고전압 칩(141)과 지문 센서(104)를 일체화하는 것에 의해, 입력 전압을 예컨대 3.3 V로부터 33 V로 승압시키는 것을 통해 지문 센서(104)의 감도를 10배 증가시킬 수 있다.
일 실시예에서, 고전압 칩(141)은 제2 반도체 기판(별도로 도시되지 않음), 능동 소자(별도로 도시되지 않음), 고전압 칩(141)의 능동 소자들을 상호 접속하는 데 사용되는 배선층(별도로 도시되지 않음) 및 고전압 칩(141)을 지문 센서(104)에 연결하기 위한 제1 외부 접속부(143)를 포함할 수 있다. 제2 반도체 기판은 도핑되거나 도핑되지 않은 벌크형의 실리콘 또는 실리콘-온-인슐레이터(SOI) 기판의 능동층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 인슐레이터 상의 실리콘 게르마늄(SGOI) 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 사용될 수 있는 다른 기판은 다층 기판, 경사 기판 또는 하이브리드 배향 기판을 포함한다.
고전압 칩(141)용 능동 소자는 고전압 칩(141)에 대한 설계의 원하는 구조적 기능적 요건을 제공하는 데 사용될 수 있는 캐패시터, 저항, 인덕터 등과 같은 광범위한 능동 소자 및 수동 소자를 포함한다. 능동 소자는 제2 반도체 기판 내에 또는 반도체 기판 상에 임의의 적절한 방법을 적용하여 형성될 수 있다.
제2 반도체 기판과 고전압 칩(141)의 능동 소자 위에는 고전압 칩(141)용 배선층이 형성되어, 다양한 능동 소자들을 접속하여 기능 회로를 형성하도록 설계된다. 일 실시예에서, 배선층은 유전체 재료와 전도성 재료의 층이 교대로 배치되어 형성되며, 임의의 적절한 공정(예, 증착, 다마신, 듀얼 다마신 등)을 통해 형성될 수 있다. 일 실시예에서, 적어도 하나의 층간 유전층(ILD)에 의해 제2 반도체 기판으로부터 분리된 4개의 배선층이 존재할 수 있지만, 정확한 배선층의 수는 고전압 칩(141)의 설계에 의존한다.
제1 외부 접속부(143)는 고전압 칩(141)을 지문 센서(104)에 접속하도록 형성될 수 있으며, 예컨대, 접촉 범프일 수 있지만, 임의의 적절한 접속부를 사용할 수 있다. 제1 외부 접속부(143)가 접촉 범프인 일 실시예에서, 제1 외부 접속부(143)는 주석과 같은 재료 또는 은, 무연 주석 또는 구리와 같은 다른 적절한 재료를 포함할 수 있다. 제1 외부 접속부(143)가 주석 솔더 범프인 일 실시예에서, 제1 외부 접속부(143)는 증발, 전기 도금, 인쇄, 솔더 트랜스퍼, 볼 배치 등과 같이 보편적으로 사용되는 방법을 통해 먼저 주석 층을 예컨대 약 30 ㎛~약 100 ㎛의 두께로 형성하는 것에 의해 형성될 수 있다. 일단 주석층이 구조체 상에 형성되면, 재료를 원하는 범프 형상으로 성형하도록 리플로우(reflow)가 수행될 수 있다.
고전압 칩(141)은 약 1.5 mm와 같이 약 1 mm~약 5 mm의 제1 폭(W1)을 갖도록 형성될 수 있으며, 약 100 ㎛와 같이 약 70 ㎛~약 150 ㎛의 제2 두께(T2)를 갖도록 형성될 수 있다. 또한, 도면 내외로 연장될 수 있으므로 도 1d에는 도시되지 않았지만, 고전압 칩(141)도 약 2 mm와 같이 약 1 mm~약 5 mm의 제1 길이를 갖도록 형성될 수 있다. 그러나, 고전압 칩(141)에 대해 임의의 적절한 치수를 적용할 수 있다.
고전압 칩(141)은 예컨대, 먼저 솔더 페이스트를 노출된 언더범프 배선층(137)에 부착한 후 고전압 칩(141)을 언더범프 배선층(137)에 플립 칩 접합하는 것에 의해 언더범프 배선층(137)에 접속될 수 있다. 일 실시예에서, 고전압 칩(141)은 고전압 칩(141)의 제1 외부 접속부(143)를 플럭스 내로 순차적으로 담근 후 선택-배치 도구를 사용하여 고전압 칩(141)의 제1 외부 접속부(143)와 개별 언더범프 배선층(137)을 물리적으로 정렬시키는 것에 의해 접합될 수 있다. 제1 외부 접속부(143)가 솔더 볼인 실시예에서, 일단 고전압 칩(141)이 배치되면, 리플로우 공정을 수행하여 고전압 칩(141)과 언더범프 배선층(137)을 물리적으로 접합할 수 있고, 플럭스 청소를 행할 수 있다. 그러나, 금속간 접합 등의 임의의 다른 적절한 커넥터 또는 접속 공정을 적용할 수 있다.
일단 고전압 칩(141)이 언더범프 배선층(137)에 접합되면, 소자들의 보호 및 소자 분리를 보조하기 위해 고전압 칩(141)과 지문 센서(104) 사이에 언더필(underfill) 재료(147)가 배치될 수 있다. 일 실시예에서, 언더필 재료(147)는 작동 중 열 발생에 의해 야기되는 응력 등의 작동적 및 환경적 열화로부터 고전압 칩(141)을 완충하고 지지하는 데 사용되는 보호 재료이다. 언더필 재료(147)는 예컨대, 액체 에폭시 또는 다른 보호 재료를 포함할 수 있으며, 이후 경화되어 강화될 수 있으며, 예컨대 주입에 의해 분배될 수 있다.
또한, 제1 폴리머 층(105)이 패턴화된 후, 제1 재배선 층(107)에 대한 전기적 접속을 위한 외부 접속점을 제공하도록 제2 외부 접속부(139)가 사용될 수 있는 데, 제2 외부 접속부는 예컨대 볼 그리드 어레이(BGA)의 일부로서 접촉 범프일 수 있지만, 임의의 적절한 접속부를 사용할 수 있다. 제2 외부 접속부(139)가 접촉 범프인 실시예에서, 제2 외부 접속부(139)는 주석과 같은 재료 또는 은, 무연 주석 또는 구리와 같은 다른 적절한 재료를 포함할 수 있다. 제2 외부 접속부(139)가 주석 솔더 범프인 일 실시예에서, 제2 외부 접속부(139)는 증발, 전기 도금, 인쇄, 솔더 트랜스퍼, 볼 배치 등과 같이 보편적으로 사용되는 방법을 통해 먼저 주석 층을 예컨대 약 250 ㎛의 두께로 형성하는 것에 의해 형성될 수 있다. 일단 주석층이 구조체 상에 형성되면, 재료를 원하는 범프 형상으로 성형하도록 리플로우(reflow)가 수행될 수 있다.
도 1e는 구조체를 기판(150)에 접합하는 것을 예시한다. 일 실시예에서, 기판(150)은 예컨대, 다양한 전기적 성분을 서로 상호 연결하여 사용자에 대해 원하는 기능을 제공하도록 작동하는 인쇄 회로 기판일 수 있다. 대안적으로, 기판(150)은 플렉시블 기판이거나 다양한 폭과 길이의 자국으로 식각되어 층간 비아를 통해 접속될 수 있는 다중 도전층(별도로 도시되지 않음)을 포함할 수 있다. 라인과 비아들은 함께, 기판(150)의 일측으로부터 다른 측으로 DC 전력, 접지 및 신호를 전달하는 전기적 네트워크를 형성할 수 있다. 당업자들은 기판(150)을 비스말레이미드-트리아진(BT)과 같은 유기(라미네이트) 재료, 액정 고분자(LCP)와 같은 고분자계 재료, 저온 공소성(co-fired) 세라믹(LTCC)과 같은 세라믹 재료, 실리콘 또는 유리 인터포저(interposer) 등으로부터 제조될 수 있음을 알 것이다. 또한, 당업자는 도전층과 비아가 구리, 알루미늄, 은, 금, 다른 금속, 합금, 이들의 조합 및/또는 기타 재료와 같은 임의의 적절한 전도성 재료로 형성될 수 있고, 전기 화학 도금(ECP); 무전해 도금; 스퍼터링, 인쇄 및 화학적 기상 증착(CVD)과 같은 다른 증착 방법 등의 임의의 적절한 기법에 의해 형성될 수 있음을 알 것이다. 기판(150)은 약 200 ㎛와 같이 약 100 ㎛~약 1000 ㎛의 제3 두께(T3)를 갖도록 형성되거나 취득될 수 있지만, 임의의 다른 두께를 적용할 수 있다.
일부 실시예에서, 기판(150)은 저항, 캐패시터, 신호 분배 회로, 이들의 조합 등의 전기적 요소도 포함할 수 있다. 이들 전기적 요소는 능동적, 피동적 또는 이들의 조합일 수 있다. 다른 실시예에서, 기판(150)은 내부에 능동 및 수동 전기적 요소 모두를 가지고 있지 않다. 이러한 조합은 모두 전적으로 실시예의 범위 내에 포함되도록 의도된 것이다.
추가로, 고전압 칩(141)의 존재를 수용하기 위해, 기판(150)은 제1 개구(151)를 갖도록 형성되거나 또는 내부에 제1 개구가 형성됐을 수 있다. 일 실시예에서, 제1 개구(151)는 고전압 칩(141)을 수용하는 크기로 형성됨으로써, 제1 개구(151)의 치수는 적어도 부분적으로 고전압 칩(141)의 치수에 의존한다. 그러나, 고전압 칩(141)이 제1 폭(W1), 제1 길이 및 제2 두께(T2)를 갖는 실시예에서, 제1 개구(151)는 약 2.5 mm와 같이 약 2 mm~약 6 mm의 제2 폭(W2)을 갖도록 형성될 수 있다. 또한, 제1 개구(151)는 약 3.5 mm와 같이 약 2 mm~약 6 mm의 제2 길이(제2 길이는 도면 내외로 연장되기 때문에 도 1e에는 별도로 도시되지 않음)를 가질 수 있다. 그러나, 고전압 칩(141)을 수용하는 임의의 적절한 치수를 적용할 수 있다.
또한, 일부 실시예와 도 1e에 예시된 바와 같이, 제1 개구(151)는 기판(150)을 관통 연장될 것이다. 이로써, 제1 개구(151)는 약 0.2 mm와 같이 약 0.1 mm~약 1 mm의 범위에 있는 것처럼 기판(150)의 제3 두께(T3)를 가지게 된다. 그러나, 임의의 적절한 치수를 적용할 수 있다.
다른 실시예(도 1e에서 점선으로 예시됨)에서, 제1 개구(151)는 기판(150)을 완전 관통하지 않고 부분적으로 연장되도록 형성될 수 있다. 본 실시예에서, 제1 개구(151)는 기판(150) 내로 약 100 ㎛와 같이 약 50 ㎛~약 500 ㎛의 제1 깊이(D1)로 연장되도록 형성될 수 있다. 그러나, 고전압 칩(141)을 수용하기 위해 임의의 적절한 깊이를 적용할 수 있다.
기판(150)은 제2 외부 접속부(139)와의 전기적 접속을 허용하는 제2 접촉 패드(153)를 더 포함할 수 있다. 일 실시예에서, 제2 접촉 패드(153)는 도 1a와 관련하여 전술한 접촉 패드(119)와 유사한 공정을 이용하여 유사한 재료로 형성될 수 있다. 예를 들면, 제2 접촉 패드(153)는 CVD 또는 PVD와 같은 공정을 이용하여 형성되는 알루미늄 접촉 패드일 수 있다. 그러나, 제2 접촉 패드(153)를 제조하는 임의의 적절한 재료 및 방법을 적용할 수 있다.
제2 접촉 패드(153)와 제2 외부 접속부(139)를 접합하기 위해, 제2 접촉 패드(153)와 제2 외부 접속부(139)는 먼저 서로 정렬된다. 예를 들면, 일 실시예에서, 제2 외부 접속부(139)는 제2 접촉 패드(153)와 물리적으로 접촉되도록 정렬 및 배치될 수 있다. 일단 적소에 정렬되면, 제2 외부 접속부(139)는 제2 외부 접속부(139)를 기판(150)에 물리적 전기적으로 접합하도록 리플로우될 수 있다.
고전압 칩(141)이 제1 개구(151) 내에 위치되도록 지문 센서(104)를 기판(150)에 부착하는 것에 의해, 구조체의 전체 높이가 감소될 수 있다. 예를 들면, 일 실시예에서, 부착된 지문 센서(104)와 함께 기판(150)의 전체 높이는 약 0.5 mm와 같이 약 0.4 mm~약 1.5 mm의 제1 높이(H1)일 수 있다. 그러나, 임의의 적절한 높이를 적용할 수 있다.
도 1f는 지문 센서(104) 아래로 고전압 칩(141)이 중심 배치되는 대신에 지문 센서(104)에 대해 원하는 대로 위치될 수 있는 다른 실시예를 예시한다. 예를 들면, 도 1f에 예시된 실시예에서, 고전압 칩(141)은 지문 센서(104)의 제1 측으로부터 (하향식 보기로) 약 1000 ㎛와 같이 약 80 ㎛~약 4000 ㎛의 제2 거리(D2)에 위치될 수 있으며, 지문 센서(104)의 제2 측으로부터 약 1500 ㎛와 같이 약 80 ㎛~약 4000 ㎛의 제3 거리(D3)에도 위치될 수 있다. 그러나, 지문 센서(104)에 대한 고전압 칩(141)의 배치는 임의의 적절한 배치를 적용할 수 있다.
전술한 바와 같이 제1 센서 패키지(149)를 형성하는 것에 의해, 전극(120)의 어레이와 손가락 사이의 감지 간격을 최소화하는 것으로써 지문 센서(104)의 감도를 향상시키는 것은 물론, 고전압 칩(141)의 통합과 전하(Q=CxV)의 증가에 관통 비아를 통한 팬-인(fan-in)이 이용된다. 이러한 증가는 센서의 감도 증가를 허용한다.
도 2a는 전극(120) 어레이와 제3 재배선 층(203)을 접속하기 위해 반도체 기판(111)을 관통 연장하는 관통 기판 비아(201)를 이용하는 제2 센서 패키지(200)을 나타낸 다른 실시예를 예시한다. 그러나, 본 실시예에서는 지문 센서(104)의 전면(113) 상에 위치된 배선층과 전극(120) 어레이를 지문 센서(104)의 후면(115)에 전기적으로 접속하는 데 관통 기판 비아(201)가 사용된다. 관통 기판 비아(201)는 배선층의 형성 이전에 먼저 적절한 포토레지스트를 반도체 기판(111)에 도포하여 현상한 후 반도체 기판(111)을 식각하여 TSV 개구를 형성하는 것으로 형성될 수 있다. 이 단계에서의 관통 기판 비아(201)를 위한 개구는 반도체 기판(111) 내로 적어도 최종 반도체 기판(111)의 종국적인 소망의 높이보다 큰 깊이로 연장되도록 형성될 수 있다.
일단 관통 기판 비아(201)를 위한 개구가 형성되면, 관통 기판 비아(201)를 위한 개구는 예컨대, 장벽층과 전도성 재료로 충전될 수 있다. 장벽층은 티타늄 질화물과 같은 전도성 재료를 포함할 수 있지만, 탄달 질화물, 티타늄, 유전체 등의 다른 재료를 적용할 수 있다. 장벽층은 PECVD와 같은 CVD 공정을 이용하여 형성될 수 있다. 그러나, 스퍼터링 또는 금속 유기 화학 기상 증착(MOCVD)과 같은 다른 공정을 이용할 수 있다. 장벽층은 관통 기판 비아(201)를 위한 개구의 기저 형태에 윤곽을 맞추도록 형성될 수 있다.
전도성 재료는 구리를 포함할 수 있지만, 알루미늄, 합금, 도핑된 폴리실리콘, 이들의 조합 등의 다른 적절한 재료를 적용할 수 있다. 전도성 재료는 시드층을 증착한 후 시드층에 구리를 전기 도금하고, 관통 기판 비아(201)를 위한 개구를 충전 및 과충전(overfilling)하는 것에 의해 형성될 수 있다. 일단 관통 기판 비아(201)를 위한 개구가 충전되면, 관통 기판 비아(201)를 위한 개구 외부의 과잉의 장벽층과 과잉의 전도성 재료는 화학적 기계적 연마(CMP)와 같은 연마 공정을 통해 제거될 수 있지만, 임의의 적절한 제거 공정을 적용할 수 있다.
일단 전도성 재료가 관통 기판 비아(201)를 위한 개구 내에 존재하면, 해당 관통 기판 비아(201)를 위한 개구를 노출시켜 반도체 기판(111)을 관통 연장하는 전도성 재료로부터 관통 기판 비아(201)를 형성하기 위해 반도체 기판(111)의 박막화가 수행될 수 있다. 일 실시예에서, 반도체 기판(111)의 박막화는 CMP 또는 식각과 같은 평탄화 공정에 의해 수행됨으로써 반도체 기판(111)과 평면인 관통 기판 비아(201)를 남길 수 있다.
그러나, 당업자라면 알겠지만, 관통 기판 비아(201)를 형성하기 위한 전술한 공정은 관통 기판 비아(201)를 형성하기 위한 단지 하나의 방법일 뿐이고, 다른 방법들도 전적으로 실시예의 범위 내에 포함되도록 의도된 것이다. 예를 들면, 관통 기판 비아(201)를 위한 개구를 형성하고, 관통 기판 비아(201)를 위한 개구를 유전체 재료로 충전하고, 유전체 재료를 노출시키도록 반도체 기판(111)을 박막화하고, 유전체 재료를 제거하고, 관통 기판 비아(201)를 위한 개구를 전도체로 충전하는 과정도 이용할 수 있다. 관통 기판 비아(201)를 반도체 기판(111) 내에 형성하기 위한 이러한 방법 및 다른 모든 방법은 전적으로 실시예의 범위 내에 포함되도록 의도된 것이다.
일단 관통 기판 비아(201)가 형성되면(그리고 능동 소자 및 배선층도 원하는 대로 완료된 경우), 관통 기판 비아(201)와 예컨대 고전압 칩(141)과 제2 외부 접속부(139) 사이에 상호 연결성을 제공하기 위해 관통 기판 비아(201)와 전기적으로 접속되게 제3 재배선 층(203)이 형성될 수 있다. 일 실시예에서, 제3 재배선 층(203)은 제1 재배선 층(107)과 관련하여 전술한 바와 유사한 공정을 이용하여 유사한 재료로 형성될 수 있다. 예를 들면, 제3 재배선 층(203)은 증착과 포토리소그래피 마스킹 및 식각 공정을 이용하여 형성된 다층의 전도성 재료 및 유전체 재료로 형성될 수 있다. 그러나, 제3 재배선 층(203)의 형성을 위해 임의의 적절한 재료 또는 형성 방법을 적용할 수 있다.
일단 제3 재배선 층(203)이 형성되면, 고전압 칩(141)이 제3 재배선 층(203)에 접합될 수 있고, 제2 외부 접속부(139)가 제3 재배선 층(203)과 전기적으로 접속되도록 배치될 수 있다. 일 실시예에서, 고전압 칩(141)과 제2 외부 접속부(139)는 도 1d와 관련하여 전술한 바와 같이 형성 또는 배치될 수 있다. 예를 들면, 고전압 칩(141)은 제3 재배선 층(203)에 접합될 수 있고, 제1 외부 접속부(129)가 배치 및 리플로우될 수 있다.
추가로, 고전압 칩(141)과 제1 외부 접속부(129)가 형성되거나 배치되기 전 또는 후에, 센서면 재료(123)가 예컨대 계면층(123)을 이용하여 지문 센서(104)에 부착될 수 있다. 일 실시예에서, 센서면 재료(123)는 도 1b와 관련하여 전술한 바와 같이 계면층(136)에 의해 부착될 수 있다. 예를 들면, 계면층(136)은 센서면 재료(123)와 지문 센서(104) 모두에 물리적으로 접촉될 수 있다. 그러나, 센서면 재료(123)의 부착을 위해 임의의 적절한 방법을 적용할 수 있다.
도 2b는 기판(150)을 제2 센서 패키지(200)에 부착하는 것을 예시한다. 일 실시예에서, 제2 센서 패키지(200)는 도 1e와 관련하여 전술한 바와 같이 기판(150)에 접합된다. 예를 들면, 제2 외부 접속부(139)가 제2 접촉 패드(153)와 정렬되고, 해당 제2 외부 접속부(139)와 제2 접촉 패드(153)를 전기적 및 물리적으로 접합하도록 리플로우 공정을 수행한다. 그러나, 제2 센서 패키지(200)와 기판(150)을 접합하기 위해 임의의 적절한 방법을 적용할 수 있다.
또한, 접합 공정 중, 고전압 칩(141)은 기판(150) 내부에(또는 관통하여) 위치된 제1 개구(151)에 정렬되어 그 내부에 삽입된다. 일 실시예에서, 제1 개구(151)는 고전압 칩(141)을 수용하도록 형성되거나 위치됨으로써 결합된 기판(150)과 제2 센서 패키지(200)의 전체 높이가 감소되도록 한다. 예를 들면, 본 실시예의 구조체의 전체 높이는 약 400 ㎛와 같이 약 370 ㎛~약 1500 ㎛의 제2 높이(H2)로 감소될 수 있다. 그러나, 임의의 적절한 높이를 적용할 수 있다.
전술한 바와 같이 관통 기판 비아(201)와 함께 제3 재배선 층(203)을 형성하는 것에 의해, 관통 기판 비아(201)와 제3 재배선 층(203)을 이용하여 지문 센서(104)로부터 재분배 신호를 출력할 수 있다. 추가로, 기판(150)과 기판(150) 내의 제1 개구(151)를 포함하는 것에 따라, 제1 개구(151) 내의 고전압 칩(141)의 유연한 SMT 공정을 달성할 수 있다.
도 3a-3b는 제3 센서 패키지(300)를 형성하기 위해 제3 재배선 층(203)을 사용하지 않고 제2 외부 접속부(139)와 고전압 칩(141)과 전기적으로 접속되게 관통 기판 비아(201)가 형성되는 다른 실시예를 예시한다. 본 실시예에서는 반도체 기판(111)의 후면(115) 상에 제3 재배선 층(203)을 형성하는 대신에, 관통 기판 비아(201) 위에 직접 물리적으로 및/또는 전기적으로 접속되도록 제3 접촉 패드(301)가 형성된다. 일 실시예에서, 제3 접촉 패드(301)는 접촉 패드(119)와 관련하여 전술한 바와 유사한 재료 및 공정을 이용하여 형성될 수 있다. 예를 들면, 제3 접촉 패드(301)는 증착 및 패턴화 공정을 이용하여 알루미늄으로 형성될 수 있다. 그러나, 제3 접촉 패드(301)의 형성에 임의의 적절한 공정을 적용할 수 있다.
일단 제3 접촉 패드(301)가 형성되면, 해당 제3 접촉 패드(301) 위에 제2 보호층(303)이 형성된다. 일 실시예에서, 제2 보호층(303)은 폴리벤족사졸(PBO) 또는 폴리이미드(PI), 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 벤조시클로부텐(BCB) 또는 임의의 다른 적절한 보호 재료와 같은 보호 재료일 수 있다. 제2 보호층(303)은 선택된 재료를 기초로 스핀-온 공정, 증착 공정(예, 화학적 기상 증착) 또는 다른 적절한 공정 등의 방법을 이용하여 형성될 수 있으며, 약 20 ㎛와 같이 약 1 ㎛~약 100 ㎛의 두께로 형성될 수 있다. 일단 적소에 배치되면, 제2 보호층(303)은 제3 접촉 패드(301)의 노출을 위해 패턴화될 수 있다.
일단 제3 접촉 패드(301)가 형성되면, 지문 센서(104) 위에 센서면 재료(123)가 배치될 수 있고, 제3 접촉 패드(301)에 고전압 칩(141)이 접합될 수 있으며, 제3 접촉 패드(301)와 전기적으로 접속되도록 제2 외부 접속부(139)가 배치될 수 있다. 일 실시예에서, 센서면 재료(123), 고전압 칩(141) 및 제2 외부 접속부(139)는 도 1b-1d와 관련하여 전술한 바와 같이 형성 또는 배치될 수 있다. 예를 들면, 센서면 재료(123)가 제2 접착층(126)에 의해 부착될 수 있고, 고전압 칩(141)이 제3 접촉 패드(301)에 접합될 수 있으며, 제1 외부 접속부(129)가 배치 또는 리플로우될 수 있다.
도 3b는 기판(150)을 제3 센서 패키지(300)에 부착하는 것을 예시한다. 일 실시예에서, 제2 센서 패키지(200)는 도 1e와 관련하여 전술한 바와 같이 기판(150)에 접합된다. 예를 들면, 제2 외부 접속부(139)가 제2 접촉 패드(153)와 정렬되고, 해당 제2 외부 접속부(139)와 제2 접촉 패드(153)를 전기적 및 물리적으로 접합하도록 리플로우 공정을 수행한다. 그러나, 제2 센서 패키지(200)와 기판(150)을 접합하기 위해 임의의 적절한 방법을 적용할 수 있다.
또한, 접합 공정 중, 고전압 칩(141)은 기판(150) 내부에(또는 관통하여) 위치된 제1 개구(151)에 정렬되어 그 내부에 삽입된다. 일 실시예에서, 제1 개구(151)는 고전압 칩(141)을 수용하도록 형성되거나 위치됨으로써 결합된 기판(150)과 제3 센서 패키지(300)의 전체 높이가 감소되도록 한다.
고전압 칩(141)을 관통 기판 비아(201) 위에 직접 접합하는 것에 의해, 제3 재배선 층(203)을 형성하는 데 이용되는 처리 단계를 회피할 수 있어서, 더 간단하고 덜 복잡한 제조 공정을 허용한다. 추가로, 제3 재배선 층(203)을 형성하지 않는 것에 의해, 제3 재배선 층(203)이 없는 구조체의 전체 높이가 감소될 수 있다. 예를 들면, 일 실시예에서, 전체 구조체는 약 390 ㎛와 같이 약 360 ㎛~약 1500 ㎛의 제3 높이(H3)를 가질 수 있다. 그러나, 임의의 적절한 높이를 적용할 수 있다.
도 4는 기판(150)과 제1 센서 패키지(149)가 예컨대, 제1 센서 패키지(149)가 반도체 소자 구조체(400)의 제1 측에 위치되도록 합체되고 디스플레이 기기(409)가 상기 제1 측과 반대되는 제2 측에 위치된 실시예를 예시한다. 일 실시예에서, 반도체 소자 구조체(400)는 다중 칩 패키지 시스템(MCPS)을 포함하는 데, 여기서 지문 센서(104)는 기판(150)을 통해 THE MCPS(413)에 부착되고, 기판(150)은 솔더 범프와 같은 커넥터(417) 등을 통해 MCPS(413)에 접합되어 있지만, 임의의 적절한 커넥터를 사용할 수 있다.
일부 실시예에서, MCPS(413) 이외에 다른 전기적 성분(415a, 415b)도 커넥터(417)에 의해 기판(150)에 부착된다. 전기적 성분(415a, 415b)은 서로 유사하거나 상이할 수 있다. 예로서, 전기적 성분(415a)은 반도체 다이 또는 반도체 패키지일 수 있고, 전기적 성분(415b)은 캐패시터, 인덕터, 저항, 트랜지스터, 다이오드 등과 같은 수동 또는 능동 소자 등의 개별적 전기적 성분일 수 있다. 당업자는 본 개시 내용의 취지를 벗어나지 않고 지문 센서(104)와 함께 상이한 수의 MCPS(413)와 전기적 성분(415a/415b)을 사용할 수 있으므로 도 4가 단지 예시일 뿐임을 알 것이다.
도 4에 예시된 바와 같이, 배터리(411)가 케이블(419)에 의해 기판(150)에 전기적으로 결합되며, MCPS(413)가 배터리(411)와 기판(150) 사이에 배치되어 있다. 일부 실시예에서, 케이블(419)은 플렉시블 인쇄 회로(FPC) 케이블과 같은 플렉시블 케이블이다. LCD 디스플레이 기기와 같은 디스플레이 기기(409)는 배터리(411) 다음에 배치되는데, 배터리(411)는 MCPS(413)와 디스플레이 기기(409) 사이에 배치된다. 디스플레이 기기(409)는 일부 실시예에서 FPC 케이블과 같은 케이블(421)에 의해 기판(150)에 전기적으로 결합된다.
추가로, 반도체 소자 구조체(400)는 일부 실시예에 따르면 하우징(401)을 구비한다. 일부 실시예에서, 반도체 소자 구조체(400)는 스마트 워치, 피트니스 기기 또는 건강 모니터링 기기와 같은 웨어러블 기기를 포함한다.
전술한 바와 같이 기판(150)에 제1 센서 패키지(149)를 부착하여 구조체를 반도체 소자 구조체(400)에 합체하는 것에 의해, 개별 성분의 두께가 감소될 수 있어서 큰 크기의 배터리(411)를 사용할 수 있게 한다. 예를 들면, 일 실시예에서, 배터리(411)의 높이가 약 5 mm와 같이 약 3 mm~약 7 mm의 제4 높이(H4)를 갖도록 증가될 수 있다. 구조체의 크기를 증가시키지 않고 배터리(411)의 크기를 증가시키는 것에 의해 반도체 소자는 재충전 사이에 보다 긴 시간 동안 동작할 수 있다.
도 5는 크기 절감을 큰 배터리의 합체에 이용하는 대신에 반도체 소자 구조체(400)의 전체 크기를 줄이는 데 이용할 수 있는 대안적인 실시예를 나타낸다. 본 실시예에서, 반도체 소자 구조체(400)는 약 10 mm와 같이 약 8 mm~약 15 mm의 제5 전체 높이(H5)를 갖도록 축소될 수 있다. 그러나, 임의의 적절한 크기를 적용할 수 있다. 크기를 축소하는 것에 의해, 더 작은 전체 구조체를 얻을 수 있다.
추가로, 도 4 및 도 5에 설명된 실시예는 도 1a-1f와 관련하여 전술한 제1 센서 패키지(149)에 대해 설명되지만, 실시예들은 제1 센서 패키지(149)에 한정되지 않는다. 오히려, 제2 센서 패키지(200) 또는 제3 센서 패키지(300)와 같은 임의의 적절한 센서 패키지도 적용할 수 있다. 모든 적절한 조합들은 전적으로 실시예의 범위 내에 포함되도록 의도된 것이다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (9)

  1. 반도체 디바이스의 제조 방법으로서,
    캐리어 기판을 제공하는 단계;
    상기 캐리어 기판 위에 접착층을 형성하는 단계;
    상기 접착층 위에 폴리머층을 형성하는 단계;
    상기 폴리머층 위에 언더범프 배선층(underbump metallization layer)과 제1 재배선층을 형성하는 단계;
    상기 제1 재배선층과 전기적으로 접속되는 제1 TSV(through substrate via)들을 형성하는 단계;
    상기 제1 재배선층 상에서 상기 제1 TSV들 사이에 지문 센서를 배치하는 단계;
    봉합제(encapsulant)로 상기 지문 센서와 상기 제1 TSV들을 봉합하는 단계;
    상기 제1 TSV들을 상기 지문 센서와 전기적으로 상호 접속하기 위해 제2 재배선층을 형성하는 단계;
    상기 제2 재배선층에 센서면 재료를 부착하는 단계;
    상기 언더범프 배선층을 노출시키기 위해 상기 캐리어 기판을 분리하고(debonding) 상기 폴리머층을 패턴화하는 단계;
    상기 폴리머층을 통해 상기 언더범프 배선층에 고전압 칩을 부착하여 제1 센서 패키지를 형성하는 단계; 및
    상기 제1 센서 패키지를 기판에 부착하는 단계
    를 포함하고,
    상기 기판은 상기 고전압 칩을 수용하기 위한 제1 개구와, 상기 제1 센서 패키지와의 전기적 접속을 허용하기 위한 접촉 패드들을 포함하는 것인, 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서,
    상기 지문 센서는,
    반도체 기판; 및
    상기 반도체 기판과 상기 센서면 재료 사이의 전극들의 어레이
    를 포함하는 것인, 반도체 디바이스의 제조 방법.
  3. 제1항에 있어서,
    상기 고전압 칩은 상기 지문 센서와 전기적으로 접속되는 것인, 반도체 디바이스의 제조 방법.
  4. 제1항에 있어서,
    상기 고전압 칩은 상기 지문 센서 중 상기 센서면 재료에 반대되는 측 상에 위치되는 것인, 반도체 디바이스의 제조 방법.
  5. 제1항에 있어서,
    상기 기판의 상기 제1 개구는 상기 기판을 완전히 통과하여(all of the way through) 연장되는 것인, 반도체 디바이스의 제조 방법.
  6. 제1항에 있어서,
    상기 기판의 상기 제1 개구는 상기 기판을 부분적으로만 통과하여(only partially through) 연장되는 것인, 반도체 디바이스의 제조 방법.
  7. 제1항에 있어서,
    상기 제2 재배선층은 상기 센서면 재료 및 상기 지문 센서 사이에 위치되는 것인, 반도체 디바이스의 제조 방법.
  8. 제1항에 있어서,
    상기 지문 센서 내에 위치된 관통 기판 비아들과 물리적으로 직접 접촉하는 제2 접촉 패드들을 형성하는 단계
    를 더 포함하는 반도체 디바이스의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 개구는 상기 기판 내로 50 ㎛ 내지 500 ㎛ 사이의 거리로 연장되는 것인, 반도체 디바이스의 제조 방법.
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