KR20230113754A - 디스플레이 장치 - Google Patents

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KR20230113754A
KR20230113754A KR1020237018527A KR20237018527A KR20230113754A KR 20230113754 A KR20230113754 A KR 20230113754A KR 1020237018527 A KR1020237018527 A KR 1020237018527A KR 20237018527 A KR20237018527 A KR 20237018527A KR 20230113754 A KR20230113754 A KR 20230113754A
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pixel
disposed
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김명수
이민우
김정섭
김정훈
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엘지전자 주식회사
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Abstract

디스플레이 장치는 기판과, 기판 상에 제1 배선 라인과, 기판 상에 제2 배선 라인과, 제1 배선 라인과 제2 배선 라인 상에 제1 절연 부재와, 제1 배선 라인과 제2 배선 라인을 가로질러 배치되는 차단 부재와, 복수의 조립 홀을 포함하는 제2 절연 부재와, 복수의 조립 홀 각각에 배치된 복수의 발광 소자를 포함한다.
복수의 조립 홀 각각은 차단 부재에 가까운 제1 영역과 차단 부재로부터 제1 영역보다 먼 제2 영역을 포함한다. 차단 부재의 일부는 조립 홀의 제1 영역에 배치된다.

Description

디스플레이 장치
실시예는 디스플레이 장치에 관한 것이다.
디스플레이 장치는 발광 다이오드(Light Emitting Diode)와 같은 자발광 소자를 화소의 광원으로 이용하여 고화 질의 영상을 표시한다. 발광 다이오드는 열악한 환경 조건에서도 우수한 내구성을 나타내며, 장수명 및 고휘도가 가능하여 차세대 디스플레이 장치의 광원으로 각광받고 있다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 다이오드를 제조하고, 이를 디스플레이 장치의 패널(이하, "디스플레이 패널"이라 함)에 배치하여 차세대 화소 광원으로 이용하기 위한 연구가 진행되고 있다.
고해상도를 구현하기 위해서 점차 화소의 사이즈가 작아지고 있고, 이와 같이 작아진 사이즈의 화소에 수많은 발광 소자가 정렬되어야 하므로, 마이크로 또는 나노 스케일 정도로 작은 초소형의 발광 다이오드의 제조에 대한 연구가 활발하게 이루어지고 있다.
통상 디스플레이 패널은 수백만개의 화소를 포함한다. 따라서, 사이즈가 작은 수백만개의 화소 각각에 발광 소자들을 정렬하는 것이 매우 어렵기 때문에, 최근 디스플레이 패널에 발광 소자들을 정렬하는 방안에 대한 다양한 연구가 활발하게 진행되고 있다.
발광 소자의 사이즈가 작아짐에 따라, 이들 발광 소자를 기판 상에 전사하는 것이 매우 중요한 해결 과제로 대두되고 있다. 최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가 조립 방식(self-assembly method) 등이 있다. 특히, 자성체를 이용하여 발광 소자를 기판 상에 전사하는 자가 조립 방식이 최근 각광받고 있다.
자가 조립 방식에서는 잉크젯 헤드 장치를 이용하여 발광 소자가 포함된 액적 단위로 기판에 투하하여 각 서브 화소에 발광소자가 배치된다. 발광 소자들이 기판 상에 랜덤하게 투하되므로, 일부 발광 소자는 전극 사이에 올바르게 조립되지만 다른 일부 발광 소자는 전극 사이에 올바르게 조립되지 않을 수 있다.
발광 소자들 중 일부 발광 소자들의 p전극이 제1 전극 상에 위치되어 정정렬 조립되지만, 다른 발광 소자들의 p전극이 제2 전극 상에 위치되어 부정렬 조립될 수 있다. 제2 전극에 발광 소자의 p전극이 위치되는 경우, 해당 발광 소자는 쇼트가 발생되어 발광되지 않는다. 이와 별개로, 일부 발광 소자는 제1 전극이나 제2 전극의 어디에도 발광 소자의 n전극이나 p전극이 위치되지 않도록 배열되는데, 이러한 발광 소자는 제1 전극이나 제2 전극에 전기적으로 연결되지 않아, 발광되지 않는다.
이와 같이, 종래에는 발광 소자들의 조립 방향성이 제어되지 않아, 기판 상에 랜덤하게 투하된 발광 소자들의 상당수가 발광에 기여하지 못하는 조립 불량율이 높아 발광 효율 및 휘도가 낮은 문제점이 있었다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 발광 소자의 조립 방향성을 제어하여 조립 불량율을 최소화할 수 있는 디스플레이 장치를 제공한다.
실시예는 발광 소자의 형상 변경으로 발광 효율 및 휘도를 향상시킬 수 있는 디스플레이 장치를 제공한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 디스플레이 장치는, 기판; 상기 기판 상에 제1 배선 라인; 상기 기판 상에 제2 배선 라인; 상기 제1 배선 라인과 상기 제2 배선 라인 상에 제1 절연 부재; 상기 제1 배선 라인과 상기 제2 배선 라인을 가로질러 배치되는 차단 부재; 복수의 조립 홀을 포함하는 제2 절연 부재; 및 상기 복수의 조립 홀 각각에 배치된 복수의 발광 소자를 포함한다. 상기 복수의 조립 홀 각각은 상기 차단 부재에 가까운 제1 영역과 상기 차단 부재로부터 상기 제1 영역보다 먼 제2 영역을 포함한다. 상기 차단 부재의 일부는 상기 조립 홀의 상기 제1 영역에 배치된다.
실시예에 따른 디스플레이 장치의 효과에 대해 설명하면 다음과 같다.
실시예들 중 적어도 하나에 의하면, 도 10, 도 11 및 도 14 내지 도 16에 도시한 바와 같이, 기판(200) 상의 차단 부재(210)와 발광 소자(150)의 제1 금속층 및 제1 및 제2 절연층을 이용하여 발광 소자(150)의 조립 방향성을 제어할 수 있다. 이러한 조립 방향성의 제어를 통해, 발광 소자(150)가 기 정해진 방향성 대로 조립 홀 내에 조립되도록 함으로써, 조립 홀(203)에 기 정해진 방향성 대로 조립된 발광 소자(150)의 개수를 증가시켜 발광 효율과 휘도를 획기적으로 향상시킬 수 있다.
실시예들 중 적어도 하나에 의하면, 도 12 및 도 12에 도시한 바와 같이, 발광 소자(150)를 플레이트 형상을 갖도록 할 수 있다. 즉, 플레이트형 발광 소자(150)는 Y축 방향을 따라 장축을 가지고, Z축 방향을 따라 단축을 가질 수 있다. 이러한 경우, 장축의 길이를 단축의 길이에 비해 극대화함으로써, 발광 면적을 극대화하여 발광 효율과 휘도를 획기적으로 향상시킬 수 있다. 아울러, Y축 방향에 수직인 단측면의 폭은 최대한 감소시키고 X축 방향에 수직인 장측면의 폭은 최대한 증가시켜 장측면의 면적을 극대화할 수 있다. 발광 소자(150)의 장측면이 넓을수록 조립 홀(203) 내에서 발광 소자(150)의 해당 측면에 면접촉되므로, 발광 소자(150)가 조립 홀(203) 내에서 보다 안정성이 있게 조립될 수 있다.
실시예들 중 적어도 하나에 의하면, 발광 소자(150)가 플레이트 형상을 가지므로, 도 16에 도시한 바와 제1 도전형 반도체층과 제1 금속층을 포함하는 발광 소자(150)의 하면이 조립 홀(203) 내에 면 접촉되므로, 원통형 발광 소자(150)에 비해 조립 홀(203) 내에 훨씬 안정적인 조립이 가능하다.
실시예들 중 적어도 하나에 의하면, 도 16에 도시한 바와 같이, 발광 소자(150)의 제1 금속층의 두께(t2)는 차단 부재(210)의 두께(t)과 동일하거나 크도록 하여, 발광 소자(150)의 상면이 기판(200)의 상면과 평행하도록 배치될 수 있다. 이에 따라, 발광 소자(150)의 상면의 활성층에서 발광된 광이 활성층을 통과하는 수직선을 기준으로 대칭적인 세기 분포를 가지므로, 광의 균일한 지향각을 얻어 각 서브 화소(PX1, PX2, PX3)에서 균일한 휘도를 확보할 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 실시예에 따른 디스플레이 장치(100)가 배치된 주택의 거실을 도시한다.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 3은 도 2의 화소의 일 예를 보여주는 회로도이다.
도 4는 도 2의 디스플레이 패널을 상세히 보여주는 평면도이다.
도 5는 도 4의 표시 영역의 화소를 상세히 보여주는 평면도이다.
도 6은 도 1의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 7은 도 6의 A2 영역의 확대도이다.
도 8은 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 9는 도 2의 디스플레이 패널을 개략적으로 보여주는 단면도이다.
도 10은 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 11은 도 10에서 발광 소자가 조립되지 않았을 때를 도시한 평면도이다.
도 12는 실시예의 발광 소자를 도시한 사시도이다.
도 13은 실시예의 발광 소자를 도시한 단면도이다.
도 14는 도 10에 도시된 디스플레이 장치의 A-B 라인에 따른 단면도이다.
도 15는 도 10에 도시된 디스플레이 장치의 C-D 라인에 따른 단면도이다.
도 16은 도 10에 도시된 디스플레이 장치의 E-F 라인에 따른 단면도이다.
도 17은 조립 홀에서 제1 배선 라인과 제2 배선 라인 사이에 형성된 유전영동힘을 도시한다.
도 18은 도 17의 조립 홀에서 발광 소자가 조립되지 않는 모습을 보여준다.
도 19는 도 17의 조립 홀에 발광 소자가 조립되는 모습을 보여준다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다. 또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “B 및(와) C 중 적어도 하나(또는 한 개 이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다. 또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
본 명세서에서 설명되는 디스플레이 장치에는 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트(Slate) PC, 태블릿(Tablet) PC, 울트라 북(Ultra-Book), 디지털 TV, 데스크탑 컴퓨터 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 1은 실시예에 따른 디스플레이 장치(100)가 배치된 주택의 거실을 도시한다.
실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자(semiconductor light emitting device)에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED일 수 있으나 이에 한정되는 것은 아니다.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 3은 도 2의 화소의 일 예를 보여주는 회로도이다.
도 2 및 도 3을 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 평면 상 직사각형 형태로 이루어질 수 있다. 디스플레이 패널(10)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 화상을 표시하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 2에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 3과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터를 포함할 수 있다.
발광 소자(LD)들 각각은 제1 전극, 무기 반도체 및 제2 전극을 포함하는 무기 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있다.
복수의 트랜지스터들은 도 3과 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차전압을 저장한다.
구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 3에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터 또는 TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 4는 도 2의 디스플레이 패널을 상세히 보여주는 평면도이다. 도 4에서는 설명의 편의를 위해, 데이터 패드들(DP1~DPp, p는 2 이상의 정수), 플로팅 패드들(FD1, FD2), 전원 패드들(PP1, PP2), 플로팅 라인들(FL1, FL2), 저전위 전압 라인(VSSL), 데이터 라인들(D1~Dm), 제1 패드 전극(210)들 및 제2 패드 전극(220)들만을 도시하였다.
도 4를 참조하면, 디스플레이 패널(10)의 표시 영역(DA)에는 데이터 라인들(D1~Dm), 제1 패드 전극(210)들, 제2 패드 전극(220)들 및 화소(PX)들이 배치될 수 있다.
데이터 라인들(D1~Dm)은 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 데이터 라인들(D1~Dm)의 일 측들은 구동 회로(20)에 연결될 수 있다. 이로 인해, 데이터 라인들(D1~Dm)에는 구동 회로(20)의 데이터 전압들이 인가될 수 있다.
제1 패드 전극(210)들은 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치될 수 있다. 이로 인해, 제1 패드 전극(210)들은 데이터 라인들(D1~Dm)과 중첩되지 않을 수 있다. 제1 패드 전극(210)들 중 표시 영역(DA)의 우측 가장자리에 배치된 제1 패드 전극(210)들은 비표시 영역(NDA)에서 제1 플로팅 라인(FL1)에 접속될 수 있다. 제1 패드 전극(210)들 중 표시 영역(DA)의 좌측 가장자리에 배치된 제1 패드 전극(210)들은 비표시 영역(NDA)에서 제2 플로팅 라인(FL2)에 접속될 수 있다.
제2 패드 전극(220)들 각각은 제1 방향(X축 방향)으로 길게 연장될 수 있다. 이로 인해, 제2 패드 전극(220)들은 데이터 라인들(D1~Dm)과 중첩될 수 있다. 또한, 제2 패드 전극(220)들은 비표시 영역(NDA)에서 저전위 전압 라인(VSSL)에 연결될 수 있다. 이로 인해, 제2 패드 전극(220)들에는 저전위 전압 라인(VSSL)의 저전위 전압이 인가될 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 제1 패드 전극(210)들, 제2 전극 및 데이터 라인들(D1~Dm)에 의해 매트릭스 형태로 정의되는 영역들에 배치될 수 있다. 도 4에서는 화소(PX)가 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않으며, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 제1 방향(X축 방향)으로 배치될 수 있으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 제2 방향(Y축 방향)으로 배치되거나, 지그재그 형태로 배치될 수 있으며, 그 밖의 다양한 형태로 배치될 수 있다.
제1 서브 화소(PX1)는 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다.
디스플레이 패널(10)의 비표시 영역(NDA)에는 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2) 및 전원 패드들(PP1, PP2)을 포함하는 패드부(PA), 구동 회로(20), 제1 플로팅 라인(FL1), 제2 플로팅 라인(FL2) 및 저전위 전압 라인(VSSL)이 배치될 수 있다.
데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2) 및 전원 패드들(PP1, PP2)을 포함하는 패드부(PA)는 표시패널(10)의 일 측 가장자리, 예를 들어 하 측 가장자리에 배치될 수 있다. 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2) 및 전원 패드들(PP1, PP2)은 패드부(PA)에서 제1 방향(X축 방향)으로 나란하게 배치될 수 있다.
데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2) 및 전원 패드들(PP1, PP2) 상에는 회로 보드가 이방성 도전 필름(anisotropic conductive film)을 이용하여 부착될 수 있다. 이로 인해, 회로 보드와 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2) 및 전원 패드들(PP1, PP2)은 전기적으로 연결될 수 있다.
구동 회로(20)는 링크 라인(LL)들을 통해 데이터 패드들(DP1~DPp)에 연결될 수 있다. 구동 회로(20)는 데이터 패드들(DP1~DPp)을 통해 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받을 수 있다. 구동 회로(20)는 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급할 수 있다.
저전위 전압 라인(VSSL)은 패드부(PA)의 제1 전원 패드(PP1)와 제2 전원 패드(PP2)에 연결될 수 있다. 저전위 전압 라인(VSSL)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 저전위 전압 라인(VSSL)은 제2 패드 전극(220)에 연결될 수 있다. 이로 인해, 전원 공급 회로(50)의 저전위 전압은 회로 보드, 제1 전원 패드(PP1), 제2 전원 패드(PP2) 및 저전위 전압 라인(VSSL)을 통해 제2 패드 전극(220)에 인가될 수 있다.
제1 플로팅 라인(FL1)은 패드부(PA)의 제1 플로팅 패드(FD1)에 연결될 수 있다. 제1 플로팅 라인(FL1)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다.
제1 플로팅 패드(FD1)와 제1 플로팅 라인(FL1)은 어떠한 전압도 인가되지 않는 더미 패드와 더미 라인일 수 있다.
제2 플로팅 라인(FL2)은 패드부(PA)의 제2 플로팅 패드(FD2)에 연결될 수 있다. 제1 플로팅 라인(FL1)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다.
제2 플로팅 패드(FD2)와 제2 플로팅 라인(FL2)은 어떠한 전압도 인가되지 않는 더미 패드와 더미 라인일 수 있다.
한편, 발광 소자(도 5의 300)들은 매우 작은 사이즈를 가지므로 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 장착하기가 매우 어렵다.
이러한 문제를 해소하기 위해, 유전영동(dielectrophoresis) 방식을 이용한 정렬 방법이 제안되었다.
즉, 제조 공정 중에 발광 소자(300)들을 정렬하기 위해 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 전기장을 형성할 수 있다. 구체적으로, 제조 공정 중에 유전영동 방식을 이용하여 발광 소자(300)들에 유전영동힘(Dielectrophoretic Force)을 가함으로써 발광 소자(300)들을 정렬시킬 수 있다.
그러나, 제조 공정 중에는 박막 트랜지스터들을 구동하여 제1 패드 전극(210)들에 그라운드 전압을 인가하기 어렵다.
따라서, 완성된 디스플레이 장치에서는 제1 패드 전극(210)들이 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치되나, 제조 공정 중에 제1 패드 전극(210)들은 제1 방향(X축 방향)으로 단선되지 않고, 길게 연장 배치될 수 있다.
이로 인해, 제조 공정 중에는 제1 패드 전극(210)들이 제1 플로팅 라인(FL1) 및 제2 플로팅 라인(FL2)과 연결될 수 있다. 그러므로, 제1 패드 전극(210)들은 제1 플로팅 라인(FL1) 및 제2 플로팅 라인(FL2)을 통해 그라운드 전압을 인가 받을 수 있다. 따라서, 제조 공정 중에 유전영동 방식을 이용하여 발광 소자(300)들을 정렬시킨 후에, 제1 패드 전극(210)들을 단선함으로써, 제1 패드 전극(210)들이 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치될 수 있다.
한편, 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)은 제조 공정 중에 그라운드 전압을 인가하기 위한 라인이며, 완성된 디스플레이 장치에서는 어떠한 전압도 인가되지 않을 수 있다. 또는, 완성된 디스플레이 장치에서 정전기 방지를 위해 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)에는 그라운드 전압이 인가될 수도 있다.
도 5는 도 4의 표시 영역의 화소를 상세히 보여주는 평면도이다.
도 5를 참조하면, 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 스캔 라인(Sk)들과 데이터 라인들(Dj, Dj+1, Dj+2, Dj+3)의 교차 구조에 의해 정의되는 영역들에 매트릭스 형태로 배치될 수 있다.
스캔 라인(Sk)들은 제1 방향(X축 방향)으로 길게 연장되어 배치되고, 데이터 라인들(Dj, Dj+1, Dj+2, Dj+3)은 제1 방향(X축 방향)과 교차되는 제2 방향(Y축 방향)으로 길게 연장되어 배치될 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 제1 패드 전극(210), 제2 패드 전극(220) 및 복수의 발광 소자(300)들을 포함할 수 있다. 제1 패드 전극(210)과 제2 패드 전극(220)은 발광 소자(300)들과 전기적으로 연결되고, 발광 소자(300)가 발광하도록 각각 전압을 인가 받을 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 중 어느 한 서브 화소의 제1 패드 전극(210)은 그에 인접한 서브 화소의 제1 패드 전극(210)과 이격되어 배치될 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제1 패드 전극(210)은 그에 인접한 제2 서브 화소(PX2)의 제1 패드 전극(210)과 이격되어 배치될 수 있다. 또한, 제2 서브 화소(PX2)의 제1 패드 전극(210)은 그에 인접한 제3 서브 화소(PX3)의 제1 패드 전극(210)과 이격되어 배치될 수 있다. 또한, 제3 서브 화소(PX3)의 제1 패드 전극(210)은 그에 인접한 제1 서브 화소(PX1)의 제1 패드 전극(210)과 이격되어 배치될 수 있다.
이에 비해, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 중 어느 한 서브 화소의 제2 패드 전극(220)은 그에 인접한 서브 화소의 제2 패드 전극(220)과 연결될 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제2 패드 전극(220)은 그에 인접한 제2 서브 화소(PX2)의 제2 전극(210)과 연결될 수 있다. 또한, 제2 서브 화소(PX2)의 제2 패드 전극(220)은 그에 인접한 제3 서브 화소(PX3)의 제2 패드 전극(220)과 연결될 수 있다. 또한, 제3 서브 화소(PX3)의 제2 패드 전극(220)은 그에 인접한 제1 서브 화소(PX1)의 제2 패드 전극(220)과 연결될 수 있다.
또한, 제조 공정 중에 제1 패드 전극(210)과 제2 패드 전극(220)은 발광 소자(300)를 정렬하기 위해, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서 전기장을 형성하는 데에 활용될 수 있다. 구체적으로, 제조 공정 중에 유전영동 방식을 이용하여 발광 소자(300)들에 유전영동힘을 가함으로써 발광 소자(300)들을 정렬시킬 수 있다. 제1 패드 전극(210)과 제2 패드 전극(220)에 인가된 전압에 의해 전기장이 형성되고, 이 전기장에 의해 커패시턴스가 형성됨으로써 발광 소자(300)에 유전영동힘을 가할 수 있다.
제1 패드 전극(210)은 발광 소자(300)들의 제2 도전형 반도체층에 접속되는 애노드 전극이고, 제2 패드 전극(220)은 발광 소자(300)들의 제1 도전형 반도체층에 접속되는 캐소드 전극일 수 있다. 발광 소자(300)들의 제1 도전형 반도체층은 n형 반도체층이고, 제2 도전형 반도체층은 p형 반도체층일 수 있다. 하지만, 본 발명은 이에 한정되지 않으며, 제1 패드 전극(210)이 캐소드 전극이고, 제2 패드 전극(220)이 애노드 전극일 수 있다.
제1 패드 전극(210)은 제1 방향(X축 방향)으로 길게 연장되어 배치되는 제1 전극 줄기부(210S)와 제1 전극 줄기부(210S)에서 제2 방향(Y축 방향)으로 분지되는 적어도 하나의 제1 전극 가지부(210B)를 포함할 수 있다. 제2 패드 전극(220)은 제1 방향(X축 방향)으로 길게 연장되어 배치되는 제2 전극 줄기부(220S)와 제2 전극 줄기부(220S)에서 제2 방향(Y축 방향)으로 분지되는 적어도 하나의 제2 전극 가지부(220B)를 포함할 수 있다.
제1 전극 줄기부(210S)는 제1 전극 컨택홀(CNTD)을 통해 박막 트랜지스터(미도시)에 전기적으로 연결될 수 있다.
이로 인해, 제1 전극 줄기부(210S)는 박막 트랜지스터에 의해 소정의 구동 전압을 인가 받을 수 있다. 제1 전극 줄기부(210S)가 연결되는 박막 트랜지스터는 도 3에 도시된 구동 트랜지스터(DT)일 수 있다.
제2 전극 줄기부(220S)는 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선(미도시)에 전기적으로 연결될 수 있다.
이로 인해, 제2 전극 줄기부(220S)는 저전위 보조 배선의 저전위 전압을 인가 받을 수 있다. 도 5에서는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서 제2 전극 줄기부(220S)가 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선에 연결된 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 제2 전극 줄기부(220S)는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 중 어느 하나의 서브 화소에서 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선에 연결될 수 있다. 또는, 도 4와 같이 제2 전극 줄기부(220S)는 비표시 영역(NDA)의 저전위 전압 라인(VSSL)에 연결되므로, 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선에 연결되지 않을 수 있다. 즉, 제2 전극 컨택홀(CNTS)은 생략될 수도 있다.
어느 한 서브 화소의 제1 전극 줄기부(210S)는 제1 방향(X축 방향)으로 이웃하는 서브 화소의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치될 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제1 전극 줄기부(210S)는 제2 서브 화소(PX2)의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치되고, 제2 서브 화소(PX2)의 제1 전극 줄기부(210S)는 제3 서브 화소(PX3)의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치되며, 제3 서브 화소(PX3)의 제1 전극 줄기부(210S)는 제1 서브 화소(PX1)의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치될 수 있다. 이는 제조 공정 중에 제1 전극 줄기부(210S)가 하나로 연결되었다가, 발광 소자(300)들을 정렬시킨 후에, 레이저 공정을 통해 단선되었기 때문이다.
제2 전극 가지부(220B)는 제1 전극 가지부(210B)들 사이에 배치될 수 있다. 제1 전극 가지부(210B)들은 제1 전극 가지부(220B)를 기준으로 대칭되게 배치될 수 있다. 도 5에서는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 두 개의 제1 전극 가지부(220B)들을 포함하는 것을 예시하였으나, 본발명은 이에 한정되지 않는다. 예를 들어, 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 세 개 이상의 제1 전극 가지부(220B)들을 포함할 수 있다.
또한, 도 5에서는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 제2 전극 가지부(220B)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 복수의 제2 전극 가지부(220B)들을 포함하는 경우, 제1 전극 가지부(210B)는 제2 전극 가지부(220B)들 사이에 배치될 수 있다. 즉, 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서 제1 전극 가지부(210B), 제2 전극 가지부(220B), 제1 전극 가지부(210B) 및 제2 전극 가지부(220B)의 순서로 제1 방향(X축 방향)으로 배치될 수 있다.
복수의 발광 소자(300)들은 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이에 배치될 수 있다. 복수의 발광 소자(300)들 중 적어도 어느 한 발광 소자(300)의 일 단이 제1 전극 가지부(210B)와 중첩되게 배치되고, 타단이 제2 전극 가지부(220B)와 중첩하게 배치될 수 있다. 복수의 발광 소자(300)들의 일 단에는 p형 반도체층인 제2 도전형 반도체층이 배치되고, 타 단에는 n형 반도체층인 제1 도전형 반도체층이 배치될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 복수의 발광 소자(300)들의 일 단에는 n형 반도체층인 제1 도전형 반도체층이 배치되고, 타 단에는 p형 반도체층인 제2 도전형 반도체층이 배치될 수 있다.
복수의 발광 소자(300)들은 제1 방향(X축 방향)으로 실질적으로 나란하게 배치될 수 있다. 복수의 발광 소자(300)들은 제2 방향(Y축 방향)으로 이격되게 배치될 수 있다. 이 경우, 복수의 발광 소자(300)들 간의 이격 간격은 서로 다를 수 있다. 예를 들어, 복수의 발광 소자(300)들 중 일부의 발광 소자들이 인접하게 배치되어 하나의 그룹을 이루고, 나머지 발광 소자(300)들이 인접하게 배치되어 다른 그룹을 이룰 수 있다.
제1 전극 가지부(210B)와 제2 전극 가지부(220B) 상에는 각각 연결 전극(260)이 배치될 수 있다. 연결 전극(260)은 제2 방향(Y축 방향)으로 길게 연장되어 배치되되, 제1 방향(X축 방향)으로 서로 이격되어 배치될 수 있다. 연결 전극(260)은 발광 소자(300)들 중 적어도 어느 한 발광 소자(300)의 일 단부와 연결될 수 있다. 연결 전극(260)은 제1 패드 전극(210) 또는 제2 패드 전극(220)과 연결될 수 있다.
연결 전극(260)은 제1 전극 가지부(210B) 상에 배치되며 발광 소자(300)들의 적어도 어느 한 발광 소자(300)의 일 단부와 연결되는 제1 연결 전극(261)과, 제2 전극 가지부(220B) 상에 배치되며 발광 소자(300)들의 적어도 어느 한 발광 소자(300)의 일 단부와 연결되는 제2 연결 전극(262)을 포함할 수 있다. 이로 인해, 제1 연결 전극(261)은 복수의 발광 소자(300)들을 제1 패드 전극(210)과 전기적으로 연결시키는 역할을 하며, 제2 연결 전극(262)은 복수의 발광 소자(300)들을 제2 패드 전극(220)과 전기적으로 연결시키는 역할을 한다.
제1 연결 전극(261)의 제1 방향(X축 방향)의 폭은 제1 전극 가지부(210B)의 제1 방향(X축 방향)의 폭보다 넓을 수 있다. 또한, 제2 연결 전극(262)의 제1 방향(X축 방향)의 폭은 제2 전극 가지부(220B)의 제1 방향(X축 방향)의 폭보다 넓을 수 있다.
예컨대, 발광 소자(300)의 각 단부가 제1 패드 전극(210)의 제1 전극 가지부(210B)와 제2 패드 전극(220)의 제2 전극 가지부(220B) 상에 배치되지만, 제1 패드 전극(210) 및 제2 패드 전극(220) 상에 형성된 절연층(미도시)으로 인해 발광 소자(300)가 제1 패드 전극(210) 및 제2 패드 전극(220)와 전기적으로 연결되지 않을 수 있다. 따라서, 발광 소자(300)의 측면 및/또는 상면 일부 각각이 제1 연결 전극(261) 및 제2 연결 전극(262)에 전기적으로 연결될 수 있다.
도 6은 도 1의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 6에 의하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 2의 PX) 별로 배치된 복수의 발광 소자(150)를 포함할 수 있다. 발광 소자(150)는 도 5의 발광 소자(300)일 수 있다.
발광 소자(150)는 예컨대, 적색 발광 소자(150R), 녹색 발광 소자(150G) 및 청색 발광 소자(150B)를 포함할 수 있다. 예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
도 7은 도 6의 A2 영역의 확대도이다.
도 7을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 배선 전극(201, 202), 절연층(206) 및 복수의 발광 소자(150)를 포함할 수 있다.
배선 전극은 서로 이격된 제1 배선 전극(201) 및 제2 배선 전극(202)을 포함할 수 있다.
발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 발광 소자(150R), 녹색 발광 소자(150G) 및 청색 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
절연층(130)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(130)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(130)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(130)은 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 발광 소자(150)가 절연층(130)의 조립 홀(203)에 용이하게 삽입될 수 있다.
도 8은 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
이하 도 8을 참조하며 실시예에 따른 발광 소자(150R)가 전자기장을 이용한 자가 조립 방식에 의해 기판(200)에 조립되는 예를 설명한다.
도 8에서 기판(200)은 디스플레이 장치의 패널 기판이거나 전사를 위한 임시의 도너 기판일 수 있다.
이후 설명에서는 기판(200)은 디스플레이 장치의 패널 기판인 경우로 설명하나 실시예가 이에 한정되는 것은 아니다.
기판(200)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
도 8을 참조하면, 발광 소자(150R)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
이 후, 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시예에 따라, 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
기판(200)에는 조립될 발광 소자(150R) 각각에 대응하는 한 쌍의 제1 전극(211), 제2 전극(212)이 형성될 수 있다.
제1 전극(211), 제2 전극(212)은 투명 전극(ITO)으로 형성되거나, 전기 전도성이 우수한 금속물질을 포함할 수 있다. 예를 들어, 제1 전극(211)과 제2 전극(212)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나 또는 이들의 합금으로 형성될 수 있다.
제1 전극(211), 제2 전극(212)은 전압이 인가됨에 따라 전기장을 방출함으로써, 기판(200) 상의 조립 홀(203)에 조립된 발광 소자(150R)를 고정시키는 한 쌍의 조립 전극의 기능을 할 수 있다.
제1 전극(211), 제2 전극(212) 간의 간격은 발광 소자(150R)의 폭 및 조립 홀(203)의 폭보다 작게 형성되어, 전기장을 이용한 발광 소자(150R)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1 전극(211), 제2 전극(212) 상에는 절연층(220)이 형성되어, 제1 전극(211), 제2 전극(212)을 유체(1200)로부터 보호하고, 제1 전극(211), 제2 전극(212)에 흐르는 전류의 누출을 방지할 수 있다. 절연층(220)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다.
또한 절연층(220)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(220)은 접착성이 있는 절연층일 수 있거나, 전도성을 가지는 전도성 접착층일 수 있다. 절연층(220)은 연성이 있어서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다.
절연층(220)의 상부에는 격벽(200S)이 형성될 수 있다. 격벽(200S)의 일부 영역은 제1 전극(211), 제2 전극(212)의 상부에 위치할 수 있다.
예컨대, 기판(200)의 형성 시, 절연층(220) 상부에 형성된 격벽 중 일부가 제거됨으로써, 발광 소자(150R)들 각각이 기판(200)에 조립되는 조립 홀(203)이 형성될 수 있다. 격벽(200S)과 절연층(220) 사이에는 발광 소자(150R)에 전원을 인가하기 위한 제2 패드전극(222)이 형성될 수 있다.
기판(200)에는 발광 소자(150R)들이 결합되는 조립 홀(203)이 형성되고, 조립 홀(203)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(203)은 발광 소자(150R)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(203)은 대응하는 위치에 조립될 발광 소자(150R)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203)에 다른 발광 소자가 조립되거나 복수의 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 도 8을 참조하면, 기판(200)이 배치된 후, 자성체를 포함하는 조립 장치(1100)가 기판(200)을 따라 이동할 수 있다. 자성체로 예컨대, 자석이나 전자석이 사용될 수 있다. 조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해, 챔버(1300) 내의 발광 소자(150R)는 조립 장치(1100)를 향해 이동할 수 있다.
발광 소자(150R)는 조립 장치(1100)를 향해 이동 중, 조립 홀(203)로 진입하여 기판(200)과 접촉될 수 있다.
이때, 기판(200)에 형성된 제1 전극(211), 제2 전극(212)에 의해 가해지는 전기장에 의해, 기판(200)에 접촉된 발광 소자(150R)가 조립 장치(1100)의 이동에 의해 이탈되는 것이 방지될 수 있다.
즉, 상술한 전자기장을 이용한 자가 조립 방식에 의해, 발광 소자(150R)들 각각이 기판(200)에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
기판(200)의 조립 홀(203) 상에 조립된 발광 소자(150R)와 제2 패드전극(222) 사이에는 소정의 솔더층(225)이 더 형성되어 발광 소자(150R)의 결합력을 향상시킬 수 있다.
이후 발광 소자(150R)에 제1 패드전극(221)이 연결되어 전원을 인가할 수 있다.
다음으로 기판(200)의 격벽(200S)과 조립 홀(203)에 몰딩층(230)이 형성될 수 있다. 몰딩층(230)은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레인일 수 있다.
한편, 실시예에 따른 디스플레이 장치에서는 광원으로 발광 소자를 사용한다. 실시예의 발광 소자는 전기의 인가에 의해 스스로 광을 발산하는 자발광 소자로서, 반도체 발광 소자일 수 있다. 실시예의 발광 소자는 무기질 반도체 재질로 이루어지므로, 열화에 강하고 수명이 반영구적이어서 안정적인 광을 제공하여 디스플레이 장치가 고품질과 고화질의 영상을 구현하는데 기여할 수 있다.
도 9는 도 2의 디스플레이 패널을 개략적으로 보여주는 단면도이다.
도 9를 참조하면, 실시예의 디스플레이 패널(10)은 제1 기판(40), 발광부(41), 컬러 생성부(42) 및 제2 기판(46)를 포함할 수 있다. 실시예의 디스플레이 패널(10)은 이보다 더 많은 구성을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 제1 기판(40)은 도 7에 도시된 기판(200)일 수 있다.
도시되지 않았지만, 제1 기판(40)과 발광부(41) 사이, 발광부(41)와 컬러 생성부(42) 사이 및/또는 컬러 생성부(42)와 제2 기판(46) 사이에 적어도 하나 이상의 절연층이 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 기판(40)은 발광부(41), 컬러 생성부(42) 및 제2 기판(46)을 지지할 수 있다. 제2 기판(46)은 상술한 바와 같은 다양한 소자들, 예컨대 도 2에 도시된 바와 같이 데이터 라인들(D1~Dm, m은 2 이상의 정수), 스캔 라인들(S1~Sn), 고전위 전압 라인(VDDL) 및 저전위 전압 라인(VSSL), 도 3에 도시된 바와 같이 복수의 트랜지스터들과 적어도 하나의 커패시터 그리고 도 4에 도시된 바와 같이 제1 패드 전극(210) 및 제2 패드 전극(220)이 형성될 수 있다.
제1 기판(40)은 유리로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
발광부(41)는 광을 컬러 생성부(42)로 제공할 수 있다. 발광부(41)는 전기의 인가에 의해 스스로 빛을 발산하는 복수의 광원을 포함할 수 있다. 예컨대, 광원은 발광 소자(도 5의 300, 도 6 및 도 10의 150)를 포함할 수 있다.
일 예로, 복수의 발광 소자(150)는 화소의 각 서브 화소 별로 구분되어 배치되어 개별적인 각 서브 화소의 제어에 의해 독립적으로 발광할 수 있다.
다른 예로, 복수의 발광 소자(150)는 화소의 구분에 관계없이 배치되어 모든 서브 화소에서 동시에 발광할 수 있다.
실시예의 발광 소자(150)는 청색 광을 발광할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 실시예의 발광 소자(150)는 백색 광이나 자주색 광을 발광할 수도 있다.
한편, 발광 소자(150)는 각 서브 화소별로 적색 광, 녹색 광 및 청색 광을 발광할 수도 있다. 이를 위해, 예컨대, 제1 서브 화소, 즉 적색 서브 화소에 적색 광을 발광하는 적색 발광 소자가 배치되고, 제2 서브 화소, 즉 녹색 서브 화소에 녹색 광을 발광하는 녹색 발광 소자가 배치되며, 제3 서브 화소, 즉 청색 서브 화소에 청색 광을 발광하는 청색 발광 소자가 배치될 수 있다.
예컨대, 적색 발광 소자, 녹색 발광 소자 및 청색 발광 소자 각각은 Ⅱ-Ⅳ족 화합물 또는 III-V족 화합물을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlInP, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 AlGaInP, GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
컬러 생성부(42)는 발광부(41)에서 제공된 광과 상이한 컬러 광을 생성할 수 있다.
예컨대, 컬러 생성부(42)는 제1 컬러 생성부(43), 제2 컬러 생성부(44) 및 제3 컬러 생성부(45)를 포함할 수 있다. 제1 컬러 생성부(43)는 화소의 제1 서브 화소(PX1)에 대응되고, 제2 컬러 생성부(44)는 화소의 제2 서브 화소(PX2)에 대응되며, 제3 컬러 생성부(45)는 화소의 제3 서브 화소(PX3)에 대응될 수 있다.
제1 컬러 생성부(43)는 발광부(41)에서 제공된 광에 기초하여 제1 컬러 광을 생성하고, 제2 컬러 생성부(44)는 발광부(41)에서 제공된 광에 기초하여 제2 컬러 광을 생성하며, 제3 컬러 생성부(45)는 발광부(41)에서 제공된 광에 기초하여 제3 컬러 광을 생성할 수 있다. 예컨대, 제1 컬러 생성부(43)는 발광부(41)의 청색 광을 적색 광으로 출력하고, 제2 컬러 생성부(44)는 발광부(41)의 청색 광을 녹색 광으로 출력하며, 제3 컬러 생성부(45)는 발광부(41)의 청색 광을 그대로 출력할 수 있다.
일 예로, 제1 컬러 생성부(43)는 제1 컬러 필터를 포함하고, 제2 컬러 생성부(44)는 제2 컬러 필터를 포함하며, 제3 컬러 생성부(45)는 제3 컬러 필터를 포함할 수 있다.
제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터는 빛이 투과할 수 있는 투명한 재질로 형성될 수 있다.
예컨대, 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터 중 적어도 하나 이상은 양자점(quantum dot)을 포함할 수 있다.
실시예의 양자점은 Ⅱ-Ⅳ족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
Ⅱ-VI족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlInP, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 AlGaInP, GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이러한 양자점은 대략 45nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 양자점을 통해 발광되는 광은 전 방향으로 방출될 수 있다. 이에 따라, 발광 표시 장치의 시야각이 향상될 수 있다.
한편, 양자점은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 이에 한정되지는 않는다.
예컨대, 발광 소자(150)가 청색 광을 발광하는 경우, 제1 컬러 필터는 적색 양자점을 포함하고, 제2 컬러 필터는 녹색 양자점을 포함할 수 있다. 제3 컬러 필터는 양자점을 포함하지 않을 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 발광 소자(150)의 청색 광이 제1 컬러 필터에 흡수되고, 이 흡수된 청색 광이 적색 양자점에 의해 파장 쉬트프되어 적색 광이 출력될 수 있다. 예컨대, 발광 소자(150)의 청색 광이 제2 컬러 필터에 흡수되고, 이 흡수된 청색 광이 녹색 양자점에 의해 파장 쉬프트되어 녹색 광이 출력될 수 있다. 예컨대, 발과 소자의 청색 광이 제3 컬러 필터에 흡수되고, 이 흡수된 청색 광이 그대로 출사될 수 있다.
한편, 발광 소자(150)가 백색 광인 경우, 제1 컬러 필터 및 제2 컬러 필터뿐만 아니라 제3 컬러 필터 또한 양자점을 포함할 수 있다. 즉, 제3 컬러 필터에 포함된 양자점에 의해 발광 소자(150)의 백색 광이 청색 광으로 파장 쉬프트될 수 있다.
예컨대, 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터 중 적어도 하나 이상은 형광체를 포함할 수 있다. 예컨대, 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터 중 일부 컬러 필터는 양자점을 포함하고, 다른 일부는 형광체를 포함할 수 있다. 예컨대, 제1 컬러 필터 및 제2 컬러 필터 각각은 형광체와 양자점을 포함할 수 있다. 예컨대, 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터 중 적어도 하나 이상은 산란 입자를 포함할 수 있다. 산란 입자에 의해 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터 각각으로 입사된 청색 광이 산란되고 산란된 청색 광이 해당 양자점에 의해 컬러 쉬프트되므로, 광 출력 효율이 향상될 수 있다.
다른 예로, 제1 컬러 생성부(43)는 제1 컬러 변환층 및 제1 컬러 필터를 포함할 수 있다. 제2 컬러 생성부(44)는 제2 컬러 변환부 및 제2 컬러 필터를 포함할 수 있다. 제3 컬러 생성부(45)는 제3 컬러 변환층 및 제3 컬러 필터를 포함할 수 있다. 제1 컬러 변환층, 제2 컬러 변환층 및 제3 컬러 변환층 각각은 발광부(41)에 인접하여 배치될 수 있다. 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터는 제2 기판(46)에 인접하여 배치될 수 있다.
예컨대, 제1 컬러 필터는 제1 컬러 변환층과 제2 기판(46) 사이에 배치될 수 있다. 예컨대, 제2 컬러 필터는 제2 컬러 변환층과 제2 기판(46) 사이에 배치될 수 있다. 예컨대, 제3 컬러 필터는 제3 컬러 변환층과 제2 기판(46) 사이에 배치될 수 있다.
예컨대, 제1 컬러 필터는 제1 컬러 변환층의 상면과 접하고 제1 컬러 변환층과 동일한 사이즈를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제2 컬러 필터는 제2 컬러 변환층의 상면과 접하고, 제2 컬러 변환층과 동일한 사이즈를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제3 컬러 필터는 제3 컬러 변환층의 상면과 접하고, 제3 컬러 변환층과 동일한 사이즈를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 컬러 변환층은 적색 양자점을 포함하고, 제2 컬러 변환층은 녹색 양자점을 포함할 수 있다. 제3 컬러 변환층은 양자점을 포함하지 않을 수 있다. 예대, 제1 컬러 필터는 제1 컬러 변환층에서 변환된 적색 광을 선택적으로 투과시키는 적색 계열 재질을 포함하고, 제2 컬러 필터는 제2 컬러 변환층에서 변환된 녹색 광을 선택적으로 투과시키는 녹색 계열 재질을 포함하며, 제3 컬러 필터는 제3 컬러 변환층에서 그대로 투과한 청색 광을 선택적으로 투과시키는 청색 계열 재질을 포함할 수 있다.
한편, 발광 소자(150)가 백색 광인 경우, 제1 컬러 변환층 및 제2 컬러 변환층뿐만 아니라 제3 컬러 변환층 또한 양자점을 포함할 수 있다. 즉, 제3 컬러 필터에 포함된 양자점에 의해 발광 소자(150)의 백색 광이 청색 광으로 파장 쉬프트될 수 있다.
다시 도 9를 참조하면, 제2 기판(46)은 컬러 생성부(42) 상에 배치되어, 컬러 생성부(42)를 보호할 수 있다. 제2 기판(46)은 유리로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제2 기판(46)은 커버 윈도우, 커버 글라스 등으로 불릴 수 있다.
제2 기판(46)은 유리로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 실시예는 발광 소자의 조립 방향성을 제어하여 조립 불량율을 최소화할 수 있는 디스플레이 장치를 제공한다. 이에 따라, 디스플레이 장치의 발광 효율 및 휘도를 향상시킬 수 있다.
실시예는 발광 소자의 형상 변경으로 발광 효율 및 휘도를 향상시킬 수 있는 디스플레이 장치를 제공한다.
실시예에서, 조립 방향성이란 발광 소자가 기 정해진 방향성 대로 조립되도록 하는 것을 말한다. 발광 소자가 기 정해진 방향성 대로 조립되는 경우, 해당 발광 소자는 발광이 가능하다. 기 정해진 방향성 대로 조립됨이란 발광 소자가 올바르게 조립되어 발광이 가능해지는 것을 말한다. 예컨대, 발광 소자의 일측이 기판 상의 제1 배선 라인에 위치되고 발광 소자의 타측이 기판 상의 제2 배선 라인 상에 위치되도록 조립될 때, 발광 소자가 발광될 수 있다.
실시예에서, 조립 방향성의 제어란 상술한 조립 방향성이 되도록 제어하는 것을 말한다.
이하에서 이러한 해결 과제를 달성하기 위한 다양한 실시예를 설명한다.
도 10은 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 11은 도 10에서 발광 소자가 조립되지 않았을 때를 도시한 평면도이다.
도 12는 실시예의 발광 소자를 도시한 사시도이다. 도 13은 실시예의 발광 소자를 도시한 단면도이다.
도 14는 도 10에 도시된 디스플레이 장치의 A-B 라인에 따른 단면도이다. 도 15는 도 10에 도시된 디스플레이 장치의 C-D 라인에 따른 단면도이다. 도 16은 도 10에 도시된 디스플레이 장치의 E-F 라인에 따른 단면도이다.
도 10, 도 14 내지 도 16을 참조하면, 실시예에 따른 디스플레이 장치는 기판(200), 복수의 제1 배선 라인(201), 복수의 제2 배선 라인(202), 제1 절연 부재(205), 복수의 차단 부재(210), 제2 절연 부재(206) 및 복수의 발광 소자(150)를 포함할 수 있다.
도 10에는 하나의 조립 홀(203)에 도시된 발광 소자(150)를 도시하고 있지만, 실시예에 따른 디스플레이 장치는 복수의 조립 홀(203) 각각에 발광 소자(150)가 배치될 수 있다.
즉, 실시예의 디스플레이 장치는 도 2에 도시한 바와 같이, 복수의 화소(PX)가 구비되고, 각 화소(PX)는 예컨대, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소 (PX3) 각각에는 복수의 발광 소자(300)가 포함될 수 있다. 이들 발광 소자(300)는 제1 패드 전극(210)과 제2 패드 전극(220) 사이에 배치되어, 제1 패드 전극(210)과 제2 패드 전극(220)에 인가된 전압에 의해 발광될 수 있다.
예컨대, 제1 패드 전극(210) 및 제2 패드 전극(220) 각각은 도 10에 도시된 제1 배선 라인(201) 및 제2 배선 라인(202)일 수 있다. 이러한 경우, 제1 배선 라인(201) 및 제2 배선 라인(202)은 유전영동힘을 발생시켜 발광 소자(150)를 조립시키는 한편, 발광 소자(150)에 전압을 인가하여 해당 발광 소자(150)를 발광시키는 부재일 수 있다.
예컨대, 제1 패드 전극(210) 및 제2 패드 전극(220) 각각은 도 10에 도시된 제1 배선 라인(201) 및 제2 배선 라인(202)이 아닌 별개의 전극 라인일 수 있다. 즉, 도 10에서, 제1 배선 라인(201)과 제2 배선 라인(202)는 발광 소자(150)를 조립하기 위해 유전영동힘을 발생시키는 전압을 인가하기 위한 부재일 수 있다. 이와 별개로, 제1 전극 라인과 제2 전극 라인이 구비되어, 제1 전극 라인과 제2 전극 라인 각각이 발광 소자(150)의 양측에 전기적으로 연결되어, 제1 전극 라인과 제2 전극 라인에서 인가된 전압에 의해 해당 발광 소자(150)가 발광될 수 있다.
다시 도 5를 참조하면, 발광 소자(300)는 제1 서브 화소(PX1)에 배치된 복수의 적색 발광 소자, 제2 서브 화소(PX2)에 배치된 복수의 녹색 발광 소자 및 제3 서브 화소(PX3)에 배치된 복수의 청색 발광 소자를 포함할 수 있다.
도 10은 도 5에 도시된 제1 내지 제3 서브 화소(PX1, PX2, PX3) 중 임의의 서브 화소에 포함된 하나의 발광 소자(150)가 조립되기 위한 조립 홀(203)을 도시한다.
도 10을 참조하면, 기판(200)은 이들 구성 요소, 즉 제1 배선 라인(201), 제2 배선 라인(202), 제1 절연 부재(205), 차단 부재(210) 및 제2 절연 부재(206)를 형성하기 위한 베이스 기판일 수 있다.
예컨대, 기판(200)은 리지드(rigid)한 특성을 가질 수 있다. 예컨대, 기판(200)은 플렉서블한 특성을 가질 수 있다. 예컨대, 기판(200)은 스트레쳐블(stretchable)한 특성을 가질 수 있다. 예컨대, 기판(200)은 롤러블(rollable)한 특성을 가질 수 있다. 이외에도 기판(200)은 다양한 강도, 휨 등의 특성을 가질 수 있다.
예컨대. 기판(200)은 유리일 수 있다. 예컨대, 기판(200)은 수지재일 수 있다. 예컨대, 기판(200)은 플라스틱 재질일 수 있다. 이외에도 기판(200)은 다양한 재질로 형성될 수 있다.
실시예에 따른 디스플레이 장치에서, 기판(200)은 단일 기판일 수 있다. 실시예에 따른 디스플레이 장치에서, 기판(200)은 서로 연결된 복수의 기판을 포함할 수 있다. 실시예에 따른 디스플레이 장치에서, 기판(200)은 적어도 하나 이상의 층을 포함할 수 있다.
제1 배선 라인(201)과 제2 배선 라인(202)은 기판(200) 상에 배치될 수 있다. 제1 배선 라인(201)과 제2 배선 라인(202)은 서로 이격되고, 서로 마주보며, 서로 평행할 수 있지만, 이에 대해서는 한정하지 않는다.
제1 배선 라인(201)과 제2 배선 라인(202)은 금속 물질로 이루어질 수 있다. 제1 배선 라인(201)과 제2 배선 라인(202)은 전압에 의해 제1 배선 라인(201)과 제2 배선 라인(202)의 길이 방향에 수직인 방향으로 유전영동힘을 발생시킬 수 있다. 유전영동힘은 제1 배선 라인(201)과 제2 배선 라인(202) 사이에 특정 조건을 갖는 발광 소자(150)가 놓일 때, 해당 발광 소자(150)를 제1 배선 라인(201)과 제2 배선 라인(202)으로 조립되도록 하거나 제1 배선 라인(201) 및 제2 배선 라인(202) 각각으로부터 멀어지도록 할 수 있다. 여기서, 특정 조건이라 함은 발광 소자(150)의 제1 금속층(177) 및 절연층(175, 176)일 수 있다. 예컨대, 제1 배선 라인(201)과 제2 배선 라인(202) 사이에 발광 소자(150)의 제1 금속층(177)이 놓이면, 해당 발광 소자(150)가 제1 배선 라인(201)과 제2 배선 라인(202)으로 조립되고, 발광 소자(150)의 절연층(175, 176)이 놓이면, 해당 발광 소자(150)가 제1 배선 라인(201)과 제2 배선 라인(202) 각각으로부터 멀어질 수 있다.
제1 절연 부재(205)는 기판(200)의 전 영역 상에 배치될 수 있다. 예컨대, 제1 절연 부재(205)는 제1 배선 라인(201)과 제2 배선 라인(202) 상에 배치될 수 있다. 제1 절연 부재(205)는 제1 배선 라인(201)과 제2 배선 라인(202)을 보호하고, 제1 배선 라인(201)과 제2 배서 라인 간의 쇼트를 방지할 수 있다. 제1 절연 부재(205)는 SiOx와 같은 무기 물질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
차단 부재(210)는 제1 배선 라인(201)과 제2 배선 라인(202)을 가로질러 배치될 수 있다. 즉, 차단 부재(210)는 제1 배선 라인(201) 상에서 제1 배선 라인(201)과 제2 배선 라인(202) 사이를 지나 제2 배선 라인(202) 상에 배치될 수 있다.
차단 부재(210)는 금속 물질로 이루어질 수 있다. 금속 물질로는 Ti, Al 등을 사용할 수 있다.
차단 부재(210)는 제1 배선 라인(201)과 제2 배선 라인(202) 사이에 형성되는 유전영동힘을 차단하기 위한 부재일 수 있다. 즉, 차단 부재(210)가 제1 배선 라인(201)과 제2 배선 라인(202) 위와 제1 배선 라인(201)과 제2 배선 라인(202) 사이에 배치됨으로써, 차단 부재(210)로 인해 제1 배선 라인(201)과 제2 배선 라인(202) 사이에 유전영동힘이 발생되지 않는다.
차단 부재(210)는 발광 소자(150)의 조립 방향성을 제어하기 위한 부재일 수 있다. 이는 나중에 상세히 설명한다.
제2 절연 부재(206)는 기판(200)의 전 영역 상에 배치될 수 있다. 예컨대, 제2 절연 부재(206)는 차단 부재(210) 상에 배치될 수 있다. 예컨대, 제2 절연 부재(206)는 제1 배선 라인(201) 및 제2 배선 라인(202) 상에 배치될 수 있다. 예컨대, 제2 절연 부재(206)는 제1 절연 부재(205) 상에 배치될 수 있다.
제2 절연 부재(206)는 유기 물질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
제2 절연 부재(206)는 평탄화층일 수 있다. 즉, 제2 절연 부재(206)는 비교적 두껍게 형성되어, 그 상면이 평평한 면을 가질 수 있다. 이에 따라, 제1 배선 라인(201), 제2 배선 라인(202) 및 차단 부재(210)에 의해 형성된 단차가 제거되어, 이후 후공정시 제2 절연 부재(206) 상에 후공정에 의한 부재가 용이하고 정확하게 형성될 수 있다.
한편, 제2 절연 부재(206)는 복수의 조립 홀(203)을 포함할 수 있다. 복수의 조립 홀(203) 각각에는 발광 소자(150)가 조립될 수 있다. 예컨대, 제2 절연 부재(206)가 기판(200)의 전 영역 상에 형성되고, 발광 소자(150)의 사이즈와 동일하거나 이보다 크도록 제2 절연 부재(206)를 국부적으로 제거하여 복수의 조립 홀(203)이 형성될 수 있다.
재2 절연 부재가 국부적으로 제거됨으로써, 제1 배선 라인(201)의 일부(201a), 제2 배선 라인(202)의 일부(202a) 및 차단 부재(210)의 일부(210a)가 조립 홀(203) 내에 위치될 수 있다. 특히, 조립 홀(203) 내의 차단 부재(210)의 일부(210a)는 외부에 노출될 수 있다.
복수의 조립 홀(203) 각각은 차단 부재(210)에 가까운 제1 영역(211)과 차단 부재(210)로부터 제1 영역(211)보다 먼 제2 영역(212)를 포함할 수 있다.
예컨대, 차단 부재(210)의 일부(210a)는 조립 홀(203)의 제1 영역(211)에 배치될 수 있다. 조립 홀(203) 내에서 차단 부재(210)의 일부(210a)는 제1 배선 라인(201)의 일부(201a)와 제2 배선 라인(202)의 일부(202a)을 가로질러 배치될 수 있다.
조립 홀(203) 내에서 제1 배선 라인(201)의 일부(201a)와 제2 배선 라인(202)의 일부(202a) 사이에 인가된 전압에 의해 조립 홀(203)의 제1 영역(211) 및 제2 영역(212)에서 유전영동힘이 발생될 수 있다. 이러한 경우, 제1 배선 라인(201)의 일부(201a)와 제2 배선 라인(202)의 일부(202a) 사이에 인가된 전압에 의해 형성된 유전영동힘은 조립 홀(203) 내에서 차단 부재(210)의 일부(210a)에 의해 차단되므로, 조립 홀(203) 내의 제1 영역(211)에는 유전영동힘이 형성되지 않는다. 따라서, 조립 홀(203)의 제1 영역(211)에서는 유전영동힘이 형성되지 않고 제2 영역(212)에서만 유전영동힘이 형성될 수 있다.
발광 소자(150)는 도 12에 도시한 바와 같이, 플레이트형 발광 소자(150)일 수 있다. 아울러, 도면에 도시되지 않았지만, 실시예의 발광 소자(150)는 원통형 발광 소자, 디스크형 발광 소자, 마이크로 발광 소자, 나노 발광 소자, 라드 발광 소자 등을 포함할 수 있다.
플레이트형 발광 소자(150)는 4개의 측면, 하면 및 상면으로 구성되며, 4각 형상의 단면적을 가질 수 있다. Y축 방향에 수직인 측면인 서로 마주보는 2개의 측면은 단측면이라 명명하고, Z축 방향에 수직인 측면인 서로 마주보는 2개의 측면은 장측면이라 명명한다.
플레이트형 발광 소자(150)는 Y축 방향을 따라 장축을 가지고, Z축 방향을 따라 단축을 가질 수 있다. 예컨대, 장축의 길이는 단축의 길이보다 적어도 50배 이상일 수 있다. 이와 같이, 장축의 길이를 단축의 길이에 비해 극대화함으로써, 발광 면적을 극대화하여 발광 효율과 휘도를 획기적으로 향상시킬 수 있다. 아울러, 단측면의 폭은 최대한 감소시키고 장측면의 폭은 최대한 증가시켜 장측면의 면적을 극대화할 수 있다. 이와 같이 극대화된 장측면에 의한 조립 성능을 향상시킬 수 있다. 즉, 발광 소자(150)의 장측면이 넓을수록 조립 홀(203) 내에서 발광 소자(150)의 해당 측면에 면접촉되므로, 발광 소자(150)가 조립 홀(203) 내에서 보다 안정성이 있게 조립될 수 있다.
이하에서 도 12 및 도 13을 참조하여 실시예의 발광 소자(150)를 설명한다.
실시예의 발광 소자(150)는 도 5에 도시된 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 중 하나의 서브 화소에 배치된 발광 소자일 수 있다.
도 12 및 도 13을 참조하면, 실시예의 발광 소자(150)는 제1 도전형 반도체층(171), 활성층(172), 제2 도전형 반도체층(173), 제1 및 제2 절연층(175, 176), 제1 금속층(177) 및 제2 금속층(178)을 포함할 수 있다. 활성층(172)은 발광층, 발광 영역으로 불릴 수 있다. 제1 및 제2 절연층(175, 176)은 각각 제1 및 제2 패시베이션층, 제1 및 제2 보호층으로 불릴 수 있다.
제1 도전형 반도체층(171), 활성층(172), 제2 도전형 반도체층(173), 제1 및 제2 절연층(175, 176) 및 제1 금속층(177)은 성장용 기판 상에서 형성된 후, 별도의 공정, 예컨대 LLO(Laser Lift-Off) 공정을 이용하여 성장용 기판을 제거할 수 있다. 성장용 기판은 사파이어 기판이나 반도체 기판일 수 있지만, 이에 대해서는 한정하지 않는다.
제1 도전형 반도체층(171)은 성장용 기판 상에 형성될 수 있다. 제1 도전형 반도체층(171)이 형성되기 전에 성장용 기판과 제1 도전형 반도체층(171)의 격자 부정합을 완화하기 위해 버퍼층(미도시)이 형성될 수 있다.
제1 도전형 반도체층(171)은 화합물 반도체로 제공될 수 있다. 제1 도전형 반도체층(171)은 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예컨대, 제1 도전형 반도체층(171)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
활성층(172)는 제1 도전형 반도체층(171) 상에 형성될 수 있다.
활성층(172)은 제1 도전형 반도체층(171)으로부터 제공되는 제1 캐리어(예컨대, 전자)와 제2 도전형 반도체층(173)으로부터 제공되는 제2 캐리어(예컨대, 정공)의 결합(recombination)에 대응되는 파장 대역의 광을 생성할 수 있다. 활성층(172)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나 이상으로 제공될 수 있다. 활성층(172)은 화합물 반도체로 제공될 수 있다. 활성층(172)은 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 활성층(172)이 다중 우물 구조로 제공된 경우, 활성층(172)은 복수의 장벽층과 복수의 우물층이 적층되어 제공될 수 있다.
제2 도전형 반도체층(173)은 활성층(172) 상에 형성될 수 있다. 제2 도전형 반도체층(173)은 화합물 반도체로 제공될 수 있다. 제2 도전형 반도체층(173)은 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예컨대, 제2 도전형 반도체층(173)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
제1 도전형 반도체층(171), 활성층(172) 및 제2 도전형 반도체층(173)은 증착 장비, 예컨대 MOCVD 장비를 이용하여 성장될 수 있다.
제2 금속층(178)은 제2 도전형 반도체층(173) 상에 형성될 수 있다. 제2 금속층(178)은 자성 물질로 이루어질 수 있다. 자성 물질로는 예컨대, Ni 등이 사용될 수 있지만, 이에 대해서는 한정하지 않는다. 실시예의 발광 소자(150)에서 제1 전극(180)의 하나의 층(181)을 자성 물질로 형성함으로써, 도 8에 도시한 바와 같이 자가 조립 공정이 수행시, 자성체를 포함하는 조립 장치(1100)가 기판(200)을 따라 이동하면, 챔버(1300) 내에 수용된 실시예의 발광 소자(150)의 제2 금속층(178)에 포함된 자성 물질이 자화되어, 실시예의 발광 소자(150)가 기판(200)의 조립 홀(203)에 삽입될 수 있다. 따라서, 조립 장치(1100)의 이동에 따라 실시예의 발광 소자(150)가 기판(200)의 조립 홀(203)에 신속하고 정확하게 삽입될 수 있어, 자가 조립 속도가 획기적으로 개선될 수 있다.
제2 도전형 반도체층(173)의 두께는 T21이고, 제2 금속층(178)의 두께는 T22일 때, 제2 도전형 반도체층(173)와 제2 금속층(178)의 두께(T2)는 제1 도전형 반도체층(171)의 두께(T1)과 동일하거나 유사할 수 있다. 이와 같은 구조에 의해, 활성층(172)이 실시예의 발광 소자(150)의 중심에 위치될 수 있다. 활성층(172)이 실시예의 발광 소자(150)의 중심에 위치되므로, 실시예의 발광 소자(150)에서 발광된 광의 세기가 활성층(172)을 기준으로 대칭적인 분포를 가질 수 있다. 이에 따라, 광의 균일한 지향각을 얻어 각 서브 화소(PX1, PX2, PX3)에서 균일한 휘도를 확보할 수 있다.
메사 공정을 이용하여 제2 금속층(178), 제2 도전형 반도체층(173), 활성층(172) 및 제1 도전형 반도체층(171)을 식각할 수 있다. 이러한 메사 공정에 의해 플레이트 형상의 제1 도전형 반도체층(171), 활성층(172), 제2 도전형 반도체층(173) 및 제2 금속층(178)이 형성될 수 있다.
제1 절연층(175) 및 제2 절연층(176) 각각을 발광 소자(150)의 양 단측면 상에 형성할 수 있다. 예컨대, 제1 절연층(175)은 발광 소자(150)의 제1 단측면 상에 형성하고, 제2 절연층(176)은 발광 소자(150)의 제2 단측면 상에 형성할 수 있다. 제1 절연층(175) 및 제2 절연층(176)은 SiNx와 같은 무기 물질로 이루어질 수 있다.
제1 및 제2 절연층(175, 176)은 발광 소자(150)의 측면을 따라 흐르는 누설전류를 차단할 수 있다. 제1 및 제2 절연층(175, 176)은 발광 소자(150)의 측면을 보호하여, 제1 도전형 반도체층(171)과 제2 도전형 반도체층(173) 사이에 쇼트가 발생되는 것을 방지할 수 있다.
특히, 제1 및 제2 절연층(175, 176)은 발광 소자(150)의 조립 방향성을 제어하기 위한 부재일 수 있다. 이는 나중에 상세히 설명한다.
도면에는 발광 소자(150)의 단측면에만 제1 및 제2 절연층(175, 176)이 형성되는 것으로 도시되고 있지만, 발광 소자(150)의 단측면뿐만 아니라 장측면에도 절연층(175, 176)이 형성될 수 있다. 즉, 발광 소자(150)의 둘레, 예컨대, 제1 도전형 반도체층(171), 활성층(172), 제2 도전형 반도체층(173) 및 제2 금속층(178) 각각의 둘레를 따라 절연층(175, 176)이 형성될 수 있다.
예컨대, 제2 금속층(178)의 측면에는 절연층(175, 176)이 형성되지 않을 수도 있다. 예컨대, 제2 도전형 반도체층(173)의 측면에는 절연층(175, 176)이 형성되지 않을 수 있다. 예컨대, 활성층(172)의 측면에는 절연층(175, 176)이 형성되지 않을 수 있다.
제1 금속층(177)이 발광 소자(150)의 일부 둘레를 따라 형성될 수 있다. 즉, 제1 금속층(177)이 발광 소자(150)의 일부를 둘러쌀 수 있다.
예컨대, 제1 금속층(177)은 제2 도전형 반도체층(173)을 둘러쌀 수 있다. 예컨대, 제1 금속층(177)은 제2 금속층(178)을 둘러쌀 수 있다.
제1 금속층(177)은 제1 및 제2 절연층(175, 176) 상에 배치될 수 있다. 제1 및 제2 절연층(175, 176)이 제2 도전형 반도체층(173) 및 제2 금속층(178) 각각의 측면 상에 형성되지 않는 경우, 제1 금속층(177)은 제1 및 제2 절연층(175, 176) 상에 형성되지 않고 제2 도전형 반도체층(173) 및 제2 금속층(178) 각각의 측면 상에 형성될 수 있다.
제1 금속층(177)은 금속 물질로 이루어질 수 있다. 예컨대, 제1 금속층(177)은 차단 부재(210)에 달라붙지 않는 금속 물질로 이루어질 수 있다.
제1 금속층(177)은 발광 소자(150)의 조립 방향성을 제어하기 위한 부재일 수 있다. 이는 나중에 상세히 설명한다.
이하에서, 도 17 내지 도 19를 참조하면, 발광 소자(150)의 배치 위치에 따라 조립 홀(203)에 조립되지 않거나 조립되는 것을 구체적으로 설명한다.
도 17에 도시한 바와 같이, 조립 홀(203) 내에 X축 방향을 따라 제1 배선 라인(201)과 제2 배선 라인(202)이 배치될 수 있다. 제1 배선 라인(201)과 제2 배선 라인(202)은 소정 간격 이격되어 배치될 수 있다. 조립 홀(203) 내에 Y축 방향을 따라 차단 부재(210)가 배치될 수 있다. 즉, 차단 부재(210)는 제1 배선 라인(201)과 제2 배선 라인(202)의 길이 방향에 수직인 방향으로 배치될 수 있다. 조립 홀(203) 내에서 차단 부재(210)는 제1 배선 라인(201) 및 제2 배선 라인(202) 각각과 수직으로 중첩될 수 있다.
도 11에 도시한 바와 같이, 조립 홀(203)은 제1 영역(211)과 제2 영역(212)을 포함할 수 있다. 차단 부재(210)는 조립 홀(203)의 제1 영역(211)에 배치될 수 있다.
제1 배선 라인(201)과 제2 배선 라인(202)에 전압이 인가되어 전기영동힘이 발생될 수 있다. 이러한 경우, 도 17에 도시한 바와 같이, 조립 홀(203)의 제1 영역(211)에서는 차단 부재(210)에 의해 전기영동힘이 차단될 수 있다. 따라서, 조립 홀(203)의 제1 영역(211)에는 전기영동힘이 형성되지 않는다. 조립 홀(203)의 제2 영역(212)에는 차단 부재(210)가 배치되지 않으므로, 도 17에 도시한 바와 같이 조립 홀(203)의 제2 영역(212)에는 전기영동힘(F)이 형성될 수 있다.
조립 홀(203)의 제1 영역(211)은 전기영동힘(F)에 의한 자가 조립이 작동되지 않는 영역이고, 조립 홀(203)의 제2 영역(212)은 전기영동힘(F)에 의한 자가 조립이 작동되는 영역일 수 있다.
조립 홀(203)의 제1 영역(211)에는 차단 부재(210)가 배치되므로, 조립 홀(203)의 제1 영역(211) 상에 금속 부재가 위치되는 경우, 해당 금속 부재는 차단 부재(210)에 의해 차단부재로부터 멀리 튕겨져 나갈 수 있다.
조립 홀(203)의 제2 영역(212)에는 유전영동힘(F)이 형성되므로, 조립 홀(203)의 제2 영역(212) 상에 금속 부재가 위치되는 경우 해당 금속 부재는 제1 및 제2 배선 라인(202) 쪽으로 당겨지고, 조립 홀(203)의 제2 영역(212) 상에 절연 부재가 위치되는 경우 해당 절연 부재는 제1 및 제2 배선 라인(202)으로부터 멀리 튕겨져 나갈 수 있다.
도 18은 도 17의 조립 홀에서 발광 소자(150)가 조립되지 않는 모습을 보여준다.
도 18에 도시한 바와 같이, 실시예의 발광 소자(150)에서, 제1 금속층(177)이 조립 홀(203)의 제1 영역(211) 상에 위치되고 제1 및 제2 절연층(175, 176)이 조립 홀(203)의 제2 영역(212) 상에 위치될 수 있다.
이러한 경우, 조립 홀(203)의 제1 영역(211)에서 발광 소자(150)의 제1 금속층(177)은 차단 부재(210)에 의해 차단 부재(210)로부터 멀리 튕겨져 나갈 수 있다. 조립 홀(203)의 제2 영역(212)에서 제1 및 제2 절연층(175, 176)은 유전영동힘에 의해 제1 및 제2 배선 라인(202)으로부터 멀리 튕겨져 나갈 수 있다. 따라서, 발광 소자(150)의 제1 금속층(177)이 조립 홀(203)의 제1 영역(211) 상에 위치되고 발광 소자(150)의 제1 및 제2 절연층(175, 176)이 조립 홀(203)의 제2 영역(212) 상에 위치되는 경우, 해당 발광 소자(150)는 조립 홀(203)에 조립되지 않고 조립 홀(203) 밖으로 튕겨져 나갈 수 있다.
해당 발광 소자(150)는 조립 홀(203)에 기 정해진 방향성 대로 위치되지 않아 해당 조립 홀(203)에서 튕겨져 나간다. 해당 발광 소자(150)가 조립 홀(203)에서 튕겨저 나가더라도, 해당 발광 소자(150)는 도 8에 도시한 자성체를 포함하는 조립 장치(1100)의 이동에 따라 이동되어, 다른 조립 홀 내에 조립될 수 있다. 즉, 상기 튕겨져 나간 발광 소자(150)가 다른 조립 홀 내에 기 정해진 방향성 대로 위치되는 경우 다른 조립 홀 내에 조립될 수 있다. 상기 툉겨져 나간 발광 소자(150)가 다른 조립 홀 내에 기 정해진 방향성 대로 위치되지 않은 경우 다른 조립 홀에서도 밖으로 튕겨져 나갈 수 있다. 이와 같은 과정을 반복함으로써, 해당 발광 소자(150)는 여러 군데의 조립 홀에 조립을 시도함으로써, 기 정해된 대로 위치된 조립 홀에 조립될 수 있다.
도 19는 도 17의 조립 홀에 발광 소자가 조립되는 모습을 보여준다.
도 19에 도시한 바와 같이, 실시예의 발광 소자(150)에서, 제1 및 제2 절연층(175, 176)이 조립 홀(203)의 제1 영역(211) 상에 위치되고 제1 금속층(177)이 조립 홀(203)의 제2 영역(212) 상에 위치될 수 있다.
이러한 경우, 조립 홀(203)의 제1 영역(211)에서 발광 소자(150)의 제1 및 제2 절연층(175, 176)은 차단 부재(210)에 의해 차단 부재(210)에 영향을 받지 않을 뿐만 아니라 차단 부재(210)에 의해 유전영동힘도 형성되지 않으므로, 조립 홀(203)의 제1 영역(211)에서 발광 소자(150)의 위치는 크게 변동되지 않는다. 조립 홀(203)의 제2 영역(212)에서 제1 금속층(177)은 유전영동힘에 의해 제1 및 제2 배선 라인(202)으로 당겨질 수 있다. 따라서, 조립 홀(203)의 제2 영역(212) 상에 위치된 발광 소자(150)의 제1 금속층(177)에 의해 해당 발광 소자(150)가 조립 홀(203)에 조립될 수 있다.
종래에는 기판 상에 발광 소자들이 랜덤하게 투하되고, 이들 발광 소자들의 조립 방향성을 제어하여 조립할 수 없어, 발광 효율 및 휘도가 낮은 문제점이 있었다.
실시예는 도 17 내지 도 19에 도시한 바와 같이, 기판(200) 상의 차단 부재(210)와 발광 소자(150)의 제1 금속층(177) 및 제1 및 제2 절연층(175, 176)을 이용하여 발광 소자(150)의 조립 방향성을 제어하여 반드시 발광 소자(150)가 기 정해진 방향성 대로 조립 홀(203)에 조립되도록 함으로써, 조립 홀(203)에 기 정해진 방향성 대로 조립된 발광 소자(150)의 개수를 증가시켜 발광 효율과 휘도를 획기적으로 향상시킬 수 있다.
이하에서, 도 14 내지 도 16을 참조하면, 발광 소자(150)가 조립 홀(203)에 조립된 후 후공정에 의해 발광 소자(150)의 발광이 가능하도록 전기적인 연결을 설명한다.
도 14 내지 도 16을 참조하면, 조립 홀(203) 내에 기 정해진 방향성 대로 발광 소자(150)가 배치될 수 있다. 발광 소자(150)의 제1 도전형 반도체층(171)은 조립 홀(203)의 제1 영역(211) 상에 배치되고, 발광 소자(150)의 제2 도전형 반도체층(173), 제1 금속층(177) 및 제2 금속층(178)은 조립 홀(203)의 제2 영역(212) 상에 배치될 수 있다. 즉, 발광 소자(150)의 제1 도전형 반도체층(171)은 차단 부재(210)와 수직으로 중첩되고, 발광 소자(150)의 제2 도전형 반도체층(173), 제1 금속층(177) 및 제2 금속층(178)은 차단 부재(210)와 수직으로 중첩되지 않을 수 있다.
도시되지 않았지만, 차단 부재(210)가 발광 소자(150)의 제2 도전형 반도체층(173)의 일부와 수직으로 중첩되고, 제1 금속층(177)과는 수직으로 중첩되지 않을 수도 있다.
도 10에 도시한 바와 같이, 발광 소자(150)의 제1 절연층(175)은 제1 배선 라인(201)의 일부(201a)와 수직으로 중첩되고, 발광 소자(150)의 제2 절연층(176)은 제2 배선 라인(202)의 일부(202a)와 수직으로 중첩될 수 있다. 예컨대, 발광 소자(150)의 제1 절연층(175)은 조립 홀(203)의 일측 내측면에 대향하도록 배치되고, 발광 소자(150)의 제2 절연층(176)은 조립층의 타측 내측면에 대향하도록 배치될 수 있다.
발광 소자(150)의 제1 도전형 반도체층(171)은 조립 홀(203)의 제1 영역(211) 상에 배치되고, 발광 소자(150)의 제2 도전형 반도체층(173)은 조립 홀(203)의 제2 영역(212) 상에 배치될 수 있다.
발광 소자(150)의 제1 도전형 반도체층(171)의 일부는 제1 배선 라인(201)과 수직으로 중첩되고, 발광 소자(150)의 제1 도전형 반도체층(171)의 다른 일부는 제2 배선 라인(202)과 수직으로 중첩될 수 있다. 따라서, 발광 소자(150)의 제1 도전형 반도체층(171)은 제1 배선 라인(201)과 제2 배선 라인(202)을 가로질러 배치될 수 있다. 제1 배선 라인(201)의 두께와 제2 배선 라인(202)의 두께가 동일한 경우, 제1 배선 라인(201)과 제2 배선 라인(202) 상에 배치된 발광 소자(150)의 제1 도전형 반도체층은 기판(200)의 상면과 평행할 수 있다.
발광 소자(150)의 제2 도전형 반도체층(173), 제1 금속층(177) 및 제2 금속층(178) 각각의 일부는 제1 배선 라인(201)과 수직으로 중첩되고, 발광 소자(150)의 제2 도전형 반도체층(173), 제1 금속층(177) 및 제2 금속층(178) 각각의 다른 일부는 제2 배선 라인(202)과 수직으로 중첩될 수 있다. 따라서, 발광 소자(150)의 제2 도전형 반도체층(173), 제1 금속층(177) 및 제2 금속층(178) 각각은 제1 배선 라인(201)과 제2 배선 라인(202)을 가로질러 배치될 수 있다. 제1 배선 라인(201)의 두께와 제2 배선 라인(202)의 두께가 동일한 경우, 제1 배선 라인(201)과 제2 배선 라인(202) 상에 배치된 발광 소자의 제2 도전형 반도체층(173), 제1 금속층(177) 및 제2 금속층(178) 각각의 상면은 기판(200)의 상면과 평행할 수 있다.
발광 소자(150)의 제2 도전형 반도체층(173)은 차단 부재(210)와 면 접촉될 수 있다.
도 16에 도시한 바와 같이, 발광 소자(150)의 제1 금속층(177)의 두께(t2)는 차단 부재(210)의 두께(t1)과 동일하거나 클 수 있다.
따라서, 발광 소자의 제1 도전형 반도체층, 제2 도전형 반도체층(173), 제1 금속층(177) 및 제2 금속층(178) 각각의 상면은 기판(200)의 상면과 평행하고, 발광 소자(150)의 제1 금속층(177)의 두께(t2)는 차단 부재(210)의 두께(t1)과 동일하거나 크므로, 발광 소자의 전체 상면이 기판(200)의 상면과 평행하도록 배치될 수 있다. 따라서, 발광 소자(150)의 상면의 활성층(172)에서 발광된 광이 활성층(172)을 통과하는 수직선을 기준으로 대칭적인 세기 분포를 가지므로, 광의 균일한 지향각을 얻어 각 서브 화소(PX1, PX2, PX3)에서 균일한 휘도를 확보할 수 있다.
발광 소자(150)의 제1 및 제2 절연층(175, 176)이 제2 도전형 반도체층(173)과 제2 금속층(178) 각각의 측면 상에 형성되지 않는 경우, 발광 소자(150)의 제1 및 제2 절연층(175, 176)은 조립 홀(203) 내의 제1 영역(211)에만 배치될 수 있다.
발광 소자(150)의 제1 및 제2 절연층(175, 176)은 조립 홀(203) 내의 차단 부재(210)의 일부(도 11의 210a)에 접할 수 있다.
제1 및 제2 절연층(175, 176)이 제2 도전형 반도체층(173) 및 제2 금속층(178)의 측면에 형성되지 않는 경우, 발광 소자(150)의 제1 금속층(177)은 차단 부재(210)의 일부(210a)로부터 제1 및 제2 절연층(175, 176)보다 멀리 배치될 수 있다.
발광 소자(150)의 제1 금속층(177)은 조립 홀(203)의 제2 영역(212)에 배치될 수 있다.
발광 소자(150)의 제1 금속층(177)이 조립 홀(203)에 조립되는 경우, 제1 금속층(177)이 외부에 노출되므로, 예컨대 제1 연결 전극(도 10의 213)이 직접 제1 금속층(177)에 전기적으로 연결될 수 있어 전기적인 연결 구조가 간단할 수 있다.
제1 금속층(177)은 전압을 공급하기 위한 전극일 수 있다. 실시예의 제1 금속층은 제2 금속층뿐만 아니라 제2 도전형 반도체층도 둘러쌀 수 있다. 즉, 제1 금속층은 제2 금속층뿐만 아니라 제2 도전형 반도체층의 측면에 접하므로, 전압에 따른 전류가 제2 금속층을 경유하여 제2 도전형 반도체층으로 공급될 뿐만 아니라 제1 금속층에서 직접 제2 도전형 반도체층으로 흐르므로, 제2 도전형 반도체층에서 보다 많은 홀을 생성하여 광 효율을 향상시킬 수 있다.
발광 소자(150)의 제1 금속층(177)은 조립 홀(203) 내의 제1 절연 부재(205)와 면 접촉될 수 있다.
제1 도전형 반도체층(171)과 제1 금속층(177)을 포함하는 발광 소자(150)의 하면이 조립 홀(203) 내에 면 접촉되므로, 원통형 발광 소자(150)에 비해 조립 홀(203) 내에 훨씬 안정적인 조립이 가능하다.
제1 절연 부재(205) 상에 차단 부재(210)가 형성되므로, 조립 홀(203) 내에서 제1 절연 부재(205)와 차단 부재(210) 사이에 단차가 발생될 수 있다. 이러한 경우, 제1 금속층(177)의 두께(t2)를 차단 부재(210)의 두께(t1)와 동일하게 하여 발광 소자(150)의 상면을 기판(200)의 상면과 평행하도록 할 수 있다. 이에 따라, 광의 균일한 지향각을 얻어 각 서브 화소(PX1, PX2, PX3)에서 균일한 휘도를 확보할 수 있다.
도 11에 도시한 바와 같이, 차단 부재(210)의 일부(210a)의 폭을 T3라고 하면, 차단 부재(210)의 일부(210a)의 폭(T3)은 발광 소자(150)의 제1 도전형 반도체층(171)의 두께(도 13의 T1)의 0.5배 내지 1배로 중첩될 수 있다. 예컨대, 차단 부재(210)의 일부(210a)의 폭(T3)은 발광 소자(150)의 제1 도전형 반도체층(171)의 두께(도 13의 T1)의 0.5배로 중첩될 수 있다. 예컨대, 차단 부재(210)의 일부(210a)의 폭(T3)은 발광 소자(150)의 제1 도전형 반도체층(171)의 두께(도 13의 T1)의 1배로 중첩될 수 있다.
차단 부재(210)의 일부(210a)의 폭(T3)은 발광 소자(150)의 제1 금속층(177)의 길이(도 16의 L)보다 클 수 있다. 조립 홀(203) 내에서 차단 부재(210)의 일부(210a)의 면적을 가능한 확대하여 유전영동힘이 형성되지 않도록 하고, 발광 소자(150)의 제1 금속층(177)의 길이(도 16의 L)만큼만 유전영동힘이 형성되도록 하여, 발광 소자(150)의 조립 방향성 제어 성능을 향상시킬 수 있다.
한편, 조립 홀(203) 내에 조립된 발광 소자(150)의 사이즈가 조립 홀(203)의 사이즈보다 작기 때문에, 발광 소자(150)와 조립 홀(203)의 내측면은 서로 이격된 이격 공간이 형성될 수 있다. 이러한 이격 공간은 또 다른 절연 부재로 채워질 수 있다. 예컨대, 해당 이격 공간이 에폭시와 같은 수지 물질로 채워질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 이격 공간에 채워진 절연 부재의 상면은 제2 절연 부재(206)의 상면과 동일 높이를 가질 수 있다.
한편, 발광 소자(150)의 발광을 위채 발광 소자(150)가 외부 전극과 전기적으로 연결될 수 있다.
실시예에 따른 디스플레이 장치는 제1 연결 전극(213) 및 제2 연결 전극(214)을 포함할 수 있다.
도 10 및 도 14에 도시한 바와 같이, 제1 연결 전극(213)은 제1 컨택홀(215)을 통해 제1 배선 라인(201)과 발광 소자(150)의 제1 금속층(177)을 연결시킬 수 있다. 식각 공정을 이용하여 제2 절연 부재(206) 및 제1 절연 부재(205)를 국부적으로 제거하여 제1 컨택홀(215)를 형성한 후, 제1 연결 전극(213)이 제1 컨택홀(215) 내 및 제1 컨택홀(215) 위로부터 발광 소자(150)의 제1 금속층(177)의 상면 일부까지 형성될 수 있다.
도 10 및 도 15에 도시한 바와 같이, 제2 연결 전극(214)은 제2 컨택홀(216)을 통해 제2 배선 라인(202)과 발광 소자(150)의 제1 도전형 반도체층(171)을 연결시킬 수 있다. 식각 공정을 이용하여 제2 절연 부재(206) 및 제1 절연 부재(205)를 국부적으로 제거하여 제2 컨택홀(216)를 형성한 후, 제2 연결 전극(214)이 제2 컨택홀(216) 내 및 제6 컨택홀(216) 위로부터 발광 소자(150)의 제1 도전형 반도체층(171)의 상면 일부까지 형성될 수 있다.
제1 연결 전극(213) 및 제2 연결 전극(214)은 금속 물질로 이루어질 수 있다.
따라서, 제1 배선 라인(201)과 제2 배선 라인(202)과 제1 및 제2 연결 전극(213, 214)를 통해 전압이 발광 소자(150)로 인가되어, 해당 발광 소자(150)가 발광될 수 있다.
도시되지 않았지만, 제1 연결 전극(213)은 제2 배선 라인(202)과 전기적으로 연결되고, 제2 연결 전극(214)은 제1 배선 라인(201)과 전기적으로 연결될 수 있다.
실시예에 따르면, 제1 배선 라인(201) 및 제2 배선 라인(202)이 자가 조립시에는 유전영동힘을 발생시키고 구동시에는 발광 소자(150)에 전압을 인가할 수 있다.
이와 달리, 제1 배선 라인(201) 및 제2 배선 라인(202)은 자가 조립시에 유전영동힘을 발생시키는 데에만 사용될 수 있다. 발광 소자(150)에 전압을 인가하기 위한 별도의 전압 라인들이 구비될 수 있다. 이러한 경우, 제2 절연 부재(206) 상에 제1 전압 라인과 제2 전압 라인이 배치되고, 제1 전압 라인 및 제2 전압 라인이 각각 직접 발광 소자(150)에 전기적으로 연결될 수 있다. 또는, 제1 전압 라인 및 제2 전압 라인이 제1 및 제2 연결 전극(214)을 경유하여 발광 소자(150)에 전기적으로 연결될 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.

Claims (20)

  1. 기판;
    상기 기판 상에 제1 배선 라인;
    상기 기판 상에 제2 배선 라인;
    상기 제1 배선 라인과 상기 제2 배선 라인 상에 제1 절연 부재;
    상기 제1 배선 라인과 상기 제2 배선 라인을 가로질러 배치되는 차단 부재;
    복수의 조립 홀을 포함하는 제2 절연 부재; 및
    상기 복수의 조립 홀 각각에 배치된 복수의 발광 소자;를 포함하고,
    상기 복수의 조립 홀 각각은 상기 차단 부재에 가까운 제1 영역과 상기 차단 부재로부터 상기 제1 영역보다 먼 제2 영역을 포함하고,
    상기 차단 부재의 일부는 상기 조립 홀의 상기 제1 영역에 배치되는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 복수의 발광 소자 각각은,
    제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 활성층;
    상기 활성층 상에 제2 도전형 반도체층;
    적어도 상기 제1 도전형 반도체층의 적어도 양 측면 상에 제1 및 제2 절연층; 및
    적어도 상기 제2 도전형 반도체층을 둘러싸는 제1 금속층;을 포함하는 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제1 절연층은 상기 조립 홀 내의 상기 제1 배선 라인의 일부와 중첩되고,
    상기 제2 절연층은 상기 조립 홀 내의 상기 제2 배선 라인의 일부와 중첩되는 디스플레이 장치.
  4. 제2항에 있어서,
    상기 제2 도전형 반도체층 상에 제2 금속층을 포함하는 디스플레이 장치.
  5. 제4항에 있어서,
    상기 제2 금속층은 자성 물질을 포함하는 디스플레이 장치.
  6. 제4항에 있어서,
    상기 제1 금속층은 상기 제2 금속층을 둘러싸는 디스플레이 장치.
  7. 제4항에 있어서,
    상기 제2 도전형 반도체층 및 상기 제2 금속층의 두께 합은 상기 제1 도전형 반도체층의 두께와 동일한 디스플레이 장치.
  8. 제2항에 있어서,
    상기 제1 금속층의 두께는 상기 차단 부재의 두께와 동일한 디스플레이 장치.
  9. 제2항에 있어서,
    상기 제1 및 제2 절연층은 상기 활성층 및 상기 제2 도전형 반도체층 각각의 적어도 양 측면 상에 배치되고,
    상기 제1 금속층은 상기 제1 및 제2 절연층 상에 배치되는 디스플레이 장치.
  10. 제2항에 있어서,
    상기 발광 소자의 상기 제1 및 제2 절연층은 상기 조립 홀의 상기 제1 영역에 배치되는 디스플레이 장치.
  11. 제2항에 있어서,
    상기 발광 소자의 상기 제1 및 제2 절연층은 상기 조립 홀 내의 상기 차단 부재의 상기 일부에 접하는 디스플레이 장치.
  12. 제2항에 있어서,
    상기 발광 소자의 상기 제1 금속층은 상기 차단 부재의 상기 일부로부터 상기 제1 및 제2 절연층보다 멀리 배치되는 디스플레이 장치.
  13. 제2항에 있어서,
    상기 발광 소자의 상기 제1 금속층은 상기 조립 홀의 상기 제2 영역에 배치되는 디스플레이 장치.
  14. 제2항에 있어서,
    상기 발광 소자의 상기 제1 금속층은 상기 조립 홀 내의 상기 제1 절연 부재에 접하는 디스플레이 장치.
  15. 제2항에 있어서,
    상기 차단 부재의 상기 일부의 폭은 상기 발광 소자의 제1 도전형 반도체층의 두께의 0.5배 내지 1배로 중첩되는 디스플레이 장치.
  16. 제2항에 있어서,
    상기 차단 부재의 상기 일부의 폭은 상기 발광 소자의 제1 금속층의 길이보다 큰 디스플레이 장치.
  17. 제1항에 있어서,
    상기 발광 소자의 상기 제1 도전형 반도체층은 상기 조립 홀의 상기 제1 영역 상에 배치되고,
    상기 발광 소자의 상기 제2 도전형 반도체층은 상기 조립 홀의 상기 제2 영역 상에 배치되는 디스플레이 장치.
  18. 제1항에 있어서,
    상기 차단 부재는 금속 물질을 포함하는 디스플레이 장치.
  19. 제1항에 있어서,
    제1 컨택홀을 통해 상기 제1 배선 라인과 상기 발광 소자의 제1 금속층을 연결시키는 제1 연결 전극; 및
    제2 컨택홀을 통해 상기 제2 배선 라인과 상기 발광 소자의 제1 도전형 반도체층을 연결시키는 제2 연결 전극을 포함하는 디스플레이 장치.
  20. 제1항에 있어서,
    상기 발광 소자는,
    플레이트형 발광 소자, 원통형 발광 소자, 디스크형 발광 소자, 마이크로 발광 소자, 나노 발광 소자 및 라드 발광 소자 중 하나를 포함하는 디스플레이 장치.
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