KR20230113229A - Semiconductor devices and methods of manufacturing the same - Google Patents
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Abstract
Description
본 개시는 반도체 장치 및 이의 제조 방법에 관한 것이며, 보다 상세하게 수직 채널을 포함하는 메모리 장치 및 그 제조 방법에 관한 것이다.The present disclosure relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a memory device including a vertical channel and a manufacturing method thereof.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우 그 집적도가 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구된다.It is required to increase the degree of integration of semiconductor memory devices in order to meet the excellent performance and low price demanded by consumers. In the case of a semiconductor memory device, since the degree of integration is an important factor in determining the price of a product, an increased degree of integration is particularly required.
2 차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되므로, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 그러나, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2 차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 채널이 수직 방향으로 연장되는 수직 채널 트랜지스터를 포함하는 반도체 메모리 장치들이 제안되고 있다.In the case of a two-dimensional or planar semiconductor memory device, since the degree of integration is mainly determined by the area occupied by a unit memory cell, it is greatly affected by the level of fine pattern formation technology. However, since ultra-expensive equipment is required for miniaturization of the pattern, although the degree of integration of the 2D semiconductor memory device is increasing, it is still limited. Accordingly, semiconductor memory devices including a vertical channel transistor having a channel extending in a vertical direction have been proposed.
본 개시의 일 측면은 금속 비트 라인 형성이 가능하여, 실리콘 비트 라인을 사용하는 수직 채널 트랜지스터(vertical channel transistor, VCT) 대비 비트 라인 저항을 개선할 수 있고, 비트 라인 쉴드도 형성 가능하여, 비트 라인 사이의 커플링(coupling)을 제어할 수 있으며, 에스오아이(Silicon On Insulator: SOI) 기판을 사용하지 않아 웨이퍼 비용을 절감할 수 있고, 웨이퍼 접합(Wafer Bonding)이 필요 없어 스트레스(stress)와 비틀림(distortion)과 연계된 웨이퍼 후면의 포토 오버레이(Photo Overlay) 조건에서 해방될 수 있는, 반도체 장치 및 이의 제조 방법을 제공한다.In one aspect of the present disclosure, since a metal bit line can be formed, a bit line resistance can be improved compared to a vertical channel transistor (VCT) using a silicon bit line, and a bit line shield can be formed, such that a bit line It is possible to control the coupling between them, it is possible to reduce the wafer cost by not using a Silicon On Insulator (SOI) substrate, and it is possible to reduce stress and torsion by not needing wafer bonding. Provided is a semiconductor device and a method of manufacturing the same, which can be freed from a photo overlay condition on the rear surface of a wafer associated with distortion.
일 측면에 따른 반도체 장치는 기판; 기판 위에 위치하고, 제1 방향으로 서로 이격되고 제1 방향과 다른 제2 방향으로 연장되는 비트 라인; 비트 라인 위에 위치하고, 제1 방향 및 제2 방향으로 이격되고, 제1 방향 및 제2 방향과 다른 제3 방향으로 연장되는 제1 및 제2 반도체 패턴; 제1 및 제2 반도체 패턴 사이에 위치하고, 제1 방향으로 연장되는 백 게이트 전극; 그리고 제1 반도체 패턴을 사이에 두고 백 게이트 전극과 대응하여 위치하며 제1 방향으로 연장되는 제1 워드 라인과, 제2 반도체 패턴을 사이에 두고 백 게이트 전극과 대응하여 위치하며 제1 방향으로 연장되는 제2 워드 라인;을 포함하며, 기판과 비트 라인 사이에 위치하는 층간 절연 패턴을 포함한다.A semiconductor device according to one aspect includes a substrate; bit lines located on the substrate, spaced apart from each other in a first direction, and extending in a second direction different from the first direction; first and second semiconductor patterns positioned on the bit line, spaced apart from each other in the first and second directions, and extending in a third direction different from the first and second directions; a back gate electrode positioned between the first and second semiconductor patterns and extending in a first direction; and a first word line positioned corresponding to the back gate electrode with the first semiconductor pattern interposed therebetween and extending in a first direction, and positioned corresponding to the back gate electrode and extending in the first direction with the second semiconductor pattern interposed therebetween. and an interlayer insulating pattern positioned between the substrate and the bit line.
다른 측면에 따른 반도체 장치의 제조 방법은 기판, 제1 희생층, 제2 희생층, 및 반도체층을 포함하는 기판 구조물을 준비하고; 제1 희생층, 제2 희생층, 및 반도체층을 제2 방향으로 패터닝한 후, 제1 희생층을 제거하고, 제1 희생층 제거 영역에 층간 절연 패턴을 형성하고; 제2 희생층을 제거하고, 제2 희생층이 제거된 영역에 비트 라인을 형성하고; 반도체층을 제2 방향과 다른 제1 방향으로 패터닝한 후, 백 게이트 전극을 형성하고; 백 게이트 전극 사이에 위치하는 반도체층을 제1 방향으로 패터닝한 후, 백 게이트 전극의 한 쪽에 제1 반도체 패턴을 형성하고, 다른 쪽에 제2 반도체 패턴을 형성하고; 제1 반도체 패턴의 한 쪽에 제1 방향으로 연장되는 제1 워드 라인을 형성하고, 제2 반도체 패턴의 다른 쪽에 제1 방향으로 연장되는 제2 워드 라인을 형성한다.A method of manufacturing a semiconductor device according to another aspect includes preparing a substrate structure including a substrate, a first sacrificial layer, a second sacrificial layer, and a semiconductor layer; patterning the first sacrificial layer, the second sacrificial layer, and the semiconductor layer in the second direction, removing the first sacrificial layer, and forming an interlayer insulating pattern in the first sacrificial layer removed region; removing the second sacrificial layer and forming a bit line in a region from which the second sacrificial layer was removed; patterning the semiconductor layer in a first direction different from the second direction, and then forming a back gate electrode; After patterning the semiconductor layer positioned between the back gate electrodes in a first direction, a first semiconductor pattern is formed on one side of the back gate electrode and a second semiconductor pattern is formed on the other side; A first word line extending in the first direction is formed on one side of the first semiconductor pattern, and a second word line extending in the first direction is formed on the other side of the second semiconductor pattern.
실시예들에 따르면, 반도체 장치 및 이의 제조 방법은 금속 비트 라인 형성이 가능하여, 실리콘 비트 라인을 사용하는 수직 채널 트랜지스터(VCT) 대비 비트 라인 저항을 개선할 수 있고, 비트 라인 쉴드도 형성 가능하여, 비트 라인 사이의 커플링을 제어할 수 있으며, 에스오아이(SOI) 기판을 사용하지 않아 웨이퍼 비용을 절감할 수 있고, 웨이퍼 접합이 필요 없어 스트레스와 비틀림과 연계된 웨이퍼 후면의 포토 오버레이 조건에서 해방될 수 있는, 반도체 장치 및 이의 제조 방법을 제공한다.According to embodiments, a semiconductor device and a method of manufacturing the same can form a metal bit line, improve bit line resistance compared to a vertical channel transistor (VCT) using a silicon bit line, and form a bit line shield. , Coupling between bit lines can be controlled, wafer cost can be reduced by not using an SOI substrate, and wafer bonding is not required, which frees the wafer from photo overlay conditions associated with stress and twist. It provides a semiconductor device and a method of manufacturing the same, which can be.
도 1은 일 측면에 따른 반도체 장치의 사시도이다.
도 2는 도 1의 반도체 장치의 평면도이다.
도 3은 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 4는 다른 측면에 따른 반도체 장치의 사시도로서, 도 1에 대응하는 도면이다.
도 5 내지 도 17 및 도 19 내지 도 22는 일 측면에 따른 반도체 장치의 제조 방법의 중간 단계를 나타낸 단면도들이다.
도 18은 다른 측면에 따른 반도체 장치의 제조 방법의 중간 단계를 나타낸 단면도로서, 도 17에 대응하는 단면도이다.1 is a perspective view of a semiconductor device according to one aspect;
FIG. 2 is a plan view of the semiconductor device of FIG. 1 .
FIG. 3 is a cross-sectional view taken along line II′ of FIG. 1 .
FIG. 4 is a perspective view of a semiconductor device according to another aspect, corresponding to FIG. 1 .
5 to 17 and FIGS. 19 to 22 are cross-sectional views illustrating intermediate stages of a method of manufacturing a semiconductor device according to an exemplary embodiment.
18 is a cross-sectional view showing an intermediate step of a method of manufacturing a semiconductor device according to another aspect, and is a cross-sectional view corresponding to FIG. 17 .
이하, 첨부한 도면을 참고로 하여 본 개시의 여러 실시예들에 대하여 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.Hereinafter, with reference to the accompanying drawings, various embodiments of the present disclosure will be described in detail so that those skilled in the art can easily implement them. This disclosure may be embodied in many different forms and is not limited to the embodiments set forth herein.
본 개시를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.In order to clearly describe the present disclosure, parts irrelevant to the description have been omitted, and the same reference numerals are assigned to the same or similar components throughout the specification.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내므로, 본 개시가 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타낸다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타낸다.In addition, since the size and thickness of each component shown in the drawings are arbitrarily indicated for convenience of description, the present disclosure is not necessarily limited to the illustrated bar. In the drawings, the thickness is shown enlarged to clearly express the various layers and regions. And in the drawings, for convenience of description, the thicknesses of some layers and regions are exaggerated.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.In addition, when a part such as a layer, film, region, plate, etc. is said to be "on" or "on" another part, this includes not only the case of being "directly on" the other part, but also the case where another part is in the middle. . Conversely, when a part is said to be "directly on" another part, it means that there is no other part in between. In addition, being "above" or "on" a reference part means being located above or below the reference part, and does not necessarily mean being located "above" or "on" in the opposite direction of gravity. .
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.In addition, throughout the specification, when a certain component is said to "include", it means that it may further include other components without excluding other components unless otherwise stated.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.In addition, throughout the specification, when it is referred to as "planar image", it means when the target part is viewed from above, and when it is referred to as "cross-sectional image", it means when a cross section of the target part cut vertically is viewed from the side.
또한, 명세서 전체에서, 기판의 상면에 평행하고 서로 교차하는 두 방향들을 각각 제1 방향(D1) 및 제2 방향(D2)으로 정의하고, 기판의 상면에 수직한 방향을 제3 방향(D3)으로 정의한다. 예시적인 실시예들에 있어서, 제1 방향(D1)과 제2 방향(D2)은 서로 직교할 수 있다.In addition, throughout the specification, two directions that are parallel to the top surface of the substrate and cross each other are defined as a first direction D1 and a second direction D2, respectively, and a direction perpendicular to the top surface of the substrate is defined as a third direction D3. Defined by In example embodiments, the first direction D1 and the second direction D2 may be orthogonal to each other.
도 1 내지 도 3을 참조하여 일 측면에 따른 반도체 장치를 설명한다.A semiconductor device according to an aspect will be described with reference to FIGS. 1 to 3 .
도 1은 일 측면에 따른 반도체 장치의 사시도이고, 도 2는 도 1의 반도체 장치의 평면도이고, 도 3은 도 1의 I-I' 선을 따라 절단한 단면도이다.FIG. 1 is a perspective view of a semiconductor device according to one side, FIG. 2 is a plan view of the semiconductor device of FIG. 1 , and FIG. 3 is a cross-sectional view taken along line II′ of FIG. 1 .
다만, 도 1 내지 도 3에는 도면의 복잡성을 피하기 위해서, 반도체 장치에 포함된 일부 구성 요소들은 도시되지 않고 있으나, 이에 한정되는 것은 아니다.However, in order to avoid complexity of drawings in FIGS. 1 to 3 , some components included in the semiconductor device are not shown, but are not limited thereto.
도 1 내지 도 3을 참조하면, 일 측면에 따른 반도체 장치는 기판(100), 비트 라인(360), 제1 및 제2 반도체 패턴(137_1, 137_2), 백 게이트 전극(215), 제1 및 제2 워드 라인(305_1, 305_2), 및 층간 절연 패턴(187)을 포함한다.1 to 3 , a semiconductor device according to an aspect includes a substrate 100, a bit line 360, first and second semiconductor patterns 137_1 and 137_2, a back gate electrode 215, first and second semiconductor patterns 137_1 and 137_2, Second word lines 305_1 and 305_2 and an interlayer insulating pattern 187 are included.
선택적으로, 반도체 장치는 제1 및 제2 절연 패턴(185, 186), 제1 및 제2 게이트 절연막(207, 297), 다이렉트 콘택(340), 및 베리드 콘택(605)을 더 포함할 수 있다.Optionally, the semiconductor device may further include first and second insulating patterns 185 and 186, first and second gate insulating layers 207 and 297, a direct contact 340, and a buried contact 605. there is.
기판(100)은 반도체 물질, 절연 물질, 또는 도전 물질 등을 포함할 수 있다.The substrate 100 may include a semiconductor material, an insulating material, or a conductive material.
일 예로, 기판(100)은 벌크 실리콘(bulk Si) 기판일 수 있고, 에스오아이(Silicon On Insulator: SOI) 기판 또는 지오아이(Germanium On Insulator: GOI) 기판이 아닐 수 있다. 즉, 후술하는 도 5 내지 도 22에서 설명하는 바와 같이, 일 측면에 따른 반도체 장치의 제조 방법은 벌크 실리콘 웨이퍼를 이용하여, 웨이퍼 접합(wafer bonding) 없이, 수직 채널 트랜지스터(vertical channel transistor, VCT)를 제조할 수 있는 방법을 제공한다. 이에 따라, 웨이퍼 비용을 절감할 수 있고, 웨이퍼 접합이 필요 없어 스트레스와 비틀림과 연계된 웨이퍼 후면의 포토 오버레이 조건에서 해방될 수 있다. For example, the substrate 100 may be a bulk silicon substrate, and may not be a Silicon On Insulator (SOI) substrate or a Germanium On Insulator (GOI) substrate. That is, as will be described with reference to FIGS. 5 to 22 described later, a method of manufacturing a semiconductor device according to one aspect uses a bulk silicon wafer, without wafer bonding, and uses a vertical channel transistor (VCT). Provides a method for manufacturing. Accordingly, it is possible to reduce wafer cost, and since wafer bonding is not required, photo overlay conditions on the rear side of the wafer associated with stress and twist can be relieved.
비트 라인(360)은 기판(100) 위에 위치하고, 제2 방향(D2)으로 연장될 수 있다.The bit line 360 may be positioned on the substrate 100 and may extend in the second direction D2 .
비트 라인(360)은 제1 방향(D1)으로 서로 이격되어 복수개로 배치될 수 있고, 예를 들어 제1 방향(D1)으로 서로 이격되면서 교대로 배치되는 제1 및 제2 비트 라인(360_1, 360_2)을 포함할 수 있다. 제1 및 제2 비트 라인(360_1, 360_2)은 후술하는 제1 절연 패턴(185) 사이에 위치할 수 있고, 제1 비트 라인(360_1)과 제2 비트 라인(360_2) 사이에는 후술하는 제2 절연 패턴(186)이 위치할 수 있다. The bit lines 360 may be spaced apart from each other in the first direction D1 and disposed in plurality. For example, the first and second bit lines 360_1 alternately disposed while being spaced apart from each other in the first direction D1. 360_2). The first and second bit lines 360_1 and 360_2 may be positioned between a first insulating pattern 185 to be described later, and a second bit line to be described later may be positioned between the first bit line 360_1 and the second bit line 360_2. An insulating pattern 186 may be located.
일 예로, 비트 라인(360)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등과 같은 금속을 포함할 수 있다. 또는, 비트 라인(360)은 기판(100) 위에서 제3 방향(D3)을 따라 순차적으로 적층된 제2 도전 패턴, 배리어 패턴, 및 제1 도전 패턴을 포함할 수 있다. 제1 도전 패턴은 예를 들어, n형 또는 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 배리어 패턴은 예를 들어 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 제2 도전 패턴은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등과 같은 금속을 포함할 수 있다.For example, the bit line 360 may include a metal such as tungsten, titanium, or tantalum. Alternatively, the bit line 360 may include a second conductive pattern, a barrier pattern, and a first conductive pattern sequentially stacked on the substrate 100 along the third direction D3 . The first conductive pattern may include, for example, polysilicon doped with n-type or p-type impurities, and the barrier pattern may include, for example, a metal nitride such as titanium nitride, tantalum nitride, or tungsten nitride, The second conductive pattern may include, for example, a metal such as tungsten, titanium, or tantalum.
제1 절연 패턴(185)은 기판(100) 위에 위치하고, 제3 방향(D3)으로 연장될 수 있다. 제1 절연 패턴(185)은 제1 방향(D1) 및 제2 방향(D2)으로 이격되어 복수개로 배치될 수 있다. The first insulating pattern 185 may be positioned on the substrate 100 and may extend in the third direction D3. A plurality of first insulating patterns 185 may be disposed apart from each other in the first and second directions D1 and D2 .
제1 방향(D1)으로 이격된 제1 절연 패턴(185) 사이에는 제1 및 제2 비트 라인(360_1, 360_2)이 위치할 수 있다.The first and second bit lines 360_1 and 360_2 may be positioned between the first insulating patterns 185 spaced apart in the first direction D1 .
제2 방향(D2)으로 이격된 제1 절연 패턴(185) 사이에는 후술하는 제1 및 제2 워드 라인(305_1, 305_2)과, 백 게이트 전극(215)이 교대로 위치할 수 있다.Between the first insulating patterns 185 spaced apart in the second direction D2 , first and second word lines 305_1 and 305_2 and back gate electrodes 215 may be alternately positioned.
제1 절연 패턴(185)은 기판(100)을 향하여 제3 방향(D3)으로 연장된 돌출부(185_M)를 가질 수 있다. 제1 절연 패턴(185)은 기판(100) 내부, 즉 돌출부(185_M)로부터 제1 및 제2 반도체 패턴(137_1, 137_2)의 상부까지 제3 방향(D3)으로 연장될 수 있다. The first insulating pattern 185 may have a protrusion 185_M extending in the third direction D3 toward the substrate 100 . The first insulating pattern 185 may extend from the inside of the substrate 100, that is, from the protruding portion 185_M to upper portions of the first and second semiconductor patterns 137_1 and 137_2 in the third direction D3.
후술하는 도 5 내지 도 22에서 설명하는 바와 같이, 일 측면에 따른 반도체 장치의 제조 방법은 벌크 실리콘 웨이퍼를 이용하여, 웨이퍼 접합(wafer bonding) 없이, 수직 채널 트랜지스터를 제조함에 따라, 제1 절연 패턴(185)과 기판(100) 사이에 접합부가 존재하지 않고, 제1 절연 패턴(185)이 기판(100)을 향하여 제3 방향(D3)으로 연장된 돌출부(185_M)를 가지며, 제1 절연 패턴(185)이 기판(100) 내부로부터 제1 및 제2 반도체 패턴(137_1, 137_2)의 상부까지 제3 방향(D3)으로 연장될 수 있다.As will be described with reference to FIGS. 5 to 22 described below, in a method of manufacturing a semiconductor device according to an aspect, a vertical channel transistor is manufactured using a bulk silicon wafer without wafer bonding, and the first insulating pattern No junction exists between the substrate 185 and the substrate 100, the first insulating pattern 185 has a protrusion 185_M extending toward the substrate 100 in the third direction D3, and An area 185 may extend from the inside of the substrate 100 to upper portions of the first and second semiconductor patterns 137_1 and 137_2 in the third direction D3.
일 예로, 제1 절연 패턴(185)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.For example, the first insulating pattern 185 may include an oxide such as silicon oxide.
제2 절연 패턴(186)은 후술하는 층간 절연막(187) 위에 위치하고, 제3 방향(D3)으로 연장될 수 있다. The second insulating pattern 186 may be positioned on an interlayer insulating layer 187 to be described later and may extend in a third direction D3.
제2 절연 패턴(186)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격되어 복수개로 배치될 수 있다.A plurality of second insulating patterns 186 may be disposed spaced apart from each other in the first and second directions D1 and D2 .
제1 방향(D1)으로 이격된 제2 절연 패턴(186)의 한 쪽에는 제1 비트 라인(360_1)이 위치하고, 다른 쪽에는 제2 비트 라인(360_2)이 위치할 수 있다. 즉, 제1 및 제2 비트 라인(360_1, 360_2)은 제2 절연 패턴(186)을 사이에 두고 배치될 수 있다. The first bit line 360_1 may be positioned on one side of the second insulating pattern 186 spaced apart in the first direction D1 , and the second bit line 360_2 may be positioned on the other side. That is, the first and second bit lines 360_1 and 360_2 may be disposed with the second insulating pattern 186 interposed therebetween.
일 예로, 제1 방향(D1)을 따라서, 제1 절연 패턴(185), 제1 비트 라인(360_1), 제2 절연 패턴(186), 및 제2 비트 라인(360_2)이 순차적으로 위치할 수 있으며, 이러한 패턴이 제1 방향(D1)을 따라서 반복될 수 있다. For example, the first insulating pattern 185, the first bit line 360_1, the second insulating pattern 186, and the second bit line 360_2 may be sequentially positioned along the first direction D1. , and this pattern may be repeated along the first direction D1.
제2 방향(D2)으로 이격된 제2 절연 패턴(186) 사이에는 후술하는 제1 및 제2 워드 라인(305_1, 305_2)과, 백 게이트 전극(215)이 교대로 위치할 수 있다.Between the second insulating patterns 186 spaced apart in the second direction D2 , first and second word lines 305_1 and 305_2 described later and a back gate electrode 215 may be alternately positioned.
제3 방향(D3)으로 제2 절연 패턴(186)은 층간 절연막(187) 위에서부터 제1 및 제2 반도체 패턴(137_1, 137_2)의 상부까지 제3 방향(D3)으로 연장될 수 있다.In the third direction D3 , the second insulating pattern 186 may extend from above the interlayer insulating layer 187 to upper portions of the first and second semiconductor patterns 137_1 and 137_2 in the third direction D3 .
일 예로, 제2 절연 패턴(186)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.For example, the second insulating pattern 186 may include an oxide such as silicon oxide.
층간 절연 패턴(187)은 기판(100)과 비트 라인(360) 사이에 위치한다.The interlayer insulating pattern 187 is positioned between the substrate 100 and the bit line 360 .
층간 절연 패턴(187)은 제2 방향(D2)으로 연장되고 제1 방향(D1)으로 서로 이격되어 복수개로 배치될 수 있다. A plurality of interlayer insulating patterns 187 may be disposed extending in the second direction D2 and spaced apart from each other in the first direction D1.
제1 방향(D1)으로 이격된 층간 절연 패턴(187)의 사이에는 제1 절연 패턴(185)이 위치할 수 있다. A first insulating pattern 185 may be positioned between the interlayer insulating patterns 187 spaced apart in the first direction D1 .
제3 방향(D3)으로 층간 절연 패턴(187) 위에는 제1 방향(D1)을 따라 제1 비트 라인(360_1), 제2 절연 패턴(186), 및 제2 비트 라인(360_2)이 순차적으로 위치할 수 있다.A first bit line 360_1, a second insulating pattern 186, and a second bit line 360_2 are sequentially positioned on the interlayer insulating pattern 187 in the third direction D3 along the first direction D1. can do.
또한, 층간 절연 패턴(187)은 기판(100)을 향하여 제3 방향(D3)으로 연장된 돌출부(187_M)를 가질 수 있다. 층간 절연 패턴(187)의 일부, 즉 층간 절연 패턴(187)의 돌출부(187_M)는 기판(100) 내부에 위치할 수 있다.In addition, the interlayer insulating pattern 187 may have a protrusion 187_M extending in the third direction D3 toward the substrate 100 . A part of the interlayer insulating pattern 187 , that is, the protrusion 187_M of the interlayer insulating pattern 187 may be located inside the substrate 100 .
후술하는 도 5 내지 도 22에서 설명하는 바와 같이, 일 측면에 따른 반도체 장치의 제조 방법은 벌크 실리콘 웨이퍼를 이용하여, 웨이퍼 접합(wafer bonding) 없이, 수직 채널 트랜지스터를 제조함에 따라, 기판(100)과 비트 라인(360) 사이에 층간 절연 패턴(187)이 형성되며, 층간 절연 패턴(187)과 기판(100) 사이에 접합부가 존재하지 않고, 층간 절연 패턴(187)이 기판(100)을 향하여 제3 방향(D3)으로 연장된 돌출부(187_M)를 가질 수 있다.As will be described with reference to FIGS. 5 to 22 described later, in the method of manufacturing a semiconductor device according to one aspect, as a vertical channel transistor is manufactured using a bulk silicon wafer without wafer bonding, the substrate 100 An interlayer insulating pattern 187 is formed between the and bit lines 360, no junction exists between the interlayer insulating pattern 187 and the substrate 100, and the interlayer insulating pattern 187 faces the substrate 100. It may have a protrusion 187_M extending in the third direction D3.
일 예로, 층간 절연 패턴(187)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.For example, the interlayer insulating pattern 187 may include an oxide such as silicon oxide.
제1 및 제2 반도체 패턴(137_1, 137_2)은 각 비트 라인(360)들 위에 위치하며, 제3 방향(D3)으로 연장될 수 있다. The first and second semiconductor patterns 137_1 and 137_2 are positioned on each of the bit lines 360 and may extend in the third direction D3.
제1 방향(D1)을 따라, 제1 반도체 패턴(137_1)은 제1 및 제2 비트 라인(360_1, 360_2) 위에 위치할 수 있고, 제1 및 제2 비트 라인(360_1, 360_2)이 교대로 이격되어 복수개로 배치됨에 따라, 제1 반도체 패턴(137_1)은 제1 방향(D1)을 따라 이격되어 복수개로 배치될 수 있다. 또한, 제1 방향(D1)을 따라, 제2 반도체 패턴(137_2)은 제1 및 제2 비트 라인(360_1, 360_2) 위에 위치할 수 있고, 제1 및 제2 비트 라인(360_1, 360_2)이 교대로 이격되어 복수개로 배치됨에 따라, 제2 반도체 패턴(137_2)은 제1 방향(D1)을 따라 이격되어 복수개로 배치될 수 있다.Along the first direction D1 , the first semiconductor pattern 137_1 may be positioned on the first and second bit lines 360_1 and 360_2 , and the first and second bit lines 360_1 and 360_2 alternately As the plurality of first semiconductor patterns 137_1 are spaced apart from each other, the plurality of first semiconductor patterns 137_1 may be spaced apart along the first direction D1. Also, along the first direction D1 , the second semiconductor pattern 137_2 may be positioned on the first and second bit lines 360_1 and 360_2 , and the first and second bit lines 360_1 and 360_2 may be As the plurality of second semiconductor patterns 137_2 are alternately spaced apart, the plurality of second semiconductor patterns 137_2 may be spaced apart along the first direction D1 and arranged in plurality.
제1 방향(D1)으로 한 쌍의 제1 반도체 패턴(137_1)은 제1 절연 패턴(185) 사이에 위치할 수 있고, 한 쌍의 제1 반도체 패턴(137_1) 사이에는 제2 절연 패턴(186)이 위치할 수 있다. 또한, 제1 방향(D1)으로 한 쌍의 제2 반도체 패턴(137_2)은 제1 절연 패턴(185) 사이에 위치할 수 있고, 한 쌍의 제2 반도체 패턴(137_2) 사이에는 제2 절연 패턴(186)이 위치할 수 있다.The pair of first semiconductor patterns 137_1 may be positioned between the first insulating patterns 185 in the first direction D1, and the second insulating patterns 186 may be between the pair of first semiconductor patterns 137_1. ) can be located. In addition, the pair of second semiconductor patterns 137_2 may be positioned between the first insulating patterns 185 in the first direction D1, and the second insulating patterns 137_2 may be positioned between the pair of second semiconductor patterns 137_2. (186) may be located.
제2 방향(D2)을 따라, 제1 반도체 패턴(137_1)은 제1 비트 라인(360_1) 또는 제2 비트 라인(360_2) 위에서 이격되어 배치될 수 있고, 제2 반도체 패턴(137_2)은 제1 또는 제2 비트 라인(360_2) 위에서 이격되어 배치될 수 있다. 예를 들어, 제2 방향(D2)을 따라 제1 반도체 패턴(137_1)과 제2 반도체 패턴(137_2)은 교대로 이격되어 배치될 수 있다.Along the second direction D2 , the first semiconductor pattern 137_1 may be spaced apart from the first bit line 360_1 or the second bit line 360_2 , and the second semiconductor pattern 137_2 may be the first bit line 360_1 or the second bit line 360_2 . Alternatively, they may be spaced apart from each other on the second bit line 360_2. For example, the first semiconductor pattern 137_1 and the second semiconductor pattern 137_2 may be alternately spaced apart from each other along the second direction D2 .
제2 방향(D2)으로 이격된 제1 및 제2 반도체 패턴(137_1, 137_2) 사이에는 후술하는 제1 및 제2 워드 라인(305_1, 305_2)과, 백 게이트 전극(215)이 교대로 위치할 수 있다. 예를 들어, 제2 방향(D2)을 따라 제1 워드 라인(305_1), 제1 반도체 패턴(137_1), 백 게이트 전극(215), 제2 반도체 패턴(137_2), 및 제2 워드 라인(305_2)이 순차적으로 배치될 수 있으며, 이러한 패턴이 제2 방향(D2)을 따라서 반복될 수 있다.Between the first and second semiconductor patterns 137_1 and 137_2 spaced apart in the second direction D2, first and second word lines 305_1 and 305_2 described later and a back gate electrode 215 may be alternately positioned. can For example, the first word line 305_1, the first semiconductor pattern 137_1, the back gate electrode 215, the second semiconductor pattern 137_2, and the second word line 305_2 along the second direction D2. ) may be sequentially arranged, and such a pattern may be repeated along the second direction D2.
일 예로, 제1 및 제2 반도체 패턴(137_1, 137_2)은 단결정 실리콘 또는 단결정 게르마늄과 같은 단결정 반도체 물질을 포함하거나, 폴리실리콘 또는 폴리게르마늄과 같은 다결정 반도체 물질을 포함할 수 있으며, 반도체 장치의 채널 역할을 수행할 수 있다. For example, the first and second semiconductor patterns 137_1 and 137_2 may include a single crystal semiconductor material such as single crystal silicon or single crystal germanium, or may include a polycrystalline semiconductor material such as polysilicon or polygermanium, and may include a channel of a semiconductor device. role can be fulfilled.
선택적으로, 제1 및 제2 반도체 패턴(137_1, 137_2) 각각의 상부에는 베리드 콘택(605)이 위치할 수 있다. Optionally, a buried contact 605 may be positioned on each of the first and second semiconductor patterns 137_1 and 137_2 .
이에 따라, 베리드 콘택(605)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이격되어 배치될 수 있고, 제1 방향(D1)으로 베리드 콘택(605) 사이에는 제1 절연 패턴(185)과 제2 절연 패턴(186)이 교대로 배치될 수 있고, 제2 방향(D2)으로 베리드 콘택(605) 사이에는 제6 절연막(540)과, 제2 및 제7 절연막(310, 545)이 교대로 배치될 수 있다.Accordingly, the buried contacts 605 may be spaced apart from each other in the first direction D1 and the second direction D2, and the first insulating material is interposed between the buried contacts 605 in the first direction D1. The pattern 185 and the second insulating pattern 186 may be alternately disposed, and the sixth insulating layer 540 and the second and seventh insulating layers ( 310 and 545) may be alternately arranged.
베리드 콘택(605)과, 제2, 제6, 및 제7 절연막(310, 540, 545)의 상면과 하면은 실질적으로 동일한 높이를 가질 수 있으며, 베리드 콘택(605)의 하면은 제1 및 제2 반도체 패턴(137_1, 137_2)의 상부와 연결될 수 있다. Upper and lower surfaces of the buried contact 605 and the second, sixth, and seventh insulating layers 310, 540, and 545 may have substantially the same height, and the lower surface of the buried contact 605 may have a first and upper portions of the second semiconductor patterns 137_1 and 137_2 .
일 예로, 베리드 콘택(605)은 도전 물질을 포함하고, 예를 들어, 도핑된 폴리 실리콘, 도전성 금속 질화물, 도전성 금속 실리콘 질화물, 금속 탄질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 2차원 물질 및 금속 중 적어도 하나를 포함할 수 있다. For example, the buried contact 605 includes a conductive material, for example, doped polysilicon, conductive metal nitride, conductive metal silicon nitride, metal carbonitride, conductive metal silicide, conductive metal oxide, two-dimensional material, and It may contain at least one of metals.
선택적으로, 제1 및 제2 반도체 패턴(137_1, 137_2) 각각의 하부에는 다이렉트 콘택(340)이 위치할 수 있다. Optionally, a direct contact 340 may be positioned below each of the first and second semiconductor patterns 137_1 and 137_2 .
이에 따라, 다이렉트 콘택(340)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이격되어 배치될 수 있고, 제1 방향(D1)으로 다이렉트 콘택(340) 사이에는 제1 절연 패턴(185)과 제2 절연 패턴(186)이 교대로 배치될 수 있고, 제2 방향(D2)으로 다이렉트 콘택(340) 사이에는 제3 절연막(270)과 제4 절연막(330)이 교대로 배치될 수 있다.Accordingly, the direct contacts 340 may be spaced apart from each other in the first and second directions D1 and D2, and between the direct contacts 340 in the first direction D1, the first insulating pattern ( 185) and the second insulating pattern 186 may be alternately disposed, and the third insulating layer 270 and the fourth insulating layer 330 may be alternately disposed between the direct contact 340 in the second direction D2. can
다이렉트 콘택(340)과, 제3 및 제4 절연막(270, 330)의 상면과 하면은 실질적으로 동일한 높이를 가질 수 있으며, 다이렉트 콘택(340)의 상면은 제1 및 제2 반도체 패턴(137_1, 137_2)의 하부와 연결될 수 있다. Upper and lower surfaces of the direct contact 340 and the third and fourth insulating layers 270 and 330 may have substantially the same height, and the upper surfaces of the direct contact 340 may have first and second semiconductor patterns 137_1, 137_2) may be connected to the lower part.
일 예로, 다이렉트 콘택(340)은 도전 물질을 포함하고, 예를 들어, 도핑된 폴리 실리콘, 도전성 금속 질화물, 도전성 금속 실리콘 질화물, 금속 탄질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 2차원 물질 및 금속 중 적어도 하나를 포함할 수 있다. As an example, the direct contact 340 includes a conductive material, for example, doped polysilicon, conductive metal nitride, conductive metal silicon nitride, metal carbonitride, conductive metal silicide, conductive metal oxide, two-dimensional material, and metal. may include at least one of them.
백 게이트 전극(215)은 제1 및 제2 반도체 패턴(137_1, 137_2) 사이에 위치하고, 제1 방향(D1)으로 연장된다.The back gate electrode 215 is positioned between the first and second semiconductor patterns 137_1 and 137_2 and extends in the first direction D1.
또한, 제1 워드 라인(305_1)은 제1 반도체 패턴(137_1)을 사이에 두고 백 게이트 전극(215)과 대응하여 위치하며 제1 방향(D1)으로 연장되고, 제2 워드 라인(305_2)은 제2 반도체 패턴(137_2)을 사이에 두고 백 게이트 전극(215)과 대응하여 위치하며 제1 방향(D1)으로 연장된다. 즉, 제1 워드 라인(305_1)과 백 게이트 전극(215) 사이에는 제1 반도체 패턴(137_1)이 위치하고, 제2 워드 라인(305_2)과 백 게이트 전극(215) 사이에는 제2 반도체 패턴(137_2)이 위치한다. 일 예로, 제2 방향(D2)을 따라 제1 워드 라인(305_1), 제1 반도체 패턴(137_1), 백 게이트 전극(215), 제2 반도체 패턴(137_2), 및 제2 워드 라인(305_2)이 순차적으로 배치될 수 있으며, 이러한 패턴이 제2 방향(D2)을 따라서 반복될 수 있다.In addition, the first word line 305_1 is positioned to correspond to the back gate electrode 215 with the first semiconductor pattern 137_1 interposed therebetween and extends in the first direction D1, and the second word line 305_2 is It is positioned to correspond to the back gate electrode 215 with the second semiconductor pattern 137_2 interposed therebetween and extends in the first direction D1. That is, the first semiconductor pattern 137_1 is positioned between the first word line 305_1 and the back gate electrode 215, and the second semiconductor pattern 137_2 is positioned between the second word line 305_2 and the back gate electrode 215. ) is located. For example, the first word line 305_1, the first semiconductor pattern 137_1, the back gate electrode 215, the second semiconductor pattern 137_2, and the second word line 305_2 along the second direction D2. These may be sequentially arranged, and such a pattern may be repeated along the second direction D2.
즉, 제1 및 제2 반도체 패턴(137_1, 137_2)은 각각 제2 방향(D2)으로 한 쪽에 위치하는 제1 측벽과 다른 한쪽에 위치하는 제2 측벽을 포함하고, 제1 반도체 패턴(137_1)의 제1 측벽에는 제1 워드 라인(305_1)이 인접하여 배치될 수 있고, 제1 반도체 패턴(137_1)의 제2 측벽에는 백 게이트 전극(215)이 인접하여 배치될 수 있다. 또한, 제2 반도체 패턴(137_2)의 제1 측벽에는 백 게이트 전극(215)이 인접하여 배치될 수 있고, 제2 반도체 패턴(137_2)의 제2 측벽에는 제2 워드 라인(305_2)이 인접하여 배치될 수 있다. That is, each of the first and second semiconductor patterns 137_1 and 137_2 includes a first sidewall positioned on one side and a second sidewall positioned on the other side in the second direction D2, and the first semiconductor pattern 137_1 The first word line 305_1 may be disposed adjacent to the first sidewall of the first semiconductor pattern 137_1 , and the back gate electrode 215 may be disposed adjacent to the second sidewall of the first semiconductor pattern 137_1 . In addition, the back gate electrode 215 may be disposed adjacent to the first sidewall of the second semiconductor pattern 137_2, and the second word line 305_2 may be adjacent to the second sidewall of the second semiconductor pattern 137_2. can be placed.
일 예로, 백 게이트 전극(215)은 예를 들어, 몰리브덴, 루테늄, 텅스텐 등과 같은 금속, 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물, 혹은 금속 실리사이드 등과 같은 도전 물질을 포함할 수 있다. For example, the back gate electrode 215 may include a metal such as molybdenum, ruthenium, or tungsten, a metal nitride such as titanium nitride, tantalum nitride, or tungsten nitride, or a conductive material such as metal silicide. can
일 예로, 제1 및 제2 워드 라인(305_1, 305_2)은 예를 들어, 몰리브덴, 루테늄, 텅스텐 등과 같은 금속, 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물, 혹은 금속 실리사이드 등과 같은 도전 물질을 포함할 수 있다.For example, the first and second word lines 305_1 and 305_2 may be made of, for example, a metal such as molybdenum, ruthenium, or tungsten, a metal nitride such as titanium nitride, tantalum nitride, or tungsten nitride, or a metal silicide. may contain the same conductive material.
이와 같이, 일 측면에 따른 반도체 장치는 수직 채널 트랜지스터(vertical channel transistor, VCT) 구조를 포함할 수 있으며, 수직 채널 트랜지스터는 채널 역할을 수행하는 제1 및 제2 반도체 패턴(137_1, 137_2), 프론트 게이트 전극 역할을 수행하는 제1 및 제2 워드 라인(305_1, 305_2), 및 백 게이트 전극(215)을 포함할 수 있다. 이러한 수직 채널 트랜지스터는 백 게이트 전극(215)이 문턱 전압을 상승시킴으로써, 수직 채널 트랜지스터가 미세한 사이즈를 갖더라도 문턱 전압이 감소하여 누설 전류 특성이 열화되는 것을 방지할 수 있다. As described above, the semiconductor device according to one aspect may include a vertical channel transistor (VCT) structure, and the vertical channel transistor may include first and second semiconductor patterns 137_1 and 137_2 serving as channels, a front First and second word lines 305_1 and 305_2 serving as gate electrodes, and a back gate electrode 215 may be included. As the back gate electrode 215 of the vertical channel transistor increases the threshold voltage, even if the vertical channel transistor has a small size, the threshold voltage decreases and leakage current characteristics are prevented from deteriorating.
또한, 제1 및 제2 워드 라인(305_1, 305_2) 사이에 하나의 백 게이트 전극(215)이 형성되어, 백 게이트 전극(215) 양 측에 배치된 제1 및 제2 반도체 패턴(137_1, 137_2) 내의 채널에 공통적으로 전압을 인가함으로써, 하나의 채널의 양 측에 각각 게이트 전극들이 형성되는 이른 바, 더블 게이트 구조에 비해서 반도체 장치의 집적도를 증가시킬 수 있다.In addition, one back gate electrode 215 is formed between the first and second word lines 305_1 and 305_2, and the first and second semiconductor patterns 137_1 and 137_2 disposed on both sides of the back gate electrode 215 ), it is possible to increase the degree of integration of the semiconductor device compared to a so-called double gate structure in which gate electrodes are formed on both sides of one channel, respectively.
일 예로, 백 게이트 전극(215)의 제2 방향(D2)으로 양쪽 측면에 위치하는 제1 및 제2 워드 라인(305_1, 305_2)은 하나의 워드 라인 쌍을 이룰 수 있으며, 하나의 워드 라인 쌍은 제2 방향(D2)을 따라 서로 이격되도록 복수개로 배치될 수 있다. 이때, 제2 방향(D2)으로 서로 이웃하는 워드 라인 쌍들 사이에는 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제2 절연막(310)이 형성될 수 있다.For example, the first and second word lines 305_1 and 305_2 positioned on both sides of the back gate electrode 215 in the second direction D2 may form one word line pair, and one word line pair. may be disposed in plurality so as to be spaced apart from each other along the second direction D2. In this case, a second insulating layer 310 including an oxide such as silicon oxide may be formed between pairs of word lines adjacent to each other in the second direction D2 .
일 예로, 백 게이트 전극(215)의 제3 방향(D3)으로의 상면 및 하면의 높이는 각각 제1 및 제2 워드 라인(305_1, 305_2)의 상면 및 하면의 높이와 실질적으로 동일할 수 있으나, 이에 한정되는 것은 아니고, 백 게이트 전극(215)의 제3 방향(D3)으로의 상면 및 하면의 높이는 각각 제1 및 제2 워드 라인(305_1, 305_2)의 상면 및 하면의 높이 보다 더 크거나 작을 수 있다.For example, the heights of the upper and lower surfaces of the back gate electrode 215 in the third direction D3 may be substantially the same as those of the first and second word lines 305_1 and 305_2 , respectively. It is not limited thereto, and the heights of the upper and lower surfaces of the back gate electrode 215 in the third direction D3 may be greater or smaller than the heights of the upper and lower surfaces of the first and second word lines 305_1 and 305_2, respectively. can
선택적으로, 백 게이트 전극(215)의 하면은 제3 절연막(270)에 의해 커버될 수 있으며, 백 게이트 전극(215)의 상면은 제6 절연막(540)에 의해 커버될 수 있다. 또한, 제1 및 제2 워드 라인(305_1, 305_2)의 하면은 제4 절연막(330)에 의해 커버될 수 있으며, 제1 및 제2 워드 라인(305_1, 305_2)의 상면은 제7 절연막(545)에 의해 커버될 수 있다. Optionally, the lower surface of the back gate electrode 215 may be covered by the third insulating layer 270 and the upper surface of the back gate electrode 215 may be covered by the sixth insulating layer 540 . In addition, lower surfaces of the first and second word lines 305_1 and 305_2 may be covered by a fourth insulating film 330 , and upper surfaces of the first and second word lines 305_1 and 305_2 may be covered by a seventh insulating film 545 . ) can be covered by
선택적으로, 제3 절연막(270) 및 제4 절연막(330)의 하면은 실질적으로 동일한 높이를 가질 수 있으며, 비트 라인(360)의 상면의 상면에 접촉할 수 있다. 또한, 제6 절연막(540) 및 제7 절연막(545)의 상면은 실질적으로 동일한 높이를 가질 수 있다.Optionally, lower surfaces of the third insulating layer 270 and the fourth insulating layer 330 may have substantially the same height and may contact the upper surface of the upper surface of the bit line 360 . In addition, upper surfaces of the sixth insulating layer 540 and the seventh insulating layer 545 may have substantially the same height.
일 예로, 제2, 제3, 제4, 제6, 및 제7 절연막들(310, 270, 330, 540, 545)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.For example, the second, third, fourth, sixth, and seventh insulating layers 310 , 270 , 330 , 540 , and 545 may include an oxide such as silicon oxide.
일 예로, 각 제1 및 제2 반도체 패턴(137_1, 137_2)과 백 게이트 전극(215) 사이에는 제1 게이트 절연막(207)이 위치할 수 있다. For example, a first gate insulating layer 207 may be positioned between the first and second semiconductor patterns 137_1 and 137_2 and the back gate electrode 215 .
제1 게이트 절연막(207)은 백 게이트 전극(215)의 측벽뿐만 아니라 그 상하에 각각 위치하는 제6 절연막(540) 또는 제3 절연막(270)의 측벽도 커버할 수 있으며, 백 게이트 전극(215)과 제3 절연막(270) 사이도 커버할 수 있다. The first gate insulating layer 207 may cover not only sidewalls of the back gate electrode 215 but also sidewalls of the sixth insulating layer 540 and the third insulating layer 270 positioned above and below the back gate electrode 215 , respectively. ) and the third insulating layer 270 may also be covered.
또한, 각 제1 및 제2 반도체 패턴(137_1, 137_2)과 제1 및 제2 워드 라인(305_1, 305_2) 사이에는 제2 게이트 절연막(297)이 위치할 수 있다.In addition, a second gate insulating layer 297 may be positioned between the first and second semiconductor patterns 137_1 and 137_2 and the first and second word lines 305_1 and 305_2 .
제2 게이트 절연막(297)은 제1 및 제2 워드 라인(305_1, 305_2)의 측벽뿐만 아니라 그 상하에 각각 형성된 제7 절연막(545) 및 제4 절연막(330)의 측벽도 커버할 수 있으며, 제1 및 제2 워드 라인(305_1, 305_2)과 제4 절연막(330) 사이도 커버할 수 있다.The second gate insulating film 297 may cover not only the sidewalls of the first and second word lines 305_1 and 305_2 but also the sidewalls of the seventh insulating film 545 and the fourth insulating film 330 respectively formed above and below the first and second word lines 305_1 and 305_2. It may also cover between the first and second word lines 305_1 and 305_2 and the fourth insulating layer 330 .
제1 및 제2 게이트 절연막(207, 297)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이와는 달리, 제1 및 제2 게이트 절연막(207, 297)은 실리콘 산화물을 포함하며 제1 및 제2 반도체 패턴(137_1, 137_2)에 접촉하는 제1 막, 및 예를 들어, 하프늄 산화물, 지르코늄 산화물 등과 같은 고유전율을 갖는 금속 산화물을 포함하며 제1 막의 측벽에 접촉하는 제2 막을 포함하는 복합막 구조를 가질 수도 있다.The first and second gate insulating layers 207 and 297 may include, for example, oxide such as silicon oxide. In contrast, the first and second gate insulating films 207 and 297 include silicon oxide and contact the first and second semiconductor patterns 137_1 and 137_2, and, for example, hafnium oxide and zirconium oxide. It may also have a composite film structure including a metal oxide having a high permittivity, such as a second film in contact with the sidewall of the first film.
도 1 내지 도 3에는 도시되지 않았지만, 선택적으로 제1 식각 저지막, 층간 절연막, 및 캐핑막이 제1 및 제2 반도체 패턴(137_1, 137_2), 제1 절연 패턴(185), 제2 절연 패턴(186), 제1 및 제2 게이트 절연막(207, 297), 및 제2, 제6, 및 제7 절연막(310, 540, 545) 위에 순차적으로 적층될 수 있으며, 콘택 플러그 구조물이 이들을 관통하여 제1 및 제2 반도체 패턴(137_1, 137_2)의 상면 또는 베리드 콘택(605)에 연결될 수 있다.Although not shown in FIGS. 1 to 3 , the first etch stop layer, the interlayer insulating layer, and the capping layer may selectively form the first and second semiconductor patterns 137_1 and 137_2 , the first insulating pattern 185 , and the second insulating pattern ( 186), the first and second gate insulating layers 207 and 297, and the second, sixth, and seventh insulating layers 310, 540, and 545 may be sequentially stacked, and the contact plug structure penetrates them to form the first insulating layer. It may be connected to top surfaces of the first and second semiconductor patterns 137_1 and 137_2 or to the buried contact 605 .
제1 식각 저지막 및 캐핑막은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있으며, 층간 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.The first etch stop layer and the capping layer may include, for example, an insulating nitride such as silicon nitride, and the interlayer insulating layer may include, for example, an oxide such as silicon oxide.
제1 및 제2 반도체 패턴(137_1, 137_2)이 제1 및 제2 방향(D1, D2)을 따라 서로 이격되도록 복수개로 배치됨에 따라서, 콘택 플러그 구조물 역시 이에 대응하여 제1 및 제2 방향(D1, D2)을 따라 서로 이격되도록 복수개로 배치될 수 있다. As the plurality of first and second semiconductor patterns 137_1 and 137_2 are disposed to be spaced apart from each other in the first and second directions D1 and D2, the contact plug structure also corresponds to this in the first and second directions D1. , D2) may be arranged in plurality so as to be spaced apart from each other.
콘택 플러그 구조물은 각 제1 및 제2 반도체 패턴(137_1, 137_2)의 상면뿐만 아니라, 각 제1 및 제2 반도체 패턴(137_1, 137_2)에 인접한 제1 및 제2 게이트 절연막들(207, 297)의 상면 및 제2, 제6, 및 제7 절연막(310, 540, 545)의 상면과 부분적으로 접촉할 수도 있다.The contact plug structure includes not only upper surfaces of the first and second semiconductor patterns 137_1 and 137_2 , but also first and second gate insulating layers 207 and 297 adjacent to the first and second semiconductor patterns 137_1 and 137_2 . It may partially contact the top surface of the second, sixth, and seventh insulating films 310, 540, and 545.
콘택 플러그 구조물은 제3 방향(D3)으로 순차적으로 적층된 하부 콘택 플러그, 오믹 콘택 패턴 및 상부 콘택 플러그를 포함할 수 있다.The contact plug structure may include a lower contact plug, an ohmic contact pattern, and an upper contact plug sequentially stacked in the third direction D3.
하부 콘택 플러그는 예를 들어, n형 불순물 또는 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 오믹 콘택 패턴은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있으며, 상부 콘택 플러그는 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전 물질을 포함할 수 있다.The lower contact plug may include, for example, polysilicon doped with n-type impurities or p-type impurities, and the ohmic contact pattern may include, for example, a metal silicide such as cobalt silicide, nickel silicide, or titanium silicide. The upper contact plug may include a conductive material such as metal, metal nitride, or metal silicide.
선택적으로, 층간 절연막 및 콘택 플러그 구조물 위에는 제2 식각 저지막이 위치할 수 있으며, 제2 식각 저지막을 관통하여 제3 방향(D3)으로 연장된 제1 커패시터 전극이 위치할 수 있다.Optionally, a second etch stop layer may be positioned on the interlayer insulating layer and the contact plug structure, and a first capacitor electrode extending in the third direction D3 through the second etch stop layer may be positioned.
콘택 플러그 구조물이 제1 및 제2 방향(D1, D2)을 따라 서로 이격되도록 복수개로 배치됨에 따라서, 제1 커패시터 전극 역시 이에 대응하여 제1 및 제2 방향(D1, D2)을 따라 서로 이격되도록 복수개로 형성될 수 있다. As the plurality of contact plug structures are disposed to be spaced apart from each other in the first and second directions D1 and D2, the first capacitor electrodes are also spaced apart from each other in the first and second directions D1 and D2 correspondingly. It may be formed in plurality.
제1 커패시터 전극의 제3 방향(D3)으로의 중앙부 및 상부에는 이의 측벽에 접촉하는 제1 및 제2 지지막들이 형성되어 제1 커패시터 전극들의 쓰러짐을 방지할 수 있다.First and second support films contacting sidewalls are formed at the center and upper portion of the first capacitor electrode in the third direction D3 to prevent the first capacitor electrode from falling over.
제1 커패시터 전극들 및 제1 및 제2 지지막들의 표면 및 제2 식각 저지막의 상면에는 유전막이 형성될 수 있으며, 유전막 위에는 제2 커패시터 전극이 형성될 수 있다. 제1 및 제2 커패시터 전극들 및 유전막은 함께 커패시터를 구성할 수 있다.A dielectric layer may be formed on surfaces of the first capacitor electrodes, the first and second support layers, and a top surface of the second etch stop layer, and a second capacitor electrode may be formed on the dielectric layer. The first and second capacitor electrodes and the dielectric layer may together constitute a capacitor.
제2 식각 저지막은 예를 들어, 실리콘 붕질화물, 실리콘 탄질화물 등과 같은 절연성 질화물을 포함할 수 있으며, 제1 및 제2 지지막들은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다. 제1 커패시터 전극은 예를 들어, 티타늄 질화물, 탄탈륨 질화물과 같은 금속 질화물, 혹은 티타늄, 탄탈륨, 텅스텐 등과 같은 금속을 포함할 수 있고, 유전막은 예를 들어, 하프늄 산화물, 지르코늄 산화물 등과 같이 고유전율을 갖는 금속 산화물을 포함할 수 있으며, 제2 커패시터 전극은 예를 들어, 불순물이 도핑된 실리콘-게르마늄을 포함할 수 있다.The second etch stop layer may include an insulating nitride such as silicon boron nitride or silicon carbonitride, and the first and second support layers may include an insulating nitride such as silicon nitride. The first capacitor electrode may include, for example, a metal nitride such as titanium nitride or tantalum nitride, or a metal such as titanium, tantalum, or tungsten, and the dielectric layer may have a high permittivity such as hafnium oxide or zirconium oxide. The second capacitor electrode may include, for example, silicon-germanium doped with impurities.
한편, 각 콘택 플러그 구조물들 위에는 커패시터 대신에 다른 데이터 저장 구조물이 형성될 수도 있으며, 데이터 저장 구조물은 예를 들어, 상변화 물질, 전이 금속 산화물, 자성 물질 등을 포함하여 저항이 변동되는 가변 저항 패턴을 포함할 수 있다.Meanwhile, other data storage structures may be formed on each of the contact plug structures instead of capacitors, and the data storage structures include, for example, a phase change material, a transition metal oxide, a magnetic material, and the like, and a variable resistance pattern in which resistance is varied. can include
이하에서는 도 4를 참조하여 다른 측면에 따른 반도체 장치를 설명한다.Hereinafter, a semiconductor device according to another aspect will be described with reference to FIG. 4 .
도 4는 다른 측면에 따른 반도체 장치의 사시도로서, 도 1에 대응하는 도면이다.FIG. 4 is a perspective view of a semiconductor device according to another aspect, corresponding to FIG. 1 .
도 4에 도시된 실시예는 도 1에 도시된 실시예와 동일한 부분이 상당하므로, 이에 대한 설명은 생략하고 차이점을 위주로 설명한다. Since the embodiment shown in FIG. 4 has substantially the same parts as the embodiment shown in FIG. 1, a description thereof will be omitted and differences will be mainly described.
도 1에서는 제1 및 제2 비트 라인(360_1, 360_2) 사이에 제2 절연 패턴(186)이 위치하는 반면, 도 4에서는 제1 및 제2 비트 라인(360_1, 360_2) 사이에 쉴드 패턴(400)이 위치하는 것으로 도시되어 있다. In FIG. 1, the second insulating pattern 186 is positioned between the first and second bit lines 360_1 and 360_2, whereas in FIG. 4, the shield pattern 400 is between the first and second bit lines 360_1 and 360_2. ) is shown as being located.
쉴드 패턴(400)은 제1 및 제2 비트 라인(360_1, 360_2)을 따라 제2 방향(D2)으로 연장될 수 있고, 제1 방향(D1)으로 서로 이격되도록 복수개로 배치될 수 있다. The shield pattern 400 may extend in the second direction D2 along the first and second bit lines 360_1 and 360_2 and may be disposed in plurality to be spaced apart from each other in the first direction D1.
쉴드 패턴(400)은 제1 방향(D1)으로 제1 및 제2 비트 라인(360_1, 360_2) 사이에 위치할 수 있다. 예를 들어 제1 방향(D1)을 따라서, 제1 절연 패턴(185), 제1 비트 라인(360_1), 쉴드 패턴(400), 및 제2 비트 라인(360_2)이 순차적으로 위치할 수 있으며, 이러한 패턴이 제1 방향(D1)을 따라서 반복될 수 있다. The shield pattern 400 may be positioned between the first and second bit lines 360_1 and 360_2 in the first direction D1. For example, the first insulating pattern 185, the first bit line 360_1, the shield pattern 400, and the second bit line 360_2 may be sequentially positioned along the first direction D1, This pattern may be repeated along the first direction D1.
선택적으로, 쉴드 패턴(400)과 제1 및 제2 비트 라인(360_1, 360_2) 사이에는 스페이서가 위치할 수 있다. 스페이서는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.Optionally, a spacer may be positioned between the shield pattern 400 and the first and second bit lines 360_1 and 360_2. The spacer may include, for example, an oxide such as silicon oxide.
또한, 쉴드 패턴(400)의 상면 높이는 비트 라인(360)의 상면 높이 보다 높을 수 있으며, 다이렉트 콘택(340)의 상면 높이 까지 연장될 수 있다.Also, the height of the top surface of the shield pattern 400 may be higher than the height of the top surface of the bit line 360 and may extend to the height of the top surface of the direct contact 340 .
일 예로, 쉴드 패턴(400)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있다. For example, the shield pattern 400 may include a metal nitride such as titanium nitride or tantalum nitride.
쉴드 패턴(400)은 비트 라인(360)들 사이의 교란(disturbance) 및 기생 커패시턴스를 감소시킬 수 있으며, 이에 따라 알씨 지연(RC-delay)을 감소시켜 동작 속도를 향상시킬 수 있다.The shield pattern 400 can reduce disturbance and parasitic capacitance between the bit lines 360, thereby reducing RC-delay and improving operating speed.
한편, 도 1 내지 도 4에서는 반도체 장치의 셀 영역에 대해서만 도시하였으나, 반도체 장치의 주변 회로 영역에도 도 1 내지 도 4에 도시된 일부 구성 요소들이 형성될 수 있다. Meanwhile, although only the cell region of the semiconductor device is illustrated in FIGS. 1 to 4 , some components shown in FIGS. 1 to 4 may be formed in the peripheral circuit region of the semiconductor device.
예를 들어, 제1 및 제2 워드 라인(305_1, 305_2)의 경우, 도 1에는 제1 방향(D1)으로 연장된 것이 도시되어 있으나, 하나의 워드 라인 쌍을 이루는 각 제1 및 제2 워드 라인(305_1, 305_2)은 주변 회로 영역에서 제2 방향(D2)으로 연장되는 부분을 포함할 수 있으며, 상부에서 보았을 때 제1 및 제2 워드 라인(305_1, 305_2)은 함께 전체적으로 고리 형상을 가질 수 있다. 다만 주변 회로 영역, 또는 경우에 따라 셀 영역 내에는 제1 및 제2 워드 라인(305_1, 305_2)을 서로 분리시키는 분리막이 형성될 수 있으며, 이에 따라 제1 및 제2 워드 라인(305_1, 305_2)이 서로 전기적으로 절연될 수 있다.For example, in the case of the first and second word lines 305_1 and 305_2, FIG. 1 shows that they extend in the first direction D1, but each of the first and second words constituting one word line pair The lines 305_1 and 305_2 may include portions extending in the second direction D2 in the peripheral circuit area, and when viewed from the top, the first and second word lines 305_1 and 305_2 together have a ring shape as a whole. can However, a separator separating the first and second word lines 305_1 and 305_2 from each other may be formed in the peripheral circuit area or in the cell area in some cases. Accordingly, the first and second word lines 305_1 and 305_2 They may be electrically insulated from each other.
또한, 제1 및 제2 비트 라인(360_1, 360_2) 사이에 배치되어 제2 방향(D2)으로 연장되는 쉴드 패턴(400)의 경우, 주변 회로 영역에서 제1 방향(D1)으로 연장되는 부분을 포함할 수 있으며, 이에 따라 셀 영역에서는 제1 방향(D1) 서로 이격된 복수의 쉴드 패턴(400)이 주변 회로 영역에서는 서로 연결될 수 있다. 한편, 제1 및 제2 비트 라인(360_1, 360_2) 및 쉴드 패턴(400)에 각각 전기적으로 연결되는 콘택 플러그들 및 배선들이 주변 회로 영역에 추가적으로 형성될 수 있다.In addition, in the case of the shield pattern 400 disposed between the first and second bit lines 360_1 and 360_2 and extending in the second direction D2, a portion extending in the first direction D1 in the peripheral circuit area Accordingly, a plurality of shield patterns 400 spaced apart from each other in the first direction D1 in the cell area may be connected to each other in the peripheral circuit area. Meanwhile, contact plugs and wires electrically connected to the first and second bit lines 360_1 and 360_2 and the shield pattern 400 may be additionally formed in the peripheral circuit area.
이하에서는 도 5 내지 도 22를 참조하여 일 측면에 따른 반도체 장치의 제조 방법에 대해 설명한다. Hereinafter, a method of manufacturing a semiconductor device according to an aspect will be described with reference to FIGS. 5 to 22 .
도 5 내지 도 17 및 도 19 내지 도 22는 일 측면에 따른 반도체 장치의 제조 방법의 중간 단계를 나타낸 단면도들이고, 도 18은 다른 측면에 따른 반도체 장치의 제조 방법의 중간 단계를 나타낸 단면도로서, 도 17에 대응하는 단면도이다.5 to 17 and 19 to 22 are cross-sectional views illustrating an intermediate step of a method of manufacturing a semiconductor device according to one aspect, and FIG. 18 is a cross-sectional view showing an intermediate step of a method of manufacturing a semiconductor device according to another aspect. It is a cross section corresponding to 17.
도 5를 참조하면, 기판(100), 제1 희생층(105), 제2 희생층(115), 및 반도체층(130)을 포함하는 기판 구조물(101)을 준비한다. Referring to FIG. 5 , a substrate structure 101 including a substrate 100 , a first sacrificial layer 105 , a second sacrificial layer 115 , and a semiconductor layer 130 is prepared.
예를 들어, 기판(100), 제1 희생층(105), 제2 희생층(115), 및 반도체층(130)은 제3 방향(D3)을 따라 순차적으로 적층될 수 있다.For example, the substrate 100, the first sacrificial layer 105, the second sacrificial layer 115, and the semiconductor layer 130 may be sequentially stacked along the third direction D3.
기판(100)은 반도체 물질, 절연 물질, 또는 도전 물질 등을 포함할 수 있다.The substrate 100 may include a semiconductor material, an insulating material, or a conductive material.
일 예로, 기판(100)은 벌크 실리콘(bulk Si) 기판일 수 있고, 에스오아이(Silicon On Insulator: SOI) 기판 또는 지오아이(Germanium On Insulator: GOI) 기판이 아닐 수 있다. For example, the substrate 100 may be a bulk silicon substrate, and may not be a Silicon On Insulator (SOI) substrate or a Germanium On Insulator (GOI) substrate.
일 예로, 제1 희생층(105), 제2 희생층(115), 및 반도체층(130)은 기판(100) 위에 에피택셜 성장법을 이용하여 형성될 수 있다. For example, the first sacrificial layer 105 , the second sacrificial layer 115 , and the semiconductor layer 130 may be formed on the substrate 100 using an epitaxial growth method.
제1 희생층(105), 제2 희생층(115), 및 반도체층(130)은 서로 상이한 물질을 포함할 수 있다. 일 예로, 제1 및 제2 희생층(105, 115)은 SiGe를 포함하고, 반도체층(130)은 Si를 포함할 수 있다. 예를 들어, 제1 및 제2 희생층(105, 115)은 저농도, 중농도, 또는 고농도의 Ge를 포함할 수 있다. 저농도의 경우 Ge 함유량이 0 at% 초과 내지 15 at% 이하이고, 중농도의 경우 Ge 함유량이 15 at% 내지 35 at%일 수 있고, 고농도의 경우 Ge 함유량이 35 at% 초과로 정의할 수 있다. The first sacrificial layer 105 , the second sacrificial layer 115 , and the semiconductor layer 130 may include different materials. For example, the first and second sacrificial layers 105 and 115 may include SiGe, and the semiconductor layer 130 may include Si. For example, the first and second sacrificial layers 105 and 115 may include low concentration, medium concentration, or high concentration of Ge. In the case of low concentration, the Ge content is greater than 0 at% to 15 at% or less, in the case of medium concentration, the Ge content may be 15 at% to 35 at%, and in the case of high concentration, the Ge content may be defined as greater than 35 at% .
다만, 제1 희생층(105)의 식각율(etch rate)은 제2 희생층(115)의 식각율 보다 클 수 있다. 일 예로, 제1 희생층(105)과 제2 희생층(115)의 식각율의 차이는 제1 희생층(105)과 제2 희생층(115)이 포함하는 Ge의 농도 차이를 이용할 수 있다. 이는 후술하는 도 11 내지 도 14에서 설명하는 바와 같이, 제1 희생층(105)과 제2 희생층(115) 중 제1 희생층(105)이 먼저 제거되고, 제1 희생층(105) 제거 영역(105_T1)에 층간 절연 패턴(187)을 형성한 후, 제2 희생층(115)을 제거하기 위해서이다.However, the etch rate of the first sacrificial layer 105 may be greater than that of the second sacrificial layer 115 . For example, the difference in etching rate between the first sacrificial layer 105 and the second sacrificial layer 115 may use the difference in concentration of Ge included in the first sacrificial layer 105 and the second sacrificial layer 115. . As described in FIGS. 11 to 14 described later, the first sacrificial layer 105 among the first sacrificial layer 105 and the second sacrificial layer 115 is removed first, and then the first sacrificial layer 105 is removed. This is to remove the second sacrificial layer 115 after forming the interlayer insulating pattern 187 in the region 105_T1.
도 6을 참조하면, 반도체층(130), 제2 희생층(115), 및 제1 희생층(105)과, 선택적으로 기판(100)의 일부 깊이까지 제2 방향(D2)으로 패터닝함으로써 제1 예비 반도체 패턴(135_P1)을 형성할 수 있다.Referring to FIG. 6 , the semiconductor layer 130, the second sacrificial layer 115, and the first sacrificial layer 105 are selectively patterned to a partial depth of the substrate 100 in the second direction D2. 1 A preliminary semiconductor pattern 135_P1 may be formed.
예를 들어, 반도체층(130), 제2 희생층(115), 및 제1 희생층(105)의 패터닝은 반도체층(130) 위에 마스크 구조물(도시하지 않음)을 형성하고, 이를 식각 마스크로 사용하여 이루어질 수 있다.For example, the patterning of the semiconductor layer 130, the second sacrificial layer 115, and the first sacrificial layer 105 forms a mask structure (not shown) on the semiconductor layer 130 and uses it as an etching mask. can be done using
일 예로, 마스크 구조물은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수개로 형성될 수 있다. 마스크 구조물은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.For example, the mask structure may extend in the second direction D2 and may be formed in plurality so as to be spaced apart from each other along the first direction D1. The mask structure may include, for example, an oxide such as silicon oxide and may include an insulating nitride such as silicon nitride.
이에 따라, 식각 공정을 통해 형성되는 제1 예비 반도체 패턴(135_P1)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수개로 형성될 수 있다. Accordingly, the first preliminary semiconductor patterns 135_P1 formed through the etching process may extend in the second direction D2 and may be formed in plurality to be spaced apart from each other along the first direction D1.
이때, 기판(100) 위에 형성된 제1 예비 반도체 패턴(135_P1)은 패터닝된 제1 희생층(105), 제2 희생층(115), 및 반도체층(130)이 적층되며 제2 방향(D2)으로 연장될 수 있다. At this time, in the first preliminary semiconductor pattern 135_P1 formed on the substrate 100, the patterned first sacrificial layer 105, the second sacrificial layer 115, and the semiconductor layer 130 are stacked and formed in the second direction D2. can be extended to
제1 방향(D1)으로 서로 이웃하는 제1 예비 반도체 패턴(135_P1) 사이에는 기판(100)을 노출시키며 제2 방향(D2)으로 연장되는 제1 트렌치(135_T1)가 형성될 수 있다.A first trench 135_T1 exposing the substrate 100 and extending in the second direction D2 may be formed between first preliminary semiconductor patterns 135_P1 adjacent to each other in the first direction D1 .
도 7을 참조하면, 제1 예비 반도체 패턴(135_P1) 사이에 제1 트렌치(135_T1)를 채우는 제1 예비 절연 패턴(185_P)을 형성할 수 있다.Referring to FIG. 7 , a first preliminary insulating pattern 185_P filling the first trench 135_T1 may be formed between the first preliminary semiconductor patterns 135_P1.
일 예로, 제1 예비 절연 패턴(185_P)은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등과 같은 증착 공정을 통해 형성될 수 있다. For example, the first preliminary insulating pattern 185_P may be formed through a deposition process such as a chemical vapor deposition (CVD) process or an atomic layer deposition (ALD) process.
선택적으로, 제1 트렌치(135_T1)가 기판(100)의 일부 깊이 까지 형성된 경우, 기판(100)의 일부 깊이 까지 제1 예비 절연 패턴(185_P)이 형성되어, 이후 제1 절연 패턴(185)은 기판(100)을 향하여 제3 방향(D3)으로 연장된 돌출부(185_M)를 가질 수 있다.Optionally, when the first trench 135_T1 is formed to a partial depth of the substrate 100, the first preliminary insulating pattern 185_P is formed to a partial depth of the substrate 100, and then the first insulating pattern 185 It may have a protrusion 185_M extending in the third direction D3 toward the substrate 100 .
도 8을 참조하면, 반도체층(130)을 패터닝하여 제1 및 제2 예비 반도체 구조물(137_P1, 137_P2)을 형성하고, 제2 희생층(115)의 상면을 노출시킬 수 있다.Referring to FIG. 8 , the semiconductor layer 130 may be patterned to form first and second preliminary semiconductor structures 137_P1 and 137_P2 , and an upper surface of the second sacrificial layer 115 may be exposed.
예를 들어, 반도체층(130)의 패터닝은 반도체층(130) 위에 마스크 구조물(도시하지 않음)을 형성하고, 이를 식각 마스크로 사용하여 이루어질 수 있다.For example, patterning of the semiconductor layer 130 may be performed by forming a mask structure (not shown) on the semiconductor layer 130 and using it as an etching mask.
일 예로, 마스크 구조물은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수개로 형성될 수 있다. 마스크 구조물은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.For example, the mask structure may extend in the second direction D2 and may be formed in plurality so as to be spaced apart from each other along the first direction D1. The mask structure may include, for example, an oxide such as silicon oxide and may include an insulating nitride such as silicon nitride.
제1 및 제2 예비 반도체 구조물(137_P1, 137_P2)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수개로 형성될 수 있다. 이때, 제1 예비 반도체 구조물(137_P1)은 제1 예비 절연 패턴(185_P)의 한 쪽에 위치하고, 제2 예비 반도체 구조물(137_P2)은 제1 예비 절연 패턴(185_P)의 다른 쪽에 위치할 수 있고, 제1 및 제2 예비 반도체 구조물(137_P1, 137_P2) 사이에는 제2 희생층(115)의 상면을 노출시키며 제2 방향(D2)으로 연장되는 제2 트렌치(135_T2)가 형성될 수 있다.The first and second preliminary semiconductor structures 137_P1 and 137_P2 may extend in the second direction D2 and may be formed in plurality to be spaced apart from each other along the first direction D1. In this case, the first preliminary semiconductor structure 137_P1 may be positioned on one side of the first preliminary insulating pattern 185_P, and the second preliminary semiconductor structure 137_P2 may be positioned on the other side of the first preliminary insulating pattern 185_P. A second trench 135_T2 exposing a top surface of the second sacrificial layer 115 and extending in the second direction D2 may be formed between the first and second preliminary semiconductor structures 137_P1 and 137_P2 .
도 9를 참조하면, 선택적으로, 제1 및 제2 예비 반도체 구조물(137_P1, 137_P2)의 측벽에 제1 스페이서(137_S1)를 형성할 수 있다. 제1 스페이서(137_S1)는 후술하는 다이렉트 콘택(340) 및 비트 라인(360) 형성 공정에서 제1 및 제2 예비 반도체 구조물(137_P1, 137_P2)을 보호하는 역할을 한다. 다만, 제1 스페이서(137_S1)는 제2 희생층(115)의 상면 위에는 형성되지 않을 수 있다.Referring to FIG. 9 , a first spacer 137_S1 may be selectively formed on sidewalls of the first and second preliminary semiconductor structures 137_P1 and 137_P2 . The first spacer 137_S1 serves to protect the first and second preliminary semiconductor structures 137_P1 and 137_P2 in a direct contact 340 and bit line 360 formation process, which will be described later. However, the first spacer 137_S1 may not be formed on the upper surface of the second sacrificial layer 115 .
도 10을 참조하면, 제1 및 제2 예비 반도체 구조물(137_P1, 137_P2) 사이의 제2 트렌치(135_T2)를 통해 제2 희생층(115) 및 제1 희생층(105)과, 선택적으로 기판(100)의 일부 깊이까지 패터닝함으로써 제2 예비 반도체 패턴(135_P2)을 형성할 수 있다.10, the second sacrificial layer 115 and the first sacrificial layer 105 through the second trench 135_T2 between the first and second preliminary semiconductor structures 137_P1 and 137_P2, and optionally the substrate ( The second preliminary semiconductor pattern 135_P2 may be formed by patterning to a partial depth of 100).
제2 예비 반도체 패턴(135_P2)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수개로 형성될 수 있다. 이때, 제2 예비 반도체 패턴(135_P2) 사이에는 제1 예비 절연 패턴(185_P)이 위치할 수 있고, 제1 예비 절연 패턴(185_P)의 한 쪽에 위치하는 제2 예비 반도체 패턴(135_P2)은 제3 방향(D3)으로 순차적으로 적층된 제1 희생층(105), 제2 희생층(115), 및 제1 예비 반도체 구조물(137_P1)을 포함할 수 있고, 제1 예비 절연 패턴(185_P)의 다른 쪽에 위치하는 제2 예비 반도체 패턴(135_P2)은 제3 방향(D3)으로 순차적으로 적층된 제1 희생층(105), 제2 희생층(115), 및 제2 예비 반도체 구조물(137_P1)을 포함할 수 있다. The second preliminary semiconductor pattern 135_P2 may extend in the second direction D2 and may be formed in plurality to be spaced apart from each other along the first direction D1. In this case, the first preliminary insulating pattern 185_P may be positioned between the second preliminary semiconductor patterns 135_P2, and the second preliminary semiconductor pattern 135_P2 positioned on one side of the first preliminary insulating pattern 185_P may be positioned on the third preliminary insulating pattern 135_P2. It may include the first sacrificial layer 105, the second sacrificial layer 115, and the first preliminary semiconductor structure 137_P1 sequentially stacked in the direction D3, and other parts of the first preliminary insulating pattern 185_P may be included. The second preliminary semiconductor pattern 135_P2 located on the side includes the first sacrificial layer 105, the second sacrificial layer 115, and the second preliminary semiconductor structure 137_P1 sequentially stacked in the third direction D3. can do.
제1 방향(D1)으로 서로 이웃하는 제2 예비 반도체 패턴(135_P2) 사이에는 기판(100)을 노출시키며 제2 방향(D2)으로 연장되는 제3 트렌치(135_T3)가 형성될 수 있다. 즉, 제1 방향(D1)으로 제2 예비 반도체 패턴(135_P2), 제1 예비 절연 패턴(185_P), 제2 예비 반도체 패턴(135_P2), 및 제3 트렌치(135_T3)가 순차적으로 위치할 수 있으며, 이러한 패턴이 제1 방향(D1)을 따라서 반복될 수 있다.A third trench 135_T3 exposing the substrate 100 and extending in the second direction D2 may be formed between second preliminary semiconductor patterns 135_P2 adjacent to each other in the first direction D1 . That is, the second preliminary semiconductor pattern 135_P2, the first preliminary insulating pattern 185_P, the second preliminary semiconductor pattern 135_P2, and the third trench 135_T3 may be sequentially positioned in the first direction D1. , this pattern may be repeated along the first direction D1.
도 11을 참조하면, 제3 트렌치(135_T3)를 통해 노출된 제1 희생층(105)을 제거한다.Referring to FIG. 11 , the first sacrificial layer 105 exposed through the third trench 135_T3 is removed.
예를 들어, 제1 희생층(105)의 제거는 습식 식각 공정을 이용할 수 있다. For example, a wet etching process may be used to remove the first sacrificial layer 105 .
제1 희생층(105)이 위치하던 영역에는 제1 희생층(105) 제거 영역(105_T1)이 형성되며, 제1 희생층(105)과 접하고 있었던 제1 예비 절연 패턴(185_P)의 측벽, 기판(100)의 상면, 및 제2 희생층(115)의 하면이 외부로 노출될 수 있다. 이때, 노출되는 부분들은 식각액에 의한 영향을 받지 않고, 남을 수 있다. 예를 들어, 제2 희생층(115)은 제1 희생층(105)에 비해 Ge 농도 차이에 의하여 식각율이 느리기 때문에, 제1 희생층(105) 제거시 제2 희생층(115)은 제거되지 않을 수 있다.The first sacrificial layer 105 removal region 105_T1 is formed in the region where the first sacrificial layer 105 is located, and the sidewall of the first preliminary insulating pattern 185_P that is in contact with the first sacrificial layer 105 and the substrate The upper surface of the 100 and the lower surface of the second sacrificial layer 115 may be exposed to the outside. At this time, the exposed parts may remain without being affected by the etching solution. For example, since the etching rate of the second sacrificial layer 115 is slower than that of the first sacrificial layer 105 due to the difference in Ge concentration, the second sacrificial layer 115 is removed when the first sacrificial layer 105 is removed. It may not be.
도 12를 참조하면, 제1 희생층(105) 제거 영역(105_T1) 및 제3 트렌치(135_T3)를 채우는 예비 층간 절연 패턴(187_P)을 형성할 수 있다.Referring to FIG. 12 , a preliminary interlayer insulating pattern 187_P filling the first sacrificial layer 105 removed region 105_T1 and the third trench 135_T3 may be formed.
일 예로, 예비 층간 절연 패턴(187_P)은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등과 같은 증착 공정을 통해 형성될 수 있다. For example, the preliminary interlayer insulating pattern 187_P may be formed through a deposition process such as a chemical vapor deposition (CVD) process or an atomic layer deposition (ALD) process.
선택적으로, 제3 트렌치(135_T3)가 기판(100)의 일부 깊이 까지 형성된 경우, 기판(100)의 일부 깊이 까지 예비 층간 절연 패턴(187_P)이 형성되어, 이후 층간 절연 패턴(187)은 기판(100)을 향하여 제3 방향(D3)으로 연장된 돌출부(187_M)를 가질 수 있다.Optionally, when the third trench 135_T3 is formed to a partial depth of the substrate 100, a preliminary interlayer insulating pattern 187_P is formed to a partial depth of the substrate 100, and then the interlayer insulating pattern 187 is formed to a partial depth of the substrate 100 ( 100) may have a protrusion 187_M extending in the third direction D3.
도 13을 참조하면, 예비 층간 절연 패턴(187_P)을 제2 희생층(115)이 노출될 때까지 식각하여 층간 절연 패턴(187)을 형성할 수 있다. Referring to FIG. 13 , the interlayer insulating pattern 187 may be formed by etching the preliminary interlayer insulating pattern 187_P until the second sacrificial layer 115 is exposed.
이에 따라, 층간 절연 패턴(187)은 제1 희생층(105) 제거 영역(105_T1)과, 및 제1 및 제2 예비 반도체 구조물(137_P1, 137_P2) 사이의 하부 영역에 형성될 수 있다. 층간 절연 패턴(187)의 상면 높이는 제2 희생층(115)의 하면 높이와 동일하거나 제2 희생층(115)의 하면 높이 보다 조금 낮을 수 있다. Accordingly, the interlayer insulating pattern 187 may be formed in a lower region between the first sacrificial layer 105 removed region 105_T1 and the first and second preliminary semiconductor structures 137_P1 and 137_P2. The height of the upper surface of the interlayer insulating pattern 187 may be the same as the height of the lower surface of the second sacrificial layer 115 or slightly lower than the height of the lower surface of the second sacrificial layer 115 .
선택적으로, 제3 트렌치(135_T3)가 기판(100)의 일부 깊이 까지 형성된 경우, 층간 절연 패턴(187)은 기판(100)을 향하여 제3 방향(D3)으로 연장된 돌출부(187_M)를 가질 수 있다.Optionally, when the third trench 135_T3 is formed to a partial depth of the substrate 100, the interlayer insulating pattern 187 may have a protrusion 187_M extending toward the substrate 100 in the third direction D3. there is.
또한, 제1 방향(D1)으로 서로 이웃하는 제1 및 제2 예비 반도체 구조물(137_P1, 137_P2)과 제2 희생층(115) 사이에는 층간 절연 패턴(187)의 상면을 노출시키며 제2 방향(D2)으로 연장되는 제4 트렌치(135_T4)가 형성될 수 있다.In addition, the upper surface of the interlayer insulating pattern 187 is exposed between the first and second preliminary semiconductor structures 137_P1 and 137_P2 and the second sacrificial layer 115 adjacent to each other in the first direction D1, and the second direction ( A fourth trench 135_T4 extending to D2) may be formed.
도 14를 참조하면, 제4 트렌치(135_T4)를 통해 노출된 제2 희생층(115)을 제거한다.Referring to FIG. 14 , the second sacrificial layer 115 exposed through the fourth trench 135_T4 is removed.
예를 들어, 제2 희생층(115)의 제거는 습식 식각 공정을 이용할 수 있다. For example, a wet etching process may be used to remove the second sacrificial layer 115 .
제2 희생층(115)이 위치하던 영역에는 제2 희생층(115) 제거 영역(115_T1)이 형성되며 제2 희생층(115)과 접하고 있었던 제1 예비 절연 패턴(185_P)의 측벽, 층간 절연 패턴(187)의 상면, 및 제1 및 제2 예비 반도체 구조물(137_P1, 137_P2)의 하면이 외부로 노출될 수 있다. 이때, 노출되는 부분들은 식각액에 의한 영향을 받지 않고, 남을 수 있다. The second sacrificial layer 115 removal region 115_T1 is formed in the region where the second sacrificial layer 115 is located, and sidewalls and interlayer insulation of the first preliminary insulating pattern 185_P in contact with the second sacrificial layer 115 are formed. Upper surfaces of the pattern 187 and lower surfaces of the first and second preliminary semiconductor structures 137_P1 and 137_P2 may be exposed to the outside. At this time, the exposed parts may remain without being affected by the etching solution.
도 15를 참조하면, 선택적으로 제2 희생층(115) 제거 영역(115_T1)을 통하여 노출된 제1 및 제2 예비 반도체 구조물(137_P1, 137_P2) 하부에 다이렉트 콘택(340)을 형성할 수 있다.Referring to FIG. 15 , a direct contact 340 may be selectively formed under the first and second preliminary semiconductor structures 137_P1 and 137_P2 exposed through the removal region 115_T1 of the second sacrificial layer 115 .
일 예로, 다이렉트 콘택(340)은 제1 및 제2 예비 반도체 구조물(137_P1, 137_P2) 하부에 대해 GPD 공정 혹은 PLAD 공정과 같은 도핑 공정을 수행하여 n형 또는 p형 불순물을 도핑함으로써 형성될 수 있다. For example, the direct contact 340 may be formed by doping n-type or p-type impurities by performing a doping process such as a GPD process or a PLAD process on the lower portions of the first and second preliminary semiconductor structures 137_P1 and 137_P2. .
도 16을 참조하면, 제2 희생층(115) 제거 영역(115_T1)에 비트 라인(360)을 형성한다.Referring to FIG. 16 , a bit line 360 is formed in the removed region 115_T1 of the second sacrificial layer 115 .
일 예로, 비트 라인(360)은 텅스텐, 티타늄, 탄탈륨 등과 같은 금속을 포함할 수 있고, 이 경우 비트 라인(360)은 양각 방식으로 형성될 수 있다. 즉, 제2 희생층(115) 제거 영역(115_T1) 및 층간 절연 패턴(187) 상면에 금속 패턴을 형성한 후, 금속 패턴을 패터닝하여 제2 희생층(115) 제거 영역(115_T1)에 형성된 금속 패턴을 남기고 층간 절연 패턴(187) 상면에 형성된 금속 패턴을 제거함으로써 제2 희생층(115) 제거 영역(115_T1)에 비트 라인(360)을 형성할 수 있다.For example, the bit line 360 may include a metal such as tungsten, titanium, or tantalum, and in this case, the bit line 360 may be formed in an embossed manner. That is, after forming a metal pattern on the upper surface of the second sacrificial layer 115 removed region 115_T1 and the interlayer insulating pattern 187, the metal pattern is patterned to form a metal pattern on the second sacrificial layer 115 removed region 115_T1. The bit line 360 may be formed in the removed region 115_T1 of the second sacrificial layer 115 by removing the metal pattern formed on the upper surface of the interlayer insulating pattern 187 while leaving the pattern.
이를 통하여, 제1 예비 반도체 구조물(137_P1)의 아래에 위치하는 제2 희생층(115) 제거 영역(115_T1)에는 제1 비트 라인(360_1)이 형성되고, 제2 예비 반도체 구조물(137_P1)의 아래에 위치하는 제2 희생층(115) 제거 영역(115_T1)에는 제2 비트 라인(360_2)이 형성될 수 있다. Through this, the first bit line 360_1 is formed in the region 115_T1 of the second sacrificial layer 115 removed below the first preliminary semiconductor structure 137_P1, and the lower portion of the second preliminary semiconductor structure 137_P1 is formed. A second bit line 360_2 may be formed in the removed region 115_T1 of the second sacrificial layer 115 positioned at .
도 17을 참조하면, 제1 및 제2 예비 반도체 구조물(137_P1, 137_P2)의 측벽에 위치하는 제1 스페이서(137_S1)를 제거하고, 제1 및 제2 비트 라인(360_1, 360_2)과, 제1 및 제2 예비 반도체 구조물(137_P1, 137_P2) 사이에 제4 트렌치(135_T4)를 채우는 제2 예비 절연 패턴(186_P)을 형성할 수 있다. 다만, 제1 스페이서(137_S1)의 제거는 선택적인 것으로, 제1 스페이서(137_S1)를 제거하지 않고, 제2 예비 절연 패턴(186_P)을 형성할 수도 있다.Referring to FIG. 17 , the first spacer 137_S1 positioned on the sidewall of the first and second preliminary semiconductor structures 137_P1 and 137_P2 is removed, and the first and second bit lines 360_1 and 360_2 and the first And a second preliminary insulating pattern 186_P filling the fourth trench 135_T4 may be formed between the second preliminary semiconductor structures 137_P1 and 137_P2. However, the removal of the first spacer 137_S1 is optional, and the second preliminary insulating pattern 186_P may be formed without removing the first spacer 137_S1.
일 예로, 제2 예비 절연 패턴(186_P)은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등과 같은 증착 공정을 통해 형성될 수 있다. For example, the second preliminary insulating pattern 186_P may be formed through a deposition process such as a chemical vapor deposition (CVD) process or an atomic layer deposition (ALD) process.
도 18을 참조하면, 선택적으로, 제2 예비 절연 패턴(186_P)을 형성하기 전에 쉴드 패턴(400)을 먼저 형성한 후, 쉴드 패턴(400) 위에 제2 예비 절연 패턴(186_P)을 형성할 수도 있다.Referring to FIG. 18 , optionally, after forming the shield pattern 400 before forming the second preliminary insulating pattern 186_P, the second preliminary insulating pattern 186_P may be formed on the shield pattern 400 . there is.
일 예로, 제4 트렌치(135_T4)를 통하여 노출된 비트 라인(360)의 측벽을 커버하는 스페이서를 형성하고, 스페이서 사이의 제4 트렌치(135_T4)를 채우는 쉴드막(shield layer)을 형성한 후, 쉴드막의 상부를 예를 들어, 에치 백 공정을 통해 제거하여 제4 트렌치(135_T4) 하부에 쉴드 패턴(400)을 형성할 수 있다. 이때, 쉴드막은 상부 높이가 다이렉트 콘택(340)의 상부 높이와 실질적으로 동일하도록 에치 백 될 수 있다.For example, after forming a spacer covering the sidewall of the bit line 360 exposed through the fourth trench 135_T4 and forming a shield layer filling the fourth trench 135_T4 between the spacers, The shield pattern 400 may be formed below the fourth trench 135_T4 by removing an upper portion of the shield layer through, for example, an etch-back process. In this case, the shield layer may be etched back so that its top height is substantially the same as that of the direct contact 340 .
도 19를 참조하면, 제1 및 제2 예비 반도체 구조물(137_P1, 137_P2)을 제1 방향(D1)으로 패터닝한다. 이때, 제1 및 제2 예비 절연 패턴(185_P, 186_P)도 함께 패터닝될 수 있다.Referring to FIG. 19 , the first and second preliminary semiconductor structures 137_P1 and 137_P2 are patterned in a first direction D1. In this case, the first and second preliminary insulating patterns 185_P and 186_P may also be patterned together.
예를 들어, 제1 및 제2 예비 반도체 구조물(137_P1, 137_P2), 및 제1 및 제2 예비 절연 패턴(185_P, 186_P)의 패터닝은 건식 식각 공정을 이용할 수 있다. For example, a dry etching process may be used to pattern the first and second preliminary semiconductor structures 137_P1 and 137_P2 and the first and second preliminary insulating patterns 185_P and 186_P.
이에 따라, 제1 방향(D1)으로 연장되는 제5 트렌치(137_T1)가 형성될 수 있다.Accordingly, a fifth trench 137_T1 extending in the first direction D1 may be formed.
도 20을 참조하면, 선택적으로, 제5 트렌치(137_T1) 하부에 제3 절연막(270)을 형성한 후, 제5 트렌치(137_T1)의 측벽 및 하면, 또는 제3 절연막(270)의 상면에 예를 들어, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등과 같은 증착 공정을 수행하여 제1 게이트 절연막(207)을 형성한다.Referring to FIG. 20 , after the third insulating film 270 is selectively formed under the fifth trench 137_T1, the example is formed on sidewalls and lower surfaces of the fifth trench 137_T1 or on the upper surface of the third insulating film 270. For example, the first gate insulating film 207 is formed by performing a deposition process such as a chemical vapor deposition (CVD) process or an atomic layer deposition (ALD) process.
이후, 제1 게이트 절연막(207) 위에 제5 트렌치(137_T1)를 채우는 백 게이트 전극(215)을 형성한다.Thereafter, a back gate electrode 215 filling the fifth trench 137_T1 is formed on the first gate insulating layer 207 .
선택적으로, 백 게이트 전극(215)의 상부를 예를 들어 에치 백 공정을 수행하여 제거한 후, 백 게이트 전극(215)의 상부에 제6 절연막(540)을 형성할 수 있다. Optionally, after the upper portion of the back gate electrode 215 is removed by, for example, an etch-back process, the sixth insulating layer 540 may be formed on the upper portion of the back gate electrode 215 .
도 21을 참조하면, 백 게이트 전극(215) 사이의 제1 및 제2 예비 반도체 구조물(137_P1, 137_P2)을 제1 방향(D1)으로 패터닝하여 백 게이트 전극(215)의 한 쪽에 제1 반도체 패턴(137_1)을 형성하고, 다른 쪽에 제2 반도체 패턴(137_2)을 형성한다. 이때, 제1 및 제2 예비 절연 패턴(185_P, 186_P)도 함께 패터닝되어 제1 및 제2 절연 패턴(185, 186)이 형성된다. Referring to FIG. 21 , the first and second preliminary semiconductor structures 137_P1 and 137_P2 between the back gate electrode 215 are patterned in the first direction D1 to form a first semiconductor pattern on one side of the back gate electrode 215. (137_1) is formed, and a second semiconductor pattern (137_2) is formed on the other side. At this time, the first and second preliminary insulating patterns 185_P and 186_P are also patterned together to form the first and second insulating patterns 185 and 186 .
이에 따라, 이웃하는 제1 및 제2 반도체 패턴(137_1, 137_2) 사이에는 제1 방향(D1)으로 연장되는 제6 트렌치(137_T2)가 형성될 수 있다.Accordingly, a sixth trench 137_T2 extending in the first direction D1 may be formed between the neighboring first and second semiconductor patterns 137_1 and 137_2 .
도 22를 참조하면, 선택적으로, 제6 트렌치(137_T2) 하부에 제4 절연막(330)을 형성한 후, 제6 트렌치(137_T2)의 측벽 및 하면, 또는 제4 절연막(330)의 상면에 예를 들어, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등과 같은 증착 공정을 수행하여 제2 게이트 절연막(297)을 형성한다.Referring to FIG. 22 , after the fourth insulating film 330 is selectively formed under the sixth trench 137_T2 , an example is formed on sidewalls and lower surfaces of the sixth trench 137_T2 or on the upper surface of the fourth insulating film 330 . For example, the second gate insulating layer 297 is formed by performing a deposition process such as a chemical vapor deposition (CVD) process or an atomic layer deposition (ALD) process.
이후, 제2 게이트 절연막(297) 위에, 제1 반도체 패턴(137_1)의 한 쪽에 제1 방향(D1)으로 연장되는 제1 워드 라인(305_1)을 형성하고, 제2 반도체 패턴(137_2)의 다른 쪽에 제1 방향(D1)으로 연장되는 제2 워드 라인(305_2)을 형성한다.Thereafter, a first word line 305_1 extending in the first direction D1 is formed on one side of the first semiconductor pattern 137_1 on the second gate insulating layer 297, and the other side of the second semiconductor pattern 137_2 is formed. A second word line 305_2 extending in the first direction D1 is formed on the side.
일 예로, 제6 트렌치(137_T2)의 측벽 및 하면, 또는 제4 절연막(330)의 상면에 금속 패턴을 형성한 후, 금속 패턴을 패터닝하여 제1 반도체 패턴(137_1)의 한 쪽에 제1 워드 라인(305_1)을 형성하고, 제2 반도체 패턴(137_2)의 다른 쪽에 제2 워드 라인(305_2)을 형성할 수 있다. For example, after forming a metal pattern on the sidewall and lower surface of the sixth trench 137_T2 or the upper surface of the fourth insulating film 330, the metal pattern is patterned to form a first word line on one side of the first semiconductor pattern 137_1. 305_1 may be formed, and a second word line 305_2 may be formed on the other side of the second semiconductor pattern 137_2.
이후, 제1 및 제2 워드 라인(305_1, 305_2) 사이에 제2 절연막(310)을 형성하고, 제1 및 제2 워드 라인(305_1, 305_2) 위에 제7 절연막(545)을 형성할 수 있다. Thereafter, a second insulating film 310 may be formed between the first and second word lines 305_1 and 305_2, and a seventh insulating film 545 may be formed on the first and second word lines 305_1 and 305_2. .
선택적으로, 제1 및 제2 반도체 패턴(137_1, 137_2) 상부에 베리드 콘택(605)을 형성할 수 있다. Optionally, a buried contact 605 may be formed on the first and second semiconductor patterns 137_1 and 137_2 .
일 예로, 베리드 콘택(605)은 제1 및 제2 반도체 패턴(137_1, 137_2) 상부에 대해 예를 들어, GPD 공정 혹은 PLAD 공정과 같은 도핑 공정을 수행하여 n형 또는 p형 불순물을 도핑함으로써 형성될 수 있다.For example, the buried contact 605 is formed by doping the first and second semiconductor patterns 137_1 and 137_2 with n-type or p-type impurities by performing a doping process such as a GPD process or a PLAD process, for example. can be formed
다음으로, 제1 및 제2 반도체 패턴(137_1, 137_2), 제1 절연 패턴(185), 제2 절연 패턴(186), 제1 및 제2 게이트 절연막(207, 297), 및 제2, 제6 및 제7 절연막(310, 540, 545) 위에 제1 식각 저지막, 층간 절연막, 및 캐핑막을 순차적으로 형성하고, 이들을 부분적으로 식각하여 제1 및 제2 반도체 패턴(137_1, 137_2)의 상면을 노출시킬 수 있다.Next, the first and second semiconductor patterns 137_1 and 137_2, the first insulating pattern 185, the second insulating pattern 186, the first and second gate insulating films 207 and 297, and the second and second insulating patterns 185 A first etch stop layer, an interlayer insulating layer, and a capping layer are sequentially formed on the sixth and seventh insulating layers 310, 540, and 545, and partially etched to form upper surfaces of the first and second semiconductor patterns 137_1 and 137_2. can be exposed.
이후, 하부 콘택 플러그 막을 제1 및 제2 반도체 패턴(137_1, 137_2) 및 캐핑막 위에 형성하고, 캐핑막의 상면이 노출될 때까지 하부 콘택 플러그 막을 평탄화한 후, 하부 콘택 플러그 막의 상부를 예를 들어, 에치 백 공정을 통해 제거하여 하부 콘택 플러그를 형성할 수 있다.Thereafter, a lower contact plug layer is formed on the first and second semiconductor patterns 137_1 and 137_2 and the capping layer, and the lower contact plug layer is planarized until the upper surface of the capping layer is exposed. , and may be removed through an etch-back process to form a lower contact plug.
이후, 하부 콘택 플러그의 상부에 순차적으로 적층된 오믹 콘택 패턴 및 상부 콘택 플러그를 형성할 수 있다.Thereafter, an ohmic contact pattern and an upper contact plug sequentially stacked on top of the lower contact plug may be formed.
오믹 콘택 패턴은 금속막을 하부 콘택 플러그 및 캐핑막 위에 형성하고, 이에 대해 열처리 공정을 수행하여 하부 콘택 플러그 위에 형성된 금속막과 하부 콘택 플러그가 반응하여 금속 실리사이드 막을 형성한 다음, 반응하지 않은 금속막 부분을 제거함으로써 형성할 수 있다. In the ohmic contact pattern, a metal film is formed on the lower contact plug and the capping film, a heat treatment process is performed on the metal film, and a metal silicide film is formed by reacting the metal film formed on the lower contact plug with the lower contact plug. can be formed by removing
상부 콘택 플러그는 상부 콘택 플러그 막을 오믹 콘택 패턴 및 캐핑막 위에 형성하고, 캐핑막의 상면이 노출될 때까지 상부 콘택 플러그 막을 평탄화함으로써 형성될 수 있다. An upper contact plug may be formed by forming an upper contact plug film over the ohmic contact pattern and the capping film, and planarizing the upper contact plug film until a top surface of the capping film is exposed.
이후, 캐핑막 및 상부 콘택 플러그 위에 제2 식각 저지막, 제1 몰드막, 제1 지지막, 제2 몰드막 및 제2 지지막을 순차적으로 적층하고, 이들을 부분적으로 식각하여 상부 콘택 플러그의 상면을 노출시킨 후, 상부 콘택 플러그 상부에 제1 커패시터 전극을 형성할 수 있다.Thereafter, a second etch stop layer, a first mold layer, a first support layer, a second mold layer, and a second support layer are sequentially stacked on the capping layer and the upper contact plug, and partially etched to form the upper surface of the upper contact plug. After exposure, a first capacitor electrode may be formed on the upper contact plug.
제1 및 제2 몰드막들은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. The first and second mold layers may include, for example, oxide such as silicon oxide.
제1 및 제2 몰드막들을 제거하여 제1 커패시터 전극의 표면 및 제1 및 제2 지지막들의 표면을 노출시킨 후, 노출된 제1 커패시터 전극 및 제1 및 제2 지지막들의 표면 및 제2 식각 저지막의 상면에 유전막을 형성할 수 있다.After exposing the surface of the first capacitor electrode and the surfaces of the first and second support films by removing the first and second mold films, the exposed surfaces of the first capacitor electrode and the first and second support films and the second A dielectric layer may be formed on an upper surface of the etch stop layer.
이후, 유전막 위에 제2 커패시터 전극을 형성할 수 있다.After that, a second capacitor electrode may be formed on the dielectric layer.
제1 및 제2 커패시터 전극들 및 이들 사이에 형성된 유전막은 함께 커패시터를 형성할 수 있다.The first and second capacitor electrodes and the dielectric film formed therebetween may together form a capacitor.
이와 같이, 일 측면에 따른 반도체 장치의 제조 방법은 벌크 실리콘 웨이퍼를 이용하여, 웨이퍼 접합(wafer bonding) 없이, 수직 채널 트랜지스터(vertical channel transistor, VCT)를 제조할 수 있다. 이에 따라, 웨이퍼 비용을 절감할 수 있고, 웨이퍼 접합이 필요 없어 스트레스와 비틀림과 연계된 웨이퍼 후면의 포토 오버레이 조건에서 해방될 수 있다.As described above, in the method of manufacturing a semiconductor device according to one aspect, a vertical channel transistor (VCT) may be manufactured using a bulk silicon wafer without wafer bonding. Accordingly, it is possible to reduce wafer cost, and since wafer bonding is not required, photo overlay conditions on the rear side of the wafer associated with stress and twist can be relieved.
이상에서 본 개시의 실시예들에 대하여 상세하게 설명하였지만 본 개시의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 개시의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 개시의 권리범위에 속하는 것이다.Although the embodiments of the present disclosure have been described in detail above, the scope of the present disclosure is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present disclosure defined in the following claims are also disclosed. falls within the scope of the rights of
100: 기판
101: 기판 구조물
105: 제1 희생층
105_T1: 제1 희생층 제거 영역
115: 제2 희생층
115_T1: 제2 희생층 제거 영역
130: 반도체층
135_P1: 제1 예비 반도체 패턴
135_T1: 제1 트렌치
135_T2: 제2 트렌치
135_T3: 제3 트렌치
135_T4: 제4 트렌치
135_P2: 제2 예비 반도체 패턴
137_1, 137_2: 제1 및 제2 반도체 패턴
137_P1: 제1 예비 반도체 구조물
137_P2: 제2 예비 반도체 구조물
137_S1: 제1 스페이서
137_T1: 제5 트렌치
137_T2: 제6 트렌치
185: 제1 절연 패턴
185_M: 제1 절연 패턴의 돌출부
185_P: 제1 예비 절연 패턴
186: 제2 절연 패턴
186_P: 제2 예비 절연 패턴
187: 층간 절연 패턴
187_M: 층간 절연 패턴의 돌출부
187_P: 예비 층간 절연 패턴
215: 백 게이트 전극
207, 297: 제1 및 제2 게이트 절연막
270: 제3 절연막
305_1, 305_2: 제1 및 제2 워드 라인
310: 제2 절연막
330: 제4 절연막
340: 다이렉트 콘택
360: 비트 라인
360_1, 360_2: 제1 및 제2 비트 라인
400: 쉴드 패턴
540: 제6 절연막
545: 제7 절연막
605: 베리드 콘택100: substrate
101: substrate structure
105: first sacrificial layer 105_T1: first sacrificial layer removal region
115: second sacrificial layer 115_T1: second sacrificial layer removal region
130: semiconductor layer 135_P1: first preliminary semiconductor pattern
135_T1: first trench 135_T2: second trench
135_T3: third trench 135_T4: fourth trench
135_P2: second preliminary semiconductor pattern
137_1, 137_2: first and second semiconductor patterns
137_P1: first preliminary semiconductor structure 137_P2: second preliminary semiconductor structure
137_S1: first spacer
137_T1: fifth trench 137_T2: sixth trench
185: first insulating pattern
185_M: protruding portion of the first insulating pattern 185_P: first preliminary insulating pattern
186: second insulating pattern 186_P: second preliminary insulating pattern
187 Interlayer insulation pattern
187_M: projection of interlayer insulation pattern 187_P: preliminary interlayer insulation pattern
215: back gate electrode
207, 297: first and second gate insulating films
270: third insulating film
305_1, 305_2: first and second word lines
310: second insulating film 330: fourth insulating film
340: direct contact
360: bit line 360_1, 360_2: first and second bit lines
400: shield pattern
540: 6th insulating film 545: 7th insulating film
605: buried contact
Claims (10)
상기 기판 위에 위치하고, 제1 방향으로 서로 이격되고 상기 제1 방향과 다른 제2 방향으로 연장되는 비트 라인;
상기 비트 라인 위에 위치하고, 상기 제1 방향 및 상기 제2 방향으로 이격되고, 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 연장되는 제1 및 제2 반도체 패턴;
상기 제1 및 제2 반도체 패턴 사이에 위치하고, 상기 제1 방향으로 연장되는 백 게이트 전극; 그리고
상기 제1 반도체 패턴을 사이에 두고 상기 백 게이트 전극과 대응하여 위치하며 상기 제1 방향으로 연장되는 제1 워드 라인과, 상기 제2 반도체 패턴을 사이에 두고 상기 백 게이트 전극과 대응하여 위치하며 상기 제1 방향으로 연장되는 제2 워드 라인;을 포함하며,
상기 기판과 상기 비트 라인 사이에 위치하는 층간 절연 패턴을 포함하는,
반도체 장치.Board;
bit lines positioned on the substrate, spaced apart from each other in a first direction, and extending in a second direction different from the first direction;
first and second semiconductor patterns positioned on the bit line, spaced apart from each other in the first and second directions, and extending in a third direction different from the first and second directions;
a back gate electrode positioned between the first and second semiconductor patterns and extending in the first direction; and
A first word line positioned to correspond to the back gate electrode with the first semiconductor pattern interposed therebetween and extending in the first direction, and positioned to correspond to the back gate electrode with the second semiconductor pattern interposed therebetween; A second word line extending in the first direction; includes,
Including an interlayer insulating pattern positioned between the substrate and the bit line,
semiconductor device.
상기 층간 절연 패턴은 상기 기판을 향하여 연장된 돌출부를 가지며,
상기 층간 절연 패턴의 돌출부는 상기 기판 내부에 위치하는, 반도체 장치.In paragraph 1,
The interlayer insulating pattern has a protrusion extending toward the substrate,
The semiconductor device of claim 1 , wherein the protruding portion of the interlayer insulating pattern is located inside the substrate.
상기 반도체 장치는,
상기 기판 위에 위치하고, 상기 제3 방향으로 연장되는 제1 절연 패턴; 및
상기 제1 절연 패턴 사이에 위치하고, 상기 제3 방향으로 연장되는 제2 절연 패턴;을 더 포함하고,
상기 비트 라인은 상기 제1 절연 패턴 사이에 위치하고, 상기 제2 절연 패턴을 사이에 두고 배치되는 제1 및 제2 비트 라인을 포함하고,
상기 층간 절연 패턴은 상기 제1 절연 패턴 사이에 위치하고, 상기 제2 절연 패턴과 상기 제1 및 제2 비트 라인의 아래에 위치하는,
반도체 장치.In paragraph 1,
The semiconductor device,
a first insulating pattern positioned on the substrate and extending in the third direction; and
A second insulating pattern positioned between the first insulating patterns and extending in the third direction;
The bit line includes first and second bit lines disposed between the first insulating pattern and disposed with the second insulating pattern interposed therebetween;
The interlayer insulating pattern is positioned between the first insulating pattern and positioned under the second insulating pattern and the first and second bit lines,
semiconductor device.
상기 제1 절연 패턴은 상기 기판을 향하여 연장된 돌출부를 가지며,
상기 제1 절연 패턴은 상기 기판 내부로부터 상기 제1 및 제2 반도체 패턴의 상부까지 상기 제3 방향으로 연장되는,
반도체 장치.In paragraph 3,
The first insulating pattern has a protrusion extending toward the substrate,
The first insulating pattern extends from the inside of the substrate to upper portions of the first and second semiconductor patterns in the third direction.
semiconductor device.
상기 반도체 장치는,
상기 제1 방향으로 서로 이격되고 상기 제2 방향으로 연장되며,
상기 제1 방향으로 상기 제1 및 제2 비트 라인 사이에 위치하고,
상기 제3 방향으로 상기 층간 절연 패턴과 상기 제2 절연 패턴과 사이에 위치하는, 쉴드 패턴을 더 포함하는,
반도체 장치.In paragraph 3,
The semiconductor device,
Spaced apart from each other in the first direction and extending in the second direction,
located between the first and second bit lines in the first direction;
Further comprising a shield pattern positioned between the interlayer insulating pattern and the second insulating pattern in the third direction,
semiconductor device.
상기 반도체 장치는,
상기 비트 라인과 상기 제1 및 제2 반도체 패턴 사이에 다이렉트 콘택(direct contact)을 더 포함하고,
상기 제1 및 제2 반도체 패턴 상부에 베리드 콘택(buried contact)을 더 포함하는,
반도체 장치.In paragraph 1,
The semiconductor device,
Further comprising a direct contact between the bit line and the first and second semiconductor patterns,
Further comprising buried contacts on the first and second semiconductor patterns,
semiconductor device.
상기 제1 희생층, 상기 제2 희생층, 및 상기 반도체층을 제2 방향으로 패터닝한 후, 상기 제1 희생층을 제거하고, 상기 제1 희생층 제거 영역에 층간 절연 패턴을 형성하고;
상기 제2 희생층을 제거하고, 상기 제2 희생층이 제거된 영역에 비트 라인을 형성하고;
상기 반도체층을 상기 제2 방향과 다른 제1 방향으로 패터닝한 후, 백 게이트 전극을 형성하고;
상기 백 게이트 전극 사이에 위치하는 상기 반도체층을 상기 제1 방향으로 패터닝한 후, 상기 백 게이트 전극의 한 쪽에 제1 반도체 패턴을 형성하고, 다른 쪽에 제2 반도체 패턴을 형성하고;
상기 제1 반도체 패턴의 한 쪽에 상기 제1 방향으로 연장되는 제1 워드 라인을 형성하고, 상기 제2 반도체 패턴의 다른 쪽에 상기 제1 방향으로 연장되는 제2 워드 라인을 형성하는;
반도체 장치의 제조 방법.preparing a substrate structure including a substrate, a first sacrificial layer, a second sacrificial layer, and a semiconductor layer;
patterning the first sacrificial layer, the second sacrificial layer, and the semiconductor layer in a second direction, removing the first sacrificial layer, and forming an interlayer insulating pattern in a region from which the first sacrificial layer is removed;
removing the second sacrificial layer and forming a bit line in a region from which the second sacrificial layer was removed;
patterning the semiconductor layer in a first direction different from the second direction, and then forming a back gate electrode;
After patterning the semiconductor layer positioned between the back gate electrodes in the first direction, forming a first semiconductor pattern on one side of the back gate electrode and a second semiconductor pattern on the other side of the back gate electrode;
forming a first word line extending in the first direction on one side of the first semiconductor pattern and forming a second word line extending in the first direction on the other side of the second semiconductor pattern;
A method of manufacturing a semiconductor device.
상기 제1 희생층, 상기 제2 희생층, 및 상기 반도체층을 제2 방향으로 패터닝한 후,
상기 제1 방향으로 서로 이격되고 상기 제1 방향과 다른 상기 제2 방향으로 연장되는 제1 예비 반도체 패턴을 형성하고,
상기 제1 예비 반도체 패턴 사이에 제1 예비 절연 패턴을 형성하고,
상기 제1 예비 반도체 패턴을 패터닝하여, 상기 제1 방향으로 서로 이격되고 상기 제2 방향으로 연장되며, 상기 제1 예비 절연 패턴을 사이에 두고 배치되는 제1 및 제2 예비 반도체 구조물을 포함하는, 제2 예비 반도체 패턴을 형성하며,
상기 비트 라인을 형성한 후, 상기 제2 예비 반도체 패턴 사이에 제2 예비 절연 패턴을 형성하는,
반도체 장치의 제조 방법.In paragraph 7,
After patterning the first sacrificial layer, the second sacrificial layer, and the semiconductor layer in a second direction,
forming first preliminary semiconductor patterns spaced apart from each other in the first direction and extending in the second direction different from the first direction;
Forming a first preliminary insulating pattern between the first preliminary semiconductor patterns;
Patterning the first preliminary semiconductor pattern to include first and second preliminary semiconductor structures spaced apart from each other in the first direction, extending in the second direction, and disposed with the first preliminary insulating pattern interposed therebetween, Forming a second preliminary semiconductor pattern;
After forming the bit line, forming a second preliminary insulating pattern between the second preliminary semiconductor patterns,
A method of manufacturing a semiconductor device.
상기 제2 희생층을 제거하고, 상기 제2 희생층이 제거된 영역을 통하여 노출된 상기 제1 및 제2 예비 반도체 구조물 하단에 다이렉트 콘택을 형성한 후, 상기 제2 희생층이 제거된 영역에 상기 비트 라인을 형성하고,
상기 제1 및 제2 반도체 패턴 상부에 베리드 콘택(buried contact)을 형성하는,
반도체 장치의 제조 방법.In paragraph 7,
After removing the second sacrificial layer and forming direct contacts at lower ends of the first and second preliminary semiconductor structures exposed through the region from which the second sacrificial layer was removed, the region from which the second sacrificial layer was removed forming the bit line;
Forming a buried contact on the first and second semiconductor patterns,
A method of manufacturing a semiconductor device.
상기 비트 라인을 형성한 후, 상기 층간 절연 패턴 위에 쉴드 패턴을 형성하는, 반도체 장치의 제조 방법.
In paragraph 7,
After forming the bit line, a shield pattern is formed on the interlayer insulating pattern.
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---|---|---|---|
KR1020230089893A KR20230113229A (en) | 2023-07-11 | 2023-07-11 | Semiconductor devices and methods of manufacturing the same |
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