KR20230112798A - 표시 장치, 타일드 표시 장치, 및 그의 제조 방법 - Google Patents

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KR20230112798A
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coating pattern
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    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

본 발명의 실시예에 따른 표시 장치의 제조 방법은, 기판의 활성 영역에 박막 트랜지스터층을 형성하는 단계, 기판의 에지 영역에 금속막을 형성하는 단계, 금속막의 일부를 측면 배선 형태로 커버하는 제1 코팅 패턴들을 에지 영역에 전사하는 단계, 금속막을 식각하여 제1 코팅 패턴들 각각에 의해 상면이 커버되는 측면 배선들을 형성하는 단계, 측면 배선들 및 제1 코팅 패턴들 각각의 측면을 커버하는 제2 코팅 패턴을 에지 영역에 전사하는 단계, 및 박막 트랜지스터층에 복수의 발광 소자들을 전사하는 단계를 포함한다. 제2 코팅 패턴은 평면 상 제1 코팅 패턴들에 대응되는 개구들을 포함하는 것을 특징으로 한다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다. 예를 들어, 대화면 표시 장치를 만들기 위하여 다수 개의 표시 장치를 연결한 타일드 표시 장치(tiled display)가 실용화되고 있다. 타일드 표시 장치는 소정의 크기를 갖는 다수 개의 표시 패널을 장착 프레임에 고정시켜 대화면을 구현한다.
타일드 표시 장치에 이용되는 표시 패널의 기판은, 측면 배선을 통해 전면에 형성된 패드와 후면에 형성된 패드(또는, 연결 배선)를 연결하므로, 외부로 노출된 측면 배선을 수분, 산소로부터 보호하고, 외관상 사용자에게 시인되는 것을 방지하기 위해 기판의 측면을 감싸는 코팅 패턴이 요구된다.
해결하고자 하는 기술적 과제는, 발광 소자들을 기판에 전사하는 공정에서, 코팅 패턴으로 인한 접촉 불량이 방지될 수 있는, 표시 장치 및 그의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 기판의 활성 영역에 박막 트랜지스터층을 형성하는 단계, 상기 기판의 에지 영역에 금속막을 형성하는 단계, 상기 금속막의 일부를 측면 배선 형태로 커버하는 제1 코팅 패턴들을 상기 에지 영역에 전사하는 단계, 상기 금속막을 식각하여 상기 제1 코팅 패턴들 각각에 의해 상면이 커버되는 상기 측면 배선들을 형성하는 단계, 상기 측면 배선들 및 상기 제1 코팅 패턴들 각각의 측면을 커버하는 제2 코팅 패턴을 상기 에지 영역에 전사하는 단계, 및 상기 박막 트랜지스터층에 복수의 발광 소자들을 전사하는 단계를 포함한다.
상기 제2 코팅 패턴은 평면 상 상기 제1 코팅 패턴들에 대응되는 개구들을 포함하는 것을 특징으로 한다.
상기 기판의 일 면으로부터 상기 제1 코팅 패턴의 상 면까지의 높이는 상기 기판의 일 면으로부터 상기 제2 코팅 패턴의 상 면까지의 높이와 실질적으로 동일할 수 있다.
상기 제1 코팅 패턴의 테두리 부분에서 상기 기판의 일 면으로부터 상기 제2 코팅 패턴의 상면까지의 높이는 상기 기판의 일 면으로부터 상기 제1 코팅 패턴의 상면까지의 높이보다 더 높을 수 있다.
상기 에지 영역은 상기 기판의 측면에 해당하는 제1 영역, 상기 제1 영역에 인접한 상기 기판의 전면에 해당하는 제2 영역, 및 상기 제1 영역에 인접한 상기 기판의 후면에 해당하는 제3 영역을 포함할 수 있다.
상기 제1 영역 및 상기 제2 영역이 맞닿는 상기 기판의 모서리에 제1 챔퍼면을 포함하고, 상기 제1 영역 및 상기 제3 영역이 맞닿는 상기 기판의 모서리에 제2 챔퍼면을 포함할 수 있다.
상기 박막 트랜지스터층을 형성하는 단계는, 상기 제2 영역에 상기 박막 트랜지스터층의 신호 라인과 연결되는 패드를 형성하는 단계 및 상기 제3 영역에 외부 구동부와 연결되는 연결 배선을 형성하는 단계를 포함할 수 있다.
상기 측면 배선들 각각은 상기 패드와 상기 연결 배선을 물리적 및 전기적으로 연결할 수 있다.
상기 금속막은 스퍼터링 공정에 의해 상기 에지 영역에 일체로 형성될 수 있다.
상기 제1 코팅 패턴들을 전사하는 단계는, 제1 코팅 패턴들과 같은 패턴이 형성된 다수의 제1 오목부들을 가지는 제1 플레이트를 준비하는 단계, 상기 제1 오목부들에 잉크를 도포하는 단계, 제1 입체 패드를 상기 제1 플레이트에 가압 밀착하여 제1 코팅 리본들을 상기 제1 입체 패드에 전사하는 단계, 및 상기 제1 입체 패드를 이용한 인쇄 공정을 통해 상기 제1 코팅 리본들을 상기 에지 영역에 전사하여 상기 제1 코팅 패턴을 형성하는 단계를 포함할 수 있다.
상기 제2 코팅 패턴들을 전사하는 단계는, 제2 코팅 패턴들과 같은 패턴이 형성된 일체의 제2 오목부들을 가지는 제2 플레이트를 준비하는 단계, 상기 제2 오목부들에 상기 잉크를 도포하는 단계, 제2 입체 패드를 상기 제2 플레이트에 가압 밀착하여 제2 코팅 리본들을 상기 제2 입체 패드에 전사하는 단계, 및 상기 제2 입체 패드를 이용한 인쇄 공정을 통해 상기 제2 코팅 리본들을 상기 에지 영역에 전사하여 상기 제2 코팅 패턴을 형성하는 단계를 포함할 수 있다.
상기 잉크는 포토 레지스트 및 블랙 안료를 포함할 수 있다.
상기 블랙 안료는 카본 블랙 및 티탄 블랙 중 적어도 하나를 포함할 수 있다.
상기 발광 소자들을 전사하는 단계는, PDMS(polydimethylsiloxane)나 실리콘 등의 탄성이 있는 고분자 물질을 전사 기판으로 사용하는 스탬프 방식을 이용할 수 있다.
상기 기판의 일 면으로부터 상기 전사 기판의 일 면까지의 높이는 상기 기판의 일 면으로부터 상기 제2 코팅 패턴의 상면까지의 높이보다 높을 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 기판, 상기 기판의 활성 영역 상에 배치되는 발광 소자들, 상기 기판의 전면 에지 영역에 배치되며, 상기 발광 소자들에 전기적으로 접속되는 패드들, 상기 기판의 배면 에지 영역에 배치되는 연결 배선들, 및 상기 기판의 측면을 통해 상기 패드들과 상기 배선들을 각각 전기적으로 연결하는 측면 배선들을 포함한다.
상기 측면 배선들은, 제1 코팅 패턴들에 의해 상면이 커버되고, 제2 코팅 패턴에 의해 측면이 커버되며, 상기 제2 코팅 패턴은 평면 상 상기 제1 코팅 패턴들에 대응되는 개구들을 포함하는 것을 특징으로 한다.
상기 기판의 일 면으로부터 상기 제1 코팅 패턴의 상 면까지의 높이는 상기 기판의 일 면으로부터 상기 제2 코팅 패턴의 상 면까지의 높이와 실질적으로 동일할 수 있다.
상기 제1 코팅 패턴의 테두리 부분에서 상기 기판의 일 면으로부터 상기 제2 코팅 패턴의 상면까지의 높이는 상기 기판의 일 면으로부터 상기 제1 코팅 패턴의 상면까지의 높이보다 더 높을 수 있다.
상기 상기 기판의 전면 및 측면이 맞닿는 모서리에 제1 챔퍼면을 포함하고, 상기 기판의 배면 및 측면이 맞닿는 모서리에 제2 챔퍼면을 포함할 수 있다.
상기 기판의 일 면으로부터 상기 발광 소자의 상 면까지의 높이는 상기 기판의 일 면으로부터 상기 제2 코팅 패턴의 상면까지의 높이보다 높을 수 있다.
상기 제1 코팅 패턴 및 상기 제2 코팅 패턴은 포토 레지스트 및 블랙 안료를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치 및 그의 제조 방법은, 코팅 패턴의 두께를 감소시킴으로써, 발광 소자들을 기판에 전사하는 공정에서, 접촉 불량이 방지될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 2는 도 1의 화소의 일 예를 보여주는 예시 도면이다.
도 3은 도 1의 화소의 또 다른 예를 보여주는 예시 도면이다.
도 4는 도 3의 A-A’를 따라 절단한 표시 장치의 일 예를 보여주는 단면도이다.
도 5는 일 실시예에 따른 복수의 표시 장치를 포함하는 타일형 표시 장치를 보여주는 사시도이다.
도 6은 도 5의 AA 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 7은 도 6의 B-B’를 따라 절단한 타일형 표시 장치의 일 예를 보여주는 단면도이다.
도 8은 도 5의 BB 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 9는 도 8의 F-F’를 따라 절단한 타일형 표시 장치의 일 예를 보여주는 단면도이다.
도 10은 일 실시예에 따른 타일형 표시 장치를 보여주는 블록도이다.
도 11은 일 실시예에 따른 측면 배선을 가지는 제3 표시 장치를 나타낸 사시도이다.
도 12는 도 11에 표시된 I 부분을 나타낸 확대 사시도이다.
도 13은 기판의 제1 면 및 제2 면에 각각 대응하는 에지 영역에 형성된 챔퍼면의 각도를 설명하기 위한 도면이다.
도 14는 기판의 에지 영역에 측면 배선을 커버하는 제1 코팅 패턴 및 제2 코팅 패턴이 형성된 예를 나타낸 사시도이다.
도 15a는 본 개시에 따른 주된 표시 패널 제조 공정을 나타낸 순서도이다.
도 15b는 기판 상에서 활성 영역과 비활성 영역을 나타낸 개략도이다.
도 16은 일 실시예에 따른 측면 배선 형성 방법을 나타낸 순서도이다.
도 17a 내지 도 17p는 일 실시예에 따라 기판에 측면 배선을 형성하는 과정을 순차적으로 나타낸 도면들이다.
도 18 내지 도 19b는 본 발명의 효과를 설명하기 위한 도면들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다. 도 2는 도 1의 화소의 일 예를 보여주는 예시 도면이다. 도 3은 도 1의 화소의 또 다른 예를 보여주는 예시 도면이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 제1 방향(DR1)의 장변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 단변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 장치(10)는 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 장치(10)는 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 장치(10)는 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 장치(10)는 화상을 표시하기 위해 화소(PX)들, 제1 방향(DR1)으로 연장하는 스캔 배선들, 제2 방향(DR2)으로 연장하는 데이터 배선들을 더 포함할 수 있다. 화소(PX)들은 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열될 수 있다.
화소(PX)들 각각은 도 2 및 도 3과 같이 복수의 서브 화소들(SPX1, SPX2, SPX3)을 포함할 수 있다. 도 2와 도 3에서는 화소(PX)들 각각이 3 개의 서브 화소들(SPX1, SPX2, SPX3), 즉 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 데이터 배선들 중에서 어느 한 데이터 배선, 및 스캔 배선들 중에서 적어도 하나의 스캔 배선에 연결될 수 있다.
제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 각각은 직사각형, 정사각형 또는 마름모의 평면 형태를 가질 수 있다. 예를 들어, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 각각은 도 2와 같이 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 또는, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 각각은 도 3과 같이 제1 방향(DR1)과 제2 방향(DR2)에서 동일한 길이를 갖는 변들을 포함하는 정사각형 또는 마름모의 평면 형태를 가질 수 있다.
도 2와 같이, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 제1 방향(DR1)으로 배열될 수 있다. 또는, 제2 서브 화소(SPX2)와 제3 서브 화소(SPX3) 중에서 어느 하나와 제1 서브 화소(SPX1)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제1 서브 화소(SPX1)는 제2 방향(DR2)으로 배열될 수 있다. 예를 들어, 도 3과 같이, 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2)는 제1 방향(DR1)으로 배열되고, 제1 서브 화소(SPX1)와 제3 서브 화소(SPX3)는 제2 방향(DR2)으로 배열될 수 있다.
또는, 제1 서브 화소(SPX1)와 제3 서브 화소(SPX3) 중에서 어느 하나와 제2 서브 화소(SPX2)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제2 서브 화소(SPX2)는 제2 방향(DR2)으로 배열될 수 있다. 또는, 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2) 중에서 어느 하나와 제3 서브 화소(SPX3)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제3 서브 화소(SPX3)는 제2 방향(DR2)으로 배열될 수 있다.
제1 서브 화소(SPX1)는 제1 광을 발광하고, 제2 서브 화소(SPX2)는 제2 광을 발광하며, 제3 서브 화소(SPX3)는 제3 광을 발광할 수 있다. 여기서, 제1 광은 적색 파장 대역의 광이고, 제2 광은 녹색 파장 대역의 광이며, 제3 광은 청색 파장 대역의 광일 수 있다. 적색 파장 대역은 대략 600㎚ 내지 750㎚의 파장 대역이고, 녹색 파장 대역은 대략 480㎚ 내지 560㎚의 파장 대역이며, 청색 파장 대역은 대략 370㎚ 내지 460㎚의 파장 대역일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 각각은 광을 발광하는 발광 소자로서 무기 반도체를 갖는 무기 발광 소자를 포함할 수 있다. 예를 들어, 무기 발광 소자는 플립 칩(flip chip) 타입의 마이크로 LED(Light Emitting Diode)일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
도 2 및 도 3과 같이 제1 서브 화소(SPX1)의 면적, 제2 서브 화소(SPX2)의 면적, 및 제3 서브 화소(SPX3)의 면적은 실질적으로 동일할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 서브 화소(SPX1)의 면적, 제2 서브 화소(SPX2)의 면적, 및 제3 서브 화소(SPX3)의 면적 중에서 적어도 어느 하나는 또 다른 하나와 상이할 수 있다. 또는, 제1 서브 화소(SPX1)의 면적, 제2 서브 화소(SPX2)의 면적, 및 제3 서브 화소(SPX3)의 면적 중에서 어느 두 개는 실질적으로 동일하고, 나머지 하나는 상기 두 개와 상이할 수 있다. 또는, 제1 서브 화소(SPX1)의 면적, 제2 서브 화소(SPX2)의 면적, 및 제3 서브 화소(SPX3)의 면적은 서로 상이할 수 있다.
도 4는 도 3의 A-A'를 따라 절단한 표시 장치의 일 예를 보여주는 단면도이다.
도 4를 참조하면, 기판(SUB) 상에는 박막 트랜지스터층(TFTL)이 배치될 수 있다. 박막 트랜지스터층(TFTL)은 박막 트랜지스터(Thin Film Transistor, TFT)들이 형성되는 층일 수 있다.
박막 트랜지스터층(TFTL)은 액티브층(ACT), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 제1 데이터 금속층(DTL1), 및 제2 데이터 금속층(DTL2)을 포함한다.
또한, 표시 장치(10)는 버퍼막(BF), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(160), 제1 절연막(161), 제2 평탄화막(180), 및 제2 절연막(181)을 포함한다.
기판(SUB)은 표시 장치(10)를 지지하기 위한 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 유리 재질의 리지드(rigid) 기판일 수 있다. 또는, 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 이 경우, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있다.
기판(SUB)의 일면 상에는 버퍼막(BF)이 배치될 수 있다. 버퍼막(BF)은 공기 또는 수분의 침투를 방지하기 위한 막일 수 있다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(BF)은 생략될 수 있다.
버퍼막(BF) 상에는 액티브층(ACT)이 배치될 수 있다. 액티브층(ACT)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 및 비정질 실리콘과 같은 실리콘 반도체를 포함하거나, 산화물 반도체를 포함할 수 있다.
액티브층(ACT)은 박막 트랜지스터(TFT)의 채널(TCH), 제1 전극(TS), 및 제2 전극(TD)을 포함할 수 있다. 박막 트랜지스터(TFT)의 채널(TCH)은 기판(SUB)의 두께 방향인 제3 방향(DR3)에서 박막 트랜지스터(TFT)의 게이트 전극(TG)과 중첩하는 영역일 수 있다. 박막 트랜지스터(TFT)의 제1 전극(TS)은 채널(TCH)의 일 측에 배치되고, 제2 전극(TD)은 채널(TCH)의 타 측에 배치될 수 있다. 박막 트랜지스터(TFT)의 제1 전극(TS)과 제2 전극(TD)은 제3 방향(DR3)에서 게이트 전극(TG)과 중첩하지 않는 영역일 수 있다. 박막 트랜지스터(TFT)의 제1 전극(TS)과 제2 전극(TD)은 실리콘 반도체 또는 산화물 반도체에 이온이 도핑되어 도전성을 갖는 영역일 수 있다.
액티브층(ACT) 상에는 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
게이트 절연막(130) 상에는 제1 게이트층(GTL1)이 배치될 수 있다. 제1 게이트층(GTL1)은 박막 트랜지스터(TFT)의 게이트 전극(TG)과 제1 커패시터 전극(CAE1)을 포함할 수 있다. 제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트층(GTL1) 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 층간 절연막(141) 상에는 제2 게이트층(GTL2)이 배치될 수 있다. 제2 게이트층(GTL2)은 제2 커패시터 전극(CAE2)을 포함할 수 있다. 제2 게이트층(GTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트층(GTL2) 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제2 층간 절연막(142) 상에는 제1 연결 전극(CE1)을 포함하는 제1 데이터 금속층(DTL1)이 배치될 수 있다. 제1 데이터 금속층(DTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 연결 전극(CE1)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제1 콘택홀(CT1)을 통해 박막 트랜지스터(TFT)의 제1 전극(TS) 또는 제2 전극(TD)에 연결될 수 있다.
제1 데이터 금속층(DTL1) 상에는 액티브층(ACT), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 및 제1 데이터 금속층(DTL1)으로 인한 단차를 평탄하게 하기 위한 제1 평탄화막(160)이 형성될 수 있다. 제1 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 절연막(161)은 제1 평탄화막(160) 상에 배치될 수 있다. 제1 절연막(161)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 절연막(161) 상에는 제2 데이터 금속층(DTL2)이 형성될 수 있다. 제2 데이터 금속층(DTL2)은 제2 연결 전극(CE2)과 제1 전원 배선(VSL)을 포함할 수 있다. 제2 연결 전극(CE2)은 제1 절연막(161)과 제1 평탄화막(160)을 관통하는 제2 콘택홀(CT2)을 통해 제1 연결 전극(CE1)에 연결될 수 있다. 제2 데이터 금속층(DTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 데이터 금속층(DTL2) 상에는 단차를 평탄하게 하기 위한 제2 평탄화막(180)이 형성될 수 있다. 제2 평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 절연막(181)은 제2 평탄화막(180) 상에 배치될 수 있다. 제2 절연막(181)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제2 절연막(181) 상에는 발광 소자층(EML)이 배치될 수 있다. 발광 소자층(EML)은 화소 전극(PXE)들, 공통 전극(CE)들, 및 발광 소자(LE)들을 포함한다. 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 각각은 화소 전극(PXE)과 공통 전극(CE)에 연결되는 발광 소자(LE)를 포함한다. 화소 전극(PXE)은 애노드 전극으로 칭해지고, 공통 전극(CE)은 캐소드 전극으로 칭해질 수 있다.
화소 전극(PXE)들과 공통 전극(CE)들은 제2 절연막(181) 상에 배치될 수 있다. 화소 전극(PXE)들 각각은 제2 절연막(181)과 제2 평탄화막(180)을 관통하는 제3 콘택홀(CT3)을 통해 제2 연결 전극(CE2)에 연결될 수 있다. 이로 인해, 화소 전극(PXE)들 각각은 제1 연결 전극(CE1)과 제2 연결 전극(CE2)을 통해 박막 트랜지스터(TFT)의 제1 전극(TS) 또는 제2 전극(TD)에 연결될 수 있다. 그러므로, 박막 트랜지스터(TFT)에 의해 제어되는 화소 전압 또는 애노드 전압이 화소 전극(PXE)에 인가될 수 있다.
공통 전극(CE)들 각각은 제2 절연막(181)과 제2 평탄화막(180)을 관통하는 제4 콘택홀(CT4)을 통해 제1 전원 배선(VSL)에 연결될 수 있다. 이로 인해, 공통 전극(CE)들 각각에는 제1 전원 배선(VSL)의 제1 전원 전압이 인가될 수 있다.
화소 전극(PXE)들과 공통 전극(CE)들은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질을 포함할 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
도 4에서는 발광 소자(LE)들 각각이 제1 컨택 전극(CTE1)과 제2 컨택 전극(CTE2)이 화소 전극(PXE) 및 공통 전극(CE)과 마주보게 배치되는 플립 칩 타입의 마이크로 LED인 것을 예시하였다. 발광 소자(LE)는 GaN와 같은 무기 물질로 형성될 수 있다. 발광 소자(LE)는 제1 방향(DR1)의 길이, 제2 방향(DR2)의 길이, 및 제3 방향(DR3)의 길이가 각각 수 내지 수백 μm일 수 있다. 예를 들어, 발광 소자(LE)는 제1 방향(DR1)의 길이, 제2 방향(DR2)의 길이, 및 제3 방향(DR3)의 길이가 각각 대략 100μm 이하일 수 있다.
발광 소자(LE)들 각각은 베이스 기판(SSUB), n형 반도체(NSEM), 활성층(MQW), p형 반도체(PSEM), 제1 컨택 전극(CTE1), 제2 컨택 전극(CTE2)을 포함하는 발광 구조물일 수 있다.
베이스 기판(SSUB)은 사파이어 기판일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
n형 반도체(NSEM)는 베이스 기판(SSUB)의 일면 상에 배치될 수 있다. 예를 들어, n형 반도체(NSEM)는 베이스 기판(SSUB)의 하면 상에 배치될 수 있다. n형 반도체(NSEM)는 Si, Ge, Sn 등과 같은 n형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
활성층(MQW)은 n형 반도체(NSEM)의 일면의 일부 상에 배치될 수 있다. 활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
p형 반도체(PSEM)는 활성층(MQW)의 일면 상에 배치될 수 있다. p형 반도체(PSEM)는 Mg, Zn, Ca, Se, Ba 등과 같은 p형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
제1 컨택 전극(CTE1)은 p형 반도체(PSEM) 상에 배치되고, 제2 컨택 전극(CTE2)은 n형 반도체(NSEM)의 일면의 다른 일부 상에 배치될 수 있다. 제2 컨택 전극(CTE2)이 배치되는 n형 반도체(NSEM)의 일면의 다른 일부는 활성층(MQW)이 배치되는 n형 반도체(NSEM)의 일면의 일부와 떨어져 배치될 수 있다.
제1 컨택 전극(CTE1)과 화소 전극(PXE)은 이방성 도전 필름(ACF, Anisotropic Conductive Film) 또는 이방성 도전 페이스트(ACP, Anisotropic Conductive Paste)과 같은 도전성 접착 부재를 통해 서로 접착될 수 있다. 또는, 제1 컨택 전극(CTE1)과 화소 전극(PXE)은 솔더링(soldering) 공정을 통해 서로 접착될 수 있다.
한편, 제2 절연막(181) 상에는 화소 전극(PXE)의 가장자리와 공통 전극(CE)의 가장자리를 덮는 뱅크(190)가 배치될 수 있다. 뱅크(190)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제3 절연막(191)은 뱅크(190) 상에 배치될 수 있다. 제3 절연막(191)은 화소 전극(PXE)의 가장자리와 공통 전극(CE)의 가장자리를 덮을 수 있다. 제3 절연막(191)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
도 5는 일 실시예에 따른 복수의 표시 장치를 포함하는 타일형 표시 장치를 보여주는 사시도이다.
도 5를 참조하면, 타일형 표시 장치(TLD)는 복수의 표시 장치들(11, 12, 13, 14), 및 이음부(SM)를 포함할 수 있다. 예를 들어, 타일형 표시 장치(TLD)는 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)를 포함할 수 있다.
복수의 표시 장치들(11, 12, 13, 14)은 격자 형태로 배열될 수 있다. 복수의 표시 장치들(11, 12, 13, 14)은 M(M은 양의 정수) 개의 행과 N(N은 양의 정수) 개의 열에 매트릭스 형태로 배열될 수 있다. 예를 들어, 제1 표시 장치(11)와 제2 표시 장치(12)는 제1 방향(DR1)에서 서로 이웃할 수 있다. 제1 표시 장치(11)와 제3 표시 장치(13)는 제2 방향(DR2)에서 서로 이웃할 수 있다. 제3 표시 장치(13)와 제4 표시 장치(14)는 제1 방향(DR1)에서 서로 이웃할 수 있다. 제2 표시 장치(12)와 제4 표시 장치(14)는 제2 방향(DR2)에서 서로 이웃할 수 있다.
하지만, 타일형 표시 장치(TLD)에서 복수의 표시 장치들(11, 12, 13, 14)의 개수와 배치는 도 5에 도시된 바에 한정되지 않는다. 타일형 표시 장치(TLD)에서 표시 장치들(11, 12, 13, 14)의 개수 및 배치는 표시 장치(10)와 타일형 표시 장치(TLD) 각각의 크기 및 타일형 표시 장치(TLD)의 형상에 따라 결정될 수 있다.
복수의 표시 장치들(11, 12, 13, 14) 각각은 서로 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 예를 들어, 복수의 표시 장치들(11, 12, 13, 14) 각각은 서로 다른 크기를 가질 수 있다.
복수의 표시 장치들(11, 12, 13, 14) 각각은 장변과 단변을 포함하는 직사각형 형상일 수 있다. 복수의 표시 장치들(11, 12, 13, 14)은 장변 또는 단변이 서로 연결되며 배치될 수 있다. 복수의 표시 장치들(11, 12, 13, 14) 중 일부 또는 전부는 타일형 표시 장치(TLD)의 가장자리에 배치되며, 타일형 표시 장치(TLD)의 일변을 이룰 수 있다. 복수의 표시 장치들(11, 12, 13, 14) 중 적어도 하나의 표시 장치는 타일형 표시 장치(TLD)의 적어도 하나의 모서리에 배치될 수 있고, 타일형 표시 장치(TLD)의 인접한 두 개의 변을 형성할 수 있다. 복수의 표시 장치들(11, 12, 13, 14) 중 적어도 하나의 표시 장치는 다른 표시 장치들에 의해 둘러싸일 수 있다.
복수의 표시 장치들(11, 12, 13, 14) 각각은 도 1 내지 도 4를 결부하여 설명한 표시 장치(10)와 실질적으로 동일할 수 있다. 그러므로, 복수의 표시 장치들(11, 12, 13, 14) 각각에 대한 설명은 생략한다.
이음부(SM)는 결합 부재 또는 접착 부재를 포함할 수 있다. 이 경우, 복수의 표시 장치들(11, 12, 13, 14)은 이음부(SM)의 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다. 이음부(SM)는 제1 표시 장치(11)와 제2 표시 장치(12) 사이, 제1 표시 장치(11)와 제3 표시 장치(13) 사이, 제2 표시 장치(12)와 제4 표시 장치(14) 사이, 및 제3 표시 장치(13)와 제4 표시 장치(14) 사이에 배치될 수 있다.
도 6은 도 5의 AA 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 6을 참조하면, 이음부(SM)는 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)가 인접하는 타일형 표시 장치(TLD)의 중앙 영역에서 열 십자, 십자가, 또는 덧셈 부호의 평면 형태를 가질 수 있다. 이음부(SM)는 제1 표시 장치(11)와 제2 표시 장치(12) 사이, 제1 표시 장치(11)와 제3 표시 장치(13) 사이, 제2 표시 장치(12)와 제4 표시 장치(14) 사이, 및 제3 표시 장치(13)와 제4 표시 장치(14) 사이에 배치될 수 있다.
제1 표시 장치(11)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제1 화소(PX1)들을 포함할 수 있다. 제2 표시 장치(12)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제2 화소(PX2)들을 포함할 수 있다. 제3 표시 장치(13)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제3 화소(PX3)들을 포함할 수 있다. 제4 표시 장치(14)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제4 화소(PX4)들을 포함할 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)들 간의 최소 거리는 제1 수평 이격 거리(GH1)로 정의되고, 제1 방향(DR1)에서 이웃하는 제2 화소(PX2)들 간의 최소 거리는 제2 수평 이격 거리(GH2)로 정의될 수 있다. 제1 수평 이격 거리(GH1)와 제2 수평 이격 거리(GH2)는 실질적으로 동일할 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이에는 이음부(SM)가 배치될 수 있다. 제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이의 최소 거리(G12)는 제1 방향(DR1)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GHS1), 제1 방향(DR1)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GHS2), 및 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)의 합일 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이의 최소 거리(G12), 제1 수평 이격 거리(GH1), 및 제2 수평 이격 거리(GH2)는 실질적으로 동일할 수 있다. 이를 위해, 제1 방향(DR1)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GHS1)가 제1 수평 이격 거리(GH1)보다 작고, 제1 방향(DR1)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GHS2)가 제2 수평 이격 거리(GH2)보다 작을 수 있다. 또한, 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)이 제1 수평 이격 거리(GH1) 또는 제2 수평 이격 거리(GH2)보다 작을 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)들 간의 최소 거리는 제3 수평 이격 거리(GH3)로 정의되고, 제1 방향(DR1)에서 이웃하는 제4 화소(PX4)들 간의 최소 거리는 제4 수평 이격 거리(GH4)로 정의될 수 있다. 제3 수평 이격 거리(GH3)와 제4 수평 이격 거리(GH4)는 실질적으로 동일할 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이에는 이음부(SM)가 배치될 수 있다. 제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이의 최소 거리(G34)는 제1 방향(DR1)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GHS3), 제1 방향(DR1)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GHS4), 및 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)의 합일 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이의 최소 거리(G34), 제3 수평 이격 거리(GH3), 및 제4 수평 이격 거리(GH4)는 실질적으로 동일할 수 있다. 이를 위해, 제1 방향(DR1)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GHS3)가 제3 수평 이격 거리(GH3)보다 작고, 제1 방향(DR1)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GHS4)가 제4 수평 이격 거리(GH4)보다 작을 수 있다. 또한, 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)이 제3 수평 이격 거리(GH3) 또는 제4 수평 이격 거리(GH4)보다 작을 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)들 간의 최소 거리는 제1 수직 이격 거리(GV1)로 정의되고, 제2 방향(DR2)에서 이웃하는 제3 화소(PX3)들 간의 최소 거리는 제3 수직 이격 거리(GV3)로 정의될 수 있다. 제1 수직 이격 거리(GV1)와 제3 수직 이격 거리(GV3)는 실질적으로 동일할 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이에는 이음부(SM)가 배치될 수 있다. 제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이의 최소 거리(G13)는 제2 방향(DR2)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GVS1), 제2 방향(DR2)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GVS3), 및 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)의 합일 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이의 최소 거리(G13), 제1 수직 이격 거리(GV1), 및 제3 수직 이격 거리(GV3)는 실질적으로 동일할 수 있다. 이를 위해, 제2 방향(DR2)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GVS1)가 제1 수직 이격 거리(GV1)보다 작고, 제2 방향(DR2)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GVS3)가 제3 수직 이격 거리(GV3)보다 작을 수 있다. 또한, 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)이 제1 수직 이격 거리(GV1) 또는 제3 수직 이격 거리(GV3)보다 작을 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)들 간의 최소 거리는 제2 수직 이격 거리(GV2)로 정의되고, 제2 방향(DR2)에서 이웃하는 제4 화소(PX4)들 간의 최소 거리는 제4 수직 이격 거리(GV4)로 정의될 수 있다. 제2 수직 이격 거리(GV2)와 제4 수직 이격 거리(GV4)는 실질적으로 동일할 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이에는 이음부(SM)가 배치될 수 있다. 제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이의 최소 거리(G24)는 제2 방향(DR2)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GVS2), 제2 방향(DR2)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GVS4), 및 제2 방향(DR2)에서 이음부(SM)의 거리(GSM2)의 합일 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이의 최소 거리(G24), 제2 수직 이격 거리(GV2), 및 제4 수직 이격 거리(GV4)는 실질적으로 동일할 수 있다. 이를 위해, 제2 방향(DR2)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GVS2)가 제2 수직 이격 거리(GV2)보다 작고, 제2 방향(DR2)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GVS4)가 제4 수직 이격 거리(GV4)보다 작을 수 있다. 또한, 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)이 제2 수직 이격 거리(GV2) 또는 제4 수직 이격 거리(GV4)보다 작을 수 있다.
도 6과 같이, 복수의 표시 장치들(11, 12, 13, 14)가 표시하는 영상들 사이에 이음부(SM)가 시인되지 않도록 하기 위해, 서로 이웃하는 표시 장치들의 화소들 간의 최소 거리는 표시 장치들 각각의 화소들 간의 최소 거리와 실질적으로 동일할 수 있다.
도 7은 도 6의 B-B'를 따라 절단한 타일형 표시 장치의 일 예를 보여주는 단면도이다.
도 7을 참조하면, 제1 표시 장치(11)는 제1 표시 모듈(DPM1)과 제1 전방 커버(COV1)를 포함한다. 제2 표시 장치(12)는 제2 표시 모듈(DPM2)과 제2 전방 커버(COV2)를 포함한다.
제1 표시 모듈(DPM1)과 제2 표시 모듈(DPM2) 각각은 기판(SUB), 박막 트랜지스터층(TFTL), 및 발광 소자층(EML)을 포함한다. 박막 트랜지스터층(TFTL)과 발광 소자층(EML)은 도 4를 결부하여 이미 상세히 설명하였다. 도 7에서 도 4와 중복된 설명은 생략한다.
기판(SUB)은 박막 트랜지스터층(TFTL)이 배치되는 제1 면(41), 제1 면과 마주보는 제2 면(42), 및 제1 면(41)과 제2 면(42) 사이에 배치되는 제1 측면(43)을 포함할 수 있다. 제1 면(41)은 기판(SUB)의 전면 또는 상면이고, 제2 면(42)은 기판(SUB)의 배면 또는 하면일 수 있다.
또한, 기판(SUB)은 제1 면(41)과 제1 측면(43) 사이와 제2 면(42)과 제1 측면(43) 사이에 배치되는 챔퍼(chamfer)면(44_1, 44_2)을 더 포함할 수 있다. 챔퍼면(44_1, 44_2) 상에는 박막 트랜지스터층(TFTL)과 발광 소자층(EML)이 배치되지 않을 수 있다. 챔퍼면(44_1, 44_2)으로 인해, 제1 표시 장치(11)의 기판(SUB)과 제2 표시 장치(10)의 기판이 충돌하여 파손되는 것이 방지될 수 있다.
챔퍼(chamfer)면(44_1, 44_2)은 제1 면(41)과 제1 측면(43)을 제외한 다른 측면들 각각의 사이와 제2 면(42)과 제1 측면(43)을 제외한 다른 측면들 각각의 사이에도 배치될 수 있다. 예를 들어, 제1 표시 장치(11)와 제2 표시 장치(12)가 도 5와 같이 직사각형의 평면 형태를 갖는 경우, 기판(SUB)은 제1 면(41)과 제2 측면, 제3 측면, 및 제4 측면 각각 사이와 제2 면(42)과 제2 측면, 제3 측면, 및 제4 측면 각각 사이에 배치될 수 있다.
제1 전방 커버(COV1)는 기판(SUB)의 챔퍼면(44) 상에 배치될 수 있다. 즉, 제1 전방 커버(COV1)는 제1 방향(DR1)과 제2 방향(DR2)에서 기판(SUB)보다 돌출될 수 있다. 그러므로, 제1 표시 장치(11)의 기판(SUB)과 제2 표시 장치(12)의 기판(SUB) 사이의 거리(GSUB)는 제1 전방 커버(COV1)와 제2 전방 커버(COV2) 사이의 거리(GCOV)보다 클 수 있다.
제1 전방 커버(COV1)와 제2 전방 커버(COV2) 각각은 접착 부재(51), 접착 부재(51) 상에 배치되는 광 투과율 조절층(52), 및 광 투과율 조절층(52) 상에 배치되는 눈부심 방지층(Anti-Glare Layer, 53)을 포함할 수 있다.
제1 전방 커버(COV1)의 접착 부재(51)는 제1 표시 모듈(DPM1)의 발광 소자층(EML)과 제1 전방 커버(COV1)를 부착하는 역할을 한다. 제2 전방 커버(COV2)의 접착 부재(51)는 제2 표시 모듈(DPM2)의 발광 소자층(EML)과 제2 전방 커버(COV2)를 부착하는 역할을 한다. 접착 부재(51)는 광을 투과시킬 수 있는 투명한 접착 부재일 수 있다. 예를 들어, 접착 부재(51)는 광학 접착 필름(optically clear adhesive film) 또는 광학 접착 레진(optically clear resin)일 수 있다.
눈부심 방지층(53)은 외부 광이 그대로 반사되어 화상의 시인성 저하를 방지하기 위해 외부 광을 난반사하도록 설계될 수 있다. 이에 따라, 눈부심 방지층(53)으로 인해, 제1 표시 장치(11)와 제2 표시 장치(20)가 표시하는 화상의 명암비가 높아질 수 있다.
광 투과율 조절층(52)은 외부 광 또는 제1 표시 모듈(DPM1)과 제2 표시 모듈(DPM2)에서 반사되는 광의 투과율을 저하되도록 설계될 수 있다. 이로 인해, 제1 표시 모듈(DPM1)의 기판(SUB)과 제2 표시 모듈(DPM2)의 기판(SUB) 사이의 거리(GSUB)가 외부에서 시인되는 것을 방지할 수 있다.
눈부심 방지층(53)은 편광판으로 구현되고, 광 투과율 조절층(52)은 위상 지연층으로 구현될 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
한편, 도 6의 C-C', D-D', 및 E-E'를 따라 절단한 타일형 표시 장치의 일 예는 도 7을 결부하여 설명한 B-B'를 따라 절단한 타일형 표시 장치의 일 예와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
도 8은 도 5의 BB 영역을 상세히 보여주는 확대 레이아웃 도이다. 도 8에는 설명의 편의를 위해, 제3 표시 장치(13)의 하측에 배치된 패드(PAD)들과 제3 화소(PX3)들이 나타나 있다. 제1 표시 장치(11), 제2 표시 장치(12), 및 제4 표시 장치(14)는 제3 표시 장치(13)와 실질적으로 동일한 구성을 가지는 바, 중복되는 설명은 생략한다.
도 8을 참조하면, 제3 표시 장치(13)의 하측 가장자리에는 패드(PAD)들이 배치될 수 있다. 제3 표시 장치(13)의 데이터 배선(도 9의 DL)들이 제2 방향(DR2)으로 연장하는 경우, 패드(PAD)들은 제3 표시 장치(13)의 상측 가장자리와 하측 가장자리에 배치될 수 있다. 또는, 제3 표시 장치(13)의 데이터 배선(도 9의 DL)들이 제1 방향(DR1)으로 연장하는 경우, 패드(PAD)들은 제3 표시 장치(13)의 좌측 가장자리와 우측 가장자리에 배치될 수 있다.
패드(PAD)들 각각은 기판(SUB)의 상면 상에서 데이터 배선에 연결될 수 있다. 또한, 패드(PAD)들 각각은 측면 배선(SSL)에 연결될 수 있다. 측면 배선(SSL)은 기판(SUB)의 상면, 일 측면, 및 하면(또는 배면) 상에 배치될 수 있다. 측면 배선(SSL)은 기판(SUB)의 하면 상에서 연결 배선(도 9의 CCL)에 연결될 수 있다.
도 9는 도 8의 F-F'를 따라 절단한 타일형 표시 장치의 일 예를 보여주는 단면도이다. 도 9에서는 도 4에 도시된 단면도와 동일한 구성 요소에 동일한 도면 부호를 부여하였으며, 도 4와 중복된 설명은 생략한다.
도 9를 참조하면, 패드(PAD)는 제1 절연막(161) 상에 배치될 수 있다. 패드(PAD)의 일부는 제2 절연막(181) 및 제3 절연막(191)에 의해 덮이지 않고 노출될 수 있다. 패드(PAD)는 화소 전극(PXE)들 및 공통 전극(CE)들과 동일한 물질을 포함할 수 있다. 예를 들어, 패드(PAD)는 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질을 포함할 수 있다.
제1 데이터 금속층(도 4의 DTL1)은 데이터 배선(DL)을 포함할 수 있다. 데이터 배선(DL)은 제2 층간 절연막(142) 상에 배치될 수 있다. 즉, 데이터 배선(DL)은 제1 연결 전극(CE1)과 동일한 층에 배치되고, 동일한 물질을 포함할 수 있다.
패드(PAD)는 제1 평탄화막(160), 제1 절연막(161), 제2 평탄화막(180), 및 제2 절연막(181)을 관통하는 제5 콘택홀(CT5)을 통해 데이터 배선(DL)에 연결될 수 있다.
연결 배선(CCL)은 기판(SUB)의 하면 상에 배치될 수 있다. 연결 배선(CCL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제3 평탄화막(170)은 연결 배선(CCL)의 일부 상에 배치될 수 있다. 제3 평탄화막(170)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제4 절연막(171)은 제3 평탄화막(170) 상에 배치될 수 있다. 제4 절연막(171)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
측면 배선(SSL)은 기판(SUB)의 상면 가장자리, 측면, 및 하면 가장자리에 배치될 수 있다. 측면 배선(SSL)의 일 단은 패드(PAD)에 연결될 수 있다. 측면 배선(SSL)의 일 단은 제3 절연막(191)을 관통하는 제6 콘택홀(CT6)을 통해 패드(PAD)에 연결될 수 있다. 측면 배선(SSL)의 타 단은 연결 배선(CCL)에 연결될 수 있다.
측면 배선(SSL)은 기판(SUB)의 측면, 버퍼막(BF)의 측면, 게이트 절연막(130)의 측면, 제1 층간 절연막(141)의 측면, 제2 층간 절연막(142)의 측면, 제1 절연막(161)의 측면, 및 제2 절연막(181)의 측면 상에 배치될 수 있다.
측면 배선(SSL)을 통해 기판(SUB)의 상면 가장자리 상에 형성된 패드(PAD)와 기판(SUB)의 하면 가장자리에 형성된 연결 배선(CCL)을 연결하므로, 외부로 노출된 측면 배선(SSL)을 수분, 및 산소로부터 보호하고, 외관상 사용자에게 시인되는 것을 방지하기 위해 에지 영역(EDG)을 감싸는 제1 코팅 패턴(PR) 및 제2 코팅 패턴(OC)이 형성될 수 있다.
일 실시예에 따르면, 제1 코팅 패턴(PR) 및 제2 코팅 패턴(OC)은 포토 레지스트 및 블랙 안료를 포함할 수 있다. 예를 들어, 포토 레지스트는 감광성 폴리머를 포함하는 바인더를 포함할 수 있다. 차광 물질은 블랙을 발현하기 위한 블랙 안료를 포함할 수 있다. 블랙 안료는 카본 블랙, 티타늄 블랙 등을 포함할 수 있다. 제1 코팅 패턴(PR) 및 제2 코팅 패턴(OC)은 블랙 안료를 포토 레지스트 내에서 고르게 분산하기 위한 분산제를 더 포함할 수 있다.
한편, 발광 소자층(EML)에 배치되는 발광 소자(LE)들은 정전 헤드(Electrostatic Head)를 사용하는 정전기 방식 또는 PDMS(polydimethylsiloxane)나 실리콘 등의 탄성이 있는 고분자 물질을 전사 기판(도 18의 TSUB 참조)으로 사용하는 스탬프 방식을 통해 기판(SUB)의 화소 전극(PXE)과 공통 전극(CE) 상에 옮겨질 수 있다. 이 때, 기판(SUB)의 일 면으로부터 발광 소자(LE)의 상면까지 높이보다 기판(SUB)의 일 면으로부터 제2 코팅 패턴(OC)의 상면까지의 높이가 더 높은 경우, 발광 소자(LE)의 제1 컨택 전극(CTE1)과 화소 전극(PXE) 사이의 접촉 및/또는 제2 컨택 전극(CTE2)과 공통 전극(CE) 사이의 접촉 불량이 발생할 수 있다.
측면 배선들(SSL)을 둘러싸는 제1 코팅 패턴(PR) 및 제2 코팅 패턴(OC)의 두께를 감소시키기 위하여, 제2 코팅 패턴(OC)과 제1 코팅 패턴(PR)이 두께 방향으로 비중첩하도록 형성될 수 있다. 즉, 기판(SUB)의 일 면으로부터 발광 소자(LE)의 상면까지 제1 높이(H1)가 기판(SUB)의 일 면으로부터 제2 코팅 패턴(OC)의 상면까지의 제2 높이(H2)보다 더 높게 형성될 수 있다. 이하, 도 11 내지 도 19b를 통해, 제1 코팅 패턴(PR) 및 제2 코팅 패턴(OC)에 대해 보다 자세히 후술한다.
연성 필름(FPCB)은 제4 절연막(171)의 하면 상에 배치될 수 있다. 연성 필름(FPCB)은 도전성 접착 부재(CAM)를 이용하여 제3 평탄화막(170)과 제3 절연막(171)을 관통하는 제7 콘택홀(CT7)을 통해 연결 배선(CCL)에 연결될 수 있다. 연성 필름(FPCB)의 하면 상에는 데이터 배선(DL)들에 데이터 전압들을 공급하기 위한 소스 구동 회로가 배치될 수 있다. 도전성 접착 부재(CAM)는 이방성 도전 필름 또는 이방성 도전 페이스트일 수 있다.
도 8 및 도 9와 같이, 제3 표시 장치(13)는 기판(SUB)의 하부에 배치된 연성 필름(FPCB)의 소스 구동 회로는 연결 배선(CCL), 측면 배선(SSL), 및 패드(PAD)를 통해 데이터 배선(DL)에 연결될 수 있다. 즉, 소스 구동 회로(SIC)가 기판(SUB)에 배치됨으로써, 비표시 영역(NDA)을 없앨 수 있으므로, 화소(PX)들을 기판(SUB)의 가장자리에도 형성할 수 있다.
도 10은 일 실시예에 따른 타일형 표시 장치를 보여주는 블록도이다.
도 10에서는 설명의 편의를 위해 제1 표시 장치(11)와 호스트 시스템(HOST)을 도시하였다.
도 10을 참조하면, 일 실시예에 따른 타일형 표시 장치(TLD)는 호스트 시스템(HOST), 방송 튜닝부(210), 신호 처리부(220), 디스플레이부(230), 스피커(240), 사용자 입력부(250), HDD(260), 네트워크 통신부(270), UI 생성부(280) 및 제어부(290)를 포함할 수 있다.
호스트 시스템(HOST)은 텔레비젼 시스템, 홈 시어터 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 휴대전화 시스템(mobile phone system), 태블릿 중 어느 하나로 구현될 수 있다.
호스트 시스템(HOST)에 사용자의 명령이 다양한 형식으로 입력될 수 있다. 예를 들어, 호스트 시스템(HOST)은 사용자의 터치 입력에 의한 명령이 입력될 수 있다. 또는, 호스트 시스템(HOST)에는 키보드 입력 또는 리모트 콘트롤러의 버튼 입력에 의한 사용자의 명령이 입력될 수 있다.
호스트 시스템(HOST)은 외부로부터 원본 영상에 해당하는 원본 비디오 데이터를 입력 받을 수 있다. 호스트 시스템(HOST)은 원본 비디오 데이터를 표시 장치들의 개수만큼 분할할 수 있다. 예를 들어, 호스트 시스템(HOST)은 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)에 대응하여, 원본 비디오 데이터를 제1 영상에 대응되는 제1 비디오 데이터, 제2 영상에 대응되는 제2 비디오 데이터, 제3 영상에 대응되는 제3 비디오 데이터, 및 제4 영상에 대응되는 제4 비디오 데이터로 분할할 수 있다. 호스트 시스템(HOST)은 제1 비디오 데이터를 제1 표시 장치(11)에 전송하고, 제2 비디오 데이터를 제2 표시 장치(12)에 전송하고, 제3 비디오 데이터를 제3 표시 장치(13)에 전송하고, 제4 비디오 데이터를 제4 표시 장치(14)에 전송할 수 있다.
제1 표시 장치(11)는 제1 비디오 데이터에 따라 제1 영상을 표시하고, 제2 표시 장치(12)는 제2 비디오 데이터에 따라 제2 영상을 표시하며, 제3 표시 장치(13)는 제3 비디오 데이터에 따라 제3 영상을 표시하고, 제4 표시 장치(14)는 제4 비디오 데이터에 따라 제4 영상을 표시할 수 있다. 이에 따라, 사용자는 제1 내지 제4 표시 장치들(11, 12, 13, 14)에 표시되는 제1 내지 제4 영상들이 조합된 원본 영상을 시청할 수 있다.
제1 표시 장치(11)는 방송 튜닝부(210), 신호 처리부(220), 디스플레이부(230), 스피커(240), 사용자 입력부(250), HDD(260), 네트워크 통신부(270), UI 생성부(280) 및 제어부(290)를 포함할 수 있다.
방송 튜닝부(210)는 제어부(290)의 제어에 따라 소정 채널 주파수를 튜닝하여 해당 채널의 방송신호를 안테나로 수신할 수 있다. 방송 튜닝부(210)는 채널 디텍션 모듈 및 RF 디모듈레이션 모듈을 포함할 수 있다.
방송 튜닝부(210)에 의해 복조된 방송 신호는 신호 처리부(220)에 의해 처리되어 디스플레이부(230) 및 스피커(240)로 출력된다. 여기서, 신호 처리부(220)는 디멀티플렉서(221), 비디오 디코더(222), 비디오 처리부(223), 오디오 디코더(224) 및 부가 데이터 처리부(225)를 포함할 수 있다.
디멀티플렉서(221)는 복조된 방송신호를 비디오 신호, 오디오 신호, 부가 데이터로 분리한다. 분리된 비디오 신호, 오디오 신호, 부가 데이터는 각각 비디오 디코더(222), 오디오 디코더(224), 부가 데이터 처리부(225)에 의해 복원된다. 이때, 비디오 디코더(222), 오디오 디코더(224), 부가 데이터 처리부(225)는 방송신호 전송시의 인코딩 포맷에 대응하는 디코딩 포맷으로 복원한다.
한편, 디코딩된 비디오 신호는 비디오 처리부(223)에 의해 디스플레이부(230)의 출력규격에 맞는 수직주파수, 해상도, 화면비율 등에 맞도록 변환되고, 디코딩된 오디오 신호는 스피커(240)로 출력된다.
디스플레이부(230)는 영상이 표시되는 표시 패널과 표시 패널의 구동을 제어하는 패널 구동부를 포함할 수 있다.
사용자 입력부(250)는 호스트 시스템(HOST)이 전송하는 신호를 수신할 수 있다. 사용자 입력부(250)는 호스트 시스템(HOST)이 전송하는 채널의 선국, UI(User Interface)메뉴의 선택 및 조작에 관한 데이터뿐만 아니라, 타 표시 장치와의 통신에 관한 명령을 사용자가 선택, 입력에 대한 데이터가 입력될 수 있도록 마련될 수 있다.
HDD(260)는 OS 프로그램을 비롯한 다양한 소프트웨어 프로그램, 녹화된 방송 프로그램, 동영상, 사진, 기타 데이터를 저장하는 것으로, 하드 디스크 또는 비휘발성 메모리 등 저장 매체로 이루어질 수 있다.
네트워크 통신부(270)는 호스트 시스템(HOST) 및 타 표시장치와의 근거리 통신을 위한 것으로, 이동 통신, 데이터 통신, 블루투스, RF, 이더넷 등을 구현할 수 있는 안테나 패턴을 포함한 통신 모듈로 구현 가능하다.
네트워크 통신부(270)는 후술되는 안테나 패턴을 통해 이동 통신을 위한 기술표준들 또는 통신방식(예를 들어, GSM(Global System for Mobile communication), CDMA(Code Division Multi Access), CDMA2000(Code Division Multi Access 2000), EV-DO(Enhanced Voice-Data Optimized or Enhanced Voice-Data Only), WCDMA(Wideband CDMA), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced), 5G 등)에 따라 구축된 이동 통신망 상에서 기지국, 외부의 단말, 서버 중 적어도 하나와 무선 신호를 송수신할 수도 있다.
네트워크 통신부(270)는 후술되는 안테나 패턴을 통해 무선 인터넷 기술들에 따른 통신망에서 무선 신호를 송수신할 수도 있다. 무선 인터넷 기술로는, 예를 들어 WLAN(Wireless LAN), Wi-Fi(Wireless-Fidelity), Wi-Fi(Wireless Fidelity) Direct, DLNA(Digital Living Network Alliance), WiBro(Wireless Broadband), WiMAX(World Interoperability for Microwave Access), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced) 등이 있으며, 안테나 패턴은 상기에서 나열되지 않은 인터넷 기술까지 포함한 범위에서 적어도 하나의 무선 인터넷 기술에 따라 데이터를 송수신하게 된다.
UI 생성부(280)는 호스트 시스템(HOST) 및 타 표시장치와의 통신을 위한 UI 메뉴를 생성하는 것으로, 알고리즘 코드 및 OSD IC에 의해 구현 가능하다. 호스트 시스템(HOST) 및 타 표시장치(DV2~DV4)와의 통신을 위한 UI 메뉴는 통신을 원하는 상대 디지털 TV의 지정 및 원하는 기능을 선택하기 위한 메뉴일 수 있다.
제어부(290)는 제1 표시 장치(11)의 전반적인 제어를 담당하고, 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치(12, 13, 14)의 통신 제어를 담당하는 것으로, 제어를 위한 해당 알고리즘 코드가 저장되고, 저장된 알고리즘 코드가 실행되는 MCU(Micro Controller Unit)에 의해 구현 가능하다.
제어부(290)는 사용자 입력부(250)의 입력 및 선택에 따라 해당 제어 명령 및 데이터를 네트워크 통신부(270)를 통해 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치(12, 13, 14)로 전송하도록 제어한다. 물론, 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치(12, 13, 14)로부터 소정의 제어 명령 및 데이터가 입력된 경우, 해당 제어 명령에 따라 동작을 수행하게 된다.
한편, 제2 표시 장치(12)의 블록도, 제3 표시 장치(13)의 블록도, 및 제4 표시 장치(14)의 블록도는 도 10을 결부하여 설명한 제1 표시 장치(11)의 블록도와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
도 11은 일 실시예에 따른 측면 배선을 가지는 제3 표시 장치를 나타낸 사시도이다. 도 12는 도 11에 표시된 I 부분을 나타낸 확대 사시도이다. 이 때, 도 11 및 도 12에서는 설명의 편의를 위해 제1 코팅 패턴 및 제2 코팅 패턴의 도시를 생략하였다.
도 11을 참조하면, 기판(SUB)은 에지 영역(EDG)을 따라 소정 간격을 두고 다수의 패드(PAD)가 형성될 수 있다. 다수의 패드(PAD)는 기판(SUB)의 제1 면(41)에 형성된 데이터 배선(DL)을 통해 제3 화소들(PX3)과 각각 전기적으로 연결될 수 있다. 도 11에서는, 데이터 배선(DL)만 도시하였으나, 패드(PAD)는 게이트 배선(미도시)을 통해 제3 화소들(PX3)과 전기적으로 연결될 수도 있다. 에지 영역(EDG)에 형성되는 패드(PAD)의 개수는 기판(SUB)에 구현되는 제3 화소(PX3)의 개수에 따라 달라질 수 있다.
기판(SUB)의 에지 영역(EDG)은 기판의 최외곽일 수 있다. 기판(SUB)의 에지 영역(EDG)은 기판(SUB)의 제2 측면(45)에 해당하는 제1 영역과, 기판(SUB)의 제1 면(41) 중 제2 측면(45)의 인접한 제2 영역과, 기판(SUB)의 제2 면(42) 중 제2 측면(45)의 인접한 제3 영역을 포함할 수 있다. 기판(SUB)의 에지 영역(EDG)에 있는 모서리는 챔퍼(chamfer) 가공되어 소정 각도를 가지는 챔퍼면(44)이 형성될 수 있다. 챔퍼면(44)은 기판의 제1 면(41)과 제2 측면(45) 사이의 모서리와, 기판(SUB)의 제2 면(42)과 제2 측면(45) 사이의 모서리에 형성될 수 있다.
다수의 측면 배선(SSL)은 기판(SUB)의 에지 영역(EDG)에 형성될 수 있다. 다수의 측면 배선(SSL)의 폭은 수십㎛일 수 있으며, 서로 인접한 측면 배선(SSL) 사이의 간격은 수십㎛일 수 있다. 각 측면 배선(SSL)의 폭은 서로 인접한 측면 배선 사이의 간격과 같거나 크게 형성될 수 있다.
도 12를 참조하면, 다수의 측면 배선(SSL)은 에지 영역(EDG)에 일정한 간격을 두고 형성된다. 각 측면 배선(SSL)은 일단부(SSL_1)가 에지 영역(EDG)의 제2 영역에 배치된 패드(PAD)에 전기적으로 접속되고, 타단부(SSL_2)가 에지 영역(EDG)의 제3 영역에 배치된 연결 배선(CCL)에 전기적으로 접속될 수 있다.
기판(SUB)의 에지 영역(EDG)에는 제1 챔퍼면(44_1)과 제2 챔퍼면(44_2)이 각각 형성될 수 있다. 구체적으로 제1 챔퍼면(44_1)은 기판(SUB)의 제1 면(41)과 제2 측면(45)이 인접한 모서리를 챔퍼링 가공하여 형성할 수 있다. 제2 챔퍼면(44_2)은 기판(SUB)의 제2 면(42)과 제2 측면(45)이 인접한 모서리를 챔퍼링 가공하여 형성할 수 있다. 이에 따라, 제1 챔퍼면(44_1)은 에지 영역의 제1 및 제2 영역 사이에 위치하고, 제2 챔퍼면(44_2)은 에지 영역의 제1 및 제3 영역에 위치하게 된다.
한편, 각 측면 배선(SSL)의 타단부(SSL_2)는 에지 영역(EDG)의 제3 영역에 형성된 연결 배선(CCL)(또는, 다른 접속 패드(미도시)나 다른 구동부(미도시))에 전기적으로 접속될 수 있다.
도 13은 기판의 제1 면 및 제2 면에 각각 대응하는 에지 영역에 형성된 챔퍼면의 각도를 설명하기 위한 도면이다.
도 13을 참조하면, 제1 챔퍼면(44_1)은 기판(SUB)의 제1 면(41)에 대하여 제1 각도(α1)로 형성될 수 있고, 제2 챔퍼면(44_2)은 기판(SUB)의 제2 면(42)에 대하여 제2 각도(α2)로 형성될 수 있다.
제1 각도(α1)는 예각일 수 있으며, 바람직하게는 대략 45도에 인접한 각도 예를 들면, 45도±10도일 수 있다. 제2 각도(α2) 역시 제1 각도(α1)와 마찬가지로 일 수 있으며, 바람직하게는 대략 45도에 인접한 각도 예를 들면, 45도±25도일 수 있다.
예를 들면, 제1 및 제2 챔퍼면(44_1, 44_2)은 가공 효율을 고려하여 서로 대칭을 이루도록 제1 각도(α1) 및 제2 각도(α2)를 동일한 각도로 형성할 수 있다. 즉, 제1 및 제2 각도(α1,α2)를 모두 45도로 설정하거나, 모두 예각으로 설정하되 동일한 각도로 설정할 수 있다.
하지만, 제1 및 제2 각도(α1,α2)를 반드시 동일한 각도로 형성할 필요는 없으며 기판(SUB)이 설치되는 조건이나 환경에 따라 서로 상이하게 형성하는 것도 물론 가능하다.
기판(SUB)의 에지 영역(EDG)에 제1 및 제2 챔퍼면(44_1, 44_2)이 형성됨에 따라, 하기와 같이 기판(SUB)의 취급성이 향상될 수 있다.
기판(SUB)의 에지 영역(EDG)에 챔퍼면(44_1, 44_2)이 없는 경우, 기판(SUB)을 정렬하거나 고정할 때 기판(SUB)의 모서리가 기판 고정용 지그(미도시)에 접촉하면 기판(SUB)의 날카로운 직각 형태의 모서리에서 칩핑(chipping) 등의 파손이 발생하기 쉽다. 하지만 일 실시예와 같이 에지 영역(EDG)에 제1 및 제2 챔퍼면(44_1, 44_2)이 형성되는 경우 에지 영역(EDG)에 날가로운 직각 형태의 구조가 제거되므로 에지 영역(EDG)이 지그와 접촉하더라도 파손 가능성이 현저히 낮아질 수 있다.
또한, 기판(SUB)을 떨어뜨리는 경우, 챔퍼면(44_1, 44_2)이 없으면 기판(SUB)이 바닥면에 충돌하는 순간 기판(SUB)이 변형되면서 에지 영역(EDG)의 직각 형태의 모서리에서 칩핑이 발생할 수 있으나, 에지 영역(EDG)에 챔퍼면이 있는 경우는 칩핑의 발생빈도를 현저히 낮출 수 있다.
또한, 유리 재질의 기판(SUB)과 금속 재질의 측면 배선(도 9의 SSL)은 열변형률이 서로 상이하다. 이에 따라 에지 영역(EDG)에 챔퍼면(44_1, 44_2)이 없는 경우, 기판(SUB)과 측면 배선 간의 열변형률 차이로 인해 기판(SUB)의 제1 면(41)에 존재하는 측면 배선의 일부와 기판(SUB)의 제2 측면(45)에 존재하는 측면 배선의 일부가 팽창하게 되면 측면 배선이 들뜨게 되므로 기판(SUB)과 측면 배선 간의 밀착력이 저하될 수 있으며, 이로 인해 장기적으로는 측면 배선에 크랙이 발생하는 문제가 있다.
하지만 일 실시예와 같이 에지 영역(EDG)에 챔퍼면(44_1, 44_2)이 있는 경우 챔퍼면(44_1, 44_2)에서 발행하는 응력 집중이 낮아 기판(SUB)에 밀착되는 측면 배선의 밀착력 저하나 측면 배선에 발생하는 크랙을 현저히 줄일 수 있다.
도 14는 기판의 에지 영역에 측면 배선을 커버하는 제1 코팅 패턴 및 제2 코팅 패턴이 형성된 예를 나타낸 사시도이다.
다수의 측면 배선(SSL)은 폭이 수십㎛ 이고 두께는 수㎛로서 매우 미세한 굵기로 형성된다. 따라서, 다수의 측면 배선(SSL)은 기판(SUB)의 이동이나 조립 등 다양한 고정 중에 외부 구조물에 의해 쉽게 파손될 수 있다.
도 14를 참조하면, 다수의 측면 배선(SSL)을 보호하기 위해 에지 영역(EDG)에 절연재질로 이루어진 제1 코팅 패턴(PR) 및 제2 코팅 패턴(OC)이 형성될 수 있다. 이 때, 일 실시예에 따른 제1 코팅 패턴(PR) 및 제2 코팅 패턴(OC)은 동일한 물질로 형성될 수 있다. 예를 들어 제1 코팅 패턴(PR) 및 제2 코팅 패턴(OC)은, 포토 레지스터 및 차광 물질을 포함할 수 있다. 포토 레지스트는 감광성 폴리머를 포함하는 바인더를 포함할 수 있다. 차광 물질은, 블랙을 발현하기 위한 블랙 안료를 포함할 수 있다. 블랙 안료는 카본 블랙, 티타늄 블랙 등을 포함할 수 있다. 제1 코팅 패턴(PR) 및 제2 코팅 패턴(OC)은 블랙 안료를 포토 레지스트 내에서 고르게 분산하기 위한 분산제를 더 포함할 수 있다. 다만, 제1 코팅 패턴(PR) 및 제2 코팅 패턴(OC)을 형성하는 코팅 물질이 동일한 실시예로 한정되는 것은 아니다.
제1 코팅 패턴(PR)은 측면 배선(SSL)의 상면을 완전히 커버하도록 형성될 수 있다. 또한, 제2 코팅 패턴(OC)은 측면 배선(SSL)의 측면 및 제1 코팅 패턴(PR)의 측면을 완전히 커버하도록 형성될 수 있다.
일 실시예에 따르면, 제2 코팅 패턴(OC)은 제1 코팅 패턴(PR)의 상면의 모서리의 일부를 커버하도록 형성될 수 있다. 다시 말해, 기판(SUB)의 제1 면(41)으로부터 제1 코팅 패턴(PR)의 상면까지의 높이는 제1 면(41)으로부터 제2 코팅 패턴(OC)의 상면까지의 높이와 대체로 동일하나, 제1 면(41)으로부터 제1 코팅 패턴(PR)의 상면의 모서리 인근에 형성되는 제2 코팅 패턴(OC)의 상면까지의 높이는 제1 면(41)으로부터 제1 코팅 패턴(PR)의 상면까지의 높이보다 더 높을 수 있다.
이하, 본 개시에 따른 표시 패널 제조 공정을 개략적으로 설명한 후, 기판의 측면에 형성하는 측면 배선의 다양한 실시예에 따른 제조 공정들을 구체적으로 설명한다.
도 15a는 본 개시에 따른 주된 표시 패널 제조 공정을 나타낸 순서도이고, 도 15b는 기판 상에서 활성 영역과 비활성 영역을 나타낸 개략도이다.
도 15a를 참조하면, 기판(SUB)의 제1 면(41)에 박막트랜지스터 층(TFTL)을 형성할 수 있다(S1). 이하, 설명의 편의를 위해, 제3 표시 장치(13)을 기준으로 설명한다.
도 15b를 참조하면, 기판(SUB)의 제1 면(41)은 제3 화소(PX3)(또는, 도 4의 발광 소자(LE))가 실장되는 박막 트랜지스터층(도 4의 TFTL)이 형성되는 영역을 활성 영역(A1)으로 정의할 수 있고, 활성 영역(A1)을 제외한 나머지 영역을 비활성 영역(A2)으로 정의할 수 있다. 이 경우, 비활성 영역(A2)은 다수의 패드(PAD)가 배치되는 영역을 포함하여 기판(SUB)의 제1 면(41)에서 가장자리 부분일 수 있다.
박막 트랜지스터층이 기판(SUB)의 제1 면(41)에 형성된 후, 기판(SUB)의 비활성 영역(A2)에 포함된 모서리를 가공하여 챔퍼면(44_1, 44_2)을 형성할 수 있다(S2).
챔퍼면(44_1, 44_2)은 기판(SUB)의 에지 영역(EDG)의 각 모서리에 형성될 수 있다.
챔퍼면(44_1, 44_2) 형성 후, 비활성 영역(A2)에 배치된 다수의 패드(PAD)와 각각 전기적으로 연결되는 다수의 측면 배선(SSL, 도 11 참조)을 형성할 수 있다(S3).
이와 같이, 다수의 측면 배선(SSL)이 기판(SUB)의 에지 영역(EDG)에 형성되면, 다수의 발광 소자(LE)가 배열된 전사 기판으로부터 기판(SUB)의 박막 트랜지스터층(TFTL)으로 다수의 발광 소자를 전사할 수 있다(S4).
발광 소자(LE) 전사 공정은 레이저 전사(laser transfer), 픽 앤 플레이스(pick and place transfer) 전사, 롤 전사(roll transfer) 중 하나의 전사 방식을 통해 이루어질 수 있다.
이하, 도 16 및 도 17a 내지 도 17p를 참조하여, 기판(SUB)의 에지 영역(EDG)에 다수의 측면 배선(SSL)을 형성하는 과정을 순차적으로 설명한다.
도 16은 일 실시예에 따른 측면 배선 형성 방법을 나타낸 순서도이다. 도 17a 내지 도 17p는 일 실시예에 따라 기판(SUB)에 측면 배선(SSL)을 형성하는 과정을 순차적으로 나타낸 도면들이다.
도 16을 참조하면, 기판(SUB)의 에지 영역(EDG)에 금속막을 형성할 수 있다(S31).
도 17a를 참조하면, 기판(SUB)은 활성 영역(A1)에 박막 트랜지스터층(도 4의 TFTL)이 형성되고, 비활성 영역(A2)에 패드(PAD)가 형성되고, 비활성 영역(A2)의 모서리에 챔퍼면(44_1, 44_2)이 형성된 상태로 준비될 수 있다.
도 17b를 참조하면, 기판(SUB)의 에지 영역(EDG)을 제외한 기판(SUB)의 나머지 영역에 마스킹막(MSK)을 형성할 수 있다.
마스킹막(MSK)은 측면 배선(SSL)이 형성될 에지 영역(EDG)을 남기고 기판(SUB)의 대부분을 덮도록 형성될 수 있다. 마스킹막(MSK)은 기판(SUB)으로부터 분리가 용이한 필름 형태의 점착성 테이프로 이루어지거나 마스킹 잉크를 도포하여 형성될 수 있다.
도 17c를 참조하면, 마스킹막(MSK)에 의해 가려지지 않은 기판(SUB)을 진공 챔버(미도시)에 넣고, 진공 분위기에서 스퍼터링 처리 하여 에지 영역(EDG)에 소정 두께의 금속막(MTL)을 형성할 수 있다.
이때, 금속막(MTL)은 구리 및 티타늄을 포함할 수 있다. 예를 들어, 금속막(MTL)은 구리/티타늄의 이중막 구조를 가질 수 있다. 다만, 이는 예시적인 것으로서, 금속막(MTL)의 물질이 이에 한정되는 것은 아니다. 예를 들어, 금속막(MTL)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 티타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물을 포함할 수 있다. 또는, 금속막(MTL)은 투명 도전 물질을 포함할 수도 있다. 예를 들어, 투명 도전 물질로는 ITO, IZO, ZnO, IGZO, ITZO 등이 포함될 수 있다. 금속막(MTL)은 단일막 구조 또는 다중막 구조로 형성될 수 있다.
도 17d를 참조하면, 금속막(MTL) 형성이 완료되면, 기판(SUB)으로부터 마스킹막(MSK)을 제거할 수 있다.
도 17e를 참조하면, 제1 코팅 리본(PRR)과 같은 패턴이 형성된 다수의 제1 오목부(GRV1)를 가지는 잉크 전사용 제1 플레이트(PLT1)를 준비한다. 잉크 전사용 제1 플레이트(PLT1)의 오목부(GRV1)에 잉크를 도포하고 입체 패드(도 17f의 MOLD)를 잉크 전사용 제1 플레이트(PLT1)에 가압 밀착하여 잉크 전사용 제1 플레이트(PLT1)에 도포된 잉크를 입체 패드(MOLD)에 전사시킬 수 있다. 이 때, 상기 잉크는 포토 레지스트 및 블랙 안료를 포함할 수 있다. 상기 블랙 안료는 카본 블랙 및 티탄 블랙 중 적어도 하나를 포함할 수 있다.
이로 인해, 다수의 제1 코팅 리본(PRR)이 입체 패드(MOLD)의 일측면에 배치될 수 있다. 이 경우, 다수의 제1 코팅 리본(PRR)은 일정한 폭과 간격(g)으로 입체 패드(MOLD)에 배치될 수 있다.
입체 패드(MOLD)에 배치된 다수의 제1 코팅 리본(PRR)은 그 폭과 간격(g)을 설정할 때, 기판(SUB)의 제1 면(41)을 따라 제1 챔퍼면(44_1)에 인접하게 배치된 패드(PAD) 및 제2 면(42)을 따라 제2 챔퍼면(44_2)에 인접하게 배치된 연결 배선(CCL)의 간격을 고려하여 이루어지는 것이 바람직하다. 다수의 제1 코팅 리본(PRR)은 패드(PAD) 및 연결 배선(CCL)을 전기적으로 연결할 수 있는 정도의 길이(L1)로 형성될 수 있다.
입체 패드(MOLD)는 소정의 볼륨을 가지는 형상으로 이루어질 수 있으며, 외부에서 가해지는 힘에 의해 형상이 변형되었다가 그 힘이 제거되면 다시 원형으로 복원될 수 있는 정도의 탄성력을 가지는 재질(예: 실리콘)로 형성될 수 있다.
도 17f를 참조하면, 다수의 제1 코팅 리본(PRR)이 기판(SUB)의 에지 영역을 향하도록 입체 패드(MOLD)를 배치한 후, 도 17g와 같이 제1 코팅 리본(PRR)이 패드(PAD) 및 연결 배선(CCL)에 연결되도록 입체 패드(MOLD)를 기판(SUB)의 에지 영역(EDG)으로 밀착한 후 소정 압력으로 가압하는 패드 인쇄 공정을 진행한다.
패드 인쇄 공정을 통해, 완전히 경화되지 않은 정도 즉, 흘러내리지 않고 형상을 유지할 수 있을 정도의 다수의 제1 코팅 리본(PRR)은 기판(SUB)의 에지 영역(EDG)에 견고하게 부착될 수 있다.
이어서, 입체 패드(MOLD)에 가한 압력을 제거하면서 기판(SUB)의 에지 영역(EDG)으로부터 분리시키면, 도 17h와 같이 다수의 제1 코팅 리본(PRR)이 기판(SUB)의 에지 영역(EDG)에서 금속막(MTL) 상에 남을 수 있다.
이후, 경화된 제1 코팅 리본(PRR)을 마스크로 이용한 식각 공정으로 노출된 부분의 금속막(MTL)을 제거하여 기판(SUB)의 에지 영역(EDG) 상에 측면 배선(SSL)이 형성되도록 한다.
금속막(MTL)을 제거하기 위한 식각 공정은 건식이나 습식으로 진행할 수 있다. 상기 건식 식각 공정으로는 플라즈마 식각 공정을 이용할 수 있으며, 상기 습식 식각 공정으로는 금속의 종류에 따라 적합한 식각 용액(etchant)을 사용할 수 있다.
도 17i를 참조하면, 기판(SUB)의 측면 상(예: 제2 측면(45))에 측면 배선(SSL) 및 제1 코팅 패턴(PR)이 순차적으로 적층될 수 있다. 측면 배선(SSL)은 패드(PAD)와 연결 배선(CCL)을 물리적 및 전기적으로 연결할 수 있다.
도 17j를 참조하면, 식각 공정에서 제1 코팅 리본(PRR)을 마스크로 이용하므로, 평면 상 측면 배선(SSL)과 제1 코팅 패턴(PR)의 형상은 실질적으로 동일할 수 있다. 즉, 측면 배선(SSL)의 폭과 제1 코팅 패턴(PR)의 폭은 실질적으로 동일할 수 있다.
다만, 식각 공정 시, 식각 정도의 차이로 인해 제1 코팅 패턴(PR)의 단면은 사다리꼴 형상을 가질 수 있고, 도면에 도시하지 않았으나, 식각 공정 시, 식각액에 반응하여 측면 배선(SSL)의 하측면이 식각되어 측면 배선(SSL)은 언더 컷(under-cut) 부분을 포함할 수 있다.
도 17k를 참조하면, 제2 코팅 리본(OCR)과 같은 패턴이 형성된 일체의 제2 오목부(GRV2)를 가지는 잉크 전사용 제2 플레이트(PLT2)를 준비한다. 잉크 전사용 제2 플레이트(PLT2)의 제2 오목부(GRV2)에 잉크를 도포하고 입체 패드(도 17l의 MOLD)를 잉크 전사용 제2 플레이트(PLT2)에 가압 밀착하여 잉크 전사용 제2 플레이트(PLT2)에 도포된 잉크를 입체 패드(MOLD)에 전사시킬 수 있다. 이로 인해, 일체의 제2 코팅 리본(OCR)이 입체 패드(MOLD)의 일측면에 배치될 수 있다.
이 때, 일체의 제2 코팅 리본(OCR)은 일정한 폭과 간격(g)으로 형성된 다수의 개구(OPN)들을 포함할 수 있다. 개구(OPN)들은 도 17e에 도시된 제1 오목부(GRV1)(또는, 제1 코팅 리본(PRR))에 대응될 수 있다. 즉, 평면 상 개구(OPN)들의 형상과 제1 오목부(GRV1)(또는, 제1 코팅 리본(PRR))의 형상은 상호 일치할 수 있다. 이로 인해, 제1 코팅 패턴(PR)의 상면이 제2 코팅 패턴(OC)이 대체로 형성되지 않을 수 있다.
입체 패드(MOLD)에 배치된 일체의 제2 코팅 리본(OCR)은 개구(OPN)의 위치를 설정할 때, 제1 코팅 패턴(PR)의 위치를 고려하여 이루어지는 것이 바람직하다. 일체의 제2 코팅 리본(OCR)은 측면 배선(SSL)의 노출된 측면 및 제1 코팅 패턴(PR)의 노출된 패턴을 둘러싸도록 형성될 수 있다.
입체 패드(MOLD)는 소정의 볼륨을 가지는 형상으로 이루어질 수 있으며, 외부에서 가해지는 힘에 의해 형상이 변형되었다가 그 힘이 제거되면 다시 원형으로 복원될 수 있는 정도의 탄성력을 가지는 재질(예: 실리콘)로 형성될 수 있다.
도 17l을 참조하면, 다수의 제2 코팅 리본(OCR)이 기판(SUB)의 에지 영역(EDG)을 향하도록 입체 패드(MOLD)를 배치한 후, 도 17m과 같이 제2 코팅 리본(OCR)이 측면 배선(SSL) 및 제1 코팅 패턴(PR) 각각의 측면을 완전히 둘러싸도록 입체 패드(MOLD)를 기판(SUB)의 에지 영역(EDG)으로 밀착한 후 소정 압력으로 가압하는 패드 인쇄 공정을 진행한다.
패드 인쇄 공정을 통해, 완전히 경화되지 않은 정도 즉, 흘러내리지 않고 형상을 유지할 수 있을 정도의 다수의 제2 코팅 리본(OCR)은 기판(SUB)의 에지 영역(EDG)에 견고하게 부착될 수 있다.
이어서, 입체 패드(MOLD)에 가한 압력을 제거하면서 기판(SUB)의 에지 영역(EDG)으로부터 분리시키면, 도 17n와 같이 일체의 제2 코팅 패턴(OC)이 기판(SUB)의 에지 영역(EDG)에 남을 수 있다. 도 17o 및 도 17p를 참조하면, 기판(SUB)의 측면 상(예: 제2 측면(45))에 측면 배선(SSL) 및 제1 코팅 패턴(PR)이 순차적으로 적층될 수 있다. 측면 배선(SSL)은 패드(PAD)와 연결 배선(CCL)을 물리적 및 전기적으로 연결할 수 있다. 또한, 일 실시예에 따른 제2 코팅 패턴(OC)은 제1 코팅 패턴(PR)과 두께 방향으로 비중첩되게 형성될 수 있다. 즉, 기판(SUB)으로부터 제2 코팅 패턴(OC)의 상면 까지의 높이는 기판(SUB)으로부터 제1 코팅 패턴(PR)의 상면 까지의 높이와 실질적으로 동일할 수 있다.
다만, 이에 한정되는 것은 아니고, 공정 편차등으로 인해, 일 실시예에 따른 제2 코팅 패턴(OC)은 제1 코팅 패턴(PR)과 두께 방향으로 일부 중첩되게 형성될 수 있다. 즉, 기판(SUB)으로부터 제2 코팅 패턴(OC)의 상면 까지의 높이는 기판(SUB)으로부터 제1 코팅 패턴(PR)의 상면 까지의 높이와 대체로 동일하나, 제1 코팅 패턴(PR)의 테두리 부분에서는 기판(SUB)으로부터 제2 코팅 패턴(OC)의 상면 까지의 높이가 기판(SUB)으로부터 제1 코팅 패턴(PR)의 상면 까지의 높이보다 더 높을 수 있다.
도 18 내지 도 19b는 본 발명의 효과를 설명하기 위한 도면들이다.
도 18을 참조하면, 발광 소자(LE)들은 정전 헤드(Electrostatic Head)를 사용하는 정전기 방식 또는 PDMS(polydimethylsiloxane)나 실리콘 등의 탄성이 있는 고분자 물질을 전사 기판(TSUB)으로 사용하는 스탬프 방식을 통해 기판(SUB)의 화소 전극(PXE)과 공통 전극(CE) 상에 옮겨질 수 있다.
본 발명의 일 실시예에 따라, 제1 코팅 패턴(PR)과 제2 코팅 패턴(OC)이 두께 방향으로 대체로 중첩되지 않게 형성되면, 기판(SUB)의 제1 면(41)으로부터 발광 소자(LE)의 상면까지 제1 높이(H1)보다 기판(SUB)의 제1 면(41)으로부터 제2 코팅 패턴(OC)의 상면까지의 제2 높이(H2)가 더 낮으므로, 발광 소자(LE)의 제1 컨택 전극(CTE1)과 화소 전극(PXE) 사이의 접촉 및/또는 제2 컨택 전극(CTE2)과 공통 전극(CE) 사이의 접촉 불량이 방지될 수 있다.
반면에, 도 19a 및 도 19b를 참조하면, 제1 코팅 패턴(PR)과 제2 코팅 패턴(OC)이 두께 방향으로 완전히 중첩되게 형성되면, 기판(SUB)의 제1 면(41)으로부터 발광 소자(LE)의 상면까지 제1 높이(H1)보다 기판(SUB)의 제1 면(41)으로부터 제2 코팅 패턴(OC)의 상면까지의 제3 높이(H3)가 더 높으므로, 발광 소자(LE)의 제1 컨택 전극(CTE1)과 화소 전극(PXE) 사이의 접촉 및/또는 제2 컨택 전극(CTE2)과 공통 전극(CE) 사이의 접촉 불량이 발생될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
TLD: 타일형 표시 장치
11, 12, 13, 14: 제1 표시 장치, 제2 표시 장치, 제3 표시 장치, 제4 표시 장치
SUB: 기판
LE: 발광 소자
PAD: 패드
CCL: 연결 배선
SSL: 측면 배선
PR: 제1 코팅 패턴
OC: 제2 코팅 패턴
EDG: 에지 영역

Claims (20)

  1. 기판의 활성 영역에 박막 트랜지스터층을 형성하는 단계;
    상기 기판의 에지 영역에 금속막을 형성하는 단계;
    상기 금속막의 일부를 측면 배선 형태로 커버하는 제1 코팅 패턴들을 상기 에지 영역에 전사하는 단계;
    상기 금속막을 식각하여 상기 제1 코팅 패턴들 각각에 의해 상면이 커버되는 상기 측면 배선들을 형성하는 단계;
    상기 측면 배선들 및 상기 제1 코팅 패턴들 각각의 측면을 커버하는 제2 코팅 패턴을 상기 에지 영역에 전사하는 단계; 및
    상기 박막 트랜지스터층에 복수의 발광 소자들을 전사하는 단계;를 포함하되,
    상기 제2 코팅 패턴은 평면 상 상기 제1 코팅 패턴들에 대응되는 개구들을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 기판의 일 면으로부터 상기 제1 코팅 패턴의 상 면까지의 높이는 상기 기판의 일 면으로부터 상기 제2 코팅 패턴의 상 면까지의 높이와 실질적으로 동일한 표시 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 제1 코팅 패턴의 테두리 부분에서 상기 기판의 일 면으로부터 상기 제2 코팅 패턴의 상면까지의 높이는 상기 기판의 일 면으로부터 상기 제1 코팅 패턴의 상면까지의 높이보다 더 높은 표시 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 에지 영역은 상기 기판의 측면에 해당하는 제1 영역, 상기 제1 영역에 인접한 상기 기판의 전면에 해당하는 제2 영역, 및 상기 제1 영역에 인접한 상기 기판의 후면에 해당하는 제3 영역을 포함하는 표시 장치의 제조 방법.
  5. 제4 항에 있어서,
    상기 제1 영역 및 상기 제2 영역이 맞닿는 상기 기판의 모서리에 제1 챔퍼면을 포함하고, 상기 제1 영역 및 상기 제3 영역이 맞닿는 상기 기판의 모서리에 제2 챔퍼면을 포함하는 표시 장치의 제조 방법.
  6. 제4 항에 있어서,
    상기 박막 트랜지스터층을 형성하는 단계는, 상기 제2 영역에 상기 박막 트랜지스터층의 신호 라인과 연결되는 패드를 형성하는 단계 및 상기 제3 영역에 외부 구동부와 연결되는 연결 배선을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  7. 제6 항에 있어서,
    상기 측면 배선들 각각은 상기 패드와 상기 연결 배선을 물리적 및 전기적으로 연결하는 표시 장치의 제조 방법.
  8. 제1 항에 있어서,
    상기 금속막은 스퍼터링 공정에 의해 상기 에지 영역에 일체로 형성되는 표시 장치의 제조 방법.
  9. 제1 항에 있어서,
    상기 제1 코팅 패턴들을 전사하는 단계는,
    제1 코팅 패턴들과 같은 패턴이 형성된 다수의 제1 오목부들을 가지는 제1 플레이트를 준비하는 단계;
    상기 제1 오목부들에 잉크를 도포하는 단계;
    제1 입체 패드를 상기 제1 플레이트에 가압 밀착하여 제1 코팅 리본들을 상기 제1 입체 패드에 전사하는 단계; 및
    상기 제1 입체 패드를 이용한 인쇄 공정을 통해 상기 제1 코팅 리본들을 상기 에지 영역에 전사하여 상기 제1 코팅 패턴을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 제2 코팅 패턴들을 전사하는 단계는,
    제2 코팅 패턴들과 같은 패턴이 형성된 일체의 제2 오목부들을 가지는 제2 플레이트를 준비하는 단계;
    상기 제2 오목부들에 상기 잉크를 도포하는 단계;
    제2 입체 패드를 상기 제2 플레이트에 가압 밀착하여 제2 코팅 리본들을 상기 제2 입체 패드에 전사하는 단계; 및
    상기 제2 입체 패드를 이용한 인쇄 공정을 통해 상기 제2 코팅 리본들을 상기 에지 영역에 전사하여 상기 제2 코팅 패턴을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 잉크는 포토 레지스트 및 블랙 안료를 포함하는 표시 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 블랙 안료는 카본 블랙 및 티탄 블랙 중 적어도 하나를 포함하는 표시 장치의 제조 방법.
  13. 제1 항에 있어서,
    상기 발광 소자들을 전사하는 단계는, PDMS(polydimethylsiloxane)나 실리콘 등의 탄성이 있는 고분자 물질을 전사 기판으로 사용하는 스탬프 방식을 이용하는 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 기판의 일 면으로부터 상기 전사 기판의 일 면까지의 높이는 상기 기판의 일 면으로부터 상기 제2 코팅 패턴의 상면까지의 높이보다 높은 표시 장치의 제조 방법.
  15. 기판;
    상기 기판의 활성 영역 상에 배치되는 발광 소자들;
    상기 기판의 전면 에지 영역에 배치되며, 상기 발광 소자들에 전기적으로 접속되는 패드들;
    상기 기판의 배면 에지 영역에 배치되는 연결 배선들; 및
    상기 기판의 측면을 통해 상기 패드들과 상기 배선들을 각각 전기적으로 연결하는 측면 배선들; 을 포함하되,
    상기 측면 배선들은, 제1 코팅 패턴들에 의해 상면이 커버되고, 제2 코팅 패턴에 의해 측면이 커버되며,
    상기 제2 코팅 패턴은 평면 상 상기 제1 코팅 패턴들에 대응되는 개구들을 포함하는 것을 특징으로 하는 표시 장치.
  16. 제15 항에 있어서,
    상기 기판의 일 면으로부터 상기 제1 코팅 패턴의 상 면까지의 높이는 상기 기판의 일 면으로부터 상기 제2 코팅 패턴의 상 면까지의 높이와 실질적으로 동일한 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 코팅 패턴의 테두리 부분에서 상기 기판의 일 면으로부터 상기 제2 코팅 패턴의 상면까지의 높이는 상기 기판의 일 면으로부터 상기 제1 코팅 패턴의 상면까지의 높이보다 더 높은 표시 장치.
  18. 제15 항에 있어서,
    상기 상기 기판의 전면 및 측면이 맞닿는 모서리에 제1 챔퍼면을 포함하고, 상기 기판의 배면 및 측면이 맞닿는 모서리에 제2 챔퍼면을 포함하는 표시 장치.
  19. 제15 항에 있어서,
    상기 기판의 일 면으로부터 상기 발광 소자의 상 면까지의 높이는 상기 기판의 일 면으로부터 상기 제2 코팅 패턴의 상면까지의 높이보다 높은 표시 장치.
  20. 제15 항에 있어서,
    상기 제1 코팅 패턴 및 상기 제2 코팅 패턴은 포토 레지스트 및 블랙 안료를 포함하는 표시 장치.
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