KR20230111823A - Multilayerd electronic component - Google Patents

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김경준
김미경
노언주
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Abstract

본 발명의 일 실시형태에 의한 적층형 전자 부품은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극을 포함하는 바디; 및 상기 내부 전극과 연결되되, 상기 바디의 외측에 배치되는 외부 전극; 을 포함하며, 상기 유전체층은 BaTiO3계 모재 주성분과 부성분을 포함하되, 상기 부성분은 디스프로슘(Dy) 및 터븀(Tb)을 포함하고, 상기 터븀(Tb)의 함량은 상기 모재 주성분 100몰 대비 0.2몰 이상 1.0몰 미만이며, 상기 유전체층은 입도분포계에 따른 누적 입도분포에서 부피누계 50%가 되는 지점(D50)의 입자 크기가 60nm 이상 250nm 이하인 복수의 유전체 결정립을 포함할 수 있다.A multilayer electronic component according to an embodiment of the present invention includes a body including a plurality of dielectric layers and internal electrodes disposed to face each other with the dielectric layers interposed therebetween; and an external electrode connected to the internal electrode and disposed outside the body. The dielectric layer includes a BaTiO 3 -based base material main component and subcomponents, wherein the subcomponents include dysprosium (Dy) and terbium (Tb), and the content of terbium (Tb) is 0.2 mol or more and less than 1.0 mol relative to 100 mol of the base material main component, and the dielectric layer is a particle at a point (D50) at which the accumulated volume is 50% in the cumulative particle size distribution according to the particle size distribution system It may include a plurality of dielectric crystal grains having a size of 60 nm or more and 250 nm or less.

Description

적층형 전자 부품{MULTILAYERD ELECTRONIC COMPONENT}Multilayer electronic components {MULTILAYERD ELECTRONIC COMPONENT}

본 발명은 적층형 전자 부품에 관한 것이다.The present invention relates to multilayer electronic components.

적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC : Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD : Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP : Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서이다. 또한, 콘덴서의 적용범위가 점점 더 넓어짐에 따라, 소형화, 고용량화 및 고신뢰성 요구가 점차 확대되고 있다.Multi-Layered Ceramic Capacitor (MLCC), one of the multilayer electronic components, is a chip-type capacitor that charges or discharges electricity by being mounted on printed circuit boards of various electronic products, such as video devices such as Liquid Crystal Displays (LCDs) and Plasma Display Panels (PDPs), computers, smartphones, and mobile phones. In addition, as the range of application of capacitors becomes wider and wider, demands for miniaturization, high capacity and high reliability are gradually expanding.

한편, 고용량화 및 고신뢰성을 달성하기 위해 세라믹계 유전체 조성물에 첨가제 원소들을 포함시켜 신뢰성을 향상시키고자 하는 시도들이 있었으나, 일정한 크기 이하로 유전체 조성물을 제조하는 경우, 목표로 하는 고신뢰성 수준을 달성하기 어렵고 소성 안정성이 낮아 새로운 기종의 개발에 어려움이 있었다.On the other hand, attempts have been made to improve reliability by including additive elements in a ceramic dielectric composition in order to achieve high capacity and high reliability, but when a dielectric composition is manufactured to a certain size or less, it is difficult to achieve a target high reliability level and firing stability is low, so it is difficult to develop a new type.

일본 공개특허공보 제2020-136298호Japanese Unexamined Patent Publication No. 2020-136298

본 발명이 해결하고자 하는 여러 과제 중 하나는 세라믹계 유전체 조성물에 첨가제 원소를 가첨하여 적층형 전자 부품의 신뢰성을 향상시키는 것이다.One of the various problems to be solved by the present invention is to improve the reliability of a multilayer electronic component by adding an additive element to a ceramic dielectric composition.

다만, 본 발명은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.However, the present invention is not limited to the above, and will be more easily understood in the process of describing specific embodiments of the present invention.

본 발명의 일 실시형태에 의한 적층형 전자 부품은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극을 포함하는 바디; 및 상기 내부 전극과 연결되되, 상기 바디의 외측에 배치되는 외부 전극; 을 포함하며, 상기 유전체층은 BaTiO3계 모재 주성분과 부성분을 포함하되, 상기 부성분은 디스프로슘(Dy) 및 터븀(Tb)을 포함하고, 상기 터븀(Tb)의 함량은 상기 모재 주성분 100몰 대비 0.2몰 이상 1.0몰 미만이며, 상기 유전체층은 입도분포계에 따른 누적 입도분포에서 부피누계 50%가 되는 지점(D50)의 입자 크기가 60nm 이상 250nm 이하인 복수의 유전체 결정립을 포함할 수 있다.A multilayer electronic component according to an embodiment of the present invention includes a body including a plurality of dielectric layers and internal electrodes disposed to face each other with the dielectric layers interposed therebetween; and an external electrode connected to the internal electrode and disposed outside the body. The dielectric layer includes a BaTiO 3 -based base material main component and subcomponents, wherein the subcomponents include dysprosium (Dy) and terbium (Tb), and the content of terbium (Tb) is 0.2 mol or more and less than 1.0 mol relative to 100 mol of the base material main component, and the dielectric layer is a particle at a point (D50) at which the accumulated volume is 50% in the cumulative particle size distribution according to the particle size distribution system It may include a plurality of dielectric crystal grains having a size of 60 nm or more and 250 nm or less.

본 발명의 여러 효과 중 하나는, 세라믹계 유전체 조성물에 첨가제 원소를 가첨하여 유전체층을 형성하는 경우, 적층형 전자 부품의 신뢰성을 향상시킬 수 있다.One of the various effects of the present invention is that when a dielectric layer is formed by adding an additive element to a ceramic-based dielectric composition, reliability of a multilayer electronic component can be improved.

다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.However, the various advantageous advantages and effects of the present invention are not limited to the above description, and will be more easily understood in the process of describing specific embodiments of the present invention.

도 1은 본 발명의 일 실시예에 따른 적층형 적자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도이다.
도 3은 본 발명의 일 실시예 및 비교예에 따른 TEM 이미지이다.
도 4는 본 발명의 일 실시예 및 비교예에 따른 가혹 신뢰성 평가 결과 그래프이다.
1 schematically illustrates a perspective view of a laminated deficit component according to an embodiment of the present invention.
2 is a cross-sectional view taken along line II′ of FIG. 1;
3 is a TEM image according to an embodiment and a comparative example of the present invention.
4 is a graph showing a result of severe reliability evaluation according to an embodiment of the present invention and a comparative example.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하에서 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and accompanying drawings. However, the embodiments of the present invention can be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Therefore, the shape and size of elements in the drawings may be exaggerated for clearer explanation, and elements indicated by the same reference numerals in the drawings are the same elements.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내에서의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.In addition, in order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of description, so the present invention is not necessarily limited to the shown bar. In addition, components having the same function within the scope of the same concept are described using the same reference numerals. Furthermore, throughout the specification, when it is said that a certain part includes a certain component, this means that it may further include other components, not excluding other components unless otherwise stated.

도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.In the drawing, the first direction may be defined as the stacking direction or the thickness (T) direction, the second direction may be defined as the length (L) direction, and the third direction may be defined as the width (W) direction.

적층형 전자 부품Stacked electronic components

도 1은 본 발명의 일 실시예에 따른 적층형 적자 부품의 사시도를 개략적으로 도시한 것이다.1 schematically illustrates a perspective view of a laminated deficit component according to an embodiment of the present invention.

도 2는 도 1의 I-I`에 따른 단면도이다.FIG. 2 is a cross-sectional view taken along line II′ of FIG. 1 .

이하 도 1 및 도 2를 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품에 대하여 상세히 설명한다.Hereinafter, a multilayer electronic component according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2 .

본 발명의 일 실시형태에 따른 적층형 전자 부품은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극을 포함하는 바디 및 상기 내부 전극과 연결되되, 상기 바디의 외측에 배치되는 외부 전극을 포함하며, 상기 유전체층은 BaTiO3계 모재 주성분과 부성분을 포함하되, 상기 부성분은 디스프로슘(Dy) 및 터븀(Tb)을 포함하고, 상기 터븀(Tb)의 함량은 상기 모재 주성분 100몰 대비 0.2몰 이상 1.0몰 미만이며, 상기 유전체층은 입도분포계에 따른 누적 입도분포에서 부피누계 50%가 되는 지점(D50)의 입자 크기가 60nm 이상 250nm 이하인 복수의 유전체 결정립을 포함할 수 있다.A multilayer electronic component according to an embodiment of the present invention includes a body including a plurality of dielectric layers and internal electrodes disposed to face each other with the dielectric layers interposed therebetween, and an external electrode connected to the internal electrodes and disposed outside the body, wherein the dielectric layer is BaTiO3Including the base material main component and subcomponent, wherein the subcomponent includes dysprosium (Dy) and terbium (Tb), the content of terbium (Tb) is 0.2 mol or more and less than 1.0 mol relative to 100 mol of the base material main component, and the dielectric layer has a particle size of 60 nm or more and 250 nm or less at the point (D50) at which the cumulative volume total is 50% in the cumulative particle size distribution according to the particle size distribution system It may include a plurality of dielectric crystal grains.

바디(110)는 복수의 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 내부 전극(121, 122)을 포함할 수 있다.The body 110 may include a plurality of dielectric layers 111 and internal electrodes 121 and 122 disposed to face each other with the dielectric layers 111 interposed therebetween.

바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.Although the specific shape of the body 110 is not particularly limited, as shown, the body 110 may have a hexahedral shape or a shape similar thereto. Due to shrinkage of the ceramic powder included in the body 110 during firing, the body 110 may have a substantially hexahedral shape, although it does not have a perfectly straight hexahedral shape.

바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1. 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 내지 제4 면과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다.The body 110 may include first and second surfaces 1 and 2 facing each other in a first direction, third and fourth surfaces 3 and 4 connected to the first and second surfaces 1 and 2 and facing each other in a second direction, and fifth and sixth surfaces 5 and 6 connected to the first to fourth surfaces and facing each other in a third direction.

바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로써, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고서는 확인하기 곤란할 정도로 일체화될 수 있다.The plurality of dielectric layers 111 forming the body 110 are in a sintered state, and the boundary between adjacent dielectric layers 111 may be integrated to the extent that it is difficult to confirm without using a scanning electron microscope (SEM).

유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다The material forming the dielectric layer 111 may include various ceramic additives, organic solvents, plasticizers, binders, dispersants, and the like added to powder such as barium titanate (BaTiO 3 ) according to the purpose of the present invention.

한편, 유전체층(111)의 두께(td)는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품(100)의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 유전체층(111)의 두께(td)는 0.4μm 이하일 수 있다. 여기서, 유전체층(111)의 두께(td)는 유전체층(111)의 평균 두께를 의미할 수 있다. 이때, 상기 유전체층(111)은 적층형 전자 부품의 소형화 및 고용량화를 위해 400층 이하일 수 있으며, 상온 유전율이 3000 이상일 수 있다.Meanwhile, the thickness td of the dielectric layer 111 does not need to be particularly limited. However, in order to more easily achieve miniaturization and high capacity of the multilayer electronic component 100, the thickness td of the dielectric layer 111 may be 0.4 μm or less. Here, the thickness td of the dielectric layer 111 may mean an average thickness of the dielectric layer 111 . In this case, the dielectric layer 111 may have 400 layers or less, and may have a dielectric constant of 3000 or more at room temperature for miniaturization and high capacity of the multilayer electronic component.

유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 유전체층(111)을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 액티브부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 유전체층(111)으로 확장하여 평균값을 측정하면, 유전체층(111)의 평균 두께를 더욱 일반화할 수 있다.The average thickness of the dielectric layer 111 may be measured by scanning an image of a cross section of the body 110 in the longitudinal and thickness directions (L-T) with a scanning electron microscope (SEM) at a magnification of 10,000. More specifically, an average value may be measured by measuring the thickness of one dielectric layer 111 at 30 equally spaced points in the longitudinal direction in the scanned image. The 30 equally spaced points may be designated in the active part Ac. In addition, if the average value is measured by extending the average value measurement to 10 dielectric layers 111, the average thickness of the dielectric layer 111 can be further generalized.

또한, 상기 유전체층은 BaTiO3계 모재 주성분과 부성분을 포함할 수 있다.In addition, the dielectric layer may include a main component and a subcomponent of a BaTiO 3 based base material.

보다 구체적으로, 유전체층(111)을 형성하는 상기 BaTiO3계 모재 주성분은, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.More specifically , the main component of the BaTiO 3 base material forming the dielectric layer 111 is (Ba 1-x Ca x )TiO 3 , Ba(Ti 1-y Ca y ) O 3 , (Ba 1-x Ca x )(Ti 1-y Zr y )O 3 or Ba(Ti 1-y Zr y )O 3 and the like, but are not necessarily limited thereto.

상기 부성분은 디스프로슘(Dy) 및 터븀(Tb)을 포함하고, 상기 터븀(Tb)의 함량은 상기 모재 주성분 100몰 대비 0.2몰 이상 1.0몰 미만일 수 있다.The subcomponent includes dysprosium (Dy) and terbium (Tb), and the content of terbium (Tb) may be 0.2 mol or more and less than 1.0 mol based on 100 mol of the main component of the base material.

일반적으로, 적층형 전자 부품 내부의 유전체의 신뢰성을 확보하기 위하여 희토류계 원소들이 부성분으로 많이 첨가되고 있다. 이러한 희토류계 원소들 중 디스프로슘(Dy)은 모재 주성분인 티탄산바륨(BaTiO3)에 첨가시 Ba-site를 치환하면서 산소 빈자리 공공의 농도를 줄임으로써 신뢰성 개선에 효과가 있음이 알려져 있다.In general, in order to secure the reliability of the dielectric inside the multilayer electronic component, a lot of rare earth elements are added as subcomponents. Among these rare earth elements, dysprosium (Dy) is known to be effective in improving reliability by reducing the concentration of oxygen vacancies while substituting a Ba-site when added to barium titanate (BaTiO 3 ), which is the main component of the base material.

한편, 디스프로슘(Dy)보다 이온 반경이 큰 희토류 원소, 예를 들어 란타넘(La), 사마륨(Sm) 등을 사용하는 경우 Ba-site를 더 효과적으로 치환할 수 있기 때문에 산소 빈자리 결함 농도 감소에는 더욱 효과적이지만, 지나친 반도체화로 인하여 절연 저항이 급격히 하락하는 문제가 있기에 실제로 적용되지는 못하고 있다.On the other hand, when using a rare earth element having a larger ionic radius than dysprosium (Dy), for example, lanthanum (La), samarium (Sm), etc., Ba-site can be more effectively substituted, so it is more effective in reducing the concentration of oxygen vacancy defects. However, it is not applied in practice because there is a problem in that insulation resistance rapidly decreases due to excessive semiconductorization.

따라서, 신뢰성 개선을 위해 산소 빈자리 결함 농도를 최소화시키면서도, 절연저항 확보를 위해 반도체화 역시 억제하기 위해서는 디스프로슘(Dy)보다 이온 반경은 더 크되, 디스프로슘(Dy)과의 크기 차이가 크지 않은 희토류 원소를 적용하는 것을 필요로 하였다.Therefore, in order to suppress semiconductorization to secure insulation resistance while minimizing oxygen vacancy defect concentration for reliability improvement, it is necessary to apply a rare earth element having a larger ionic radius than dysprosium (Dy) but not having a large size difference with dysprosium (Dy).

또한, 일반적인 희토류 원소들의 전자가는 고정 전자가(Fixed-valence)가 +3가 이기 때문에, Ba(+2)를 치환하는 경우 하나의 양전하(single positive charge, D· Ba)를 가지지만, 터븀(Tb)과 같이 +4의 가변 전자(Multi-valence)를 가질 수 있는 경우, 이중 양전하(double positive charge, D·· Ba)를 가질 수 있기 때문에 산소 빈자리 결함 농도 감소 효과가 2배가 될 수 있다.In addition, since the fixed-valence of general rare earth elements is +3, when Ba(+2) is substituted, it has a single positive charge (D Ba ), but when it can have a multi-valence of +4 like terbium (Tb), it can have a double positive charge ( D Ba ), so the effect of reducing the concentration of oxygen vacancies can be doubled. there is

반대로, 이터븀(Yb)과 같이 +2의 가변 전자가를 가지는 경우, Ba(+2)를 치환시 전하적으로 중성이기 때문에, 산소 빈자리 결함 농도 감소에 효과적이지 않으며, 이러한 이유 때문에 이터븀(Yb) 첨가시에 오히려 신뢰성이 더 열화된다고 알려져 있다.Conversely, when ytterbium (Yb) has a variable electron valency of +2, since it is charge-neutral when Ba (+2) is substituted, it is not effective in reducing the oxygen vacancy defect concentration, and for this reason, it is known that reliability is further deteriorated when ytterbium (Yb) is added.

결과적으로, 디스프로슘(Dy)보다 이온 반경은 크지만, 절연 저항을 감소시킬 정도로 반도체화가 되지 않고, 다중 전자가를 가지는 터븀(Tb) 원소가 산소 빈자리 결함 농도 감소에 가장 효과적이어서 적층형 전자 부품 유전체의 신뢰성을 크게 개선시킬 수 있을 것이며, 디스프로슘(Dy)과 터븀(Tb)을 동시에 적용한 유전체 자기 조성물을 첨가하는 것이 중요할 수 있다.As a result, although it has a larger ionic radius than dysprosium (Dy), terbium (Tb) element, which is not semiconductorized to the extent of reducing insulation resistance and has multiple electron valences, is most effective in reducing the concentration of oxygen vacancy defects. Thus, the reliability of the dielectric of multilayer electronic components can be greatly improved, and it may be important to add a dielectric ceramic composition in which dysprosium (Dy) and terbium (Tb) are simultaneously applied.

종래에는 유전체 자기 조성물에 희토류 원소로써, 디스프로슘(Dy), 가돌리늄(Gd) 및 터븀(Tb) 중 1가지 이상을 첨가하는 시도가 있었으나, 터븀(Tb)의 상술한 효과에 대한 인식 없이 단순히 희토류 원소로서 나열하거나 소량 첨가된 정도에 불과하였으며, 신뢰성 향상을 위해 첨가되는 터븀(Tb)의 함량에 대한 구체적인 연구는 거의 없었던 것으로 보인다.Conventionally, attempts have been made to add one or more of dysprosium (Dy), gadolinium (Gd), and terbium (Tb) as rare earth elements to a dielectric ceramic composition, but without recognizing the above-mentioned effects of terbium (Tb), it was simply listed as a rare earth element or added in small amounts, and it seems that there has been little specific research on the content of terbium (Tb) added to improve reliability.

한편, 상기 터븀(Tb)이 상기 모재 주성분 100몰 대비 0.2몰 미만인 경우, 터븀(Tb)의 첨가에 따른 신뢰성 개선 효과가 부족할 수 있고, 1.0몰 이상인 경우 신뢰성 면에서는 유리하나, 퀴리온도인 Tc(Curie Temperature)가 상온으로 이동하면서 용량온도계수(Temperature Coefficient of Capacitance, TCC) 등의 온도 특성이 크게 저하될 수 있으며, 반도체화로 인한 절연저항의 저하가 발생할 수 있다.On the other hand, when the amount of terbium (Tb) is less than 0.2 mol relative to 100 mol of the main component of the base material, the reliability improvement effect due to the addition of terbium (Tb) may be insufficient, and when it is greater than 1.0 mol, it is advantageous in terms of reliability, but as the Curie temperature, Tc (Curie Temperature) moves to room temperature, temperature characteristics such as temperature coefficient of capacitance (TCC) may be greatly reduced, and insulation due to semiconductorization A decrease in resistance may occur.

한편, 유전체층은 입도분포계에 따른 누적 입도분포에서 부피누계 50%가 되는 지점(D50)의 입자 크기가 60nm 이상 250nm 이하인 복수의 유전체 결정립을 포함할 수 있다.Meanwhile, the dielectric layer may include a plurality of dielectric crystal grains having a particle size of 60 nm or more and 250 nm or less at a point (D50) at which the cumulative volume is 50% in the cumulative particle size distribution according to the particle size distribution system.

여기서 D50은 입도분포계에 따른 누적 입도분포에서 부피누계 50% 되는 지점의 입자크기를 의미할 수 있다. 예를 들어, D50=100nm라는 것은 부피 누적으로 100nm 이하 크기인 입자들이 50 부피%를 차지한다는 의미이다.Here, D50 may mean the particle size at the point where the cumulative volume is 50% in the cumulative particle size distribution according to the particle size distribution system. For example, D50 = 100 nm means that particles with a size of 100 nm or less occupy 50% by volume in terms of volume accumulation.

보다 구체적으로, 50nm 이상 150nm 이하의 D50 크기를 가지는 고상 미립 모재에 부성분을 가첨하여 결정립 성장을 유도하여, 유전체 결정립의 D50 크기가 60nm 이상 250nm 이하일 수 있다.More specifically, grain growth may be induced by adding subcomponents to a solid particulate base material having a D50 size of 50 nm or more and 150 nm or less, and the D50 size of the dielectric crystal grains may be 60 nm or more and 250 nm or less.

고상 미립 모재의 D50=50nm 인 경우, 부성분 첨가에 따른 결정립 성장은 D50 기준으로 60nm 이상 100nm 이하가 될 수 있으며, 고상 미립 모재의 D50=150nm 인 경우, 부성분 첨가에 따른 결정립 성장은 D50 기준으로 170nm 이상 250nm 이하일 수 있다.In the case of D50 = 50 nm of the solid particulate parent material, the grain growth due to the addition of subcomponents may be 60 nm or more and less than 100 nm based on D50, and in the case of D50 = 150 nm of the solid particulate parent material, the crystal grain growth due to the addition of subcomponents may be 170 nm or more and 250 nm or less based on D50.

한편, 유전체 결정립의 D50 크기가 50nm 미만인 경우에는, 유전율 저하 및 입성장율 저하에 따른 첨가원소 고용부족 현상에 의한 기대효과 구현이 미흡해지는 문제점이 발생할 우려가 있으며, 250nm를 초과하는 경우에는, 온도특성 및 DC 전압에 따른 용량 변화율이 증가할 우려가 있고, 유전체층 당 유전체 결정립 개수의 감소 또는 유전체 내 기공(pore)이 발생함에 따라 적층형 전자 부품의 신뢰성이 저하될 우려가 있다.On the other hand, when the D50 size of the dielectric crystal grains is less than 50 nm, there is a concern that the implementation of the expected effect due to the lack of employment of additive elements due to the decrease in dielectric constant and the decrease in grain growth rate may occur, and if it exceeds 250 nm, there is a risk of an increase in temperature characteristics and a capacity change rate according to DC voltage, and a decrease in the number of dielectric crystal grains per dielectric layer or the occurrence of pores in the dielectric, thereby reducing the reliability of multilayer electronic components.

본 발명의 일 실시예에 있어서, 상기 디스프로슘(Dy)의 함량은 상기 모재 주성분 100몰 대비 0.2몰 이상 1.2몰 미만일 수 있다.In one embodiment of the present invention, the content of dysprosium (Dy) may be 0.2 mol or more and less than 1.2 mol based on 100 mol of the base material main component.

상기 디스프로슘(Dy)이 상기 모재 주성분 100몰 대비 0.2몰 미만인 경우, 디스프로슘(Dy)의 첨가에 따른 신뢰성 개선 효과가 부족할 수 있고, 1.2몰 이상인 경우 신뢰성 면에서는 유리하나, Tc(Curie Temperature)가 상온으로 이동하면서 용량온도계수(TCC) 등의 온도 특성이 크게 저하될 수 있으며, 반도체화로 인한 절연저항의 저하가 발생할 수 있다.When the amount of dysprosium (Dy) is less than 0.2 mol relative to 100 mol of the main component of the base material, the reliability improvement effect due to the addition of dysprosium (Dy) may be insufficient, and when it is 1.2 mol or more, it is advantageous in terms of reliability. However, as Tc (Curie Temperature) moves to room temperature, temperature characteristics such as capacity temperature coefficient (TCC) may be greatly reduced, and insulation resistance may be reduced due to semiconductorization.

본 발명의 일 실시예에 있어서, 상기 유전체 결정립의 전체 개수(A) 대비 상기 유전체 결정립 내부에 기공(pore)이 존재하는 유전체 결정립의 개수(b)는 b/A < 0.01 을 만족할 수 있다. 또한, 상기 유전체 결정립 내부에 기공(pore)이 존재하지 않고, 결정립계 삼중점에 기공(pore)이 배치될 수 있다.In one embodiment of the present invention, the number (b) of dielectric grains having pores in the dielectric grains relative to the total number (A) of the dielectric grains may satisfy b/A < 0.01. In addition, pores may not exist inside the dielectric crystal grains, and pores may be disposed at the triple point of the crystal grain boundary.

보다 구체적으로, 모재 주성분에 희토류 원소가 첨가됨에 따라 결정립 성장이 일어날 수 있는데, 이때 결정립 내부에 기공(pore)이 잔존하여 적층형 전자 부품의 신뢰성이 저하될 수 있다.More specifically, crystal grain growth may occur as rare earth elements are added to the main component of the base material. At this time, pores may remain inside the crystal grains, and reliability of the multilayer electronic component may deteriorate.

이를 방지하기 위해, 50nm 이상 150nm 이하의 크기를 가지는 고상 미립모재에 디스프로슘(Dy) 또는 터븀(Tb)을 첨가하되, 디스프로슘(Dy)의 함량이 모재 주성분 100몰 대비 0.2몰 이상 1.2몰 미만이 되도록 조절하는 경우 또는 터븀(Tb)의 함량이 모재 주성분 100몰 대비 0.2몰 이상 1.0몰 미만이 되도록 조절하는 경우, 신뢰성이 향상되면서 결정립 내부에 기공(pore)이 존재하지 않거나 거의 존재하지 않도록 제조할 수 있다.In order to prevent this, dysprosium (Dy) or terbium (Tb) is added to the solid particulate parent material having a size of 50 nm or more and 150 nm or less, but the content of dysprosium (Dy) is adjusted to be 0.2 mol or more and less than 1.2 mol based on 100 mol of the main component of the parent material. In the case of control, it can be manufactured so that there is no or almost no pores inside the crystal grains while reliability is improved.

도 3은 유전체층의 유전체 결정립의 TEM 이미지이다. 이를 참조하면, 종래 수열합성법 등을 통해 제작한 200nm 미만 크기의 BaTiO3계 미립 모재에 디스프로슘(Dy) 첨가제를 가첨하였을 때, 180nm 이상 300nm 이하의 결정립 크기를 가졌으며, 결정립 내부에 기공(pore)이 형성되어 있음을 도 3의 (a)로부터 확인할 수 있다. 반면, 본 발명의 일 실시예인 200nm 미만 크기의 BaTiO3 고상 미립 모재에 디스프로슘(Dy) 및 터븀(Tb)을 포함하는 첨가제를 가첨하였을 때, 결정립 내부에 기공(pore)이 거의 형성되지 않았으며, 삼중점에 기공(pore)이 형성되었음을 도 3의 (b)로부터 확인할 수 있다.3 is a TEM image of dielectric crystal grains of a dielectric layer. Referring to this, when a dysprosium (Dy) additive is added to a BaTiO 3 based particulate base material having a size of less than 200 nm manufactured through a conventional hydrothermal synthesis method, etc., it has a crystal grain size of 180 nm or more and 300 nm or less, and pores are formed inside the crystal grains. It can be confirmed from FIG. 3 (a). On the other hand, when additives containing dysprosium (Dy) and terbium (Tb) were added to the BaTiO 3 solid particulate base material having a size of less than 200 nm, which is an embodiment of the present invention, pores were hardly formed inside the crystal grains, and pores were formed at the triple point from FIG. 3 (b).

한편, 내부 전극(121, 122)은 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량을 형성하는 액티브부(Ac)를 포함할 수 있다. 즉, 바디(110)는 제1 내부 전극(121)이 인쇄된 유전체층(111)과 제2 내부 전극(122)이 인쇄된 유전체층(111)을 제1 방향으로 번갈아 적층한 후, 소성하여 형성할 수 있다.Meanwhile, the internal electrodes 121 and 122 may include the first internal electrode 121 and the second internal electrode 122 and may include an active portion Ac forming capacitance. That is, the body 110 may be formed by alternately stacking the dielectric layer 111 on which the first internal electrodes 121 are printed and the dielectric layer 111 on which the second internal electrodes 122 are printed in a first direction, and then firing them.

제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 또한, 제1 내부 전극(121)은 제3, 제5 및 제6 면(3, 5, 6)을 통해 노출될 수 있다. 이때, 제1 및 제2 내부 전극(121, 122)은 사이에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.The first internal electrode 121 may be spaced apart from the fourth surface 4 and exposed through the third surface 3, and the second internal electrode 122 may be spaced apart from the third surface 3 and exposed through the fourth surface 4. In addition, the first internal electrode 121 may be exposed through the third, fifth, and sixth surfaces 3, 5, and 6. In this case, the first and second internal electrodes 121 and 122 may be electrically separated from each other by the dielectric layer 111 disposed therebetween.

위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다. 이때, 적층형 전자 부품(100)의 정전 용량은 상기 액티브부(Ac)에서 제1 방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.According to the above configuration, when a predetermined voltage is applied to the first and second external electrodes 131 and 132 , charges are accumulated between the first and second internal electrodes 121 and 122 . At this time, the capacitance of the multilayer electronic component 100 is proportional to the overlapping area of the first and second internal electrodes 121 and 122 overlapping each other along the first direction in the active portion Ac.

내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있으며, 도전성 페이스트를 사용하여 내부 전극(121, 122)을 형성할 수 있다.The material forming the internal electrodes 121 and 122 is not particularly limited, and may include, for example, at least one of nickel (Ni), copper (Cu), palladium (Pd), silver (Ag), gold (Au), platinum (Pt), tin (Sn), tungsten (W), titanium (Ti), and alloys thereof, and the internal electrodes 121 and 122 may be formed using a conductive paste.

한편, 내부 전극(121, 122)의 두께(te)는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품(100)의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 내부 전극(121, 122)의 두께(te)는 0.4μm 이하일 수 있다. 여기서, 내부 전극(121, 122)의 두께(te)는 내부 전극(121, 122)의 평균 두께를 의미할 수 있다.Meanwhile, the thickness te of the internal electrodes 121 and 122 does not need to be particularly limited. However, in order to more easily achieve miniaturization and high capacity of the multilayer electronic component 100, the thickness te of the internal electrodes 121 and 122 may be 0.4 μm or less. Here, the thickness te of the internal electrodes 121 and 122 may mean an average thickness of the internal electrodes 121 and 122 .

내부 전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 내부 전극(121, 122)을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 액티브부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 내부 전극층(121, 122)으로 확장하여 평균값을 측정하면, 내부 전극(121, 122)의 평균 두께를 더욱 일반화할 수 있다.The average thickness of the internal electrodes 121 and 122 may be measured by scanning an image of a cross section of the body 110 in the longitudinal and thickness directions (L-T) with a scanning electron microscope (SEM) at a magnification of 10,000. More specifically, an average value may be measured by measuring the thickness of one internal electrode 121 or 122 at 30 equally spaced points in the longitudinal direction in the scanned image. The 30 equally spaced points may be designated in the active part Ac. In addition, if the average value is measured by extending the average value measurement to the 10 internal electrode layers 121 and 122 , the average thickness of the internal electrodes 121 and 122 can be further generalized.

본 발명의 일 실시예에 있어서, 상기 내부 전극의 평균 두께(te) 대비 상기 유전체층의 평균 두께(td)는 td/te > 2 를 만족할 수 있다.In one embodiment of the present invention, the average thickness (td) of the dielectric layer compared to the average thickness (te) of the internal electrodes may satisfy td/te > 2.

상기 내부 전극의 평균 두께(te) 대비 상기 유전체층의 평균 두께(td)가 td/te > 2 를 만족함으로써 적층형 전자 부품의 충분한 유전율을 확보할 수 있고, 동시에 소형화 및 고용량화를 달성할 수 있다. When the average thickness (td) of the dielectric layer compared to the average thickness (te) of the internal electrodes satisfies td/te > 2, a sufficient permittivity of the multilayer electronic component may be secured, and at the same time miniaturization and high capacity may be achieved.

외부 전극(131, 132)은 바디(110)의 외부에 배치되고 내부 전극(121, 122)과 연결되며, 바디(110)의 제3 및 제4 면(3, 4)에 배치될 수 있다.The external electrodes 131 and 132 are disposed outside the body 110, are connected to the internal electrodes 121 and 122, and may be disposed on the third and fourth surfaces 3 and 4 of the body 110.

외부 전극(131, 132)은 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 외부 전극(131) 및 제2 외부 전극(132)을 포함할 수 있다. 보다 구체적으로, 외부 전극은 바디(110)의 제3 면(3)에 배치되는 제1 외부 전극(131) 및 바디(110)의 제4 면(4)에 배치되는 제2 외부 전극(132)을 포함할 수 있다. 이때, 제2 외부 전극(132)은 제1 외부 전극(131)과 다른 전위에 연결될 수 있다.The external electrodes 131 and 132 may include a first external electrode 131 and a second external electrode 132 respectively connected to the first and second internal electrodes 121 and 122 . More specifically, the external electrodes may include a first external electrode 131 disposed on the third surface 3 of the body 110 and a second external electrode 132 disposed on the fourth surface 4 of the body 110. In this case, the second external electrode 132 may be connected to a potential different from that of the first external electrode 131 .

본 명세서에서는 적층형 전자 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있으나, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있다.In this specification, a structure in which the multilayer electronic component 100 has two external electrodes 131 and 132 is described, but the number and shape of the external electrodes 131 and 132 may be changed according to the shape of the internal electrodes 121 and 122 or other purposes.

보다 구체적으로, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층(131a, 132a)을 포함할 수 있다. 상기 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성 전극이거나, 도전성 금속 및 베이스 수지를 포함한 수지계 전극일 수 있다. 또한, 전극층(131a, 132a)은 바디(110) 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 전극층(131a, 132a)은 바디(110) 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.More specifically, the external electrodes 131 and 132 may include electrode layers 131a and 132a disposed on the body 110 . The electrode layers 131a and 132a may be fired electrodes containing a conductive metal and glass or resin-based electrodes containing a conductive metal and a base resin. In addition, the electrode layers 131a and 132a may have a form in which a plastic electrode and a resin-based electrode are sequentially formed on the body 110 . In addition, the electrode layers 131a and 132a may be formed by transferring a sheet containing a conductive metal onto the body 110 or by transferring a sheet containing a conductive metal onto a firing electrode.

즉, 상기 전극층(131a, 132a)은 제1 도전성 금속 및 글라스를 포함하는 제1 전극층 및 상기 제1 전극층 상에 배치되며 제2 도전성 금속 및 수지를 포함하는 제2 전극층을 포함하고, 상기 제1 및 제2 도전성 물질은 구리(Cu), 니켈(Ni), 팔라듐(Pd), 은(Ag) 및 이들의 합금으로부터 이루어진 군에서 선택된 하나 이상을 포함할 수 있다.That is, the electrode layers 131a and 132a may include a first electrode layer including a first conductive metal and glass and a second electrode layer disposed on the first electrode layer and including a second conductive metal and resin, and the first and second conductive materials may include one or more selected from the group consisting of copper (Cu), nickel (Ni), palladium (Pd), silver (Ag), and alloys thereof.

외부 전극(131, 132)은, 금속 등과 같이 전기 전도성을 갖는 물질이라면 어떠한 것을 사용하더라도 형성될 수 있고 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.The external electrodes 131 and 132 may be formed using any material having electrical conductivity, such as metal, and a specific material may be determined in consideration of electrical characteristics, structural stability, and the like, and may further have a multilayer structure.

본 발명의 일 실시예에서, 상기 외부 전극(131, 132)은 상기 전극층(131a, 132a) 상에 배치되는 도금층(131b, 132b)을 더 포함할 수 있다In one embodiment of the present invention, the external electrodes 131 and 132 may further include plating layers 131b and 132b disposed on the electrode layers 131a and 132a.

도금층(131b, 132b)은 실장 특성을 향상시키는 역할을 수행한다. 도금층(131b, 132b)은 스퍼터 또는 전해 도금에 의해 형성될 수 있고, 복수의 층으로 형성될 수도 있으나, 특별히 이에 제한되는 것은 아니다. 예를 들어, 도금층은 전극층(131a, 132a) 상에 제1 도금층 및 제2 도금층이 순차적으로 형성된 형태일 수 있으며, 상기 제1 및 제2 도금층은 구리(Cu), 니켈(Ni), 주석(Sn), 팔라듐(Pd), 백금(Pd), 금(Au), 은(Ag), 납(Pd) 및 이들의 합금으로부터 이루어진 군에서 선택된 하나 이상을 포함할 수 있으나, 도금층의 종류는 특별히 한정하지 않는다.The plating layers 131b and 132b serve to improve mounting characteristics. The plating layers 131b and 132b may be formed by sputtering or electrolytic plating, and may be formed of a plurality of layers, but are not particularly limited thereto. For example, the plating layer may have a form in which a first plating layer and a second plating layer are sequentially formed on the electrode layers 131a and 132a, and the first and second plating layers may include one or more selected from the group consisting of copper (Cu), nickel (Ni), tin (Sn), palladium (Pd), platinum (Pd), gold (Au), silver (Ag), lead (Pd), and alloys thereof, but the type of plating layer is particularly Not limited.

도금층에 대한 보다 구체적인 예를 들면, 도금층은 Ni 또는 Sn 도금층일 수 있으며, 전극층(131a, 132a) 상에 Ni 도금층이 제1 도금층으로, Sn 도금층 제2 도금층으로 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Pd 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다. 도금층을 포함함으로써 기판과의 실장성, 구조적 신뢰성, 외부에 대한 내구도, 내열성 및/또는 등가직렬저항값(Equivalent Series Resistance, ESR)을 개선할 수 있다.As a more specific example of the plating layer, the plating layer may be a Ni or Sn plating layer, and the Ni plating layer may be sequentially formed as a first plating layer, a Sn plating layer, and a second plating layer on the electrode layers 131a and 132a, and the Sn plating layer, the Ni plating layer, and the Pd plating layer may be sequentially formed. Further, the plating layer may include a plurality of Ni plating layers and/or a plurality of Sn plating layers. By including the plating layer, mountability with a substrate, structural reliability, durability to the outside, heat resistance, and/or equivalent series resistance (ESR) can be improved.

상기 글라스는 외부 전극(131, 132)의 접합성 및 내습성을 향상시키는 역할을 수행할 수 있다. 즉, 글라스 성분에 의하여 외부전극의 전극층(131a, 132a)과 바디(110)의 유전체층(111) 간에 접착이 유지될 수 있다.The glass may serve to improve bondability and moisture resistance of the external electrodes 131 and 132 . That is, adhesion between the electrode layers 131a and 132a of the external electrode and the dielectric layer 111 of the body 110 can be maintained by the glass component.

상기 글라스는 산화물들이 혼합된 조성일 수 있으며, 특별히 제한되는 것은 아니나 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다.The glass may have a composition in which oxides are mixed, and may include one or more selected from the group consisting of silicon oxide, boron oxide, aluminum oxide, transition metal oxide, alkali metal oxide, and alkaline earth metal oxide, although it is not particularly limited thereto.

본 발명의 일 실시예에 있어서, 상기 적층형 전자 부품의 MTTF(Mean Time To Failure)는 145시간 이상일 수 있다.In one embodiment of the present invention, the mean time to failure (MTTF) of the multilayer electronic component may be 145 hours or more.

여기서 MTTF(Mean Time To Failure)란, 수리하지 않는 제품 등의 사용 시작으로부터 고장 날 때까지의 평균 시간을 의미할 수 있으며, MTTF는 (총가동시간/고장난제품수)를 통해 계산할 수 있다. 즉, 수리할 수 없는 장치의 수명기간을 예상할 수 있는 수치 중 하나이며, MTTF 시간이 길수록 제품의 신뢰성이 좋은 것으로 평가할 수 있다. 이에 대한 구체적인 기준에 대해서는 후술하는 실시예에서 설명하기로 한다.Here, MTTF (Mean Time To Failure) may mean the average time from the start of use to failure of a product that is not repaired, and MTTF can be calculated through (total operating time / number of products that fail). That is, it is one of the values that can predict the lifetime of a device that cannot be repaired, and the longer the MTTF time, the better the reliability of the product. A specific criterion for this will be described in an embodiment to be described later.

본 명세서에서 설명하는 적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다. 다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층(111) 및 내부 전극(121, 122)의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0402 (길이×폭, 0.4mm×0.2mm) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.The size of the multilayer electronic component 100 described in this specification does not need to be particularly limited. However, since the thickness of the dielectric layer 111 and the internal electrodes 121 and 122 must be reduced to increase the number of layers in order to simultaneously achieve miniaturization and high capacity, the reliability improvement effect according to the present invention can be more remarkable in the multilayer electronic component 100 having a size of 0402 (length × width, 0.4 mm × 0.2 mm) or less.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하지만, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실시예에 의해 한정되는 것은 아니다.Hereinafter, the present invention will be described in more detail through examples, but this is to help a detailed understanding of the invention, and the scope of the present invention is not limited by the examples.

(실시예)(Example)

본 발명의 일 실시예 1은, 티탄산바륨(BaTiO3)을 포함하는 유전체 조성물에 디스프로슘(Dy) 및 터븀(Tb) 을 포함하는 부성분을 첨가하여 결정립의 D50 크기가 120nm 이상 240 nm 이하인 유전체 결정립을 포함하는 유전체 층을 형성한다. 이때, 첨가되는 부성분 중, 디스프로슘(Dy)은 BaTiO3 100몰 대비 0.9몰, 터븀(Tb)은 BaTiO3 100몰 대비 0.5몰 첨가한다.In Example 1 of the present invention, a dielectric layer including dielectric grains having a D50 size of 120 nm or more and 240 nm or less is formed by adding subcomponents including dysprosium (Dy) and terbium (Tb) to a dielectric composition containing barium titanate (BaTiO 3 ). At this time, among the subcomponents added, 0.9 mol of dysprosium (Dy) is added relative to 100 mol of BaTiO 3 , and 0.5 mol of terbium (Tb) is added relative to 100 mol of BaTiO 3 .

비교예 1은, 칼슘(Ca)을 포함하는 티탄산바륨(BaTiO3)인 BCT계 유전체 조성물에 디스프로슘(Dy)를 포함하는 부성분을 첨가하여 유전체 결정립이 형성된 유전체 층을 포함한다. 이때, 첨가되는 부성분 중 디스프로슘(Dy)은 BCT 100몰 대비 1.5몰 포함한다.Comparative Example 1 includes a dielectric layer in which dielectric crystal grains are formed by adding subcomponents including dysprosium (Dy) to a BCT-based dielectric composition of barium titanate (BaTiO 3 ) containing calcium (Ca). At this time, among the additives added, dysprosium (Dy) includes 1.5 moles relative to 100 moles of BCT.

비교예 2는, 칼슘(Ca)을 포함하는 티탄산바륨(BaTiO3)인 BCT계 유전체 조성물에 디스프로슘(Dy)를 포함하는 부성분을 첨가하여 유전체 결정립이 형성된 유전체 층을 포함한다. 이때, 첨가되는 부성분 중 디스프로슘(Dy)은 BCT 100몰 대비 1.6몰 포함한다.Comparative Example 2 includes a dielectric layer in which dielectric crystal grains are formed by adding subcomponents including dysprosium (Dy) to a BCT-based dielectric composition of barium titanate (BaTiO 3 ) containing calcium (Ca). At this time, among the additives added, dysprosium (Dy) contains 1.6 moles compared to 100 moles of BCT.

상기와 같은 조성의 유전체층을 포함하는 샘플칩에 대해서 온도 특성 및 가혹 신뢰성(HALT) 테스트를 하여 불량률을 평가하였다.A temperature characteristic and severe reliability (HALT) test was performed on the sample chip including the dielectric layer having the composition as described above to evaluate the defect rate.

상기 온도 특성은 용량온도계수(TCC)를 측정하였으며, X7S 온도 특성 기준은 25℃ 용량 기준 -55℃ 이상 125℃ 범위에서 정전 용량 ±22% 를 만족하여야 한다. Bias TCC 의 경우, 25℃에서의 용량을 기준으로 하였을 때, 상기의 온도 범위 내에서 용량 변화율(%)의 최대값을 의미한다.For the temperature characteristics, the capacitance temperature coefficient (TCC) was measured, and the X7S temperature characteristics standard must satisfy capacitance ±22% in the range of -55 ° C or more and 125 ° C based on 25 ° C capacity. In the case of Bias TCC, when based on the capacity at 25 ° C, it means the maximum value of the capacity change rate (%) within the above temperature range.

도 4를 참조하면, 상기 가혹 신뢰성(HALT) 테스트는 각 비교예 및 실시예별로 샘플 칩 40개를 기판 상에 실장하고, 온도 150℃, 전압 48V를 150시간 동안 인가하여 측정하였다.Referring to FIG. 4 , the HALT test was measured by mounting 40 sample chips for each comparative example and example on a substrate, and applying a temperature of 150° C. and a voltage of 48 V for 150 hours.

구분division 비교예 1Comparative Example 1 비교예 2Comparative Example 2 실시예 1Example 1 터븀(Tb) 유/무With/without terbium (Tb) radish radish you 적층수number of layers 353353 383383 370370 유전율permittivity 30623062 26472647 33203320 온도 특성
(X7S)
temperature characteristics
(X7S)
최소온도 (%)Minimum temperature (%) -24.4-24.4 -11.7-11.7 -19.4-19.4
최대온도 (%)maximum temperature (%) -15.6-15.6 -16.9-16.9 -20.8-20.8 Bias TCC (%)Bias TCC (%) -67.38-67.38 -60.27-60.27 -68.1-68.1

상기 표 1 및 도 4를 참조하면, 터븀(Tb)이 첨가되지 않은 비교예 1의 경우 온도 특성(X7S)을 만족하지 못하며 가혹 신뢰성 테스트(도 4-(a))에 있어서도 신뢰성이 개선되지 못한 결과 값을 보여주고 있다. 마찬가지로 터븀(Tb)이 첨가되지 않은 비교예 2의 경우, 적층수가 높음에도 유전율이 상대적으로 낮고, 비록 온도 특성(X7S)은 양호하나 가혹 신뢰성 테스트(도 4-(b))에 있어서 신뢰성이 개선되지 못한 결과 값을 보여준다.Referring to Table 1 and FIG. 4, in the case of Comparative Example 1 in which terbium (Tb) was not added, the temperature characteristics (X7S) were not satisfied, and the reliability was not improved even in the severe reliability test (FIG. 4-(a)). Results are shown. Similarly, in the case of Comparative Example 2 in which terbium (Tb) was not added, the dielectric constant was relatively low even though the number of layers was high, and although the temperature characteristics (X7S) were good, the reliability was not improved in the severe reliability test (FIG. 4-(b)).

반면, 터븀(Tb)이 첨가된 실시예 1의 경우, 온도 특성(X7S)도 만족하고 가혹 신뢰성 테스트(도 4-(c))에 있어서도 신뢰성이 개선된 결과 값을 보여주고 있다.On the other hand, in the case of Example 1 in which terbium (Tb) is added, the temperature characteristics (X7S) are also satisfied, and the reliability is improved even in the severe reliability test (FIG. 4-(c)).

추가적으로, 비교예 2 및 실시예 1에 대해서 가혹 신뢰성 테스트(HALT)를 추가 진행한 결과를 하기 표 2에 기재하였다. 이때의 가혹 신뢰성 테스트(HALT)는 비교예 2 및 실시예 1 각각 샘플 칩 40개를 기판 상에 실장하고, 온도 150℃, 전압 75V를 125시간 동안 인가하여 측정하였다.Additionally, the results of the additional severe reliability test (HALT) for Comparative Example 2 and Example 1 are shown in Table 2 below. At this time, the severe reliability test (HALT) was measured by mounting 40 sample chips of each of Comparative Example 2 and Example 1 on a substrate, and applying a temperature of 150° C. and a voltage of 75 V for 125 hours.

구분division 비교예 2Comparative Example 2 실시예 1Example 1 터븀(Tb) 유/무With/without terbium (Tb) radish you 가혹 신뢰성 테스트(HALT)
(150℃, 75V)
Harsh Reliability Test (HALT)
(150℃, 75V)
최초고장 (시간)First failure (hours) 2.352.35 39.0239.02
평균수명 (시간)Life expectancy (hours) 7.127.12 145.65145.65

상기 표 2를 참조하면, 터븀(Tb)이 첨가되지 않은 비교예 2의 경우, 온도150℃, 75V를 인가하였을 때, 최초고장시간이 2.35시간이며, 평균수명이 7.12시간으로 신뢰성에서 좋지 못한 결과를 나타내었다.Referring to Table 2, in the case of Comparative Example 2 in which terbium (Tb) was not added, when a temperature of 150 ° C. and 75 V were applied, the first failure time was 2.35 hours and the average lifespan was 7.12 hours, showing poor reliability results.

반면, 터븀(Tb)이 첨가된 실시예 1의 경우, 동일 조건에서 최초고장시간이 39.02시간이며, 평균수명이 145.65시간으로 신뢰성이 향상된 결과를 나타내었다.On the other hand, in the case of Example 1 in which terbium (Tb) was added, the first failure time was 39.02 hours and the average lifespan was 145.65 hours under the same conditions, showing improved reliability.

따라서, 실험예로부터 터븀(Tb) 및 디스프로슘(Dy)이 첨가됨에 따라, 적층형 전자 부품의 신뢰성이 향상될 수 있음을 판단할 수 있다.Therefore, it can be determined from the experimental example that the reliability of the multilayer electronic component can be improved as terbium (Tb) and dysprosium (Dy) are added.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 해당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다Although the embodiment of the present invention has been described in detail above, the present invention is not limited by the above-described embodiment and the accompanying drawings. Therefore, various forms of substitution, modification and change will be possible by those skilled in the art within the scope of the technical spirit of the present invention described in the claims, and this will also be said to fall within the scope of the present invention.

100: 적층형 전자 부품
110: 바디
111: 유전체층
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 전극층
131b, 132b: 도금층
100: stacked electronic components
110: body
111: dielectric layer
121, 122: internal electrode
131, 132: external electrode
131a, 132a: electrode layer
131b, 132b: plating layer

Claims (12)

복수의 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극을 포함하는 바디; 및
상기 내부 전극과 연결되되, 상기 바디의 외측에 배치되는 외부 전극; 을 포함하며,
상기 유전체층은 BaTiO3계 모재 주성분과 부성분을 포함하되, 상기 부성분은 디스프로슘(Dy) 및 터븀(Tb)을 포함하고,
상기 터븀(Tb)의 함량은 상기 모재 주성분 100몰 대비 0.2몰 이상 1.0몰 미만이며,
상기 유전체층은 입도분포계에 따른 누적 입도분포에서 부피누계 50%가 되는 지점(D50)의 입자 크기가 60nm 이상 250nm 이하인 복수의 유전체 결정립을 포함하는
적층형 전자 부품.
a body including a plurality of dielectric layers and internal electrodes disposed to face each other with the dielectric layers interposed therebetween; and
an external electrode connected to the internal electrode and disposed outside the body; Including,
The dielectric layer includes a main component and a subcomponent of a BaTiO 3 base material, wherein the subcomponent includes dysprosium (Dy) and terbium (Tb),
The content of terbium (Tb) is 0.2 mol or more and less than 1.0 mol relative to 100 mol of the main component of the base material,
The dielectric layer includes a plurality of dielectric crystal grains having a particle size of 60 nm or more and 250 nm or less at a point (D50) at which the cumulative volume is 50% in the cumulative particle size distribution according to the particle size distribution system
Stacked electronic components.
제1항에 있어서,
상기 디스프로슘(Dy)의 함량은 상기 모재 주성분 100몰 대비 0.2몰 이상 1.2몰 미만인
적층형 전자 부품.
According to claim 1,
The content of dysprosium (Dy) is 0.2 mol or more and less than 1.2 mol relative to 100 mol of the main component of the base material
Stacked electronic components.
제1항에 있어서,
상기 모재 주성분은 BaTiO3
적층형 전자 부품.
According to claim 1,
The main component of the base material is BaTiO 3
Stacked electronic components.
제1항에 있어서,
상기 유전체 결정립의 전체 개수(A) 대비 상기 유전체 결정립 내부에 기공(pore)이 존재하는 유전체 결정립의 개수(b)는 b/A < 0.01 을 만족하는
적층형 전자 부품.
According to claim 1,
The number (b) of dielectric grains having pores in the dielectric grains compared to the total number (A) of the dielectric grains satisfies b / A < 0.01
Stacked electronic components.
제1항에 있어서,
상기 유전체 결정립 내부에는 기공(pore)이 존재하지 않고, 결정립계 삼중점에 기공(pore)이 배치되는
적층형 전자 부품.
According to claim 1,
No pores exist inside the dielectric crystal grains, and pores are disposed at the triple point of the grain boundary
Stacked electronic components.
제1항에 있어서,
상기 유전체층의 평균 두께(td)는 0.4μm 이하인
적층형 전자 부품.
According to claim 1,
The average thickness (td) of the dielectric layer is 0.4 μm or less
Stacked electronic components.
제1항에 있어서,
상기 내부 전극의 평균 두께(te)는 0.4 μm 이하인
적층형 전자 부품.
According to claim 1,
The average thickness (te) of the internal electrode is 0.4 μm or less
Stacked electronic components.
제1항에 있어서,
상기 내부 전극의 평균 두께(te) 대비 상기 유전체층의 평균 두께(td)는 td/te > 2 를 만족하는
적층형 전자 부품.
According to claim 1,
The average thickness (td) of the dielectric layer compared to the average thickness (te) of the internal electrode satisfies td / te > 2
Stacked electronic components.
제1항에 있어서,
상기 외부 전극은 상기 바디에 배치되며 상기 내부 전극과 연결되는 전극층을 포함하며,
상기 전극층은
제1 도전성 금속 및 글라스를 포함하는 제1 전극층; 및
상기 제1 전극층 상에 배치되며 제2 도전성 금속 및 수지를 포함하는 제2 전극층; 을 포함하고,
상기 제1 및 제2 도전성 물질은 구리(Cu), 니켈(Ni), 팔라듐(Pd), 은(Ag) 및 이들의 합금으로부터 이루어진 군에서 선택된 하나 이상을 포함하는
적층형 전자 부품.
According to claim 1,
The external electrode includes an electrode layer disposed on the body and connected to the internal electrode,
The electrode layer is
a first electrode layer including a first conductive metal and glass; and
a second electrode layer disposed on the first electrode layer and including a second conductive metal and a resin; including,
The first and second conductive materials include at least one selected from the group consisting of copper (Cu), nickel (Ni), palladium (Pd), silver (Ag), and alloys thereof.
Stacked electronic components.
제1항에 있어서,
상기 외부 전극은
상기 바디에 배치되며 상기 내부 전극과 연결되는 전극층; 및
상기 전극층 상에 배치되는 도금층; 을 포함하고,
상기 도금층은 구리(Cu), 니켈(Ni), 주석(Sn), 팔라듐(Pd), 백금(Pd), 금(Au), 은(Ag), 납(Pd) 및 이들의 합금으로부터 이루어진 군에서 선택된 하나 이상을 포함하는
적층형 전자 부품.
According to claim 1,
the external electrode
an electrode layer disposed on the body and connected to the internal electrode; and
a plating layer disposed on the electrode layer; including,
The plating layer includes at least one selected from the group consisting of copper (Cu), nickel (Ni), tin (Sn), palladium (Pd), platinum (Pd), gold (Au), silver (Ag), lead (Pd), and alloys thereof.
Stacked electronic components.
제1항에 있어서,
상기 유전체층의 상온 유전율이 3000 이상인
적층형 전자 부품.
According to claim 1,
The room temperature permittivity of the dielectric layer is 3000 or more
Stacked electronic components.
제1항에 있어서,
상기 적층형 전자 부품의 MTTF(Mean Time To Failure)는 145시간 이상인
적층형 전자 부품.
According to claim 1,
MTTF (Mean Time To Failure) of the laminated electronic component is 145 hours or more
Stacked electronic components.
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