KR20230108461A - Semiconductor device and method of manufacturing same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000002955 isolation Methods 0.000 claims abstract description 92
- 238000000034 method Methods 0.000 claims abstract description 58
- 239000010410 layer Substances 0.000 claims description 73
- 239000000758 substrate Substances 0.000 claims description 65
- 239000011229 interlayer Substances 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 20
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 210000000746 body region Anatomy 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 230000007547 defect Effects 0.000 abstract description 13
- 230000015556 catabolic process Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 5
- 238000001878 scanning electron micrograph Methods 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
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- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
본 발명은 반도체 소자(1) 및 제조방법에 관한 것으로, 더욱 상세하게는 소자분리영역(191)으로서의 상부영역(1911) 및/또는 하부영역(1913)의 적어도 일 코너영역이 커팅된 평면 형상을 가지도록 형성함으로써 상기 소자분리영역(191) 형성시 갭필(Gap-Fill) 불량 발생 및 후속공정인 CMP 공정에서의 결함 발생을 방지하도록 하는 반도체 소자(1) 및 제조방법에 관한 것이다.The present invention relates to a semiconductor device (1) and a manufacturing method, and more particularly, to a device isolation region (191) having a planar shape in which at least one corner region of an upper region (1911) and/or a lower region (1913) is cut. The present invention relates to a semiconductor device (1) and a manufacturing method for preventing gap-fill defects and defects in a subsequent CMP process when forming the device isolation region 191 by forming the device isolation region 191.
Description
본 발명은 반도체 소자(1) 및 제조방법에 관한 것으로, 더욱 상세하게는 소자분리영역(191)으로서의 상부영역(1911) 및/또는 하부영역(1913)의 적어도 일 코너영역이 커팅된 평면 형상을 가지도록 형성함으로써 상기 소자분리영역(191) 형성시 갭필(Gap-Fill) 불량 발생 및 후속공정인 CMP 공정에서의 결함 발생을 방지하도록 하는 반도체 소자(1) 및 제조방법에 관한 것이다.The present invention relates to a semiconductor device (1) and a manufacturing method, and more particularly, to a device isolation region (191) having a planar shape in which at least one corner region of an upper region (1911) and/or a lower region (1913) is cut. The present invention relates to a semiconductor device (1) and a manufacturing method for preventing gap-fill defects and defects in a subsequent CMP process when forming the
최근 BCDMOS(Bipolar-CMOS-DMOS) 공정은 100V 이상의 높은 항복전압이 요구되며, 이러한 고전압 요구에 따라 인접한 소자 간 전기적 아이솔레이션을 통한 누설전류 증가 등을 방지하기 위하여 DTI(Deep Trench Isolation) 영역 형성 공정이 활용되고 있다.Recently, the BCDMOS (Bipolar-CMOS-DMOS) process requires a high breakdown voltage of 100V or more, and in order to prevent an increase in leakage current through electrical isolation between adjacent devices according to this high voltage requirement, a DTI (Deep Trench Isolation) region formation process is required. It is being utilized.
도 1은 종래의 반도체 소자에 DTI 영역이 형성되는 것을 설명하기 위한 참고적인 단면도이다.1 is a reference cross-sectional view for explaining the formation of a DTI region in a conventional semiconductor device.
도 1을 참고하여 인접한 소자 간 전기적 아이솔레이션을 위하여 활용되는 DTI 영역(910)은, 기판(901)의 표면을 한 번의 식각 공정으로 소정 깊이 식각하여 트렌치 영역을 형성한다. 그 후 해당 트렌치 영역 내에 절연물질을 갭필하여 DTI 영역을 형성하는데, 이와 같이 단 한 번의 공정으로 트렌치를 형성함으로써 DTI 영역을 형성하는 경우, 기술적으로 트렌치 형성 깊이에 제약이 발생한다. 즉, 한 번의 공정에 의한 기판(901) 식각을 통하여 DTI 영역 형성시 해당 DTI 영역은 인접한 소자 간 전기적으로 분리되도록 충분히 깊이 형성되는 것이 비용이하다. 또한, 트렌치를 형성하여도 갭필 공정시 문제가 발생할 수도 있다.Referring to FIG. 1 , the DTI region 910 used for electrical isolation between adjacent devices forms a trench region by etching the surface of the substrate 901 to a predetermined depth in one etching process. Thereafter, an insulating material is gap-filled in the corresponding trench region to form the DTI region. When the DTI region is formed by forming the trench in a single process in this way, technical limitations arise in the trench formation depth. That is, when the DTI region is formed through the etching of the substrate 901 in one process, it is costly to form the DTI region deep enough to electrically separate adjacent devices. In addition, even if the trench is formed, a problem may occur during a gap fill process.
이와 같은 한계에 의하여, 특히 100V 이상의 높은 항복전압 특성 구현을 위하여 기판(101)이 상대적으로 깊게 형성될 시, 해당 DTI 영역이 깊게 형성되지 못하므로, DTI 영역 하부 영역으로의 전계 증가 및 누설전류 증가에 따른 항복전압(Breakdwon Voltage; BV) 특성이 저하되는 문제점이 발생한다. 따라서, 인접한 소자 간 노이즈 발생을 방지하기 위한 소자 간 이격 거리가 길어지며 그에 따른 전체 칩 사이즈가 증대될 수밖에 없다.Due to this limitation, in particular, when the substrate 101 is formed relatively deep to realize high breakdown voltage characteristics of 100V or more, the DTI region is not formed deeply, so the electric field and leakage current increase in the lower region of the DTI region. There is a problem that the breakdown voltage (BV) characteristic is lowered according to. Therefore, the separation distance between adjacent devices for preventing noise generation between adjacent devices becomes longer, and the overall chip size is inevitably increased accordingly.
이와 같은 문제점을 해결하고자, 본 발명의 발명자들은 개선된 구조를 가지는 신규의 반도체 소자 및 제조방법에 대하여 제시하고자 하며 상세한 내용은 후술한다.In order to solve this problem, the inventors of the present invention intend to present a novel semiconductor device and manufacturing method having an improved structure, which will be described in detail later.
앞서 본 종래 기술의 문제점을 해결하기 위하여 안출된 것으로,It was devised to solve the problems of the prior art,
본 발명은 Pre-DTI 영역을 위한 넓은 폭 크기를 가지는 제1 트렌치 그리고 DTI 영역을 위한 좁은 폭 크기를 가지는 제2 트렌치를 별도로 형성함으로써, 제2 소자분리영역이 기판 내 깊은 영역까지 용이하게 연장 형성되도록 하여 인접한 소자 간 아이솔레이션 특성 향상과 그에 따른 소자 특성 향상 및 칩 사이즈 감소를 구현하도록 하는 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.According to the present invention, a first trench having a wide width for the Pre-DTI region and a second trench having a narrow width for the DTI region are separately formed, so that the second device isolation region easily extends to a deep region within the substrate. It is an object of the present invention to provide a semiconductor device and a manufacturing method capable of improving isolation characteristics between adjacent devices, thereby improving device characteristics and reducing chip size.
또한, 본 발명은 상부영역 및/또는 하부영역의 적어도 일 코너영역을 커팅된 평면형상으로 형성함으로써, 상기 상부영역 및/또는 하부영역의 수평방향 폭이 코너영역에서 상대적으로 커지는 것을 방지하여 후속 CMP 공정에서의 불량 발생을 방지하도록 하는 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.In addition, the present invention forms at least one corner region of the upper region and/or lower region in a cut planar shape, thereby preventing the horizontal direction width of the upper region and/or lower region from being relatively large in the corner region, thereby preventing subsequent CMP. An object of the present invention is to provide a semiconductor device and a manufacturing method to prevent defects in a process.
또한, 본 발명은 상부영역 및/또는 하부영역의 적어도 일 코너영역을 커팅된 평면형상으로 형성함으로써, 상기 상부영역 및/또는 하부영역의 수평방향 폭이 코너영역에서 상대적으로 커지는 것을 방지하여 에어갭 상측부가 개방되는 것을 방지하여 아이솔레이션 특성 저하 발생을 방지하도록 하는 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.In addition, the present invention forms at least one corner area of the upper area and/or lower area in a cut planar shape, thereby preventing the horizontal direction width of the upper area and/or lower area from increasing relatively in the corner area, thereby preventing an air gap. It is an object of the present invention to provide a semiconductor device and manufacturing method that prevents the upper side from being opened to prevent the occurrence of deterioration in isolation characteristics.
본 발명은 앞서 상술한 목적을 달성하기 위하여 다음과 같은 구성을 가진 실시예에 의하여 구현될 수 있다.The present invention can be implemented by an embodiment having the following configuration in order to achieve the above-described object.
본 발명의 일 실시예에 의하면, 본 발명에 따른 반도체 소자는 기판; 상기 기판 내 STI 영역인 제1 소자분리영역; 및 상기 제1 소자분리영역과 적어도 부분적으로 중첩되며, 상기 기판을 관통하는 제2 소자분리영역;을 포함하며, 상기 제2 소자분리영역은 적어도 일 코너영역이 커팅된 측을 가지는 것을 특징으로 한다.According to one embodiment of the present invention, a semiconductor device according to the present invention includes a substrate; a first device isolation region that is an STI region in the substrate; and a second device isolation region at least partially overlapping the first device isolation region and passing through the substrate, wherein the second device isolation region has a side on which at least one corner region is cut. .
본 발명의 다른 실시예에 의하면, 본 발명에 따른 반도체 소자에서의 상기 제2 소자분리영역은 상기 제1 소자분리영역과 중첩되는, Pre-DTI 영역인 상부영역; 및 상기 상부영역의 저부와 연결되어 소정 거리 하방 연장되며, 그 측방향 폭 크기가 상부영역보다 좁은, DTI 영역인 하부영역;을 포함하는 것을 특징으로 한다.According to another embodiment of the present invention, the second device isolation region in the semiconductor device according to the present invention may include an upper region that overlaps the first device isolation region and is a Pre-DTI region; and a lower region, which is a DTI region, connected to the bottom of the upper region and extending downward by a predetermined distance, and having a lateral width smaller than that of the upper region.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 반도체 소자에서의 상기 상부영역은 그 평면형상에서, 적어도 일 코너영역이 커팅된 제1 코너컷부;를 포함하는 것을 특징으로 한다.According to another embodiment of the present invention, the upper region in the semiconductor device according to the present invention is characterized in that it includes a first corner cut portion in which at least one corner region is cut in its planar shape.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 반도체 소자에서의 상기 상부영역은 그 평면형상에서,외변 코너영역 상에 제1 코너컷부를 가지는 것을 특징으로 한다.According to another embodiment of the present invention, the upper region in the semiconductor device according to the present invention is characterized in that it has a first corner cut portion on an outer corner region in its planar shape.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 반도체 소자에서의 상기 제1 코너컷부는 상기 제1 코너컷부가 형성되는 상부영역의 코너영역 수평방향 폭이 상기 상부영역의 타 영역 수평방향 폭과 동일 높이에서 실질적으로 동일한 크기를 가지는 형상인 것을 특징으로 한다.According to another embodiment of the present invention, in the semiconductor device according to the present invention, the first corner cut part has a horizontal direction width of a corner area of an upper area where the first corner cut part is formed is a horizontal width of another area of the upper area. It is characterized in that it has a shape having substantially the same size at the same height as.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 반도체 소자에서의 상기 하부영역은 그 평면형상에서, 적어도 일 코너영역이 커팅된 제2 코너컷부;를 포함하는 것을 특징으로 한다.According to another embodiment of the present invention, the lower region in the semiconductor device according to the present invention is characterized in that it includes a second corner cut portion in which at least one corner region is cut in its planar shape.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 반도체 소자는 기판; 상기 기판 상의 게이트 전극; 상기 기판 내 소자분리막으로서의 STI 영역인 제1 소자분리영역; 및 상기 제1 소자분리영역과 적어도 부분적으로 중첩되며, 상기 기판을 관통하는 제2 소자분리영역;을 포함하며, 상기 제2 소자분리영역은 상기 제1 소자분리영역과 중첩되는, Pre-DTI 영역인 상부영역; 및 상기 상부영역의 저부와 연결되어 소정 거리 하방 연장되며, 그 측방향 폭 크기가 상부영역보다 좁은, DTI 영역인 하부영역;을 포함하고, 상기 상부영역은 그 평면형상에서, 적어도 일 코너영역이 커팅된 제1 코너컷부;를 포함하며, 상기 하부영역은 그 평면형상에서, 적어도 일 코너영역이 커팅된 제2 코너컷부;를 포함하는 것을 특징으로 한다.According to another embodiment of the present invention, a semiconductor device according to the present invention includes a substrate; a gate electrode on the substrate; a first device isolation region that is an STI region serving as an device isolation film in the substrate; and a second isolation region at least partially overlapping the first isolation region and penetrating the substrate, wherein the second isolation region overlaps the first isolation region, a Pre-DTI region. Phosphorus upper region; and a lower region, which is a DTI region, connected to the bottom of the upper region and extending downward by a predetermined distance, and having a lateral width smaller than that of the upper region, wherein the upper region has a planar shape, and at least one corner region is cut. and a first corner cut portion, wherein the lower region has a second corner cut portion having at least one corner region cut in its planar shape.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 반도체 소자에서의 상기 제1 코너컷부는 상기 상부영역의 코너영역 외변 측에 있고, 상기 제2 코너컷부는 상기 하부영역의 코너영역 외변 측에 있는 것을 특징으로 한다.According to another embodiment of the present invention, in the semiconductor device according to the present invention, the first corner cut part is on the outer side of the corner region of the upper region, and the second corner cut part is on the outer side of the corner region of the lower region. It is characterized by having
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 반도체 소자에서의 제1 코너컷부와 제2 코너컷부는 임의의 일 코너영역에서 1회 커팅된 형상을 가지는 것을 특징으로 한다.According to another embodiment of the present invention, the first corner cut part and the second corner cut part in the semiconductor device according to the present invention are characterized in that they have a shape cut once in an arbitrary corner area.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 반도체 소자에서의 제1 코너컷부와 제2 코너컷부는 임의의 일 코너영역에서 2회 이상 커팅된 형상을 가지는 것을 특징으로 한다.According to another embodiment of the present invention, the first corner cut part and the second corner cut part in the semiconductor device according to the present invention are characterized in that they have a shape cut twice or more in an arbitrary corner area.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 반도체 소자는 상기 기판 내의 제2 도전형의 매몰층; 상기 제2 도전형의 매몰층과 직접 또는 간접적으로 연결되는 깊은 웰 영역; 상기 깊은 웰 영역 내의 제1 웰 영역; 상기 제1 웰 영역 내 그리고 기판 표면 측의 드레인 영역; 상기 기판 내의 제1 도전형의 바디 영역; 상기 바디 영역 내 그리고 기판 표면 측의 소스 영역;을 추가로 포함하는 것을 특징으로 한다.According to another embodiment of the present invention, the semiconductor device according to the present invention includes a buried layer of the second conductivity type in the substrate; a deep well region directly or indirectly connected to the buried layer of the second conductivity type; a first well region within the deep well region; a drain region in the first well region and on the substrate surface side; a body region of a first conductivity type in the substrate; It is characterized in that it further comprises; a source region in the body region and on the substrate surface side.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 반도체 소자에서의 상기 제1 코너컷부는 상기 제1 코너컷부가 형성되는 상부영역의 코너영역 수평방향 폭 크기가 상기 상부영역의 타 영역 수평방향 폭 크기 대비 약 10% 이내의 차이를 가지는 것을 특징으로 한다.According to another embodiment of the present invention, the first corner cut part in the semiconductor device according to the present invention has a width size in a horizontal direction of a corner area of an upper area where the first corner cut part is formed in a horizontal direction of another area of the upper area. It is characterized in that it has a difference within about 10% compared to the width size.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 반도체 소자에서의 상기 제2 코너컷부는 상기 제2 코너컷부가 형성되는 하부영역의 코너영역 수평방향 폭 크기가 상기 하부영역의 타 영역 수평방향 폭 크기 대비 약 10% 이내의 차이를 가지는 것을 특징으로 한다.According to another embodiment of the present invention, the second corner cut part in the semiconductor device according to the present invention has a width size in a horizontal direction of a corner area of a lower area where the second corner cut part is formed in a horizontal direction of another area of the lower area. It is characterized in that it has a difference within about 10% compared to the width size.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 반도체 소자는 상기 제2 소자분리영역 내 에어갭;을 추가로 포함하는 것을 특징으로 한다.According to another embodiment of the present invention, the semiconductor device according to the present invention is characterized in that it further includes an air gap in the second device isolation region.
본 발명의 일 실시예에 의하면, 본 발명에 따른 반도체 소자 제조방법은 기판 내 STI 영역인 제1 소자분리영역을 형성하는 단계; 상기 기판 상에 게이트 전극을 형성하는 단계; 상기 기판 상에 게이트 전극을 덮도록 층간절연막을 형성하는 단계; 상기 제1 소자분리영역과 중첩되며, 적어도 일 코너영역이 커팅된 평면형상의, 제2 소자분리영역의 상부영역을 형성하는 단계; 및 상기 기판 내 그리고 상부영역의 하측에서 상기 상부영역 대비 좁은 측방향 폭 크기를 가지며 적어도 일 코너영역이 커팅된 평면형상의, 제2 소자분리영역의 하부영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.According to one embodiment of the present invention, a method of manufacturing a semiconductor device according to the present invention includes forming a first device isolation region that is an STI region in a substrate; forming a gate electrode on the substrate; forming an interlayer insulating film on the substrate to cover the gate electrode; forming an upper region of the second isolation region overlapping the first isolation region and having a planar shape in which at least one corner region is cut; and forming a lower region of the second device isolation region in the substrate and below the upper region in a planar shape having a smaller lateral width than the upper region and having at least one corner region cut. do.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 반도체 소자 제조방법에서의 상기 상부영역 형성단계는 상기 제1 소자분리영역 상측의 층간절연막과 제1 소자분리영역을 식각하여 제1 트렌치를 형성하는 단계; 및 상기 제1 트렌치 내에 절연막을 증착하는 단계;를 포함하며, 상기 제1 트렌치 형성단계는 상기 층간절연막 상에 제1 트렌치가 형성될 측이 개방되도록 그리고 상기 제1 트렌치의 평면형상에서 적어도 일 코너영역이 커팅되도록 포토레지스트막을 형성하는 단계; 및 상기 층간절연막 및 제1 소자분리영역을 식각하는 단계;를 포함하는 것을 특징으로 한다.According to another embodiment of the present invention, the forming of the upper region in the method of manufacturing a semiconductor device according to the present invention includes forming a first trench by etching the interlayer insulating layer and the first device isolation region on the upper side of the first device isolation region. step; and depositing an insulating film in the first trench, wherein the forming of the first trench is performed such that a side on which the first trench is to be formed is open on the interlayer insulating film and at least one corner region in a planar shape of the first trench. forming a photoresist film to be cut; and etching the interlayer insulating layer and the first device isolation region.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 반도체 소자 제조방법에서의 상기 하부영역 형성단계는 상기 제1 트렌치 형성 후 상기 제1 소자분리영역 하측의 기판을 식각하여 제2 트렌치를 식각하는 단계; 및 상기 제2 트렌치 내에 절연막을 증착하는 단계;를 포함하고, 상기 제2 트렌치 형성단계는 상기 층간절연막 및 상기 제1 트렌치 상에, 제2 트렌치가 형성될 측이 개방되도록 그리고 상기 제2 트렌치의 평면형상에서 적어도 일 코너영역이 커팅되도록 포토레지스트막을 형성하는 단계; 및 상기 제2 트렌치 하측의 기판을 식각하는 단계;를 포함하는 것을 특징으로 한다.According to another embodiment of the present invention, the lower region forming step in the method of manufacturing a semiconductor device according to the present invention includes etching a second trench by etching the substrate below the first device isolation region after forming the first trench. step; and depositing an insulating film in the second trench, wherein the forming of the second trench is performed so that a side on which a second trench is to be formed is open on the interlayer insulating film and the first trench, and the second trench is formed on the interlayer insulating film and the first trench. forming a photoresist film such that at least one corner region is cut in a planar shape; and etching the substrate below the second trench.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 반도체 소자 제조방법에서의 상기 상부영역의 수평방향 폭은 그 연장방향을 따라 실질적으로 균일한 크기로 형성되는 것을 특징으로 한다.According to another embodiment of the present invention, in the method of manufacturing a semiconductor device according to the present invention, the width of the upper region in a horizontal direction is substantially uniform along the extension direction.
본 발명은 앞서 본 구성에 의하여 다음과 같은 효과를 가진다.The present invention has the following effects by the above configuration.
본 발명은 Pre-DTI 영역을 위한 넓은 폭 크기를 가지는 제1 트렌치 그리고 DTI 영역을 위한 좁은 폭 크기를 가지는 제2 트렌치를 별도로 형성함으로써, 제2 소자분리영역이 기판 내 깊은 영역까지 용이하게 연장 형성되도록 하여 인접한 소자 간 아이솔레이션 특성 향상과 그에 따른 소자 특성 향상 및 칩 사이즈 감소를 구현하도록 하는 효과가 있다.According to the present invention, a first trench having a wide width for the Pre-DTI region and a second trench having a narrow width for the DTI region are separately formed, so that the second device isolation region easily extends to a deep region within the substrate. There is an effect of realizing improved isolation characteristics between adjacent devices, thereby improving device characteristics and reducing chip size.
또한, 본 발명은 상부영역 및/또는 하부영역의 적어도 일 코너영역을 커팅된 평면형상으로 형성함으로써, 상기 상부영역 및/또는 하부영역의 수평방향 폭이 코너영역에서 상대적으로 커지는 것을 방지하여 후속 CMP 공정에서의 불량 발생을 방지하도록 하는 효과를 가진다.In addition, the present invention forms at least one corner region of the upper region and/or lower region in a cut planar shape, thereby preventing the horizontal direction width of the upper region and/or lower region from being relatively large in the corner region, thereby preventing subsequent CMP. It has the effect of preventing the occurrence of defects in the process.
또한, 본 발명은 상부영역 및/또는 하부영역의 적어도 일 코너영역을 커팅된 평면형상으로 형성함으로써, 상기 상부영역 및/또는 하부영역의 수평방향 폭이 코너영역에서 상대적으로 커지는 것을 방지하여 에어갭 상측부가 개방되는 것을 방지하여 아이솔레이션 특성 저하 발생을 방지하도록 하는 효과가 도출된다.In addition, the present invention forms at least one corner area of the upper area and/or lower area in a cut planar shape, thereby preventing the horizontal direction width of the upper area and/or lower area from increasing relatively in the corner area, thereby preventing an air gap. By preventing the upper portion from being opened, an effect of preventing the occurrence of deterioration in isolation characteristics is derived.
한편, 여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급됨을 첨언한다.On the other hand, even if the effects are not explicitly mentioned here, it is added that the effects described in the following specification expected by the technical features of the present invention and their provisional effects are treated as described in the specification of the present invention.
도 1은 종래의 반도체 소자에 DTI 영역이 형성되는 것을 설명하기 위한 참고적인 단면도이고;
도 2는 본 발명의 일 실시예에 따른 반도체 소자에 대한 개략적인 평면도이고;
도 3은 도 2에 따른 반도체 소자에 대한 단면도이고;
도 4는 제2 소자분리영역(또는 DTI 영역)의 형성 깊이에 따른 아이솔레이션 특성을 설명하기 위한 참고도이고;
도 5는 코너컷이 미형성된 반도체 소자를 설명하기 위한 참고도이고;
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 코너영역 형상을 설명하기 위한 참고도이고;
도 7은 본 발명의 일 실시예에 따른 반도체 소자와 코너컷이 미형성된 반도체 소자의 결함 발생을 비교하기 위한 SEM 이미지이고;
도 8 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 단면도이다.1 is a reference cross-sectional view for explaining the formation of a DTI region in a conventional semiconductor device;
2 is a schematic plan view of a semiconductor device according to an embodiment of the present invention;
Fig. 3 is a cross-sectional view of the semiconductor device according to Fig. 2;
4 is a reference diagram for explaining isolation characteristics according to the formation depth of a second device isolation region (or DTI region);
5 is a reference diagram for explaining a semiconductor device without corner cuts;
6 is a reference diagram for explaining a shape of a corner region of a semiconductor device according to an exemplary embodiment;
7 is an SEM image for comparing defect occurrence between a semiconductor device and a semiconductor device without corner cuts according to an embodiment of the present invention;
8 to 15 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 더욱 상세하게 설명한다. 본 발명의 실시예는 여러 가지 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것으로 해석되어서는 안 되며 청구범위에 기재된 사항을 기준으로 해석되어야 한다. 또한, 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 참고적으로 제공되는 것일 뿐이다.Hereinafter, embodiments of the present invention will be described in more detail with reference to the accompanying drawings. Embodiments of the present invention may be modified in various forms, and the scope of the present invention should not be construed as being limited to the following examples, but should be interpreted based on the matters described in the claims. In addition, this embodiment is only provided as a reference in order to more completely explain the present invention to those skilled in the art.
이하에서는, 일 구성요소(또는 층)가 타 구성요소(또는 층) 상에 배치되는 것으로 설명되는 경우, 일 구성요소가 타 구성요소 위에 직접적으로 배치되는 것일 수도, 또는 해당 구성요소들 사이에 다른 구성 요소(들) 또는 층(들)이 사이에 위치할 수도 있음에 유의하여야 한다. 또한, 일 구성요소가 타 구성요소 상 또는 위에 직접적으로 배치되는 것으로 표현되는 경우, 해당 구성요소들 사이에 타 구성 요소(들)이 위치하지 않는다. 또한, 일 구성요소의 '상', '상부', '하부', '상측', '하측' 또는 '일 측', '측면'에 위치한다는 것은 상대적인 위치 관계를 의미하는 것이다. Hereinafter, when one component (or layer) is described as being disposed on another component (or layer), one component may be directly disposed on the other component, or another component may be disposed on another component (or layer). It should be noted that component(s) or layer(s) may be interposed. In addition, when an element is expressed as being directly disposed on or above another element, the other element(s) is not positioned between the corresponding elements. Also, being located on the 'upper', 'upper', 'lower', 'upper', 'lower' or 'one side' or 'side' of one component means a relative positional relationship.
그리고, 다양한 요소들, 영역들 및/또는 부분들과 같은 다양한 항목을 설명하기 위하여 제1, 제2, 제3 등의 용어가 사용될 수 있으나, 상기 항목들은 이들 용어에 의하여 한정되는 것은 아니다.In addition, terms such as first, second, and third may be used to describe various items such as various elements, regions, and/or parts, but the items are not limited by these terms.
또한, 특정 실시예가 달리 구현 가능한 경우에 있어서, 특정한 공정 순서는 하기에서 설명되는 순서와 다르게 수행될 수 있음에 유의하여야 한다. 예를 들어, 연속적으로 설명되는 두 공정이 실질적으로 동시에 수행될 수도, 반대의 순서로 수행될 수도 있다.In addition, it should be noted that in cases where a specific embodiment can be implemented otherwise, a specific process sequence may be performed differently from the sequence described below. For example, two processes described sequentially may be performed substantially simultaneously or in the reverse order.
이하에서 사용하는 용어 MOS(Metal-Oxide_Semiconductor)는 일반적인 용어로, 'M'은 단지 금속에만 한정되는 것은 아니고 다양한 유형의 도전체로 이루어질 수 있다. 또한, 'S'는 기판 또는 반도체 구조물일 수 있으며, 'O'는 산화물에만 한정되지 않고 다양한 유형의 유기물 또는 무기물을 포함할 수 있다. The term MOS (Metal-Oxide_Semiconductor) used below is a general term, and 'M' is not limited to metal and may be made of various types of conductors. Also, 'S' may be a substrate or a semiconductor structure, and 'O' is not limited to an oxide and may include various types of organic or inorganic materials.
추가로, 구성 요소들의 도전형 또는 도핑 영역은 주된 캐리어 특성에 따라 'P형' 또는 'N형'으로 규정할 수 있으나, 이는 단지 설명의 편의를 위한 것으로, 본 발명의 기술적 사상이 예시된 바에 한정되는 것은 아니다. 예를 들어, 이하에서 'P형' 또는 'N형'은 더욱 일반적인 용어인 '제1 도전형' 또는 '제2 도전형'으로 사용될 것이며, 여기서 제1 도전형은 P형을, 제2 도전형은 N형을 의미한다. In addition, the conductivity type or doped region of the components may be defined as 'P-type' or 'N-type' according to the main carrier characteristics, but this is only for convenience of explanation, and the technical spirit of the present invention is exemplified. It is not limited. For example, hereinafter 'P-type' or 'N-type' will be used as a more general term 'first conductivity type' or 'second conductivity type', where the first conductivity type is P-type and the second conductivity type is Hyung means N-type.
또한, 불순물 영역의 도핑 농도를 표현하는 '고농도' 및 '저농도'는 일 구성요소와 타 구성요소의 상대적인 도핑 농도를 의미하는 것으로 이해하여야 한다.In addition, 'high concentration' and 'low concentration' expressing the doping concentration of the impurity region should be understood as meaning relative doping concentrations of one element and another element.
도 2는 본 발명의 일 실시예에 따른 반도체 소자에 대한 개략적인 평면도이고; 도 3은 도 2에 따른 반도체 소자에 대한 단면도이다.2 is a schematic plan view of a semiconductor device according to an embodiment of the present invention; FIG. 3 is a cross-sectional view of the semiconductor device according to FIG. 2 .
이하에서는 첨부된 도면들을 참고하여 본 발명의 일 실시예에 따른 반도체 소자(1)에 대하여 상세히 설명하도록 한다.Hereinafter, a
도 2 및 도 3을 참고하면, 본 발명은 반도체 소자(1)에 관한 것으로, 더욱 상세하게는 소자분리영역(191)으로서의 상부영역(1911) 및/또는 하부영역(1913)의 적어도 일 코너영역이 커팅된 평면 형상을 가지도록 형성함으로써 상기 소자분리영역(191) 형성시 갭필(Gap-Fill) 불량 발생 및 후속공정인 CMP 공정에서의 결함 발생을 방지하도록 하는 반도체 소자(1)에 관한 것이다.2 and 3, the present invention relates to a
전술한 '코너영역'이란 그 평면이 대략 다각형상으로 형성되는 상부영역(1911) 및 하부영역(1913)에서, 임의의 모서리 측 또는 그와 인접한 측을 의미하는 것으로 이해한다. 실제 소자(1)에 있어서, 상기 상부영역(1911) 및 하부영역(1913)은 그 평면 형상이 공정 과정에서 각 변이 실질적으로 완벽한 직선으로 형성되는 것은 아니며 전체적으로 곡률지게 형성된다. 본 발명에서의 상부 영역(1911) 및/또는 하부영역(1913)의 커팅된 코너영역은 공정 과정에서의 오차 범위를 벗어난 인위적으로 커팅된 코너영역을 의미하는 것으로 이해한다.The above-described 'corner area' is understood to mean an arbitrary corner side or a side adjacent thereto in the
또한, 이하에서는 '외변'을 상부 영역(1911)과 하부영역(1913)의 평면형상을 기준으로, 소자의 중앙 측에서 상대적으로 먼 방향의 변을, '내변'을 외변과 서로 대향하되 외변보다 소자의 중앙 측의 놓인 변을 의미하는 것으로 이해한다.In addition, in the following description, the 'external edge' refers to the side relatively far from the center of the element based on the planar shapes of the
이하에서는 본 발명의 일 실시예에 따른 반도체 소자(1)의 구조에 대하여 상세히 설명하도록 한다. Hereinafter, the structure of the
먼저, 기판(101)이 형성된다. 기판(101)에는 액티브 영역으로 활용되는 웰 영역이 형성될 수 있고, 이러한 액티브 영역은 소자분리막으로서의 제1 소자분리영역(190)에 의하여 규정될 수 있다. 또한, 기판(101)은 제1 도전형으로 도핑된 기판일 수도, 기판 내에 배치되는 P형 확산 영역일 수도, 또는 기판 위에 에피택셜 성장된 P형 에피택셜층을 포함할 수도 있다. 제1 소자분리영역(190)은 얕은 트렌치 격리(Shallow Trench Isolation; STI) 공정에 의하여 형성될 수 있고 이에 별도의 제한이 있는 것은 아니다.First, a substrate 101 is formed. A well region used as an active region may be formed in the substrate 101 , and the active region may be defined by the first
그리고 기판(101) 내에는 제1 매몰층(111)과 제2 매몰층(113)이 형성될 수 있다. 예를 들어 제1 매몰층(111)은 제2 매몰층(113)의 상측에 형성될 수 있다. 또한, 제2 매몰층(113)의 일 측과 연결되도록, 고전압 웰 영역(120)이 형성된다. 이러한 고전압 웰 영역(120)은 제2 도전형의 이온주입영역(HVNWELL)으로, 기판(101) 내 그리고 제2 매몰층(113)의 상부에 형성될 수 있다. 전술한 제1 매몰층(111)은 제1 도전형의 불순물 도핑 영역이며, 제2 매몰층(113)은 제2 도전형의 불순물 도핑 영역일 수 있다. 또한, 제1 매몰층(111)과 고전압 웰 영역(120)은 본 발명의 필수 구성은 아니며 경우에 따라 생략될 수 있음에 유의하여야 한다.In addition, a first buried layer 111 and a second buried layer 113 may be formed in the substrate 101 . For example, the first buried layer 111 may be formed on the upper side of the second buried layer 113 . In addition, the high voltage well region 120 is formed to be connected to one side of the second buried layer 113 . The high voltage well region 120 is a second conductivity type ion implantation region HVNWELL, and may be formed in the substrate 101 and on the second buried layer 113 . The aforementioned first buried layer 111 may be an impurity-doped region of a first conductivity type, and the second buried layer 113 may be an impurity-doped region of a second conductivity type. In addition, it should be noted that the first buried layer 111 and the high voltage well region 120 are not essential components of the present invention and may be omitted in some cases.
기판(101) 내 그리고 고전압 웰 영역(120) 상에는 깊은 웰 영역(130)이 형성될 수 있다. 깊은 웰 영역(130)은 일 측이 고전압 웰 영역(120)과 연결되며, 제2 도전형의 불순물 도핑 영역(DNWELL)일 수 있다. 상기 깊은 웰 영역(130)은 경우에 따라 제2 매몰층(113)과 직접 연결되도록 형성될 수도 있다.A deep well region 130 may be formed in the substrate 101 and on the high voltage well region 120 . One side of the deep well region 130 is connected to the high voltage well region 120 and may be an impurity doped region DNWELL of the second conductivity type. The deep well region 130 may be formed to be directly connected to the second buried layer 113 in some cases.
그리고 깊은 웰 영역(130) 내에는 예를 들어 한 쌍의 제2 도전형의 웰 영역(140)이 이격 형성되고, 제1 웰 영역(141) 내에는 드레인 영역(151)이, 제2 웰 영역(143) 내에는 고농도 도핑영역(153)이 형성될 수 있다. 드레인 영역(151)은 제2 도전형의 불순물 도핑영역으로, 제1 웰 영역(141)보다 고농도 불순물 도핑될 수 있다. 또한, 고농도 도핑영역(153) 역시 제2 도전형의 도핑영역으로 제2 웰 영역(143)보다 고농도 불순물 도핑될 수 있다. In the deep well region 130, for example, a pair of well regions 140 of the second conductivity type are spaced apart from each other, and in the first well region 141, the drain region 151 is formed, and the second well region A high-concentration doping region 153 may be formed in 143 . The drain region 151 is an impurity-doped region of the second conductivity type and may be doped with impurities at a higher concentration than the first well region 141 . In addition, the heavily doped region 153 is also a doped region of the second conductivity type and may be doped with impurities at a higher concentration than the second well region 143 .
드레인 영역(151)과 고농도 도핑영역(153)은 기판(101) 표면 부위에 형성되는 것이 바람직하다. 전술한 고농도 도핑영역(153)은 제2 웰 영역(143)과 함께 가드링의 기능을 수행하여 누설 전류의 감소 및 SOA 향상을 도모할 수 있다. 드레인 영역(151)은 드레인 전극과 전기적으로 연결될 수 있고, 상기 드레인 영역(151)을 감싸는 웰 영역(141)은 드레인 확장영역으로, 고전압 반도체 소자의 항복 전압 특성을 개선할 수 있다.The drain region 151 and the heavily doped region 153 are preferably formed on the surface of the substrate 101 . The aforementioned high-concentration doped region 153, along with the second well region 143, may serve as a guard ring to reduce leakage current and improve SOA. The drain region 151 may be electrically connected to the drain electrode, and the well region 141 surrounding the drain region 151 is a drain extension region, and may improve breakdown voltage characteristics of the high voltage semiconductor device.
그리고 기판(101) 내에는 바디 영역(160)이 형성된다. 이러한 바디 영역(160)은 제1 도전형의 고농도 불순물 도핑영역으로, 깊은 웰 영역(130)과 이격되어 형성될 수 있다. 또한, 바디 영역(160) 내 그리고 기판(101)의 표면 측에는 소스 영역(163)이 형성된다. 소스 영역(163)은 제1 도전형의 불순물 고농도 도핑영역이며 소스 전극과 전기적으로 연결될 수 있다. 또한, 바디 영역(160) 내 그리고 소스 영역(163)과 인접하거나 맞닿는 측에 바디 컨택 영역(161)이 형성될 수 있다. 이러한 바디 컨택 영역(161)은 제1 도전형의 불순물 고농도 도핑영역일 수 있다. A body region 160 is formed in the substrate 101 . The body region 160 is a highly doped region of the first conductivity type and may be formed to be spaced apart from the deep well region 130 . In addition, a source region 163 is formed in the body region 160 and on the surface side of the substrate 101 . The source region 163 is a doped region with a high concentration of impurities of the first conductivity type and may be electrically connected to the source electrode. In addition, a body contact region 161 may be formed within the body region 160 and adjacent to or in contact with the source region 163 . The body contact region 161 may be a doped region with a high concentration of impurities of the first conductivity type.
기판(101) 상에는 게이트 전극(170)이 형성된다. 상세하게 설명하면, 액티브 영역 내에서, 드레인 영역(151)과 소스 영역(163) 사이에 상기 게이트 전극(170)이 형성될 수 있다. 이러한 게이트 전극(170)은 채널 영역 상에 위치하며, 상기 게이트 전극(170)에 인가된 게이트 전압에 의하여 채널 영역이 온 또는 오프 될 수 있다. 게이트 전극(170)은 예를 들어 도전성 폴리실리콘, 금속, 도전성 금속 질화물, 및 이들의 조합 중 어느 하나로 이루어질 수 있으며, CVD, PVD, ALD, MOALD, 또는 MOCVD 공정 등에 의해 형성될 수 있다. A gate electrode 170 is formed on the substrate 101 . In detail, the gate electrode 170 may be formed between the drain region 151 and the source region 163 in the active region. The gate electrode 170 is positioned on a channel region, and the channel region can be turned on or off by a gate voltage applied to the gate electrode 170 . The gate electrode 170 may be formed of, for example, any one of conductive polysilicon, metal, conductive metal nitride, and combinations thereof, and may be formed by a CVD, PVD, ALD, MOALD, or MOCVD process.
또한, 게이트 전극(170)과 기판(101)의 표면 사이에는 게이트 절연막(171)이 형성된다. 게이트 절연막(171)은 실리콘 산화막, 고유전막, 및 이들의 조합 중 어느 하나로 이루어질 수 있다. 또한, 상기 게이트 절연막(171)은 ALD, CVP, 또는 PVD 공정 등에 의하여 형성될 수 있다.In addition, a gate insulating layer 171 is formed between the gate electrode 170 and the surface of the substrate 101 . The gate insulating layer 171 may be formed of any one of a silicon oxide layer, a high dielectric layer, and a combination thereof. In addition, the gate insulating layer 171 may be formed by an ALD, CVP, or PVD process.
그리고, 게이트 전극(170)의 측벽은 게이트 스페이서(173)로 커버될 수 있으며, 상기 게이트 스페이서(173)는 산화막, 질화막, 및 이들의 조합 중 어느 하나로 이루어질 수 있다. Also, sidewalls of the gate electrode 170 may be covered with a gate spacer 173, and the gate spacer 173 may be formed of any one of an oxide film, a nitride film, and a combination thereof.
또한, 기판(101) 상에는 게이트 전극(170)을 모두 덮도록 층간절연막(180)이 형성된다. 이러한 층간절연막(180)은 예를 들어 BPSG(Boro-Phospho Silicate Glass)막 그리고 TEOS(Tetra Ethyl Ortho Silicate)막을 통하여 형성될 수 있으나 본 발명의 범위가 이에 제한되는 것은 아니다. 층간절연막(180)은 후술할 제2 소자분리영역(191)의 상측부 역시 커버하도록 형성될 수도 있고 이에 대한 상세한 설명은 후술할 반도체 소자 제조방법에서 상세히 설명하도록 한다.In addition, an interlayer insulating film 180 is formed on the substrate 101 to cover all of the gate electrodes 170 . Such an interlayer insulating film 180 may be formed through, for example, a BPSG (Boro-Phospho Silicate Glass) film and a TEOS (Tetra Ethyl Ortho Silicate) film, but the scope of the present invention is not limited thereto. The interlayer insulating layer 180 may also be formed to cover an upper portion of the second
그리고 기판(101) 표면으로부터 소정 깊이까지 제1 소자분리영역(190)이 형성된다. 상기 제1 소자분리영역(190)은 전술한 바와 같이 액티브 영역을 규정하는 소자분리막의 일종으로 예를 들어 STI 공정을 통하여 수행될 수 있다. 또한, 일 측이 제1 소자분리영역(190)과 중첩되도록 제2 소자분리영역(191)이 형성될 수 있다. 상기 제2 소자분리영역(191)은 DTI 영역을 포함하는 구성으로, 액티브 영역의 면적이 좁아지는 것을 방지하기 위하여 제1 소자분리영역(190)과 중첩 형성되는 것이 바람직하다. Then, the first
제2 소자분리영역(191)은 Pre-DTI 영역인 상부영역(1911)과 DTI 영역인 하부영역(1913)으로 규정될 수 있다. 상부영역(1911)은 층간절연막(180)과 제1 소자분리영역(190)을 관통하거나 적어도 부분적으로 중첩 형성되는 구성으로, 예를 들어 그 저부가 제1 소자분리영역(190)의 저부와 실질적으로 동일하거나 인접한 높이에 형성될 수 있다. The second
또한, 도 2 및 도 3을 참고하면, Pre-DTI 영역으로서의 상부영역(1911)은 그 수평방향 폭이 제1 소자분리영역(190)의 폭보다 좁게 형성되는 것이 바람직하다. 그리고 상부영역(1911)의 하부에는 상기 상부영역(1911)의 저부와 연결되도록 하부영역(1913)이 형성된다. DTI 영역으로서의 하부영역(1913)은 그 측부가 연직방향으로 연장되는 것이 아닌 하방으로 갈수록 좁아지도록 경사지도록 형성될 수 있고, 이는 기판(101) 식각시 식각 강도가 식각 깊이에 따라 약해지기 때문이다. 이와 달리 상기 상부영역(1911)은 실질적으로 균일한 폭 크기로 하방 연장될 수도 또는 하방으로 갈수록 넓어지는 부분을 포함하도록 형성될 수 있고 이에 제한이 있는 것은 아니다. 또한, 하부영역(1913)은 그 수평방향 폭이 상부영역(1911)보다 좁게 형성된다. 상부영역(1911) 및 하부영역(1913)은 모두 층간절연막(180)과 동일물질로 갭필(Gap-Fill)되는 것이 바람직하다. Also, referring to FIGS. 2 and 3 , it is preferable that the
그리고 제2 소자분리영역(191)의 일 측에는 에어갭(A)이 형성된다. 예를 들어, 상기 에어갭(A)은 하부영역(1913)의 저부와 인접한 측으로부터 상기 하부영역(1913)의 상부와 인접한 측까지 형성될 수도, 또는 그 상단부가 상부영역(1911)의 일 측까지 연장되도록 형성될 수도 있다. 또한, 상기 에어갭(A)은 상부영역(1911)의 상부와 인접한 측까지는 형성되지 않도록 하는 것이 바람직하다. 이는 컨택 형성을 위한 후속공정에서 텅스텐(W) 등 금속물질이 에어갭(A) 내측으로 침투하여 소자 특성이 저하되는 것을 방지하기 위함이다.An air gap A is formed on one side of the second
본 발명과 같이 제2 소자분리영역(191)을 상부영역(1911) 및 하부영역(1913)으로 나누어 형성하지 않고 단 한 번의 공정으로 트렌치를 형성하여 해당 트렌치 내측을 갭필하여 DTI 영역을 형성하는 경우, 기술적으로 트렌치 형성 깊이에 제약이 발생한다. 즉, 한 번의 공정에 의한 기판(101) 식각을 통하여 DTI 영역 형성시 해당 DTI 영역은 인접한 소자 간 전기적으로 분리되도록 충분히 깊이 형성되는 것이 비용이하다. 또한, 후속 공정에서 상기 트렌치 내 깊은 곳까지 절연막을 갭필하는 것 역시 어려워질 수밖에 없다. 특히, 100V 이상의 높은 항복전압 특성 구현을 위하여 기판(101)이 상대적으로 깊게 형성될 시, 해당 DTI 영역이 깊게 형성되지 못하므로, DTI 영역 하부 영역으로의 전계 증가 및 누설전류 증가에 따른 항복전압(Breakdwon Voltage; BV) 특성이 저하되는 문제점이 발생한다. 따라서, 인접한 소자 간 노이즈 발생을 방지하기 위하여 소자 간 이격 거리가 길어지며 그에 따른 전체 칩 사이즈가 증가될 수밖에 없다.In the case of forming a DTI region by forming a trench in a single process and gap-filling the inside of the trench instead of dividing the second
이와 같은 문제점을 방지하고자 본 발명의 일 실시예에 따른 반도체 소자(1)는 DTI 영역을 포함하는 제2 소자분리영역(191)을 넓은 폭을 가지는 상부영역(1911)을 형성한 이후 추가 식각공정을 통해 상대적으로 좁은 폭를 가지는 하부영역(1913)을 형성함으로써 상기 제2 소자분리영역(191), 특히 하부영역(1913)이 충분히 깊게 형성되도록 하는 것에 특징이 있다. 전술한 바와 같이 제2 소자분리영역(191)의 형성 깊이는 기판(101) 표면으로부터 대략 30㎛ 이상 그리고 40㎛ 이하인 것이 바람직하다. To prevent such a problem, in the
도 4는 제2 소자분리영역(또는 DTI 영역)의 형성 깊이에 따른 아이솔레이션 특성을 설명하기 위한 참고도이다.4 is a reference diagram for explaining isolation characteristics according to the formation depth of a second device isolation region (or DTI region).
도 4를 통하여 확인 가능한 바와 같이, 고전압 반도체 소자에 있어서 DTI 영역이 20 ~ 25㎛ 깊이로 형성되는 경우 해당 DTI 영역 하측의 전계가 증가되며, 본 발명과 같이 30㎛ 이상의 깊이로 형성되는 경우 이를 방지하여 아이솔레이션 특성을 개선할 수 있는 것을 알 수 있다.As can be confirmed through FIG. 4 , in the high voltage semiconductor device, when the DTI region is formed to a depth of 20 to 25 μm, the electric field below the corresponding DTI region is increased, and when formed to a depth of 30 μm or more as in the present invention, this is prevented. It can be seen that the isolation characteristics can be improved by doing so.
도 2를 참고하면, 상부영역(1911) 및/또는 하부영역(1913)의 적어도 임의의 일 코너영역은 커팅된 평면 형상으로 형성된다. 상세하게 설명하면, 그 평면 형상이 다각 형상으로 형성되는 상부영역(1911)의 적어도 일 코너영역 측은 커팅된 코너컷부(1911a)를 가질 수 있다. 상기 코너컷부(1911a)는 상부영역(1911)의 코너에 있어서, 외변에 형성될 수도, 내변에 형성될 수도 또는 내변과 외변 모두에 형성될 수도 있으며, 그 외변에 형성되는 것이 바람직하다. 이와 같은 코너컷부(1911a)에 의하여, 그 수평면 상에서 연장방향이 급격하게 꺾이는 상부영역(1911)의 코너영역 측 수평방향 폭 크기가 타 영역에 비하여 커지는 것을 방지할 수 있다.Referring to FIG. 2 , at least one arbitrary corner of the
그리고, 상기 코너컷부는 하부영역(1913)의 임의의 코너영역 측에도 형성될 수 있다. 이 때 전술한 코너컷부(1911a)를 제1 코너컷부로, 하부영역(1913)의 코너컷부(1913a)를 제2 코너컷부로 지칭한다. 하부영역(1913)의 제2 코너컷부(1913a)는 동일 소자(1) 내에서 제1 코너컷부(1911a)와 함께 형성될 수도, 또는 제1 코너컷부(1911a)와 제2 코너컷부(1913a) 중 어느 하나만 형성될 수도 있고 이에 제한이 있는 것은 아니다. 상기 제2 코너컷부(1913a)는 제1 코너컷부(1911a)와 마찬가지로, 하부영역(1913)의 코너영역 외변 및/또는 내변에 형성될 수 있고, 외변 측에 형성되는 것이 바람직하다. 그리고, 상기 제1 코너컷부(1911a)와 제2 코너컷부(1913a)는 모든 코너영역에 형성되는 것이 바람직하나 이에 제한이 있는 것은 아니다.Also, the corner cut portion may be formed on an arbitrary corner area side of the
상기 제1 코너컷부(1911a) 및 제2 코너컷부(1913a)는 전술한 형상 외 상부영역(1911) 및 하부영역(1913)의 코너영역 일 측이 커팅되는 그 어떤 형상이라도 족하다.The first corner cut
도 5는 코너컷이 미형성된 반도체 소자를 설명하기 위한 참고도이고; 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 코너영역 형상을 설명하기 위한 참고도이다.5 is a reference diagram for explaining a semiconductor device without corner cuts; 6 is a reference diagram for describing a shape of a corner region of a semiconductor device according to an exemplary embodiment of the present invention.
이하에서는 코너컷부(1911a, 1913a)가 미형성된 비교 반도체 소자(9)와 본 발명의 일 실시예에 따른 반도체 소자(1)에 대하여 비교 설명을 하도록 한다.Hereinafter, a comparative description of the semiconductor device 9 in which the corner cut
도 5(a)를 참고하면, 코너컷부가 미형성된 반도체 소자(9)의 경우, 상부영역(910)과 하부영역(930)이 8각형의 평면형상으로 형성되는 될 때, 상기 코너영역을 제외한 상부영역(910)의 수평방향 폭 크기(외변과 내변의 최단 거리)가 a, 코너영역에서의 수평방향 폭 크기가 b인 경우, b는 a를 밑변으로 한 직각삼각형의 빗변에 해당하므로 a ＜ b 가 성립한다. Referring to FIG. 5(a) , in the case of the semiconductor device 9 without corner cut portions, when the upper region 910 and the lower region 930 are formed in an octagonal flat shape, the corner region is excluded. When the horizontal width of the upper region 910 (the shortest distance between the outer and inner sides) is a and the horizontal width of the corner region is b, b corresponds to the hypotenuse of a right triangle with a as the base, so a < b is established.
따라서, 도 5(b)를 참고하면, 상부영역(910) 뿐만 아니라 하부영역(930)의 코너영역 측 수평방향 폭 크기는 타 영역(코너영역을 제외한 영역) 대비 커질 수밖에 없다. 이러한 경우, 상부영역(910) 및 하부영역(930) 형성 공정에서 딥트렌치(D)에 절연막(950) 갭필(Gap-Fill)시, 타 영역 대비 에어갭(A) 상측부가 개방된 상태로 놓일 가능성이 높아져 아이솔레이션 특성 저하가 발생할 수 있다. 또한, 도 5(c)를 참고하면, 에어갭(A)이 형성되더라도, 타 영역 대비 절연막(950) 상측부에 그루브(G)가 더욱 넓고 깊게 형성되어 상기 그루브(G) 내측공간으로의 잔류물이 잔존할 가능성이 높아져 후속 CMP 공정에서 잔류물과 함께 코너영역 측이 뜯겨 나가는 문제 역시 발생 가능하다.Therefore, referring to FIG. 5(b) , the horizontal width of the corner area side of the upper area 910 as well as the lower area 930 is inevitably larger than that of other areas (regions other than the corner area). In this case, when gap-filling the insulating film 950 in the deep trench D in the process of forming the upper region 910 and the lower region 930, the upper portion of the air gap A is left open compared to other regions. Possibility may increase and deterioration of isolation characteristics may occur. In addition, referring to FIG. 5(c), even if the air gap A is formed, the groove G is formed wider and deeper on the upper part of the insulating film 950 compared to other regions, so that the groove G remains in the inner space. It is also possible that the corner area side is torn off along with the residue in the subsequent CMP process due to the increased possibility of water remaining.
이와 같은 문제점을 해결하고자, 도 6을 참고하면, 본 발명의 일 실시예에 따른 반도체 소자(1)는 제1 코너컷부(1911a) 또는 제2 코너컷부(1913a)를 형성함으로써, 상부영역(1911) 또는 하부영역(1913)의 코너영역 측 수평방향 폭이 타 영역 대비 넓어지는 것을 방지하는 것을 특징으로 한다. 이 때 상기 제1 코너컷부(1911a)가 형성된 코너영역 측 수평방향 폭 크기는 타 영역의 수평방향 폭 크기 대비 약 10% 이내의 차이를 가지도록 하는 것이 바람직하다. 상기 제2 코너컷부(1913a) 역시 그 코너영역 측 수평방향 폭 크기가 타 영역의 수평방향 폭 크기 대비 약 10% 이내의 차이를 가지도록 하는 것이 바람직하다. To solve this problem, referring to FIG. 6 , the
상기 수치범위 내에서 제1 코너컷부(1911a)와 제2 코너컷부(1913a)는 어떠한 임의의 평면형상을 가질 수 있다. 예를 들어, 제1 코너컷부(1911a) 또는 제2 코너컷부(1913a)는 임의의 일 코너영역에서 1회 커팅된 형상으로 형성될 수도(도 6(a) 참고) 또는 2회 이상 커팅된 형상으로 형성될 수도 있고(도 6(b) 참고) 이에 제한이 있는 것은 아니다.Within the numerical range, the first
도 7은 본 발명의 일 실시예에 따른 반도체 소자와 코너컷이 미형성된 반도체 소자의 결함 발생을 비교하기 위한 SEM 이미지이다. 코너컷이 미형성된 반도체 소자의 SEM 이미지가 도 7(a)이며, 본 발명의 일 실시예에 따른 반도체 소자(1)의 SEM 이미지가 도 7(b)이다. 상대적으로 밝은 색을 띄는 부분이 결함이 발생한 위치이다.FIG. 7 is an SEM image for comparing defect occurrences of a semiconductor device according to an exemplary embodiment and a semiconductor device without a corner cut. 7(a) is a SEM image of a semiconductor device without corner cuts, and FIG. 7(b) is an SEM image of a
이하에서는 코너컷부(1911a, 1913a)가 미형성된 비교 반도체 소자(9)와 본 발명의 일 실시예에 따른 반도체 소자(1)의 결함 발생을 비교 설명을 하도록 한다.Hereinafter, a comparative description of occurrence of defects in the comparative semiconductor device 9 in which the corner cut
본 발명의 일 실시예에에 따른 반도체 소자(1)는 상부영역(1911)과 하부영역(1913)의 각 코너영역 측 외변에 제1 코너컷부(1911a)와 제2 코너컷부(1913a)가 형성되도록 제작되었다. 제2 코너컷부(1913a)와 인접한 측 하부영역(1913)의 내변과 외변 간 거리는 대략 1.47 ~ 1.50㎛로, 제2 코너컷부(1913a)의 연장 길이는 대략 1.00㎛로 형성하였다. 비교 반도체 소자(9)는 하부영역(930)의 내변과 외변 간 거리는 대략 1.47 ~ 1.50㎛로 형성하였다.In the
비교 반도체 소자(9)와 본 발명의 일 실시예에 따른 반도체 소자(1)의 SEM 이미지 사진을 참고하면(도 7 참고), 본 발명의 일 실시예에 따른 반도체 소자(1)가 코너영역 측에서 결함 발생이 현저히 감소된 것을 확인할 수 있다.Referring to the SEM image of the comparative semiconductor device 9 and the
도 8 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 단면도이다.8 to 15 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention.
이하에서는 첨부된 도면들을 참고하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법에 대하여 상세히 설명하도록 한다. 설명의 편의를 위하여, 기판 내 형성되는 웰 영역들, 매몰층, 소스 영역, 드레인 영역과, 기판 상의 게이트 전극 등에 대한 설명은 생략하며, 제2 소자분리영역(190) 형성 전후공정에 대하여 중점적으로 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. For convenience of description, descriptions of the well regions, the buried layer, the source region, the drain region, the gate electrode on the substrate, etc. formed in the substrate will be omitted, and the focus will be on the processes before and after the formation of the second
먼저, 도 8을 참고하면, 게이트 전극(170) 및 기판(101) 상에 층간절연막(180)을 증착한다. 전술한 바와 같이 층간절연막(180)은 예를 들어 BPSG막 그리고 TEOS막으로 이루어질 수 있으나 이에 제한이 있는 것은 아니다. 이후, 층간절연막(180) 상에 식각정지막(181)을 형성한다. 식각정지막(181)은 후속공정인 CMP 공정에서의 CMP 식각 정지막으로 예를 들어 SiN막으로 이루어질 수 있다. First, referring to FIG. 8 , an interlayer insulating film 180 is deposited on the gate electrode 170 and the substrate 101 . As described above, the interlayer insulating film 180 may be formed of, for example, a BPSG film and a TEOS film, but is not limited thereto. Thereafter, an etch stop layer 181 is formed on the interlayer insulating layer 180 . The etch stop layer 181 is a CMP etch stop layer in a subsequent CMP process and may be formed of, for example, a SiN layer.
이후, 도 9를 참고하면, STI 영역인 제1 소자분리영역(190)과 상하방향 부분적으로 오버랩되도록, 식각정지막(181), 층간절연막(180) 그리고 제1 소자분리영역(190)을 식각하여 Pre-DTI 영역인 상부영역(1911)이 형성될 제1 트렌치(193)를 형성한다. 제1 트렌치(193) 형성공정에 대하여 상세히 설명하면, 일 예로 식각정지막(181) 상에 제1 트렌치(193)가 형성될 측이 개방된 포토레지스트막(PR)을 패터닝한다. 그리고 나서 식각정지막(181), 층간절연막(180) 및 제1 소자분리영역(190)을 순차적으로 식각하여 제1 트렌치(193)를 형성한다. 제1 트렌치(193) 형성을 위한 포토레지스트막(PR)은, 상기 제1 트렌치(193)의 코너영역이 커팅된 평면형상을 가지도록 패터닝될 수 있다.Then, referring to FIG. 9 , the etch stop layer 181, the interlayer insulating layer 180, and the
제1 트렌치(193)가 형성되면, 포토레지스트막(PR)을 제거한다. 이는, PR 스트립(Strip) 공정과 세정(Cleaning) 공정을 통하여 수행될 수 있다.After the first trench 193 is formed, the photoresist layer PR is removed. This may be performed through a PR strip process and a cleaning process.
그 후, 도 10을 참고하면, 하부영역(1913)이 형성될 제2 트렌치(195)를 형성한다. 제2 트렌치(195)는 기판(101) 표면으로부터 30~40㎛ 깊이로 형성될 수 있다. 또한, 제2 트렌치(195)는 제1 트렌치(193) 대비 좁은 수평방향 폭 크기를 가지고, 그 측벽은 하방으로 연장될수록 경사지게 형성될 수도 실질적으로 균일한 폭 크기로 형성될 수도 있다. 제2 트렌치(195) 형성공정에 대하여 상세히 설명하면, 예를 들어 식각정지막(181) 상에 그리고 제1 트렌치(193)의 측벽을 따라 포토레지스트막(PR)을 패터닝한다. 즉, 포토레지스트막(PR)은 실질적으로 제2 트렌치(195)의 최상단 측 수평방향 폭 크기만큼 개방되도록 패터닝된다. 그 후 제1 트렌치(193) 하측의 기판(101) 표면을 대략 30~40㎛ 깊이로 식각한다. 제2 트렌치(195) 형성을 위한 포토레지스트막(PR) 역시, 상기 제2 트렌치(195)의 코너영역이 커팅된 평면형상을 가지도록 패터닝될 수 있다.After that, referring to FIG. 10 , a second trench 195 in which a
제2 트렌치(195) 형성 후 포토레지스트막(PR)을 제거하며, PR 스트립 공정과 세정공정을 수행할 수 있다.After forming the second trench 195 , the photoresist layer PR may be removed, and a PR strip process and a cleaning process may be performed.
이후, 도 11을 참고하면, 식각정지막(181) 상에 그리고 제1 트렌치(193)와 제2 트렌치(195) 내에 절연막(197)을 증착한다. 상기 절연막(197)은 TEOS막일 수도 있으나 본 발명의 범위가 이에 한정되는 것은 아니며 임의의 산화막일 수 있다. 본 공정 수행시, 절연막(197)은 식각정지막(181) 상에 증착된다. 또한, 절연막(197)은 제1 트렌치(193) 그리고 제2 트렌치(195) 내에 채워질 수 있다.Then, referring to FIG. 11 , an insulating layer 197 is deposited on the etch stop layer 181 and in the first trench 193 and the second trench 195 . The insulating layer 197 may be a TEOS layer, but the scope of the present invention is not limited thereto and may be any oxide layer. During this process, the insulating layer 197 is deposited on the etch stop layer 181 . In addition, the insulating layer 197 may fill the first trench 193 and the second trench 195 .
그 후, 도 12를 참고하면, 증착된 절연막(197)에 대한 에치백(Etch-Back) 공정을 수행한다. 이러한 에치백 공정은 식각정지막(181) 상에 그리고 제1 트렌치(193)와 제2 트렌치(195) 내에 채워진 절연막(197)을 적어도 부분적으로 식각하는 공정이다. 절연막(197) 식각이 완료되면 세정공정을 수행한다. 본 공정에 의하여 제1 트렌치(193) 내에 절연막(197)이 사이드월(Side-Wall) 형상으로, 그리고 제2 트렌치(195) 내측벽을 따라 상기 절연막(197)이 소정 두께로 잔류할 수 있다.After that, referring to FIG. 12 , an etch-back process is performed on the deposited insulating film 197 . This etch-back process is a process of at least partially etching the insulating layer 197 filled in the first trench 193 and the second trench 195 and on the etch stop layer 181 . When the etching of the insulating film 197 is completed, a cleaning process is performed. According to this process, the insulating film 197 may remain in the side-wall shape in the first trench 193 and the insulating film 197 may remain along the inner wall of the second trench 195 with a predetermined thickness. .
이후, 도 13을 참고하면, 식각정지막(181) 상에 그리고 제1 트렌치(193) 및 제2 트렌치(195) 내측에 제2 절연막(199)을 증착한다. 제2 절연막(199)과의 구별을 위하여 전술한 절연막(197)은 '제1 절연막'으로 지칭한다. 이와 같은 제2 절연막(199) 증착에 의하여 제1 트렌치(193)와 제2 트렌치(195) 내측에는 에어갭(A)이 형성되어 인접한 소자 간 노이즈 발생을 방지하여 전기적으로 안정되도록 할 수 있다. Then, referring to FIG. 13 , a second insulating layer 199 is deposited on the etch stop layer 181 and inside the first trench 193 and the second trench 195 . For distinction from the second insulating film 199, the aforementioned insulating film 197 is referred to as a 'first insulating film'. Air gaps A are formed inside the first trench 193 and the second trench 195 by depositing the second insulating film 199 as described above to prevent noise between adjacent devices and to ensure electrical stability.
상기 에어갭(A)은 그 상단부가 층간절연막(180)의 상면보다는 하측에 위치하여 후속 공정에서 텅스텐(W) 등이 침투하는 것을 방지하도록 하는데 적절한 높이로 형성되도록 하는 것이 바람직하다. 본 공정에 의하여 상부영역(1911)과 하부영역(1913)이 완성된다. 또한, 제2 절연막(199)은 제1 절연막(197)과 동일 물질로 이루어질 수도 있고 이에 별도의 제한이 있는 것은 아니며 임의의 산화막을 활용할 수 있다.It is preferable that the upper end of the air gap (A) is positioned below the upper surface of the interlayer insulating film 180 to prevent penetration of tungsten (W) or the like in a subsequent process. Through this process, the
그리고 나서, 도 14를 참고하면, 식각정지막(181) 상의 제2 절연막(199)을 제거하는 공정을 수행한다. 즉, 식각정지막(181)을 활용하여 상기 식각정지막(181) 상의 제2 절연막(199)을 모두 제거한다. Then, referring to FIG. 14 , a process of removing the second insulating layer 199 on the etch stop layer 181 is performed. That is, the entire second insulating layer 199 on the etch stop layer 181 is removed by using the etch stop layer 181 .
이후, 도 15를 참고하면, 식각정지막(181)에 대한 식각공정을 수행하고, 이에 대한 세정 공정을 수행한다. Subsequently, referring to FIG. 15 , an etching process is performed on the etch stop layer 181 and a cleaning process is performed on the etch stop layer 181 .
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다.The above detailed description is illustrative of the present invention. In addition, the foregoing is intended to illustrate and describe preferred embodiments of the present invention, and the present invention can be used in various other combinations, modifications and environments. That is, changes or modifications are possible within the scope of the concept of the invention disclosed in this specification, within the scope equivalent to the written disclosure and / or within the scope of skill or knowledge in the art. The foregoing embodiment describes the best state for implementing the technical idea of the present invention, and various changes required in specific application fields and uses of the present invention are also possible. Therefore, the above detailed description of the invention is not intended to limit the invention to the disclosed embodiments.
1 : 반도체 소자
101 : 기판
111 : 제1 도전형 매몰층 113 : 제2 도전형 매몰층
120 : 고전압 웰 영역
130 : 깊은 웰 영역
140 : 웰 영역
141 : 제1 웰 영역 143 : 제2 웰 영역
151 : 드레인 영역 153 : 고농도 도핑영역
160 : 바디 영역
161 : 바디 컨택 영역 163 : 소스 영역
170 : 게이트 전극
171 : 게이트 절연막 173 : 게이트 스페이서
180 : 층간절연막
181 : 식각정지막
190 : 제1 소자분리영역
191 : 제2 소자분리영역
1911 : 상부영역 1911a : 제1 코너컷부
1913 : 하부영역 1913a : 제2 코너컷부
193 : 제1 트렌치 195 : 제2 트렌치
197 : 제1 절연막 199 : 제2 절연막
A : 에어갭1: semiconductor element
101: Substrate
111: first conductivity type buried layer 113: second conductivity type buried layer
120: high voltage well area
130: deep well region
140: well area
141: first well region 143: second well region
151: drain region 153: high concentration doped region
160: body area
161: body contact area 163: source area
170: gate electrode
171: gate insulating film 173: gate spacer
180: interlayer insulating film
181: etch stop film
190: first element isolation region
191: second element isolation region
1911:
1913:
193: first trench 195: second trench
197: first insulating film 199: second insulating film
A: air gap
Claims (18)
상기 기판 상의 게이트 전극;
상기 기판 내 STI 영역인 제1 소자분리영역; 및
상기 제1 소자분리영역과 적어도 부분적으로 중첩되며, 상기 기판을 관통하는 제2 소자분리영역;을 포함하며,
상기 제2 소자분리영역은
적어도 일 코너영역이 커팅된 측을 가지는 것을 특징으로 하는 반도체 소자.
Board;
a gate electrode on the substrate;
a first device isolation region that is an STI region in the substrate; and
a second device isolation region at least partially overlapping the first device isolation region and penetrating the substrate;
The second element isolation region is
A semiconductor device characterized in that at least one corner region has a cut side.
상기 제1 소자분리영역과 중첩되는, Pre-DTI 영역인 상부영역; 및
상기 상부영역의 저부와 연결되어 소정 거리 하방 연장되며, 그 측방향 폭 크기가 상부영역보다 좁은, DTI 영역인 하부영역;을 포함하는 것을 특징으로 하는 반도체 소자.
The method of claim 1 , wherein the second device isolation region
an upper region overlapping the first device isolation region and being a Pre-DTI region; and
and a lower region, which is a DTI region, connected to the bottom of the upper region, extending downward by a predetermined distance, and having a lateral width narrower than that of the upper region.
그 평면형상에서, 적어도 일 코너영역이 커팅된 제1 코너컷부;를 포함하는 것을 특징으로 하는 반도체 소자.
The method of claim 2, wherein the upper region
A semiconductor device comprising a first corner cut portion having at least one corner region cut in its planar shape.
그 평면형상에서, 외변 코너영역 상에 제1 코너컷부;를 가지는 것을 특징으로 하는 반도체 소자.
The method of claim 3, wherein the lower region
A semiconductor device characterized by having a first corner cut portion on an outer corner region in its planar shape.
상기 제1 코너컷부가 형성되는 상부영역의 코너영역 수평방향 폭이 상기 상부영역의 타 영역 수평방향 폭과 동일 높이에서 실질적으로 동일한 크기를 가지는 형상인 것을 특징으로 하는 반도체 소자.
The method of claim 3, wherein the first corner cut portion
The semiconductor device according to claim 1 , wherein a horizontal width of a corner region of an upper region where the first corner cut portion is formed has substantially the same size at the same height as a horizontal width of another region of the upper region.
그 평면형상에서, 적어도 일 코너영역이 커팅된 제2 코너컷부;를 포함하는 것을 특징으로 하는 반도체 소자.
The method of claim 2, wherein the lower region
A semiconductor device comprising a second corner cut portion having at least one corner region cut in its planar shape.
상기 기판 상의 게이트 전극;
상기 기판 내 소자분리막으로서의 STI 영역인 제1 소자분리영역; 및
상기 제1 소자분리영역과 적어도 부분적으로 중첩되며, 상기 기판을 관통하는 제2 소자분리영역;을 포함하며,
상기 제2 소자분리영역은
상기 제1 소자분리영역과 중첩되는, Pre-DTI 영역인 상부영역; 및 상기 상부영역의 저부와 연결되어 소정 거리 하방 연장되며, 그 측방향 폭 크기가 상부영역보다 좁은, DTI 영역인 하부영역;을 포함하고,
상기 상부영역은
그 평면형상에서, 적어도 일 코너영역이 커팅된 제1 코너컷부;를 포함하며,
상기 하부영역은
그 평면형상에서, 적어도 일 코너영역이 커팅된 제2 코너컷부;를 포함하는 것을 특징으로 하는 반도체 소자.
Board;
a gate electrode on the substrate;
a first device isolation region that is an STI region serving as an device isolation film in the substrate; and
a second device isolation region at least partially overlapping the first device isolation region and penetrating the substrate;
The second element isolation region is
an upper region overlapping the first device isolation region and being a Pre-DTI region; and a lower region, which is a DTI region, connected to the bottom of the upper region and extending downward by a predetermined distance, and having a lateral width smaller than that of the upper region,
the upper region
In the planar shape, a first corner cut portion in which at least one corner region is cut; includes,
the lower area
A semiconductor device comprising a second corner cut portion having at least one corner region cut in its planar shape.
상기 상부영역의 코너영역 외변 측에 있고,
상기 제2 코너컷부는
상기 하부영역의 코너영역 외변 측에 있는 것을 특징으로 하는 반도체 소자.
The method of claim 7, wherein the first corner cut portion
It is on the outer side of the corner region of the upper region,
The second corner cut part
A semiconductor device characterized in that it is located on the outer side of the corner region of the lower region.
임의의 일 코너영역에서 1회 커팅된 형상을 가지는 것을 특징으로 하는 반도체 소자.
The method of claim 7, wherein the first corner cut portion and the second corner cut portion
A semiconductor device characterized in that it has a shape cut once in an arbitrary corner region.
임의의 일 코너영역에서 2회 이상 커팅된 형상을 가지는 것을 특징으로 하는 반도체 소자.
The method of claim 7, wherein the first corner cut portion and the second corner cut portion
A semiconductor device characterized in that it has a shape cut twice or more in an arbitrary corner region.
상기 기판 내의 제2 도전형의 매몰층;
상기 제2 도전형의 매몰층과 직접 또는 간접적으로 연결되는 깊은 웰 영역;
상기 깊은 웰 영역 내의 제1 웰 영역;
상기 제1 웰 영역 내 그리고 기판 표면 측의 드레인 영역;
상기 기판 내의 제1 도전형의 바디 영역;
상기 바디 영역 내 그리고 기판 표면 측의 소스 영역;을 추가로 포함하는 것을 특징으로 하는 반도체 소자.
According to claim 7,
a buried layer of a second conductivity type in the substrate;
a deep well region directly or indirectly connected to the buried layer of the second conductivity type;
a first well region within the deep well region;
a drain region in the first well region and on the substrate surface side;
a body region of a first conductivity type in the substrate;
A semiconductor device further comprising a source region in the body region and on the substrate surface side.
상기 제1 코너컷부가 형성되는 상부영역의 코너영역 수평방향 폭 크기가 상기 상부영역의 타 영역 수평방향 폭 크기 대비 약 10% 이내의 차이를 가지는 것을 특징으로 하는 반도체 소자.
The method of claim 7, wherein the first corner cut portion
The semiconductor device according to claim 1 , wherein a horizontal width of a corner region of an upper region where the first corner cut portion is formed has a difference of less than about 10% from a horizontal width of another region of the upper region.
상기 제2 코너컷부가 형성되는 하부영역의 코너영역 수평방향 폭 크기가 상기 하부영역의 타 영역 수평방향 폭 크기 대비 약 10% 이내의 차이를 가지는 것을 특징으로 하는 반도체 소자.
The method of claim 7, wherein the second corner cut portion
The semiconductor device according to claim 1 , wherein a horizontal width of the corner region of the lower region where the second corner cut portion is formed has a difference of less than about 10% from a horizontal width of other regions of the lower region.
상기 제2 소자분리영역 내 에어갭;을 추가로 포함하는 것을 특징으로 하는 반도체 소자.
According to claim 7,
The semiconductor device further comprising an air gap in the second device isolation region.
상기 기판 상에 게이트 전극을 형성하는 단계;
상기 기판 상에 게이트 전극을 덮도록 층간절연막을 형성하는 단계;
상기 제1 소자분리영역과 중첩되며, 적어도 일 코너영역이 커팅된 평면형상의, 제2 소자분리영역의 상부영역을 형성하는 단계; 및
상기 기판 내 그리고 상부영역의 하측에서 상기 상부영역 대비 좁은 측방향 폭 크기를 가지며 적어도 일 코너영역이 커팅된 평면형상의, 제2 소자분리영역의 하부영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
forming a first device isolation region that is an STI region in a substrate;
forming a gate electrode on the substrate;
forming an interlayer insulating film on the substrate to cover the gate electrode;
forming an upper region of the second isolation region overlapping the first isolation region and having a planar shape in which at least one corner region is cut; and
forming a lower region of the second device isolation region in the substrate and below the upper region in a planar shape having a smaller lateral width than the upper region and having at least one corner region cut out; Semiconductor device manufacturing method.
상기 제1 소자분리영역 상측의 층간절연막과 제1 소자분리영역을 식각하여 제1 트렌치를 형성하는 단계; 및
상기 제1 트렌치 내에 절연막을 증착하는 단계;를 포함하며,
상기 제1 트렌치 형성단계는
상기 층간절연막 상에 제1 트렌치가 형성될 측이 개방되도록 그리고 상기 제1 트렌치의 평면형상에서 적어도 일 코너영역이 커팅되도록 포토레지스트막을 형성하는 단계; 및 상기 층간절연막 및 제1 소자분리영역을 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
16. The method of claim 15, wherein the upper region forming step
forming a first trench by etching the interlayer insulating layer on the upper side of the first device isolation region and the first device isolation region; and
Depositing an insulating film in the first trench,
The first trench formation step is
forming a photoresist film on the interlayer insulating film such that a side where a first trench is to be formed is open and at least one corner region of the first trench is cut in a planar shape; and etching the interlayer insulating layer and the first device isolation region.
상기 제1 트렌치 형성 후 상기 제1 소자분리영역 하측의 기판을 식각하여 제2 트렌치를 식각하는 단계; 및
상기 제2 트렌치 내에 절연막을 증착하는 단계;를 포함하고,
상기 제2 트렌치 형성단계는
상기 층간절연막 및 상기 제1 트렌치 상에, 제2 트렌치가 형성될 측이 개방되도록 그리고 상기 제2 트렌치의 평면형상에서 적어도 일 코너영역이 커팅되도록 포토레지스트막을 형성하는 단계; 및 상기 제2 트렌치 하측의 기판을 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
17. The method of claim 16, wherein the lower region forming step
etching a second trench by etching the substrate below the first device isolation region after forming the first trench; and
Depositing an insulating film in the second trench;
The second trench formation step is
forming a photoresist film on the interlayer insulating film and the first trench so that a side where a second trench is to be formed is open and at least one corner region of the second trench is cut in a planar shape; and etching the substrate below the second trench.
동일 높이에서, 그 연장방향을 따라 실질적으로 균일한 크기로 형성되는 것을 특징으로 하는 반도체 소자.
16. The method of claim 15, wherein the horizontal direction width of the upper region is
A semiconductor element characterized in that it is formed with a substantially uniform size along the extension direction at the same height.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220003881A KR20230108461A (en) | 2022-01-11 | 2022-01-11 | Semiconductor device and method of manufacturing same |
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| KR20230108461A true KR20230108461A (en) | 2023-07-18 |
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Citations (1)
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|---|---|---|---|---|
| KR20030000592A (en) | 2001-06-26 | 2003-01-06 | 주식회사 하이닉스반도체 | method for manufacturing of semiconductor device with STI/DTI structure |
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2022
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Patent Citations (1)
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|---|---|---|---|---|
| KR20030000592A (en) | 2001-06-26 | 2003-01-06 | 주식회사 하이닉스반도체 | method for manufacturing of semiconductor device with STI/DTI structure |
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