KR20230100796A - Flat power module with insulation distance between pins - Google Patents

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Abstract

본 발명은 전력 반도체에 관한 것이다. 소자간 절연 거리가 확보된 박막형 패키지는, 수직 도통형 모스펫 칩 다이, 수직 도통형 다이오드 칩 다이, 상기 수직 도통형 모스펫 칩 다이의 드레인이 전기적으로 부착되는 드레인 리드, 상기 드레인 리드로부터 이격되며 제1 와이어에 의해 상기 수직 도통형 모스펫 칩 다이의 게이트와 전기적으로 연결되는 게이트 리드, 상기 드레인 리드로부터 이격되며 제2 와이어에 의해 상기 수직 도통형 모스펫 칩 다이의 소스와 전기적으로 연결되는 소스 리드, 상기 드레인 리드로부터 이격되며, 상기 수직 도통형 다이오드 칩 다이의 캐소드가 전기적으로 부착되는 다이오드 리드, 상기 다이오드 리드에 연결된 캐소드 리드 및 상기 드레인 리드와 상기 수직 도통형 다이오드 칩 다이의 애노드를 전기적으로 연결하는 제3 와이어를 포함할 수 있다.The present invention relates to power semiconductors. A thin film package in which an insulation distance between devices is secured includes a vertical conduction MOSFET chip die, a vertical conduction diode chip die, a drain lead to which a drain of the vertical conduction MOSFET chip die is electrically attached, and a first spaced apart from the drain lead. A gate lead electrically connected to the gate of the vertical conduction MOSFET chip die by a wire, a source lead spaced apart from the drain lead and electrically connected to the source of the vertical conduction MOSFET chip die by a second wire, the drain A third spaced apart from the lead and electrically connecting a diode lead to which a cathode of the vertical conduction diode chip die is electrically attached, a cathode lead connected to the diode lead, and the drain lead to the anode of the vertical conduction diode chip die. may contain wires.

Description

절연 거리가 확보된 박막형 패키지{Flat power module with insulation distance between pins}Thin film package with insulation distance secured {Flat power module with insulation distance between pins}

본 발명은 전력 반도체에 관한 것이다.The present invention relates to power semiconductors.

1㎜ 이하의 두께의 박막형 패키지는 PQFN(Power Quad Flat No-lead) 또는 DFN(Dual Flat No Leads)이다. 이 박막형 패키지 중 5㎜ x 6㎜ 규격과 8㎜ x 8㎜ 규격이 파워반도체로 널리 쓰이고 있다. 시장에 출시된 파워반도체용 박막형 패키지는 모스펫 소자 또는 Diode 소자만 포함한 단일 제품이다.A thin-film package with a thickness of 1 mm or less is PQFN (Power Quad Flat No-lead) or DFN (Dual Flat No Leads). Among these thin-film packages, 5mm x 6mm and 8mm x 8mm are widely used as power semiconductors. The thin-film package for power semiconductors released on the market is a single product containing only MOSFET or diode devices.

한국 등록특허공보 제10-1633319호Korean Registered Patent Publication No. 10-1633319

본 발명은 패키징된 소자간 절연 거리를 확보한 박막형 패키지를 제공하고자 한다. An object of the present invention is to provide a thin-film package securing an insulation distance between packaged devices.

본 발명에 따른 실시예는 소자간 절연 거리가 확보된 박막형 패키지를 제공한다. 소자간 절연 거리가 확보된 박막형 패키지는, 수직 도통형 모스펫 칩 다이, 수직 도통형 다이오드 칩 다이, 상기 수직 도통형 모스펫 칩 다이의 드레인이 전기적으로 부착되는 드레인 리드, 상기 드레인 리드로부터 이격되며 제1 와이어에 의해 상기 수직 도통형 모스펫 칩 다이의 게이트와 전기적으로 연결되는 게이트 리드, 상기 드레인 리드로부터 이격되며 제2 와이어에 의해 상기 수직 도통형 모스펫 칩 다이의 소스와 전기적으로 연결되는 소스 리드, 상기 드레인 리드로부터 이격되며, 상기 수직 도통형 다이오드 칩 다이의 캐소드가 전기적으로 부착되는 다이오드 리드, 상기 다이오드 리드에 연결된 캐소드 리드 및 상기 드레인 리드와 상기 수직 도통형 다이오드 칩 다이의 애노드를 전기적으로 연결하는 제3 와이어를 포함할 수 있다.An embodiment according to the present invention provides a thin film package in which an insulation distance between devices is secured. A thin film package in which an insulation distance between devices is secured includes a vertical conduction MOSFET chip die, a vertical conduction diode chip die, a drain lead to which a drain of the vertical conduction MOSFET chip die is electrically attached, and a first spaced apart from the drain lead. A gate lead electrically connected to the gate of the vertical conduction MOSFET chip die by a wire, a source lead spaced apart from the drain lead and electrically connected to the source of the vertical conduction MOSFET chip die by a second wire, the drain A third spaced apart from the lead and electrically connecting a diode lead to which a cathode of the vertical conduction diode chip die is electrically attached, a cathode lead connected to the diode lead, and the drain lead to the anode of the vertical conduction diode chip die. may contain wires.

일 실시예로, 상기 드레인 리드에 정의된 모스펫 영역 경계와 상기 다이오드 리드에 정의된 다이오드 영역 경계 사이의 최단 거리는 상기 수직 도통형 모스펫 칩 다이의 소스와 상기 수직 도통형 다이오드 칩 다이의 캐소드 사이 절연 거리 이상일 수 있다. In one embodiment, the shortest distance between the MOSFET region boundary defined in the drain lead and the diode region boundary defined in the diode lead is an insulation distance between the source of the vertical conduction MOSFET chip die and the cathode of the vertical conduction diode chip die. may be ideal

일 실시에로, 상기 박막형 패키지는 PQFN(Power Quad Flat No-lead) 패키지 또는 DFN(Dual Flat No Leads) 패키지일 수 있다.In one embodiment, the thin film package may be a Power Quad Flat No-lead (PQFN) package or a Dual Flat No Leads (DFN) package.

일 실시예로, 상기 박막형 패키지의 크기는 8mm x 8mm x 1mm일 수 있다.In one embodiment, the size of the thin-film package may be 8mm x 8mm x 1mm.

일 실시예로, 수직 도통형 모스펫 칩 다이는 슈퍼 정션 모스펫일 수 있다.In one embodiment, the vertical conduction MOSFET chip die may be a super junction MOSFET.

본 발명의 실시예에 따르면, 패키징된 모스펫 칩 다이와 다이오드 칩 다이 사이 절연 거리를 확보할 수 있어서, 동작시 소자 파괴 현상이 방지될 수 있다. 한편, 모스펫 소자와 Diode 소자를 하나의 패키지에 집적하기 위한 추가 공정이 필요 없어져서, 생산성이 향상될 수 있다. 특히, 모스펫 소자와 Diode 소자를 하나의 패키지에 집적했음에도 불구하고, 기존 규격을 유지할 수 있다.According to an embodiment of the present invention, it is possible to secure an insulation distance between a packaged MOSFET chip die and a diode chip die, so that device destruction during operation can be prevented. Meanwhile, since an additional process for integrating a MOSFET device and a diode device into one package is not required, productivity can be improved. In particular, despite integrating the MOSFET element and the diode element into one package, the existing specifications can be maintained.

이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다. 특히, 첨부된 도면들은, 발명의 이해를 돕기 위해서, 일부 구성 요소를 다소 과장하여 표현하고 있다. 도면은 발명을 이해하기 위한 수단이므로, 도면에 표현된 구성 요소의 폭이나 두께 등은 실제 구현시 달라질 수 있음을 이해하여야 한다. 한편, 발명의 상세한 설명 전체에 걸쳐서 동일한 구성 요소는 동일한 도면 부호를 참조하여 설명된다.
도 1은 소자간 절연 거리가 확보된 박막형 패키지로 구현한 부스트 컨버터를 예시적으로 도시한 회로도이다.
도 2는 모스펫 소자와 Diode 소자를 하나의 박막형 패키지에 집적하는 과정을 예시적으로 설명하기 위한 도면이다.
도 3 및 도 4는 소자간 절연 거리가 확보된 박막형 패키지의 제조 과정을 예시적으로 설명하기 위한 도면이다.Hereinafter, the present invention will be described with reference to embodiments shown in the accompanying drawings. For ease of understanding, like reference numerals have been assigned to like elements throughout the accompanying drawings. The configurations shown in the accompanying drawings are only exemplary implemented embodiments to explain the present invention, and are not intended to limit the scope of the present invention thereto. In particular, in the accompanying drawings, in order to help understanding of the invention, some components are somewhat exaggerated. Since the drawings are a means for understanding the invention, it should be understood that the width or thickness of components represented in the drawings may vary in actual implementation. Meanwhile, like components are described with reference to like reference numerals throughout the detailed description of the invention.
1 is a circuit diagram showing an example of a boost converter implemented in a thin film package in which an insulation distance between devices is secured.
2 is a diagram for illustratively explaining a process of integrating a MOSFET device and a diode device into one thin-film package.
3 and 4 are views for illustratively explaining a manufacturing process of a thin film package in which an insulation distance between devices is secured.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Since the present invention can have various changes and various embodiments, specific embodiments are illustrated in the drawings and will be described in detail through detailed description. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. These terms are only used for the purpose of distinguishing one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Terms used in this application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise. In this application, the terms "include" or "have" are intended to designate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, but one or more other features It should be understood that the presence or addition of numbers, steps, operations, components, parts, or combinations thereof is not precluded.

층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.When an element, such as a layer, region, or substrate, is described as being “on” or extending “onto” another element, that element may be directly on or extend directly onto the other element; , or intermediate intervening elements may exist. On the other hand, when an element is said to be "directly on" or extends "directly onto" another element, there are no other intermediate elements present. Also, when an element is described as being “connected” or “coupled” to another element, the element may be directly connected or directly coupled to the other element, or intervening elements may exist. there is. On the other hand, when an element is described as being “directly connected” or “directly coupled” to another element, there are no other intermediate elements present.

"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.“below” or “above” or “upper” or “lower” or “horizontal” or “lateral” or “vertical” Relative terms such as "vertical" may be used herein to describe the relationship of one element, layer or region to another element, layer or region as shown in the figures. It should be understood that these terms are intended to encompass other orientations of the device in addition to the orientation depicted in the figures.

이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to related drawings.

도 1은 소자간 절연 거리가 확보된 박막형 패키지로 구현한 부스트 컨버터를 예시적으로 도시한 회로도이다.1 is a circuit diagram showing an example of a boost converter implemented in a thin film package in which an insulation distance between devices is secured.

도 1을 참조하면, 소자간 절연 거리가 확보된 박막형 패키지(10)는 적어도 4개의 외부 리드(110, 120, 130, 140)를 포함한 PQFN(Power Quad Flat No-lead) 또는 DFN(Dual Flat No Leads) 패키지이다. 박막형 패키지(10)는 5mm x 6mm 또는 8mm x 8mm을 가지며, 두께는 1mm이하이다. 드레인 리드(110)는 박막형 패키지(10) 하면의 절반 이상의 면적을 차지하며, 게이트 리드(120), 소스 리드(130) 및 캐소드 리드(140)는 드레인 리드(110)로부터 이격되도록 패키지(10)의 하면에 일측에 배치된다.Referring to FIG. 1, a thin film package 10 having an insulation distance between elements is secured, including at least four external leads 110, 120, 130, and 140, a Power Quad Flat No-lead (PQFN) or a Dual Flat No-lead (DFN). Leads) package. The thin-film package 10 has a size of 5 mm x 6 mm or 8 mm x 8 mm, and a thickness of 1 mm or less. The drain lead 110 occupies more than half of the lower surface of the thin film package 10, and the gate lead 120, the source lead 130, and the cathode lead 140 are spaced apart from the drain lead 110 in the package 10. It is placed on one side on the bottom of the

소자간 절연 거리가 확보된 박막형 패키지(10)는 1개의 모스펫 M과 다이오드 D를 포함한다. 모스펫 M은 수직 도통형 모스펫으로, IGBT(Insulated gate bipolar transistor), SJ(Super junction) 모스펫 등과 같은 실리콘 기반 전력 소자 또는 SiC 모스펫 등과 같은 실리콘 카바이드 기반 전력 소자일 수 있다. 다이오드 D는 SiC SBD(Schottky barrier diode)일 수 있다. 모스펫 M과 다이오드 D는 칩 다이(chip die)여서, 모스펫 M의 드레인과 다이오드 D의 캐소드는 리드 프레임에 부착되며, 소스와 애노드는 리드에 와이어로 연결된다.The thin film package 10 in which an insulation distance between devices is secured includes one MOSFET M and a diode D. The MOSFET M is a vertical conduction type MOSFET and may be a silicon-based power device such as an insulated gate bipolar transistor (IGBT) or a super junction (SJ) MOSFET or a silicon carbide-based power device such as a SiC MOSFET. Diode D may be a SiC Schottky barrier diode (SBD). MOSFET M and diode D are chip dies, so the drain of MOSFET M and the cathode of diode D are attached to the lead frame, and the source and anode are wired to the leads.

모스펫 M의 드레인 및 다이오드 D의 애노드는 드레인 리드(110)에 전기적으로 연결된다. 부스트 컨버터는 드레인 노드(110)와 소스 노드(130) 사이에 인덕터 및 전원을 연결하며, 캐소드 노드(140)와 소스 노드(130) 사이에 커패시터를 연결하여 구현할 수 있다. The drain of MOSFET M and the anode of diode D are electrically connected to drain lead 110. The boost converter may be implemented by connecting an inductor and a power supply between the drain node 110 and the source node 130 and connecting a capacitor between the cathode node 140 and the source node 130 .

도 2는 모스펫 소자와 Diode 소자를 하나의 박막형 패키지에 집적하는 과정을 예시적으로 설명하기 위한 도면이다.2 is a diagram for illustratively explaining a process of integrating a MOSFET device and a diode device into one thin-film package.

모스펫 및 Diode는 단품(Discrete) PQFN/ DFN 패키지로 제품화되어 있다. 파워 모듈에 필수적인 두 소자를 하나의 패키지, 특히, 박막형 패키지 내에 집적하기 위해 고려해야 할 사항이 상당히 많다. 도 2는 본 출원의 발명자가 두 소자로 구성된 단일 회로를 박막형 패키지로 구현하는 과정의 일부를 설명하기 위한 것이다.MOSFETs and diodes are commercialized in discrete PQFN/DFN packages. There are a lot of things to consider when integrating two elements essential to a power module into one package, especially a thin film package. 2 is for explaining a part of a process in which the inventor of the present application implements a single circuit composed of two elements in a thin film package.

도 2의 (a)는 단일 회로를 구성하기 위한 박막형 패키지의 리드 프레임을 나타낸다. 모스펫 M은 제1 리드 프레임(20)에 배치되며, 다이오드 D는 제2 리드 프레임(21)에 배치된다. 모스펫 M의 드레인 D와 다이오드 D의 캐소드 C는 전도성 접착제를 이용하여 리드 프레임에 부착되어야 하므로, 모스펫 M 및 다이오드 D의 크기를 고려하여 제1 리드 프레임(20)과 제2 리드 프레임(21)을 전기적으로 분리하여야 했다.Figure 2 (a) shows the lead frame of the thin film package for constituting a single circuit. The MOSFET M is disposed on the first lead frame 20 and the diode D is disposed on the second lead frame 21 . Since the drain D of the MOSFET M and the cathode C of the diode D must be attached to the lead frame using a conductive adhesive, the first lead frame 20 and the second lead frame 21 are formed in consideration of the sizes of the MOSFET M and the diode D. It had to be electrically isolated.

도 2의 (b)에 예시된 바와 같이, 제1 리드 프레임(20)은 패키지의 하면을 통해 노출되어 드레인 리드의 역할을 하는 반면, 제2 리드 프레임(21)은 패키지의 하면을 통해 노출되지 않아야 한다. As illustrated in (b) of FIG. 2, the first lead frame 20 is exposed through the lower surface of the package and serves as a drain lead, while the second lead frame 21 is not exposed through the lower surface of the package. Should not be.

도 2의 (c) 및 (d)에 예시된 바와 같이, 제1 내지 제4 리드(30, 31, 32, 33)는 각각 모스펫 M의 게이트 G, 소스 S 및 다이오드 D의 캐소드 C에 전기적으로 연결된다. 와이어에 의해, 제1 리드 프레임(20), 즉 모스펫 M의 드레인 D는 다이오드 D의 애노드 A에 전기적으로 연결되며, 제2 리드 프레임(21), 즉 다이오드 D의 캐소드 C는 제4 리드(33)에 전기적으로 연결된다. As illustrated in (c) and (d) of FIG. 2, the first to fourth leads 30, 31, 32, and 33 are electrically connected to the gate G, the source S, and the cathode C of the diode D, respectively, of the MOSFET M. Connected. By wire, the first lead frame 20, i.e., the drain D of the MOSFET M is electrically connected to the anode A of the diode D, and the second lead frame 21, i.e., the cathode C of the diode D is electrically connected to the fourth lead 33 ) is electrically connected to

그러나, 상술한 구조를 갖는 박막형 패키지는 모스펫 M과 다이오드 D 사이 절연 거리를 확보할 수 없는 문제점을 가진다. (c)를 다시 참조하면, 모스펫 M과 다이오드 D의 크기로 인해, 제1 리드 프레임(20)과 제2 리드 프레임(21)간 분리 거리는 두 소자를 전기적으로 절연하여 소자 파괴를 방지하는데 필요한 절연 거리 이하가 된다. 이로 인해, 모스펫 M의 소스 S와 다이오드 D의 캐소드 C가 전기적으로 연결되어 소자 파괴가 발생할 수 있다. 이를 방지하기 위해서, 추가 마스크를 이용한 EMC(Epoxy molding compound) 공정으로 다이오드 D가 부착되지 않은 제2 리드 프레임(21)의 나머지 영역을 가려야 했다. 하지만 추가 공정으로 인해 박막형 패키지의 두께가 1mm를 초과하게 되었다. 또한, 모스펫 M 동작시 다이오드 D에 역전압이 걸리며, 다이오드 D 동작시 모스펫 M에 역전압이 걸리는 현상이 발생하였다.However, the thin film package having the above-described structure has a problem in that an insulation distance between the MOSFET M and the diode D cannot be secured. Referring back to (c), due to the size of the MOSFET M and the diode D, the separation distance between the first lead frame 20 and the second lead frame 21 is the insulation required to electrically insulate the two devices to prevent device destruction less than the distance As a result, the source S of the MOSFET M and the cathode C of the diode D are electrically connected, and device destruction may occur. To prevent this, the remaining area of the second lead frame 21 to which the diode D is not attached had to be covered by an epoxy molding compound (EMC) process using an additional mask. However, due to additional processing, the thickness of the thin-film package exceeded 1 mm. In addition, a reverse voltage is applied to diode D when MOSFET M operates, and a reverse voltage is applied to MOSFET M when diode D operates.

도 3 및 도 4는 소자간 절연 거리가 확보된 박막형 패키지의 제조 과정을 예시적으로 설명하기 위한 도면이다.3 and 4 are views for illustratively explaining a manufacturing process of a thin film package in which an insulation distance between devices is secured.

도 3 및 도 4를 함께 참조하면, (a)에서, 패키지 영역(100)은 리드 프레임 부재에서 분리된다. 리드 프레임 부재는 구리, 은, 금 또는 이들의 합금 등과 같은 금속으로 형성된 판재이며, 패키지 영역(100)은 예를 들어, 8mm x 8mm 크기의 사각형상일 수 있다.3 and 4 together, in (a), the package area 100 is separated from the lead frame member. The lead frame member is a plate material made of a metal such as copper, silver, gold, or an alloy thereof, and the package area 100 may have, for example, a rectangular shape with a size of 8 mm x 8 mm.

(b)에서, 패키지 영역(100)을 에칭 또는 절단하여 드레인 리드(110), 게이트 리드(120), 소스 리드(130) 및 캐소드 리드(140)를 형성한다. 게이트 리드(120), 소스 리드(130) 및 캐소드 리드(140) 각각의 적어도 일부는 패키지 하면을 통해 노출된다. 다이오드 리드(145)는 캐소드 리드(140)로부터 연장되며 캐소드 리드(140)보다 상대적으로 넓은 면적을 가지며, 패키지의 하면을 통해 노출되지 않는다. 다이오드 리드(145)의 면적은 다이오드 D의 면적과 동일하거나 더 넓을 수 있다. 추가적으로 또는 선택적으로, 모스펫 M이 부착될 수 있는 모스펫 영역 경계가 드레인 리드(110)에, 그리고 다이오드 D가 부착될 수 있는 다이오드 영역 경계가 다이오드 리드(145)에 각각 마스킹될 수 있다. 여기서 모스펫 영역 경계와 다이오드 영역 경계간 최단 거리는 절연 거리, 예를 들어, 약 2mm 이상일 수 있다.In (b), the package region 100 is etched or cut to form the drain lead 110, the gate lead 120, the source lead 130, and the cathode lead 140. At least a portion of each of the gate lead 120 , the source lead 130 , and the cathode lead 140 is exposed through the lower surface of the package. The diode lead 145 extends from the cathode lead 140 and has a relatively larger area than the cathode lead 140, and is not exposed through the lower surface of the package. The area of diode lead 145 may be equal to or greater than that of diode D. Additionally or alternatively, a MOSFET region boundary to which MOSFET M may be attached may be masked by drain lead 110 and a diode region boundary to which diode D may be attached may be masked by diode lead 145 , respectively. Here, the shortest distance between the boundary of the MOSFET region and the boundary of the diode region may be an insulation distance, for example, about 2 mm or more.

(c)에서, 드레인 리드(110), 게이트 리드(120), 소스 리드(130) 및 캐소드 리드(140)를 패키지 몰드에 배치된다. 추가적으로 또는 선택적으로, 모스펫 M가 부착될 모스펫 부착 영역이 모스펫 영역 경계 내에 정의되며, 정의된 모스펫 부착 영역에 전도성 접착제가 도포될 수 있다. 유사하게, 다이오드 D가 부착될 다이오드 부착 영역이 다이오드 영역 경계 내에 정의되며, 정의된 다이오드 부착 영역에 전도성 접착제가 도포될 수 있다. 모스펫 M과 다이오드 D는 드레인 리드(110)와 다이오드 리드(145)에 각각 부착될 수 있다.In (c), the drain lead 110, the gate lead 120, the source lead 130 and the cathode lead 140 are placed in a package mold. Additionally or alternatively, a MOSFET attachment region to which MOSFET M is to be attached is defined within a boundary of the MOSFET region, and a conductive adhesive may be applied to the defined MOSFET attachment region. Similarly, a diode attachment region to which diode D is to be attached is defined within the diode region boundary, and a conductive adhesive may be applied to the defined diode attachment region. MOSFET M and diode D may be attached to drain lead 110 and diode lead 145, respectively.

(d)에서, 와이어(150, 151, 152)를 이용하여, 모스펫 M, 다이오드 D 그리고 리드(110, 120, 130, 140)를 전기적으로 연결한다. 리드(110, 120, 130, 140)마다 패키지의 하면을 통해 노출되는 영역(이하 리드 오픈 영역)이 정의될 수 있다. 제1 와이어(150)는 모스펫 M의 게이트 G를 게이트 리드(120)의 리드 오픈 영역에 전기적으로 연결하고, 제2 와이어(151)는 모스펫 M의 소스 S를 소스 리드(130)의 리드 오픈 영역에 전기적으로 연결하며, 제3 와이어(152)는 다이오드 D의 애노드 A를 드레인 리드(110)의 리드 오픈 영역에 전기적으로 연결한다. 와이어 본딩이 완료되면, 패키지 몰드에 EMC를 도포하며, 경화 공정을 진행한다. 경화가 완료되면 패키지 몰드에서 소자간 절연 거리가 확보된 박막형 패키지(10)를 분리한다.In (d), the MOSFET M, the diode D, and the leads 110, 120, 130, and 140 are electrically connected using wires 150, 151, and 152. An area exposed through a lower surface of the package (hereinafter, a lead open area) may be defined for each lead 110 , 120 , 130 , and 140 . The first wire 150 electrically connects the gate G of the MOSFET M to the lead open area of the gate lead 120, and the second wire 151 electrically connects the source S of the MOSFET M to the lead open area of the source lead 130. and the third wire 152 electrically connects the anode A of the diode D to the lead open area of the drain lead 110. After wire bonding is completed, EMC is applied to the package mold and a curing process is performed. When curing is completed, the thin film package 10 in which the insulation distance between devices is secured is separated from the package mold.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. The above description of the present invention is for illustrative purposes, and those skilled in the art can understand that it can be easily modified into other specific forms without changing the technical spirit or essential features of the present invention. will be. Therefore, the embodiments described above should be understood as illustrative in all respects and not limiting.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is indicated by the following claims rather than the detailed description above, and all changes or modifications derived from the meaning and scope of the claims and equivalent concepts thereof should be construed as being included in the scope of the present invention. .

Claims (5)

수직 도통형 모스펫 칩 다이;
수직 도통형 다이오드 칩 다이;
상기 수직 도통형 모스펫 칩 다이의 드레인이 전기적으로 부착되는 드레인 리드;
상기 드레인 리드로부터 이격되며 제1 와이어에 의해 상기 수직 도통형 모스펫 칩 다이의 게이트와 전기적으로 연결되는 게이트 리드;
상기 드레인 리드로부터 이격되며 제2 와이어에 의해 상기 수직 도통형 모스펫 칩 다이의 소스와 전기적으로 연결되는 소스 리드;
상기 드레인 리드로부터 이격되며, 상기 수직 도통형 다이오드 칩 다이의 캐소드가 전기적으로 부착되는 다이오드 리드;
상기 다이오드 리드에 연결된 캐소드 리드; 및
상기 드레인 리드와 상기 수직 도통형 다이오드 칩 다이의 애노드를 전기적으로 연결하는 제3 와이어를 포함하는 소자간 절연 거리가 확보된 박막형 패키지.vertical conduction MOSFET chip die;
a vertical conduction diode chip die;
a drain lead electrically attached to a drain of the vertical conduction type MOSFET chip die;
a gate lead spaced apart from the drain lead and electrically connected to a gate of the vertical conductive MOSFET chip die by a first wire;
a source lead spaced apart from the drain lead and electrically connected to a source of the vertical conductive MOSFET chip die by a second wire;
a diode lead spaced apart from the drain lead and to which a cathode of the vertical conducting diode chip die is electrically attached;
a cathode lead connected to the diode lead; and
A thin film package comprising a third wire electrically connecting the drain lead and an anode of the vertical conductive diode chip die, wherein an insulation distance between devices is secured. 청구항 1에 있어서, 상기 드레인 리드에 정의된 모스펫 영역 경계와 상기 다이오드 리드에 정의된 다이오드 영역 경계 사이의 최단 거리는 상기 수직 도통형 모스펫 칩 다이의 소스와 상기 수직 도통형 다이오드 칩 다이의 캐소드 사이 절연 거리 이상인 소자간 절연 거리가 확보된 박막형 패키지.The method of claim 1 , wherein the shortest distance between a MOSFET region boundary defined in the drain lead and a diode region boundary defined in the diode lead is an insulation distance between a source of the vertical conduction MOSFET chip die and a cathode of the vertical conduction diode chip die. A thin-film package with an insulation distance between devices equal to or greater than the above. 청구항 1에 있어서, 상기 박막형 패키지는 PQFN(Power Quad Flat No-lead) 패키지 또는 DFN(Dual Flat No Leads) 패키지인 소자간 절연 거리가 확보된 박막형 패키지.The thin film package of claim 1, wherein the thin film package is a Power Quad Flat No-lead (PQFN) package or a Dual Flat No Leads (DFN) package. 청구항 3에 있어서, 상기 박막형 패키지의 크기는 8mm x 8mm x 1mm인 소자간 절연 거리가 확보된 박막형 패키지.The thin-film package of claim 3, wherein the thin-film package has a size of 8mm x 8mm x 1mm. 청구항 1에 있어서, 수직 도통형 모스펫 칩 다이는 슈퍼 정션 모스펫인 소자간 절연 거리가 확보된 박막형 패키지.The thin film package according to claim 1, wherein the vertical conduction type MOSFET chip die is a super junction MOSFET.
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