KR20230100548A - 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법 - Google Patents

메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법 Download PDF

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Abstract

본 개시의 기술적 사상에 따른 메모리 시스템은, 복수의 비트라인들과 연결되는 메모리 셀 어레이, 제1 래치, 복수의 프로그램 래치들 및 제2 래치를 포함하는 메모리 장치 및기 메모리 장치에 커맨드를 제공하는 메모리 컨트롤러를 포함하고, 메모리 장치는, 제1 리드 커맨드에 응답하여, 메모리 셀 어레이의 제1 영역으로부터 제1 데이터를 센싱하여 제1 래치에 저장하고, 센싱된 제1 데이터를 제2 래치로 전달하고, 제2 래치에 전달된 제1 데이터를 메모리 컨트롤러로 출력하고, 제1 데이터를 제2 래치에서 상기 복수의 프로그램 래치들 중 제1 프로그램 래치로 전달한다.

Description

메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법{MEMORY DEVICE, MEMORY SYSTEM INCLUDING THE SAME AND OPERATING METHOD OF MEMORY SYSTEM}
본 개시의 기술적 사상은 메모리 시스템에 관한 것으로서, 자세하게는 페이지 버퍼의 래치를 이용하여 리드 동작을 수행하는 메모리 시스템에 관한 것이다.
SSD와 같은 저장 매체는 메모리 컨트롤러와 비휘발성 메모리를 포함할 수 있다. 메모리 컨트롤러는 호스트의 요청에 따라 비휘 발성 메모리에 데이터를 라이트하거나, 메모리 장치로부터 데이터를 리드할 수 있다.
메모리 컨트롤러가 비휘발성 메모리에 접근하는 빈도가 잦을수록 호스트에 제공하는 응답 속도는 느려질 수 있다. 따라서, 응답 속도를 높이기 위해 메모리 컨트롤러는 속도가 빠른 휘발성 메모리(예를 들어, SRAM)를 사용할 수 있다. 즉, 메모리 컨트롤러는 휘발성 메모리에서 데이터를 기록해두고, 호스트의 요청이 수신되면 비휘발성 메모리에 접근하지 않고 휘발성 메모리에서 리드한 데이터를 호스트에게 제공할 수 있다. 다만, 휘발성 메모리를 별도로 구비하는 것은 메모리 시스템의 가격을 향상시키고 사이즈를 키우는 요인이 될 수 있다.
본 개시의 기술적 사상은 리드 동작 시 페이지 버퍼 내의 유휴 래치를 사용하여 리드 커맨드에 대응한 데이터를 제공하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 일 측면에 따른 메모리 시스템은, 복수의 비트라인들과 연결되는 메모리 셀 어레이, 제1 래치, 복수의 프로그램 래치들 및 제2 래치를 포함하는 메모리 장치 및기 메모리 장치에 커맨드를 제공하는 메모리 컨트롤러를 포함하고, 메모리 장치는, 제1 리드 커맨드에 응답하여, 메모리 셀 어레이의 제1 영역으로부터 제1 데이터를 센싱하여 제1 래치에 저장하고, 센싱된 제1 데이터를 제2 래치로 전달하고, 제2 래치에 전달된 제1 데이터를 메모리 컨트롤러로 출력하고, 제1 데이터를 제2 래치에서 상기 복수의 프로그램 래치들 중 제1 프로그램 래치로 전달한다.
본 개시의 다른 측면에 따른 메모리 시스템의 동작 방법은, 메모리 컨트롤러에 의해, 복수의 래치들 중 제1 래치를 선택하는 단계, 메모리 컨트롤러에 의해, 제1 물리 어드레스 및 제1 래치에 대한 정보를 포함하는 제1 리드 커맨드를 메모리 장치에 제공하는 단계, 메모리 장치에 의해, 제1 리드 커맨드에 응답하여 메모리 셀 어레이 중 제1 물리 어드레스에 대응하는 영역에서 센싱된 데이터를 메모리 컨트롤러에 제공하는 단계 및 메모리 장치에 의해, 데이터를 제1 래치에 저장하는 단계를 포함한다.
본 개시의 다른 측면에 따른 메모리 장치는, 복수의 비트라인들과 연결되는 메모리 셀 어레이, 메모리 셀 어레이에 저장된 데이터를 센싱하는 제1 래치, 메모리 셀 어레이에 프로그램될 데이터 또는 프로그램 동작 시 복수의 비트라인들에 프리차지되는 전압 레벨을 결정하는 데이터를 저장하는 제2 래치 및 메모리 셀 어레이에 프로그램될 데이터를 수신하거나, 메모리 셀 어레이로부터 센싱된 데이터를 출력하는 제3 래치를 포함하고, 메모리 셀 어레이의 제1 영역에 대한 제1 리드 커맨드에 응답하여, 제1 래치는 제1 영역으로부터 제1 데이터를 센싱하고, 센싱된 제1 데이터를 제3 래치로 전달하고, 제3 래치는 전달 받은 제1 데이터를 출력하고, 제1 데이터를 제2 래치로 전달한다.
본 개시의 예시적 실시 예에 따라, 유휴 래치에 리드 데이터를 저장하고 재차 리드 커맨드가 수신되면 유휴 래치에서 바로 데이터를 출력하는 메모리 장치를 포함하는 메모리 시스템이 제공될 수 있다.
본 개시의 예시적 실시 예에 따라, 캐시 알고리즘을 사용하여 유휴 래치들 중 리드 데이터가 저장될 래치를 선택하는 메모리 컨트롤러를 포함하는 메모리 시스템이 제공될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 장치(2)를 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따라, 도 2의 메모리 셀 어레이(32)를 예시적으로 나타낸다.
도 4는 본 개시의 일 실시예에 따라, 도 3의 메모리 블록을 나타내는 사시도이다.
도 5는 본 개시의 일 실시예에 따른 페이지 버퍼(PB)를 나타내는 블록도이다.
도 6은 본 개시의 일 실시예에 따른 덤프 업 동작을 수행하는 메모리 시스템을 설명하는 블록도이다.
도 7은 본 개시의 일 실시예에 따른 덤프 다운 동작을 수행하는 메모리 시스템을 설명하는 블록도이다.
도 8은 본 개시의 일 실시예에 따른 래치 테이블을 설명하는 도면이다.
도 9는 본 개시의 일 실시예에 따른 덤프 업 동작을 수행하는 메모리 시스템을 설명하는 블록도이다.
도 10은 본 개시의 일 실시예에 따른 덤프 다운 동작을 수행하는 메모리 시스템을 설명하는 블록도이다.
도 11은 본 개시의 일 실시예에 따른 래치 테이블을 설명하는 도면이다.
도 12는 본 발명의 예시적인 실시예에 따른 호스트-메모리 시스템을 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시예에 따른 메모리 시스템의 동작 방법을 설명하는 도면이다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 컨트롤러의 동작 방법을 설명하는 흐름도이다.
도 15는 본 개시의 예시적 실시예에 따른 리드 시간을 설명하는 도면이다.
도 16은 본 개시의 예시적 실시예에 따른 커맨드 시퀀스를 설명하는 도면이다.
도 17은 본 발명의 예시적 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치에 적용될 수 있는 BVNAND 구조에 대해 설명하기 위한 도면이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1)은 메모리 컨트롤러(10) 및 메모리 장치(20)를 포함할 수 있다. 메모리 시스템(1)은 SSD(Solid State Drive), 임베디드(embedded) 메모리 및 착탈 가능한 외장(external) 메모리 중 적어도 하나를 포함할 수 있다. 메모리 시스템(1)가 SSD인 경우, 메모리 시스템(1)은 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있다. 메모리 시스템(1)가 임베디드 메모리 혹은 외장(external) 메모리인 경우, 메모리 시스템(1)은 UFS(universal flash storage) 혹은 eMMC(embedded multi-media card) 표준을 따르는 장치일 수 있다.
메모리 장치(20)는 메모리 셀 어레이(21), 센싱 래치(22), 프로그램 래치(23) 및 캐시 래치(24)를 포함할 수 있다. 메모리 셀 어레이(21)는 2D NAND 메모리 어레이 또 3D NAND 메모리 어레이를 포함할 수 있다. 메모리 장치(20)는 다른 다양한 종류의 메모리 장치들을 포함할 수도 있다. 예를 들어, 메모리 장치(20)는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리가 적용될 수 있다.
메모리 컨트롤러(10)는 메모리 장치(20)에 커맨드(CMD)를 제공할 수 있고, 메모리 장치(20)와 데이터를 송/수신할 수 있다. 예를 들어, 메모리 컨트롤러(10)는 메모리 장치(20)에 리드 커맨드를 제공하고, 메모리 장치(20)로부터 리드 커맨드에 대응하는 데이터를 수신할 수 있다. 또는, 메모리 컨트롤러(10)는 메모리 장치(20)에 프로그램 커맨드 및 데이터를 제공하고, 데이터를 메모리 장치(20)에 저장할 수 있다.
메모리 장치(20)가 리드 커맨드를 수신하는 경우, 메모리 셀 어레이(21)에 저장된 데이터가 센싱 래치(22)로 센싱되는 센싱 동작이 수행될 수 있다. 구체적으로, 메모리 장치(20)는 메모리 컨트롤러(10)로부터 물리 어드레스를 제공받을 수도 있으며, 메모리 셀 어레이(21)에 포함되는 페이지들 중 물리 어드레스에 대응되는 페이지의 데이터는 센싱 래치(22)로 센싱될 수 있다. 또한, 센싱 래치(22)로 센싱된 데이터는 캐시 래치(24)로 이동(transfer)할 수 있고, 캐시 래치(24)로 이동된 데이터는 메모리 컨트롤러(10)로 출력될 수 있다. 일부 실시예들에서, 데이터 센싱, 데이터 이동 및 데이터 출력은, 둘 이상의 커맨드에 의해 제어될 수 있다. 일부 실시예들에서, 데이터 센싱, 데이터 이동 및 데이터 출력은 하나의 커맨드에 의해 제어될 수도 있다.
메모리 장치(20)가 프로그램 커맨드를 수신하는 경우, 메모리 컨트롤러(10)로부터 제공된 데이터는 캐시 래치(24)에 저장될 수 있고, 캐시 래치(24)에 저장된 데이터는 프로그램 래치(23)로 이동할 수 있다. 프로그램 래치(23)에 저장된 데이터는 메모리 셀 어레이(21)에 프로그램될 수 있다.
본 개시의 예시적 실시예에 따르면, 리드 커맨드에 의해 캐시 래치(24)에서 메모리 컨트롤러(10)로 데이터가 출력된 이후, 캐시 래치(24)의 데이터는 프로그램 래치(23)로 이동할 수 있다. 캐시 래치(24)의 데이터가 프로그램 래치(23)로 이동하는 동작은 덤프 업 동작으로 지칭될 수도 있다. 동일한 물리 어드레스에 대해 재차 리드 커맨드가 수신되는 경우, 메모리 셀 어레이(21)에서 데이터가 센싱되는 동작은 생략될 수 있고, 프로그램 래치(23)에 저장된 데이터가 캐시 래치(240)로 이동할 수 있다. 프로그램 래치(23)의 데이터가 캐시 래치(24)로 이동하는 동작은 덤프 다운 동작으로 지칭될 수 있다. 캐시 래치(24)로 덤프 다운된 데이터는 메모리 컨트롤러(10)에 제공될 수 있다.
메모리 셀 어레이(21)에서 센싱 래치(22)로 데이터가 센싱되는 시간은 리드 동작 시간의 상당 부분을 차지할 수 있다. 따라서, 본 개시의 예시적 실시예에 따른 메모리 시스템(1)은 동일한 물리 어드레스에 대해 반복적인 리드 동작이 수행되는 경우, 덤프 업 동작 및 덤프 다운 동작을 통해 센싱 동작을 생략함으로써 단축된 리드 시간을 제공할 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 장치(2)를 나타내는 블록도이다. 도 2를 참조하면, 메모리 장치(2)는 제어 로직 회로(31), 메모리 셀 어레이(32), 페이지 버퍼 회로(33), 전압 생성기(34), 로우 디코더(35) 및 인터페이스 회로(36)를 포함할 수 있다. 도 2에는 도시되지 않았으나, 메모리 장치(2)는 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다. 메모리 장치(2)는 도 1의 메모리 장치(20)의 일 예시일 수 있다.
제어 로직 회로(31)는 메모리 장치(2) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(31)는 인터페이스 회로(36)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(31)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(32)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(32)는 비트 라인들(BL)을 통해 페이지 버퍼 회로(33)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(35)에 연결될 수 있다. 메모리 셀 어레이(32)는 도 1의 메모리 셀 어레이(21)의 일 예시일 수 있다. 하나의 워드라인(WL)에 연결되는 메모리 셀들은 페이지로 지칭될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(32)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(32)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼 회로(33)는 복수의 페이지 버퍼들(PB)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼 회로(33)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼 회로(33)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼 회로(33)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼 회로(33)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다. 도시되지 않았으나, 각각의 페이지 버퍼(PB)는 복수의 래치들(예를 들어, 도 1의 22, 23, 24)을 포함할 수 있다.
전압 생성기(34)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(34)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(35)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(25)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택된 워드 라인으로 독출 전압을 인가할 수 있다.
도 3은 본 개시의 일 실시예에 따라, 도 2의 메모리 셀 어레이(32)를 예시적으로 나타낸다.
도 3을 참조하면, 메모리 셀 어레이(32)는 복수의 메모리 블록들(BLK0 내지 BLKi)을 포함할 수 있고, i는 양의 정수일 수 있다. 복수의 메모리 블록들(BLK0 내지 BLKi) 중 각각은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 복수의 메모리 블록들(BLK0 내지 BLKi) 각각은 수직 방향(VD)을 따라 신장된 복수의 낸드 스트링들을 포함할 수 있다. 이때, 복수의 낸드 스트링들은 제1 및 제2 수평 방향(HD1, HD2)을 따라 특정 거리만큼 이격되어 제공될 수 있다. 복수의 메모리 블록들(BLK0 내지 BLKi)은 로우 디코더(도 2의 35)에 의해 선택될 수 있다. 예를 들면, 로우 디코더(35)는 복수의 메모리 블록들(BLK0 내지 BLKi) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 4는 본 개시의 일 실시예에 따라, 도 3의 메모리 블록을 나타내는 사시도이다.
메모리 블록(BLKa)은 도 3의 메모리 블록(BLK0, BLK1, BLKi)의 일 예시일 수 있다. 도 4를 참조하면, 메모리 블록(BLKa)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제2 수평 방향(HD2)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제2 수평 방향(HD2)을 따라 신장되는 복수의 절연막들(IL)이 수직 방향(VD)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 수직 방향(VD)을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 수평 방향(HD1)을 따라 순차적으로 배치되며, 수직 방향(VD)을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드라인들(WL0 내지 WL7)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제1 수평 방향(HD1)으로 신장되고 제2 수평 방향(HD2)을 따라 특정 거리만큼 이격되어 배치된 비트라인들(BL1 내지 BL3)이 제공된다.
도 5는 본 개시의 일 실시예에 따른 페이지 버퍼(PB)를 나타내는 블록도이다.
도 5를 참조하면, 페이지 버퍼(PB)는 도 2의 페이지 버퍼(PB)의 일 예시일 수 있다. 페이지 버퍼(PB)는 인터페이스 회로(36)와 데이터를 송수신할 수 있다. 페이지 버퍼(PB)는 센싱 노드(SO)를 통해 비트라인(BL)과 연결될 수 있다. 페이지 버퍼(PB)는, 센싱 노드(SO)와 연결되는 센싱 래치(51), 상위 비트 래치(52), 하위 비트 래치(53), 포스 래치(54) 및 캐시 래치(55)를 포함할 수 있다. 상위 비트 래치(52), 하위 비트 래치(53), 포스 래치(54)는 프로그램 래치(예를 들어, 도 1의 23)로 지칭될 수 있다. 실시예에 따라, 센싱 래치(51), 상위 비트 래치(52), 하위 비트 래치(53) 또는 포스 래치(54)는 메인 래치로 지칭될 수 있다. 도시되지 않았으나, 페이지 버퍼(PB)는 비트라인(BL) 또는 센싱 노드(SO)에 대한 프리차지 동작을 제어하는 프리차지 회로를 더 포함할 수 있다.
센싱 래치(51)는 독출 또는 프로그램 검증(verify) 동작 시, 메모리 셀에 저장된 데이터 또는 메모리 셀의 문턱 전압의 센싱 결과를 저장할 수 있다. 또한, 센싱 래치(51)는 프로그램 동작 시, 비트라인(BL)에 프로그램 비트라인 전압 또는 프로그램 금지 전압을 인가하는데 활용될 수 있다. 상위 비트 래치(52), 하위 비트 래치(53) 또는 캐시 래치(55)는 프로그램 동작 시 외부에서 입력된 데이터를 저장하기 위해 활용될 수 있다. 예를 들어, 하나의 메모리 셀에 3비트의 데이터를 프로그램 하는 경우, 3비트의 데이터는 상위 비트 래치(52), 하위 비트 래치(53) 및 캐시 래치(55)에 각각 저장될 수 있다. 또한, 캐시 래치(55)는 독출 동작 시 메모리 셀로부터 읽어낸 데이터를 센싱 래치(51)로부터 전송 받아 데이터 입출력 라인을 통해 외부로 출력할 수 있다. 포스 래치(54)는 프로그램 동작 시 문턱 전압 산포를 개선하기 위해 활용될 수 있다. 구체적으로, 포스 래치(54)는 프로그램 동작 시 비트라인의 프리차지 레벨을 결정하는 데 사용될 수 있다. 예를 들어, 포스 래치(54)에 저장된 데이터에 따라, 비트라인은 프로그램 금지(inhibit) 전압 레벨, 프로그램 허용 전압 레벨 또는 프로그램 금지 전압 레벨과 프로그램 허용 전압 레벨 간의 중간 레벨로 프리차지될 수 있다.
도 6은 본 개시의 일 실시예에 따른 덤프 업 동작을 수행하는 메모리 시스템을 설명하는 블록도이다. 도 7은 본 개시의 일 실시예에 따른 덤프 다운 동작을 수행하는 메모리 시스템을 설명하는 블록도이다. 도 8은 본 개시의 일 실시예에 따른 래치 테이블을 설명하는 도면이다.
도 6을 참조하면, 메모리 시스템(6)은 메모리 컨트롤러(10) 및 메모리 장치(20)를 포함할 수 있다.
메모리 컨트롤러(10)는 커맨드 생성기(110) 및 래치 선택 회로(120)를 포함할 수 있다.
커맨드 생성기(110)는 메모리 장치(20)에 전달되는 커맨드들을 생성할 수 있다. 일부 실시예들에서, 커맨드 생성기(110)는 커맨드를 저장하는 커맨드 큐를 포함할 수 있다.
래치 선택 회로(120)는 메모리 장치(20)에 포함되는 프로그램 래치들(52 내지 54)) 중 덤프 업 대상이 되는 대상 래치를 선택하고, 선택된 래치의 식별 번호를 커맨드 생성기(110)에 제공할 수 있다. 대상 래치는 캐시 알고리즘에 기초로 선택될 수 있다. 예를 들어, 래치 선택 회로(120)는 LRU(Least Recently Used) 알고리즘, FIFO(First In First Out) 알고리즘, LFU(Least Frequently Used) 알고리즘, MFU(Most Frequently Used) 알고리즘, NUR(Not Used Recently) 알고리즘 등을 기초로 대상 래치를 선택할 수 있다.
래치 선택 회로(120)는 래치 테이블(130)을 업데이트할 수 있다.
도 8을 참조하면, 래치 테이블(130)은 래치의 식별 번호와, 물리적 어드레스를 저장할 수 있다. 래치의 식별 번호는, 메모리 장치(20)에 포함된 상위 비트 래치(52), 하위 비트 래치(53) 또는 포스 래치(54)를 나타낼 수 있다. 물리적 어드레스는, 각 래치에 덤프 업된 데이터를 저장하고 있는, 메모리 셀 어레이(32) 내 저장 영역의 물리적 어드레스를 나타낼 수 있다. 즉, 도 8에 따르면, 상위 비트 래치(52)에는 물리 어드레스 PA1에 대응하는 저장 영역의 데이터가 저장된 상태이고, 하위 비트 래치(53)에는 물리 어드레스 PA2에 대응하는 저장 영역의 데이터가 저장된 상태일 수 있다.
다시 도 6을 참조하면, 래치 선택 회로(120)는 캐시 알고리즘을 기초로 대상 래치를 포스 래치(54)로 선택할 수 있다.
커맨드 생성기(110)는 제1 커맨드(1st CMD)를 메모리 장치(20)에 전달할 수 있다(①). 제1 커맨드(1st CMD)는 리드 커맨드일 수 있다. 제1 커맨드(1st CMD)는 포스 래치(54)의 식별 번호를 포함할 수 있다. 구체적으로, 도 8을 참조하면, 포스 래치(54)의 식별 번호는 3일 수 있다. 또한, 메모리 셀 어레이(32)에 포함된 페이지들 중 제 커맨드에 의해 리드되는 저장 영역(예를 들면, 페이지)의 물리적 어드레스는 PA3일 수 있다.
제어 회로(31)는 제1 커맨드(1st CMD)에 응답하여 물리적 어드레스 PA3에 대응하는 페이지의 데이터를 센싱 래치(51)로 센싱할 수 있다(②). PA3에 대응하는 페이지의 데이터가, 센싱 래치(51)에 저장될 때 까지의 시간은 센싱 시간(tR)으로 지칭될 수 있다. 제어 회로(31)는 래치 컨트롤 신호(CTRL_LAT)를 출력함으로써 래치들(51 내지 55)을 제어할 수 있다.
센싱 래치(51)에 저장된 데이터는 캐시 래치(55)로 이동될 수 있고, 캐시 래치(55)로 이동된 데이터는 인터페이스 회로(36)로 전달될 수 있다(③).
인터페이스 회로(36)는 데이터를 메모리 컨트롤러(10)로 출력할 수 있다(④). 일부 실시예들에서, 데이터의 이동 및 데이터의 출력은 제1 커맨드(1st CMD)와 상이한 커맨드에 응답하여 수행될 수도 있다. 센싱 래치(51)에 저장된 데이터가 캐시 래치(55)로 이동하고, 캐시 래치(55)로 이동한 데이터가 메모리 컨트롤러(10)에 전달될 때까지의 시간은 데이터 출력 시간(tDOUT)으로 지칭될 수 있다.
캐시 래치(55)에 저장된 데이터는 포스 래치(54)로 덤프 업될 수 있다(⑤). 즉, 제어 회로(31)는 제1 커맨드(1st CMD)에 포함된 포스 래치의 식별 번호를 기초로 캐시 래치(55)의 데이터를 포스 래치(54)로 이동시킬 수 있다. 이로 인해, 포스 래치(54)에는, 도 8을 참조하여 전술된 바와 같이, 물리 어드레스 PA3에 대응하는 페이지의 데이터가 저장된 상태일 수 있다. 캐시 래치(55)에 저장된 데이터가 포스 래치(54)에 이동될 때까지의 시간은 덤프 업 시간(tDUP)으로 지칭될 수 있다. 일부 실시예들에서, 데이터 덤프 업 동작은 제1 커맨드(1st CMD)와 상이한 커맨드에 응답하여 수행될 수도 있다.
도 7을 참조하면, 커맨드 생성기(110)는 물리 어드레스 PA3에 대한 제2 커맨드(2nd CMD)를 메모리 장치(20)에 전달할 수 있다(①). 제2 커맨드(2nd CMD)는 리드 커맨드일 수 있다. 제2 커맨드(2nd CMD)는 포스 래치(54)의 식별 번호를 포함할 수 있다. 제어 회로(220)는 제2 커맨드(2nd CMD)를 기초로 래치 제어 신호(CTRL_LAT)를 생성함으로써 래치들(51 내지 55))을 제어할 수 있다.
포스 래치(54)에 저장된 데이터는 캐시 래치(55)로 덤프 다운될 수 있다(②). 포스 래치(54)에 저장된 데이터가 캐시 래치(55)에 덤프 다운될 때까지의 시간은 덤프 다운 시간(tDDOWN)으로 지칭될 수 있다. 캐시 래치(55)로 덤프 다운된 데이터는 인터페이스 회로(36)에 전달될 수 있고, 인터페이스 회로(36)는 데이터를 메모리 컨트롤러(10)로 출력할 수 있다.
도 7을 참조하면, 메모리 셀 어레이(32)에 저장된 데이터가 센싱 래치(51)로 센싱되는 동작이 생략될 수 있으므로, 리드 시간이 단축될 수 있다.
물리 어드레스 PA3에 대한 리드 동작 시 리드 시간이 단축되는 실시예만 개시하였으나, 실시예는 이에 제한되지 않는다. 도 8에 도시된 바와 같이, 물리 어드레스 PA1에 대한 리드 커맨드가 메모리 장치(20)에 전달되는 경우, 상위 비트 래치(52)에 저장된 데이터가 캐시 래치(55)로 덤프 다운될 수 있다. 물리 어드레스 PA2에 대한 리드 커맨드가 메모리 장치(20)에 전달되는 경우, 하위 비트 래치(53)에 저장된 데이터가 캐시 래치(55)로 덤프 다운될 수 있다. 도 8에 도시된 바와 같이, 모든 래치들에 물리 어드레스가 할당된 경우, 래치 선택 회로(120)는 캐시 알고리즘에 따라 선택된 래치에 할당되어 있는 물리 어드레스를 제거하고, 새로운 물리 어드레스를 할당할 수도 있다.
프로그램 래치들(52 내지 54)은 프로그램 동작 시 사용되므로, 리드 동작 시 유휴 상태일 수 있다. 따라서, 본 발명의 예시적 실시예들은, 리드 동작이 연속적으로 수행되는 상황에서 프로그램 래치들을 활용하여 리드 시간을 단축시킬 수 있다.
본 발명의 예시적 실시예에 따르면, 메모리 컨트롤러(10)는 캐시 알고리즘을 기초로 래치를 선택하고, 선택된 래치의 식별 번호를 메모리 장치(20)에 제공함으로써 덤프 업 동작 및 덤프 다운 동작을 제어할 수 있다.
도 9는 본 개시의 일 실시예에 따른 덤프 업 동작을 수행하는 메모리 시스템을 설명하는 블록도이다. 도 10은 본 개시의 일 실시예에 따른 덤프 다운 동작을 수행하는 메모리 시스템을 설명하는 블록도이다. 도 11은 본 개시의 일 실시예에 따른 래치 테이블을 설명하는 도면이다.
도 9를 참조하면, 메모리 시스템(7)은 메모리 컨트롤러(30) 및 메모리 장치(20)를 포함할 수 있다. 메모리 컨트롤러(30)는 ECC 회로(140) 및 리드 버퍼(150)를 포함할 수 있다. 도 6을 참조하여 전술된 바와 같이, 커맨드 생성기(110)는 메모리 장치(20)에 제1 커맨드(1st CMD)를 제공할 수 있다(①). 일부 실시예들에서, 제1 커맨드(1st CMD)는 리드 커맨드 및 덤프 업 커맨드를 포함할 수 있고, 물리 어드레스 PA3과, 포스 래치(54)의 식별 번호를 포함할 수 있다. 물리 어드레스 PA3에 대응하는 페이지의 데이터는 센싱 래치(51)로 센싱될 수 있다(②). 센싱 래치(51)로 센싱된 데이터는 캐시 래치(55)로 이동(transfer)할 수 있다(③). 캐시 래치(55)로 이동된 데이터는 메모리 컨트롤러(30)로 출력될 수 있다(④). 캐시 래치(55)로 이동된 데이터는 포스 래치(54)로 덤프 업될 수 있다(⑤).
도 9를 참조하면, ECC 회로(140)는 메모리 장치(20)로부터 데이터를 수신할 수 있다. ECC 회로(140)는 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. ECC 회로(140)는 오류 검출 및 정정 여부를 기초로 ECC ON/OFF 정보를 출력할 수 있다(⑥). ECC ON/OFF 정보는, 수신된 데이터에 대해 오류 검출 및 정정이 수행되었는지 여부를 나타내는 정보일 수 있다. 예를 들어, 수신된 데이터에 대해 오류가 검출되었고 오류가 정정된 경우, ECC ON/OFF 정보는 'ON'을 나타낼 수 있다. 예를 들어, 수신된 데이터에 대해 오류가 검출되지 않은 경우, ECC ON/OFF 정보는 'OFF'를 나타낼 수 있다. ECC 회로(140)는 오류가 없는 데이터 또는 오류 정정된 데이터를 리드 버퍼(150)에 전달할 수 있다. 리드 버퍼(150)는 메모리 장치(20)로부터 리드된 데이터를 임시로 저장하는 메모리일 수 있다.
래치 선택 회로(120)는 ECC ON/OFF 정보를 기초로 래치 테이블(160)을 업데이트할 수 있다. 도 11을 참조하면, 래치 테이블(160)은 ECC ON/OFF 정보를 더 포함할 수 있다. 예를 들어, 포스 래치(54)에 덤프 업된 데이터에 오류가 없음을 나타내는 'OFF'가 래치 테이블(160)에 기록될 수 있다. 따라서, 물리 어드레스 PA3에 대한 리드 커맨드가 재차 수신되는 경우, 포스 래치(233)에서 덤프 다운된 데이터에 대한 ECC 동작이 생략될 수 있다. ECC 동작이 생략됨으로써 리드 시간이 단축될 수 있다.
구체적으로, 도 10을 참조하면, 도 7을 참조하여 전술된 바와 같이, 커맨드 생성기(110)는 제2 커맨드(2nd CMD)를 메모리 장치(20)에 제공할 수 있다(①). 제2 커맨드(2nd CMD)는 덤프 다운 커맨드를 포함할 수 있고, 포스 래치(54)의 식별 번호를 포함할 수 있다. 포스 래치(54)에 저장된 데이터는 캐시 래치(55)로 덤프 다운될 수 있다(②). 캐시 래치(55)로 덤프 다운된 데이터는 메모리 컨트롤러(30)로 출력될 수 있다(③). 래치 테이블(160)에 따르면, 포스 래치(54)에 저장된 데이터에는 오류가 없으므로, ECC 동작은 생략될 수 있다(④). 즉, 포스 래치(54)에 저장된 데이터는 ECC 동작 없이 리드 버퍼(150)로 전달될 수 있다.
도 12는 본 발명의 예시적인 실시예에 따른 호스트-메모리 시스템을 나타내는 블록도이다.
호스트-메모리 시스템(1200)은 호스트(1000) 및 메모리 시스템(2000)을 포함할 수 있다. 또한, 메모리 시스템(200)은 메모리 컨트롤러(2100) 및 메모리 장치(2200)를 포함할 수 있다. 또한, 본 발명의 예시적인 실시예에 따라, 호스트(1000)는 호스트 컨트롤러(1100) 및 호스트 메모리(1200)를 포함할 수 있다. 호스트 메모리(1200)는 메모리 시스템(2000)으로 전송될 데이터, 혹은 메모리 시스템(2000)으로부터 전송된 데이터를 임시로 저장하기 위한 버퍼 메모리로서 기능할 수 있다.
메모리 시스템(2000)은 호스트(1000)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다. 일 예로서, 메모리 시스템(2000)는 SSD(Solid State Drive), 임베디드(embedded) 메모리 및 착탈 가능한 외장(external) 메모리 중 적어도 하나를 포함할 수 있다. 메모리 시스템(2000)이 SSD인 경우, 메모리 시스템(2000)은 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있다. 메모리 시스템(2000)이 임베디드 메모리 혹은 외장(external) 메모리인 경우, 메모리 시스템(2000)은 UFS(universal flash storage) 혹은 eMMC(embedded multi-media card) 표준을 따르는 장치일 수 있다. 호스트(1000)와 메모리 시스템(2000)는 각각 채용된 표준 프로토콜에 따른 패킷을 생성하고 이를 전송할 수 있다.
메모리 시스템(2000)의 메모리 장치(2200)가 플래시 메모리를 포함할 때, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 다른 예로서, 메모리 시스템(2000)은 다른 다양한 종류의 비휘발성 메모리들을 포함할 수도 있다. 예를 들어, 메모리 시스템(2000)는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리가 적용될 수 있다.
일 실시예에 따라, 호스트 컨트롤러(1100)와 호스트 메모리(1200)는 별도의 반도체 칩으로 구현될 수 있다. 또는, 일부 실시예들에서, 호스트 컨트롤러(1100)와 호스트 메모리(1200)는 동일한 반도체 칩에 집적될 수 있다. 일 예로서, 호스트 컨트롤러(1100)는 어플리케이션 프로세서(Application Processor)에 구비되는 다수의 모듈들 중 어느 하나일 수 있으며, 상기 어플리케이션 프로세서는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 또한, 호스트 메모리(1200)는 상기 어플리케이션 프로세서 내에 구비되는 임베디드 메모리이거나, 또는 상기 어플리케이션 프로세서의 외부에 배치되는 비휘발성 메모리 또는 메모리 모듈일 수 있다.
호스트 컨트롤러(1100)는 호스트 메모리(1200)의 데이터(예컨대, 기록 데이터)를 메모리 장치(2200)에 저장하거나, 메모리 장치(2200)의 데이터(예컨대, 독출 데이터)를 호스트 메모리(1200)에 저장하는 동작을 관리할 수 있다.
메모리 컨트롤러(2100)는 호스트 인터페이스(2110), 메모리 인터페이스(2120) 및 CPU(central processing unit, 2130)를 포함할 수 있다. 또한, 메모리 컨트롤러(2100)는 플래시 변환 레이어(Flash Translation Layer(FTL), 2140), 패킷 매니저(2150), 버퍼 메모리(2160), ECC(error correction code, 2170) 회로 및 래치 선택 회로(2180)을 더 포함할 수 있다. 메모리 컨트롤러(2100)는 플래시 변환 레이어(FTL, 2140)가 로딩되는 워킹 메모리(미도시)를 더 포함할 수 있으며, CPU(2130)가 플래시 변환 레이어를 실행하는 것에 의해 메모리 장치(2200)에 대한 데이터 기록 및 독출 동작이 제어될 수 있다.
호스트 인터페이스(2110)는 호스트(1000)와 패킷(packet)을 송수신할 수 있다. 호스트(1000)로부터 호스트 인터페이스(2110)로 전송되는 패킷은 커맨드(command) 혹은 메모리 장치(2200)에 기록될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(2110)로부터 호스트(1000)로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 메모리 장치(2200)로부터 독출된 데이터 등을 포함할 수 있다. 메모리 인터페이스(2120)는 메모리 장치(2200)에 기록될 데이터를 메모리 장치(2200)로 송신하거나, 메모리 장치(2200)로부터 독출된 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(2120)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
플래시 변환 계층(2140)은 어드레스 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 매핑 동작은 호스트로부터 수신한 논리 어드레스(logical address)를, 메모리 장치(2200) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 메모리 장치(2200) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 메모리 장치(2200) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.
패킷 매니저(2150)는 호스트(1000)와 협의된 인터페이스의 프로토콜에 따른 패킷(Packet)을 생성하거나, 호스트(1000)로부터 수신된 패킷(Packet)으로부터 각종 정보를 파싱할 수 있다. 또한, 버퍼 메모리(2160)는 메모리 장치(2200)에 기록될 데이터 혹은 메모리 장치(2200)로부터 독출될 데이터를 임시로 저장할 수 있다. 버퍼 메모리(2160)는 메모리 컨트롤러(2100) 내에 구비되는 구성일 수 있으나, 메모리 컨트롤러(2100)의 외부에 배치되어도 무방하다. 본 개시의 예시적 실시예에 따르면, 버퍼 메모리(2160)는 리드 버퍼(예를 들어, 도 9의 150)를 포함할 수 있다.
ECC 회로(2170)는 메모리 장치(2200)로부터 독출되는 독출 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. 보다 구체적으로, ECC 회로(2170)는 메모리 장치(2200)에 기입될 기입 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 기입 데이터와 함께 메모리 장치(2200) 내에 저장될 수 있다. 메모리 장치(2200)로부터의 데이터 독출 시, ECC 회로(2170)는 독출 데이터와 함께 메모리 장치(2200)로부터 독출되는 패리티 비트들을 이용하여 독출 데이터의 에러를 정정하고, 에러가 정정된 독출 데이터를 출력할 수 있다.
래치 선택 회로(2180)는 메모리 장치(2200)에 포함된 래치들(예를 들어, 도 6의 52, 53, 54) 중 플래시 변환 계층(2140)에 의해 생성된 물리 어드레스에 대응되는 래치(예를 들어, 도 6의 54)를 선택할 수 있다. 래치 선택 회로(2180)는 도 6, 7, 9, 10을 참조하여 전술된 래치 선택 회로(120)의 일 예시일 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 메모리 시스템의 동작 방법을 설명하는 도면이다. 도 13은 도 5, 도 6 및 도 12를 참조하여 후술될 수 있다.
도 13을 참조하면, 메모리 시스템의 동작 방법은 복수의 단계들(S1310 내지 S1400)을 포함할 수 있다.
S1310 단계에서, 메모리 컨트롤러(2100)는 리드할 페이지에 대응하는 물리 어드레스를 획득할 수 있다. 구체적으로, 플래시 변환 계층(2140)은 리드할 데이터가 저장된 논리 어드레스를 물리 어드레스로 변환할 수 있다.
S1320 단계에서, 메모리 컨트롤러(2100)는 래치 테이블(예를 들어, 도 7의 130)을 기초로 래치 히트 여부를 판단할 수 있다. 물리 어드레스가 래치 테이블에 포함되어 있는 경우, 래치 히트로 판단할 수 있고, 물리 어드레스가 래치 테이블에 포함되지 않은 경우, 래치 미스로 판단할 수 있다. 래치 히트인 경우, S1380 단계가 수행될 수 있고, 래치 미스인 경우, S1330 단계가 수행될 수 있다.
S1330 단계에서, 메모리 컨트롤러(2100)는 래치 테이블(130)을 업데이트할 수 있다. 구체적으로, 래치 테이블(130)에 포함된 래치들 중 하나를 선택하고, 획득된 물리 어드레스와 매핑시킬 수 있다.
S1340 단계에서, 메모리 컨트롤러(2100)는 리드 커맨드(READ CMD), 데이터 아웃 커맨드(D-OUT CMD), 덤프 업 커맨드(DDUP CMD)를 메모리 장치(2200)에 제공할 수 있다. S1340 단계에서, 메모리 컨트롤러(2100)가 출력하는 커맨드는 제1 커맨드로 지칭될 수 있다. 즉, 래치 미스일 때 메모리 컨트롤러(2100)가 출력하는 커맨드는 제1 커맨드일 수 있다. 리드 커맨드(READ CMD)는 물리 어드레스에 대응하는 페이지로부터 데이터가 센싱되는 센싱 동작을 지시하는 커맨드일 수 있다. 데이터 아웃 커맨드(D-OUT CMD)는 데이터가 메모리 컨트롤러(2100)로 출력되는 출력 동작을 지시하는 커맨드일 수 있다. 덤프 업 커맨드(DDUMP CMD)는 캐시 래치(55)에 저장된 데이터가 프로그램 래치(52 내지 54)로 이동되는 덤프 업 동작을 지시하는 커맨드일 수 있다. 일부 실시예들에서, 리드 커맨드(READ CMD), 데이터 아웃 커맨드(D-OUT CMD), 덤프 업 커맨드(DDUP CMD) 중 적어도 둘은 하나의 커맨드 시퀀스에 포함될 수 있다.
S1350 단계에서, 메모리 장치(2200)는 물리 어드레스에 대응하는 페이지로부터 데이터를 센싱하는 센싱 동작을 수행할 수 있다. 센싱된 데이터는 센싱 래치(51)에 저장될 수 있다.
S1360 단계에서, 메모리 장치(2200)는 센싱된 데이터를 메모리 컨트롤러(2100)로 출력할 수 있다. 데이터는, 메모리 컨트롤러(2100)로 출력되기 전에 캐시 래치(55)에 저장될 수 있다.
S1370 단계에서, 메모리 장치(2200)는 캐시 래치(55)에 저장된 데이터를 프로그램 래치(52 내지 54)로 이동시키는 덤프 업 동작을 수행할 수 있다.
S1380 단계에서, 메모리 컨트롤러(2100)는 데이터 아웃 커맨드(D-OUT CMD) 및 덤프 다운 커맨드(DDOWN CMD)를 메모리 장치(2100)에 제공할 수 있다. S1380 단계에서, 메모리 컨트롤러(2100)가 출력하는 커맨드는 제2 커맨드로 지칭될 수 있다. 즉, 래치 히트일 때 메모리 컨트롤러(2100)가 출력하는 커맨드는 제2 커맨드일 수 있다. 덤프 다운 커맨드(DDOWN CMD)는 프로그램 래치(52 내지 54)에 저장된 데이터를 캐시 래치(55)로 이동시키는 덤프 다운 동작을 지시할 수 있다.
S1390 단계에서, 메모리 장치(2200)는 프로그램 래치(52 내지 54)에 저장된 데이터를 캐시 래치(55)로 이동시키는 덤프 다운 동작을 수행할 수 있다. 프로그램 래치(52 내지 54)에는 물리 어드레스에 대응하는 페이지에 저장된 데이터가 사전에 덤프 업된 상태일 수 있다.
S1400 단계에서, 메모리 장치(2200)는 캐시 래치(55)의 데이터를 메모리 컨트롤러(2100)로 출력할 수 있다.
래치 히트 시 센싱 동작이 생략되므로 메모리 컨트롤러(2100)는 리드 커맨드에 대응하는 데이터를 신속하게 획득할 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 컨트롤러의 동작 방법을 설명하는 흐름도이다. 도 14는 도 6 및 도 12를 참조하여 후술될 수 있다. 메모리 컨트롤러의 동작 방법은 복수의 단계들(S1410 내지 S1440)을 포함할 수 있고, 도 13의 S1400 단계 또는 S1360 단계 이후에 수행될 수 있다.
S1410 단계에서, 메모리 컨트롤러(2100)는 메모리 장치(2200)로부터 데이터를 수신할 수 있다.
S1420 단계에서, 메모리 컨트롤러(2100)는 수신된 데이터가 제1 커맨드에 대응한 데이터인지 여부를 판단할 수 있다. 제1 커맨드에 대응한 데이터의 경우, 도 13의 단계 S1360에 의해 메모리 컨트롤러(2100)에 수신된 데이터일 수 있다. 제1 커맨드에 대응한 데이터가 아닌 경우, 도 13의 S1400에 의해 메모리 컨트롤러(2100)에 수신된 데이터일 수 있다. 수신된 데이터가 제1 커맨드에 대응한 데이터인 경우, S1430 단계가 수행될 수 있고, 수신된 데이터가 제1 커맨드에 대응한 데이터가 아닌 경우, S1460 단계가 수행될 수 있다.
S1430 단계에서, 메모리 컨트롤러(2100)는 수신된 데이터에 대해 ECC 동작을 수행할 수 있다. 수신된 데이터에 오류가 존재한다면, ECC 동작을 통해 데이터의 오류는 정정될 수 있다.
S1440 단계에서, 메모리 컨트롤러(2100)는 래치 테이블(160)을 업데이트할 수 있다. 예를 들어, 도 11을 참조하면, 메모리 컨트롤러(2100)가 물리 어드레스 PA3에 대응하는 페이지에 저장된 데이터를 수신하고, 해당 데이터에 오류가 존재하지 않는다면, 래치 테이블(160)에 ECC OFF를 기록할 수 있다. ECC OFF는 동일한 물리 어드레스에 대한 후속 리드 동작 시 ECC 동작이 요구되지 않음을 나타내는 정보일 수 있다. 반면, 데이터가 오류가 존재한다면, 래치 테이블(160)에 ECC ON을 기록할 수 있다. ECC ON은 동일한 물리 어드레스에 대한 후속 리드 동작 시 ECC 동작이 요구됨을 나타내는 정보일 수 있다.
S1450 단계에서, 메모리 컨트롤러(2100)는 ECC 정정된 데이터를 리드 버퍼(150)에 저장할 수 있다.
S1460 단계에서, 메모리 컨트롤러(2100)는 래치 테이블(160)을 기초로 수신된 데이터에 대해 ECC가 필요한지 여부를 판단할 수 있다. 예를 들어, 도 11을 참조하면, 수신된 데이터가 물리 어드레스 PA2에 대한 리드 데이터인 경우, 수신된 데이터에 대해 ECC 동작이 필요할 수 있다. 반면, 수신된 데이터가 물리 어드레스 PA3에 대한 리드 데이터인 경우, 수신된 데이터에 대해 ECC 동작이 필요하지 않을 수 있다. ECC 동작이 필요한 경우, S1470 단계가 수행될 수 있고, ECC 동작이 필요하지 않은 경우, S1480 단계가 수행될 수 있다.
S1470 단계에서, 메모리 컨트롤러(2100)는 수신된 데이터에 대해 ECC 동작을 수행하고, ECC 정정된 데이터를 리드 버퍼(150)에 저장할 수 있다.
S1480 단계에서, 메모리 컨트롤러(2100)는 수신된 데이터에 대한 ECC 동작을 생략하고, 수신된 데이터를 리드 버퍼(150)에 저장할 수 있다.
본 개시의 예시적 실시예에 따른 메모리 컨트롤러(2100)는 래치 테이블을 기초로 ECC 동작을 선택적으로 수행함으로써 리드 시간을 단축시킬 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 리드 시간을 설명하는 도면이다.
도 15의 상부는 리드 커맨드를 기초로 항상 센싱 동작이 수행되는 제1 케이스를 설명하고, 도 15의 하부는 덤프 업 동작 및 덤프 다운 동작을 기초로 센싱 동작이 생략되는 제2 케이스를 설명한다. 도 15는 도 1, 도 2 및 도 5를 참조하여 후술될 수 있다.
제1 케이스에 따르면, 메모리 장치(2)는 제1 페이지에 대한 첫 번째 리드 커맨드(1st page 1st read)에 응답하여, 센싱 시간(tR) 동안 메모리 셀 어레이(32) 내의 제1 페이지에 저장된 데이터를 센싱 래치(51)로 센싱할 수 있다. 센싱 래치(51)에 저장된 데이터는 데이터 출력 시간(tDOUT) 동안 캐시 래치(55)를 거쳐 DQ 신호를 통해 메모리 컨트롤러(10)로 전달될 수 있다. 메모리 장치(2)는 제2 페이지에 대한 첫 번째 리드 커맨드(2nd page 1st read), 제1 페이지에 대한 두 번째 리드 커맨드(1st page 2nd read), 제2 페이지에 대한 두 번째 리드 커맨드(2nd page 2nd read)에 응답하여, 동일한 동작을 수행할 수 있다. 따라서, 제1 페이지에 대한 리드 커맨드(1st page read)를 2회 처리하고, 제2 페이지에 대한 리드 커맨드(2nd page read)를 2회 처리하는 동안, 4*tR+4*tDOUT의 시간이 소요될 수 있다.
제2 케이스에 따르면, 메모리 장치(2)는 제1 페이지에 대한 첫 번째 리드 커맨드(1st page 1st read)에 응답하여, 제1 케이스와 마찬가지로, 센싱 시간(tR) 동안 메모리 셀 어레이(32) 내의 제1 페이지에 저장된 데이터를 센싱 래치(51)로 센싱할 수 있다. 센싱 래치(51)에 저장된 데이터는 데이터 출력 시간(tDOUT) 동안 캐시 래치(55)를 거쳐 DQ 신호를 통해 메모리 컨트롤러(10)로 전달될 수 있다. 나아가, 메모리 장치(2)는 덤프 업 시간(tDUP) 동안, 캐시 래치(55)에 저장된 데이터를 프로그램 래치(예를 들어, 포스 래치(54))로 이동시키는 덤프 업 동작을 수행할 수 있다. 덤프 업 동작은 래치들 간에 데이터를 이동시키는 동작이므로 짧은 시간 내에 수행될 수 있다. 메모리 장치(2)는 제2 페이지에 대한 첫 번째 리드 커맨드(2nd page 1st read)에 응답하여, 동일한 동작을 수행할 수 있다. 다만, 메모리 장치(2)는 제2 페이지에 대한 첫 번째 리드 커맨드(2nd page 1st read)에 응답하여, 덤프 업 동작 시 포스 래치(54)가 아닌 다른 래치(예를 들어, 상위 비트 래치(52))에 데이터를 이동 시킬 수 있다.
메모리 장치(2)는 제1 페이지에 대한 두 번째 리드 커맨드(1st page 2nd read)에 응답하여, 덤프 다운 시간(tDD) 동안 포스 래치(54)에 저장된 데이터를 캐시 래치(55)로 이동시키는 덤프 다운 동작을 수행할 수 있다. 메모리 장치(2)는 데이터 출력 시간(tDOUT) 동안 캐시 래치(55)에 저장된 데이터를 메모리 컨트롤러(10)로 전달할 수 있다. 마찬가지로, 제2 페이지에 대한 두 번째 리드 커맨드(2nd page 2nd read)에 응답하여, 메모리 장치(2)는 상위 비트 래치(52)의 데이터를 캐시 래치(55)로 이동시키고, 캐시 래치(55)의 데이터를 출력할 수 있다. 따라서, 제1 페이지에 대한 리드 커맨드(1st page read)를 2회 처리하고, 제2 페이지에 대한 리드 커맨드(2nd page read)를 2회 처리하는 동안, 2*tR+4*tDOUT+2*tDUP+2*tDD의 시간이 소요될 수 있다. 센싱 시간(tR)이 덤프 업 시간(tDUP) 및 덤프 다운 시간(tDD)의 합보다 길 수 있으므로, 제2 케이스에서, 리드 지연(latency)이 감소할 수 있다.
도 16은 본 개시의 예시적 실시예에 따른 커맨드 시퀀스를 설명하는 도면이다. 도 16은 도 12를 참조하여 후술될 수 있다.
메모리 컨트롤러(2100)와 메모리 장치(2200)는 DQ 신호와 R/B(Ready/Busy) 신호를 송/수신할 수 있다. DQ 신호를 통해 데이터 또는 커맨드가 송/수신될 수 있고, R/B 신호를 통해 메모리 장치(2200)의 레디 상태 및 비지 상태가 검출될 수 있다.
제1 커맨드 시퀀스는 센싱 동작을 지시하는 커맨드 시퀀스일 수 있다. 제1 커맨드 시퀀스에 따르면, DQ 신호를 통해 00h, CCRRR, 30h가 메모리 장치(2200)로 전달될 수 있다. CCRRR은 리드될 페이지의 물리 어드레스를 나타낼 수 있다. 이후, 센싱 시간(tR) 동안 메모리 장치(2200)가 데이터를 센싱함으로써 R/B 핀은 비지 상태를 나타낼 수 있다. 메모리 컨트롤러(2100)는 센싱 시간(tR)이 도과 후 70h 및 SR[6]를 메모리 장치(2200)에 전달함으로써 센싱이 완료되었는지 여부를 확인할 수 있다.
제2 커맨드 시퀀스는 덤프 업 동작 및 데이터 출력 동작을 지시하는 커맨드 시퀀스일 수 있다. 제2 커맨드 시퀀스에 따르면, DQ 핀을 통해 C0h, ADDR, CCRRR, 05h, CC, E0h가 메모리 장치(2200)에 전달될 수 있다. ADDR은 덤프 업 대상이 되는 래치(예를 들어, 도 5의 54)의 식별 번호를 의미할 수 있다. CCRRR은 래치(54)와 연결된 메모리 셀의 물리 어드레스를 나타낼 수 있고, CC는 래치(54)와 연결된 메모리 셀의 컬럼 어드레스를 나타낼 수 있다. 메모리 장치(2200)는 커맨드를 수신한 후 리드 데이터(R-DATA)를 메모리 컨트롤러(2100)에 제공할 수 있다. 메모리 장치(2200)는 덤프 업 시간(tDUP) 동안 캐시 래치(55)에 저장된 데이터를 덤프 업 대상이되는 래치(54)로 이동시킬 수 있다. 덤프 업 시간(tDUP) 동안 비지 신호가 출력될 수 있다.
제3 커맨드 시퀀스는 덤프 다운 동작 및 데이터 출력 동작을 지시하는 커맨드 시퀀스일 수 있다. 제3 커맨드 시퀀스에 따르면, DQ 신호를 통해 C1h, ADDR, CCRRR, 05h, CC, E0h가 메모리 장치(2200)에 전달될 수 있다. ADDR은 덤프 다운 대상이 되는 래치(예를 들어, 도 5의 54)의 식별 번호를 의미할 수 있다. CCRRR은 래치(54)와 연결된 메모리 셀의 물리 어드레스를 나타낼 수 있다. 예를 들어, CC는 래치(54)와 연결된 메모리 셀의 컬럼 어드레스(도 2의 Y-ADDR)을 나타낼 수 있고, RRR은 래치(54)와 연결된 메모리 셀의 로우 어드레스(예를 들어, 도 2의 X-ADDR)를 나타낼 수 있다. 메모리 장치(2200)는 커맨드를 수신한 후 덤프 다운 시간(tDD) 동안 래치(54)에 저장된 데이터를 캐시 래치(55)로 이동시킬 수 있다. 덤프 다운 시간(tDD) 동안 비지 신호가 출력될 수 있다. 덤프 다운이 완료된 이후, 캐시 래치(55)에 저장된 데이터는 리드 데이터(R-DATA)로서 메모리 컨트롤러(2100)에 제공될 수 있다.
도 17은 본 발명의 예시적 실시 예에 따른 메모리 시스템을 나타내는 블록도이다. 도 17은 참조하면, 메모리 시스템(8)은 메모리 장치(500) 및 메모리 컨트롤러(600)를 포함할 수 있다.
메모리 장치(500)는 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스 회로(510), 제어 로직 회로(520), 및 메모리 셀 어레이(530)를 포함할 수 있다.
메모리 인터페이스 회로(510)는 제1 핀(P11)을 통해 메모리 컨트롤러(600)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(510)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(600)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 로우 레벨)인 경우, 메모리 인터페이스 회로(510)는 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(600)와 신호들을 송수신할 수 있다.
메모리 인터페이스 회로(510)는 제2 내지 제4 핀들(P12~P14)을 통해 메모리 컨트롤러(600)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스 회로(510)는 제7 핀(P17)을 통해 메모리 컨트롤러(600)로부터 데이터 신호(DQ)를 수신하거나, 메모리 컨트롤러(600)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호들에 대응하는 복수개의 핀들을 포함할 수 있다. 제7 핀(P7)을 통해 도 16의 DQ 신호가 송/수신될 수 있다.
메모리 인터페이스 회로(510)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스 회로(510)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.
예시적인 실시 예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스 회로(510)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.
메모리 인터페이스 회로(510)는 제5 핀(P15)을 통해 메모리 컨트롤러(600)로부터 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(510)는 제6 핀(P16)을 통해 메모리 컨트롤러(600)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 컨트롤러(600)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(500)의 데이터(DATA) 출력 동작에서, 메모리 인터페이스 회로(510)는 데이터(DATA)를 출력하기 전에 제5 핀(P15)을 통해 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(510)는 읽기 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 인터페이스 회로(510)는 읽기 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 인터페이스 회로(5310)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 메모리 컨트롤러(600)로 전송될 수 있다.
메모리 장치(500)의 데이터(DATA) 입력 동작에서, 메모리 컨트롤러(600)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)이 수신되는 경우, 메모리 인터페이스 회로(510)는 메모리 컨트롤러(600)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 인터페이스 회로(510)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 인터페이스 회로(510)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.
메모리 인터페이스 회로(510)는 제8 핀(P18)을 통해 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(600)로 전송할 수 있다. 메모리 인터페이스 회로(510)는 레디/비지 출력 신호(nR/B)를 통해 메모리 장치(500)의 상태 정보를 메모리 컨트롤러(600)로 전송할 수 있다. 메모리 장치(500)가 비지 상태인 경우(즉, 메모리 장치(500) 내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(510)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(600)로 전송할 수 있다. 메모리 장치(500)가 레디 상태인 경우(즉, 메모리 장치(500) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(510)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(600)로 전송할 수 있다. 예를 들어, 메모리 장치(500)가 페이지 독출 명령에 응답하여 메모리 셀 어레이(530)로부터 데이터(DATA)를 독출하는 동안, 메모리 인터페이스 회로(510)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(600)로 전송할 수 있다. 예를 들어, 메모리 장치(500)가 프로그램 명령에 응답하여 메모리 셀 어레이(530)로 데이터(DATA)를 프로그램하는 동안, 메모리 인터페이스 회로(510)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(600)로 전송할 수 있다. 제8 핀(P18)을 통해 도 16의 R/B 신호가 출력될 수 있다.
제어 로직 회로(520)는 메모리 장치(500)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(520)는 메모리 인터페이스 회로(510)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직 회로(520)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 메모리 장치(500)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직 회로(520)는 메모리 셀 어레이(530)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(530)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호들을 생성할 수 있다.
메모리 셀 어레이(530)는 제어 로직 회로(520)의 제어에 따라 메모리 인터페이스 회로(510)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(530)는 제어 로직 회로(520)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(510)로 출력할 수 있다.
메모리 셀 어레이(530)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀들일 수 있다.
메모리 컨트롤러(600)는 제1 내지 제8 핀들(P21~P28), 및 컨트롤러 인터페이스 회로(610)를 포함할 수 있다. 제1 내지 제8 핀들(P21~P28)은 메모리 장치(500)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.
컨트롤러 인터페이스 회로(610)는 제1 핀(P21)을 통해 메모리 장치(500)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(610)는 칩 인에이블 신호(nCE)를 통해 선택한 메모리 장치(500)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.
컨트롤러 인터페이스 회로(610)는 제2 내지 제4 핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 메모리 장치(500)로 전송할 수 있다. 컨트롤러 인터페이스 회로(610)는 제7 핀(P27)을 통해 메모리 장치(500)로 데이터 신호(DQ)를 전송하거나, 메모리 장치(500)로부터 데이터 신호(DQ)를 수신할 수 있다. 제7 핀(P27)을 통해 도 16의 DQ 신호가 송/수신될 수 있다.
컨트롤러 인터페이스 회로(610)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(300)로 전송할 수 있다. 컨트롤러 인터페이스 회로(610)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 메모리 장치(500)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(500)로 전송할 수 있다.
컨트롤러 인터페이스 회로(610)는 제5 핀(P25)을 통해 메모리 장치(500)로 읽기 인에이블 신호(nRE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(610)는 제6 핀(P26)을 통해 메모리 장치(500)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 장치(500)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(500)의 데이터(DATA) 출력 동작에서, 컨트롤러 인터페이스 회로(410)는 토글하는 읽기 인에이블 신호(nRE)를 생성하고, 읽기 인에이블 신호(nRE)를 메모리 장치(500)로 전송할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(610)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 읽기 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 메모리 장치(500)에서 읽기 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 컨트롤러 인터페이스 회로(610)는 메모리 장치(500)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 컨트롤러 인터페이스 회로(610)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.
메모리 장치(500)의 데이터(DATA) 입력 동작에서, 컨트롤러 인터페이스 회로(610)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(610)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 컨트롤러 인터페이스 회로(610)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 메모리 장치(500)로 전송할 수 있다.
컨트롤러 인터페이스 회로(410)는 제8 핀(P28)을 통해 메모리 장치(500)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다. 컨트롤러 인터페이스 회로(610)는 레디/비지 출력 신호(nR/B)에 기초하여 메모리 장치(500)의 상태 정보를 판별할 수 있다. 제8 핀(P28)을 통해 도 16의 R/B 신호가 수신될 수 있다
도 18은 본 발명의 일 실시예에 따른 메모리 장치에 적용될 수 있는 BVNAND 구조에 대해 설명하기 위한 도면이다. 도 18을 참조하면, 메모리 장치(400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다. 메모리 장치(400)는 도 2의 메모리 장치(2)의 일 예시일 수 있다. 메모리 셀 어레이(32)는 셀 영역(CELL)에 형성될 수 있고, 메모리 셀 어레이를 제외한 회로들(31, 33, 34, 35, 36)은 주변 회로 영역(PERI)에 형성될 수 있다.
주변 회로 영역(PERI)은 제1 기판(210), 층간 절연층(215), 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c), 제1 메탈층(230a, 230b, 230c) 상에 형성되는 제2 메탈층(240a, 240b, 240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(230a, 230b, 230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(230a, 230b, 230c)과 제2 메탈층(240a, 240b, 240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240a, 240b, 240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c), 및 제2 메탈층(240a, 240b, 240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 18에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(393)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(330)은 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)와 연결될 수 있다. 워드라인들(330)과 셀 컨택 플러그들(340)은, 제2 방향을 따라 워드라인들(330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 305)이 배치될 수 있다. 도 18을 참조하면, 제1 기판(210)의 하부에는 제1 기판(210)의 하면을 덮는 하부 절연막(201) 이 형성될 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.
도 18을 참조하면, 제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있으며, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(303)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드라인들(330)과 오버랩되지 않을 수 있다. 도 18을 참조하면, 제2 입출력 컨택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 층간 절연층(315)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(205)와 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(400)는 제1 기판(210)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제2 기판(310)의 상부에 배치되는 제2 입출력 패드(305)만을 포함할 수 있다. 또는, 메모리 장치(400)가 제1 입출력 패드(205)와 제2 입출력 패드(305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(276a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(276a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 복수의 비트라인들과 연결되는 메모리 셀 어레이, 상기 메모리 셀 어레이에 저장된 데이터를 센싱하는 제1 래치, 상기 메모리 셀 어레이에 프로그램될 데이터 또는 프로그램 동작 시 상기 복수의 비트라인들에 프리차지되는 전압 레벨을 결정하는 데이터를 저장하는 복수의 프로그램 래치들 및 상기 메모리 셀 어레이에 프로그램될 데이터를 수신하거나, 상기 메모리 셀 어레이로부터 센싱된 데이터를 출력하는 제2 래치를 포함하는 메모리 장치; 및
    상기 메모리 장치에 커맨드를 제공하는 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는,
    제1 리드 커맨드에 응답하여, 상기 메모리 셀 어레이의 제1 영역으로부터 제1 데이터를 센싱하여 상기 제1 래치에 저장하고, 센싱된 상기 제1 데이터를 상기 제2 래치로 전달하고, 상기 제2 래치에 전달된 상기 제1 데이터를 상기 메모리 컨트롤러로 출력하고, 상기 제1 데이터를 상기 제2 래치에서 상기 복수의 프로그램 래치들 중 제1 프로그램 래치로 전달하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 컨트롤러와 상기 메모리 장치는,
    상기 메모리 장치의 레디/비지 상태를 나타내는 핀을 통해 연결되고,
    상기 핀은,
    상기 제1 데이터가 센싱되는 동안 비지 상태를 나타내고, 상기 제1 데이터가 상기 제2 래치에서 상기 제1 프로그램 래치로 전달되는 동안 비지 상태를 나타내는 메모리 시스템.
  3. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제1 영역의 상기 제1 데이터가 상기 제1 프로그램 래치에 저장되었는지 여부를 기초로, 상기 제1 프로그램 래치에 저장된 데이터의 출력을 지시하는 제2 리드 커맨드를 상기 메모리 장치에 출력하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 메모리 장치는,
    상기 제2 리드 커맨드에 응답하여, 상기 제1 프로그램 래치에 저장된 상기 제1 데이터를 상기 제2 래치로 전달하고, 상기 제2 래치에 전달된 상기 제1 데이터를 상기 메모리 컨트롤러로 출력하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 메모리 컨트롤러와 상기 메모리 장치는,
    상기 메모리 장치의 레디/비지 상태를 나타내는 핀을 통해 연결되고,
    상기 핀은,
    상기 제1 데이터가 상기 제1 프로그램 래치에서 상기 제2 래치로 전달되는 동안 비지 상태를 나타내는 메모리 시스템.
  6. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제1 데이터에 대한 에러 정정 동작을 수행하고, 제1 데이터에 대한 에러 정정 여부를 저장하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 메모리 컨트롤러는,
    리드 커맨드에 대응하는 데이터를 저장하는 리드 버퍼를 포함하고,
    상기 제1 영역에 대한 제3 리드 커맨드에 대응하여 수신된 상기 제1 데이터에 대해, 상기 에러 정정 여부를 기초로 상기 에러 정정 동작을 생략하고 상기 리드 버퍼에 저장하는 메모리 시스템.
  8. 제6항에 있어서,
    상기 메모리 컨트롤러는,
    상기 복수의 프로그램 래치들의 식별 번호, 상기 복수의 프로그램 래치들에 저장된 데이터에 대응하는 물리 어드레스들 및 상기 복수의 프로그램 래치들에 저장된 데이터의 에러 정정 여부를 포함하는 래치 테이블을 저장하는 메모리 시스템.
  9. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    캐시 알고리즘을 기초로 상기 복수의 프로그램 래치들 중 상기 제1 프로그램 래치를 선택하는 메모리 시스템.
  10. 제1항에 있어서,
    상기 복수의 프로그램 래치들은,
    상기 메모리 셀 어레이에 저장될 상위 비트를 저장하는 래치 또는 상기 메모리 셀 어레이에 저장될 하위 비트를 저장하는 래치를 포함하는 메모리 시스템.
  11. 메모리 셀 어레이 및 복수의 래치들을 포함하는 메모리 장치 및 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법에 있어서,
    상기 메모리 컨트롤러에 의해, 상기 복수의 래치들 중 제1 래치를 선택하는 단계;
    상기 메모리 컨트롤러에 의해, 제1 물리 어드레스 및 상기 제1 래치에 대한 식별 정보를 포함하는 제1 리드 커맨드를 상기 메모리 장치에 제공하는 단계;
    상기 메모리 장치에 의해, 상기 제1 리드 커맨드에 응답하여 상기 메모리 셀 어레이 중 상기 제1 물리 어드레스에 대응하는 영역에서 센싱된 데이터를 상기 메모리 컨트롤러에 제공하는 단계; 및
    상기 메모리 장치에 의해, 상기 데이터를 상기 제1 래치에 저장하는 단계를 포함하는 메모리 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 메모리 셀 어레이 중 상기 제1 물리 어드레스에 대응하는 영역에서 센싱된 데이터를 상기 메모리 컨트롤러에 제공하는 단계,
    상기 제1 물리 어드레스에 대응하는 영역에서 상기 복수의 래치들 중 제2 래치로 상기 데이터를 센싱하는 단계;
    상기 제2 래치에 센싱된 데이터를 상기 복수의 래치들 중 제3 래치에 전달하는 단계; 및
    상기 제3 래치에 전달된 상기 데이터를 상기 메모리 컨트롤러에 제공하는 단계를 포함하는 메모리 시스템의 동작 방법.
  13. 제11항에 있어서,
    상기 메모리 컨트롤러에 의해, 상기 제1 물리 어드레스 및 상기 제1 래치에 대한 정보를 포함하는 제2 리드 커맨드를 상기 메모리 장치에 제공하는 단계; 및
    상기 메모리 장치에 의해, 상기 제2 리드 커맨드에 응답하여 상기 제1 래치에 저장된 데이터를 상기 메모리 컨트롤러에 제공하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  14. 제11항에 있어서,
    상기 복수의 래치들 중 제1 래치를 선택하는 단계는,
    캐시 알고리즘을 이용하여 상기 복수의 래치들 중 상기 제1 래치를 선택하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  15. 제11항에 있어서,
    상기 메모리 컨트롤러에 의해, 상기 메모리 장치로부터 수신된 상기 데이터에 대한 에러 정정 동작을 수행하고, 상기 데이터에 대한 에러 정정 여부를 저장하는 메모리 시스템의 동작 방법.
  16. 제15항에 있어서,
    상기 메모리 컨트롤러에 의해, 상기 제1 물리 어드레스 및 상기 제1 래치에 대한 정보를 포함하는 제3 리드 커맨드를 상기 메모리 장치에 제공하는 단계; 및
    상기 메모리 장치에 의해, 상기 제3 리드 커맨드에 응답하여 상기 제1 래치에 저장된 데이터를 상기 메모리 컨트롤러에 제공하는 단계를 더 포함하고,
    상기 메모리 컨트롤러는,
    상기 제3 리드 커맨드에 대응하여 수신된 데이터에 대해 에러 정정을 생략하는 메모리 시스템의 동작 방법.
  17. 복수의 비트라인들과 연결되는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 저장된 데이터를 센싱하는 제1 래치;
    상기 메모리 셀 어레이에 프로그램될 데이터 또는 프로그램 동작 시 상기 복수의 비트라인들에 프리차지되는 전압 레벨을 결정하는 데이터를 저장하는 제2 래치; 및
    상기 메모리 셀 어레이에 프로그램될 데이터를 수신하거나, 상기 메모리 셀 어레이로부터 센싱된 데이터를 출력하는 제3 래치를 포함하고,
    상기 메모리 셀 어레이의 제1 영역에 대한 제1 리드 커맨드에 응답하여, 상기 제1 래치는 상기 제1 영역으로부터 제1 데이터를 센싱하고, 센싱된 상기 제1 데이터를 상기 제3 래치로 전달하고, 상기 제3 래치는 전달 받은 상기 제1 데이터를 출력하고, 상기 제1 데이터를 상기 제2 래치로 전달하는 메모리 장치.
  18. 제17항에 있어서,
    상기 메모리 장치의 레디/비지 상태를 나타내는 핀을 더 포함하고,
    상기 핀은,
    상기 제1 래치가 상기 제1 데이터를 센싱하는 동안 비지 상태를 나타내고, 상기 제3 래치가 상기 제1 데이터를 상기 제2 래치로 전달하는 동안 비지 상태를 나타내는 메모리 장치.
  19. 제17항에 있어서,
    상기 제1 영역에 대한 제2 리드 커맨드에 응답하여,
    상기 제2 래치는 상기 제1 데이터를 상기 제3 래치에 전달하고, 상기 제3 래치는 전달 받은 상기 제1 데이터를 출력하는 메모리 장치.
  20. 제19항에 있어서,
    상기 메모리 장치의 레디/비지 상태를 나타내는 핀을 더 포함하고,
    상기 핀은,
    상기 제2 래치가 상기 제1 데이터를 상기 제3 래치에 전달하는 동안 비지 상태를 나타내는 메모리 장치.
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