KR20230097774A - 어레이 기판과 이를 포함하는 액정표시장치 - Google Patents

Abstract

본 발명의 액정표시장치는, 기판과; 상기 기판 상부의 박막트랜지스터와; 상기 박막트랜지스터 상부의 평탄화막과; 상기 평탄화막 상부의 공통전극과; 상기 공통전극 상부의 패시베이션막과; 상기 패시베이션막 상부에 위치하고 상기 박막트랜지스터와 연결되는 화소전극을 포함하며, 상기 평탄화막은 상기 박막트랜지스터의 드레인 전극에 대응하여 제1 홀을 갖고, 상기 공통전극은 상기 드레인 전극에 대응하여 제2 홀을 가지며, 상기 제2 홀이 상기 제1 홀 내에 위치한다.
따라서, 화소전극과 공통전극의 중첩 면적을 증가시켜, 투과율을 향상시킬 수 있다.

Description

어레이 기판과 이를 포함하는 액정표시장치{Array Substrate And Liquid Crystal Display Device Including The Same}

본 발명은 표시장치에 관한 것으로, 특히 어레이 기판과 이를 포함하는 액정표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 액정표시장치(liquid crystal display device: LCD)와 유기발광다이오드 표시장치(organic light emitting diode display device: OLED) 같은 평판표시장치(flat panel display device: FPD)가 개발되어 다양한 분야에 적용되고 있다.

이들 평판표시장치 중에서, 액정표시장치는 소형화, 경량화, 박형화, 저전력 구동 등의 장점을 가지고 있어 널리 사용되고 있다.

액정표시장치는 액정의 광학적 이방성과 유전율 이방성을 이용하는 것으로, 두 기판과, 두 기판 사이의 액정층, 그리고 액정층의 액정분자를 구동하기 위한 화소전극과 공통전극을 포함한다. 따라서, 액정표시장치는, 화소전극과 공통전극에 전압을 인가하여 생성되는 전기장에 의해 액정분자의 배열을 조절하고, 이에 따라 달라지는 빛의 투과율에 의해 영상을 표시한다. 이러한 액정표시장치는 휴대폰이나 멀티미디어장치와 같은 휴대용 기기부터 노트북 또는 컴퓨터의 모니터, 그리고 대형 텔레비전에 이르기까지 다양하게 적용된다.

일반적으로 액정표시장치의 하부 기판인 어레이 기판에는 각 부화소의 화소전극에 신호를 인가하기 위한 박막트랜지스터가 형성되고, 상부 기판인 대향 기판에는 각 부화소에 대응하여 개구부를 가지는 블랙매트릭스가 형성된다.

액정표시장치는 이러한 두 기판을 각각 형성하고 어레이 기판의 부화소와 대향 기판의 블랙매트릭스의 개구부가 대응되도록 합착함으로써 제조되는데, 두 기판을 합착하는 과정에서 오정렬(misalign)이 발생하여 불량이 생길 수 있다. 이를 방지하기 위해, 어레이 기판과 대향 기판 사이의 합착 마진을 고려하여 블랙 매트릭스의 폭이 결정된다. 그러나, 블랙매트릭스의 폭이 증가할수록 액정표시장치의 투과율이 낮아지게 되며, 화질이 영향을 받게 된다.

특히, 액정표시장치가 고해상도를 가짐에 따라 동일 면적 내에서 부화소의 크기가 줄어들게 되므로, 적은 투과율의 차이에도 영상의 화질은 큰 영향을 받게 된다.

한편, 액정표시장치의 합착된 두 기판은, 외력 등에 의해 합착 위치 변동이 발생할 수 있다. 이에 따라, 비투과영역이 블랙매트릭스 외부로 노출되어 화질이 저하된다. 이를 방지하기 위해, 블랙매트릭스의 면적을 증가시킬 경우, 액정표시장치의 투과율은 더욱 낮아지게 된다.

본 발명은, 상기한 문제점을 해결하기 위하여 제시된 것으로, 투과율을 향상시킬 수 있는 어레이 기판 및 이를 포함하는 액정표시장치를 제공하고자 한다.

상기의 목적을 달성하기 위하여, 본 발명의 액정표시장치는, 기판과; 상기 기판 상부의 박막트랜지스터와; 상기 박막트랜지스터 상부의 평탄화막과; 상기 평탄화막 상부의 공통전극과; 상기 공통전극 상부의 패시베이션막과; 상기 패시베이션막 상부에 위치하고 상기 박막트랜지스터와 연결되는 화소전극을 포함하며, 상기 평탄화막은 상기 박막트랜지스터의 드레인 전극에 대응하여 제1 홀을 갖고, 상기 공통전극은 상기 드레인 전극에 대응하여 제2 홀을 가지며, 상기 제2 홀이 상기 제1 홀 내에 위치한다.

상기 패시베이션막은 상기 드레인 전극을 노출하는 드레인 컨택홀을 가지며, 상기 드레인 컨택홀은 상기 제2 홀 내에 위치한다.

상기 공통전극은 상기 평탄화막의 측면과 접촉한다.

본 발명의 어레이 기판은, 상기 드레인 전극과 상기 평탄화막 사이에 보호막을 더 포함하고, 상기 제1 홀은 상기 보호막의 상면을 노출한다.

상기 공통전극은 노출된 상기 보호막의 상면과 접촉한다.

상기 공통전극은 실질적으로 상기 기판 전면에 형성되고, 상기 화소전극은 각 부화소에 구비되며 상기 공통전극과 중첩하는 다수의 패턴을 포함한다.

본 발명의 액정표시장치는, 다수의 부화소가 정의된 제1 및 제2 기판과; 상기 제1 기판 상부의 각 부화소에 구비된 박막트랜지스터와; 상기 박막트랜지스터 상부에 위치하며, 제1 홀을 가지는 평탄화막과; 상기 평탄화막 상부에 위치하며, 상기 제1 홀 내에 위치하는 제2 홀을 가지는 공통전극과; 상기 공통전극 상부의 패시베이션막과; 상기 패시베이션막 상부에 위치하고 상기 박막트랜지스터와 연결되는 화소전극과; 상기 제2 기판 하부의 서로 다른 두께를 가지는 제1, 제2, 제3 컬럼 스페이서와; 상기 제1 및 제2 기판 사이의 액정층을 포함하며, 상기 제3 컬럼 스페이서의 두께는 상기 제1 및 제2 컬럼 스페이서의 두께보다 크고, 상기 제3 컬럼 스페이서는 상기 제1 홀 내에 위치한다.

상기 각 부화소에 구비된 박막트랜지스터에 대응하여 상기 제1 컬럼 스페이서 또는 상기 제2 컬럼 스페이서가 배치되고, 인접한 상기 제2 컬럼 스페이서 사이에 상기 제3 컬럼 스페이서가 배치된다.

상기 제3 컬럼 스페이서의 배치 밀도는 상기 제1 컬럼 스페이서의 배치 밀도보다 높고 상기 제2 컬럼 스페이서의 배치 밀도보다 작다.

상기 제1 컬럼 스페이서의 두께는 상기 제2 컬럼 스페이서의 두께보다 크다.

본 발명의 액정표시장치는 상기 화소전극 상부에 상기 제1 및 제2 컬럼 스페이서에 각각 대응하는 다수의 범프를 더 포함한다.

상기 제1 컬럼 스페이서는 상기 범프와 접촉하고, 상기 제2 컬럼 스페이서는 상기 범프와 이격된다.

본 발명에서는, 공통전극의 홀이 평탄화막의 홀 내부에 위치하도록 함으로써, 화소전극과 공통전극의 중첩 면적을 증가시켜 액정표시장치의 투과율을 높일 수 있다.

또한, 블로킹 컬럼 스페이서를 구비하여 평탄화막의 홀 내에 위치하도록 함으로써, 어레이 기판과 대향 기판의 합착 위치 변동 시 이동 거리를 제한하므로, 블랙매트릭스의 면적을 줄일 수 있으며, 액정표시장치의 투과율을 더욱 향상시키고 소비 전력을 낮출 수 있다.

도 1은 본 발명의 제1 실시예에 따른 어레이 기판의 개략적인 평면도이다.
도 2는 본 발명의 제1 실시예에 따른 어레이 기판의 개략적인 단면도이다.
도 3은 도 1의 A1 영역에 대한 확대 평면도이다.
도 4는 도 3의 II-II'선에 대한 단면도이다.
도 5는 본 발명의 제1 실시예에 따른 어레이 기판의 드레인 컨택홀에 대응하는 투과영역을 도시한 도면이다.
도 6은 제1 비교예에 따른 어레이 기판의 드레인 컨택홀에 대응하는 투과영역을 도시한 도면이다.
도 7은 본 발명의 제1 실시예와 제1 비교예에 따른 액정표시장치의 어레이 기판과 대향 기판의 합착 후 투과영역을 도시한 도면이다.
도 8은 본 발명의 제1 실시예와 제1 비교예에 따른 액정표시장치의 어레이 기판과 대향 기판의 합착 위치 변동 시의 투과영역을 도시한 도면이다.
도 9는 본 발명의 제1 실시예와 제1 비교예에 따른 액정표시장치의 합착 투과율과 합착 위치 변동 시의 투과율 및 투과 효율 차를 도시한 그래프이다.
도 10은 본 발명의 제2 실시예에 액정표시장치를 개략적으로 도시한 평면도이다.
도 11은 본 발명의 제2 실시예에 따른 액정표시장치를 개략적으로 도시한 단면도이다.
도 12는 합착 위치 변동 시의 본 발명의 제2 실시예에 따른 액정표시장치를 개략적으로 도시한 단면도이다.
도 13은 본 발명의 제2 실시예에 따른 액정표시장치의 블랙매트릭스를 개략적으로 도시한 평면도이다.
도 14는 제2 비교예에 따른 액정표시장치의 블랙매트릭스를 개략적으로 도시한 평면도이다.
도 15는 본 발명의 제2 실시예와 제2 비교예에 따른 액정표시장치의 어레이 기판과 대향 기판의 합착 위치 변동 시의 투과영역을 도시한 도면이다.
도 16은 본 발명의 제2 실시예와 제2 비교예에 따른 액정표시장치의 투과율과 합착 위치 변동 시의 투과율 및 투과 효율 차를 도시한 그래프이다.

이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.

도 1은 본 발명의 제1 실시예에 따른 어레이 기판의 개략적인 평면도로, 하나의 부화소(SP)를 도시하며, 도 2는 본 발명의 제1 실시예에 따른 어레이 기판의 개략적인 단면도로, 도 1의 I-I'선에 대응하는 단면을 도시한다.

도 1과 도 2에 도시한 바와 같이, 투명한 절연 기판(110) 위에 도전성 물질로 이루어진 게이트 배선(122)과 게이트 전극(124)이 형성된다. 기판(110)은 유리나 플라스틱으로 이루어질 수 있다.

게이트 배선(122)은 X 방향인 제1 방향을 따라 연장되고, 게이트 전극(124)은 게이트 배선(122)에 연결된다. 게이트 전극(124)은 게이트 배선(122)으로부터 Y 방향인 제2 방향으로 연장된다. 이와 달리, 게이트 전극(124)은 게이트 배선(122)의 일부로 이루어질 수 있으며, 이러한 경우, 게이트 전극(124)은 게이트 배선(122)의 다른 부분보다 넓은 폭을 가질 수 있다.

게이트 배선(122)과 게이트 전극(124)은 알루미늄(Al)이나 몰리브덴(Mo), 니켈(Ni), 크롬(Cr), 구리(Cu), 네오디뮴(Nd), 티타늄(Ti), 또는 이들의 합금으로 이루어질 수 있으며, 단일층 또는 다중층 구조일 수 있다.

게이트 배선(122)과 게이트 전극(124) 상부에는 게이트 절연막(130)이 형성되어 이들을 덮는다. 게이트 절연막(130)은 실질적으로 기판(110) 전면(entire surface)에 형성될 수 있으며, 게이트 절연막(130)은 질화 실리콘(SiNx)이나 산화 실리콘(SiO₂)으로 이루어질 수 있다.

게이트 전극(124) 상부의 게이트 절연막(130) 위에는 반도체층(132)이 형성된다. 반도체층(132)은 산화물 반도체로 이루어질 수 있다. 이때, 반도체층(132)의 상부에는 게이트 전극(124)에 대응하여 식각 방지막이 더 형성될 수 있다.

이와 달리, 반도체층(132)은 비정질 실리콘으로 이루어질 수 있다. 이러한 경우, 반도체층(132)은 진성 비정질 실리콘으로 이루어진 하부의 액티브층과 불순물 도핑된 비정질 실리콘으로 이루어진 상부의 오믹 콘택층을 포함할 수 있으며, 오믹 콘택층은 두 부분으로 분리되어 액티브층의 상면을 노출할 수 있다.

다음, 반도체층(132) 상부에는 도전성 물질로 소스 및 드레인 전극(144, 146)이 형성된다. 소스 및 드레인 전극(144, 146)은 반도체층(132) 상부에서 게이트 전극(124)을 중심으로 이격되어 위치하고, 소스 및 드레인 전극(144, 146) 사이의 반도체층(132)이 노출된다.

이때, 제1 방향을 따라 마주대하는 소스 전극(144)의 양 측면은 게이트 전극(124) 상부에 놓일 수 있다. 이와 달리, 드레인 전극(146)에 인접한 소스 전극(144)의 일 측면만이 게이트 전극(124) 상부에 놓일 수 있다.

또한, 소스 및 드레인 전극(144, 146)과 동일 물질로 데이터 배선(142)이 형성된다. 데이터 배선(142)은 실질적으로 제2 방향을 따라 연장되고, 게이트 배선(122)과 교차하여 부화소(SP)를 정의한다. 데이터 배선(142)은 소스 전극(144)과 연결되며, 소스 전극(144)은 데이터 배선(142)의 일부로 이루어질 수 있다. 이와 달리, 소스 전극(144)은 데이터 배선(142)으로부터 제1 방향으로 연장될 수도 있다.

소스 및 드레인 전극(144, 146)과 데이터 배선(142)은 알루미늄(Al)이나 몰리브덴(Mo), 니켈(Ni), 크롬(Cr), 구리(Cu), 네오디뮴(Nd), 티타늄(Ti), 또는 이들의 합금으로 이루어질 수 있으며, 단일층 또는 다중층 구조일 수 있다.

게이트 전극(124)과 반도체층(132), 소스 전극(144), 그리고 드레인 전극(146)은 박막트랜지스터를 이루며, 소스 및 드레인 전극(144, 146) 사이에서 노출된 반도체층(132)의 부분은 박막트랜지스터의 채널이 된다.

여기서, 반도체층(132), 소스 및 드레인 전극(144, 146), 그리고 데이터 배선(142)은 하나의 마스크를 이용한 사진식각공정을 통해 형성될 수 있다. 이에 따라, 소스 및 드레인 전극(144, 146) 사이의 부분을 제외한 반도체층(132)은 실질적으로 소스 및 드레인 전극(144, 146)과 동일한 모양을 가진다. 또한, 도시하지 않았지만, 게이트 절연막(130)과 데이터 배선(142) 사이에는 반도체층(132)과 동일 물질로 이루어진 반도체 패턴이 형성될 수 있다.

이와 달리, 반도체층(132), 소스 및 드레인 전극(144, 146), 그리고 데이터 배선(142)은 두 장의 마스크를 이용한 2회의 사진식각공정을 통해 형성될 수도 있다. 이러한 경우, 반도체층(132)의 측면은 소스 및 드레인 전극(144, 146)으로 덮이며, 데이터 배선(142) 하부의 반도체 패턴은 생략될 수 있다.

다음, 소스 및 드레인 전극(144, 146)과 데이터 배선(142) 상부에는 절연물질로 보호막(protective layer)(150)이 형성된다. 보호막(150)은 실질적으로 기판(110) 전면에 형성될 수 있으며, 산화 실리콘(SiO₂)나 질화 실리콘(SiNx)의 무기절연물질로 형성될 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.

보호막(150) 상부에는 절연물질로 평탄화막(planarization layer)(160)이 형성된다. 평탄화막(160)은 실질적으로 기판(110) 전면에 형성될 수 있으며, 유기절연물질로 이루어질 수 있다. 일례로, 평탄화막(160)은 감광성을 갖는 포토아크릴(photo acryl)로 이루어질 수 있다. 이와 달리, 평탄화막(160)은 벤조사이클로부텐(benzocyclobutene: BCB), 폴리이미드(polyimide: PI), 또는 폴리아미드(polyamide: PA)로 이루어질 수 있으며, 이에 제한되지 않는다.

평탄화막(160)은 실질적으로 평탄한 상면을 가지며, 하부의 막들에 의한 단차를 없앤다. 이러한 평탄화막(160)의 두께는 하부의 막들보다 두꺼우며, 특히, 평탄화막(160)은 보호막(150)보다 두꺼운 두께를 가진다.

한편, 평탄화막(160)은 드레인 전극(146)의 일부에 대응하여 제1 홀(160a)을 가진다. 이에 따라, 제1 홀(160a)을 통해 보호막(150)의 상면이 노출된다.

평탄화막(160) 상부에는 도전성 물질로 공통전극(172)이 형성된다. 공통전극(172)은 실질적으로 기판(110) 전면에 형성될 수 있다. 공통전극(172)은 인듐 틴 옥사이드(indium tin oxide: ITO)나 인듐 징크 옥사이드(indium zinc oxide: IZO)와 같은 투명도전물질로 형성될 수 있다.

공통전극(172)은 제1 홀(160a)에 대응하여 제2 홀(172a)을 가지며, 제2 홀(172a)은 제1 홀(160a) 내에 위치한다. 이러한 제1 홀(160a)과 제2 홀(172a)에 대해 추후 상세히 설명한다.

공통전극(172) 상부에는 절연물질로 패시베이션막(passivation layer)(180)이 형성된다. 패시베이션막(180)은 실질적으로 기판(110) 전면에 형성될 수 있으며, 산화 실리콘(SiO₂)나 질화 실리콘(SiNx)의 무기절연물질로 형성될 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.

패시베이션막(180)은 드레인 전극(146)을 노출하는 드레인 컨택홀(180a)을 가진다. 이때, 드레인 컨택홀(180a)은 보호막(150) 내에도 형성되며, 제2 홀(172a) 내에 위치한다.

패시베이션막(180) 상부에는 도전성 물질로 화소전극(182)이 형성된다. 화소전극(182)은 인듐 틴 옥사이드(indium tin oxide: ITO)나 인듐 징크 옥사이드(indium zinc oxide: IZO)와 같은 투명도전물질로 형성될 수 있다.

화소전극(182)은 각 부화소(SP)에 구비되며, 화소전극(182)은 인접한 데이터 배선(142) 사이에 위치하고, 이전 단의 게이트 배선(122)과 중첩할 수 있다. 화소전극(182)은 드레인 컨택홀(180a)을 통해 드레인 전극(146)과 접촉한다.

화소전극(182)은 실질적으로 제2 방향을 따라 연장되고, 제1 방향을 따라 이격된 다수의 패턴을 포함한다. 이러한 화소전극(182)의 다수의 패턴은 양단에서 서로 연결될 수 있으며, 제2 방향에 대해 일정각도로 기울어질 수 있다. 이때, 데이터 배선(142)도 제2 방향에 대해 일정각도로 기울어질 수 있으며, 화소전극(182)의 다수의 패턴은 데이터 배선(142)과 실질적으로 평행할 수 있다.

화소전극(182)의 다수의 패턴은 공통전극(172)과 중첩하며, 전압이 인가되었을 때 화소전극(182)의 다수의 패턴과 공통전극(172) 사이에 실질적으로 기판(110)에 평행한 전기장이 생성되어 액정 분자가 구동된다.

앞서 언급한 바와 같이, 본 발명의 제1 실시예에서는, 평탄화막(160)이 제1 홀(160a)을 갖고, 공통전극(172)이 제2 홀(172a)을 가지며, 제2 홀(172a)이 제1 홀(160a) 내에 위치한다. 이에 따라, 공통전극(172)과 화소전극(182)의 중첩 영역을 증가시켜 액정 분자가 구동되는 영역을 넓힐 수 있으며, 투과율을 향상시킬 수 있다. 이에 대해 도면을 참조하여 상세히 설명한다.

도 3은 도 1의 A1 영역에 대한 확대 평면도이고, 도 4는 도 3의 II-II'선에 대한 단면도이다.

도 3과 도 4에 도시한 바와 같이, 평탄화막(160)은 드레인 전극(146)의 일부에 대응하여 보호막(150)의 상면을 노출하는 제1 홀(160a)을 가진다.

평탄화막(160) 상부의 공통전극(172)은 제1 홀(160a)에 대응하여 제2 홀(172a)을 가진다. 이때, 제2 홀(172a)의 면적은 제1 홀(160a)의 면적보다 작으며, 제2 홀(172a)은 제1 홀(160a) 내에 위치한다. 이에 따라, 공통전극(172)은 평탄화막(172)의 상면 및 측면과 접촉하고, 보호막(150)의 상면과도 접촉하며, 제2 홀(172a)을 통해 보호막(150)의 상면이 노출된다.

이러한 제1 홀(160a)과 제2 홀(172a) 사이의 거리는 비교적 작다. 일례로, 제1 홀(160a)과 제2 홀(172a) 사이의 거리는 5 ㎛ 이하, 바람직하게는 2 ㎛ 이하, 더욱 바람직하게는 1 ㎛ 이하 일 수 있으며, 이에 제한되지 않는다.

또한, 제1 홀(160a)과 제2 홀(172a)은 평면 상에서 동일한 모양을 가질 수 있다. 이와 달리, 제1 홀(160a)과 제2 홀(172a)은 평면 상에서 서로 다른 모양을 가질 수 있다. 일례로, 제1 홀(160a)은 둥근 모서리를 가지는 사각형 형상을 가질 수 있고, 제2 홀(172a)은 각진 모서리를 가지는 사각형 형상을 가질 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 제1 홀(160a)과 제2 홀(172a)은 사각형을 제외한 다각형이나 원형 또는 타원형 등의 다른 모양을 가질 수 있다.

공통전극(172) 상부의 패시베이션막(180)은 제2 홀(172a)을 통해 노출된 보호막(150)의 상면과 접촉하고, 드레인 전극(146)을 노출하는 드레인 컨택홀(180a)을 가진다. 드레인 컨택홀(180a)은 제2 홀(172a)보다 작은 면적을 가지며, 제2 홀(172a) 내에 위치한다. 이러한 드레인 컨택홀(180a)은 보호막(150) 내에도 형성된다.

패시베이션막(180) 상부의 화소전극(182)은 드레인 컨택홀(180a)을 통해 드레인 전극(146)과 접촉한다. 이때, 화소전극(182)은 드레인 컨택홀(180a) 내의 패시베이션막(180) 및 보호막(150)의 측면과도 접촉한다.

이러한 본 발명의 제1 실시예에 따른 어레이 기판의 투과율에 대해 도 5 내지 도 9를 참조하여 설명한다.

도 5는 본 발명의 제1 실시예에 따른 어레이 기판의 드레인 컨택홀에 대응하는 투과영역을 도시한 도면이고, 도 6은 제1 비교예에 따른 어레이 기판의 드레인 컨택홀에 대응하는 투과영역을 도시한 도면으로, 도 3과 도 4를 함께 참조한다.

도 5에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 어레이 기판에서는 드레인 컨택홀(180a)에 대응하여 구비된 공통전극(172)의 제2 홀(172a)이 평탄화막(160)의 제1 홀(160a) 내에 위치한다. 이러한 공통전극(172)은 평탄화막(160)의 경사진 측면을 덮도록 형성되므로, 제1 홀(160a)과 제2 홀(172a) 사이의 거리를 최소화할 수 있으며, 공통전극(172)과 화소전극(182)의 중첩 면적을 증가시킬 수 있다. 따라서, 액정 분자가 구동되는 영역, 즉, 투과영역을 증가시킬 수 있다.

이때, 투과영역은 블랙매트릭스(BM) 하부까지 확장된다.

반면, 도 6에 도시한 바와 같이, 제1 비교예에 따른 어레이 기판에서는 드레인 컨택홀(280a)에 대응하여 구비된 평탄화막의 제1 홀(260a)이 공통전극의 제2 홀(272a) 내에 위치한다. 이때, 공통전극이 평탄화막의 경사진 측면 상에 형성될 경우, 공통전극과 화소전극은 전기적으로 단락될 수 있으므로, 공통전극은 평탄화막의 경사진 측면 상에 형성될 수 없으며, 제1 홀(260a)과 제2 홀(272a) 사이의 거리는 최소 5.5 ㎛ 이상이어야 한다.

이에 따라, 공통전극과 화소전극의 중첩 면적이 감소하며, 투과영역이 감소하고, 비투과영역이 블랙매트릭스(BM)로 덮이지 않고 노출된다.

이러한 어레이 기판을 포함하는 액정표시장치의 투과영역에 대해 도 7과 도 8에 도시한다.

도 7은 본 발명의 제1 실시예에 따른 액정표시장치의 어레이 기판과 대향 기판의 합착 후 투과영역을 도시한 도면이고, 도 8은 본 발명의 제1 실시예에 따른 액정표시장치의 어레이 기판과 대향 기판의 합착 위치 변동 시의 투과영역을 도시한 도면으로, 제1 비교예에 따른 액정표시장치를 함께 도시한다. 여기서, 도 8은 하부의 어레이 기판에 대해 상부의 대향 기판이 상대적으로 지면 상의 아래 쪽으로 약 4 ㎛ 합착 위치가 변동되었을 때를 나타낸다.

도 7에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 액정표시장치는 투과영역이 블랙매트릭스 하부까지 확장되는 반면, 제1 비교예에 따른 액정표시장치는 비투과영역이 블랙매트릭스로 덮이지 않고 노출된다. 따라서, 본 발명의 제1 실시예에 따른 액정표시장치는 제1 비교예에 비해 높은 투과율을 가진다.

한편, 도 8에 도시한 바와 같이, 어레이 기판과 대향 기판의 합착 위치 변동이 발생할 경우, 부화소 하측에서 블랙 매트릭스 하부에 위치하던 투과영역이 노출되고, 부화소 상측의 비투과영역이 차단되므로, 본 발명의 제1 실시예에 따른 액정표시장치는 합착 투과율에 비해 합착 위치 변동 시의 투과율이 상승한다.

반면, 제1 비교예에 따른 액정표시장치는, 부화소 하측에서 블랙 매트릭스 하부에 위치하던 비투과영역이 노출되므로, 합착 투과율에 비해 합착 위치 변동 시의 투과율이 저하된다.

도 9는 본 발명의 제1 실시예와 제1 비교예에 따른 액정표시장치의 합착 투과율과 합착 위치 변동 시의 투과율 및 투과 효율 차를 도시한 그래프이다. 여기서, 투과 효율 차는 합착 위치 변동 시 제1 비교예의 투과율에 대한 제1 실시예의 투과율 편차를 나타낸다. 또한, Vm은 풀 화이트(full white)에 해당하는 전압으로, 이에 제한되지 않으며, 풀 화이트 전압은 달라질 수 있다.

도 9에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 액정표시장치는 합착 투과율이 제1 비교예에 따른 액정표시장치에 비해 높다.

또한, 본 발명의 제1 실시예에 따른 액정표시장치는 합착 위치 변동 시의 투과율이 합착 투과율에 비해 증가한다. 반면, 제1 비교예에 따른 액정표시장치는 합착 위치 변동 시의 투과율이 합착 투과율에 비해 낮아진다.

풀 화이트 전압(Vm)을 기준으로, 합착 위치 변동 시 본 발명의 제1 실시예에 따른 액정표시장치는 제1 비교예에 비해 약 4.5% 이상 투과율이 개선됨을 알 수 있다.

이와 같이, 본 발명의 제1 실시예에 따른 어레이 기판을 포함하는 액정표시장치는, 공통전극의 제2 홀이 평탄화막의 제1 홀 내에 위치하도록 함으로써, 투과율을 향상시킬 수 있다.

한편, 액정표시장치는 어레이 기판과 대향 기판 사이의 간격을 일정하게 유지하기 위해 컬럼 스페이서를 구비한다. 그런데, 외력(external force) 등에 의해 어레이 기판과 대향 기판의 합착 위치가 변동할 경우, 컬럼 스페이서가 이동하게 되며, 이동된 컬럼 스페이서에 의해 배향막이 손상된다. 이에 따라, 액정 분자의 배열이 달라지게 되고, 표시 불량이 발생할 수 있다. 이러한 표시 불량이 인지되는 것을 차단하기 위해, 컬럼 스페이서의 이동 거리를 고려하여 블랙매트릭스의 폭을 증가시키게 되는데, 이는 투과율을 저하시킨다.

따라서, 컬럼 스페이서의 이동 거리를 제한하여 블랙매트릭스의 폭을 줄이고 투과율을 더욱 향상시킬 수 있는 본 발명의 제2 실시예에 따른 액정표시장치에 대해 도면을 참조하여 이하에서 상세히 설명한다.

도 10은 본 발명의 제2 실시예에 액정표시장치를 개략적으로 도시한 평면도이다. 여기서, 본 발명의 제2 실시예에 따른 액정표시장치는 어레이 기판과 대향 기판 및 두 기판 사이의 액정층을 포함하는데, 제1 실시예에 따른 어레이 기판이 사용되고, 편의를 위해, 대향 기판의 구성 중 컬럼 스페이서만을 도시한다.

도 10에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 액정표시장치는 대향 기판에 제1, 제2, 제3 컬럼 스페이서(252, 254, 256)을 포함하고, 제1, 제2, 제3 컬럼 스페이서(252, 254, 256)는 어레이 기판의 부화소(SP)에 대응하여 배치되며, 세 개의 부화소(SP)가 하나의 화소를 이룰 수 있다.

구체적으로, 각 부화소(SP)에 대응하여 제1 컬럼 스페이서(252) 또는 제2 컬럼 스페이서(254)가 배치된다. 제1 컬럼 스페이서(252)는 셀 갭 유지를 위한 갭 컬럼 스페이서(gap column spacer)이고, 제2 컬럼 스페이서(254)는 눌림 방지를 위한 푸쉬 컬럼 스페이서(push column spacer)이다.

이때, 제2 컬럼 스페이서(254)의 배치 밀도는 제1 컬럼 스페이서(252)의 배치 밀도보다 높다. 즉, 동일 면적 내에서 제2 컬럼 스페이서(254)의 개수는 제1 컬럼 스페이서(252)의 개수보다 많다. 일례로, 제1 방향(X 방향)을 따라 8개의 화소마다 제1 컬럼 스페이서(252)가 배치되고, 제2 방향(Y 방향)을 따라 4개의 화소마다 제1 컬럼 스페이서(252)가 배치될 수 있다. 그러나 본 발명은 이에 제한되지 않는다.

제1 컬럼 스페이서(252)는 X 방향인 제1 방향의 길이가 Y 방향인 제2 방향의 길이보다 긴 사각형의 평면 형상을 가질 수 있으며, 제2 컬럼 스페이서(254)는 원형의 평면 형상을 가질 수 있다. 이때, 제1 컬럼 스페이서(252)의 제1 방향의 길이는 제2 컬럼 스페이서(254)의 지름보다 크고, 제1 컬럼 스페이서(252)의 제2 방향의 길이는 제2 컬럼 스페이서(254)의 지름보다 작을 수 있다.

이러한 제1 컬럼 스페이서(252) 및 제2 컬럼 스페이서(254)는 어레이 기판의 박막 트랜지스터 상부에 위치하며, 이에 따라, 평탄화막의 인접한 제1 홀(160a) 사이에 놓인다. 이때, 제1 컬럼 스페이서(252)는 인접한 제1 홀(160a)과 중첩할 수 있다. 즉, 제1 컬럼 스페이서(252)는 양단이 인접한 제1 홀(160a) 내에 위치할 수 있다.

한편, 제3 컬럼 스페이서(256)는 제1 컬럼 스페이서(252)이 이동 거리를 제한하기 위한 블로킹 컬럼 스페이서(blocking column spacer)로, 평탄화막의 제1 홀(160a) 내에 위치한다. 제3 컬럼 스페이서(256)는 원형의 평면 형상을 가질 수 있으며, 제3 컬럼 스페이서(256)의 지름은 제2 컬럼 스페이서(254)의 지름보다 작을 수 있다.

이러한 제3 컬럼 스페이서(256)는 인접한 제2 컬럼 스페이서(254) 사이에 위치하며, 3개의 부화소(SP) 마다 배치될 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 제3 컬럼 스페이서(256)의 배치 밀도는 달라질 수 있다.

이러한 제3 컬럼 스페이서(256)의 배치 밀도는 제1 컬럼 스페이서(252)의 배치 밀도보다 높고 제2 컬럼 스페이서(254)의 배치 밀도보다 낮다.

도 11은 본 발명의 제2 실시예에 따른 액정표시장치를 개략적으로 도시한 단면도로, 도 10의 III-III'선에 대응하는 단면을 도시한다. 도시의 편의를 위해, 어레이 기판은 평탄화막을 위주로 도시한다.

도 11에 도시한 바와 같이, 어레이 기판의 제1 기판(110) 상부에 제1 홀(160a)을 가지는 평탄화막(160)이 형성되고, 평탄화막(160) 상부에는 범프(190)가 형성된다. 범프(190)는 각 부화소의 박막트랜지스터 상부에 형성될 수 있으며, 유기절연물질로 이루어진다. 범프(190)는 평탄화막(160)과 동일 물질로 이루어질 수도 있고, 다른 물질로 이루어질 수도 있다. 일례로, 범프(190)는 포토아크릴(photo acryl), 벤조사이클로부텐(benzocyclobutene: BCB), 폴리이미드(polyimide: PI), 또는 폴리아미드(polyamide: PA)로 이루어질 수 있으며, 이에 제한되지 않는다. 이러한 범프(190)는 생략될 수도 있다.

도시하지 않았지만, 평탄화막(160)과 범프(190) 사이에는 공통전극(도 4의 172)과 패시베이션막(도 4의 180) 그리고 화소전극(도 4의 182)이 위치한다.

다음, 대향 기판의 제2 기판(210)이 제1 기판(110) 상부에 이격되어 배치되고, 제2 기판(210)의 내면에는 블랙매트릭스(220)가 형성된다. 블랙매트릭스(220) 하부에는 적, 녹, 청색 컬러필터(R, G, B)를 포함하는 컬러필터층(230)이 형성되고, 컬러필터층(230) 하부에는 오버코트층(240)이 형성된다. 오버코트층(240) 하부에는 제1, 제2, 제3 컬럼 스페이서(252, 254, 256)가 형성된다. 여기서, 컬러필터층(230)은 하부의 제1 기판(110) 상에 형성될 수도 있다.

이러한 어레이 기판과 대향 기판 사이에는 액정층이 위치한다.

제1, 제2, 제3 컬럼 스페이서(252, 254, 256)는 각각 제1, 제2, 제3 두께(t1, t2, t3)를 가지며, 제1, 제2, 제3 두께(t1, t2, t3)는 서로 다르다. 구체적으로, 제1 두께(t1)가 제2 두께(t2)보다 크고 제3 두께(t3)보다 작다. 이때, 제1 두께(t1)는 범프(190)와 오버코트층(240) 사이의 거리와 동일하며, 제1 컬럼 스페이서(252)의 상면은 대응하는 범프(190)와 접촉한다. 이와 달리, 제2 두께(t2)는 범프(190)와 오버코트층(240) 사이의 거리보다 작으며, 제2 컬럼 스페이서(254)는 대응하는 범프(190)와 이격된다.

여기서, 범프(190) 상부에는 실질적으로 배향막이 위치할 수 있으며, 제1 컬럼 스페이서(252)는 실질적으로 범프(190) 상부의 배향막과 접촉할 수 있다.

한편, 제3 두께(t3)는 범프(190)와 오버코트층(240) 사이의 거리보다 크다. 이에 따라, 제3 컬럼 스페이서(256)의 상면은 평탄화막(160)의 제1 홀(160a) 내에 위치한다. 이때, 제3 컬럼 스페이서(256)의 상면의 폭(w1)은 제1 홀(160a)의 하단의 최소 폭(w2)보다 작다. 일례로, 제1 홀(160a)의 하단의 최소 폭(w2)은 제3 컬럼 스페이서(256)의 상면의 폭(w1)의 약 2배 이상 3배 이하 일 수 있다.

도 12는 합착 위치 변동 시의 본 발명의 제2 실시예에 따른 액정표시장치를 개략적으로 도시한 단면도로, 도 10에서 III-III'선에 대응하는 단면을 도시한다.

도 12에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 액정표시장치에 화살표 방향으로 외력이 가해질 경우, 상부의 제2 기판(210)은 하부의 제1 기판(110)에 대해 상대적으로 우측으로 이동하게 된다. 이때, 제2 기판(210) 상의 제1, 제2, 제3 컬럼 스페이서(252, 254, 256)도 제2 기판(210)과 함께 이동하게 되는데, 제1 홀(160a) 내에 놓이는 제3 컬럼 스페이서(256)는 평탄화막(160)의 측면과 부딪히게 된다. 이에 따라, 제2 기판(210)이 이동이 제한되고, 제1 및 제2 컬럼 스페이서(252, 254)의 이동 또한 제한된다.

도 13은 본 발명의 제2 실시예에 따른 액정표시장치의 블랙매트릭스를 개략적으로 도시한 평면도이고, 도 14는 제2 비교예에 따른 액정표시장치의 블랙매트릭스를 개략적으로 도시한 평면도이다.

도 13에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 액정표시장치에서는, 어레이 기판과 대향 기판의 합착 위치 변동 시 제3 컬럼 스페이서(도 12의 256)에 의해 제1 및 제2 컬럼 스페이서(도 12의 252, 254)의 이동이 제한된다.

따라서, 본 발명의 제2 실시예에서는 블랙매트릭스(BM1)의 면적을 최소화할 수 있다.

반면, 도 14에 도시한 바와 같이, 제3 컬럼 스페이서를 구비하지 않은 제2 비교예에 따른 액정표시장치에서는, 제1 및 제2 컬럼 스페이서의 이동 거리를 고려하여 블랙매트릭스(BM2)의 폭이 증가되며, 블랙매트릭스(BM2)는 본 발명의 제2 실시예에 따른 블랙매트릭스(BM1)보다 넓은 면적을 가진다.

일례로, 제1 컬럼 스페이서의 이동 거리를 고려한 제2 실시예의 블랙매트릭스(BM1)의 반지름(r1)은 15 ㎛이고, 제2 비교예의 블랙매트릭스(BM2)의 반지름(r2)은 22 ㎛일 수 있으며, 약 7 ㎛ 이상의 마진을 줄일 수 있다.

이와 같이, 본 발명의 제2 실시예에 따른 액정표시장치는, 블랙매트릭스(BM1)의 면적이 제2 비교예의 블랙매트릭스(BM2)의 면적보다 작으므로, 제2 비교예에 비해 높은 합착 투과율을 가지며, 합착 위치 변동 시의 투과율도 높다.

이러한 본 발명의 제2 실시예에 따른 액정표시장치의 투과율에 대해 도 15 및 도 16을 참조하여 설명한다.

도 15는 본 발명의 제2 실시예에 따른 액정표시장치의 어레이 기판과 대향 기판의 합착 위치 변동 시의 투과영역을 도시한 도면으로, 제2 비교예에 따른 액정표시장치를 함께 도시한다.

도 15에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 액정표시장치는 어레이 기판 및 대향 기판의 합착 위치 변동이 발생할 경우, 부화소 하측에서 블랙 매트릭스 하부에 위치하던 투과영역이 노출되고, 부화소 상측의 비투과영역이 차단되므로, 합착 투과율에 비해 합착 위치 변동 시의 투과율이 상승한다.

반면, 제2 비교예에 따른 액정표시장치는, 부화소 하측에서 블랙 매트릭스 하부에 위치하던 비투과영역이 노출되며, 부화소 상측에서 컬럼 스페이서의 이동 거리를 고려한 블랙매트릭스의 폭에 의해 투과영역이 감소되므로, 합착 투과율에 비해 합착 위치 변동 시의 투과율이 저하된다.

도 16은 본 발명의 제2 실시예와 제2 비교예에 따른 액정표시장치의 투과율과 합착 위치 변동 시의 투과율 및 투과 효율 차를 도시한 그래프이다. 여기서, 투과 효율 차는 합착 위치 변동 시 제2 비교예의 투과율에 대한 제2 실시예의 투과율 편차를 나타낸다. 또한, Vm은 풀 화이트(full white)에 해당하는 전압으로, 이에 제한되지 않으며, 풀 화이트 전압은 달라질 수 있다.

도 16에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 액정표시장치는 합착 투과율이 제2 비교예에 비해 높다.

또한, 본 발명의 제2 실시예에 따른 액정표시장치는 합착 위치 변동 시의 투과율이 합착 투과율에 비해 증가한다. 반면, 제2 비교예에 따른 액정표시장치는 합착 위치 변동 시의 투과율이 합착 투과율에 비해 낮아진다.

풀 화이트 전압(Vm)을 기준으로, 본 발명의 제2 실시예에 따른 액정표시장치는, 합착 투과율이 약 4% 증가하고, 합착 위치 변동 시의 투과율은 약 8% 이상 개선됨을 알 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

110: 기판 122: 게이트 배선
124: 게이트 전극 130: 게이트 절연막
132: 반도체층 142: 데이터 배선
144: 소스 전극 146: 드레인 전극
150: 보호막 160: 평탄화막
160a: 제1 홀 172: 공통전극
172a: 제2 홀 180: 패시베이션막
180a: 드레인 컨택홀 182: 화소전극

Claims (12)

1. 기판과;
   상기 기판 상부의 박막트랜지스터와;
   상기 박막트랜지스터 상부의 평탄화막과;
   상기 평탄화막 상부의 공통전극과;
   상기 공통전극 상부의 패시베이션막과;
   상기 패시베이션막 상부에 위치하고 상기 박막트랜지스터와 연결되는 화소전극
   을 포함하며,
   상기 평탄화막은 상기 박막트랜지스터의 드레인 전극에 대응하여 제1 홀을 갖고, 상기 공통전극은 상기 드레인 전극에 대응하여 제2 홀을 가지며, 상기 제2 홀이 상기 제1 홀 내에 위치하는 어레이 기판.
   
2. 제1항에 있어서,
   상기 패시베이션막은 상기 드레인 전극을 노출하는 드레인 컨택홀을 가지며, 상기 드레인 컨택홀은 상기 제2 홀 내에 위치하는 어레이 기판.
   
3. 제1항에 있어서,
   상기 공통전극은 상기 평탄화막의 측면과 접촉하는 어레이 기판.
   
4. 제1항에 있어서,
   상기 드레인 전극과 상기 평탄화막 사이에 보호막을 더 포함하고, 상기 제1 홀은 상기 보호막의 상면을 노출하는 어레이 기판.
   
5. 제4항에 있어서,
   상기 공통전극은 노출된 상기 보호막의 상면과 접촉하는 어레이 기판.
   
6. 제1항 내지 제5항 중 어느 한 항에 있어서,
   상기 공통전극은 실질적으로 상기 기판 전면에 형성되고, 상기 화소전극은 각 부화소에 구비되며 상기 공통전극과 중첩하는 다수의 패턴을 포함하는 어레이 기판.
   
7. 다수의 부화소가 정의된 제1 및 제2 기판과;
   상기 제1 기판 상부의 각 부화소에 구비된 박막트랜지스터와;
   상기 박막트랜지스터 상부에 위치하며, 제1 홀을 가지는 평탄화막과;
   상기 평탄화막 상부에 위치하며, 상기 제1 홀 내에 위치하는 제2 홀을 가지는 공통전극과;
   상기 공통전극 상부의 패시베이션막과;
   상기 패시베이션막 상부에 위치하고 상기 박막트랜지스터와 연결되는 화소전극과;
   상기 제2 기판 하부의 서로 다른 두께를 가지는 제1, 제2, 제3 컬럼 스페이서와;
   상기 제1 및 제2 기판 사이의 액정층
   을 포함하며,
   상기 제3 컬럼 스페이서의 두께는 상기 제1 및 제2 컬럼 스페이서의 두께보다 크고, 상기 제3 컬럼 스페이서는 상기 제1 홀 내에 위치하는 액정표시장치.
   
8. 제7항에 있어서,
   상기 각 부화소에 구비된 박막트랜지스터에 대응하여 상기 제1 컬럼 스페이서 또는 상기 제2 컬럼 스페이서가 배치되고, 인접한 상기 제2 컬럼 스페이서 사이에 상기 제3 컬럼 스페이서가 배치되는 액정표시장치.
   
9. 제8항에 있어서,
   상기 제3 컬럼 스페이서의 배치 밀도는 상기 제1 컬럼 스페이서의 배치 밀도보다 높고 상기 제2 컬럼 스페이서의 배치 밀도보다 작은 액정표시장치.
   
10. 제7항에 있어서,
    상기 제1 컬럼 스페이서의 두께는 상기 제2 컬럼 스페이서의 두께보다 큰 액정표시장치.
    
11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 화소전극 상부에 상기 제1 및 제2 컬럼 스페이서에 각각 대응하는 다수의 범프를 더 포함하는 액정표시장치.
    
12. 제11항에 있어서,
    상기 제1 컬럼 스페이서는 상기 범프와 접촉하고, 상기 제2 컬럼 스페이서는 상기 범프와 이격되는 액정표시장치.

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