KR20230097498A - Wideband n-order delta-sigma modulator without internal feed-forward path - Google Patents

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Abstract

A wideband high-order delta-sigma modulator without an internal feed-forward path is provided. The delta-sigma modulator according to an embodiment of the present invention comprises: a first integrator that integrates a difference signal between an input signal and a fed back output signal; an analog filter that filters the output signal of the first integrator; a second integrator that integrates the signal filtered by the analog filter; a third integrator that integrates the output signal of the second integrator; an analog adder that adds the input signal and the output signal of the third integrator; and a quantizer that quantizes the output signal of the analog adder and outputs the quantized signal. As a result, the area required to implement a multi-bit analog adder can be reduced by eliminating an internal feed-forward path, and power consumption can be improved by reducing the load capacitance of each integrator.

Description

내부 피드-포워드 경로를 제거한 광대역 고차 델타-시그마 변조기{Wideband n-order delta-sigma modulator without internal feed-forward path}Wideband high-order delta-sigma modulator without internal feed-forward path {Wideband n-order delta-sigma modulator without internal feed-forward path}

본 발명은 델타-시그마 변조기에 관한 것으로, 더욱 상세하게는 일반적인 피드-포워드 구조의 구조적인 변경을 통해 변조기 구현에 필요한 소비 전력 및 면적을 개선한 델타-시그마 변조기에 관한 것이다.The present invention relates to a delta-sigma modulator, and more particularly, to a delta-sigma modulator in which power consumption and area required for modulator implementation are improved through a structural change of a general feed-forward structure.

피드-포워드 델타-시그마 변조기는 입력 신호 및 각 적분기 출력으로부터의 피드-포워드 경로 추가를 통해 적분기를 구성하는 증폭기 출력에 양자화 잡음만을 포함하게 함으로써 높은 선형성을 나타내는 출력 특성을 가진 변조기 구조이다. 하지만 각각의 피드-포워드 경로에서 전달된 신호를 처리하기 위한 아날로그 가산기 구현의 복잡도와 이에 따른 소비 전력 및 면적이 증가하게 되어 이를 해결하기 위한 연구개발이 지속적으로 이루어지고 있다.The feed-forward delta-sigma modulator is a modulator structure having output characteristics exhibiting high linearity by including only quantization noise in an amplifier output constituting an integrator through addition of a feed-forward path from an input signal and each integrator output. However, the complexity of implementing an analog adder for processing signals transmitted through each feed-forward path and the resulting increase in power consumption and area increase research and development to solve this problem.

특히 광대역 입력 신호 처리를 위한 변조기의 경우 변조기 동작 속도의 한계 및 전력효율을 고려하여 낮은 오버샘플링 비율 (OSR)의 적용이 필요하다. 이에 따라 신호 대 양자화 잡음비 (SQNR)의 확보를 위해 3차 이상의 루프 필터 차수 및 루프 안정성 확보를 위한 멀티비트 내부 양자화기의 사용이 일반적이며, 아날로그 가산기 구현에 필요한 복잡도가 더욱 증가하게 된다.In particular, in the case of a modulator for wideband input signal processing, it is necessary to apply a low oversampling ratio (OSR) in consideration of the modulator operating speed limit and power efficiency. Accordingly, it is common to use a multi-bit internal quantizer to secure a loop filter order of 3 or higher order and loop stability to secure a signal-to-quantization noise ratio (SQNR), and the complexity required to implement an analog adder further increases.

기존 피드-포워드 델타-시그마 변조기와 관련된 기술의 경우 2차의 피드-포워드 델타-시그마 변조기에 적용이 가능하지만, 입력 신호 대역폭 증가에 따른 3차 이상의 고차 델타-시그마 변조기에의 적용이 어렵기 때문에 이를 개선하기 위한 기술이 필요하다.In the case of the existing feed-forward delta-sigma modulator-related technology, it can be applied to a second-order feed-forward delta-sigma modulator, but it is difficult to apply it to a third-order or higher-order delta-sigma modulator due to an increase in the input signal bandwidth. Skills are needed to improve this.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 기존 고해상도 델타-시그마 변조기로 널리 사용되었던 피드-포워드 구조의 광대역 고차 루프 필터 적용을 위하여 다수의 내부 피드-포워드 경로를 간단한 아날로그 필터로 대체함으로써, 소비 전력 및 구현 면적을 개선한 광대역 고차 델타-시그마 변조기를 제공함에 있다.The present invention has been made to solve the above problems, and an object of the present invention is to apply a wideband high-order loop filter of a feed-forward structure that has been widely used as a conventional high-resolution delta-sigma modulator to a plurality of internal feed-forward paths. It is an object of the present invention to provide a wideband high-order delta-sigma modulator with improved power consumption and implementation area by replacing ? with a simple analog filter.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른, 델타-시그마 변조기는, 입력 신호와 피드백되는 출력 신호의 차 신호를 적분하는 제1 적분기; 제1 적분기의 출력 신호를 필터링하는 아날로그 필터; 아날로그 필터에서 필터링된 신호를 적분하는 제2 적분기; 제2 적분기의 출력 신호를 적분하는 제3 적분기; 입력 신호와 제3 적분기의 출력 신호를 가산하는 아날로그 가산기; 아날로그 가산기의 출력 신호를 양자화하여 출력하는 양자화기;를 포함한다.According to an embodiment of the present invention for achieving the above object, a delta-sigma modulator includes a first integrator for integrating a difference signal between an input signal and an output signal that is fed back; an analog filter filtering an output signal of the first integrator; a second integrator integrating the signal filtered by the analog filter; a third integrator integrating the output signal of the second integrator; an analog adder for adding the input signal and the output signal of the third integrator; and a quantizer for quantizing and outputting an output signal of the analog adder.

아날로그 필터는, 제1 적분기로부터 아날로그 가산기로의 제1 피드 포워드 경로를 대체하기 위한 것이다. 아날로그 필터는, 제2 적분기로부터 아날로그 가산기로의 제2 피드 포워드 경로를 대체하기 위한 것이다.The analog filter is to replace the first feed forward path from the first integrator to the analog adder. The analog filter is to replace the second feed forward path from the second integrator to the analog adder.

델타-시그마 변조기의 전달 함수는, 아날로그 필터를 제거하고, 제1 피드 포워드 경로와 제2 피드 포워드 경로를 추가한 델타-시그마 변조기의 전달 함수와 동일할 수 있다.The transfer function of the delta-sigma modulator may be the same as the transfer function of the delta-sigma modulator obtained by removing the analog filter and adding the first feed forward path and the second feed forward path.

제1 적분기, 제2 적분기 및 제3 적분기의 전달함수는, Z-1/2/(1-Z-1)이고, 아날로그 필터의 전달 함수는, 3 - 3Z-1 + Z-2일 수 있다.The transfer functions of the first integrator, the second integrator, and the third integrator are Z -1/2 /(1-Z -1 ), and the transfer function of the analog filter may be 3 - 3Z -1 + Z -2 .

아날로그 필터는, 다단 아날로그 딜레이들을 이용하여, 전달 함수를 구현할 수 있다. 그리고, 다단 아날로그 딜레이들은, 플로팅 스위치드 캐패시터 구조일 수 있다.An analog filter may implement a transfer function using multi-stage analog delays. Also, the multi-stage analog delays may have a floating switched capacitor structure.

다단 아날로그 딜레이들을 구성하는 캐패시터들의 개수는, 양자화기의 비트수와 무관하게 동일할 수 있다.The number of capacitors constituting the multi-stage analog delays may be the same regardless of the number of bits of the quantizer.

아날로그 가산기에 구비되는 캐패시터의 개수는, 아날로그 필터를 제거하고, 제1 피드 포워드 경로와 제2 피드 포워드 경로를 추가한 델타-시그마 변조기의 아날로그 가산기에 구비되는 캐패시터의 개수 보다 적을 수 있다.The number of capacitors included in the analog adder may be less than the number of capacitors included in the analog adder of the delta-sigma modulator in which the analog filter is removed and the first feed forward path and the second feed forward path are added.

한편, 본 발명의 다른 실시예에 따른, 델타-시그마 변조 방법은, 제1 적분기가, 입력 신호와 피드백되는 출력 신호의 차 신호를 적분하는 단계; 아날로그 필터가, 제1 적분기의 출력 신호를 필터링하는 단계; 제2 적분기가, 아날로그 필터에서 필터링된 신호를 적분하는 단계; 제3 적분기가, 제2 적분기의 출력 신호를 적분하는 단계; 아날로그 가산기가, 입력 신호와 제3 적분기의 출력 신호를 가산하는 단계; 양자화기가, 아날로그 가산기의 출력 신호를 양자화하여 출력하는 단계;를 포함한다.Meanwhile, a delta-sigma modulation method according to another embodiment of the present invention includes integrating, by a first integrator, a difference signal between an input signal and an output signal that is fed back; Filtering, by an analog filter, the output signal of the first integrator; integrating, by a second integrator, the signal filtered by the analog filter; Integrating, by a third integrator, an output signal of the second integrator; adding, by the analog adder, the input signal and the output signal of the third integrator; and quantizing and outputting, by the quantizer, an output signal of the analog adder.

한편, 본 발명의 다른 실시예에 따른, 델타-시그마 변조기는, 양자화 잡음 적분을 수행하는 다수의 적분기들; 적분기들 사이에서 필터링을 수행하는 아날로그 필터; 입력 신호와 적분기들의 최종 출력 신호를 가산하는 아날로그 가산기; 아날로그 가산기의 출력 신호를 양자화하여 출력하는 양자화기;를 포함한다.Meanwhile, according to another embodiment of the present invention, a delta-sigma modulator includes a plurality of integrators performing quantization noise integration; an analog filter that performs filtering between integrators; an analog adder for adding the input signal and the final output signal of the integrators; and a quantizer for quantizing and outputting an output signal of the analog adder.

한편, 본 발명의 다른 실시예에 따른, 델타-시그마 변조 방법은, 다수의 적분기들이, 양자화 잡음 적분을 수행하는 단계; 아날로그 필터가 적분기들 사이에서 필터링을 수행하는 단계; 아날로그 가산기가, 입력 신호와 적분기들의 최종 출력 신호를 가산하는 단계; 양자화기가, 아날로그 가산기의 출력 신호를 양자화하여 출력하는 단계;를 포함한다.Meanwhile, a delta-sigma modulation method according to another embodiment of the present invention includes performing quantization noise integration by a plurality of integrators; an analog filter performing filtering between integrators; adding, by an analog adder, the input signal and the final output signal of the integrators; and quantizing and outputting, by the quantizer, an output signal of the analog adder.

이상 설명한 바와 같이, 본 발명의 실시예들에 따르면, 내부 피드-포워드 경로 제거를 통해, 멀티비트 아날로그 가산기 구현에 필요한 면적을 감소시킬 수 있고, 각 적분기 부하 커패시턴스 감소에 따른 소비 전력을 개선할 수 있다.As described above, according to the embodiments of the present invention, the area required to implement a multi-bit analog adder can be reduced through the elimination of the internal feed-forward path, and the power consumption due to the reduction of each integrator load capacitance can be improved. there is.

도 1. 3차 피드-포워드 델타-시그마 변조기 블록 다이어그램
도 2. N-비트 아날로그 수동 가산기 회로 예시
도 3. 본 발명의 일 실시예에 따른 3차 피드-포워드 델타-시그마 변조기 블록 다이어그램
도 4. 아날로그 필터 H(z) 및 제2적분기 회로도와 동작 타이밍 다이어그램
도 5. 제안하는 구조에 사용 가능한 N-비트 아날로그 수동 가산기 회로 예시
도 6. 수동 아날로그 가산기 단위 캐패시터의 개수 비교
도 7. 256-point FFT 시뮬레이션 수행 결과
도 8. 칩 레이아웃1. Third order feed-forward delta-sigma modulator block diagram.
Figure 2. N-Bit Analog Passive Adder Circuit Example
Figure 3. Third order feed-forward delta-sigma modulator block diagram according to one embodiment of the present invention
Figure 4. Analog filter H (z) and second integrator circuit diagram and operation timing diagram
Figure 5. Example of an N-bit analog passive adder circuit that can be used in the proposed structure
Figure 6. Comparison of the number of passive analog adder unit capacitors
Figure 7. Results of 256-point FFT simulation
Fig. 8. Chip Layout

이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.Hereinafter, the present invention will be described in more detail with reference to the drawings.

도 1은 3차 피드-포워드 델타-시그마 변조기의 블록 다이어그램을 나타내고 있다. 해당 변조기 구조는 입력 VIN과 제1 적분기와 제2 적분기의 출력 V1와 V2로부터의 피드-포워드 경로 (경로1/경로2/경로3) 추가를 통해 각 적분기 출력에 양자화 잡음 성분만이 존재하므로 적분기를 구성하는 증폭기의 비선형성과 입력 신호 성분의 상관관계를 최소화함으로써 전체 변조기 출력의 선형성을 개선할 수 있는 장점이 있다.1 shows a block diagram of a third order feed-forward delta-sigma modulator. The modulator structure is such that only the quantization noise component is present at each integrator output through the addition of feed-forward paths (path 1/path 2/path 3) from the input V IN and the outputs V 1 and V 2 of the first and second integrators. Since it exists, there is an advantage in that the linearity of the entire modulator output can be improved by minimizing the correlation between the nonlinearity of the amplifier constituting the integrator and the input signal component.

하지만 경로1과 경로2 및 경로3을 포함한 피드-포워드 경로의 추가 및 각각의 경로 이득에 따라 내부 양자화기 앞에 위치한 아날로그 가산기를 구성하는 단위 커패시터의 개수가 증가하게 되어 구현 면적 및 각 적분기 출력의 부하 커패시턴스가 증가하는 단점이 있다.However, according to the addition of feed-forward paths including path 1, path 2, and path 3, and the gain of each path, the number of unit capacitors constituting the analog adder located in front of the internal quantizer increases, so the implementation area and the load of each integrator output The disadvantage is that the capacitance increases.

이는 3차 이상의 고차 델타-시그마 변조기에서 더욱 큰 문제가 될 수 있는데, 2차 이하의 델타-시그마 변조기와 달리 위상 변화가 180도를 넘게 되는 3차 이상의 변조기 구조에서 발생할 수 있는 루프 안정성을 확보하기 위해 일반적으로 멀티비트의 내부 양자화기 및 이를 처리하기 위한 아날로그 가산기가 필요하기 때문이다.This can be a bigger problem in third-order or higher-order delta-sigma modulators. Unlike second-order or lower-order delta-sigma modulators, it is difficult to secure loop stability that can occur in third-order or higher-order modulator structures in which the phase shift exceeds 180 degrees. This is because a multi-bit internal quantizer and an analog adder for processing it are generally required.

도 2는 도 1의 블록 다이어그램 계수를 반영한 일반적인 N-비트 아날로그 수동 가산기 단일 종단 형태의 회로도를 나타내고 있다. 3차 변조기의 피드-포워드 경로 이득 및 루프 안정화를 위한 멀티비트 양자화기 적용에 따라 수동 아날로그 가산기를 구성하는 단위 캐패시터의 개수가 내부 양자화기 해상도에 비례하여 증가함에 따라 변조기 전체 면적이 증가할 뿐만 아니라, 각 적분기를 구성하는 증폭기의 부하 커패시턴스가 증가함에 따라 소비 전력이 증가하게 된다.FIG. 2 shows a circuit diagram of a typical N-bit analog passive adder single-ended form reflecting the block diagram coefficients of FIG. As the number of unit capacitors constituting the passive analog adder increases in proportion to the resolution of the internal quantizer according to the feed-forward path gain of the tertiary modulator and the application of the multi-bit quantizer for loop stabilization, the total area of the modulator increases as well. , power consumption increases as the load capacitance of the amplifier constituting each integrator increases.

도 3은 본 발명의 일 실시예에 따른 3차 피드-포워드 델타-시그마 변조기의 블록 다이어그램이다. 본 발명의 실시예에 따른 3차 피드-포워드 델타-시그마 변조기는, 도시된 바와 같이, 연산기(110), 제1 적분기(120), 아날로그 필터(130), 제2 적분기(140), 제3 적분기(150), 아날로그 가산기(160) 및 내부 양자화기(170)를 포함하여 구성된다.3 is a block diagram of a third order feed-forward delta-sigma modulator according to one embodiment of the present invention. As shown, the tertiary feed-forward delta-sigma modulator according to an embodiment of the present invention includes an operator 110, a first integrator 120, an analog filter 130, a second integrator 140, a third It is composed of an integrator 150, an analog adder 160, and an internal quantizer 170.

제1 적분기(120)와 제2 적분기(140)의 출력에 연결된 피드-포워드 경로들인 경로2와 경로3을 제거하고, 내부에 아날로그 필터(130)를 추가함으로써, 경로2 및 경로3 제거 전의 도 1의 델타-시그마 변조기와 동일하며 전체 입출력 특성은 수식 (1)과 같다.By removing path 2 and path 3, which are feed-forward paths connected to the outputs of the first integrator 120 and the second integrator 140, and adding the analog filter 130 therein, the diagram before path 2 and path 3 is removed. It is the same as the delta-sigma modulator of 1, and the overall input/output characteristics are as in Equation (1).

Figure pat00001
(1)
Figure pat00001
(One)

즉, 도 3에 도시된 델타-시그마 변조기의 전달 함수는 아날로그 필터(130)를 제거하고 경로2와 경로3을 추가한 도 1에 도시된 델타-시그마 변조기의 전달 함수와 동일하다고 할 수 있다.That is, the transfer function of the delta-sigma modulator shown in FIG. 3 can be said to be the same as the transfer function of the delta-sigma modulator shown in FIG. 1 where the analog filter 130 is removed and paths 2 and 3 are added.

연산기(110)는 입력 신호 VIN과 출력단에서 피드백되는 내부 양자화기(170)의 출력 신호 Do를 입력 받아 차 신호를 출력한다. 제1 적분기(120)는 연산기(110)에서 출력되는 입력 신호와 피드백되는 출력 신호의 차 신호를 적분한다.The calculator 110 receives the input signal V IN and the output signal Do of the internal quantizer 170 fed back from an output terminal, and outputs a difference signal. The first integrator 120 integrates a difference signal between an input signal output from the calculator 110 and an output signal that is fed back.

아날로그 필터(130)는 제1 적분기(120)의 출력 신호 V3을 필터링한다. 아날로그 필터(130)는 도 1의 경로2[제1 적분기(120)로부터 아날로그 가산기(160)로의 피드 포워드 경로]와 경로3[제2 적분기(140)로부터 아날로그 가산기(160)로의 피드 포워드 경로]를 대체하기 위한 구성이다.The analog filter 130 filters the output signal V 3 of the first integrator 120 . The analog filter 130 consists of path 2 in FIG. 1 (the feed forward path from the first integrator 120 to the analog adder 160) and path 3 (the feed forward path from the second integrator 140 to the analog adder 160). It is a configuration to replace

이에 따라 아날로그 필터(130)의 전달함수는, 본 발명의 실시예에 따른 경로2와 경로3이 제거된 델타-시그마 변조기의 입출력 전달함수를 도 1에 도시된 델타-시그마 변조기의 입출력 전달함수와 동일하게 하여 주는 전달함수로 결정된다.Accordingly, the transfer function of the analog filter 130 is the input/output transfer function of the delta-sigma modulator shown in FIG. It is determined by the transfer function that makes them the same.

본 발명의 실시예에서, 제1 적분기(120), 제2 적분기(140) 및 제3 적분기(150)의 전달함수는 Z-1/2/(1-Z-1)이고, 아날로그 필터의 전달 함수 H(z)는 3 - 3Z-1 + Z-2이다.In an embodiment of the present invention, the transfer function of the first integrator 120, the second integrator 140, and the third integrator 150 is Z -1/2 /(1-Z -1 ), and the transfer function of the analog filter The function H(z) is 3 - 3Z -1 + Z -2 .

제2 적분기(140)는 아날로그 필터(130)에서 필터링된 신호를 적분하고, 제3 적분기(150)는 제2 적분기(140)의 출력 신호 V2를 적분한다.The second integrator 140 integrates the signal filtered by the analog filter 130, and the third integrator 150 integrates the output signal V 2 of the second integrator 140.

아날로그 가산기(160)는 피드-포워드 되는 입력 신호 VIN과 제3 적분기(150)의 출력 신호 V3을 가산한다. 내부 양자화기(170)는 아날로그 가산기(160)의 출력 신호를 양자화하여 출력한다.The analog adder 160 adds the feed-forward input signal V IN and the output signal V 3 of the third integrator 150 . The internal quantizer 170 quantizes the output signal of the analog adder 160 and outputs the quantized signal.

아날로그 필터(130)는 제2 적분기(140)과 함께 통합하여 구현할 수 있으며, 이 때 아날로그 필터(130)는 플로팅 스위치드 캐패시터 구조의 다단 아날로그 딜레이를 활용하여 구현할 수 있다. 아날로그 필터(130)를 포함한 제2 적분기(140)의 완전 차동 형태의 회로도 및 동작 타이밍 다이어그램은 도 4와 같다.The analog filter 130 can be implemented by integrating the second integrator 140, and in this case, the analog filter 130 can be implemented using a multi-stage analog delay having a floating switched capacitor structure. A fully differential circuit diagram and operation timing diagram of the second integrator 140 including the analog filter 130 are shown in FIG. 4 .

아날로그 필터(130)의 전달 함수 H(z)를 구현하기 위해 총 10개의 단위 캐패시터와 스위치로 구성되며, 이때 사용되는 총 단위 캐패시터의 개수는 내부 양자화기(170)의 비트 수와 무관하게 항상 동일하다. 이로 인해 고차 변조기 구조의 루프 안정성 확보를 위해 높은 비트 수의 내부 양자화기(170)를 사용하더라도 아날로그 가산기를 구성하는 단위 캐패시터 개수의 증가를 최소화할 수 있다.In order to implement the transfer function H(z) of the analog filter 130, it consists of a total of 10 unit capacitors and switches, and the total number of unit capacitors used in this case is always the same regardless of the number of bits of the internal quantizer 170. do. Accordingly, even if the internal quantizer 170 having a high number of bits is used to secure loop stability of the high-order modulator structure, an increase in the number of unit capacitors constituting the analog adder can be minimized.

해당하는 아날로그 도메인에서의 딜레이를 구현하기 위해 추가적인 클록 회로를 통한 클록 Φ1A/Φ2A/Φ1B/Φ2B의 생성이 필요하며, 각 클록에 맞추어 캐패시터는 플로팅 상태와 연결 상태를 반복하며 해당 전달 함수의 지연 동작을 수행하게 된다. 캐패시터의 플로팅 상태에 따라 누설 전류에 따른 전하량 변화가 있을 수 있지만, 오버샘플링을 사용하는 델타-시그마 변조기 특성에 따라 전하 누설에 따른 전달 함수 및 성능의 변화에 매우 둔감하다.In order to implement the delay in the corresponding analog domain, it is necessary to generate a clock Φ 1A / Φ 2A / Φ 1B / Φ 2B through an additional clock circuit, and according to each clock, the capacitor repeats the floating state and the connection state and transmits the corresponding The delay operation of the function is performed. Depending on the floating state of the capacitor, there may be a change in the amount of charge due to leakage current, but it is very insensitive to changes in transfer function and performance due to charge leakage according to the characteristics of the delta-sigma modulator using oversampling.

본 발명의 실시예에 따른 3차 델타-시그마 변조기에 사용되는 아날로그 가산기(160)의 회로도는 도 5와 같다. 도 2와 비교해 보면, 본 발명의 실시예에 따른 델타-시그마 변조기의 아날로그 가산기(160)에 구비되는 캐패시터의 개수는 기존의 델타-시그마 변조기의 아날로그 가산기에 구비되는 캐패시터의 개수 보다 적은 것을 확인할 수 있다. 경로2와 경로3이 제거됨에 따라 캐패시터 3CA,3CB가 생략되었기 때문이다.5 is a circuit diagram of the analog adder 160 used in the third order delta-sigma modulator according to an embodiment of the present invention. Compared with FIG. 2, it can be seen that the number of capacitors included in the analog adder 160 of the delta-sigma modulator according to the embodiment of the present invention is smaller than the number of capacitors provided in the analog adder of the existing delta-sigma modulator. there is. This is because capacitors 3C A and 3C B are omitted as paths 2 and 3 are removed.

기존 3차 델타-시그마 변조기와 내부 양자화기의 비트수에 따른 단위 캐패시터의 개수를 도 6에 비교하였다. 도 6에 제시된 비교표에 따르면, 4비트 해상도를 가지는 내부 양자화기에 적용할 경우, 필요한 단위 캐패시터의 개수를 1/3로 줄일 수 있음을 알 수 있다.The number of unit capacitors according to the number of bits of the conventional third-order delta-sigma modulator and the internal quantizer is compared in FIG. 6 . According to the comparison table presented in FIG. 6, it can be seen that the number of required unit capacitors can be reduced by 1/3 when applied to an internal quantizer having a 4-bit resolution.

본 발명의 실시예에 따른 3차 피드-포워드 델타-시그마 변조기에 대해 4비트 내부 양자화기를 적용하여 FFT 시뮬레이션을 수행한 결과를 도 7에 제시하였으며, 칩 제작을 위한 레이아웃을 도 8에 제시하였다.The results of FFT simulation by applying a 4-bit internal quantizer to the tertiary feed-forward delta-sigma modulator according to an embodiment of the present invention are shown in FIG. 7, and a layout for chip fabrication is shown in FIG.

지금까지, 내부 피드-포워드 경로를 제거한 광대역 고차 델타-시그마 변조기에 대해 바람직한 실시예를 들어 상세히 설명하였다.So far, a preferred embodiment has been described in detail for a broadband higher order delta-sigma modulator that eliminates the internal feed-forward path.

위 실시예에서는, 내부 피드-포워드 경로 제거를 통해 멀티비트 아날로그 가산기 구현에 필요한 단위 커패시터의 개수 및 복잡도를 감소시켜 변조기 구현에 필요한 면적을 줄였고, 내부 피드-포워드 경로 제거를 통해 각 적분기 출력의 부하 커패시턴스를 최소화함으로써 변조기 전력효율을 개선하였으며, 3차 이상의 고차 델타-시그마 변조기에 적용 가능함에 따라 처리 가능한 입력 신호 대역폭을 개선하였다.In the above embodiment, the area required for modulator implementation was reduced by reducing the number and complexity of unit capacitors required to implement a multi-bit analog adder through elimination of the internal feed-forward path, and the load of each integrator output through elimination of the internal feed-forward path The modulator power efficiency was improved by minimizing the capacitance, and the processable input signal bandwidth was improved as it was applicable to third-order or higher-order delta-sigma modulators.

또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.In addition, although the preferred embodiments of the present invention have been shown and described above, the present invention is not limited to the specific embodiments described above, and the technical field to which the present invention belongs without departing from the gist of the present invention claimed in the claims. Of course, various modifications are possible by those skilled in the art, and these modifications should not be individually understood from the technical spirit or perspective of the present invention.

110 : 연산기
120 : 제1 적분기
130 : 아날로그 필터
140 : 제2 적분기
150 : 제3 적분기
160 : 아날로그 가산기
170 : 내부 양자화기110: calculator
120: first integrator
130: analog filter
140: second integrator
150: third integrator
160: analog adder
170: internal quantizer

Claims (12)

입력 신호와 피드백되는 출력 신호의 차 신호를 적분하는 제1 적분기;
제1 적분기의 출력 신호를 필터링하는 아날로그 필터;
아날로그 필터에서 필터링된 신호를 적분하는 제2 적분기;
제2 적분기의 출력 신호를 적분하는 제3 적분기;
입력 신호와 제3 적분기의 출력 신호를 가산하는 아날로그 가산기;
아날로그 가산기의 출력 신호를 양자화하여 출력하는 양자화기;를 포함하는 것을 특징으로 하는 델타-시그마 변조기.
a first integrator integrating a difference signal between an input signal and an output signal fed back;
an analog filter filtering an output signal of the first integrator;
a second integrator integrating the signal filtered by the analog filter;
a third integrator integrating the output signal of the second integrator;
an analog adder for adding the input signal and the output signal of the third integrator;
A delta-sigma modulator comprising a quantizer for quantizing and outputting an output signal of the analog adder.
 청구항 1에 있어서,
아날로그 필터는,
제1 적분기로부터 아날로그 가산기로의 제1 피드 포워드 경로를 대체하기 위한 것을 특징으로 하는 델타-시그마 변조기.
The method of claim 1,
analog filter,
A delta-sigma modulator, characterized in that for replacing the first feed forward path from the first integrator to the analog adder.
 청구항 2에 있어서,
아날로그 필터는,
제2 적분기로부터 아날로그 가산기로의 제2 피드 포워드 경로를 대체하기 위한 것을 특징으로 하는 델타-시그마 변조기.
The method of claim 2,
analog filter,
A delta-sigma modulator, characterized in that for replacing the second feed forward path from the second integrator to the analog adder.
 청구항 3에 있어서,
델타-시그마 변조기의 전달 함수는,
아날로그 필터를 제거하고, 제1 피드 포워드 경로와 제2 피드 포워드 경로를 추가한 델타-시그마 변조기의 전달 함수와 동일한 것을 특징으로 하는 델타-시그마 변조기.
The method of claim 3,
The transfer function of the delta-sigma modulator is
A delta-sigma modulator, characterized in that the same as the transfer function of the delta-sigma modulator in which the analog filter is removed and the first feed forward path and the second feed forward path are added.
 청구항 1에 있어서,
제1 적분기, 제2 적분기 및 제3 적분기의 전달함수는,
Z-1/2/(1-Z-1)이고,
아날로그 필터의 전달 함수는,
3 - 3Z-1 + Z-2인 것을 특징으로 하는 델타-시그마 변조기.
The method of claim 1,
The transfer functions of the first integrator, second integrator, and third integrator are,
Z -1/2 /(1-Z -1 ),
The transfer function of an analog filter is
3 - 3Z -1 + Z -2 A delta-sigma modulator, characterized in that.
 청구항 5에 있어서,
아날로그 필터는,
다단 아날로그 딜레이들을 이용하여, 전달 함수를 구현한 것을 특징으로 하는 델타-시그마 변조기.
The method of claim 5,
analog filter,
A delta-sigma modulator characterized in that a transfer function is implemented using multi-stage analog delays.
 청구항 6에 있어서,
다단 아날로그 딜레이들은,
플로팅 스위치드 캐패시터 구조인 것을 특징으로 하는 델타-시그마 변조기.
The method of claim 6,
Multi-stage analog delays,
Delta-sigma modulator, characterized in that the floating switched capacitor structure.
 청구항 7에 있어서,
다단 아날로그 딜레이들을 구성하는 캐패시터들의 개수는,
양자화기의 비트수와 무관하게 동일한 것을 특징으로 하는 델타-시그마 변조기.
The method of claim 7,
The number of capacitors constituting the multi-stage analog delay is
A delta-sigma modulator, characterized in that it is the same regardless of the number of bits of the quantizer.
 청구항 1에 있어서,
아날로그 가산기에 구비되는 캐패시터의 개수는,
아날로그 필터를 제거하고, 제1 피드 포워드 경로와 제2 피드 포워드 경로를 추가한 델타-시그마 변조기의 아날로그 가산기에 구비되는 캐패시터의 개수 보다 적은 것을 특징으로 하는 델타-시그마 변조기.
The method of claim 1,
The number of capacitors provided in the analog adder is
A delta-sigma modulator, characterized in that the number of capacitors is smaller than the number of capacitors provided in the analog adder of the delta-sigma modulator in which the analog filter is removed and the first feed forward path and the second feed forward path are added.
 제1 적분기가, 입력 신호와 피드백되는 출력 신호의 차 신호를 적분하는 단계;
아날로그 필터가, 제1 적분기의 출력 신호를 필터링하는 단계;
제2 적분기가, 아날로그 필터에서 필터링된 신호를 적분하는 단계;
제3 적분기가, 제2 적분기의 출력 신호를 적분하는 단계;
아날로그 가산기가, 입력 신호와 제3 적분기의 출력 신호를 가산하는 단계;
양자화기가, 아날로그 가산기의 출력 신호를 양자화하여 출력하는 단계;를 포함하는 것을 특징으로 하는 델타-시그마 변조 방법.
Integrating, by a first integrator, a difference signal between an input signal and an output signal that is fed back;
Filtering, by an analog filter, the output signal of the first integrator;
integrating, by a second integrator, the signal filtered by the analog filter;
Integrating, by a third integrator, an output signal of the second integrator;
adding, by the analog adder, the input signal and the output signal of the third integrator;
A delta-sigma modulation method comprising the steps of quantizing and outputting, by a quantizer, an output signal of an analog adder.
 양자화 잡음 적분을 수행하는 다수의 적분기들;
적분기들 사이에서 필터링을 수행하는 아날로그 필터;
입력 신호와 적분기들의 최종 출력 신호를 가산하는 아날로그 가산기;
아날로그 가산기의 출력 신호를 양자화하여 출력하는 양자화기;를 포함하는 것을 특징으로 하는 델타-시그마 변조기.
multiple integrators that perform quantization noise integration;
an analog filter that performs filtering between integrators;
an analog adder for adding the input signal and the final output signal of the integrators;
A delta-sigma modulator comprising a quantizer for quantizing and outputting an output signal of the analog adder.
 다수의 적분기들이, 양자화 잡음 적분을 수행하는 단계;
아날로그 필터가 적분기들 사이에서 필터링을 수행하는 단계;
아날로그 가산기가, 입력 신호와 적분기들의 최종 출력 신호를 가산하는 단계;
양자화기가, 아날로그 가산기의 출력 신호를 양자화하여 출력하는 단계;를 포함하는 것을 특징으로 하는 델타-시그마 변조 방법.
multiple integrators performing quantization noise integration;
an analog filter performing filtering between integrators;
adding, by an analog adder, the input signal and the final output signal of the integrators;
A delta-sigma modulation method comprising the steps of quantizing and outputting, by a quantizer, an output signal of an analog adder.
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* Cited by examiner, † Cited by third party
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KR20040041094A (en) * 2002-03-08 2004-05-13 자링크 세미컨덕터 (유.에스.) 인크. Delta-sigma modulator with feed-forward path
KR20190005297A (en) * 2017-07-06 2019-01-16 서강대학교산학협력단 The second-order feed-forward delta-sigma modulator

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