KR20230094700A - Random Number Generator Based on Chaos in Time Domain - Google Patents

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KR20230094700A
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    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal

Abstract

시간 영역에서의 카오스 기반 난수 발생기를 개시한다.
본 개시의 일 측면에 의하면, 제1 활성화 신호 또는 제2 활성화 신호에 의해 활성화되는 시간-디지털 변환기; 상기 제1 활성화 신호에 의한 시간-디지털 변환기의 출력 신호들 중 어느 하나를 기준 신호로 이용하여 잔여 펄스를 생성하는 잔여 펄스 생성기; 상기 잔여 펄스를 시간 영역에서 증폭하여 제2 활성화 신호를 생성하는 시간 증폭기; 및 상기 제2 활성화 신호에 의한 상기 시간-디지털 변환기의 출력 신호들을 기초로 디지털 코드를 생성하고, 상기 디지털 코드 중 적어도 하나의 비트를 난수로서 출력하는 출력부를 포함하는 카오스 기반 난수 발생기를 제공한다.A chaos-based random number generator in the time domain is disclosed.
According to one aspect of the present disclosure, a time-to-digital converter activated by a first activation signal or a second activation signal; a residual pulse generator generating a residual pulse by using one of output signals of the time-to-digital converter according to the first activation signal as a reference signal; a time amplifier generating a second activation signal by amplifying the residual pulse in a time domain; and an output unit generating a digital code based on output signals of the time-to-digital converter by the second activation signal and outputting at least one bit of the digital code as a random number.

Figure P1020210184054
Figure P1020210184054

Description

시간 영역에서의 카오스 기반 난수 발생기{Random Number Generator Based on Chaos in Time Domain}Random Number Generator Based on Chaos in Time Domain}

본 개시는 시간 영역에서의 카오스 기반 난수 발생기에 관한 것이다.The present disclosure relates to a chaos-based random number generator in the time domain.

이 부분에 기술된 내용은 단순히 본 발명에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.The information described in this section simply provides background information on the present invention and does not constitute prior art.

기존의 난수 발생 회로는 열 잡음, 지터 잡음(thermal noise, jitter noise)과 같은 잡음을 증폭시킴으로써 난수를 생성하였다. 하지만, 이와 같은 난수 생성 방법은 잡음을 증폭하기 위한 전력량이 크다. 또한, 회로 내 잡음은 온도와 전압에 따라 매우 크게 변화하므로 환경 변화에 따른 안정적인 난수 생성을 보장할 수 없다. Existing random number generator circuits generate random numbers by amplifying noise such as thermal noise and jitter noise. However, such a random number generation method requires a large amount of power to amplify noise. In addition, since noise in the circuit varies greatly depending on temperature and voltage, stable random number generation according to environmental changes cannot be guaranteed.

이러한 문제점을 해결하기 위해, 카오스 기반 난수 발생기에 관한 연구가 진행되었다. 비특허문헌 1 및 비특허문헌 2에는 전압 영역에서 동작하는 카오스 기반 난수 발생기가 개시되어 있다. 해당 카오스 기반 난수 발생기들은 전압 출력을 전압 입력으로 회귀시킴으로써 카오스-맵을 구성하고, 전압 증폭기를 이용해, 인풋을 증폭한다.In order to solve this problem, research on a chaos-based random number generator has been conducted. Non-Patent Document 1 and Non-Patent Document 2 disclose chaos-based random number generators operating in the voltage domain. Corresponding chaos-based random number generators construct a chaos-map by returning a voltage output to a voltage input, and amplify the input using a voltage amplifier.

이와 같이 전압 영역에서 난수 발생을 할 경우, 증폭기의 증폭된 출력을 샘플링하는 별도의 샘플링 과정이 필요할 뿐만 아니라, 증폭기가 정적인 전력을 소모해 저전력으로 구현하기가 어렵다는 단점이 있다. 또한, 종래의 카오스 기반 난수 발생기들은 증폭기의 전력 소모를 줄이기 위해 동적 증폭기 구조를 주로 사용하는데, 이러한 증폭기 구조는 원하는 증폭률을 갖도록 설계하는 것이 어렵다는 단점이 있다.When random numbers are generated in the voltage domain, a separate sampling process for sampling the amplified output of the amplifier is required, and the amplifier consumes static power, making it difficult to implement with low power. In addition, conventional chaos-based random number generators mainly use a dynamic amplifier structure to reduce power consumption of an amplifier, but it is difficult to design such an amplifier structure to have a desired amplification rate.

Tommaso Addabbo et al., "A feedback strategy to improve the entropy of a chaos-based random bit generator," in IEEE Transactions on Circuits and Systems I: Regular Papers, Feb. 2006. Tommaso Addabbo et al., "A feedback strategy to improve the entropy of a chaos-based random bit generator," in IEEE Transactions on Circuits and Systems I: Regular Papers, Feb. 2006. Minseo Kim et al., "A 82-nW Chaotic Map True Random Number Generator Based on a Sub-Ranging SAR ADC," in IEEE Journal of Solid-State Circuits, July 2017. Minseo Kim et al., "A 82-nW Chaotic Map True Random Number Generator Based on a Sub-Ranging SAR ADC," in IEEE Journal of Solid-State Circuits, July 2017.

본 개시는 시간 출력을 시간 입력으로 회귀시킴으로써 카오스-맵을 구성하는 시간 영역에서의 카오스 기반 난수 발생기를 제공하는 데 주된 목적이 있다.The main object of the present disclosure is to provide a chaos-based random number generator in the time domain that constructs a chaos-map by regressing a time output to a time input.

본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

본 개시의 일 측면에 의하면, 제1 활성화 신호 또는 제2 활성화 신호에 의해 활성화되는 시간-디지털 변환기; 상기 제1 활성화 신호에 의한 시간-디지털 변환기의 출력 신호들 중 어느 하나를 기준 신호로 이용하여 잔여 펄스를 생성하는 잔여 펄스 생성기; 상기 잔여 펄스를 시간 영역에서 증폭하여 제2 활성화 신호를 생성하는 시간 증폭기; 및 상기 제2 활성화 신호에 의한 상기 시간-디지털 변환기의 출력 신호들을 기초로 디지털 코드를 생성하고, 상기 디지털 코드 중 적어도 하나의 비트를 난수로서 출력하는 출력부를 포함하는 카오스 기반 난수 발생기를 제공한다.According to one aspect of the present disclosure, a time-to-digital converter activated by a first activation signal or a second activation signal; a residual pulse generator generating a residual pulse by using one of output signals of the time-to-digital converter according to the first activation signal as a reference signal; a time amplifier generating a second activation signal by amplifying the residual pulse in a time domain; and an output unit generating a digital code based on output signals of the time-to-digital converter by the second activation signal and outputting at least one bit of the digital code as a random number.

이상에서 설명한 바와 같이 본 개시의 일 실시예에 의한 카오스 기반 난수 발생기는 시간 영역에서 동작하여 잔여 펄스의 생성과 증폭이 즉각적으로 일어나기 때문에 별도의 샘플링 과정을 요하지 않아 종래 대비 고속 동작이 가능하다는 효과가 있다. As described above, since the chaos-based random number generator according to an embodiment of the present disclosure operates in the time domain and generates and amplifies residual pulses immediately, it does not require a separate sampling process, enabling high-speed operation compared to the prior art. there is.

또한, 본 개시의 일 실시예에 의한 카오스 기반 난수 발생기는 펄스 트레인(pulse-train) 기반의 시간차 증폭기를 이용함으로써, 종래 대비 정확한 증폭률을 가지는 증폭기를 설계할 수 있다. In addition, the chaos-based random number generator according to an embodiment of the present disclosure can design an amplifier having an amplification rate more accurate than that of the prior art by using a pulse-train-based time difference amplifier.

또한, 본 개시의 일 실시예에 의한 카오스 기반 난수 발생기는 종래 대비 전압과 온도 변화에 둔감하기 때문에 환경 변화에 따라 안정적인 난수 생성이 가능하다.In addition, since the chaos-based random number generator according to an embodiment of the present disclosure is insensitive to voltage and temperature changes compared to the prior art, it is possible to generate stable random numbers according to environmental changes.

본 개시의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.The effects of the present disclosure are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the description below.

도 1은 본 개시의 일 실시예에 따른 난수 발생기를 개략적으로 나타낸 구성도이다.
도 2는 본 개시의 일 실시예에 따른 시간차 증폭기를 개략적으로 나타낸 구성도이다.
도 3a 및 도 3b는 본 개시의 일 실시예에 따른 난수 발생기의 동작을 설명하기 위한 예시도이다.
도 4는 본 개시의 일 실시예에 따른 난수 발생기의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 개시의 일 실시예에 따른 난수 발생기의 카오스-맵이다.
도 6은 본 개시의 일 실시예에 따른 시간-오프셋 보정 회로를 개략적으로 나타낸 구성도이다.
도 7은 본 개시의 일 실시예에 따른 시간-오프셋 보정이 가능한 잔여 펄스 생성기를 개략적으로 나타낸 구성도이다.1 is a schematic configuration diagram of a random number generator according to an embodiment of the present disclosure.
2 is a schematic configuration diagram of a time difference amplifier according to an embodiment of the present disclosure.
3A and 3B are exemplary diagrams for explaining an operation of a random number generator according to an embodiment of the present disclosure.
4 is a timing diagram illustrating an operation of a random number generator according to an embodiment of the present disclosure.
5 is a chaos-map of a random number generator according to an embodiment of the present disclosure.
6 is a schematic configuration diagram of a time-offset correction circuit according to an embodiment of the present disclosure.
7 is a configuration diagram schematically illustrating a residual pulse generator capable of time-offset correction according to an embodiment of the present disclosure.

이하, 본 개시의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.Hereinafter, some embodiments of the present disclosure will be described in detail through exemplary drawings. In adding reference numerals to components of each drawing, it should be noted that the same components have the same numerals as much as possible even if they are displayed on different drawings. In addition, in describing the present disclosure, if it is determined that a detailed description of a related known configuration or function may obscure the gist of the present disclosure, the detailed description will be omitted.

또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 '포함', '구비'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 '…부', '모듈' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.Also, terms such as first, second, A, B, (a), and (b) may be used in describing the components of the present disclosure. These terms are only used to distinguish the component from other components, and the nature, order, or order of the corresponding component is not limited by the term. Throughout the specification, when a part 'includes' or 'includes' a certain component, it means that it may further include other components without excluding other components unless otherwise stated. . In addition, the '... Terms such as 'unit' and 'module' refer to a unit that processes at least one function or operation, and may be implemented as hardware, software, or a combination of hardware and software.

첨부된 도면과 함께 이하에 개시될 상세한 설명은 본 개시의 예시적인 실시형태를 설명하고자 하는 것이며, 본 개시가 실시될 수 있는 유일한 실시형태를 나타내고자 하는 것이 아니다.The detailed description set forth below in conjunction with the accompanying drawings is intended to describe exemplary embodiments of the present disclosure, and is not intended to represent the only embodiments in which the present disclosure may be practiced.

도 1은 본 개시의 일 실시예에 따른 난수 발생기를 개략적으로 나타낸 구성도이다.1 is a schematic configuration diagram of a random number generator according to an embodiment of the present disclosure.

도 1에 도시되듯이, 본 개시의 일 실시예에 따른 난수 발생기(10)는 시간-디지털 변환기(TDC: Time-to-Digital Converter, 100), 선택부(110), 잔여 펄스 생성기(residue pulse generator, 120), 시간 증폭기(time amplifier, 130), 출력부(140) 및 시간-오프셋 보정 회로(time-offset calibration circuit, 150)를 전부 또는 일부 포함할 수 있다. 도 1에 도시된 모든 블록이 필수 구성요소는 아니며, 다른 실시예에서 난수 발생기(10)에 포함된 일부 블록이 추가, 변경 또는 삭제될 수 있다. 난수 발생기(10)의 각 구성요소들은 아날로그 회로 또는 디지털 회로로 구현될 수 있다. As shown in FIG. 1 , the random number generator 10 according to an embodiment of the present disclosure includes a time-to-digital converter (TDC) 100, a selector 110, and a residual pulse generator. generator 120), a time amplifier 130, an output unit 140, and a time-offset calibration circuit 150 in whole or in part. All blocks shown in FIG. 1 are not essential components, and some blocks included in the random number generator 10 may be added, changed, or deleted in other embodiments. Each component of the random number generator 10 may be implemented as an analog circuit or a digital circuit.

시간-디지털 변환기(100)는 직렬 연결되는 복수의 게이트 지연 라인(gated delay line)을 포함할 수 있다. 시간-디지털 변환기(100)에 포함되는 게이트 지연 라인의 최소 개수는 시간-디지털 변환기(100)의 해상도에 의해 결정될 수 있다. 예컨대, 시간-디지털 변환기(100)의 해상도가 4bit인 경우 게이트 지연 라인의 최소 개수는 16개이다. 한편, 도 1에서는 시간-디지털 변환기(100)의 해상도가 4bit이고 이에 포함되는 게이트 지연 라인이 21개인 예를 도시하고 있으나, 이에 한정되는 것은 아니며, 게이트 지연 라인의 수는 구현예에 따라 달라질 수 있다. The time-to-digital converter 100 may include a plurality of gated delay lines connected in series. The minimum number of gate delay lines included in the time-to-digital converter 100 may be determined by the resolution of the time-to-digital converter 100 . For example, when the resolution of the time-to-digital converter 100 is 4 bits, the minimum number of gate delay lines is 16. Meanwhile, although FIG. 1 shows an example in which the resolution of the time-to-digital converter 100 is 4 bits and the number of gate delay lines included therein is 21, it is not limited thereto, and the number of gate delay lines may vary depending on the implementation. there is.

시간-디지털 변환기(100)는 제1 활성화 신호(EN1) 또는 제2 활성화 신호(EN2)에 의해 활성화될 수 있다. 여기서, 제1 활성화 신호(EN1)는 클럭 신호(CLK)의 상승-엣지(rising edge)를 기반으로 형성되는 신호일 수 있다. 이를 위해, 난수 발생기(10)는 플립-플롭(flip-flop)을 이용하여 클럭 신호(CLK)를 기반으로 제1 활성화 신호(EN1)를 생성할 수 있다. 한편, 제2 활성화 신호(EN2)는 후술할 시간 증폭기(130)의 출력이다.The time-to-digital converter 100 may be activated by a first activation signal EN1 or a second activation signal EN2. Here, the first activation signal EN1 may be a signal formed based on a rising edge of the clock signal CLK. To this end, the random number generator 10 may generate the first activation signal EN1 based on the clock signal CLK using a flip-flop. Meanwhile, the second activation signal EN2 is an output of the time amplifier 130 to be described later.

본 개시의 일 실시예에 따르면 제1 활성화 신호(EN1) 또는 제2 활성화 신호(EN2)에 의해, 복수의 지연 게이트 라인 간의 신호의 단계적 전달이 제어될 수 있다. 예컨대, 제1 활성화 신호(EN1) 또는 제2 활성화 신호(EN2)가 '1'(또는 logic high)이 되면 시간-디지털 변환기(100)의 입력 신호가 각 게이트 지연 라인을 통해 순차적으로 전달되고, 제1 활성화 신호(EN1) 및 제2 활성화 신호(EN2)가 '0'(또는 logic low)이 되면 입력 신호의 전달이 정지될 수 있다. 여기서 시간-디지털 변환기(100)의 입력 신호는 클럭 신호(CLK)일 수 있다. According to an embodiment of the present disclosure, the stepwise transfer of a signal between the plurality of delay gate lines may be controlled by the first activation signal EN1 or the second activation signal EN2 . For example, when the first activation signal EN1 or the second activation signal EN2 becomes '1' (or logic high), the input signal of the time-to-digital converter 100 is sequentially transmitted through each gate delay line, When the first activation signal EN1 and the second activation signal EN2 become '0' (or logic low), transmission of the input signal may be stopped. Here, the input signal of the time-to-digital converter 100 may be a clock signal CLK.

시간-디지털 변환기(100)의 출력, 즉 지연 게이트 라인들의 출력 신호는 선택부(110), 잔여 펄스 생성기(120) 및/또는 출력부(140)에 인가될 수 있다. Outputs of the time-to-digital converter 100, that is, output signals of the delay gate lines, may be applied to the selection unit 110, the residual pulse generator 120, and/or the output unit 140.

선택부(110)는 제1 활성화 신호(EN1)에 의한 시간-디지털 변환기(100)의 출력 신호들 중 잔여 펄스 생성에 사용할 기준 신호를 선택하기 위한 선택 신호들을 생성한다. 예컨대, 선택 신호들 중 제N 선택 신호(Sel<N>, N은 자연수)가 '1'(또는 logic high)로 설정되고, 나머지 선택 신호들이 '0'(또는 logic low)으로 설정되는 경우, 출력 신호들 중 제N 출력 신호(Q<N>)가 잔여 펄스 생성을 위한 기준 신호로 선택될 수 있다.The selection unit 110 generates selection signals for selecting a reference signal to be used for generating a residual pulse among output signals of the time-to-digital converter 100 according to the first activation signal EN1. For example, when the Nth selection signal (Sel<N>, where N is a natural number) among the selection signals is set to '1' (or logic high) and the remaining selection signals are set to '0' (or logic low), Among the output signals, an Nth output signal Q<N> may be selected as a reference signal for generating residual pulses.

잔여 펄스 생성기(120)는 제1 활성화 신호(EN1)에 의한 시간-디지털 변환기(100)의 출력 신호들 중 어느 하나를 기준 신호로 이용하여 잔여 펄스(residue pulse)를 생성한다. 잔여 펄스 생성기(120)는 제1 활성화 신호(EN1) 및 기준 신호 간의 시간 차를 기반으로 잔여 펄스를 생성하도록 구성될 수 있다. The residual pulse generator 120 generates a residual pulse by using one of output signals of the time-to-digital converter 100 by the first activation signal EN1 as a reference signal. The residual pulse generator 120 may be configured to generate residual pulses based on a time difference between the first activation signal EN1 and the reference signal.

잔여 펄스 생성기(120)는 선택부(110)로부터 선택 신호를 인가받아 출력 신호들 중 어느 하나를 잔여 펄스 생성을 위한 기준 신호로 이용할 수 있다.The residual pulse generator 120 may receive a selection signal from the selector 110 and use one of the output signals as a reference signal for generating residual pulses.

한편, 임의의 사이클에서 잔여 펄스 생성에 이용되는 기준 신호는, 이전 사이클의 제2 활성화 신호(EN2)에 의한 시간-디지털 변환기(100)의 출력 신호들에 의해 선택될 수 있다. 다시 말해, 선택부(110)는 이전 사이클의 제2 활성화 신호(EN2)에 의한 시간-디지털 변환기(100)의 출력 신호들을 기초로 선택 신호를 생성할 수 있다. 예컨대, 이전 사이클의 시간-디지털 변환기(100)의 제1 내지 제21 출력 신호들 중 제1 출력 신호(Q<1>) 내지 제N-2 출력 신호(Q<N-2>)가 로직 문턱치(logic threshold)보다 크고, 제N-1 출력 신호(Q<N-1>) 내지 제21 출력 신호(Q<21>)가 로직 문턱치보다 작은 경우, 즉, 디지털 도메인에서 제1 출력 신호(Q<1>) 내지 제N-2 출력 신호(Q<N-2>)가 '1'이고, 제N-1 출력 신호(Q<N-1>) 내지 제21 출력 신호(Q<21>)가 '0'인 경우, 선택부(110)는 제N 선택 신호(Sel<N>)를 '1'로 설정하고, 나머지 선택 신호들을 '0'으로 설정할 수 있다. 이에 따라, 잔여 펄스에는 이전 사이클에서 시간-디지털 변환기(100)의 양자화 에러(quantization error)에 대응하는 시간 정보가 반영될 수 있다.Meanwhile, a reference signal used for generating residual pulses in an arbitrary cycle may be selected by output signals of the time-to-digital converter 100 by the second activation signal EN2 of the previous cycle. In other words, the selection unit 110 may generate a selection signal based on output signals of the time-to-digital converter 100 by the second activation signal EN2 of the previous cycle. For example, among the first to twenty-first output signals of the time-to-digital converter 100 of the previous cycle, the first output signal Q<1> to the N-2th output signal Q<N-2> are the logic threshold values. (logic threshold), and when the N−1th output signal (Q<N-1>) to the 21st output signal (Q<21>) is smaller than the logic threshold, that is, in the digital domain, the first output signal (Q <1>) to the N-2th output signal (Q<N-2>) are '1', and the N-1st output signal (Q<N-1>) to the 21st output signal (Q<21>) When is '0', the selection unit 110 may set the Nth selection signal Sel<N> to '1' and set the remaining selection signals to '0'. Accordingly, time information corresponding to a quantization error of the time-to-digital converter 100 in the previous cycle may be reflected in the residual pulse.

시간 증폭기(130)는 잔여 펄스를 시간 영역에서 증폭하여 제2 활성화 신호(EN2)를 생성한다. 여기서, 시간 증폭기(130)의 증폭률은 구현예에 따라 달라질 수 있으며, 바람직하게는 시간-디지털 변환기(100)의 해상도에 따라 달라질 수 있다. 예컨대, 시간-디지털 변환기(100)의 해상도가 4bit인 경우, 시간 증폭기(130)의 증폭률은 8로 설계될 수 있다. The time amplifier 130 generates the second activation signal EN2 by amplifying the residual pulse in the time domain. Here, the amplification factor of the time amplifier 130 may vary depending on the implementation, and preferably may vary depending on the resolution of the time-to-digital converter 100. For example, when the resolution of the time-to-digital converter 100 is 4 bits, the amplification factor of the time amplifier 130 may be designed as 8.

도 2는 본 개시의 일 실시예에 따른 시간 증폭기를 개략적으로 나타낸 구성도이다. 도 2에 도시되듯이, 본 개시의 일 실시예에 따른 시간 증폭기(130)는 입력받은 펄스 신호를 순차적으로 지연하고, 병합하여 출력하는 펄스 트레인(pulse-train) 기반의 시간차 증폭기로 구현될 수 있다. 이를 위해, 시간 증폭기(130)는 하나 이상의 단위 지연 회로 및 지연된 신호 병합을 위한 OR 게이트(OR gate)를 포함할 수 있다.2 is a schematic configuration diagram of a time amplifier according to an embodiment of the present disclosure. As shown in FIG. 2, the time amplifier 130 according to an embodiment of the present disclosure may be implemented as a pulse-train based time difference amplifier that sequentially delays and merges input pulse signals and outputs the received pulse signals. there is. To this end, the time amplifier 130 may include one or more unit delay circuits and an OR gate for merging delayed signals.

출력부(140)는 제2 활성화 신호(EN2)에 의한 시간-디지털 변환기(100)의 출력 신호들을 기초로 디지털 코드를 생성하고, 디지털 코드 중 적어도 하나의 비트를 난수로서 출력한다. 예컨대, 출력부(140)는 디지털 코드의 최상위 비트(MSB: Most Significant Bit)를 시간-오프셋 보정 회로(150)로 전달하고, 나머지 비트들을 난수로서 출력할 수 있다. The output unit 140 generates a digital code based on output signals of the time-to-digital converter 100 by the second activation signal EN2 and outputs at least one bit of the digital code as a random number. For example, the output unit 140 may transfer the most significant bit (MSB) of the digital code to the time-offset correction circuit 150 and output the remaining bits as a random number.

실시예들에 따라, 출력부(140)는 온도계-이진 인코더(thermometer to binary encoder)로 구현될 수 있으나 이에 한정되는 것은 아니다. 예컨대, 출력부(140)는 선택 신호들을 기초로 디지털 코드를 생성하는 형태의 논리 회로로 구현될 수도 있다. According to embodiments, the output unit 140 may be implemented as a thermometer-to-binary encoder, but is not limited thereto. For example, the output unit 140 may be implemented as a logic circuit that generates a digital code based on selection signals.

시간-오프셋 보정 회로(150)는 잔여 펄스 생성기(120)의 시간-오프셋(time-offset)을 보정하기위한 보정 코드를 생성한다. 시간-오프셋 보정 회로(150)는 출력부(140)로부터 디지털 코드의 최상위 비트를 전달받아, 이를 이용하여 보정 코드를 생성할 수 있다. The time-offset correction circuit 150 generates a correction code for correcting the time-offset of the residual pulse generator 120. The time-offset correction circuit 150 may receive the most significant bit of the digital code from the output unit 140 and generate a correction code using it.

예컨대, 시간-오프셋 보정 회로(150)는 기설정된 사이클 횟수 중 디지털 코드의 최상위 비트가 1인 사이클 횟수를 카운트하고, 최상위 비트가 1인 사이클 수가 기설정된 사이클 횟수의 과반 이상인지에 기초하여 보정 코드 생성할 수 있다. 시간-오프셋 보정 회로(150)의 구체적인 구조 및 동작에 대해서는 도 6을 참조하여 후술하도록 한다. For example, the time-offset correction circuit 150 counts the number of cycles in which the most significant bit of the digital code is 1 among the preset number of cycles, and calculates the correction code based on whether the number of cycles in which the most significant bit is 1 is more than half of the preset number of cycles. can create A detailed structure and operation of the time-offset correction circuit 150 will be described later with reference to FIG. 6 .

이하, 도 3a 내지 도 5를 참조하여, 본 개시의 일 실시예에 따른 난수 발생기(10)의 동작을 설명한다. Hereinafter, an operation of the random number generator 10 according to an embodiment of the present disclosure will be described with reference to FIGS. 3A to 5 .

도 3a 및 도 3b는 본 개시의 일 실시예에 따른 난수 발생기의 동작을 설명하기 위한 예시도이다. 3A and 3B are exemplary diagrams for explaining an operation of a random number generator according to an embodiment of the present disclosure.

도 4는 본 개시의 일 실시예에 따른 난수 발생기의 동작을 설명하기 위한 타이밍도이다.4 is a timing diagram illustrating an operation of a random number generator according to an embodiment of the present disclosure.

도 5는 본 개시의 일 실시예에 따른 난수 발생기의 카오스-맵이다. 5 is a chaos-map of a random number generator according to an embodiment of the present disclosure.

도 3a 및 도 4를 참조하면, 클럭 신호(CLK)의 상승-엣지(rising edge)에 의해 제1 활성화 신호(EN1)가 '1'(또는 logic high)이 되고, 이에 따라 시간-디지털 변환기(100)가 활성화된다. 3A and 4, the first activation signal EN1 becomes '1' (or logic high) by the rising edge of the clock signal CLK, and accordingly, the time-to-digital converter ( 100) is activated.

잔여 펄스 생성기(120)는 시간-디지털 변환기(100)의 출력 신호들 중 기설정된 선택 신호에 의해 선택된 기준 신호(40)의 상승을 감지하여 잔여 펄스(TDA_in)를 생성한다. 이때, 잔여 펄스(TDA_in)는 제1 활성화 신호(EN1)의 상승-엣지 및 기준 신호(40)의 상승-엣지 간의 시간 차에 대응하는 펄스 폭을 가질 수 있다. 실시예들에 따라, 잔여 펄스 생성기(120)는 기준 신호(40)의 상승에 응답하여, 시간-디지털 변환기(100)를 리셋(reset)시키는 신호(EOC)를 생성할 수 있다. The residual pulse generator 120 detects a rise of the reference signal 40 selected by a predetermined selection signal among output signals of the time-to-digital converter 100 and generates a residual pulse TDA_in. In this case, the residual pulse TDA_in may have a pulse width corresponding to a time difference between the rising edge of the first activation signal EN1 and the rising edge of the reference signal 40 . According to example embodiments, the residual pulse generator 120 may generate a signal EOC to reset the time-to-digital converter 100 in response to a rise of the reference signal 40 .

도 3b 및 도 4를 참조하면, 시간 증폭기(130)는 잔여 펄스(TDA_in)를 증폭하여 제2 활성화 신호(EN2)를 생성하고, 이에 따라 시간-디지털 변환기(100)가 다시 활성화된다. 시간-디지털 변환기(100)에 의해 양자화된 디지털 코드 중 최상위 비트를 제외한 나머지 하위 비트들은 난수로서 출력되고, 최상위 비트는 잔여 펄스 생성기(120)의 시간-오프셋을 보정하는데에 사용될 수 있다. Referring to FIGS. 3B and 4 , the time amplifier 130 amplifies the residual pulse TDA_in to generate the second activation signal EN2 , and accordingly, the time-to-digital converter 100 is activated again. Among the digital codes quantized by the time-to-digital converter 100, the remaining lower bits except for the highest bit are output as random numbers, and the highest bit can be used to correct the time-offset of the residual pulse generator 120.

한편, 시간-디지털 변환기(100)의 양자화 에러에 대응하는 시간 정보는 게이트 지연 라인에 저장되고, 다음 사이클에서 제1 활성화 신호(EN1)에 의해 잔여 펄스 생성기(120)로 전달되어 잔여 펄스(TDA_in)에 반영되게 된다. 즉, 시간 증폭기(130)는 이전 사이클에서의 양자화 에러에 대응하는 시간 정보를 증폭하여 다시 시간-디지털 변환기(100)로 인가한다.Meanwhile, time information corresponding to the quantization error of the time-to-digital converter 100 is stored in the gate delay line, and transmitted to the residual pulse generator 120 by the first activation signal EN1 in the next cycle, and then the residual pulse TDA_in ) will be reflected in That is, the time amplifier 130 amplifies time information corresponding to the quantization error in the previous cycle and applies the amplified time information to the time-to-digital converter 100 again.

이상과 같이, 시간 입력을 시간 증폭기(130)를 이용하여 증폭한 뒤, 그 양자화 에러를 시간 증폭기(130)의 입력으로 회귀시키는 재귀적 구조를 통해, 도 5와 같은 카오스-맵(Chaotic Map)이 구성될 수 있다. 이러한 카오스-맵을 기반으로 동작하는 난수 발생기(10)는, 동작 시마다 각종 잡음으로부터 영향을 받기 때문에 출력 값을 예측할 수 없게 되고, 이를 난수로서 활용할 수 있다.As described above, after amplifying the time input using the time amplifier 130, the chaos-map as shown in FIG. can be configured. Since the random number generator 10 operating based on such a chaos-map is affected by various types of noise every time it operates, an output value cannot be predicted and can be used as a random number.

실시예들에 따라, 오프셋으로 인해 시간 증폭기(130)의 입/출력이 카오스-맵의 범위를 이탈하는 경우를 방지하기 위해 시간-디지털 변환기(100)는 1bit의 리던던시(redundancy)를 가질 수 있다. According to embodiments, the time-to-digital converter 100 may have 1-bit redundancy to prevent input/output of the time amplifier 130 from deviating from the range of the chaos-map due to offset. .

이하, 도 6 내지 도 7을 참조하여, 본 개시의 일 실시예에 따른 잔여 펄스 생성기(120)의 시간-오프셋을 보정하는 방법을 설명한다. Hereinafter, a method of correcting the time-offset of the residual pulse generator 120 according to an embodiment of the present disclosure will be described with reference to FIGS. 6 and 7 .

도 6은 본 개시의 일 실시예에 따른 시간-오프셋 보정 회로를 개략적으로 나타낸 구성도이다. 6 is a schematic configuration diagram of a time-offset correction circuit according to an embodiment of the present disclosure.

전술한 바와 같이, 시간-오프셋 보정 회로(150)는 기설정된 사이클 횟수 중 디지털 코드의 최상위 비트가 1인 사이클 횟수를 카운트하고, 최상위 비트가 1인 사이클 수가 기설정된 사이클 횟수의 과반 이상인지에 기초하여 보정 코드를 생성할 수 있다. As described above, the time-offset correction circuit 150 counts the number of cycles in which the most significant bit of the digital code is 1 among the preset number of cycles, and based on whether the number of cycles in which the most significant bit is 1 is more than half of the preset number of cycles. to generate a correction code.

예를 들어, 도 6에 도시된 바와 같이 시간-오프셋 보정 회로(150)는 63회의 사이클 동안 디지털 코드의 최상위 비트가 1인 사이클 횟수를 카운트하고, 최상위 비트가 1인 사이클 횟수가 32회 이상이면 보정 코드를 1bit 감소시키고, 최상위 비트가 1인 사이클 횟수가 32회 미만이면 보정 코드를 1bit 증가시킬 수 있다. For example, as shown in FIG. 6, the time-offset correction circuit 150 counts the number of cycles in which the most significant bit of the digital code is 1 during 63 cycles, and if the number of cycles in which the most significant bit is 1 is 32 or more, The correction code can be decreased by 1 bit, and the correction code can be increased by 1 bit if the number of cycles in which the most significant bit is 1 is less than 32 times.

이를 위해, 본 개시의 일 실시예에 따른 시간-오프셋 보정 회로(150)는 디지털 코드의 최상위 비트가 1인 사이클 횟수를 카운트하는 제1 카운터, 총 사이클 횟수를 카운트하는 제2 카운터, 최상위 비트가 1인 사이클 수가 기설정된 사이클 횟수의 과반 이상인 경우를 검출하기 위한 플립-플롭 및 최상위 비트가 1인 사이클 수가 기설정된 사이클 횟수의 과반 이상인지 여부에 따라 보정 코드를 갱신하는 제3 카운터를 전부 또는 일부 포함할 수 있다. 여기서, 제1 카운터 및 제2 카운터는 클럭 신호(CLK)에 동기하는 업 카운터(up counter)로 구현되고, 제3 카운터는 총 사이클 횟수가 기설정된 사이클 횟수와 일치하는 경우에 생성되는 신호에 동기하는 업/다운 카운터(up/down counter)로 구현될 수 있다. 이때, 제1 내지 제3 카운터의 비트 수는 기설정된 사이클 횟수에 의해 결정될 수 있다. To this end, the time-offset correction circuit 150 according to an embodiment of the present disclosure includes a first counter that counts the number of cycles in which the most significant bit of the digital code is 1, a second counter that counts the total number of cycles, and the most significant bit of the digital code. A flip-flop for detecting when the number of cycles of 1 is more than half of the preset number of cycles and a third counter for updating a correction code depending on whether the number of cycles in which the most significant bit is 1 is more than half of the preset number of cycles, all or part of can include Here, the first counter and the second counter are implemented as an up counter synchronized with the clock signal CLK, and the third counter is synchronized with a signal generated when the total number of cycles coincides with the preset cycle number. It can be implemented as an up/down counter that In this case, the number of bits of the first to third counters may be determined by a preset number of cycles.

도 7은 본 개시의 일 실시예에 따른 시간-오프셋 보정이 가능한 잔여 펄스 생성기를 개략적으로 나타낸 구성도이다.7 is a configuration diagram schematically illustrating a residual pulse generator capable of time-offset correction according to an embodiment of the present disclosure.

도 7을 참조하면, 본 개시의 일 실시예에 따른 잔여 펄스 생성기(120)는 선택 신호에 기초하여 시간-디지털 변환기(100)의 출력 신호들 중 어느 하나를 기준 신호로서 선택하는 제1 멀티플렉서(multiplexer, MUX), 제1 활성화 신호(EN1) 및 기준 신호의 상승-엣지 간의 시간 차를 기반으로 펄스를 생성하는 SR-래치(SR-Latch) 및 복수의 커패시터(capacitor)를 전부 또는 일부 포함할 수 있다. 제1 멀티플렉서에 의해 기준 신호에 추가되는 지연을 고려하여, 제1 활성화 신호는 제2 멀티플렉서를 통해 SR-래치로 인가될 수 있다.Referring to FIG. 7 , the residual pulse generator 120 according to an embodiment of the present disclosure includes a first multiplexer that selects one of output signals of the time-to-digital converter 100 as a reference signal based on a selection signal ( A multiplexer (MUX), an SR-Latch for generating a pulse based on a time difference between the rising edge of the first activation signal (EN1) and the reference signal, and a plurality of capacitors in whole or in part. can Taking into account the delay added to the reference signal by the first multiplexer, the first activation signal may be applied to the SR-latch through the second multiplexer.

각 커패시터는 보정 코드의 각 비트에 의해 온/오프가 제어되는 스위칭 소자와 연결되어, 스위치드-커패시터 어레이(switched capacitor array)를 구성할 수 있다. 스위치드-커패시터 어레이는 SR-래치의 입력단 중 일단에 연결될 수 있다. 예컨대, 스위치드-커패시터 어레이는 기준 신호의 경로 상에 연결될 수 있다. Each capacitor may be connected to a switching element whose on/off is controlled by each bit of the correction code to constitute a switched capacitor array. A switched-capacitor array may be connected to one of the input terminals of the SR-latch. For example, a switched-capacitor array may be connected on the path of the reference signal.

보정 코드에 의해 각 스위칭 소자들이 온/오프됨에 따라 SR-래치의 입력단의 커패시턴스가 가변될 수 있다. 예컨대, 보정 코드의 값이 커지면 기준 신호의 경로 상에 연결되는 커패시턴스가 증가하고, 보정 코드의 값이 작아지면 기준 신호의 경로 상에 연결되는 커패시턴스가 감소할 수 있다. As each switching element is turned on/off by the correction code, the capacitance of the input terminal of the SR-latch may be varied. For example, if the value of the correction code increases, the capacitance connected to the reference signal path may increase, and if the value of the correction code decreases, the capacitance connected to the reference signal path may decrease.

이상과 같이, 본 개시의 일 실시예에 따르면, 보정코드에 의해 복수의 커패시터 중 적어도 하나가 기준 신호 또는 제1 활성화 신호의 경로 상에 연결되어 잔여 펄스 생성기(120)의 시간-오프셋이 조절될 수 있다. As described above, according to an embodiment of the present disclosure, at least one of the plurality of capacitors is connected to the path of the reference signal or the first activation signal by the correction code to adjust the time-offset of the residual pulse generator 120. can

이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely an example of the technical idea of the present embodiment, and various modifications and variations can be made to those skilled in the art without departing from the essential characteristics of the present embodiment. Therefore, the present embodiments are not intended to limit the technical idea of the present embodiment, but to explain, and the scope of the technical idea of the present embodiment is not limited by these embodiments. The scope of protection of this embodiment should be construed according to the claims below, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of rights of this embodiment.

10: 난수 발생기
100: 시간-디지털 변환기 110: 선택부
120: 잔여 펄스 생성기 130: 시간 증폭기
140: 출력부 150: 시간-오프셋 보정 회로10: random number generator
100: time-to-digital converter 110: selector
120: residual pulse generator 130: time amplifier
140: output unit 150: time-offset correction circuit

Claims (8)

제1 활성화 신호 또는 제2 활성화 신호에 의해 활성화되는 시간-디지털 변환기;
상기 제1 활성화 신호에 의한 시간-디지털 변환기의 출력 신호들 중 어느 하나를 기준 신호로 이용하여 잔여 펄스를 생성하는 잔여 펄스 생성기;
상기 잔여 펄스를 시간 영역에서 증폭하여 제2 활성화 신호를 생성하는 시간 증폭기; 및
상기 제2 활성화 신호에 의한 상기 시간-디지털 변환기의 출력 신호들을 기초로 디지털 코드를 생성하고, 상기 디지털 코드 중 적어도 하나의 비트를 난수로서 출력하는 출력부
를 포함하는 카오스 기반 난수 발생기.a time-to-digital converter activated by the first activation signal or the second activation signal;
a residual pulse generator generating a residual pulse by using one of output signals of the time-to-digital converter according to the first activation signal as a reference signal;
a time amplifier generating a second activation signal by amplifying the residual pulse in a time domain; and
An output unit generating a digital code based on output signals of the time-to-digital converter by the second activation signal and outputting at least one bit of the digital code as a random number.
A chaos-based random number generator comprising a. 제1항에 있어서,
상기 시간 증폭기는,
펄스 트레인(pulse-train) 기반의 시간차 증폭기인, 카오스 기반 난수 발생기.According to claim 1,
The time amplifier,
Pulse-train based time difference amplifier, chaos-based random number generator. 제1항에 있어서,
상기 잔여 펄스 생성기는,
상기 제1 활성화 신호 및 상기 기준 신호 간의 시간 차를 기반으로 상기 잔여 펄스를 생성하도록 구성된 카오스 기반 난수 발생기.According to claim 1,
The residual pulse generator,
A chaos-based random number generator configured to generate the residual pulse based on a time difference between the first activation signal and the reference signal. 제1항에 있어서,
상기 기준 신호는,
이전 사이클에서 상기 제2 활성화 신호에 의해 상기 시간-디지털 변환기가 생성하는 출력 신호들에 기반하여 선택되는 카오스 기반 난수 발생기.According to claim 1,
The reference signal is
A chaos-based random number generator selected based on output signals generated by the time-to-digital converter by the second activation signal in a previous cycle. 제4항에 있어서,
상기 잔여 펄스에는,
상기 이전 사이클에서 상기 시간-디지털 변환기의 양자화 에러(quantization error)에 대응하는 시간 정보가 반영되는 카오스 기반 난수 발생기.According to claim 4,
In the remaining pulse,
A chaos-based random number generator reflecting time information corresponding to a quantization error of the time-to-digital converter in the previous cycle. 제1항에 있어서,
상기 디지털 코드의 최상위 비트(MSB: Most Significant Bit)를 이용하여, 상기 잔여 펄스 생성기의 시간-오프셋(time-offset)을 보정하기위한 보정 코드를 생성하는 시간-오프셋 보정 회로
를 더 포함하는 카오스 기반 난수 발생기.According to claim 1,
A time-offset correction circuit for generating a correction code for correcting a time-offset of the residual pulse generator using a Most Significant Bit (MSB) of the digital code.
A chaos-based random number generator further comprising a. 제6항에 있어서,
상기 잔여 펄스 생성기는, 복수의 커패시터를 포함하고,
상기 보정 코드에 의해 상기 복수의 커패시터 중 적어도 하나가 상기 제1 활성화 신호 또는 상기 기준 신호의 경로 상에 연결되어 상기 잔여 펄스 생성기의 시간-오프셋이 조절되는 카오스 기반 난수 발생기.According to claim 6,
The residual pulse generator includes a plurality of capacitors,
At least one of the plurality of capacitors is connected to a path of the first activation signal or the reference signal by the correction code to adjust a time-offset of the residual pulse generator. 제6항에 있어서,
상기 시간-오프셋 보정 회로는,
기설정된 사이클 횟수 중 상기 디지털 코드의 최상위 비트가 1인 사이클 횟수를 카운트하고, 상기 최상위 비트가 1인 사이클 횟수가 상기 기설정된 사이클 횟수의 과반 이상인지에 기초하여 상기 보정 코드를 생성하는, 카오스 기반 난수 발생기.
According to claim 6,
The time-offset correction circuit,
Counting the number of cycles in which the most significant bit of the digital code is 1 among a preset number of cycles, and generating the correction code based on whether the number of cycles in which the most significant bit is 1 is more than half of the preset number of cycles, chaos-based random number generator.
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