KR20230093973A

KR20230093973A - Ultra sonic wave pulser and capacitive load driving apparatus

Info

Publication number: KR20230093973A
Application number: KR1020210183064A
Authority: KR
Inventors: 제민규; 최재석; 김철
Original assignee: 한국과학기술원
Priority date: 2021-12-20
Filing date: 2021-12-20
Publication date: 2023-06-27

Abstract

본 실시예의 초음파 펄서는: 제1 도전형의 제1 반도체 스위치와, 제2 도전형의 제2 반도체 스위치가 직렬로 연결된 제1 브랜치; 제1 도전형의 제3 반도체 스위치와, 상기 제2 도전형의 제4 반도체 스위치가 직렬로 연결된 제2 브랜치 및 상기 제1 브랜치와 상기 제2 브랜치를 연결하는 인덕터를 포함하는 구동부(driver unit) 및 상기 제1 내지 제4 반도체 스위치를 제어하는 제어부(controller unit)를 포함한다. The ultrasonic pulser of this embodiment includes: a first branch in which a first semiconductor switch of a first conductivity type and a second semiconductor switch of a second conductivity type are connected in series; A driver unit including a second branch connected in series to a third semiconductor switch of the first conductivity type and a fourth semiconductor switch of the second conductivity type, and an inductor connecting the first branch and the second branch and a controller unit controlling the first to fourth semiconductor switches.

Description

Ultrasonic pulser and capacitive load driving device {ULTRA SONIC WAVE PULSER AND CAPACITIVE LOAD DRIVING APPARATUS}

본 기술은 초음파 펄서 및 커패시터브 부하 구동 장치와 관련된다. The present technology relates to an ultrasonic pulser and a capacitive load driving device.

초음파를 발생하는 초음파 트랜스듀서는 저항, 커패시터 및 인덕터가 직렬로 연결된 브랜치와 커패시터가 형성된 브랜치가 병렬로 연결된 것으로 모델링될 수 있다. 이러한 모델링으로부터 초음파 트랜스듀서는 커패시티브 부하로 모델될 수 있다. An ultrasonic transducer that generates ultrasonic waves may be modeled as a branch in which a resistor, a capacitor, and an inductor are connected in series and a branch in which a capacitor is formed are connected in parallel. From this modeling, the ultrasonic transducer can be modeled as a capacitive load.

초음파 트랜스듀서는 주파수 영역별로 직렬로 연결된 저항과, 커패시터 및 인덕터가 공진하면 낮은 임피던스를 형성하고, 두 브랜치가 병렬로 공진하면 높은 임피던스를 형성한다. 초음파 트랜스듀서는 예시된 것과 같이 첫 번째 공진 주파수와 두 번째 공진 주파수 사이에서 동작하는 것이 일반적이다. The ultrasonic transducer forms a low impedance when a resistor, a capacitor, and an inductor connected in series for each frequency domain resonate, and forms a high impedance when the two branches resonate in parallel. As illustrated, the ultrasonic transducer is generally operated between a first resonant frequency and a second resonant frequency.

종래 기술의 초음파 트랜스듀서는 수 MHz, 수십V 의 구동 전압이 제공되어 동작하였다. 초음파 트랜스듀서는 상술한 바와 같이 커패시티브 부하로 모델될 수 있으며, 구동시 초음파 트랜스듀서에 제공된 에너지는 접지 전압으로 흘려져 버려지는 것이 일반적이었다. 특히 이러한 에너지 손실은 등가 커패시턴스, 초음파를 형성하기 위하여 제공되는 전압 크기의 제곱 및 주파수에 연관되며 손실은 CV²f 손실이라고 하였다. Conventional ultrasonic transducers operate by providing a driving voltage of several MHz and several tens of V. The ultrasonic transducer may be modeled as a capacitive load as described above, and energy provided to the ultrasonic transducer during driving is generally discarded as a ground voltage. In particular, this energy loss is related to the equivalent capacitance, the square of the magnitude of the voltage provided to form the ultrasonic wave, and the frequency, and the loss is referred to as CV ² f loss.

이러한 에너지 손실을 줄이기 위하여 버려지는 에너지를 커패시터를 이용하여 에너지 회수하는 등의 기술이 개발되었으나, 이론상 50%의 에너지 밖에 회수할 수 없었다. In order to reduce this energy loss, technologies such as recovering wasted energy using a capacitor have been developed, but theoretically only 50% of the energy could be recovered.

본 실시예로 해결하고자 하는 과제 중 하나는 이러한 종래 기술의 난점을 해소하기 위한 것으로, 초음파 트랜스듀서 구동시 제공된 에너지를 높은 비율로 회수하기 위한 것이다. One of the problems to be solved by this embodiment is to solve the difficulties of the prior art, and to recover the energy provided at the time of driving the ultrasonic transducer at a high rate.

본 실시예의 어느 한 측면에 의하면, 상기 인덕터는, 상기 제1 반도체 스위치와 상기 제2 반도체 스위치가 연결된 노드와, 상기 제3 반도체 스위치와 상기 제4 반도체 스위치가 연결된 노드에 연결된다. According to one aspect of the present embodiment, the inductor is connected to a node to which the first semiconductor switch and the second semiconductor switch are connected, and a node to which the third semiconductor switch and the fourth semiconductor switch are connected.

본 실시예의 어느 한 측면에 의하면, 상기 제1 내지 제4 반도체 스위치는, 각각 제1 전극, 제2 전극 및 제어 전극을 포함하며, 상기 제1 전극과 상기 제2 전극 사이에 기생 다이오드가 형성된다. According to one aspect of the present embodiment, each of the first to fourth semiconductor switches includes a first electrode, a second electrode, and a control electrode, and a parasitic diode is formed between the first electrode and the second electrode. .

본 실시예의 어느 한 측면에 의하면, 상기 초음파 펄서는, 상기 기생 다이오드와 병렬로 연결된 프리휠링(free wheeling) 다이오드를 더 포함한다. According to one aspect of this embodiment, the ultrasonic pulser further includes a free wheeling diode connected in parallel with the parasitic diode.

본 실시예의 어느 한 측면에 의하면, 상기 초음파 펄서는, 초음파 트랜스듀서를 구동하되, 상기 구동시 상기 초음파 트랜스듀서에 제공되는 에너지를 회수(retrieve)한다.According to one aspect of this embodiment, the ultrasonic pulser drives the ultrasonic transducer, and recovers energy provided to the ultrasonic transducer during the driving.

본 실시예의 어느 한 측면에 의하면, 상기 제어부는 상기 구동부를 복수개의 페이즈로 구동하며, 상기 복수개의 페이즈 중 어느 하나는, 상기 제3 반도체 스위치와 상기 인덕터를 통하여 커패시티브 부하인 초음파 트랜스듀서에 에너지를 제공하는 페이즈이고, 상기 복수개의 페이즈 중 다른 하나는, 상기 페이즈에서 상기 인덕터에 저장된 에너지가 상기 제4 반도체 스위치 및 제1 반도체 스위치를 통하여 구동전원으로 회수되는 페이즈이다.According to one aspect of this embodiment, the control unit drives the driving unit in a plurality of phases, and any one of the plurality of phases is applied to the ultrasonic transducer as a capacitive load through the third semiconductor switch and the inductor. This is a phase in which energy is provided, and another one of the plurality of phases is a phase in which energy stored in the inductor in the phase is recovered as driving power through the fourth semiconductor switch and the first semiconductor switch.

본 실시예의 어느 한 측면에 의하면, 상기 제어부는 상기 구동부를 복수개의 페이즈로 구동하며, 상기 복수개의 페이즈 중 어느 하나는, 상기 제1 반도체 스위치를 통하여 커패시티브 부하인 초음파 트랜스듀서에 에너지를 제공하는 페이즈이고, 상기 복수개의 페이즈 중 다른 하나는, 상기 인덕터에 저장된 에너지가 상기 제2 반도체 트랜지스터 및 상기 제3 반도체 트랜지스터를 통하여 상기 구동 전원으로 회수되는 페이즈이다.According to one aspect of this embodiment, the control unit drives the driving unit in a plurality of phases, and any one of the plurality of phases provides energy to the ultrasonic transducer as a capacitive load through the first semiconductor switch. and another one of the plurality of phases is a phase in which energy stored in the inductor is recovered as the driving power source through the second semiconductor transistor and the third semiconductor transistor.

본 실시예의 어느 한 측면에 의하면, 상기 복수개의 페이즈 중 다른 하나에 앞서, 상기 커패시티브 부하인 초음파 트랜스듀서에 저장된 에너지를 상기 인덕터에 제공하는 페이즈가 더 수행된다.According to one aspect of this embodiment, prior to the other one of the plurality of phases, a phase of providing energy stored in the ultrasonic transducer, which is the capacitive load, to the inductor is further performed.

본 실시예의 어느 한 측면에 의하면, 상기 제어부는 상기 구동부를 복수개의 페이즈로 구동하며, 상기 복수 의 페이즈 중 어느 하나는 상기 커패시티브 부하의 구동후 상기 제1 내지 제4 반도체 스위치를 모두 도통시켜 잔여 에너지를 방전하는 페이즈이다. According to one aspect of the present embodiment, the control unit drives the driving unit in a plurality of phases, and one of the plurality of phases conducts all of the first to fourth semiconductor switches after driving the capacitive load. This is the phase of discharging the remaining energy.

본 실시예의 어느 한 측면에 의하면, 상기 제1 도전형은 p 타입이고, 상기 제2 도전형은 n 타입이며, 상기 반도체 스위치는 MOSFET이다.According to one aspect of this embodiment, the first conductivity type is p-type, the second conductivity type is n-type, The semiconductor switch is a MOSFET.

본 실시예의 커패시티브 부하 구동 회로는: 고전압 레일과 접지 전압 레일 사이에 직렬로 연결된 반도체 스위치들을 포함하는 제1 브랜치와 제2 브랜치 및 상기 제1 브랜치와 상기 제2 브랜치를 연결하는 인덕터를 포함하며, 상기 커패시티브 부하와 출력 노드에서 연결된 H 브릿지(H bridge) 구동부; 상기 H 브릿지 구동부를 제어하는 제어부로, 상기 제어부는, 상기 커패시티브 부하 구동시 충전된 에너지가 구동 전원으로 회수(retrieve)되도록 상기 H 브릿지 구동부를 제어한다. The capacitive load driving circuit of this embodiment includes: a first branch and a second branch including semiconductor switches connected in series between a high voltage rail and a ground voltage rail and an inductor connecting the first branch and the second branch; and an H bridge driver connected to the capacitive load at an output node; A controller for controlling the H-bridge driver, wherein the controller controls the H-bridge driver to retrieve energy charged when the capacitive load is driven as driving power.

본 실시예의 어느 한 측면에 의하면, 상기 제1 브랜치는 직렬로 연결된 P 타입 반도체 스위치와 N 타입 반도체 스위치를 포함하고, 상기 제2 브랜치는 직렬로 연결된 P 타입 반도체 스위치와 N 타입 반도체 스위치를 포함하며, 상기 인덕터는 상기 제1 브랜치에서 상기 P 타입 반도체 스위치와 상기 N 타입 반도체 스위치가 연결된 상기 출력 노드와, 상기 제2 브랜치에서 상기 P 타입 반도체 스위치와 상기 N 타입 반도체 스위치가 연결된 노드 사이에 연결된다.According to one aspect of the present embodiment, the first branch includes a P-type semiconductor switch and an N-type semiconductor switch connected in series, and the second branch includes a P-type semiconductor switch and an N-type semiconductor switch connected in series, , The inductor is connected between the output node to which the P-type semiconductor switch and the N-type semiconductor switch are connected in the first branch and a node to which the P-type semiconductor switch and the N-type semiconductor switch are connected in the second branch. .

본 실시예의 어느 한 측면에 의하면, 상기 커패시티브 부하는 초음파 트랜스듀서이다. According to one aspect of this embodiment, the capacitive load is an ultrasonic transducer.

본 실시예의 어느 한 측면에 의하면, 상기 제어부는, 상기 출력 노드의 전압에 상응하는 전압을 제공받고 상기 반도체 스위치들을 도통 및 차단 타이밍을 제어하는 타이밍 신호를 형성하는 타이밍 제어 모듈과, 상기 타이밍 신호로부터 상기 반도체 스위치들을 제어하는 제어 신호를 형성하는 논리부를 포함한다. According to one aspect of the present embodiment, the control unit may include a timing control module receiving a voltage corresponding to the voltage of the output node and forming a timing signal for controlling turn-on and turn-off timing of the semiconductor switches; and a logic unit forming a control signal for controlling the semiconductor switches.

본 실시예의 어느 한 측면에 의하면, 상기 출력 노드의 전압에 상응하는 전압은, 상기 커패시티브 부하에 제공된 전압에 상응하되, 전압 레벨이 감소된 전압이다. According to one aspect of this embodiment, the voltage corresponding to the voltage of the output node corresponds to the voltage provided to the capacitive load, but the voltage level is reduced.

본 실시예의 어느 한 측면에 의하면, 상기 제어부는, 상기 출력 노드에서의 전압에 상응하는 전압과 기준 전압을 비교하여, 비교 결과에 따라 상기 H 브릿지 구동부를 제어하여 상기 인덕터에 충전되는 에너지를 제어하는 제1 제어 모듈과, According to one aspect of the present embodiment, the control unit compares a voltage corresponding to the voltage at the output node with a reference voltage, and controls the H-bridge driving unit according to the comparison result to control energy charged in the inductor. a first control module;

상기 출력 노드에서의 전압에 상응하는 전압과 기준 전압을 비교하고, 비교 결과에 따라 상기 인덕터에 충전된 에너지가 상기 H 브릿지를 통하여 구동 전원으로 회수되도록 상기 H 브릿지를 제어하는 제2 제어 모듈을 포함한다. A second control module for comparing a voltage corresponding to the voltage at the output node with a reference voltage and controlling the H bridge so that the energy charged in the inductor is recovered as driving power through the H bridge according to the comparison result. do.

본 실시예의 어느 한 측면에 의하면, 상기 제1 제어 모듈은, 상기 인덕터에 상기 에너지가 충전되는 시간을 제어하고, 상기 제2 제어 모듈은, 상기 인덕터가 상기 에너지를 방전하는 시간을 제어한다.According to one aspect of the present embodiment, the first control module controls a time for the energy to be charged in the inductor, and the second control module controls a time for the inductor to discharge the energy.

본 실시예의 어느 한 측면에 의하면, 상기 제어부는, 상기 커패시티브 부하의 구동시간에 상응하는 펄스 폭을 가지는 클록 신호를 입력받고 상기 펄스 폭 동안 상기 인덕터를 통하여 상기 커패시티브 부하를 구동하도록 상기 H 브릿지를 제어하는 로직 부를 포함한다. According to one aspect of the present embodiment, the control unit receives a clock signal having a pulse width corresponding to a driving time of the capacitive load and drives the capacitive load through the inductor during the pulse width. Contains the logic section that controls the H-bridge.

본 실시예의 어느 한 측면에 의하면, 상기 제어부는, 상기 출력 노드에서의 전압에 상응하는 전압과 접지 전압을 비교하여, 비교 결과에 따라 상기 H 브릿지 구동부를 제어하여 상기 커패시티브 부하에 충전된 에너지를 인덕터로 충전하는 제3 제어 모듈과, 상기 출력 노드에서의 전압에 상응하는 전압과 상기 접지 전압을 비교하고, 비교 결과에 따라 상기 인덕터에 충전된 에너지가 구동 전원으로 회수되도록 상기 H 브릿지를 제어하는 제4 제어 모듈을 포함한다. According to one aspect of the present embodiment, the control unit compares a voltage corresponding to the voltage at the output node with a ground voltage, and controls the H-bridge driving unit according to the comparison result so that the energy charged in the capacitive load A third control module for charging the inductor into the inductor, comparing a voltage corresponding to the voltage at the output node with the ground voltage, and controlling the H bridge so that the energy charged in the inductor is recovered as driving power according to the comparison result. It includes a fourth control module that does.

본 실시예의 어느 한 측면에 의하면, 상기 제3 제어 모듈은, 상기 인덕터에 상기 에너지가 충전되는 시간을 제어하고, 상기 제4 제어 모듈은, 상기 인덕터가 상기 에너지를 방전하는 시간을 제어한다.According to one aspect of the present embodiment, the third control module controls a time for the inductor to be charged with the energy, and the fourth control module controls a time for the inductor to discharge the energy.

본 실시예의 어느 한 측면에 의하면, 상기 충전된 에너지는, 상기 반도체 스위치들과 연결된 프리 휠링 다이오드(free wheeling diode)들 및 상기 반도체 스위치들의 기생 다이오드들 중 어느 하나 이상을 통해 상기 구동 전원으로 회수(retrieve)된다.According to one aspect of this embodiment, the charged energy is recovered as the driving power source through any one or more of free wheeling diodes connected to the semiconductor switches and parasitic diodes of the semiconductor switches ( retrieved).

본 실시예에 의하면 종래 기술에서 회수하지 못한 CV²f 손실을 최소화하여 보다 에너지 효율적으로 초음파 트랜스듀서, 커패시티브 부하를 구동할 수 있다는 장점이 제공된다. According to the present embodiment, an advantage is provided that the ultrasonic transducer and the capacitive load can be driven more energy-efficiently by minimizing the CV ² f loss that has not been recovered in the prior art.

도 1은 본 실시예에 의한 H 브릿지 구동부와 제어부를 예시한 도면이다.
도 2는 제어부의 개요를 도시한 도면이다.
도 3은 제어부가 반도체 스위치의 게이트 전극에 출력하는 제어 신호, H 브릿지의 각 노드에 형성된 전압 및 전류를 예시한 도면이다.
도 4는 제1 페이즈 동작을 개요적으로 예시한 도면이다.
도 5는 제1 페이즈에서 제어부의 제1 타이밍 제어 모듈의 동작을 설명하기 위한 타이밍 도면이다.
도 6은 제2 페이즈의 개요를 도시한 도면이다.
도 7은 제3 페이즈의 개요를 도시한 도면이다.
도 8은 제4 페이즈의 개요를 도시한 도면이다.
도 9는 제5 페이즈의 개요를 도시한 도면이다.
도 10은 방전 페이즈의 개요를 도시한 도면이다. 1 is a diagram illustrating an H-bridge driving unit and a control unit according to this embodiment.
2 is a diagram showing an outline of a control unit.
3 is a diagram illustrating a control signal output from a control unit to a gate electrode of a semiconductor switch and a voltage and current formed at each node of an H bridge.
4 is a diagram schematically illustrating a first phase operation.
5 is a timing diagram for explaining an operation of a first timing control module of a control unit in a first phase.
6 is a diagram showing the outline of the second phase.
7 is a diagram showing the outline of the third phase.
8 is a diagram showing the outline of the fourth phase.
9 is a diagram showing the outline of the fifth phase.
10 is a diagram showing an outline of a discharge phase.

이하에서는 첨부된 도면들을 참조하여 본 실시예를 설명한다. 도 1은 본 실시예에 의한 H 브릿지(H bridge) 구동부(driver unit, 100)와 제어부(200)를 예시한 도면이다. 도 1을 참조하면, 본 실시예에 의한 구동부(100)는 직렬로 연결된 제1 도전형의 제1 반도체 스위치(M1), 제2 도전형의 제2 반도체 스위치(M2)를 포함하는 제1 브랜치(B1)와 직렬로 연결된 제1 도전형의 제3 반도체 스위치(M3), 제2 도전형의 제4 반도체 스위치(M2)를 포함하는 제2 브랜치(B2)를 포함한다. Hereinafter, this embodiment will be described with reference to the accompanying drawings. 1 is a diagram illustrating an H bridge driver unit 100 and a control unit 200 according to this embodiment. Referring to FIG. 1 , the driver 100 according to the present embodiment includes a first branch including a first semiconductor switch M1 of a first conductivity type and a second semiconductor switch M2 of a second conductivity type connected in series. A second branch B2 including a third semiconductor switch M3 of a first conductivity type and a fourth semiconductor switch M2 of a second conductivity type connected in series with (B1).

도시된 실시예에서, 제1 내지 제4 트랜지스터(M1, M2, M3, M4)들은 모두 MOS 트랜지스터로 예시되었으나, 이는 실시예일 따름이며, 제어 전극에 제공되는 전기적 신호로 제1 단과 제2 단의 도통, 차단을 제어할 수 있는 반도체 스위치로 실시될 수 있다. In the illustrated embodiment, all of the first to fourth transistors M1, M2, M3, and M4 are illustrated as MOS transistors, but this is only an embodiment, and electrical signals provided to control electrodes are used to control the first and second terminals. It can be implemented as a semiconductor switch capable of controlling conduction and blocking.

일 실시예에서, 제1 내지 제4 트랜지스터(M1, M2, M3, M4)의 드레인 전극과 소스 전극에는 기생 다이오드(parasitic diode)가 형성될 수 있다. 일 실시예로, 제1 내지 제4 트랜지스터(M1, M2, M3, M4)의 드레인 전극과 소스 전극에는 별도의 다이오드가 연결될 수 있다. In one embodiment, parasitic diodes may be formed on drain electrodes and source electrodes of the first to fourth transistors M1 , M2 , M3 , and M4 . In an embodiment, separate diodes may be connected to drain electrodes and source electrodes of the first to fourth transistors M1 , M2 , M3 , and M4 .

제1 내지 제4 트랜지스터(M1, M2, M3, M4)의 드레인 전극과 소스 전극에 연결된 별도의 다이오드 및 기생 다이오드 중 어느 하나 이상은 프리휠링(free wheeling) 다이오드로 기능할 수 있다. 후술할 바와 같이 프리휠링 다이오드를 통하여 구동 전원으로 에너지가 회수될 수 있다. At least one of a separate diode and a parasitic diode connected to the drain and source electrodes of the first to fourth transistors M1, M2, M3, and M4 may function as a free wheeling diode. As will be described later, energy may be recovered as a driving power source through a freewheeling diode.

제1 브랜치(B1)에서 제1 트랜지스터(M1)와 제2 트랜지스터(M2)가 연결된 노드와 제2 브랜치(B2)에서 제3 트랜지스터(M3)와 제4 트랜지스터(M4)가 연결된 노드 사이에 인덕터(L)가 연결된다. 후술할 바와 같이, 인덕터(L)는 인덕터(L)를 통하여 흐르는 전류에 의하여 에너지를 충전하며, 충전된 에너지를 이후 별도의 페이즈에서 공급 전원(VDD)으로 제공할 수 있다. An inductor is formed between the node where the first transistor M1 and the second transistor M2 are connected in the first branch B1 and the node where the third transistor M3 and the fourth transistor M4 are connected in the second branch B2. (L) is connected. As will be described later, the inductor L is charged with energy by the current flowing through the inductor L, and the charged energy can then be provided as the supply voltage VDD in a separate phase.

도시된 실시예에서, 공급 전원(VDD)는 고압 전원일 수 있다. 부하(capacitive load)는 일 실시예로 초음파 트랜스듀서일 수 있으며, 저항, 커패시터 및 인덕터가 직렬로 연결된 가지와 커패시터를 포함하는 가지가 서로 병렬로 연결된 커패시티브 부하일 수 있다. 초음파 트랜스듀서가 목적하는 주파수의 초음파를 제공하도록 하기 위하여는 제공되는 전압이 10V ~ 50V의 고전압이 제공되어야 할 수 있다. 따라서, 공급 전원(VDD)는 초음파 트랜스듀서를 구동할 수 있는 10V ~ 50V의 고전압 전원일 수 있다. In the illustrated embodiment, the supply power source VDD may be a high-voltage power source. The load (capacitive load) may be an ultrasonic transducer in one embodiment, and may be a capacitive load in which a branch including a resistor, a capacitor, and an inductor are connected in series and a branch including a capacitor are connected in parallel with each other. In order for the ultrasonic transducer to provide ultrasonic waves of a desired frequency, a high voltage of 10V to 50V may be provided. Accordingly, the supply power supply VDD may be a high voltage power supply of 10V to 50V capable of driving the ultrasonic transducer.

도 2는 제어부(200)의 개요를 도시한 도면이다. 도 1 및 도 2를 참조하면, 제어부(200)는 타이밍 제어부와 로직부(250)를 포함할 수 있다. 2 is a diagram showing the outline of the control unit 200. Referring to FIGS. 1 and 2 , the controller 200 may include a timing controller and a logic unit 250 .

일 실시예로, 타이밍 제어부는 제1 타이밍 제어 모듈(210), 제2 타이밍 제어 모듈(220), 제3 타이밍 제어 모듈(230), 제4 타이밍 제어 모듈(240)을 포함하며, 각각 제1 타이밍 제어 신호(V_END1), 제2 타이밍 제어 신호(V_END2), 제3 타이밍 제어 신호(V_END3) 및 제4 타이밍 제어 신호(V_END4)를 출력한다. 각각의 타이밍 제어 모듈이 출력하는 타이밍 제어 신호들(V_END1, V_END2, V_END3, V_END4)은 H 브릿지(100)에 포함된 제1, 제2, 제3 및 제4 트랜지스터(M1, M2, M3, M4)의 도통 및 차단 시간을 제어한다. In one embodiment, the timing control unit includes a first timing control module 210, a second timing control module 220, a third timing control module 230, and a fourth timing control module 240, respectively. The timing control signal V _END1 , the second timing control signal V _END2 , the third timing control signal V _END3 , and the fourth timing control signal V _END4 are output. The timing control signals V _END1 , V _END2 , V _END3 , and V _END4 output from each timing control module are first, second, third, and fourth transistors M1 and M2 included in the H bridge 100. , M3, M4) control the on and off times.

로직부(250)는 제1 타이밍 제어 모듈(210), 제2 타이밍 제어 모듈(220), 제3 타이밍 제어 모듈(230), 제4 타이밍 제어 모듈(240)이 출력한 타이밍 제어 신호들(V_END1, V_END2, V_END3, V_END4) 및 외부 클록 신호(CLK_EXT)를 제공받고, 제1, 제2, 제3 및 제4 트랜지스터(M1, M2, M3, M4)의 도통 및/또는 차단을 제어하는 제어 신호를 형성하여 제1, 제2, 제3 및 제4 트랜지스터(M1, M2, M3, M4)의 게이트 전극에 제공한다. The logic unit 250 outputs the timing control signals V output by the first timing control module 210, the second timing control module 220, the third timing control module 230, and the fourth timing control module 240. _END1 , V _END2 , V _END3 , V _END4 ) and an external clock signal (CLK _EXT ) are provided, and the first, second, third, and fourth transistors (M1, M2, M3, and M4) conduct and/or block A control signal for controlling is provided to the gate electrodes of the first, second, third, and fourth transistors M1, M2, M3, and M4.

이하에서는 첨부된 도면들을 참조하여 본 실시예의 동작을 살펴본다. 도 3은 제어부(200)가 반도체 스위치(M1, M2, M3, M4)의 게이트 전극에 출력하는 제어 신호, H 브릿지(100)의 각 노드에 형성된 전압 및 전류를 예시한 도면이다. 도 4는 제1 페이즈(Φ1) 동작을 개요적으로 예시한 도면이다. Hereinafter, the operation of the present embodiment will be described with reference to the accompanying drawings. FIG. 3 is a diagram illustrating control signals output from the control unit 200 to the gate electrodes of the semiconductor switches M1, M2, M3, and M4, and voltages and currents formed at each node of the H bridge 100. Referring to FIG. 4 is a diagram schematically illustrating the operation of the first phase Φ1.

도 1 내지 도 4를 참조하면, 제어부(200)는, 제1 페이즈(Φ1)에서 제3 트랜지스터(M3)가 도통되고, 제1, 제2 및 제4 트랜지스터(M1, M2, M4)들이 차단되도록 제어 신호를 출력한다. 로직부(250)는 클록 신호(CLK_EXT)의 상승 에지(rising edge)로부터 제1 페이즈(Φ1) 구동을 시작할 수 있다.1 to 4, in the controller 200, the third transistor M3 conducts in the first phase Φ1 and the first, second, and fourth transistors M1, M2, and M4 are blocked. outputs a control signal. The logic unit 250 may start driving the first phase Φ1 from a rising edge of the clock signal CLK _EXT .

구동 전원(VDD)에서 도통된 제3 트랜지스터(M3) 및 인덕터(L)을 통하여 커패시티브 부하(capacitive load)에 전류가 제공되어 구동되며, 커패시티브 부하(capacitive load)와 인덕터(L)에는 에너지가 충전된다. 커패시티브 부하(capacitive load)와 연결된 구동부(100)의 출력노드의 전압(V_OUT)은 전류가 제공되어 부하(capacitive load)에 충전됨에 따라 상승한다. Current is provided to the capacitive load through the third transistor M3 and the inductor L, which are conducted from the driving power source VDD, and driven, and the capacitive load and the inductor L is charged with energy. The voltage (V _OUT ) of the output node of the driving unit 100 connected to the capacitive load increases as current is provided and the load is charged.

도 5는 제1 페이즈(Φ1)에서 제어부의 제1 타이밍 제어 모듈(210)의 동작을 설명하기 위한 타이밍 도면이다. 도 2 내지 도 5를 참조하면, H 브릿지(100)와 커패시티브 부하(capacitive load)가 연결된 출력 노드에서의 전압(V_OUT)은 두 커패시터에 의하여 분배되며, 분배된 전압(V_SEN)은 비교기(212)로 입력된다. 일 실시예로, 제1 비교 클록(CLK_COMP1)은 제1 타이밍 제어 모듈(210)이 출력하는 제1 타이밍 제어 신호(V_END1)에 동기화된 에지를 가지는 클록일 수 있다. 5 is a timing diagram for explaining the operation of the first timing control module 210 of the control unit in the first phase Φ1. 2 to 5, the voltage (V _OUT ) at the output node to which the H bridge 100 and the capacitive load are connected is divided by the two capacitors, and the divided voltage (V _SEN ) is It is input to the comparator 212. As an example, the first comparison clock CLK _COMP1 may be a clock having an edge synchronized with the first timing control signal V _END1 output from the first timing control module 210 .

상술한 바와 같이 H 브릿지(100)는 고압전압(HVDD)을 이용하여 커패시티브 부하(capacitive load)를 구동하므로, H 브릿지(100)의 출력 전압(V_OUT)은 소자를 이용하여 신호 처리를 수행하기에 큰 전압일 수 있다. 따라서 H 브릿지(100)의 출력 전압(V_OUT)을 커패시터로 전압 분배한다.As described above, since the H bridge 100 drives a capacitive load using the high voltage voltage (HVDD), the output voltage (V _OUT ) of the H bridge 100 is used for signal processing using a device. It can be a great voltage to perform. Therefore, the output voltage (V _OUT ) of the H bridge 100 is voltage-divided by the capacitors.

비교기(212)는 분배된 전압(V_SEN)과 기준 전압(V_REF)을 비교하여 비교 결과에 상응하는 펌프 업 신호(UP1), 펌프 다운 신호(DN1)를 전하 펌프(214)에 출력한다. 비교기(212)는 클록 입력으로 제공된 제1 비교 클록(CLK_COMP1)을 제공받고, 제1 비교 클록(CLK_COMP1)의 상승 에지(rising edge)에 분배된 전압(V_SEN)과 기준 전압(V_REF)의 비교 결과에 상응하는 신호를 출력한다. The comparator 212 compares the divided voltage V _SEN with the reference voltage V _REF and outputs a pump-up signal UP1 and a pump-down signal DN1 corresponding to the comparison result to the charge pump 214 . The comparator 212 receives the first comparison clock (CLK _COMP1 ) provided as a clock input, and divides the voltage (V _SEN ) and the reference voltage (V _REF ) at the rising edge of the first comparison clock (CLK _COMP1 ). ) outputs a signal corresponding to the comparison result.

일 실시예로, 비교기(212)는 분배된 전압(V_SEN)이 기준 전압(V_REF)에 비하여 더 크면 펌프 업 신호(UP1)를 전하 펌프(214)에 출력하나, 분배된 전압(V_SEN)이 기준 전압(V_REF)에 비하여 작으면 펌프 다운 신호(DN1)를 전하 펌프(214)에 출력한다. In one embodiment, the comparator 212 outputs the pump-up signal UP1 to the charge pump 214 when the divided voltage V _SEN is greater than the reference voltage V _REF , but the divided voltage V _SEN ) is smaller than the reference voltage V _REF , the pump down signal DN1 is output to the charge pump 214 .

도시된 실시예에서, 제1 비교 클록(CLK_COMP1)의 세 주기까지는 기준 전압(V_REF)이 분배된 전압(V_SEN)에 비하여 더 크므로 비교기(212)는 전하 펌프(214)에 펌프 다운 신호(DN1)를 출력한다. In the illustrated embodiment, up to three cycles of the first comparison clock (CLK _COMP1 ), comparator 212 pumps down charge pump 214 because reference voltage (V _REF ) is greater than divided voltage (V _SEN ). A signal DN1 is output.

펌프 다운 신호(DN1)가 제공된 전하 펌프(214)는 커패시터(C_P1)와 연결된 전원(I_1DN)을 제어하여 커패시터(C_P1)에 충전된 전하를 접지 전위로 드레인(drain) 한다. 반대로, 전하 펌프(214)에 펌프 업 신호(UP1)가 제공되면 커패시터(C_P1)와 연결된 전원(I_1DN)을 제어하여 커패시터(C_P1)에 전하가 충전되도록 한다. The charge pump 214 provided with the pump-down signal DN1 drains the charge stored in the capacitor C _P1 to the ground potential by controlling the power source I _1DN connected to the capacitor C _P1 . Conversely, when the pump-up signal UP1 is provided to the charge pump 214, the capacitor C _P1 and the connected power source I _1DN are controlled so that the capacitor C _P1 is charged.

제1 비교 클록(CLK_COMP1)의 세 주기까지는 기준 전압(V_REF)이 분배된 전압(V_SEN)에 비하여 더 크므로 커패시터(C_P1)에 충전된 전하는 접지 전위로 방전되므로, 전하 펌프가 출력하는 지연 제어 신호(V_C1)는 감소한다. Up to three cycles of the first comparison clock (CLK _COMP1 ), since the reference voltage (V _REF ) is greater than the divided voltage (V _SEN ), the charge charged in the capacitor (C _P1 ) is discharged to the ground potential, so that the charge pump outputs The delay control signal (V _C1 ) is reduced.

지연 제어 신호(V_C1)는 지연 셀(216)에 제공된다. 지연 셀(216)은 지연 커패시터(C_D1)와 연결된 제어 전류원(I_D1)을 포함한다. 지연 셀(216)은 지연 제어 신호(V_C1)의 레벨에 상응하는 펄스 폭을 가지는 제1 타이밍 제어 신호(V_END1)를 형성하여 출력한다. 일 예로, 제어 전류원(I_D1)에 지연 제어 신호(V_C1)가 제공된다. 제어 전류원(I_D1)은 클록 신호(CLK_EXT)의 상승에지에서 시작하여 지연 커패시터(C_D1)에 충전된 전하를 접지 전위로 드레인(drain)하여 제1 타이밍 제어 신호(V_END1)의 하강 에지를 형성한다. 지연 셀(216)은 지연 커패시터(C_D1)에 충전된 전위가 미리 정해진 전압에 상응하면 제1 타이밍 제어 신호(V_END1)의 상승 에지를 형성하고 출력한다. 따라서, 지연 셀(216)이 출력하는 제1 타이밍 제어 신호(V_END1)의 펄스 폭은 제어 전류원(I_D1)이 지연 커패시터(C_D1)로부터 방전하는 전류의 양에 의하여 결정되고, 이는 지연 제어 신호(V_C1)에 따라 결정된다. Delay control signal V _C1 is provided to delay cell 216 . Delay cell 216 includes a control current source (I _D1 ) coupled with a delay capacitor (C _D1 ). The delay cell 216 forms and outputs the first timing control signal V _END1 having a pulse width corresponding to the level of the delay control signal V _C1 . For example, the delay control signal V _C1 is provided to the control current source I _D1 . The control current source (I _D1 ) starts at the rising edge of the clock signal (CLK _EXT ) and drains the charge stored in the delay capacitor (C _D1 ) to the ground potential to generate the falling edge of the first timing control signal (V _END1 ). form The delay cell 216 forms and outputs a rising edge of the first timing control signal V _END1 when the potential charged in the delay capacitor C _D1 corresponds to a predetermined voltage. Therefore, the pulse width of the first timing control signal V _END1 output from the delay cell 216 is determined by the amount of current discharged from the delay capacitor C _D 1 by the control current source I _D1 , which is It is determined according to the control signal (V _C1 ).

도 5로 예시된 것과 같이 제1 비교 클록(CLK_COMP1)의 첫 세 주기 동안은 지연 제어 신호(V_C1)의 레벨이 낮아지며, 그에 따라 제어 전류원(I_D1)이 지연 커패시터(C_D1)으로부터 접지 전위로 방전하는 전류의 양이 적어진다. 따라서, 비교적 긴 시간 동안 방전을 수행하여야 목적하는 전압에 도달하므로, 제1 타이밍 제어 신호(V_END1)의 펄스폭은 점차 증가한다. 제1 타이밍 제어 신호(V_END1)의 펄스 폭은 제3 트랜지스터(M3)에 제공되는 제어 신호의 펄스 폭에 상응한다. 따라서, 제1 타이밍 제어 신호(V_END1)의 펄스폭이 증가함에 따라 제3 트랜지스터(M3)가 도통되는 시간이 증가한다. As illustrated in FIG. 5 , during the first three cycles of the first comparison clock (CLK _COMP1 ), the level of the delay control signal (V _C1 ) is lowered, and accordingly, the control current source (I _D1 ) is grounded from the delay capacitor (C _D1 ). The amount of current discharged to the potential is reduced. Therefore, since the discharge must be performed for a relatively long time to reach a target voltage, the pulse width of the first timing control signal V _END1 gradually increases. The pulse width of the first timing control signal V _END1 corresponds to the pulse width of the control signal provided to the third transistor M3. Accordingly, as the pulse width of the first timing control signal V _END1 increases, the conduction time of the third transistor M3 increases.

또한, 도 5로 예시된 것과 같이 제1 비교 클록(CLK_COMP1)의 네 번째 주기에서는 기준 전압(V_REF)과 분배된 전압(V_SEN) 사이의 크기 관계가 역전된다. 따라서, 지연 제어 신호(V_C1)의 레벨은 상승하며, 그에 따라 제어 전류원(I_D1)이 지연 커패시터(C_D1)으로부터 접지 전위로 방전하는 전류의 양이 증가한다. 따라서, 제1 타이밍 제어 신호(V_END1)의 펄스폭은 감소한다. 도시된 예와 같이 기준 전압(V_REF)과 분배된 전압(V_SEN)의 크기가 미리 정해진 범위 이내의 차이가 있는 경우에는 전하 펌프(214)가 출력하는 펌프 업 신호(UP1)와 펌프 다운 신호(DN1)는 서로 교번하며, 제1 타이밍 제어 신호(V_END1)의 펄스폭은 증가 및 감소를 반복한다. Also, as illustrated in FIG. 5 , in the fourth period of the first comparison clock CLK _COMP1 , the magnitude relationship between the reference voltage V _REF and the divided voltage V _SEN is reversed. Accordingly, the level of the delay control signal V _C1 rises, and accordingly, the amount of current discharged from the delay capacitor C _D1 to the ground potential by the control current source I _D1 increases. Accordingly, the pulse width of the first timing control signal V _END1 decreases. As shown in the illustrated example, when there is a difference between the reference voltage (V _REF ) and the divided voltage (V _SEN ) within a predetermined range, the charge pump 214 outputs a pump-up signal (UP1) and a pump-down signal. (DN1) alternate with each other, and the pulse width of the first timing control signal (V _END1 ) repeats increasing and decreasing.

위에서 설명된 예와 같이 커패시티브 부하(capacitive load)에 목적하는 레벨로 충전되는 경우에는 펌프 업 신호(UP1)와 펌프 다운 신호(DN1)는 서로 교번하며, 제1 타이밍 제어 신호(V_END1)의 펄스폭은 증가 및 감소를 반복한다. 제어부는 펌프 업 신호(UP1)와 펌프 다운 신호(DN1)가 미리 정해진 회수로 반복하면 제2 페이즈(Φ2)로 진행한다. As in the example described above, when the capacitive load is charged to a desired level, the pump-up signal UP1 and the pump-down signal DN1 alternate with each other, and the first timing control signal V _END1 The pulse width of increases and decreases repeatedly. The control unit proceeds to the second phase Φ2 when the pump-up signal UP1 and the pump-down signal DN1 are repeated a predetermined number of times.

도 6은 제2 페이즈(Φ2)의 개요를 도시한 도면이다. 제2 페이즈(Φ2)에서, 제어부(200)는 제1 내지 제4 트랜지스터(M1, M2, M3, M4)들이 모두 차단되도록 제어한다. 제어부(200)는 제1 트랜지스터(M1) 및 제3 트랜지스터의 게이트 전극에 논리 하이 신호를 제공하고, 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)의 게이트 전극에 논리 로우 신호를 제공한다. 6 is a diagram showing the outline of the second phase Φ2. In the second phase Φ2, the controller 200 controls all of the first to fourth transistors M1, M2, M3, and M4 to be cut off. The controller 200 provides a logic high signal to the gate electrodes of the first and third transistors M1 and M1, and provides a logic low signal to the gate electrodes of the second and third transistors M2 and M3.

도 6으로 예시된 것과 제1 내지 제4 트랜지스터(M1, M2, M3, M4)들이 모두 차단되나, 인덕터(L)는 제1 트랜지스터(M1) 및 제4 트랜지스터(M4) 다이오드를 통하여 전류를 구동 전원으로 흘린다. 따라서, 인덕터에 충전된 에너지는 전류의 형태로 구동 전원으로 회수(retrieve)된다. 또한, 제2 페이즈에서 전류는 제1 트랜지스터(M1)의 프리휠링 다이오드를 통해 흐르므로, 프리휠링 다이오드에는 도통 전압(Vdiode)이 형성된다. 따라서, 도통 전압(Vdiode)에 의한 영향에 의하여 구동부(100) 출력 노드에서의 출력 전압(Vout)은 구동 전압(VDD)과 도통 전압(Vdiode)이 도합된 전압까지 상승할 수 있다. Although all of the first to fourth transistors M1, M2, M3, and M4 as illustrated in FIG. 6 are blocked, the inductor L drives current through the diodes of the first transistor M1 and the fourth transistor M4. drain with power Accordingly, the energy charged in the inductor is retrieved as a driving power source in the form of current. Also, since the current flows through the freewheeling diode of the first transistor M1 in the second phase, a conduction voltage Vdiode is formed in the freewheeling diode. Accordingly, the output voltage Vout at the output node of the driver 100 may rise to a voltage obtained by combining the driving voltage VDD and the conduction voltage Vdiode due to the influence of the conduction voltage Vdiode.

제2 페이즈(Φ2)에서 제2 타이밍 제어 모듈(220)에 포함된 비교기(222)는 분배된 전압(V_SEN)과 기준 전압(V_REF)을 비교하여 비교 결과에 상응하는 펌프 업 신호(UP2), 펌프 다운 신호(DN2)를 전하 펌프(224)에 출력한다. 비교기(222)는 클록 입력으로 제공된 제2 비교 클록(CLK_COMP2)을 제공받고, 제2 비교 클록(CLK_COMP2)에 동기되어 분배된 전압(V_SEN)과 기준 전압(V_REF)의 비교 결과에 상응하는 신호를 출력한다. In the second phase (Φ2), the comparator 222 included in the second timing control module 220 compares the divided voltage (V _SEN ) with the reference voltage (V _REF ) and compares the pump-up signal (UP2) corresponding to the comparison result. ), the pump down signal DN2 is output to the charge pump 224. The comparator 222 receives the second comparison clock (CLK _COMP2 ) provided as a clock input, and is synchronized with the second comparison clock (CLK _COMP2 ) based on the comparison result between the divided voltage (V _SEN ) and the reference voltage (V _REF ). outputs the corresponding signal.

일 실시예로, 비교기(222)는 분배된 전압(V_SEN)이 기준 전압(V_REF)에 비하여 더 크면 펌프 업 신호(UP2)를 전하 펌프(224)에 출력하나, 분배된 전압(V_SEN)이 기준 전압(V_REF)에 비하여 작으면 펌프 다운 신호(DN2)를 전하 펌프(224)에 출력한다. In one embodiment, the comparator 222 outputs the pump-up signal UP2 to the charge pump 224 when the divided voltage V _SEN is greater than the reference voltage V _REF , but the divided voltage V _SEN ) is smaller than the reference voltage V _REF , the pump down signal DN2 is output to the charge pump 224 .

펌프 다운 신호(DN2)가 제공된 전하 펌프(224)는 커패시터(C_P2)와 연결된 전원(I_2DN)을 제어하여 커패시터(C_P2)에 충전된 전하를 접지 전위로 드레인(drain) 한다. 반대로, 전하 펌프(224)에 펌프 업 신호(UP2)가 제공되면 커패시터(C_P2)와 연결된 전원(I_2UP)을 제어하여 커패시터(C_P2)에 전하가 충전되도록 한다. The charge pump 224 provided with the pump-down signal DN2 drains the charge stored in the capacitor C _P2 to the ground potential by controlling the power I _2DN connected to the capacitor C _P2 . Conversely, when the pump-up signal UP2 is provided to the charge pump 224, the capacitor C _P2 and the connected power supply I _2UP are controlled so that the capacitor C _P2 is charged.

전하 펌프(234)에 펌프 업 신호(UP2) 및 펌프 다운 신호(DN2)가 제공되어 커패시터(C_P2)에 형성된 신호는 제2 지연 신호(V_C2)로, 제2 지연 제어 신호(V_C2)는 지연 셀(226)에 제공된다. 지연 셀(226)은 지연 커패시터(C_D2)와 연결된 제어 전류원(I_D2)을 포함한다. 지연 셀(226)은 지연 제어 신호(V_C2)의 레벨에 상응하는 펄스 폭을 가지는 제2 타이밍 제어 신호(V_END2)를 형성하여 출력한다. 일 예로, 제어 전류원(I_D2)에 지연 제어 신호(V_C2)와 제1 타이밍 제어 신호(V_END1)가 제공된다. 제어 전류원(I_D2)은 제1 타이밍 제어 신호(V_END1)의 상승에지에서 시작하여 지연 커패시터(C_D2)에 충전된 전하를 접지 전위로 드레인(drain)하여 제2 타이밍 제어 신호(V_END2)의 하강 에지를 형성한다. 지연 셀(226)은 지연 커패시터(C_D2)에 충전된 전위가 미리 정해진 전압에 도달하면 제2 타이밍 제어 신호(V_END2)의 상승 에지를 형성하고 출력한다. 따라서, 지연 셀(226)이 출력하는 제2 타이밍 제어 신호(V_END2)의 펄스 폭은 제어 전류원(I_D2)이 지연 커패시터(C_D2)로부터 방전하는 전류의 양에 의하여 결정되고, 이는 지연 제어 신호(V_C2)에 상응한다. The pump-up signal (UP2) and the pump-down signal (DN2) are provided to the charge pump 234, and the signal formed on the capacitor (C _P2 ) is the second delay signal (V _C2 ), and the second delay control signal (V _C2 ) is provided to the delay cell 226. Delay cell 226 includes a control current source (I _D2 ) coupled with a delay capacitor (C _D2 ). The delay cell 226 forms and outputs the second timing control signal V _END2 having a pulse width corresponding to the level of the delay control signal V _C2 . For example, the delay control signal V _C2 and the first timing control signal V _END1 are provided to the control current source I _D2 . The control current source (I _D2 ) starts at the rising edge of the first timing control signal (V _END1 ) and drains the charge stored in the delay capacitor (C _D2 ) to the ground potential to generate the second timing control signal (V _END2 ). forms the falling edge of The delay cell 226 forms and outputs a rising edge of the second timing control signal V _END2 when the potential charged in the delay capacitor C _D2 reaches a predetermined voltage. Therefore, the pulse width of the second timing control signal V _END2 output from the delay cell 226 is determined by the amount of current discharged from the delay capacitor C _D2 by the control current source I _D2 , which is the delay control Corresponds to signal V _C2 .

분배된 전압(V_SEN)이 기준 전압(V_REF)과 미리 정해진 범위내에서 서로 유사하면, 제1 페이즈에서와 같이 전하 펌프(224)가 출력하는 펌프 업 신호(UP2), 펌프 다운 신호(DN2)신호는 서로 교번한다. 또한, 제2 타이밍 제어 신호(V_END2)의 펄스폭은 증가 및 감소를 반복한다. 제어부는 펌프 업 신호(UP2)와 펌프 다운 신호(DN2)가 미리 정해진 회수로 반복하면 제3 페이즈(Φ3)로 진행한다. When the divided voltage (V _SEN ) is similar to the reference voltage (V _REF ) within a predetermined range, the pump-up signal (UP2) and the pump-down signal (DN2) output from the charge pump 224 as in the first phase. ) signals alternate with each other. Also, the pulse width of the second timing control signal V _END2 repeats increasing and decreasing. The control unit proceeds to the third phase Φ3 when the pump-up signal UP2 and the pump-down signal DN2 are repeated a predetermined number of times.

또한, 도 3에서 도시된 것과 같이 제2 페이즈에서 인덕터(L)가 저장된 에너지를 전류의 형태로 구동 전압에 제공함에 따라 구동 전원에서 흐르는 전류(i_VDD)는 음의 값을 가지는 것을 확인할 수 있다. 따라서, 인덕터(L)가 저장된 에너지를 전류의 형태로 구동 전압에 제공하면서 인덕터(L)에 충전된 에너지가 구동 전원(VDD)으로 회수된다.In addition, as shown in FIG. 3, as the inductor L provides the stored energy in the form of current to the driving voltage in the second phase, it can be confirmed that the current (i _VDD ) flowing from the driving power source has a negative value. . Accordingly, the energy stored in the inductor L is supplied to the driving voltage in the form of current, and the energy charged in the inductor L is recovered as the driving power source VDD.

도 7은 제3 페이즈(Φ3)의 개요를 도시한 도면이다. 도 7을 참조하면, 제3 페이즈(Φ3)에서, 제어부(200)는 도 7로 예시된 것과 같이 제1 트랜지스터(M1)과 제3 트랜지스터(M3)가 도통되도록 제어한다. 제1 트랜지스터(M1)과 제3 트랜지스터(M3)가 도통됨에 따라 인덕터(L) 양단의 전압은 동일하여 인덕터(L)를 통해 전류가 흐르지 않으며, 따라서, 인덕터(L)에는 에너지가 저장되지 않는다. 7 is a diagram showing the outline of the third phase (Φ3). Referring to FIG. 7 , in the third phase Φ3 , the controller 200 controls the first transistor M1 and the third transistor M3 to be conductive as illustrated in FIG. 7 . As the first transistor M1 and the third transistor M3 conduct, the voltage across the inductor L is the same, so no current flows through the inductor L, and therefore, no energy is stored in the inductor L. .

제1 트랜지스터(M1)가 도통되어 커패시티브 부하(capapcitive load)로 전류가 제공되어 커패시티브 부하(capapcitive load)가 구동된다. 일 예로, 커패시티브 부하(capapcitive load)가 초음파 트랜스듀서인 경우에, 초음파 트랜스듀서는 제3 페이즈(Φ3)의 지속시간 동안 초음파 펄스를 출력한다. 또한, 커패시티브 부하(capapcitive load)는 제3 페이즈(Φ3) 동안 에너지를 제공받고 목적하는 동작을 수행한다. 다만, 도 3에는 i_VDD가 0 인 것으로 도시되었으나, 도 3으로 도시된 i_VDD는 부하에 제공되어 목적하는 동작을 수행하게 하는 전류 성분을 나타내는 것이 아니라, 인덕터와 커패시터등의 에너지 저장소자에 제공되어 회수될 수 있는 에너지에 상응하는 전류 혹은 전압을 나타내는 것이다. 따라서, 제3 페이즈(Φ3)에서 전류가 구동 전원을 통하여 부하로 제공되고 있으며, 부하는 목적하는 동작을 수행한다. The first transistor M1 is conducted and current is provided to the capacitive load to drive the capacitive load. For example, when a capacitive load is an ultrasonic transducer, the ultrasonic transducer outputs ultrasonic pulses for the duration of the third phase Φ3. In addition, the capacitive load receives energy during the third phase Φ3 and performs a desired operation. However, although i _VDD is shown as 0 in FIG. 3, i _VDD shown in FIG. 3 does not represent a current component that is provided to the load to perform a desired operation, but is provided to energy storage elements such as inductors and capacitors. It represents the current or voltage corresponding to the energy that can be recovered. Accordingly, current is provided to the load through the driving power source in the third phase Φ3, and the load performs a desired operation.

도 2 및 도 3를 참조하면, 제3 페이즈(Φ3)는 제2 페이즈(Φ2)의 종료시 수행될 수 있으며, 클록(CLK_EXT)의 하강 에지(falling edge)에 의하여 종료할 수 있다. 로직부(250)는 제2 페이즈(Φ2)의 종료 후, 제1 및 제3 트랜지스터(M1, M3)를 도통시키는 제어신호를 출력할 수 있으며, 클록(CLK_EXT)의 하강 에지(falling edge)에 의하여 종료하도록 한다. Referring to FIGS. 2 and 3 , the third phase Φ3 may be performed when the second phase Φ2 ends, and may be terminated by a falling edge of the clock CLK _EXT . The logic unit 250 may output a control signal for conducting the first and third transistors M1 and M3 after the second phase Φ2 is finished, and the falling edge of the clock CLK _EXT to be terminated by

도 8은 제4 페이즈(Φ4)의 개요를 도시한 도면이다. 도 7을 참조하면, 제4 페이즈(Φ4)에서 제1, 제2 및 제3 트랜지스터(M1, M2, M3)가 차단되고, 제4 트랜지스터(M4)가 도통된다. 따라서, 커패시티브 부하(capapcitive load)는 충전된 에너지를 전류의 형태로 인덕터(L)에 제공하며, 전류는 제4 트랜지스터(M4)를 통해 접지 전위로 흐른다. 다만, 제어부(200)는 커패시티브 부하에 충전된 에너지가 접지 전위로 방전되지 않도록 스위치의 도통 시간을 제어한다. 8 is a diagram showing the outline of the fourth phase (Φ4). Referring to FIG. 7 , in the fourth phase Φ4, the first, second, and third transistors M1, M2, and M3 are blocked, and the fourth transistor M4 is turned on. Thus, the capacitive load supplies the charged energy to the inductor L in the form of current, and the current flows to the ground potential through the fourth transistor M4. However, the controller 200 controls the conduction time of the switch so that the energy charged in the capacitive load is not discharged to the ground potential.

제4 페이즈(Φ4)는 부하(CL)에 충전된 에너지가 전류의 형태로 인덕터(L)로 이동하는 과정이므로 전원을 흐르는 전류(i_VDD)의 변화는 없다. 또한, 제4 페이즈(Φ4)에서 커패시티브 부하(capapcitive load)의 전압(Vout)은 커패시티브 부하(capapcitive load)에 충전된 전압이 방전됨에 따라 감소한다. In the fourth phase (Φ4), since the energy charged in the load (CL) moves to the inductor (L) in the form of current, there is no change in the current (i _VDD ) flowing through the power supply. Also, in the fourth phase Φ4, the voltage Vout of the capacitive load decreases as the voltage charged in the capacitive load is discharged.

다시 도 2를 참조하면, 비교기(232)는 분배된 전압(V_SEN)과 접지 전압을 비교하여 비교 결과에 상응하는 펌프 업 신호(UP3), 펌프 다운 신호(DN3)를 전하 펌프(234)에 출력한다. 비교기(232)는 클록 입력으로 제공된 반전된 클록(CLKB)을 제공받고, 반전 클록의 상승 에지(즉, 클록(CLK_EXT)의 하강 에지(falling edge)에 분배된 전압(V_SEN)과 기준 전압(V_REF)의 비교 결과에 상응하는 신호를 출력한다. Referring back to FIG. 2 , the comparator 232 compares the divided voltage V _SEN with the ground voltage and provides a pump-up signal UP3 and a pump-down signal DN3 corresponding to the comparison result to the charge pump 234 . print out Comparator 232 receives an inverted clock (CLKB) provided as a clock input, and a voltage (V _SEN ) divided on a rising edge of the inverted clock (ie, a falling edge of clock (CLK _EXT )) and a reference voltage Outputs a signal corresponding to the comparison result of (V _REF ).

일 실시예로, 비교기(232)는 분배된 전압(V_SEN)이 기준 전압(V_REF)에 비하여 더 크면 펌프 다운 신호(DN3)를 전하 펌프(234)에 출력하나, 분배된 전압(V_SEN)이 접지 전압에 비하여 작으면 펌프 업 신호(UP3)를 전하 펌프(234)에 출력한다. In one embodiment, the comparator 232 outputs a pump-down signal DN3 to the charge pump 234 when the divided voltage V _SEN is greater than the reference voltage V _REF , but the divided voltage V _SEN ) is smaller than the ground voltage, the pump-up signal UP3 is output to the charge pump 234.

펌프 다운 신호(DN3)가 제공된 전하 펌프(234)는 커패시터(C_P3)와 연결된 전원(I_3DN)을 제어하여 커패시터(C_P3)에 충전된 전하를 접지 전위로 드레인(drain) 한다. 반대로, 전하 펌프(234)에 펌프 업 신호(UP3)가 제공되면 커패시터(C_P3)와 연결된 전원(I_3DN)을 제어하여 커패시터(C_P3)에 전하가 충전되도록 한다. The charge pump 234 provided with the pump-down signal DN3 controls the power I _3DN connected to the capacitor C _P3 to drain the charge stored in the capacitor C _P3 to the ground potential. Conversely, when the pump-up signal UP3 is provided to the charge pump 234, the capacitor C _P3 and the connected power supply I _3DN are controlled so that the capacitor C _P3 is charged.

전하 펌프(234)에 펌프 업 신호(UP3) 및 펌프 다운 신호(DN3)가 제공되어 커패시터(CP3)에 형성된 신호는 제3 지연 신호(VC3)로, 지연 제어 신호(V_C3)는 지연 셀(236)에 제공된다. 지연 셀(236)은 지연 커패시터(C_D3)와 연결된 제어 전류원(I_D3)을 포함한다. 지연 셀(236)은 지연 제어 신호(V_C3)의 레벨에 상응하는 펄스 폭을 가지는 제3 타이밍 제어 신호(V_END3)를 형성하여 출력한다. 일 예로, 제어 전류원(I_D3)에 지연 제어 신호(V_C3)와 반전 클록 신호(CLKB)가 제공된다. 제어 전류원(I_D3)은 클록 신호(CLK_EXT)의 상승에지에서 시작하여 지연 커패시터(C_D3)에 충전된 전하를 접지 전위로 드레인(drain)하여 제3 타이밍 제어 신호(V_END3)의 하강 에지를 형성한다. 지연 셀(236)은 지연 커패시터(C_D3)에 충전된 전위가 미리 정해진 전압에 상응하면 제3 타이밍 제어 신호(V_END3)의 상승 에지를 형성하여 출력한다. 따라서, 지연 셀(236)이 출력하는 제3 타이밍 제어 신호(V_END3)의 펄스 폭은 제어 전류원(I_D3)이 지연 커패시터(C_D3)에서 방전하는 전류의 양에 의하여 결정되고, 이는 지연 제어 신호(V_C3)에 상응한다. The pump-up signal UP3 and the pump-down signal DN3 are provided to the charge pump 234, and the signal formed in the capacitor CP3 is the third delay signal VC3, and the delay control signal V _C3 is the delay cell ( 236) is provided. Delay cell 236 includes a control current source (I _D3 ) coupled with a delay capacitor (C _D3 ). The delay cell 236 forms and outputs the third timing control signal V _END3 having a pulse width corresponding to the level of the delay control signal V _C3 . For example, the delay control signal V _C3 and the inverted clock signal CLKB are provided to the control current source I _D3 . The control current source (I _D3 ) starts at the rising edge of the clock signal (CLK _EXT ) and drains the charge stored in the delay capacitor (C _D3 ) to the ground potential to generate the falling edge of the third timing control signal (V _END3 ). form The delay cell 236 forms and outputs a rising edge of the third timing control signal V _END3 when the potential charged in the delay capacitor C _D3 corresponds to a predetermined voltage. Therefore, the pulse width of the third timing control signal V _END3 output from the delay cell 236 is determined by the amount of current discharged from the delay capacitor C _D3 by the control current source I _D3 , which is the delay control Corresponds to signal V _C3 .

기준 전압(V_REF)과 분배된 전압(V_SEN)의 크기가 일정 범위 이내에서 유사한 경우에는 전하 펌프(234)가 출력하는 펌프 업 신호(UP3)와 펌프 다운 신호(DN3)는 서로 교번하며, 제3 타이밍 제어 신호(V_END3)의 펄스폭은 증가 및 감소를 반복한다. When the magnitudes of the reference voltage (V _REF ) and the divided voltage (V _SEN ) are similar within a certain range, the pump-up signal (UP3) and the pump-down signal (DN3) output from the charge pump 234 alternate with each other, The pulse width of the third timing control signal V _END3 repeats increasing and decreasing.

제어부는 전하 펌프(234)가 출력하는 펌프 업 신호(UP3)와 펌프 다운 신호(DN3)가 서로 교번하거나, 제3 타이밍 제어 신호(V_END3)의 펄스폭이 증가 및 감소를 반복할 때, 커패시티브 부하(capapcitive load)에 충전된 에너지가 인덕터(L)로 충분히 전달된 것으로 파악하고 후속 페이즈로 진행할 수 있다. When the pump up signal UP3 and the pump down signal DN3 output from the charge pump 234 alternate or the pulse width of the third timing control signal V _END3 repeats increasing and decreasing, the control unit controls the capacitor It is determined that the energy charged in the capacitive load is sufficiently transferred to the inductor L, and the subsequent phase may proceed.

도 9는 제5 페이즈(Φ5)의 개요를 도시한 도면이다. 도 9를 참조하면, 제5 페이즈(Φ5)에서 제어부(200)는 제1, 제2, 제3 및 제4 트랜지스터를 차단한다. 인덕터(L)에 충전된 에너지는 전류의 형태로 트랜지스터 M4 및 M1의 프리 휠링 다이오드를 통해 구동 전원(VDD) 측으로 제공된다. 따라서, 도 3에서 도시된 것과 같이 제5 페이즈에서 인덕터(L)가 저장된 에너지를 전류의 형태로 구동 전원으로 제공함에 따라 구동 전원에서 흐르는 전류(i_VDD)는 음의 값을 가지는 것을 확인할 수 있다. 인덕터(L)가 저장된 에너지를 전류의 형태로 구동 전압에 제공하면서 인덕터(L)에 충전된 에너지가 구동 전원(VDD)으로 회수된다.9 is a diagram showing the outline of the fifth phase (Φ5). Referring to FIG. 9 , in the fifth phase (Φ5), the controller 200 blocks the first, second, third and fourth transistors. The energy charged in the inductor (L) is provided to the driving power supply (VDD) side through the free wheeling diode of the transistors M4 and M1 in the form of current. Therefore, as shown in FIG. 3, as the inductor L provides the stored energy in the form of current to the driving power source in the fifth phase, it can be confirmed that the current i _VDD flowing from the driving power source has a negative value. . Energy stored in the inductor L is supplied to the driving voltage in the form of current, and the energy charged in the inductor L is recovered to the driving power source VDD.

다시 도 2를 참조하면, 비교기(242)는 분배된 전압(V_SEN)과 접지 전압을 비교하여 비교 결과에 상응하는 펌프 업 신호(UP4), 펌프 다운 신호(DN4)를 전하 펌프(244)에 출력한다. 비교기(242)는 클록 입력으로 제3 타이밍 제어 신호(V_END3)을 제공받고, 제3 타이밍 제어 신호(V_END3)의 상승 에지(rising edge)에 분배된 전압(V_SEN)과 기준 전압(V_REF)의 비교 결과에 상응하는 신호를 출력한다. Referring back to FIG. 2 , the comparator 242 compares the divided voltage V _SEN with the ground voltage and provides a pump-up signal UP4 and a pump-down signal DN4 corresponding to the comparison result to the charge pump 244. print out The comparator 242 receives the third timing control signal (V _END3 ) as a clock input, and generates a voltage (V _SEN ) divided at a rising edge of the third timing control signal (V _END3 ) and a reference voltage (V _REF ) outputs a signal corresponding to the comparison result.

일 실시예로, 비교기(242)는 분배된 전압(V_SEN)이 기준 전압(V_REF)에 비하여 더 크면 펌프 다운 신호(DN4)를 전하 펌프(244)에 출력하나, 분배된 전압(V_SEN)이 접지 전압에 비하여 작으면 펌프 업 신호(UP4)를 전하 펌프(244)에 출력한다. In one embodiment, the comparator 242 outputs a pump-down signal DN4 to the charge pump 244 when the divided voltage V _SEN is greater than the reference voltage V _REF , but the divided voltage V _SEN ) is smaller than the ground voltage, the pump-up signal UP4 is output to the charge pump 244.

펌프 다운 신호(DN4)가 제공된 전하 펌프(244)는 커패시터(C_P4)와 연결된 전원(I_4DN)을 제어하여 커패시터(C_P4)에 충전된 전하를 접지 전위로 드레인(drain) 한다. 반대로, 전하 펌프(244)에 펌프 업 신호(UP4)가 제공되면 커패시터(C_P4)와 연결된 전원(I_4DN)을 제어하여 커패시터(C_P4)에 전하가 충전되도록 한다. The charge pump 244 provided with the pump-down signal DN4 controls the power source I _4DN connected to the capacitor C _P4 to drain the charge stored in the capacitor C _P4 to the ground potential. Conversely, when the pump-up signal UP4 is provided to the charge pump 244, the capacitor C _P4 and the connected power I _4DN are controlled so that the capacitor C _P4 is charged.

펌프 업 신호(UP4) 및 펌프 다운 신호(DN4)가 제공되어 커패시터(CP4)에 형성된 신호는 제4 지연 신호(V_C4)로, 지연 제어 신호(V_C4)는 지연 셀(246)에 제공된다. 지연 셀(246)은 지연 커패시터(C_D4)와 연결된 제어 전류원(I_D4)을 포함한다. 지연 셀(246)은 지연 제어 신호(V_C4)의 레벨에 상응하는 펄스 폭을 가지는 제4 타이밍 제어 신호(V_END4)를 형성하여 출력한다. 일 예로, 지연 셀(246)에 지연 제어 신호(V_C4)와 반전 클록 신호(CLKB)가 제공된다. 제어 전류원(I_D4)은 제3 타이밍 제어 신호(V_END3)의 상승 에지에서 시작하여 지연 커패시터(C_D4)에 충전된 전하를 접지 전위로 드레인(drain)하여 제4 타이밍 제어 신호(V_END4)의 하강 에지를 형성한다. 지연 셀(246)은 지연 커패시터(C_D4)에 충전된 전위가 미리 정해진 전압에 상응하면 제4 타이밍 제어 신호(V_END4)의 상승 에지를 형성하여 출력한다. 따라서, 지연 셀(246)이 출력하는 제4 타이밍 제어 신호(V_END4)의 펄스 폭은 제어 전류원(I_D4)이 지연 커패시터(C_D4)에서 방전하는 전류의 양에 의하여 결정되고, 이는 지연 제어 신호(V_C4)에 상응한다. The pump-up signal UP4 and the pump-down signal DN4 are provided and the signal formed in the capacitor CP4 is a fourth delay signal V _C4 , and the delay control signal V _C4 is provided to the delay cell 246. . Delay cell 246 includes a control current source (I _D4 ) coupled with a delay capacitor (C _D4 ). The delay cell 246 forms and outputs a fourth timing control signal V _END4 having a pulse width corresponding to the level of the delay control signal V _C4 . For example, the delay control signal V _C4 and the inverted clock signal CLKB are provided to the delay cell 246 . The control current source (I _D4 ) starts at the rising edge of the third timing control signal (V _END3 ) and drains the charge charged in the delay capacitor (C _D4 ) to the ground potential to generate the fourth timing control signal (V _END4 ). forms the falling edge of The delay cell 246 forms and outputs a rising edge of the fourth timing control signal V _END4 when the potential charged in the delay capacitor C _D4 corresponds to a predetermined voltage. Therefore, the pulse width of the fourth timing control signal V _END4 output from the delay cell 246 is determined by the amount of current discharged from the delay capacitor C _D4 by the control current source I _D4 , which is the delay control Corresponds to signal V _C4 .

접지 전압과 분배된 전압(V_SEN)의 크기가 일정 범위 이내에서 유사한 경우에는 전하 펌프(244)가 출력하는 펌프 업 신호(UP4)와 펌프 다운 신호(DN4)는 서로 교번하며, 제4 타이밍 제어 신호(V_END4)의 펄스폭은 증가 및 감소를 반복한다. When the magnitudes of the ground voltage and the divided voltage V _SEN are similar within a certain range, the pump-up signal UP4 and the pump-down signal DN4 output from the charge pump 244 alternate with each other, and the fourth timing control The pulse width of the signal V _END4 repeats increasing and decreasing.

제어부는 전하 펌프(244)가 출력하는 펌프 업 신호(UP4)와 펌프 다운 신호(DN4)가 서로 교번하거나, 제4 타이밍 제어 신호(V_END4)의 펄스폭이 증가 및 감소를 반복할 때, 인덕터(L)에 충전된 에너지가 구동 전원(VDD)로 충분히 전달된 것으로 파악한다. When the pump-up signal UP4 and the pump-down signal DN4 output from the charge pump 244 alternate or the pulse width of the fourth timing control signal V _END4 repeats increasing and decreasing, the control unit operates the inductor. It is determined that the energy charged in (L) is sufficiently transferred to the driving power supply (VDD).

도 10은 방전 페이즈(Φd)의 개요를 도시한 도면이다. 도 10을 참조하면, 구동부(100)와 커패시티브 부하(capacitive load)에 잔류하는 에너지를 방전하는 방전 페이즈(Φd)가 더 수행될 수 있다. 일 실시예로, 제어부(200)에 포함된 로직부(250)는 제5 페이즈(Φ5) 종료 후, 클록 신호(CLK_EXT)의 상승 에지 이전까지 방전 페이즈(Φd)를 수행할 수 있다. Fig. 10 is a diagram showing the outline of the discharge phase (Φd). Referring to FIG. 10 , a discharging phase Φd for discharging energy remaining in the driver 100 and the capacitive load may be further performed. As an example, the logic unit 250 included in the controller 200 may perform the discharge phase Φd after the end of the fifth phase Φ5 and before the rising edge of the clock signal CLK _EXT .

제어부(200)는 제2 트랜지스터(M2)와 제4 트랜지스터(M4)가 도통되도록 제어하여 커패시티브 부하(capacitive load)와 인덕터(L)에 잔류하는 에너지를 모두 접지 전위로 방전할 수 있다. 제어부(200)는 클록 신호(CLK_EXT)의 상승 에지가 도래하면 다시 제1 페이즈(Φ1)를 수행할 수 있다. The control unit 200 controls the second transistor M2 and the fourth transistor M4 to be conductive so that all energy remaining in the capacitive load and the inductor L can be discharged to the ground potential. The control unit 200 may perform the first phase Φ1 again when the rising edge of the clock signal CLK _EXT arrives.

위에서 설명된 본 실시예에 의하면, 커패시티브 부하(capacitive load)가 예를 들어 초음파를 방사하는 등의 목적하는 동작을 수행할 때 필요한 에너지 외, 부하 및 구동 회로에 충전된 에너지를 모두 구동 회로(VDD)로 회수시킬 수 있다. 따라서, 높은 에너지 효율을 가진다는 장점이 제공된다. According to the present embodiment described above, all the energy charged in the load and the driving circuit, in addition to the energy required when the capacitive load performs a desired operation, such as emitting ultrasonic waves, is used by the driving circuit. (VDD). Thus, the advantage of having high energy efficiency is provided.

본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다. Although it has been described with reference to the embodiments shown in the drawings to aid understanding of the present invention, this is an embodiment for implementation and is only exemplary, and those having ordinary knowledge in the field can make various modifications and equivalents therefrom. It will be appreciated that other embodiments are possible. Therefore, the true technical scope of protection of the present invention will be defined by the appended claims.

10: 커패시티브 부하 구동 회로
100: 구동부 200: 제어부
210: 제1 타이밍 제어 모듈 212: 제1 비교기
214: 제1 전하 펌프 216: 제1 지연 셀
220: 제2 타이밍 제어 모듈 222: 제2 비교기
224: 제2 전하 펌프 226: 제2 지연 셀
230: 제3 타이밍 제어 모듈 232: 제3 비교기
234: 제3 전하 펌프 236: 제3 지연 셀
240: 제4 타이밍 제어 모듈 242: 제4 비교기
244: 제4 전하 펌프 246: 제4 지연 셀
250: 로직부10: capacitive load driving circuit
100: driving unit 200: control unit
210: first timing control module 212: first comparator
214 first charge pump 216 first delay cell
220: second timing control module 222: second comparator
224: second charge pump 226: second delay cell
230: third timing control module 232: third comparator
234: third charge pump 236: third delay cell
240: fourth timing control module 242: fourth comparator
244: fourth charge pump 246: fourth delay cell
250: logic unit

Claims

a first branch in which a first semiconductor switch of a first conductivity type and a second semiconductor switch of a second conductivity type are connected in series; A driver unit including a second branch connected in series to a third semiconductor switch of the first conductivity type and a fourth semiconductor switch of the second conductivity type, and an inductor connecting the first branch and the second branch and
An ultrasonic pulser comprising a controller unit controlling the first to fourth semiconductor switches.

According to claim 1,
The inductor is
An ultrasonic pulser connected to a node to which the first semiconductor switch and the second semiconductor switch are connected and a node to which the third semiconductor switch and the fourth semiconductor switch are connected.

According to claim 1,
The first to fourth semiconductor switches,
Each includes a first electrode, a second electrode and a control electrode,
An ultrasonic pulser in which a parasitic diode is formed between the first electrode and the second electrode.

According to claim 3,
The ultrasonic pulser,
Ultrasonic pulser further comprising a free wheeling diode connected in parallel with the parasitic diode.

According to claim 1,
The ultrasonic pulser,
Driving the ultrasonic transducer,
An ultrasonic pulser that recovers energy provided to the ultrasonic transducer during the driving.

According to claim 1,
The control unit drives the driving unit in a plurality of phases,
Any one of the plurality of phases,
A phase in which energy is provided to an ultrasonic transducer, which is a capacitive load, through the third semiconductor switch and the inductor;
Another one of the plurality of phases,
In the phase, the energy stored in the inductor is recovered as a driving power source through the fourth semiconductor switch and the first semiconductor switch.

According to claim 1,
The control unit drives the driving unit in a plurality of phases,
Any one of the plurality of phases,
A phase of providing energy to an ultrasonic transducer, which is a capacitive load, through the first semiconductor switch;
Another one of the plurality of phases,
The ultrasonic pulser is a phase in which energy stored in the inductor is recovered as the driving power source through the second semiconductor transistor and the third semiconductor transistor.

According to claim 7,
Prior to the other one of the plurality of phases,
The ultrasonic pulser further performs a phase of providing energy stored in the ultrasonic transducer, which is the capacitive load, to the inductor.

According to claim 1,
The control unit drives the driving unit in a plurality of phases,
Any one of the plurality of phases
The ultrasonic pulser is a phase in which residual energy is discharged by conducting all of the first to fourth semiconductor switches after driving the capacitive load.

According to claim 1,
The first conductivity type is p-type, the second conductivity type is n-type,
The semiconductor switch is a MOSFET ultrasonic pulser.

With a capacitive load driving circuit, the capacitive load driving circuit comprises:
A first branch and a second branch including semiconductor switches connected in series between a high voltage rail and a ground voltage rail and an inductor connecting the first branch and the second branch, wherein at the capacitive load and the output node Connected H bridge (H bridge) driving unit;
As a control unit for controlling the H-bridge driving unit, the control unit,
A capacitive load driving circuit for controlling the H-bridge driving unit so that energy charged when driving the capacitive load is recovered as driving power.

According to claim 11,
The first branch includes a P-type semiconductor switch and an N-type semiconductor switch connected in series,
The second branch includes a P-type semiconductor switch and an N-type semiconductor switch connected in series,
The inductor is a capacitor connected between the output node to which the P-type semiconductor switch and the N-type semiconductor switch are connected in the first branch and a node to which the P-type semiconductor switch and the N-type semiconductor switch are connected in the second branch TV load drive circuit.

According to claim 11,
The capacitive load is
An ultrasonic transducer, a capacitive load driving circuit.

According to claim 11,
The control unit,
a timing control module receiving a voltage corresponding to the voltage of the output node and forming a timing signal for controlling turn-on and turn-off timing of the semiconductor switches;
and a logic unit forming a control signal for controlling the semiconductor switches from the timing signal.

According to claim 14,
The voltage corresponding to the voltage of the output node is,
A capacitive load driving circuit corresponding to the voltage provided to the capacitive load, wherein the voltage level is a reduced voltage.

According to claim 11,
The control unit,
A first control module that compares a voltage corresponding to the voltage at the output node with a reference voltage and controls the energy charged in the inductor by controlling the H-bridge driver according to the comparison result;
A second control module for comparing a voltage corresponding to the voltage at the output node with a reference voltage and controlling the H bridge so that the energy charged in the inductor is recovered as driving power through the H bridge according to the comparison result. A capacitive load driving circuit that

According to claim 16,
The first control module,
Controlling the time during which the energy is charged in the inductor;
The second control module,
A capacitive load driving circuit for controlling the time at which the inductor discharges the energy.

According to claim 11,
The control unit,
and a logic unit receiving a clock signal having a pulse width corresponding to a driving time of the capacitive load and controlling the H bridge to drive the capacitive load through the inductor during the pulse width. drive circuit.

According to claim 18,
The control unit,
A third control module that compares a voltage corresponding to the voltage at the output node with a ground voltage and controls the H-bridge driving unit according to the comparison result to charge energy stored in the capacitive load into an inductor;
and a fourth control module that compares a voltage corresponding to the voltage at the output node with the ground voltage and controls the H bridge so that the energy charged in the inductor is recovered as driving power according to the comparison result. load driving circuit.

According to claim 19,
The third control module,
Controlling the time during which the energy is charged in the inductor;
The fourth control module,
A capacitive load driving circuit for controlling the time at which the inductor discharges the energy.

According to claim 11,
The charged energy is
A capacitive load driving circuit that is retrieved as the driving power through at least one of free wheeling diodes connected to the semiconductor switches and parasitic diodes of the semiconductor switches.