KR20230093825A - 자발광 소자들을 포함한 표시장치 - Google Patents

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Abstract

본 명세서의 일 실시예에 따른 표시장치는 복수의 픽셀들을 포함한다. 이 픽셀들 각각은, 영상 표현을 위한 데이터 전압을 제1 노드에 인가하는 제1 노드 제어부, 제1 노드에 이웃한 제2 노드의 전압을 저전위 구동전압에서 데이터 전압과 저전위 구동전압 간의 차에 대응되는 온 펄스 전압으로 변화시키는 제2 노드 제어부, 한 프레임 중의 제1 구간 동안 저전위 구동전압인 제2 노드의 전압에 따라 제3 노드에 온 레벨의 기준 전압을 인가하고, 한 프레임 중에서 제1 구간에 이은 제2 구간 동안 온 펄스 전압인 제2 노드의 전압에 따라 제3 노드에 저전위 구동전압을 인가하는 제3 노드 제어부, 제3 노드에 연결된 게이트전극과 고전위 구동전압이 인가되는 제1 전극을 가지며, 제3 노드의 전압에 따라 제1 구간 동안 온 듀티 구동하고 제2 구간 동안 오프 듀티 구동되는 구동 트랜지스터, 및 제1 구간 동안 구동 트랜지스터로부터 인가되는 정전류에 응답하여 발광하고 제2 구간 동안 미 발광하는 발광 소자를 갖는다.

Description

자발광 소자들을 포함한 표시장치{Display Device Including Self-Luminous Elements}
이 명세서는 자발광 소자들을 포함한 표시장치에 관한 것이다.
자발광 소자들을 포함한 표시장치의 경우, 자발광 소자의 특성으로 인해 미세한 저계조 표현이 어렵다. 기존에 저계조 해상력을 높이기 위한 여러 방안들이 제시되었으나, 픽셀 회로 내의 트랜지스터 수가 너무 많아 공정 효율이 낮은 점, 또는 마이크로 집적회로가 각 픽셀 회로 내에 내장되어야 하는 점 등에서 상기 방안들은 채택되기 어렵다.
따라서, 본 명세서에 개시된 실시예는 자발광 소자들을 포함한 표시장치에서 저계조 표현력을 높일 수 있도록 한 표시패널과 그를 포함한 표시장치를 제공한다.
본 명세서의 일 실시예에 따른 표시장치는 복수의 픽셀들을 포함한다. 이 픽셀들 각각은, 영상 표현을 위한 데이터 전압을 제1 노드에 인가하는 제1 노드 제어부, 제1 노드에 이웃한 제2 노드의 전압을 저전위 구동전압에서 데이터 전압과 저전위 구동전압 간의 차에 대응되는 온 펄스 전압으로 변화시키는 제2 노드 제어부, 한 프레임 중의 제1 구간 동안 저전위 구동전압인 제2 노드의 전압에 따라 제3 노드에 온 레벨의 기준 전압을 인가하고, 한 프레임 중에서 상기 제1 구간에 이은 제2 구간 동안 온 펄스 전압인 제2 노드의 전압에 따라 제3 노드에 상기 저전위 구동전압을 인가하는 제3 노드 제어부, 제3 노드에 연결된 게이트전극과 고전위 구동전압이 인가되는 제1 전극을 가지며, 제3 노드의 전압에 따라 제1 구간 동안 온 듀티 구동하고 제2 구간 동안 오프 듀티 구동되는 구동 트랜지스터, 및 제1 구간 동안 구동 트랜지스터로부터 인가되는 정전류에 응답하여 발광하고 제2 구간 동안 미 발광하는 발광 소자를 갖는다.
본 명세서의 다른 실시예에 따른 표시장치는 복수의 픽셀들을 포함한다. 이 픽셀들 각각은, 영상 표현을 위한 데이터 전압을 제1 노드에 인가하는 제1 노드 제어부, 제1 노드에 이웃한 제2 노드의 전압을 고전위 구동전압에서 고전위 구동전압과 데이터 전압 간의 차에 대응되는 오프 펄스 전압으로 변화시키는 제2 노드 제어부, 한 프레임 중의 제1 구간 동안 고전위 구동전압인 제2 노드의 전압에 따라 제3 노드에 저전위 구동 전압을 인가하고, 한 프레임 중에서 제1 구간에 이은 제2 구간 동안 오프 펄스 전압인 제2 노드의 전압에 따라 제3 노드에 온 레벨의 기준 전압을 인가하는 제3 노드 제어부, 제3 노드에 연결된 게이트전극과 고전위 구동전압이 인가되는 제1 전극을 가지며, 제3 노드의 전압에 따라 제1 구간 동안 오프 듀티 구동하고 제2 구간 동안 온 듀티 구동하는 구동 트랜지스터, 및 제1 구간 동안 구동 트랜지스터로부터 인가되는 정전류에 응답하여 미 발광하고 제2 구간 동안 발광하는 발광 소자를 갖는다.
본 실시예는 다음과 같은 효과가 있다.
본 실시예는 게이트 로우전압에서 게이트 하이전압까지 사선 형태로 증가하는 게이트 신호를 픽셀에 인가하고, 픽셀 내에서 게이트 신호의 램프 파형과 데이터 전압이 일치하는 시점을 데이터 전압의 크기로 제어함으로써 구동 트랜지스터의 온/오프 타이밍을 조절한다. 그리고, 구동 트랜지스터의 온/오프 타이밍을 조절함으로써 발광 소자를 PWM(Pulse Width Modulation) 구동(즉, 듀티(duty) 구동)시킨다. 이렇게 본 실시예는 한 프레임 내에서 발광 소자가 온 되는 시간적 길이를 데이터 전압에 따라 PWM 방식으로 제어하여, 발광 소자의 온 듀티에 따라 계조를 표현함으로써 저계조 표현력을 획기적으로 높일 수 있다.
본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 실시예에 따른 표시장치를 보여주는 도면이다.
도 2는 제1 실시예에 따른 제1 및 제2 게이트 드라이버들의 구성과, 이 게이트 드라이버들에서 생성되는 게이트 신호들을 보여주는 도면이다.
도 3은 도 2에 도시된 제2 게이트 드라이버의 일 게이트 스테이지 구성을 보여주는 도면이다.
도 4는 제1 실시예에 따른 일 픽셀 구성을 보여주는 도면이다.
도 5는 도 4의 픽셀에 구비된 구동 트랜지스터의 특성 커브를 보여주는 도면이다.
도 6 및 도 7 은 도 4의 픽셀의 구동 파형을 보여주는 도면들이다.
도 8은 제2 실시예에 따른 제1 및 제2 게이트 드라이버들의 구성과, 이 게이트 드라이버들에서 생성되는 게이트 신호들을 보여주는 도면이다.
도 9는 도 8에 도시된 제2 게이트 드라이버의 공통 게이트 스테이지 구성을 보여주는 도면이다.
도 10은 도 9에 도시된 공통 게이트 스테이지의 구동 파형을 보여주는 도면이다.
도 11은 제2 실시예에 따른 일 픽셀 구성을 보여주는 도면이다.
도 12 및 도 13은 도 11의 픽셀의 구동 파형을 보여주는 도면들이다.
이하 첨부된 도면을 참조하여 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 이 명세서 내용과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 불필요하게 내용 이해를 흐리게 하거나 방해할 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하의 본 실시예들에 따른 표시장치는, OLED (Organic Light Emitting Diode) 디스플레이, 퀀텀닷 (Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 표시장치일 수 있다.
본 실시예들에 따른 표시장치가 OLED 디스플레이인 경우, 각 픽셀은 스스로 빛을 내는 유기발광다이오드(OLED)를 자발광 소자로서 포함할 수 있다. 본 실시예들에 따른 표시장치가 퀀텀닷 디스플레이인 경우, 각 픽셀은 스스로 빛을 내는 반도체 결정인 퀀텀닷 (Quantum Dot)으로 만들어진 자발광 소자를 포함할 수 있다. 본 실시예들에 따른 표시장치가 마이크로 LED 디스플레이인 경우, 각 픽셀은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 자발광 소자로서 포함할 수 있다.
이하의 실시예들에서는 표시장치가 마이크로 LED (Micro Light Emitting Diode) 기반의 자발광 소자를 포함한 경우가 예시되지만, 본 명세서의 기술적 사상은 이에 한정되지 않고 어떠한 형태의 자발광 표시장치에도 적용될 수 있음에 주의하여야 한다.
도 1 은 본 명세서의 실시예에 따른 표시장치를 보여주는 블록도들이다.
도 1을 참조하면, 본 명세서의 실시예에 따른 표시장치는, 표시 패널(PNL), 타이밍 컨트롤러(TCON), 데이터 드라이버(SDIC), 게이트 드라이버(GIP), 및 전원 회로(PMIC)를 포함한다.
표시 패널(PNL)에서 입력 영상이 표시되는 표시 영역(AA)에는 열(Column) 방향(또는 수직 방향)으로 연장된 데이터 라인들(DL)과 행(Row) 방향(또는 수평 방향)으로 연장된 게이트 라인들(GL)이 교차하고, 교차 영역마다 픽셀들(PXL)이 매트릭스 형태로 배치되어 픽셀 어레이를 형성한다. 각 데이터 라인(DL)은 열 방향으로 이웃한 픽셀들(PXL)에 공통으로 연결되고, 각 게이트 라인(GL)은 행 방향으로 이웃한 픽셀들(PXL)에 공통으로 연결될 수 있다. 픽셀들(PXL) 각각은 마이크로 LED로 구현된 자발광 소자를 포함할 수 있다.
타이밍 컨트롤러(TCON)는 호스트 시스템으로부터 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍 신호(TMSIG)를 입력 받고, 데이터 드라이버(SDIC)의 동작을 제어하기 위한 소스 타이밍 제어신호(SDC)와, 게이트 드라이버(GIP)의 동작을 제어하기 위한 게이트 타이밍 제어신호(GDC)를 생성할 수 있다. 타이밍 컨트롤러(TCON)는 소스 타이밍 제어신호(SDC)를 데이터 드라이버(SDIC)에 공급하고, 게이트 타이밍 제어신호(GDC)를 게이트 드라이버(GIP)에 공급할 수 있다.
타이밍 컨트롤러(TCON)는 호스트 시스템으로부터 영상 데이터(DATA)를 입력받고, 미리 설정된 화질 향상 알고리즘을 실행하여 영상 데이터(DATA)를 보정할 수 있다. 타이밍 컨트롤러(TCON)는 보정된 영상 데이터(DATA)를 내부 인터페이스 회로를 통해 데이터 드라이버(SDIC)에 공급할 수 있다.
데이터 드라이버(SDIC)는 데이터 라인들(DL)을 통해 픽셀들(PXL)에 연결된다. 데이터 드라이버(SDIC)는 소스 타이밍 제어신호(SDC)에 따라 픽셀들(PXL)의 구동에 필요한 데이터 전압을 생성하여 데이터 라인들(DL)에 공급한다. 데이터 드라이버(SDIC)는 미리 정해진 감마 기준전압을 분압하여 감마 보상전압들을 생성한 후, 감마 보상전압들을 영상 데이터(DATA)에 맵핑하여 데이터 전압을 생성할 수 있다. 이러한 데이터 드라이버(SDIC)는 쉬프트 레지스터, 래치, 디지털 아날로그 컨버터, 및 출력 버퍼 등을 포함하여 이루어질 수 있다.
게이트 드라이버(GIP)는 게이트 라인들(GL)을 통해 픽셀들(PXL)에 연결된다. 게이트 드라이버(GIP)는, 게이트 타이밍 제어신호(GDC)를 기반으로 게이트 신호들을 생성하고, 게이트 신호들을 데이터 전압의 공급 타이밍에 맞추어 게이트 라인들(GL)에 공급한다. 게이트 신호들에 의해 데이터 전압이 공급될 픽셀 행들이 선택된다.
각 픽셀 행에는 2개의 게이트 라인들(GL)이 연결되며, 각 픽셀(PXL)은 2개의 게이트 신호들에 의해 구동된다. 2개의 게이트 신호들 중 어느 하나는 게이트 온 전압과 게이트 오프 전압 사이에서 스윙(swing)하는 구형파 형태를 가질 수 있다. 2개의 게이트 신호들 중 나머지 하나는 게이트 온 전압과 게이트 오프 전압 사이에서 사선 형태로 변하는 램프파일 수 있다.
게이트 온 전압은 픽셀(PXL)에 포함된 트랜지스터의 문턱 전압보다 높은 게이트 하이 전압(VGH)이고, 게이트 오프 전압은 상기 트랜지스터의 문턱 전압보다 낮은 게이트 로우 전압(VGL)일 수 있다. 상기 트랜지스터는 게이트 라인(GL)에 게이트전극이 연결된 트랜지스터이고, 문턱전압보다 높은 게이트 신호에 응답하여 턴-온(turn-on)되는 반면, 문턱전압보다 낮은 게이트 신호에 응답하여 턴-오프(turn-off)된다.
게이트 드라이버(GIP)는 복수의 게이트 스테이지들로 구성된 게이트 쉬프트 레지스터로 구현될 수 있다. 게이트 스테이지들의 입출력 단자들이 캐스 캐이드(Cascade) 방식으로 서로 연결될 수 있다. 게이트 스테이지들은 게이트 라인들(GL)로 게이트 신호들을 출력할 수 있다. 게이트 쉬프트 레지스터는 게이트 드라이버 인 패널(Gate driver In Panel)) 방식으로 표시 패널(PNL)에서 영상이 표시되지 않는 베젤 영역(NAA)에 직접 형성될 수 있다. 베젤 영역(NAA)은 표시 영역(AA) 바깥에 위치한다.
전원 회로(PMIC)는 입력 DC 전압을 부스팅하여 픽셀들(PXL)의 구동에 필요한 고전위 구동전압(VDDEL), 저전위 구동전압(VSSEL), 기준 전압(Vref)을 생성함과 아울러, 게이트 드라이버(GIP)의 구동에 필요한 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 생성하고, 데이터 드라이버(SDIC)의 구동에 필요한 감마 전원 전압 등을 더 생성할 수 있다. 고전위 구동전압(VDDEL), 기준 전압(Vref), 게이트 하이 전압(VGH)은 각각 픽셀(PXL) 내의 트랜지스터를 턴 온 시킬 수 있는 전압이다. 저전위 구동전압(VSSEL)과 게이트 로우 전압(VGL)은 픽셀(PXL) 내의 트랜지스터를 턴 오프 시킬 수 있는 전압이다.
이러한 본 실시예의 표시장치는 한 프레임 내에서 발광 기간을 고정한 채, 발광 소자에 인가되는 구동 전류의 크기에 따라 계조를 표현하는 방법을 채택하지 않는다. 본 실시예의 표시장치는 저계조 표현력을 높이기 위해, 한 프레임 내에서 발광 소자가 온 되는 시간적 길이를 데이터 전압에 따라 제어하여, 발광 소자의 온 듀티에 따라 계조를 표현한다. 이를 위해, 본 실시예의 표시장치는 픽셀(PXL) 내에서 게이트 신호의 램프 파형과 데이터 전압이 일치하는 시점을 데이터 전압의 크기로 제어하여 구동 트랜지스터의 온/오프 타이밍을 조절함으로써 발광 소자를 PWM(Pulse Width Modulation) 구동(즉, 듀티(duty) 구동)시키는 방법을 제시한다. 이하의 실시예들은 발광 소자를 듀티 구동 시키기 위한 픽셀 구성과 구동 콘셉에 관한 것이다.
<제1 실시예>
도 2는 제1 실시예에 따른 제1 및 제2 게이트 드라이버들의 구성과, 이 게이트 드라이버들에서 생성되는 게이트 신호들을 보여주는 도면이다. 도 3은 도 2에 도시된 제2 게이트 드라이버의 일 게이트 스테이지 구성을 보여주는 도면이다.
도 2를 참조하면, 제1 실시예에 따른 게이트 드라이버(GIP)는, 각 픽셀 행에 포함된 제1 게이트 라인을 구동하는 제1 게이트 드라이버(GIP1)와, 각 픽셀 행에 포함된 제2 게이트 라인을 구동하는 제2 게이트 드라이버(GIP2)를 포함한다.
제1 게이트 드라이버(GIP1)는 게이트 스타트 신호(GVST)와 게이트 클럭(GCLK)을 기반으로 위상이 순차적으로 쉬프트되는 제1 게이트 신호(GSIG1)를 출력하는 복수의 제1 게이트 스테이지들(SX)을 포함한다. 제1 게이트 스테이지들(SX)은 픽셀 행들의 제1 게이트 라인들에 독립적으로 연결되어, 상기 제1 게이트 라인들로 위상이 순차적으로 쉬프트되는 제1 게이트 신호(GSIG1)를 출력한다. 제1 게이트 신호(GSIG1)는 1 프레임 내에서 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 구형파이다.
제2 게이트 드라이버(GIP2)는 제1 게이트 신호(GSIG1)를 기반으로 위상이 순차적으로 쉬프트되는 제2 게이트 신호(GSIG2)를 출력하는 복수의 제2 게이트 스테이지들(SY)을 포함한다. 제2 게이트 스테이지들(SY)은 픽셀 행들의 제2 게이트 라인들에 독립적으로 연결되어, 상기 제2 게이트 라인들로 위상이 순차적으로 쉬프트되는 제2 게이트 신호(GSIG2)를 출력한다. 제2 게이트 신호(GSIG2)는 1 프레임 내에서 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 사이에서 사선 형태로 변하는 램프파이다.
제2 게이트 드라이버(GIP2)에 포함된 제2 게이트 스테이지들(SY) 중 어느 하나가 도 3에 도시되어 있다. 제2 게이트 스테이지(SY)는 제1 게이트 신호(GSIG1)에 따라 출력 노드(Nx)와 게이트 로우 전압(VGL)의 입력단 간의 전기적 연결을 온 또는 오프 시키는 제1 스위치(SWx), 다이오드 연결되어 출력 노드(Nx)에 게이트 하이 전압(VGH)을 인가하는 제2 스위치(SWy), 및 출력 노드(Nx)와 게이트 로우 전압(VGL)의 입력단 사이에 연결된 스토리지 커패시터(Cx)를 포함한다.
제1 게이트 신호(GSIG1)가 게이트 하이 전압(VGH)으로 입력되는 동안 스토리지 커패시터(Cx)의 전압(즉, 출력 노드(Nx)의 전압)이 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)까지 사선 형태로 감소한다.
반면에, 제1 게이트 신호(GSIG1)가 게이트 로우 전압(VGL)으로 입력되는 동안 스토리지 커패시터(Cx)의 전압(즉, 출력 노드(Nx)의 전압)이 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)까지 사선 형태로 증가한다.
결국, 출력 노드(Nx)를 통해 출력되는 제2 게이트 신호(GSIG2)는, 1 프레임 내에서 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)까지 사선 형태로 감소한 후에, 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)까지 사선 형태로 증가하게 된다.
도 4는 제1 실시예에 따른 일 픽셀 구성을 보여주는 도면이다. 도 5는 도 4의 픽셀에 구비된 구동 트랜지스터의 특성 커브를 보여주는 도면이다. 도 6 및 도 7 은 도 4의 픽셀의 구동 파형을 보여주는 도면들이다.
도 4 내지 도 7을 참조하면, 본 명세서의 제1 실시예에 따른 픽셀(PXL)은 발광 소자(EL), 제1 내지 제6 트랜지스터들(T1~T6), 및 커패시터(C)를 포함한 픽셀 회로를 구성한다. 제1 내지 제6 트랜지스터들(T1~T6)은 N 타입 모스펫으로 구현될 수 있다. 제6 트랜지스터(T6)는 구동 트랜지스터이다.
픽셀 회로는 발광 소자(EL), 구동 트랜지스터(T6), 제1 노드 제어부(NC1), 제2 노드 제어부(NC2), 및 제3 노드 제어부(NC3)를 포함할 수 있다.
제1 노드 제어부(NC1)는 영상 표현을 위한 데이터 전압(Vdata)을 제1 노드(N1)에 인가한다. 제1 노드 제어부(NC1)는 제1 트랜지스터(T1)와 커패시터(C)를 포함한다. 제1 트랜지스터(T1)는 한 프레임 중의 제1 구간(PE1) 내에서 제1 게이트 신호(GSIG1)에 따라 데이터 전압(Vdata)을 제1 노드(N1)에 인가한다. 제1 트랜지스터(T1)의 게이트 전극은 제1 게이트 신호(GSIG1)가 인가되는 제1 게이트 라인(GLx)에 연결되고, 제1 트랜지스터(T1)의 제1 전극은 데이터 라인(DL)에 연결되며, 제1 트랜지스터(T1)의 제2 전극은 제1 노드(N1)에 연결된다. 커패시터(C)는 제1 노드(N1)와 저전위 구동전압(VSSEL)의 입력단 사이에 연결된다.
제2 노드 제어부(NC2)는 제1 노드(N1)에 이웃한 제2 노드(N2)의 전압을 저전위 구동전압(VSSEL)에서 데이터 전압(Vdata)과 저전위 구동전압(VSSEL) 간의 차에 대응되는 온 펄스 전압(Von)으로 변화시킨다. 제2 노드 제어부(NC2)는 한 프레임 중의 제1 구간(PE1) 동안 제2 노드(N2)의 전압을 저전위 구동전압(VSSEL)으로 제어하고, 한 프레임 중에서 제1 구간(PE1)에 이은 제2 구간(PE2) 동안 제2 노드(N2)의 전압을 온 펄스 전압(Von)으로 제어한다. 제2 노드 제어부(NC2)는 제2 트랜지스터(T2)와 제3 트랜지스터(T3)를 포함한다. 제2 트랜지스터(T2)는 제1 게이트 신호(GSIG1)에 따라 제1 구간(PE1) 동안 제2 노드(N2)에 저전위 구동전압(VSSEL)을 인가한다. 제2 트랜지스터(T2)의 게이트 전극은 제1 게이트 신호(GSIG1)가 인가되는 제1 게이트 라인(GLx)에 연결되고, 제2 트랜지스터(T2)의 제1 전극은 제2 노드(N2)에 연결되며, 제2 트랜지스터(T2)의 제2 전극은 저전위 구동전압(VSSEL)의 입력단에 연결된다. 제3 트랜지스터(T3)는 제1 게이트 신호(GSIG1)와 다른 제2 게이트 신호(GSIG2)에 따라, 제1 구간(PE1) 동안 제1 노드(N1)와 제2 노드(N2) 간의 연결을 끊고, 제2 구간(PE2) 동안 제1 노드(N1)와 제2 노드(N2)를 서로 연결시킨다. 제3 트랜지스터(T3)의 게이트전극은 제2 게이트 신호(GSIG2)가 인가되는 제2 게이트 라인(GLy)에 연결되고, 제3 트랜지스터(T3)의 제1 전극은 제1 노드(N1)에 연결되며, 제3 트랜지스터(T3)의 제2 전극은 제2 노드(N2)에 연결된다.
제3 노드 제어부(NC3)는 제2 노드(N2)의 전압에 따라 제3 노드(N3)의 전압을 제어한다. 제3 노드 제어부(NC3)는 제1 구간(PE1) 동안 저전위 구동전압(VSSEL)인 제2 노드(N2)의 전압에 따라 제3 노드(N3)에 온 레벨의 기준 전압(Vref)을 인가하고, 제2 구간(PE2) 동안 온 펄스 전압(Von)인 제2 노드(N2)의 전압에 따라 제3 노드(N3)에 저전위 구동전압(VSSEL)을 인가한다. 제3 노드 제어부(NC3)는 제4 트랜지스터(T4)와 제5 트랜지스터(T5)를 포함한다. 제4 트랜지스터(T4)는 다이오드 연결되어 제3 노드(N3)에 온 레벨의 기준 전압(Vref)을 인가한다. 제4 트랜지스터(T4)의 게이트 전극과 제1 전극은 제3 노드(N3)에 연결되고, 제4 트랜지스터(T4)의 제2 전극은 고전위 구동전압(VDDEL)의 입력단에 연결된다. 제5 트랜지스터(T5)는 제1 구간(PE1) 동안 저전위 구동전압(VSSEL)인 제2 노드(N2)의 전압에 따라 제3 노드(N3)와 저전위 구동전압(VSSEL)의 입력단 간의 연결을 끊고, 제2 구간(PE2) 동안 온 펄스 전압(Von)인 제2 노드(N2)의 전압에 따라 제3 노드(N3)와 저전위 구동전압(VSSEL)의 입력단을 서로 연결시킨다. 제5 트랜지스터(T5)의 게이트전극은 제2 노드(N2)에 연결되고, 제5 트랜지스터(T5)의 제1 전극은 제3 노드(N3)에 연결되며, 제5 트랜지스터(T5)의 제2 전극은 저전위 구동전압(VSSEL)의 입력단에 연결된다.
구동 트랜지스터(T6)는 제3 노드(N3)에 연결된 게이트 전극과 고전위 구동전압(VDDEL)이 인가되는 제1 전극을 가지며, 제3 노드(N3)의 전압에 따라 제1 구간(PE1) 동안 온 듀티 구동하여 정전류를 생성하고 제2 구간(PE2) 동안 오프 듀티 구동하는 정전류 구동 소자이다. 구동 트랜지스터(T6)의 제2 전극은 발광 소자(EL)에 연결된다.
구동 트랜지스터(T6)는 도 5와 같이 드레인-소스 간 전압(Vtr)에 따른 트랜지스터 전류(Itr)의 특성 커브(CC) 상에서 세츄레이션(saturation) 영역(SR)에서 동작하지 않고, 리니어(linear) 영역(LR)에서 동작한다. 구동 트랜지스터(T6)는 리니어 영역(LR)에서 특정 드레인-소스 간 전압(Vds)에 대응되는 일정한 크기의 구동 전류(Id)를 생성할 수 있다. 리니어 영역(LR)의 특정 드레인-소스 간 전압(Vds)은 세츄레이션 영역(SR)의 드레인-소스 간 전압에 비해 더 작기 때문에, 구동 트랜지스터(T6)가 리니어 영역(LR)에서 동작하는 경우 고전위 구동전압(VDDEL)이 상대적으로 더 낮게 사용될 수 있고, 고전위 구동전압(VDDEL)이 낮아진 만큼 소비 전력이 경감될 수 있다. 구동 트랜지스터(T6)가 리니어 영역(LR)에서 동작하기 때문에, 구동 트랜지스터(T6)에 흐르는 구동 전류(Id)는 데이터 전압(Vdata)의 크기와 무관한 정전류이다. 구동 트랜지스터(T6)는 데이터 전압(Vdata)의 크기에 따라 드레인 전류의 크기를 제어하는 아날로그 전류 생성 소자로서 기능하지 않고 스위치로 기능하기 때문에, 픽셀들(PXL) 간에 구동 트랜지스터(T6)의 구동 특성 편차(문턱전압 편차 및/또는 전자 이동도 편차)가 보상될 필요도 없다. 따라서, 본 실시예의 경우, 픽셀(PXL) 내부 또는 외부에 구동 트랜지스터(T6)의 구동 특성을 샘플링 및 보상하기 위한 추가적인 회로가 불필요하여 회로 구성이 간소해지는 장점이 있다.
발광 소자(EL)는 구동 트랜지스터(T6)의 제2 전극에 연결된 애노드전극, 저전위 구동전압(VSSEL)이 인가되는 캐소드전극, 및 애노드전극과 캐소드전극 사이에 위치하는 무기 발광층을 포함한 마이크로 LED로 구현될 수 있다. 발광 소자(EL)는 제1 구간(PE1) 동안 구동 트랜지스터(T6)로부터 입력되는 정전류에 응답하여 발광하고, 제2 구간(PE2) 동안 미 발광한다. 한 프레임 내에서 발광 소자(EL)의 발광 듀티는 구동 트랜지스터(T6)의 온 듀티에 따른다.
이렇게 구성된 제1 실시예에 따른 픽셀(PXL)은 도 6의 구동 파형에 따라 동작한다. 픽셀(PXL) 구동을 위한 한 프레임은 제1 구간(PE1)과 제1 구간(PE1)에 이은 제2 구간(PE2)을 포함한다.
제1 게이트 신호(GSIG1)는 제1 구간(PE1) 내에서 게이트 하이 전압(VGH)으로부터 게이트 로우 전압(VGL)으로 변하는 구형파이다. 제2 게이트 신호(GSIG2)는 제1 구간(PE1)과 제2 구간(PE2) 내에서 게이트 로우 전압(VGL)으로부터 게이트 하이 전압(VGH)까지 사선 형태로 변하는 램프파이다.
제1 구간(PE1)에서, 제1 노드(N1)의 전압은 데이터 전압(Vdata)이 되고 제2 노드(N2)의 전압은 저전위 구동전압(VSSEL)이 되며, 제3 노드(N3)의 전압은 기준 전압(Vref)이 된다. 기준 전압(Vref)은 구동 트랜지스터(T6)를 턴 온 시킬 수 있는 온 레벨의 전압이다.
제2 구간(PE2)에서, 제2 게이트 신호(GSIG2)의 전압 레벨이 데이터 전압(Vdata)보다 높아지면 제2 트랜지스터(T2)의 게이트-소스 간 전압(Vgs)이 제2 트랜지스터(T2)의 문턱전압보다 높아지게 되어 제2 트랜지스터(T2)가 턴 온 된다. 제2 트랜지스터(T2)의 턴 온에 의해 제2 노드(N2)의 전압이 온 펄스 전압(Von)이 된다. 온 펄스 전압(Von)은 데이터 전압(Vdata)과 저전위 구동전압(VSSEL)의 사이에 위치하며, 제5 트랜지스터(T5)를 턴 온 시킬 수 있는 온 레벨의 전압이다. 제2 구간(PE2)에서, 제2 노드(N2)의 온 펄스 전압(Von)에 의해 제5 트랜지스터(T5)가 턴 온 되고, 그에 따라 제3 노드(N3)의 전압이 저전위 구동전압(VSSEL)이 된다.
제3 노드(N3)의 전압에 의해 구동 트랜지스터(T6)의 온 듀티와 오프 듀티가 결정된다. 제1 구간(PE1) 동안 기준 전압(Vref)에 의해 구동 트랜지스터(T6)가 온 되고, 제2 구간(PE2) 동안 저전위 구동전압(VSSEL)에 의해 구동 트랜지스터(T6)가 오프 된다. 구동 트랜지스터(T6)의 온 듀티는 한 프레임 내에서 제1 구간(PE1)의 길이에 대응되고, 구동 트랜지스터(T6)의 오프 듀티는 한 프레임 내에서 제2 구간(PE2)의 길이에 대응된다.
제2 게이트 신호(GSIG2)는 제1 구간(PE1) 내에서 데이터 전압(Vdata)보다 더 낮고, 제2 구간(PE2) 동안 데이터 전압(Vdata)보다 더 높다. 제2 구간(PE2)은 제2 게이트 신호(GSIG2)의 전압 레벨이 데이터 전압(Vdata)보다 높아지는 시점부터 시작되기 때문에, 데이터 전압(Vdata)이 높을수록 한 프레임 내에서 제2 구간(PE2)의 길이가 짧아지고 이와 반대로 제1 구간(PE1)의 길이가 길어진다. 다시 말해, 한 프레임 내에서 발광 소자가 발광하는 제1 구간(PE1)의 길이(즉, 발광 듀티)가 데이터 전압(Vdata)의 크기에 비례하여 증가한다.
예를 들어, 도 7에서와 같이, 데이터 전압(Vdata)이 상대적으로 큰 "Vdata1"일 때의 발광 듀티는, 데이터 전압(Vdata)이 상대적으로 작은 "Vdata2"일 때의 발광 듀티보다 더 크다. 한편, 도 7에서, 데이터 전압(Vdata)이 "Vdata1"일 때의 제2 노드(N2)의 전압인 제1 온 펄스 전압(Von1)은 데이터 전압(Vdata)이 "Vdata2"일 때의 제2 노드(N2)의 전압인 제2 온 펄스 전압(Von2)보다 더 높다. 그리고, 제2 노드(N2)의 전압이 제1 온 펄스 전압(Von1)으로 유지되는 제2 구간(PE2)의 길이는 제2 노드(N2)의 전압이 제2 온 펄스 전압(Von2)으로 유지되는 제2 구간(PE2)의 길이보다 더 짧다.
<제2 실시예>
도 8은 제2 실시예에 따른 제1 및 제2 게이트 드라이버들의 구성과, 이 게이트 드라이버들에서 생성되는 게이트 신호들을 보여주는 도면이다. 도 9는 도 8에 도시된 제2 게이트 드라이버의 공통 게이트 스테이지 구성을 보여주는 도면이다. 도 10은 도 9에 도시된 공통 게이트 스테이지의 구동 파형을 보여주는 도면이다.
도 8을 참조하면, 제2 실시예에 따른 게이트 드라이버(GIP)는, 각 픽셀 행에 포함된 제1 게이트 라인을 구동하는 제1 게이트 드라이버(GIP1)와, 각 픽셀 행에 포함된 제2 게이트 라인을 구동하는 제2 게이트 드라이버(GIP2)를 포함한다.
제1 게이트 드라이버(GIP1)는 게이트 스타트 신호(GVST)와 게이트 클럭(GCLK)을 기반으로 위상이 순차적으로 쉬프트되는 제1 게이트 신호(GSIG1)를 출력하는 복수의 제1 게이트 스테이지들(SX)을 포함한다. 제1 게이트 스테이지들(SX)은 픽셀 행들의 제1 게이트 라인들에 독립적으로 연결되어, 상기 제1 게이트 라인들로 위상이 순차적으로 쉬프트되는 제1 게이트 신호(GSIG1)를 출력한다. 제1 게이트 신호(GSIG1)는 1 프레임 내에서 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 구형파이다.
제2 게이트 드라이버(GIP2)는 스위치 콘트롤신호(GCON)를 기반으로 단일 위상의 제2 게이트 신호(GSIG2)를 출력하는 하나의 제2 게이트 스테이지(CSY)를 포함한다. 제2 게이트 스테이지(CSY)는 픽셀 행들의 제2 게이트 라인들에 공통으로 연결되어, 상기 제2 게이트 라인들로 동일 위상의 제2 게이트 신호(GSIG2)를 출력한다. 제2 게이트 신호(GSIG2)는 1 프레임 내의 어드레스 할당 구간(ADD)에서 게이트 로우 전압(VGL)을 가지며, 어드레스 할당 구간(ADD)에 이은 에미션 할당 구간(EMI)에서 게이트 로우 전압(VGL)으로부터 게이트 하이 전압(VGH)까지 사선 형태로 변하는 램프파이다. 여기서, 어드레스 할당 구간(ADD)은 픽셀 행들의 제1 게이트라인들이 순차적으로 스캐닝됨과 아울러 픽셀 행들의 제2 게이트 라인들이 동시에 스캐닝되는 구간으로 정의될 수 있다. 그리고, 에미션 할당 구간(EMI)은 픽셀들이 발광될 수 있는 최대 구간으로 정의될 수 있다. 모든 픽셀 행들에서 에미션 할당 구간(EMI)과 어드레스 할당 구간(ADD)으로 서로 중첩되지 않고 분리되어 있다.
이렇게 제2 게이트 스테이지(CSY)가 공통 게이트 스테이지로 구성되면, 제2 게이트 드라이버(GIP2)의 회로 구성이 간소해지므로, 표시패널의 베젤 크기가 용이하게 감소될 수 있다.
제2 게이트 스테이지(CSY)는 도 9 및 도 10에 도시된 바와 같이, 스위치 콘트롤신호(GCON)에 따라 출력 노드(Ny)와 게이트 로우 전압(VGL)의 입력단 간의 전기적 연결을 온 또는 오프 시키는 제1 스위치(SWi), 다이오드 연결되어 출력 노드(Ny)에 게이트 하이 전압(VGH)을 인가하는 제2 스위치(SWj), 및 출력 노드(Ny)와 게이트 로우 전압(VGL)의 입력단 사이에 연결된 스토리지 커패시터(Cy)를 포함한다.
스위치 콘트롤신호(GCON)는 어드레스 할당 구간(ADD)에서 온 레벨을 가지며, 에미션 할당 구간(EMI)에서 오프 레벨을 갖는다. 어드레스 할당 구간(ADD)에서 온 레벨의 스위치 콘트롤신호(GCON)에 의해 스토리지 커패시터(Cy)의 전압(즉, 출력 노드(Ny)의 전압)이 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)까지 사선 형태로 감소한 후, 스위치 콘트롤신호(GCON)가 온 레벨을 유지하는 소정 기간 동안 상기 게이트 로우 전압(VGL)을 유지한다.
반면에, 에미션 할당 구간(EMI)에서 오프 레벨의 스위치 콘트롤신호(GCON)에 의해 스토리지 커패시터(Cy)의 전압(즉, 출력 노드(Ny)의 전압)이 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)까지 사선 형태로 증가한다.
결국, 출력 노드(Ny)를 통해 출력되는 제2 게이트 신호(GSIG2)는, 1 프레임 내에서 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)까지 사선 형태로 감소한 후에, 소정 기간 동안 게이트 로우 전압(VGL)을 유지하고 이어서 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)까지 사선 형태로 증가하게 된다.
도 11은 제2 실시예에 따른 일 픽셀 구성을 보여주는 도면이다. 도 12 및 도 13은 도 11의 픽셀의 구동 파형을 보여주는 도면들이다.
도 11 내지 도 13을 참조하면, 본 명세서의 제2 실시예에 따른 픽셀(PXL)은 발광 소자(EL), 제1 내지 제6 트랜지스터들(T1~T6), 및 커패시터(C)를 포함한 픽셀 회로를 구성한다. 제1 내지 제6 트랜지스터들(T1~T6)은 N 타입 모스펫으로 구현될 수 있다. 제6 트랜지스터(T6)는 구동 트랜지스터이다.
픽셀 회로는 발광 소자(EL), 구동 트랜지스터(T6), 제1 노드 제어부(NC1), 제2 노드 제어부(NC2), 및 제3 노드 제어부(NC3)를 포함할 수 있다.
제1 노드 제어부(NC1)는 영상 표현을 위한 데이터 전압(Vdata)을 제1 노드(N1)에 인가한다. 제1 노드 제어부(NC1)는 제1 트랜지스터(T1)와 커패시터(C)를 포함한다. 제1 트랜지스터(T1)는 한 프레임 중의 제1 구간(PE1) 내에서 제1 게이트 신호(GSIG1)에 따라 데이터 전압(Vdata)을 제1 노드(N1)에 인가한다. 제1 트랜지스터(T1)의 게이트 전극은 제1 게이트 신호(GSIG1)가 인가되는 제1 게이트 라인(GLx)에 연결되고, 제1 트랜지스터(T1)의 제1 전극은 데이터 라인(DL)에 연결되며, 제1 트랜지스터(T1)의 제2 전극은 제1 노드(N1)에 연결된다. 커패시터(C)는 제1 노드(N1)와 저전위 구동전압(VSSEL)의 입력단 사이에 연결된다.
제2 노드 제어부(NC2)는 제1 노드(N1)에 이웃한 제2 노드(N2)의 전압을 고전위 구동전압(VDDEL)에서 고전위 구동전압(VDDEL)과 데이터 전압(Vdata) 간의 차에 대응되는 오프 펄스 전압(Voff)으로 변화시킨다. 제2 노드 제어부(NC2)는 한 프레임 중의 제1 구간(PE1) 동안 제2 노드(N2)의 전압을 고전위 구동전압(VDDEL)으로 제어하고, 한 프레임 중에서 제1 구간(PE1)에 이은 제2 구간(PE2) 동안 제2 노드(N2)의 전압을 오프 펄스 전압(Voff)으로 제어한다. 제2 노드 제어부(NC2)는 제2 트랜지스터(T2)와 제3 트랜지스터(T3)를 포함한다. 제2 트랜지스터(T2)는 제1 게이트 신호(GSIG1)에 따라 제1 구간(PE1) 동안 제2 노드(N2)에 고전위 구동전압(VDDEL)을 인가한다. 제2 트랜지스터(T2)의 게이트 전극은 제1 게이트 신호(GSIG1)가 인가되는 제1 게이트 라인(GLx)에 연결되고, 제2 트랜지스터(T2)의 제1 전극은 제2 노드(N2)에 연결되며, 제2 트랜지스터(T2)의 제2 전극은 고전위 구동전압(VDDEL)의 입력단에 연결된다. 제3 트랜지스터(T3)는 제1 게이트 신호(GSIG1)와 다른 제2 게이트 신호(GSIG2)에 따라, 제1 구간(PE1) 동안 제1 노드(N1)와 제2 노드(N2) 간의 연결을 끊고, 제2 구간(PE2) 동안 제1 노드(N1)와 제2 노드(N2)를 서로 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제2 게이트 신호(GSIG2)가 인가되는 제2 게이트 라인(GLy)에 연결되고, 제3 트랜지스터(T3)의 제1 전극은 제1 노드(N1)에 연결되며, 제3 트랜지스터(T3)의 제2 전극은 제2 노드(N2)에 연결된다.
제3 노드 제어부(NC3)는 제2 노드(N2)의 전압에 따라 제3 노드(N3)의 전압을 제어한다. 제3 노드 제어부(NC3)는 제1 구간(PE1) 동안 고전위 구동전압(VDDEL)인 제2 노드(N2)의 전압에 따라 제3 노드(N3)에 저전위 구동전압(VSSEL)을 인가하고, 제2 구간(PE2) 동안 오프 펄스 전압(Voff)인 제2 노드(N2)의 전압에 따라 제3 노드(N3)에 온 레벨의 기준 전압(Vref)을 인가한다. 제3 노드 제어부(NC3)는 제4 트랜지스터(T4)와 제5 트랜지스터(T5)를 포함한다. 제4 트랜지스터(T4)는 다이오드 연결되어 제3 노드(N3)에 온 레벨의 기준 전압(Vref)을 인가한다. 제4 트랜지스터(T4)의 게이트 전극과 제1 전극은 제3 노드(N3)에 연결되고, 제4 트랜지스터(T4)의 제2 전극은 기준 전압(Vref)의 입력단에 연결된다. 제5 트랜지스터(T5)는 제1 구간(PE1) 동안 고전위 구동전압(VDDEL)인 제2 노드(N2)의 전압에 따라 제3 노드(N3)와 저전위 구동전압(VSSEL)의 입력단을 서로 연결시키고, 제2 구간(PE2) 동안 오프 펄스 전압(Voff)인 제2 노드(N2)의 전압에 따라 제3 노드(N3)와 저전위 구동전압(VSSEL) 간의 연결을 끊는다. 제5 트랜지스터(T5)의 게이트 전극은 제2 노드(N2)에 연결되고, 제5 트랜지스터(T5)의 제1 전극은 제3 노드(N3)에 연결되며, 제5 트랜지스터(T5)의 제2 전극은 저전위 구동전압(VSSEL)의 입력단에 연결된다.
구동 트랜지스터(T6)는 제3 노드(N3)에 연결된 게이트전극과 고전위 구동전압(VDDEL)이 인가되는 제1 전극을 가지며, 제3 노드(N3)의 전압에 따라 제1 구간(PE1) 동안 오프 듀티 구동하고 제2 구간(PE2) 동안 온 듀티 구동하여 정전류를 생성하는 정전류 구동 소자이다. 구동 트랜지스터(T6)의 제2 전극은 발광 소자(EL)에 연결된다.
구동 트랜지스터(T6)는 도 5와 같이 드레인-소스 간 전압(Vtr)에 따른 트랜지스터 전류(Itr)의 특성 커브(CC) 상에서 세츄레이션(saturation) 영역(SR)에서 동작하지 않고, 리니어(linear) 영역(LR)에서 동작한다. 구동 트랜지스터(T6)는 리니어 영역(LR)에서 특정 드레인-소스 간 전압(Vds)에 대응되는 일정한 크기의 구동 전류(Id)를 생성할 수 있다. 리니어 영역(LR)의 특정 드레인-소스 간 전압(Vds)은 세츄레이션 영역(SR)의 드레인-소스 간 전압에 비해 더 작기 때문에, 구동 트랜지스터(T6)가 리니어 영역(LR)에서 동작하는 경우 고전위 구동전압(VDDEL)이 상대적으로 더 낮게 사용될 수 있고, 고전위 구동전압(VDDEL)이 낮아진 만큼 소비 전력이 경감될 수 있다. 구동 트랜지스터(T6)가 리니어 영역(LR)에서 동작하기 때문에, 구동 트랜지스터(T6)에 흐르는 구동 전류(Id)는 데이터 전압(Vdata)의 크기와 무관한 정전류이다. 구동 트랜지스터(T6)는 데이터 전압(Vdata)의 크기에 따라 드레인전류의 크기를 제어하는 아날로그 전류 생성 소자로서 기능하지 않고 스위치로 기능하기 때문에, 픽셀들(PXL) 간에 구동 트랜지스터(T6)의 구동 특성 편차(문턱전압 편차 및/또는 전자 이동도 편차)가 보상될 필요도 없다. 따라서, 본 실시예의 경우, 픽셀(PXL) 내부 또는 외부에 구동 트랜지스터(T6)의 구동 특성을 샘플링 및 보상하기 위한 추가적인 회로가 불필요하여 회로 구성이 간소해지는 장점이 있다.
발광 소자(EL)는 구동 트랜지스터(T6)의 제2 전극에 연결된 애노드전극, 저전위 구동전압(VSSEL)이 인가되는 캐소드전극, 및 애노드전극과 캐소드전극 사이에 위치하는 무기 발광층을 포함한 마이크로 LED로 구현될 수 있다. 발광 소자(EL)는 제1 구간(PE1) 동안 미 발광하고, 제2 구간(PE2) 동안 구동 트랜지스터(T6)로부터 입력되는 정전류에 응답하여 발광한다. 한 프레임 내에서 발광 소자(EL)의 발광 듀티는 구동 트랜지스터(T6)의 온 듀티에 따른다.
이렇게 구성된 제2 실시예에 따른 픽셀(PXL)은 도 12의 구동 파형에 따라 동작한다. 픽셀(PXL) 구동을 위한 한 프레임은 제1 구간(PE1)과 제1 구간(PE1)에 이은 제2 구간(PE2)을 포함한다. 제1 구간(PE1)은 전술한 어드레스 할당 구간을 포함한다. 제2 구간(PE2)은 데이터 전압(Vdata)의 크기에 따라 전술한 에미션 할당 구간을 모두 포함할 수도 있고, 일부 포함할 수도 있다. 제2 구간(PE2)이 에미션 할당 구간을 일부만 포함하는 경우, 제1 구간(PE1)의 길이는 그만큼 길어질 수 있다.
제1 게이트 신호(GSIG1)는 제1 구간(PE1) 내에서 게이트 하이 전압(VGH)으로부터 게이트 로우 전압(VGL)으로 변하는 구형파이다. 제2 게이트 신호(GSIG2)는 제1 구간(PE1)과 제2 구간(PE2) 내에서 어드레스 할당 구간만큼 게이트 로우 전압(VGL)을 유지한 후 게이트 로우 전압(VGL)으로부터 게이트 하이 전압(VGH)까지 사선 형태로 변하는 램프파이다.
제1 구간(PE1)에서, 제1 노드(N1)의 전압은 데이터 전압(Vdata)이 되고 제2 노드(N2)의 전압은 고전위 구동전압(VDDEL)이 되며, 제3 노드(N3)의 전압은 저전위 구동전압(VSSEL)이 된다.
제2 구간(PE2)에서, 제2 게이트 신호(GSIG2)의 전압 레벨이 데이터 전압(Vdata)보다 높아지면 제2 트랜지스터(T2)의 게이트-소스 간 전압(Vgs)이 제2 트랜지스터(T2)의 문턱전압보다 높아지게 되어 제2 트랜지스터(T2)가 턴 온 된다. 제2 트랜지스터(T2)의 턴 온에 의해 제2 노드(N2)의 전압이 오프 펄스 전압(Voff)이 된다. 오프 펄스 전압(Voff)은 고전위 구동전압(VDDEL)과 데이터 전압(Vdata)의 사이에 위치하며, 제5 트랜지스터(T5)를 턴 오프 시킬 수 있는 오프 레벨의 전압이다. 제2 구간(PE2)에서, 제2 노드(N2)의 오프 펄스 전압(Voff)에 의해 제5 트랜지스터(T5)가 턴 오프 되고, 그에 따라 제3 노드(N3)의 전압이 기준 전압(Vref)이 된다.
제3 노드(N3)의 전압에 의해 구동 트랜지스터(T6)의 온 듀티와 오프 듀티가 결정된다. 제1 구간(PE1) 동안 저전위 구동전압(VSSEL)에 의해 구동 트랜지스터(T6)가 오프 되고, 제2 구간(PE2) 동안 기준 전압(Vref)에 의해 구동 트랜지스터(T6)가 온 된다. 구동 트랜지스터(T6)의 온 듀티는 한 프레임 내에서 제2 구간(PE2)의 길이에 대응되고, 구동 트랜지스터(T6)의 오프 듀티는 한 프레임 내에서 제1 구간(PE1)의 길이에 대응된다.
제2 게이트 신호(GSIG2)는 제1 구간(PE1) 내에서 데이터 전압(Vdata)보다 더 낮고, 제2 구간(PE2) 동안 데이터 전압(Vdata)보다 더 높다. 제2 구간(PE2)은 제2 게이트 신호(GSIG2)의 전압 레벨이 데이터 전압(Vdata)보다 높아지는 시점부터 시작되기 때문에, 데이터 전압(Vdata)이 높을수록 한 프레임 내에서 제2 구간(PE2)의 길이가 짧아지고 이와 반대로 제1 구간(PE1)의 길이가 길어진다. 다시 말해, 한 프레임 내에서 발광 소자가 발광하는 제2 구간(PE2)의 길이(즉, 발광 듀티)가 데이터 전압(Vdata)의 크기에 비례하여 감소한다.
예를 들어, 도 13에서와 같이, 데이터 전압(Vdata)이 상대적으로 큰 "Vdata1"일 때의 발광 듀티는, 데이터 전압(Vdata)이 상대적으로 작은 "Vdata2"일 때의 발광 듀티보다 더 작다. 한편, 도 13에서, 데이터 전압(Vdata)이 "Vdata1"일 때의 제2 노드(N2)의 전압인 제1 오프 펄스 전압(Voff1)은 데이터 전압(Vdata)이 "Vdata2"일 때의 제2 노드(N2)의 전압인 제2 오프 펄스 전압(Voff2)보다 더 높다. 그리고, 제2 노드(N2)의 전압이 제1 오프 펄스 전압(Voff1)으로 유지되는 제2 구간(PE2)의 길이는 제2 노드(N2)의 전압이 제2 오프 펄스 전압(Voff2)으로 유지되는 제2 구간(PE2)의 길이보다 더 짧다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
PNL: 표시 패널 TCON: 타이밍 콘트롤러
SDIC: 데이터 드라이버 GIP: 게이트 드라이버

Claims (21)

  1. 복수의 픽셀들을 포함하고,
    상기 복수의 픽셀들 각각은,
    영상 표현을 위한 데이터 전압을 제1 노드에 인가하는 제1 노드 제어부;
    상기 제1 노드와 이웃한 제2 노드의 전압을 저전위 구동전압에서 상기 데이터 전압과 상기 저전위 구동전압 간의 차에 대응되는 온 펄스 전압으로 변화시키는 제2 노드 제어부;
    한 프레임 중의 제1 구간 동안 상기 저전위 구동전압인 상기 제2 노드의 전압에 따라 상기 제3 노드에 온 레벨의 기준 전압을 인가하고, 상기 한 프레임 중에서 상기 제1 구간에 이은 제2 구간 동안 상기 온 펄스 전압인 상기 제2 노드의 전압에 따라 상기 제3 노드에 상기 저전위 구동전압을 인가하는 제3 노드 제어부;
    상기 제3 노드에 연결된 게이트 전극과 고전위 구동전압이 인가되는 제1 전극을 가지며, 상기 제3 노드의 전압에 따라 상기 제1 구간 동안 온 듀티 구동하고 상기 제2 구간 동안 오프 듀티 구동되는 구동 트랜지스터; 및
    상기 구동 트랜지스터의 제2 전극에 연결된 애노드전극과 상기 저전위 구동전압이 인가되는 캐소드전극을 가지며, 상기 제1 구간 동안 상기 구동 트랜지스터로부터 인가되는 정전류에 응답하여 발광하고 상기 제2 구간 동안 미 발광하는 발광 소자를 갖는 표시장치.
  2. 제 1 항에 있어서,
    상기 데이터 전압의 크기는 미리 설정된 전압 범위 내에서 영상의 계조에 따라 변하고,
    상기 한 프레임 내에서 상기 발광 소자가 발광하는 상기 제1 구간의 길이가 상기 데이터 전압의 크기에 비례하여 증가하는 표시장치.
  3. 제 1 항에 있어서,
    상기 제1 노드 제어부는,
    제1 게이트 신호에 따라 상기 제1 구간 내에서 상기 데이터 전압을 상기 제1 노드에 인가하는 제1 트랜지스터; 및
    상기 제1 노드와 상기 저전위 구동전압의 입력단 사이에 연결된 커패시터를 포함한 표시장치.
  4. 제 3 항에 있어서,
    상기 제2 노드 제어부는,
    상기 제1 게이트 신호에 따라 상기 제1 구간 동안 상기 제2 노드에 상기 저전위 구동전압을 인가하는 제2 트랜지스터; 및
    상기 제1 게이트 신호와 다른 제2 게이트 신호에 따라, 상기 제1 구간 동안 상기 제1 노드와 상기 제2 노드 간의 연결을 끊고, 상기 제2 구간 동안 상기 제1 노드와 상기 제2 노드를 서로 연결하는 제3 트랜지스터를 포함한 표시장치.
  5. 제 4 항에 있어서,
    상기 제1 게이트 신호는 상기 제1 구간 내에서 게이트 온 전압으로부터 게이트 오프 전압으로 변하는 구형파이고,
    상기 제2 게이트 신호는 상기 제1 구간과 상기 제2 구간 내에서 상기 게이트 오프 전압으로부터 상기 게이트 온 전압까지 사선 형태로 변하는 램프파인 표시장치.
  6. 제 5 항에 있어서,
    상기 제2 게이트 신호는 상기 제1 구간 내에서 상기 데이터 전압보다 더 낮고, 상기 제2 구간 동안 상기 데이터 전압보다 더 높은 표시장치.
  7. 제 4 항에 있어서,
    상기 제3 노드 제어부는,
    다이오드 연결되어 상기 제3 노드에 상기 기준 전압을 인가하는 제4 트랜지스터; 및
    상기 제1 구간 동안 상기 저전위 구동전압인 상기 제2 노드의 전압에 따라 상기 제3 노드와 상기 저전위 구동전압의 입력단 간의 연결을 끊고, 상기 제2 구간 동안 상기 온 펄스 전압인 상기 제2 노드의 전압에 따라 상기 제3 노드와 상기 저전위 구동전압의 입력단을 서로 연결하는 제5 트랜지스터를 포함한 표시장치.
  8. 제 5 항에 있어서,
    게이트 스타트 신호와 게이트 클럭을 기반으로 상기 제1 게이트 신호를 출력하는 제1 게이트 스테이지; 및
    상기 제1 게이트 신호를 기반으로 상기 제2 게이트 신호를 생성하여 출력 노드로 출력하는 제2 게이트 스테이지를 더 포함한 표시장치.
  9. 제 8 항에 있어서,
    상기 제2 게이트 스테이지는,
    상기 제1 게이트 신호에 따라 상기 출력 노드와 상기 게이트 오프 전압의 입력단 간의 전기적 연결을 온 또는 오프 시키는 제1 스위치;
    다이오드 연결되어 상기 출력 노드에 상기 게이트 온 전압을 인가하는 제2 스위치; 및
    상기 출력 노드와 상기 게이트 오프 전압의 입력단 사이에 연결된 스토리지 커패시터를 포함한 표시장치.
  10. 제 1 항에 있어서,
    상기 구동 트랜지스터는, 드레인-소스 간 전압에 따른 트랜지스터 전류의 특성 커브 상에서의 리니어 영역에서 동작하고,
    상기 구동 트랜지스터의 온 듀티 구간 내에서 상기 구동 트랜지스터에 흐르는 구동 전류가 상기 데이터 전압의 크기에 무관하게 일정하고,
    상기 발광 소자의 발광 듀티는 상기 구동 트랜지스터의 온 듀티에 따르는 표시장치.
  11. 복수의 픽셀들을 포함하고,
    상기 복수의 픽셀들 각각은,
    영상 표현을 위한 데이터 전압을 제1 노드에 인가하는 제1 노드 제어부;
    상기 제1 노드에 이웃한 제2 노드의 전압을 고전위 구동전압에서 상기 고전위 구동전압과 상기 데이터 전압 간의 차에 대응되는 오프 펄스 전압으로 변화시키는 제2 노드 제어부;
    한 프레임 중의 제1 구간 동안 상기 고전위 구동전압인 상기 제2 노드의 전압에 따라 상기 제3 노드에 저전위 구동 전압을 인가하고, 상기 한 프레임 중에서 상기 제1 구간에 이은 제2 구간 동안 상기 오프 펄스 전압인 상기 제2 노드의 전압에 따라 상기 제3 노드에 온 레벨의 기준 전압을 인가하는 제3 노드 제어부;
    상기 제3 노드에 연결된 게이트전극과 상기 고전위 구동전압이 인가되는 제1 전극을 가지며, 상기 제3 노드의 전압에 따라 상기 제1 구간 동안 오프 듀티 구동하고 상기 제2 구간 동안 온 듀티 구동하는 구동 트랜지스터; 및
    상기 구동 트랜지스터의 제2 전극에 연결된 애노드전극과 상기 저전위 구동전압이 인가되는 캐소드전극을 가지며, 상기 제1 구간 동안 상기 구동 트랜지스터로부터 인가되는 정전류에 응답하여 미 발광하고 상기 제2 구간 동안 발광하는 발광 소자를 갖는 표시장치.
  12. 제 11 항에 있어서,
    상기 데이터 전압의 크기는 미리 설정된 전압 범위 내에서 영상의 계조에 따라 변하고,
    상기 한 프레임 내에서 상기 발광 소자가 발광하는 상기 제2 구간의 길이가 상기 데이터 전압의 크기에 비례하여 감소하는 표시장치.
  13. 제 11 항에 있어서,
    상기 제1 노드 제어부는,
    제1 게이트 신호에 따라 상기 제1 구간 내에서 상기 데이터 전압을 상기 제1 노드에 인가하는 제1 트랜지스터; 및
    상기 제1 노드와 상기 저전위 구동전압의 입력단 사이에 연결된 커패시터를 포함한 표시장치.
  14. 제 13 항에 있어서,
    상기 제2 노드 제어부는,
    상기 제1 게이트 신호에 따라 상기 제1 구간 동안 상기 제2 노드에 상기 고전위 구동전압을 인가하는 제2 트랜지스터; 및
    상기 제1 게이트 신호와 다른 제2 게이트 신호에 따라, 상기 제1 구간 동안 상기 제1 노드와 상기 제2 노드 간의 연결을 끊고, 상기 제2 구간 동안 상기 제1 노드와 상기 제2 노드를 서로 연결하는 제3 트랜지스터를 포함한 표시장치.
  15. 제 14 항에 있어서,
    상기 제1 게이트 신호는 상기 제1 구간 내에서 게이트 온 전압으로부터 게이트 오프 전압으로 변하는 구형파이고,
    상기 제2 게이트 신호는 상기 제1 구간 내의 소정 기간 동안 상기 게이트 오프 전압을 유지하고 이어서 상기 소정 기간 이후부터 상기 제2 구간까지 상기 게이트 오프 전압으로부터 상기 게이트 온 전압까지 사선 형태로 변하는 램프파인 표시장치.
  16. 제 15 항에 있어서,
    상기 제2 게이트 신호는 상기 제1 구간 내에서 상기 데이터 전압보다 더 낮고, 상기 제2 구간 동안 상기 데이터 전압보다 더 높은 표시장치.
  17. 제 14 항에 있어서,
    상기 제3 노드 제어부는,
    다이오드 연결되어 상기 제3 노드에 상기 기준 전압을 인가하는 제4 트랜지스터; 및
    상기 제1 구간 동안 상기 고전위 구동전압인 상기 제2 노드의 전압에 따라 상기 제3 노드와 상기 저전위 구동전압의 입력단을 서로 연결하고, 상기 제2 구간 동안 상기 오프 펄스 전압인 상기 제2 노드의 전압에 따라 상기 제3 노드와 상기 저전위 구동전압의 입력단 간의 연결을 끊는 제5 트랜지스터를 포함한 표시장치.
  18. 제 15 항에 있어서,
    게이트 스타트 신호와 게이트 클럭을 기반으로 상기 제1 게이트 신호를 출력하는 제1 게이트 스테이지; 및
    상기 스위치 콘트롤 신호를 기반으로 상기 제2 게이트 신호를 생성하여 출력 노드로 출력하는 제2 게이트 스테이지를 더 포함하고,
    상기 스위치 콘트롤 신호는, 상기 소정 구간을 포함한 어드레스 할당 구간에서 온 레벨을 가지며, 상기 소정 기간 이후부터 상기 제2 구간까지를 포함한 에미션 할당 구간에서 오프 레벨을 갖는 표시장치.
  19. 제 18 항에 있어서,
    상기 제2 게이트 스테이지는,
    상기 스위치 콘트롤 신호에 따라 상기 출력 노드와 상기 게이트 오프 전압의 입력단 간의 전기적 연결을 온 또는 오프 시키는 제1 스위치;
    다이오드 연결되어 상기 출력 노드에 상기 게이트 온 전압을 인가하는 제2 스위치; 및
    상기 출력 노드와 상기 게이트 오프 전압의 입력단 사이에 연결된 스토리지 커패시터를 포함한 표시장치.
  20. 제 18 항에 있어서,
    상기 제1 게이트 신호를 서로 다른 위상으로 출력하는 복수의 상기 제1 게이트 스테이지가 상기 픽셀들로 이루어진 서로 다른 픽셀 행에 개별적으로 연결되고,
    상기 제2 게이트 스테이지는 상기 서로 다른 픽셀 행에 공통으로 연결되고,
    상기 제2 게이트 신호는 상기 서로 다른 픽셀 행의 상기 픽셀들에 공통으로 인가되는 표시장치.
  21. 제 11 항에 있어서,
    상기 구동 트랜지스터는, 드레인-소스 간 전압에 따른 트랜지스터 전류의 특성 커브 상에서의 리니어 영역에서 동작하고,
    상기 구동 트랜지스터의 온 듀티 구간 내에서 상기 구동 트랜지스터에 흐르는 구동 전류가 상기 데이터 전압의 크기에 무관하게 일정하고,
    상기 발광 소자의 발광 듀티는 상기 구동 트랜지스터의 온 듀티에 따르는 표시장치.
KR1020210182746A 2021-12-20 2021-12-20 자발광 소자들을 포함한 표시장치 KR20230093825A (ko)

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