KR20230075327A - Voltage-domain quantization error cancellation technique for ultra-low noise fractional-N sub-sampling phase-locked loop - Google Patents
Voltage-domain quantization error cancellation technique for ultra-low noise fractional-N sub-sampling phase-locked loop Download PDFInfo
- Publication number
- KR20230075327A KR20230075327A KR1020220020621A KR20220020621A KR20230075327A KR 20230075327 A KR20230075327 A KR 20230075327A KR 1020220020621 A KR1020220020621 A KR 1020220020621A KR 20220020621 A KR20220020621 A KR 20220020621A KR 20230075327 A KR20230075327 A KR 20230075327A
- Authority
- KR
- South Korea
- Prior art keywords
- voltage
- sampling
- output
- controlled oscillator
- locked loop
- Prior art date
Links
- 238000005070 sampling Methods 0.000 title claims abstract description 112
- 238000013139 quantization Methods 0.000 title claims abstract description 67
- 238000000034 method Methods 0.000 title claims abstract description 29
- 230000009977 dual effect Effects 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 19
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 8
- 238000004891 communication Methods 0.000 description 4
- 238000012937 correction Methods 0.000 description 4
- 230000008030 elimination Effects 0.000 description 4
- 238000003379 elimination reaction Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000011017 operating method Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
- H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
본 발명은 초 저 잡음 분수형 서브-샘플링 위상 고정 루프를 위한 전압 영역 양자화 오류 제거기술에 관한 것이다. The present invention relates to a voltage domain quantization error cancellation technique for an ultra-low noise fractional sub-sampling phase locked loop.
기하급수적으로 증가하는 데이터 트래픽을 감당하기 위하여, 무선 통신시스템은 더 넓은 주파수 대역폭에 더 복잡한 변복조기법을 적용하고 있으며, 이는 통신시스템의 고주파 신호가 더욱 낮은 위상잡음 성능을 갖는 것을 요구한다. 이러한 저 잡음 성능을 위해, 최근 서브샘플링 위상고정루프(Sub-Sampling Phase-Locked Loop; SSPLL)는 차지 펌프 PLL(Charge Pump Phase-Locked Loop; CPPLL)과 같은 다른 아키텍처에 비해 낮은 잡음 성능으로 큰 주목을 받았다. 일반적으로 CP(Charge Pump)는 PLL의 주요 대역 내 잡음 원인이다. In order to cope with the exponentially increasing data traffic, wireless communication systems apply more complex modulation and demodulation techniques to a wider frequency bandwidth, which requires that high-frequency signals of the communication system have lower phase noise performance. For such low-noise performance, recent Sub-Sampling Phase-Locked Loop (SSPLL) has received great attention for its low-noise performance compared to other architectures such as Charge Pump Phase-Locked Loop (CPPLL). received In general, CP (Charge Pump) is a major source of in-band noise in PLLs.
도 1은 종래기술에 따른 차지-펌프 기반 PLL과 서브-샘플링 기반 PLL의 잡음 성능을 비교하기 위한 도면이다. 1 is a diagram for comparing noise performances of a charge-pump based PLL and a sub-sampling based PLL according to the related art.
도 1(a)를 참조하면, CP의 출력 잡음이 위상 주파수 검출기(Phase Frequency Detector; PFD)의 입력에서 볼 때 해당 잡음은 PFD의 게인(KPFD)과 CP의 게인(KCP)에 의해 나눠질 수 있다. Referring to FIG. 1 (a), when the output noise of the CP is viewed at the input of the Phase Frequency Detector (PFD), the noise can be divided by the gain of the PFD (KPFD) and the gain of the CP (KCP). there is.
반면에, 도 1(b)의 SSPLL의 경우, CP의 입력 기준 잡음은 샘플 및 홀드 회로(Sample and Hold; SH)의 게인(KSH)과 KCP에 의해 나눠질 수 있다. 이 두 잡음은 서로 유사하지만 나누는 게인의 크기가 매우 다르다. SSPLL은 고유한 샘플링 메커니즘으로 인해 본질적으로 CPPLL의 KPFD보다 훨씬 큰 KSH를 가질 수 있기 때문이다. 결과적으로 이러한 높은 KSH로 인해 SSPLL은 기존 CPPLL보다 훨씬 낮은 대역 내 위상 잡음을 달성할 수 있다. 이처럼 매우 낮은 위상잡음을 달성할 수 있는 PLL을 설계한다면 통신반도체뿐만 아니라 SerDes와 같은 고속 유선 통신, 최신 메모리 시스템 등 시스템반도체 분야 전체에 획기적인 사건이 될 것이며, CMOS미세화 정체에 따른 가격경쟁력 답보에 새로운 해답을 제시할 것이다. On the other hand, in the case of the SSPLL of FIG. 1(b), the input reference noise of CP can be divided by the gain (KSH) of the sample and hold circuit (SH) and KCP. These two noises are similar to each other, but the size of the dividing gain is very different. This is because SSPLL can inherently have a much larger KSH than CPPLL's KPFD due to its unique sampling mechanism. As a result, this high KSH allows SSPLLs to achieve much lower in-band phase noise than conventional CPPLLs. If a PLL capable of achieving very low phase noise is designed like this, it will be an epoch-making event not only for communication semiconductors but also for the entire system semiconductor field, such as high-speed wired communication such as SerDes and the latest memory systems. will provide the answer.
본 발명이 이루고자 하는 기술적 과제는 서브-샘플링 위상고정루프(Sub-Sampling Phase-Locked Loop; SSPLL)에서 비교기(Voltage Comparator; VC)의 기준전압(VREF)을 디지털아날로그변환기(Digital to Analog Converter; DAC)를 사용하여 제어함으로써, 샘플 앤 홀드 회로(Sample and Hold; SH)의 높은 샘플링 게인(KSH)으로 DAC의 잡음을 억제할 수 있는 회로를 제공하는데 있다. 또한, 본 발명은 듀얼클락위상 생성기(DCP(Dual Clock Phase) generator) 및 2차 곡선 피팅 디지털 전치왜곡(Second-order Curve Fitting Digital Predistortion; SCF-DPD)를 이용하여 분수형 서브-샘플링 위상고정루프가 디지털시간변환기(Digital to Time Converter; DTC)의 사용 없이 매우 낮은 잡음을 갖도록 한다.The technical problem to be achieved by the present invention is to convert the reference voltage (VREF) of a voltage comparator (VC) into a digital to analog converter (DAC) in a sub-sampling phase-locked loop (SSPLL). ) to provide a circuit capable of suppressing noise of the DAC with a high sampling gain (KSH) of the sample and hold circuit (Sample and Hold; SH). In addition, the present invention is a fractional sub-sampling phase-locked loop using a dual clock phase (DCP) generator and a second-order curve fitting digital predistortion (SCF-DPD). has very low noise without the use of a Digital to Time Converter (DTC).
일 측면에 있어서, 본 발명에서 제안하는 전압 영역 양자화 오류 제거 기술을 적용한 초 저 잡음 분수형 서브-샘플링 위상 고정 루프는 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하기 위한 샘플링 클락을 생성하는 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기, 상기 샘플링 클락을 이용하여 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하는 샘플 앤 홀드(Sample and Hold; SH), 전압 비교기의 기준전압을 제어하기 위한 디지털-아날로드 변환기(Digital to Analog Converter; DAC), 샘플 앤 홀드를 통해 샘플링된 전압을 상기 기준전압을 이용하여 비교하는 전압 비교기(Voltage Comparator; VC), 전압 비교기의 출력 전압에 따라 LC 디지털 제어 발진기의 주파수를 조절하기 위한 디지털 루프 필터(Digital-Loop Filter; DLF), 디지털 루프 필터의 제어에 따라 입력 제어 전압에 비례하는 가변 주파수를 발생시키기 위한 LC 디지털 제어 발진기(LC Digitally Controlled Oscillator; LC-DCO), 출력 주파수의 미세 조정을 위해 디더(dither)를 이용하여 양자화 노이즈를 분산시키고, 분산된 양자화 노이즈를 제거하기 위한 델타-시그마 모듈레이터(Delta Sigma Modulator; DSM) 및 델타-시그마 모듈레이터의 양자화 오류에 대한 오프셋, 1차항 및 2차항을 보정하기 위한 2차 곡선 피팅(Second-order Curve Fitting; SCF) 전치왜곡회로를 포함한다. In one aspect, the ultra-low-noise fractional sub-sampling phase-locked loop to which the voltage-domain quantization error removal technique proposed in the present invention is applied is a dual clock that generates a sampling clock for sampling a sine wave signal generated from an LC digitally controlled oscillator. Phase (Dual-Clock-Phase; DCP) generator, Sample and Hold (SH) for sampling the sine wave signal generated from the LC digitally controlled oscillator using the sampling clock, and for controlling the reference voltage of the voltage comparator A digital-to-analog converter (DAC), a voltage comparator (VC) that compares the voltage sampled through sample-and-hold with the reference voltage, and LC digital control according to the output voltage of the voltage comparator Digital Loop Filter (DLF) to adjust the frequency of the oscillator, LC Digitally Controlled Oscillator (LC- DCO), dither to disperse quantization noise for fine adjustment of output frequency, Delta-Sigma Modulator (DSM) to remove distributed quantization noise, and quantization error of delta-sigma modulator It includes a second-order curve fitting (SCF) predistortion circuit for correcting the offset, first-order term, and second-order term for .
본 발명의 실시예에 따른 디지털-아날로드 변환기는 분수 주파수를 생성하기 위한 분주비(DFRAC)에 따라 전압 비교기의 기준 전압(VREF)을 생성한다. A digital-to-analog converter according to an embodiment of the present invention generates a reference voltage (V REF ) of a voltage comparator according to a division ratio (D FRAC ) for generating a fractional frequency.
본 발명의 실시예에 따른 전압 비교기는 디지털-아날로드 변환기에서 생성되는 기준 전압(VREF)을 샘플 앤 홀드를 통해 샘플링된 전압(VSH)과 비교하고, 비교된 전압에 따른 에러를 디지털 루프 필터를 통해 LC 디지털 제어 발진기에 업데이트한다. A voltage comparator according to an embodiment of the present invention compares a reference voltage (V REF ) generated by a digital-to-analog converter with a voltage (V SH ) sampled through sample-and-hold, and generates an error according to the compared voltage in a digital loop. It updates to the LC digitally controlled oscillator through a filter.
본 발명의 실시예에 따른 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기는 샘플링 게인을 유지하기 위한 추가 샘플링 클락(SDCDL)을 생성하고, 기준 샘플링 클락(SREF)과 추가 샘플링 클락(SDCDL) 중 LC 디지털 제어 발진기로부터 생성된 사인파 신호가 더 높은 게인에서 샘플링되도록 하는 것을 선택한다. A dual-clock-phase (DCP) generator according to an embodiment of the present invention generates an additional sampling clock (S DCDL ) for maintaining a sampling gain, and generates a reference sampling clock (S REF ) and an additional sampling clock ( S DCDL ) is selected so that the sine wave signal generated from the LC digitally controlled oscillator is sampled at a higher gain.
본 발명의 실시예에 따른 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기는 DCDL 컨트롤러를 포함하고, 상기 DCDL 컨트롤러는 추가 샘플링 클락의 지연을 보정하기 위해 단일 누산기 기반 LMS 알고리즘을 사용하여 상기 전압 비교기의 출력을 누적하여 DCDL 컨트롤러의 출력을 백그라운드에서 보정한다. A dual-clock-phase (DCP) generator according to an embodiment of the present invention includes a DCDL controller, and the DCDL controller uses a single accumulator-based LMS algorithm to correct the delay of an additional sampling clock to the voltage The output of the comparator is accumulated to correct the output of the DCDL controller in the background.
본 발명의 실시예에 따른 2차 곡선 피팅 전치왜곡회로는 오프셋을 나타내는 계수를 상기 전압 비교기의 출력을 누적하여 보정하고, 상기 전압 비교기의 출력과 양자화 오류 간의 상관관계를 제거하여 양자화 오류의 1차항을 보정하고, 상기 전압 비교기의 출력과 양자화 오류의 제곱 간의 상관관계를 제거하여 양자화 오류의 2차항을 보정한다. The quadratic curve fitting predistortion circuit according to an embodiment of the present invention corrects a coefficient representing the offset by accumulating the output of the voltage comparator, removes the correlation between the output of the voltage comparator and the quantization error, and removes the first term of the quantization error. is corrected, and the quadratic term of the quantization error is corrected by removing the correlation between the output of the voltage comparator and the square of the quantization error.
본 발명의 실시예에 따른 2차 곡선 피팅 전치왜곡회로는 양자화된 코드에 따라 델타-시그마 모듈레이터의 출력의 양의 기울기 또는 델타-시그마 모듈레이터의 출력의 음의 기울기를 샘플링하고, 샘플링된 전압을 따르도록 하는 기준 전압을 생성한다. The quadratic curve fitting predistortion circuit according to an embodiment of the present invention samples the positive slope of the output of the delta-sigma modulator or the negative slope of the output of the delta-sigma modulator according to the quantized code, and follows the sampled voltage. to generate a reference voltage.
또 다른 일 측면에 있어서, 본 발명에서 제안하는 전압 영역 양자화 오류 제거 기술을 적용한 초 저 잡음 분수형 서브-샘플링 위상 고정 루프의 동작 방법은 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기를 통해 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하기 위한 샘플링 클락을 생성하는 단계, 샘플 앤 홀드(Sample and Hold; SH)가 상기 샘플링 클락을 이용하여 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하는 단계, 디지털-아날로드 변환기(Digital to Analog Converter; DAC)를 통해 전압 비교기의 기준전압을 제어하는 단계, 전압 비교기(Voltage Comparator; VC)가 샘플 앤 홀드를 통해 샘플링된 전압을 상기 기준전압을 이용하여 비교하는 단계, 디지털 루프 필터(Digital-Loop Filter; DLF)가 전압 비교기의 출력 전압에 따라 LC 디지털 제어 발진기의 주파수를 조절하는 단계, LC 디지털 제어 발진기(LC Digitally Controlled Oscillator; LC-DCO)가 디지털 루프 필터의 제어에 따라 입력 제어 전압에 비례하는 가변 주파수를 발생시키는 단계, 델타-시그마 모듈레이터(Delta Sigma Modulator; DSM)가 출력 주파수의 미세 조정을 위해 디더(dither)를 이용하여 양자화 노이즈를 분산시키고, 분산된 양자화 노이즈를 제거하는 단계 및 2차 곡선 피팅(Second-order Curve Fitting; SCF) 전치왜곡회로가 델타-시그마 모듈레이터의 양자화 오류에 대한 오프셋, 1차항 및 2차항을 보정하는 단계를 포함한다.In another aspect, an operation method of an ultra-low-noise fractional sub-sampling phase-locked loop to which the voltage-domain quantization error removal technique proposed in the present invention is applied is through a Dual-Clock-Phase (DCP) generator. Generating a sampling clock for sampling the sine wave signal generated from the LC digitally controlled oscillator, and sampling the sine wave signal generated from the LC digitally controlled oscillator using the sample and hold (SH) sampling clock. , Step of controlling the reference voltage of the voltage comparator through a digital-to-analog converter (DAC), the voltage comparator (VC) using the reference voltage sampled through sample and hold Comparing step, digital loop filter (DLF) adjusting the frequency of the LC digitally controlled oscillator according to the output voltage of the voltage comparator, LC digitally controlled oscillator (LC-DCO) is digital Generating a variable frequency proportional to the input control voltage under the control of the loop filter, a Delta Sigma Modulator (DSM) disperses quantization noise using dither for fine adjustment of the output frequency, , removing distributed quantization noise, and correcting the offset, first-order term, and second-order term for the quantization error of the delta-sigma modulator by a second-order curve fitting (SCF) predistortion circuit. .
본 발명의 실시예들에 따르면 서브-샘플링 위상고정루프(Sub-Sampling Phase-Locked Loop; SSPLL)에서 비교기(Voltage Comparator; VC)의 기준전압(VREF)을 디지털아날로그변환기(Digital to Analog Converter; DAC)를 사용하여 제어함으로써, 샘플 앤 홀드 회로(Sample and Hold; SH)의 높은 샘플링 게인(KSH)으로 DAC의 잡음을 억제할 수 있다. 또한, 본 발명은 듀얼클락위상 생성기(DCP(Dual Clock Phase) generator) 및 2차 곡선 피팅 디지털 전치왜곡(Second-order Curve Fitting Digital Predistortion; SCF-DPD)를 이용하여 분수형 서브-샘플링 위상고정루프가 디지털시간변환기(Digital to Time Converter; DTC)의 사용 없이 매우 낮은 잡음을 가지게 하는 것이 가능하다.According to embodiments of the present invention, a reference voltage (VREF) of a voltage comparator (VC) is converted into a digital to analog converter (DAC) in a sub-sampling phase-locked loop (SSPLL). ), the noise of the DAC can be suppressed with a high sampling gain (KSH) of the sample and hold circuit (Sample and Hold; SH). In addition, the present invention is a fractional sub-sampling phase-locked loop using a dual clock phase (DCP) generator and a second-order curve fitting digital predistortion (SCF-DPD). It is possible to have very low noise without the use of a Digital to Time Converter (DTC).
도 1은 종래기술에 따른 차지-펌프 기반 PLL과 서브-샘플링 기반 PLL의 잡음 성능을 비교하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 DAC 기반 SSPLL과 종래기술에 따른 DTC 기반 SSPLL의 성능을 비교하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 전압 영역 양자화 오류 제거 기술을 적용한 초 저 잡음 분수형 서브-샘플링 위상 고정 루프의 전체 블록도이다.
도 4는 본 발명의 일 실시예에 따른 듀얼클락위상 샘플링의 구조도와 메커니즘을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 DCDL 컨트롤러의 구조도와 메커니즘을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 2차 곡선 피팅 전치왜곡회로의 구조도이다.
도 7은 본 발명의 일 실시예에 따른 전치왜곡에 쓰인 룩업테이블의 구조도이다.
도 8은 본 발명의 일 실시예에 따른 전압영역 양자화 오류제거와 서브-샘플링 기반 분수형 위상고정루프의 상세 메커니즘을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 전압 영역 양자화 오류 제거 기술을 적용한 초 저 잡음 분수형 서브-샘플링 위상 고정 루프의 동작 방법을 설명하기 위한 흐름도이다.1 is a diagram for comparing noise performances of a charge-pump based PLL and a sub-sampling based PLL according to the related art.
2 is a diagram for comparing performance of a DAC-based SSPLL according to an embodiment of the present invention and a DTC-based SSPLL according to the prior art.
3 is an overall block diagram of an ultra-low noise fractional subsampling phase locked loop to which a voltage domain quantization error cancellation technique is applied according to an embodiment of the present invention.
4 is a diagram for explaining the structure and mechanism of dual clock phase sampling according to an embodiment of the present invention.
5 is a diagram for explaining the structure and mechanism of a DCDL controller according to an embodiment of the present invention.
6 is a structural diagram of a quadratic curve fitting predistortion circuit according to an embodiment of the present invention.
7 is a structural diagram of a lookup table used for predistortion according to an embodiment of the present invention.
8 is a diagram for explaining a detailed mechanism of voltage domain quantization error elimination and sub-sampling based fractional phase locked loop according to an embodiment of the present invention.
9 is a flowchart illustrating an operating method of an ultra-low noise fractional sub-sampling phase locked loop to which a voltage domain quantization error removal technique is applied according to an embodiment of the present invention.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 일 실시예에 따른 DAC 기반 SSPLL과 종래기술에 따른 DTC 기반 SSPLL의 성능을 비교하기 위한 도면이다. 2 is a diagram for comparing performance of a DAC-based SSPLL according to an embodiment of the present invention and a DTC-based SSPLL according to the prior art.
도 2(a)는 종래기술에 따른 시간 영역 양자화 오류를 제거 기술(Time-Domain Quantization Error Cancellation; TD-QEC)을 설명하기 위한 도면이고, 도 2(b)는 본 발명의 실시예에 따른 전압 영역 양자화 오류를 제거 기술(Voltage-Domain Quantization Error Cancellation; VD-QEC)을 설명하기 위한 도면이다. FIG. 2(a) is a diagram for explaining Time-Domain Quantization Error Cancellation (TD-QEC) according to the prior art, and FIG. 2(b) is a voltage diagram according to an embodiment of the present invention. It is a diagram for explaining a voltage-domain quantization error cancellation (VD-QEC) technique.
도 2(b)와 같이, 본 발명은 모든 반도체회로 시스템에 집적되어 그들에 정교한 기준 신호를 제공하는 역할을 수행하는 분수형 서브-샘플링 위상고정루프(Fractional-N SSPLL(Sub-Sampling Phase-Locked Loop))의 주요한 잡음 원인인 디지털시간변환기(Digital to Time Converter; DTC)를 사용하지 않고 초 저 잡음을 가질 수 있게 해주는 "전압 영역 양자화 오류를 제거 기술(Voltage-Domain Quantization Error Cancellation; VD-QEC)"에 관한 것이다. As shown in FIG. 2(b), the present invention is a fractional-type sub-sampling phase-locked loop (SSPLL (Sub-Sampling Phase-Locked "Voltage-Domain Quantization Error Cancellation (VD-QEC)" that enables ultra-low noise without using a Digital to Time Converter (DTC), which is a major noise source of loop). )" is about.
도 2(a)와 같이, 일반적으로 많이 사용하는 델타-시그마 모듈레이터(Delta Sigma Modulator; DSM)를 이용해 DTC를 제어할 경우, DTC의 높은 열 잡음에 의해 저 잡음의 RF 신호를 생성해내는데 한계가 있다. As shown in FIG. 2 (a), when the DTC is controlled using a Delta Sigma Modulator (DSM), which is commonly used, there is a limit to generating a low-noise RF signal due to the high thermal noise of the DTC. there is.
본 발명은 SSPLL에서 비교기(Voltage Comparator; VC)의 기준전압(VREF)을 디지털아날로그변환기(Digital to Analog Converter; DAC)를 사용하여 제어해주어, 샘플 앤 홀드 회로(Sample and Hold; SH)의 높은 샘플링 게인(KSH)으로 DAC의 잡음을 억제할 수 있는 방법을 제안한다. The present invention controls the reference voltage (VREF) of the voltage comparator (VC) in the SSPLL using a digital to analog converter (DAC), and high sampling of the sample and hold circuit (Sample and Hold; SH) We propose a method to suppress the noise of the DAC with the gain (KSH).
이러한 전압 영역 방법에는 두 가지 설계 이슈가 발생하게 되는데, 첫 번째 설계 이슈는 높은 KSH를 항상 유지하기 어렵다는 점이고, 두 번째 설계 이슈는 VREF가 샘플링된 전압(VSH)의 비선형 파형을 따라가야 한다는 것이다. 이러한 문제들을 해결하기 위해 본 발명은 듀얼클락위상 생성기(DCP(Dual Clock Phase) generator) 및 2차 곡선 피팅 디지털 전치왜곡(Second-order Curve Fitting Digital Predistortion; SCF-DPD)를 제안한다. Two design issues arise in this voltage domain method. The first design issue is that it is difficult to always maintain a high KSH, and the second design issue is that VREF must follow the nonlinear waveform of the sampled voltage (VSH). To solve these problems, the present invention proposes a Dual Clock Phase (DCP) generator and Second-order Curve Fitting Digital Predistortion (SCF-DPD).
본 발명을 적용하면, 분수형 위상고정루프가 DTC 사용 없이, 매우 낮은 잡음을 가지게 하는 것이 가능하게 되고, 이는 시스템반도체 분야에 획기적인 혁신을 가져올 것으로 기대된다. By applying the present invention, it is possible to make a fractional phase-locked loop with very low noise without using a DTC, which is expected to bring about a breakthrough in the field of system semiconductors.
서브샘플링 기반의 위상고정루프(Sub-Sampling Phase-Locked Loop; SSPLL)는 낮은 잡음을 달성할 수 있다는 장점이 있으나, 분수형 주파수를 생성하기 어렵다는 단점이 있다. 이는 기준 주파수(fREF)와 전압 제어 발진기(Voltage Controlled Oscillator; VCO)의 주파수(fVCO) 사이의 비정수 관계로 인한 양자화 오류(Q-error)로 인해 샘플링 포인트가 SH의 선형 범위를 벗어나기 쉽기 때문이다. A sub-sampling phase-locked loop (SSPLL) has an advantage of achieving low noise, but has a disadvantage in that it is difficult to generate a fractional frequency. This is because the sampling point tends to deviate from the linear range of SH due to the quantization error (Q-error) caused by the non-integer relationship between the reference frequency (f REF ) and the frequency (f VCO ) of the voltage controlled oscillator (VCO). Because.
최근 DTC를 이용하여 DSM의 양자화 오류를 시간 영역에서 제거함으로써, SSPLL이 분수형 주파수를 생성할 수 있도록 한다. 하지만 이러한 방법의 결정적인 문제는 DTC가 SH 이전에 위치하기 때문에 열 잡음을 KSH로 억제할 수 없어, SSPLL의 대역 내 위상 잡음을 저하시킨다는 점이다. 이렇게 높은 열 잡음이 발생할 경우, 출력 신호의 잡음 성능이 심각하게 저하되고, 결과적으로 이러한 PLL은 저잡음 특성을 요구하는 상용제품에 사용될 수 없게 된다(특허문헌 참조).By using the recent DTC to remove the quantization error of the DSM in the time domain, the SSPLL can generate fractional frequencies. However, a critical problem with this method is that since DTC is located before SH, thermal noise cannot be suppressed by KSH, which degrades the in-band phase noise of the SSPLL. When such high thermal noise occurs, the noise performance of the output signal is seriously degraded, and as a result, these PLLs cannot be used in commercial products requiring low noise characteristics (see patent literature).
DAC을 사용하여 전압 영역에서 양자화 오류를 제거하는 RSPLL(Reference Sampling PLL)이 제안 되었지만, 샘플링 게인이 SSPLL보다 10배이상 작기 때문에 DAC의 노이즈를 억제하기엔 한계가 있다(비특허문헌 1 참조). A Reference Sampling PLL (RSPLL) that removes quantization errors in the voltage domain using a DAC has been proposed, but since the sampling gain is 10 times smaller than that of the SSPLL, there is a limit to suppressing the noise of the DAC (see Non-Patent Document 1).
따라서, 본 발명은 상기한 문제점들을 해결하기 위해 높은 샘플링 게인을 유지하여 DAC의 노이즈를 억제하고 루프 비선형성(loop nonlinearity)에 의해 왜곡되는 에러들을 2차곡선 피팅 전치왜곡을 통해 제거한다. 따라서 저 스퍼(low spur), 저 지터(low jitter) 특성을 갖는 분수 위상교정루프의 동작을 제공할 수 있다. Therefore, in order to solve the above problems, the present invention suppresses noise of a DAC by maintaining a high sampling gain and removes errors distorted by loop nonlinearity through quadratic curve fitting predistortion. Accordingly, operation of a fractional phase correction loop having low spur and low jitter characteristics can be provided.
도 3은 본 발명의 일 실시예에 따른 전압 영역 양자화 오류 제거 기술을 적용한 초 저 잡음 분수형 서브-샘플링 위상 고정 루프의 전체 블록도이다. 3 is an overall block diagram of an ultra-low noise fractional subsampling phase locked loop to which a voltage domain quantization error cancellation technique is applied according to an embodiment of the present invention.
제안하는 전압 영역 양자화 오류 제거 기술을 적용한 초 저 잡음 분수형 서브-샘플링 위상 고정 루프는 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기, 샘플 앤 홀드(Sample and Hold; SH), 디지털-아날로드 변환기(Digital to Analog Converter; DAC), 전압 비교기(Voltage Comparator; VC), 디지털 루프 필터(Digital-Loop Filter; DLF), LC 디지털 제어 발진기(LC Digitally Controlled Oscillator; LC-DCO), 델타-시그마 모듈레이터(Delta Sigma Modulator; DSM)(
본 발명의 실시예에 따른 듀얼클락위상 생성기는 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하기 위한 샘플링 클락(SSC)을 생성한다. The dual clock phase generator according to an embodiment of the present invention generates a sampling clock (S SC ) for sampling a sine wave signal generated from an LC digitally controlled oscillator.
본 발명의 실시예에 따른 듀얼클락위상 생성기는 샘플링 게인을 유지하기 위한 추가 샘플링 클락(SDCDL)을 생성하고, 기준 샘플링 클락(SREF)과 추가 샘플링 클락(SDCDL) 중 LC 디지털 제어 발진기로부터 생성된 사인파 신호가 더 높은 게인에서 샘플링되도록 하는 것을 샘플링 클락(SSC)으로 선택한다. The dual clock phase generator according to an embodiment of the present invention generates an additional sampling clock (S DCDL ) for maintaining a sampling gain, and generates a reference sampling clock (S REF ) and an additional sampling clock (S DCDL ) from an LC digitally controlled oscillator. Select a sampling clock (S SC ) that causes the generated sine wave signal to be sampled at a higher gain.
본 발명의 실시예에 따른 듀얼클락위상 생성기는 DCDL 컨트롤러를 포함한다. 본 발명의 실시예에 따른 DCDL 컨트롤러는 추가 샘플링 클락의 지연을 보정하기 위해 단일 누산기 기반 LMS 알고리즘을 사용하여 상기 전압 비교기의 출력을 누적하여 DCDL 컨트롤러의 출력을 백그라운드에서 보정한다. A dual clock phase generator according to an embodiment of the present invention includes a DCDL controller. The DCDL controller according to an embodiment of the present invention corrects the output of the DCDL controller in the background by accumulating the output of the voltage comparator using a single accumulator-based LMS algorithm to compensate for the delay of the additional sampling clock.
본 발명의 실시예에 따른 샘플 앤 홀드(SH)는 상기 샘플링 클락(SSC)을 이용하여 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링한다. The sample and hold (SH) according to an embodiment of the present invention samples a sine wave signal generated from an LC digitally controlled oscillator using the sampling clock (S SC ).
본 발명의 실시예에 따른 디지털-아날로드 변환기(DAC)는 전압 비교기의 기준전압을 제어한다. A digital-to-analog converter (DAC) according to an embodiment of the present invention controls the reference voltage of the voltage comparator.
본 발명의 실시예에 따른 디지털-아날로드 변환기(DAC)는 분수 주파수를 생성하기 위한 분주비(DFRAC)에 따라 전압 비교기의 기준 전압(VREF)을 생성한다. A digital-to-analog converter (DAC) according to an embodiment of the present invention generates a reference voltage (V REF ) of a voltage comparator according to a division ratio (D FRAC ) for generating a fractional frequency.
본 발명의 실시예에 따른 전압 비교기(VC)는 샘플 앤 홀드를 통해 샘플링된 전압(VSH)을 상기 기준전압을 이용하여 비교한다. A voltage comparator (VC) according to an embodiment of the present invention compares a voltage (V SH ) sampled through sample and hold with the reference voltage.
본 발명의 실시예에 따른 전압 비교기(VC)는 디지털-아날로드 변환기에서 생성되는 기준 전압(VREF)을 샘플 앤 홀드를 통해 샘플링된 전압(VSH)과 비교하고, 비교된 전압에 따른 에러를 디지털 루프 필터를 통해 LC 디지털 제어 발진기에 업데이트한다. A voltage comparator (VC) according to an embodiment of the present invention compares a reference voltage (V REF ) generated from a digital-to-analog converter with a voltage (V SH ) sampled through sample-and-hold, and an error according to the compared voltage. to the LC digitally controlled oscillator through a digital loop filter.
본 발명의 실시예에 따른 디지털 루프 필터(DLF)는 전압 비교기의 출력 전압에 따라 LC 디지털 제어 발진기의 주파수를 조절한다. The digital loop filter (DLF) according to an embodiment of the present invention adjusts the frequency of the LC digitally controlled oscillator according to the output voltage of the voltage comparator.
본 발명의 실시예에 따른 LC 디지털 제어 발진기(LC-DCO)는 디지털 루프 필터의 제어에 따라 입력 제어 전압에 비례하는 가변 주파수를 발생시킨다. An LC digitally controlled oscillator (LC-DCO) according to an embodiment of the present invention generates a variable frequency proportional to an input control voltage under the control of a digital loop filter.
본 발명의 실시예에 따른 델타-시그마 모듈레이터(
본 발명의 실시예에 따른 2차 곡선 피팅 전치왜곡회로(SCF-DPD)는 델타-시그마 모듈레이터의 양자화 오류에 대한 오프셋, 1차항 및 2차항을 보정한다. A quadratic curve fitting predistortion circuit (SCF-DPD) according to an embodiment of the present invention corrects an offset, a first order term, and a second order term for a quantization error of a delta-sigma modulator.
본 발명의 실시예에 따른 2차 곡선 피팅 전치왜곡회로(SCF-DPD)는 오프셋을 나타내는 계수를 상기 전압 비교기의 출력을 누적하여 보정한다. 뿐만 아니라, 상기 전압 비교기의 출력과 양자화 오류 간의 상관관계를 제거하여 양자화 오류의 1차항을 보정하고, 상기 전압 비교기의 출력과 양자화 오류의 제곱 간의 상관관계를 제거하여 양자화 오류의 2차항을 보정한다. A quadratic curve fitting predistortion circuit (SCF-DPD) according to an embodiment of the present invention corrects a coefficient representing an offset by accumulating the output of the voltage comparator. In addition, the first term of the quantization error is corrected by removing the correlation between the output of the voltage comparator and the quantization error, and the second term of the quantization error is corrected by removing the correlation between the output of the voltage comparator and the square of the quantization error. .
본 발명의 실시예에 따른 2차 곡선 피팅 전치왜곡회로는 양자화된 코드에 따라 델타-시그마 모듈레이터의 출력의 양의 기울기 또는 델타-시그마 모듈레이터의 출력의 음의 기울기를 샘플링하고, 샘플링된 전압을 따르도록 하는 기준 전압을 생성한다. The quadratic curve fitting predistortion circuit according to an embodiment of the present invention samples the positive slope of the output of the delta-sigma modulator or the negative slope of the output of the delta-sigma modulator according to the quantized code, and follows the sampled voltage. to generate a reference voltage.
도 4는 본 발명의 일 실시예에 따른 듀얼클락위상 샘플링의 구조도와 메커니즘을 설명하기 위한 도면이다. 4 is a diagram for explaining the structure and mechanism of dual clock phase sampling according to an embodiment of the present invention.
도 4(a)를 참조하면, 제안하는 듀얼클락위상 생성기는 높은 샘플링 게인을 유지하기 위해서 기준 샘플링 클락(SREF)의 TVCO/4 지연 버전인 추가 샘플링 클락(SDCDL)을 생성한다. Referring to FIG. 4(a), the proposed dual clock phase generator generates an additional sampling clock (S DCDL ), which is a TVCO/4 delayed version of the reference sampling clock (S REF ), in order to maintain a high sampling gain.
따라서 기준 샘플링 클락(SREF)과 추가 샘플링 클락(SDCDL) 중 더 적절한 샘플링 클락을 선택하면서 LC 디지털 제어 발진기 신호가 더 높은 게인 지점에서 샘플링될 수 있도록 한다. 샘플링 클락을 결정하는 코드인 SELDCP는 DAQ로부터 2-bit 양자화된 코드에서 LSB 코드이다. Therefore, while selecting a more appropriate sampling clock between the reference sampling clock (S REF ) and the additional sampling clock (S DCDL ), the LC digitally controlled oscillator signal can be sampled at a higher gain point. SEL DCP , which is a code that determines the sampling clock, is a 2-bit quantized code from D AQ and is an LSB code.
도 4(b)와 같이, DAQ가 TREF마다 바뀌면서 0에서 코드 최대값까지 될 때, SELDCP는 0과 1을 2번 반복하게 된다. 먼저 SELDCP가 0일 때 SDCDL에 의해 샘플링된 전압들이 높은 게인지점에서 샘플링되기 때문에, SDCDL을 샘플링 클락으로 사용하고, 그 이후 SELDCP가 1일 때, SREF에 의해 샘플링된 전압들이 높은 게인지점에서 샘플링되기 때문에, SREF를 샘플링 클락으로 사용한다. As shown in FIG. 4(b), when D AQ changes every T REF and goes from 0 to the maximum code value, SEL DCP repeats 0 and 1 twice. First, since the voltages sampled by S DCDL are sampled at a high gain point when SEL DCP is 0, S DCDL is used as the sampling clock, and then when SEL DCP is 1, the voltages sampled by S REF are sampled at a high gain point. Since it is sampled at the gain point, S REF is used as the sampling clock.
도 5는 본 발명의 일 실시예에 따른 DCDL 컨트롤러의 구조도와 메커니즘을 설명하기 위한 도면이다. 5 is a diagram for explaining the structure and mechanism of a DCDL controller according to an embodiment of the present invention.
제안하는 DCDL 컨트롤러는 LC 디지털 제어 발진기의 출력 신호의 1 TVCO 를 4로 나눈 SREF에서 1/4 TVCO 거리를 보정하기 위해, 단일 누산기 기반 LMS 알고리즘을 사용한다. The proposed DCDL controller uses a single accumulator-based LMS algorithm to calibrate the 1/4 T VCO distance at S REF by dividing the 1 T VCO of the output signal of the LC digitally controlled oscillator by 4.
도 5(a)를 참조하면, DVC를 누적하면 코드 값 DDCDL이 백그라운드에서 보정되어 DCDL의 지연을 정확하게 조정한다. Referring to FIG. 5(a), when D VC is accumulated, the code value D DCDL is corrected in the background to accurately adjust the DCDL delay.
도 5(b)는 DCDL 컨트롤러의 딜레이가 1/4 TVCO 보다 작은 경우에 샘플링된 전압들이다. 먼저 SEL = 0, SELDCP = 0 일 때, ideal한 VREF 값(520)과 샘플링된 전압(510)을 비교하면, DVC가 -1이 나오고, DCDL의 딜레이를 증가시키는 방향으로 교정해야 하기 때문에, DVC의 출력에 SELDCP, 즉 -1이 곱해진다. SEL = 0, SELDCP = 1 일 때, ideal한 VREF 값(520)과 샘플링된 전압(530)을 비교하면, DVC가 +1이 나오고, DCDL의 딜레이를 증가시키는 방향으로 교정해야 하기 때문에, DVC의 출력이 그대로 누적된다. SEL = 1인 경우에, 샘플링된 전압의 게인이 음수가 되기 때문에, DVC의 폴라리티를 뒤집어 준다. 5(b) shows sampled voltages when the delay of the DCDL controller is less than 1/4 T VCO . First, when SEL = 0 and SEL DCP = 0, comparing the ideal V REF value (520) and the sampled voltage (510), D VC is -1, and the DCDL delay must be corrected in the direction of increasing Therefore, the output of D VC is multiplied by SEL DCP , ie -1. When SEL = 0, SEL DCP = 1, when comparing the ideal V REF value (520) and the sampled voltage (530), D VC is +1, and since the DCDL delay needs to be corrected in the direction of increasing , the output of D VC is accumulated as it is. In the case of SEL = 1, since the gain of the sampled voltage becomes negative, the polarity of the DVC is reversed.
도 6은 본 발명의 일 실시예에 따른 2차 곡선 피팅 전치왜곡회로의 구조도이다. 6 is a structural diagram of a quadratic curve fitting predistortion circuit according to an embodiment of the present invention.
도 6(a)에 도시된 제안하는 2차 곡선 피팅 전치왜곡회로는 보다 효율적인 방법으로 보정 정확도를 개선하여 양자화 오류를 더욱 줄이기 위해, 1차항과 오프셋뿐만 아니라 2차항에 대한 보정을 수행한다. 제안하는 2차 곡선 피팅 전치왜곡회로는 단위 단면의 수를 최소화하면서 정현파를 보다 정확하게 추적할 수 있다.The proposed quadratic curve fitting predistortion circuit shown in FIG. 6(a) performs correction on the first term and offset as well as the second order term in order to further reduce quantization error by improving correction accuracy in a more efficient way. The proposed quadratic curve fitting predistortion circuit can more accurately track a sine wave while minimizing the number of unit cross sections.
양자화 오류를 나타내는 식 DDPD = aDQF 2+bDQF+C 에서 오프셋을 나타내는 계수 C는 전압 비교기(VC)의 출력(DVC)을 누적하여 조정된다. 그런 다음 전압 비교기(VC)의 출력(DVC)과 DQF간의 상관관계를 제거하는 방향으로 계수 b를 조정한다. 마지막으로, 계수 a는 전압 비교기(VC)의 출력(DVC)과 DQF의 제곱, 즉 DQF 2 간의 상관 관계를 제거하여 보정할 수 있다. In the expression D DPD = aD QF 2 +bD QF +C representing the quantization error, the coefficient C representing the offset is adjusted by accumulating the output (D VC ) of the voltage comparator (VC). Then, the coefficient b is adjusted to eliminate the correlation between the output of the voltage comparator (VC) (D VC ) and D QF . Finally, the coefficient a can be corrected by removing the correlation between the output of the voltage comparator (VC) (D VC ) and the square of D QF , ie D QF 2 .
도 6(b)는 제안하는 2차 곡선 피팅 전치왜곡회로에 의한 보정을 나타내는 그래프이다. 6(b) is a graph showing correction by the proposed quadratic curve fitting predistortion circuit.
도 7은 본 발명의 일 실시예에 따른 전치왜곡에 쓰인 룩업테이블의 구조도이다. 7 is a structural diagram of a lookup table used for predistortion according to an embodiment of the present invention.
도 7을 참조하면, 본 발명의 실시예에 따른 DAQ로부터 4-bit 양자화된 코드인 DQC에서 DQC[3]이 0일 때 SDCO,BUF의 양의 기울기 정보는 4개의 누적기(∑)(710)로 업데이트된다. DQC[3]이 1일 때 SDCO,BUF의 음의 기울기 정보는 4개의 누적기(∑)(720)로 업데이트된다. 이때 DQC[1:0]에 따라 4개의 누적기 중 하나에만 업데이트 될 수 있다. Referring to FIG. 7, in D QC , which is a 4-bit quantized code from D AQ according to an embodiment of the present invention, when D QC [3] is 0, the positive gradient information of S DCO and BUF is obtained by four accumulators ( ∑) (710). When D QC [3] is 1, the negative slope information of S DCO,BUF is updated with four accumulators (∑) 720. At this time, only one of the four accumulators can be updated according to D QC [1:0].
도 8은 본 발명의 일 실시예에 따른 전압영역 양자화 오류제거와 서브-샘플링 기반 분수형 위상고정루프의 상세 메커니즘을 설명하기 위한 도면이다.8 is a diagram for explaining a detailed mechanism of voltage domain quantization error elimination and sub-sampling based fractional phase locked loop according to an embodiment of the present invention.
도 8을 참조하면, DQC[3]이 0일 때 SDCO,BUF의 양의 기울기를 샘플링하고 샘플링된 전압을 따라가도록 도 6에 저장 되어있는 정보에 따라 DDPD가 레퍼런스 전압을 생성한다. 코드 SELDCP에 따라서 샘플링 클락을 SREF 로 선택할지 SDCDL로 선택할지 결정된다. DQC[3]이 1일 때도 마찬가지로 SDCO,BUF의 음의 기울기를 샘플링한다. Referring to FIG. 8, when D QC [3] is 0, the positive slope of S DCO,BUF is sampled, and D DPD generates a reference voltage according to the information stored in FIG. 6 to follow the sampled voltage. Depending on the code SEL DCP , it is determined whether S REF or S DCDL is selected as the sampling clock. Similarly, when D QC [3] is 1, the negative slope of S DCO, BUF is sampled.
도 9는 본 발명의 일 실시예에 따른 전압 영역 양자화 오류 제거 기술을 적용한 초 저 잡음 분수형 서브-샘플링 위상 고정 루프의 동작 방법을 설명하기 위한 흐름도이다. 9 is a flowchart illustrating an operating method of an ultra-low noise fractional sub-sampling phase locked loop to which a voltage domain quantization error removal technique is applied according to an embodiment of the present invention.
제안하는 전압 영역 양자화 오류 제거 기술을 적용한 초 저 잡음 분수형 서브-샘플링 위상 고정 루프의 동작 방법은 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기를 통해 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하기 위한 샘플링 클락을 생성하는 단계(910), 샘플 앤 홀드(Sample and Hold; SH)가 상기 샘플링 클락을 이용하여 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하는 단계(920), 디지털-아날로드 변환기(Digital to Analog Converter; DAC)를 통해 전압 비교기의 기준전압을 제어하는 단계(930), 전압 비교기(Voltage Comparator; VC)가 샘플 앤 홀드를 통해 샘플링된 전압을 상기 기준전압을 이용하여 비교하는 단계(940), 디지털 루프 필터(Digital-Loop Filter; DLF)가 전압 비교기의 출력 전압에 따라 LC 디지털 제어 발진기의 주파수를 조절하는 단계(950), LC 디지털 제어 발진기(LC Digitally Controlled Oscillator; LC-DCO)가 디지털 루프 필터의 제어에 따라 입력 제어 전압에 비례하는 가변 주파수를 발생시키는 단계(960), 델타-시그마 모듈레이터(Delta Sigma Modulator; DSM)가 출력 주파수의 미세 조정을 위해 디더(dither)를 이용하여 양자화 노이즈를 분산시키고, 분산된 양자화 노이즈를 제거하는 단계(970) 및 2차 곡선 피팅(Second-order Curve Fitting; SCF) 전치왜곡회로가 델타-시그마 모듈레이터의 양자화 오류에 대한 오프셋, 1차항 및 2차항을 보정하는 단계(980)를 포함한다. The operating method of the ultra-low-noise fractional sub-sampling phase-locked loop to which the proposed voltage-domain quantization error elimination technique is applied is a sine wave signal generated from an LC digitally controlled oscillator through a Dual-Clock-Phase (DCP) generator. Generating a sampling clock for sampling (910), sample and hold (SH) using the sampling clock to sample the sine wave signal generated from the LC digitally controlled oscillator (920), digital-
단계(910)에서, 듀얼클락위상 생성기를 통해 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하기 위한 샘플링 클락을 생성한다. In
본 발명의 실시예에 따른 듀얼클락위상 생성기는 샘플링 게인을 유지하기 위한 추가 샘플링 클락(SDCDL)을 생성하고, 기준 샘플링 클락(SREF)과 추가 샘플링 클락(SDCDL) 중 LC 디지털 제어 발진기로부터 생성된 사인파 신호가 더 높은 게인에서 샘플링되도록 하는 것을 선택한다. The dual clock phase generator according to an embodiment of the present invention generates an additional sampling clock (S DCDL ) for maintaining a sampling gain, and generates a reference sampling clock (S REF ) and an additional sampling clock (S DCDL ) from an LC digitally controlled oscillator. Choose to have the generated sine wave signal sampled at a higher gain.
본 발명의 실시예에 따른 듀얼클락위상 생성기는 DCDL 컨트롤러를 포함한다. 본 발명의 실시예에 따른 DCDL 컨트롤러는 추가 샘플링 클락의 지연을 보정하기 위해 단일 누산기 기반 LMS 알고리즘을 사용하여 상기 전압 비교기의 출력을 누적하여 DCDL 컨트롤러의 출력을 백그라운드에서 보정한다. A dual clock phase generator according to an embodiment of the present invention includes a DCDL controller. The DCDL controller according to an embodiment of the present invention corrects the output of the DCDL controller in the background by accumulating the output of the voltage comparator using a single accumulator-based LMS algorithm to compensate for the delay of the additional sampling clock.
단계(920)에서, 샘플 앤 홀드가 상기 샘플링 클락을 이용하여 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링한다. In
단계(930)에서, 디지털-아날로드 변환기를 통해 전압 비교기의 기준전압을 제어한다. In
본 발명의 실시예에 따른 디지털-아날로드 변환기는 분수 주파수를 생성하기 위한 분주비(DFRAC)에 따라 전압 비교기의 기준 전압(VREF)을 생성한다. A digital-to-analog converter according to an embodiment of the present invention generates a reference voltage (V REF ) of a voltage comparator according to a division ratio (D FRAC ) for generating a fractional frequency.
단계(940)에서, 전압 비교기가 샘플 앤 홀드를 통해 샘플링된 전압을 상기 기준전압을 이용하여 비교한다. In
본 발명의 실시예에 따른 전압 비교기는 디지털-아날로드 변환기에서 생성되는 기준 전압(VREF)을 샘플 앤 홀드를 통해 샘플링된 전압(VSH)과 비교하고, 비교된 전압에 따른 에러를 디지털 루프 필터를 통해 LC 디지털 제어 발진기에 업데이트한다. A voltage comparator according to an embodiment of the present invention compares a reference voltage (V REF ) generated by a digital-to-analog converter with a voltage (V SH ) sampled through sample-and-hold, and generates an error according to the compared voltage in a digital loop. It updates to the LC digitally controlled oscillator through a filter.
단계(950)에서, 디지털 루프 필터가 전압 비교기의 출력 전압에 따라 LC 디지털 제어 발진기의 주파수를 조절한다. At
단계(960)에서, LC 디지털 제어 발진기가 디지털 루프 필터의 제어에 따라 입력 제어 전압에 비례하는 가변 주파수를 발생시킨다. In
단계(970)에서, 델타-시그마 모듈레이터가 출력 주파수의 미세 조정을 위해 디더를 이용하여 양자화 노이즈를 분산시키고, 분산된 양자화 노이즈를 제거한다. In
단계(980)에서, 2차 곡선 피팅 전치왜곡회로가 델타-시그마 모듈레이터의 양자화 오류에 대한 오프셋, 1차항 및 2차항을 보정한다. In step 980, a quadratic curve fitting predistortion circuit corrects the offset, linear and quadratic terms for the quantization error of the delta-sigma modulator.
본 발명의 실시예에 따른 2차 곡선 피팅 전치왜곡회로는 오프셋을 나타내는 계수를 상기 전압 비교기의 출력을 누적하여 보정한다. 뿐만 아니라, 상기 전압 비교기의 출력과 양자화 오류 간의 상관관계를 제거하여 양자화 오류의 1차항을 보정하고, 상기 전압 비교기의 출력과 양자화 오류의 제곱 간의 상관관계를 제거하여 양자화 오류의 2차항을 보정한다. A quadratic curve fitting predistortion circuit according to an embodiment of the present invention corrects a coefficient representing an offset by accumulating outputs of the voltage comparator. In addition, the first term of the quantization error is corrected by removing the correlation between the output of the voltage comparator and the quantization error, and the second term of the quantization error is corrected by removing the correlation between the output of the voltage comparator and the square of the quantization error. .
본 발명의 실시예에 따른 2차 곡선 피팅 전치왜곡회로는 양자화된 코드에 따라 델타-시그마 모듈레이터의 출력의 양의 기울기 또는 델타-시그마 모듈레이터의 출력의 음의 기울기를 샘플링하고, 샘플링된 전압을 따르도록 하는 기준 전압을 생성한다. The quadratic curve fitting predistortion circuit according to an embodiment of the present invention samples the positive slope of the output of the delta-sigma modulator or the negative slope of the output of the delta-sigma modulator according to the quantized code, and follows the sampled voltage. to generate a reference voltage.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited examples and drawings, those skilled in the art can make various modifications and variations from the above description. For example, the described techniques may be performed in an order different from the method described, and/or components of the described system, structure, device, circuit, etc. may be combined or combined in a different form than the method described, or other components may be used. Or even if it is replaced or substituted by equivalents, appropriate results can be achieved.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents of the claims are within the scope of the following claims.
Claims (14)
상기 샘플링 클락을 이용하여 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하는 샘플 앤 홀드(Sample and Hold; SH);
전압 비교기의 기준전압을 제어하기 위한 디지털-아날로드 변환기(Digital to Analog Converter; DAC);
샘플 앤 홀드를 통해 샘플링된 전압을 상기 기준전압을 이용하여 비교하는 전압 비교기(Voltage Comparator; VC);
전압 비교기의 출력 전압에 따라 LC 디지털 제어 발진기의 주파수를 조절하기 위한 디지털 루프 필터(Digital-Loop Filter; DLF);
디지털 루프 필터의 제어에 따라 입력 제어 전압에 비례하는 가변 주파수를 발생시키기 위한 LC 디지털 제어 발진기(LC Digitally Controlled Oscillator; LC-DCO);
출력 주파수의 미세 조정을 위해 디더(dither)를 이용하여 양자화 노이즈를 분산시키고, 분산된 양자화 노이즈를 제거하기 위한 델타-시그마 모듈레이터(Delta Sigma Modulator; DSM); 및
델타-시그마 모듈레이터의 양자화 오류에 대한 오프셋, 1차항 및 2차항을 보정하기 위한 2차 곡선 피팅(Second-order Curve Fitting; SCF) 전치왜곡회로
를 포함하는 분수형 서브-샘플링 위상 고정 루프. a dual-clock-phase (DCP) generator for generating a sampling clock for sampling the sine wave signal generated from the LC digitally controlled oscillator;
a sample and hold (SH) for sampling a sine wave signal generated from an LC digitally controlled oscillator using the sampling clock;
A digital to analog converter (DAC) for controlling the reference voltage of the voltage comparator;
a voltage comparator (VC) that compares a voltage sampled through sample and hold with the reference voltage;
a digital loop filter (DLF) for adjusting the frequency of the LC digitally controlled oscillator according to the output voltage of the voltage comparator;
an LC digitally controlled oscillator (LC-DCO) for generating a variable frequency proportional to an input control voltage under control of a digital loop filter;
a delta-sigma modulator (DSM) for dispersing quantization noise using dither for fine adjustment of an output frequency and removing the dispersive quantization noise; and
Second-order Curve Fitting (SCF) predistortion circuit for correcting the offset, first and second terms of the delta-sigma modulator's quantization error
A fractional sub-sampling phase-locked loop comprising
상기 디지털-아날로드 변환기는,
분수 주파수를 생성하기 위한 분주비(DFRAC)에 따라 전압 비교기의 기준 전압(VREF)을 생성하는
분수형 서브-샘플링 위상 고정 루프. According to claim 1,
The digital-to-analog converter,
To generate the reference voltage (V REF ) of the voltage comparator according to the division ratio (D FRAC ) to generate the fractional frequency.
Fractional sub-sampling phase-locked loop.
상기 전압 비교기는
디지털-아날로드 변환기에서 생성되는 기준 전압(VREF)을 샘플 앤 홀드를 통해 샘플링된 전압(VSH)과 비교하고, 비교된 전압에 따른 에러를 디지털 루프 필터를 통해 LC 디지털 제어 발진기에 업데이트하는
분수형 서브-샘플링 위상 고정 루프. According to claim 1,
The voltage comparator
The reference voltage (V REF ) generated by the digital-to-analog converter is compared with the voltage (V SH ) sampled through sample-and-hold, and the error according to the compared voltage is updated to the LC digitally controlled oscillator through the digital loop filter.
Fractional sub-sampling phase-locked loop.
상기 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기는,
샘플링 게인을 유지하기 위한 추가 샘플링 클락(SDCDL)을 생성하고, 기준 샘플링 클락(SREF)과 추가 샘플링 클락(SDCDL) 중 LC 디지털 제어 발진기로부터 생성된 사인파 신호가 더 높은 게인에서 샘플링되도록 하는 것을 선택하는
분수형 서브-샘플링 위상 고정 루프. According to claim 1,
The dual-clock-phase (DCP) generator,
Generates an additional sampling clock (S DCDL ) to maintain the sampling gain, and causes the sine wave signal generated from the LC digitally controlled oscillator to be sampled at a higher gain during the reference sampling clock (S REF ) and the additional sampling clock (S DCDL ). to choose
Fractional sub-sampling phase-locked loop.
상기 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기는,
DCDL 컨트롤러를 포함하고,
상기 DCDL 컨트롤러는 추가 샘플링 클락의 지연을 보정하기 위해 단일 누산기 기반 LMS 알고리즘을 사용하여 상기 전압 비교기의 출력을 누적하여 DCDL 컨트롤러의 출력을 백그라운드에서 보정하는
분수형 서브-샘플링 위상 고정 루프. According to claim 4,
The dual-clock-phase (DCP) generator,
including a DCDL controller;
The DCDL controller corrects the output of the DCDL controller in the background by accumulating the output of the voltage comparator using a single accumulator-based LMS algorithm to correct the delay of the additional sampling clock.
Fractional sub-sampling phase-locked loop.
상기 2차 곡선 피팅 전치왜곡회로는,
오프셋을 나타내는 계수를 상기 전압 비교기의 출력을 누적하여 보정하고,
상기 전압 비교기의 출력과 양자화 오류 간의 상관관계를 제거하여 양자화 오류의 1차항을 보정하고,
상기 전압 비교기의 출력과 양자화 오류의 제곱 간의 상관관계를 제거하여 양자화 오류의 2차항을 보정하는
분수형 서브-샘플링 위상 고정 루프. According to claim 1,
The second order curve fitting predistortion circuit,
A coefficient representing the offset is corrected by accumulating the output of the voltage comparator;
Correcting the first term of the quantization error by removing the correlation between the output of the voltage comparator and the quantization error;
Correcting the quadratic term of the quantization error by removing the correlation between the output of the voltage comparator and the square of the quantization error
Fractional sub-sampling phase-locked loop.
상기 2차 곡선 피팅 전치왜곡회로는,
양자화된 코드에 따라 델타-시그마 모듈레이터의 출력의 양의 기울기 또는 델타-시그마 모듈레이터의 출력의 음의 기울기를 샘플링하고, 샘플링된 전압을 따르도록 하는 기준 전압을 생성하는
분수형 서브-샘플링 위상 고정 루프. According to claim 6,
The second order curve fitting predistortion circuit,
Samples the positive slope of the output of the delta-sigma modulator or the negative slope of the output of the delta-sigma modulator according to the quantized code, and generates a reference voltage to follow the sampled voltage.
Fractional sub-sampling phase-locked loop.
샘플 앤 홀드(Sample and Hold; SH)가 상기 샘플링 클락을 이용하여 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하는 단계;
디지털-아날로드 변환기(Digital to Analog Converter; DAC)를 통해 전압 비교기의 기준전압을 제어하는 단계;
전압 비교기(Voltage Comparator; VC)가 샘플 앤 홀드를 통해 샘플링된 전압을 상기 기준전압을 이용하여 비교하는 단계;
디지털 루프 필터(Digital-Loop Filter; DLF)가 전압 비교기의 출력 전압에 따라 LC 디지털 제어 발진기의 주파수를 조절하는 단계;
LC 디지털 제어 발진기(LC Digitally Controlled Oscillator; LC-DCO)가 디지털 루프 필터의 제어에 따라 입력 제어 전압에 비례하는 가변 주파수를 발생시키는 단계;
델타-시그마 모듈레이터(Delta Sigma Modulator; DSM)가 출력 주파수의 미세 조정을 위해 디더(dither)를 이용하여 양자화 노이즈를 분산시키고, 분산된 양자화 노이즈를 제거하는 단계; 및
2차 곡선 피팅(Second-order Curve Fitting; SCF) 전치왜곡회로가 델타-시그마 모듈레이터의 양자화 오류에 대한 오프셋, 1차항 및 2차항을 보정하는 단계
를 포함하는 분수형 서브-샘플링 위상 고정 루프의 동작 방법. generating a sampling clock for sampling a sine wave signal generated from the LC digitally controlled oscillator through a dual-clock-phase (DCP) generator;
sampling a sine wave signal generated from an LC digitally controlled oscillator using a sample and hold (SH) sampling clock;
Controlling the reference voltage of the voltage comparator through a digital-to-analog converter (DAC);
comparing a voltage sampled through sample and hold with the reference voltage by a voltage comparator (VC);
adjusting the frequency of the LC digitally controlled oscillator according to the output voltage of the voltage comparator by a Digital-Loop Filter (DLF);
generating a variable frequency proportional to an input control voltage by an LC digitally controlled oscillator (LC-DCO) under control of a digital loop filter;
distributing quantization noise using dither to fine-tune an output frequency by a Delta Sigma Modulator (DSM) and removing the dispersed quantization noise; and
A second-order curve fitting (SCF) predistortion circuit correcting the offset, first-order term, and second-order term for the quantization error of the delta-sigma modulator
A method of operating a fractional sub-sampling phase locked loop comprising a.
상기 디지털-아날로드 변환기를 통해 전압 비교기의 기준전압을 제어하는 단계는,
분수 주파수를 생성하기 위한 분주비(DFRAC)에 따라 전압 비교기의 기준 전압(VREF)을 생성하는
분수형 서브-샘플링 위상 고정 루프의 동작 방법. According to claim 8,
The step of controlling the reference voltage of the voltage comparator through the digital-to-analog converter,
To generate the reference voltage (V REF ) of the voltage comparator according to the division ratio (D FRAC ) to generate the fractional frequency.
Method of operation of a fractional sub-sampling phase locked loop.
상기 전압 비교기가 샘플 앤 홀드를 통해 샘플링된 전압을 상기 기준전압을 이용하여 비교하는 단계는
디지털-아날로드 변환기에서 생성되는 기준 전압(VREF)을 샘플 앤 홀드를 통해 샘플링된 전압(VSH)과 비교하고, 비교된 전압에 따른 에러를 디지털 루프 필터를 통해 LC 디지털 제어 발진기에 업데이트하는
분수형 서브-샘플링 위상 고정 루프의 동작 방법. According to claim 8,
Comparing, by the voltage comparator, the voltage sampled through the sample and hold with the reference voltage
The reference voltage (V REF ) generated by the digital-to-analog converter is compared with the voltage (V SH ) sampled through sample-and-hold, and the error according to the compared voltage is updated to the LC digitally controlled oscillator through the digital loop filter.
Method of operation of a fractional sub-sampling phase locked loop.
상기 듀얼클락위상 생성기를 통해 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하기 위한 샘플링 클락을 생성하는 단계는,
샘플링 게인을 유지하기 위한 추가 샘플링 클락(SDCDL)을 생성하고, 기준 샘플링 클락(SREF)과 추가 샘플링 클락(SDCDL) 중 LC 디지털 제어 발진기로부터 생성된 사인파 신호가 더 높은 게인에서 샘플링되도록 하는 것을 선택하는
분수형 서브-샘플링 위상 고정 루프의 동작 방법. According to claim 8,
Generating a sampling clock for sampling a sine wave signal generated from an LC digitally controlled oscillator through the dual clock phase generator,
Generates an additional sampling clock (S DCDL ) to maintain the sampling gain, and causes the sine wave signal generated from the LC digitally controlled oscillator to be sampled at a higher gain during the reference sampling clock (S REF ) and the additional sampling clock (S DCDL ). to choose
Method of operation of a fractional sub-sampling phase locked loop.
상기 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기는 DCDL 컨트롤러를 포함하고, 상기 DCDL 컨트롤러는 추가 샘플링 클락의 지연을 보정하기 위해 단일 누산기 기반 LMS 알고리즘을 사용하여 상기 전압 비교기의 출력을 누적하여 DCDL 컨트롤러의 출력을 백그라운드에서 보정하는
분수형 서브-샘플링 위상 고정 루프의 동작 방법. According to claim 11,
The dual-clock-phase (DCP) generator includes a DCDL controller, and the DCDL controller accumulates the output of the voltage comparator using a single accumulator-based LMS algorithm to compensate for the delay of the additional sampling clock. calibrating the output of the DCDL controller in the background.
Method of operation of a fractional sub-sampling phase locked loop.
상기 2차 곡선 피팅(Second-order Curve Fitting; SCF) 전치왜곡회로가 델타-시그마 모듈레이터의 양자화 오류에 대한 오프셋, 1차항 및 2차항을 보정하는 단계는,
오프셋을 나타내는 계수를 상기 전압 비교기의 출력을 누적하여 보정하고,
상기 전압 비교기의 출력과 양자화 오류 간의 상관관계를 제거하여 양자화 오류의 1차항을 보정하고,
상기 전압 비교기의 출력과 양자화 오류의 제곱 간의 상관관계를 제거하여 양자화 오류의 2차항을 보정하는
분수형 서브-샘플링 위상 고정 루프의 동작 방법. According to claim 8,
The second-order curve fitting (SCF) predistortion circuit correcting the offset, the first term, and the second term for the quantization error of the delta-sigma modulator,
A coefficient representing the offset is corrected by accumulating the output of the voltage comparator;
Correcting the first term of the quantization error by removing the correlation between the output of the voltage comparator and the quantization error;
Correcting the quadratic term of the quantization error by removing the correlation between the output of the voltage comparator and the square of the quantization error
Method of operation of a fractional sub-sampling phase locked loop.
양자화된 코드에 따라 델타-시그마 모듈레이터의 출력의 양의 기울기 또는 델타-시그마 모듈레이터의 출력의 음의 기울기를 샘플링하고, 샘플링된 전압을 따르도록 하는 기준 전압을 생성하는
분수형 서브-샘플링 위상 고정 루프의 동작 방법. According to claim 13,
Samples the positive slope of the output of the delta-sigma modulator or the negative slope of the output of the delta-sigma modulator according to the quantized code, and generates a reference voltage to follow the sampled voltage.
Method of operation of a fractional sub-sampling phase locked loop.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210161183 | 2021-11-22 | ||
| KR20210161183 | 2021-11-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20230075327A true KR20230075327A (en) | 2023-05-31 |
| KR102613622B1 KR102613622B1 (en) | 2023-12-15 |
Family
ID=86543000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220020621A KR102613622B1 (en) | 2021-11-22 | 2022-02-17 | Voltage-domain quantization error cancellation technique for ultra-low noise fractional-N sub-sampling phase-locked loop |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102613622B1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2782255A1 (en) | 2013-03-19 | 2014-09-24 | Imec | Fractional-N frequency synthesizer using a subsampling pll and method for calibrating the same |
| KR20150145360A (en) * | 2014-06-18 | 2015-12-30 | 인하대학교 산학협력단 | All-Digital Phase-Locked Loop with Fine Multi-Sampling Time-to-Digital Converter and Method for Operating thereof |
| KR20210042748A (en) * | 2019-10-10 | 2021-04-20 | 삼성전자주식회사 | A Phase-locked loop circuit and a clock generator including the same |
| KR20210111665A (en) * | 2020-03-03 | 2021-09-13 | 삼성전자주식회사 | Sigma-delta modulation quantization error reduction technique for fractional-n phase-locked loop (pll) |
-
2022
- 2022-02-17 KR KR1020220020621A patent/KR102613622B1/en active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2782255A1 (en) | 2013-03-19 | 2014-09-24 | Imec | Fractional-N frequency synthesizer using a subsampling pll and method for calibrating the same |
| KR20150145360A (en) * | 2014-06-18 | 2015-12-30 | 인하대학교 산학협력단 | All-Digital Phase-Locked Loop with Fine Multi-Sampling Time-to-Digital Converter and Method for Operating thereof |
| KR20210042748A (en) * | 2019-10-10 | 2021-04-20 | 삼성전자주식회사 | A Phase-locked loop circuit and a clock generator including the same |
| KR20210111665A (en) * | 2020-03-03 | 2021-09-13 | 삼성전자주식회사 | Sigma-delta modulation quantization error reduction technique for fractional-n phase-locked loop (pll) |
Non-Patent Citations (1)
| Title |
|---|
| Dongyi Liao, and Fa Foster Dai: 'A Fractional-N Reference Sampling PLL With Linear Sampler and CDAC Based Fractional Spur Cancellation'. IEEE J. Solid-State Circuits, 2021, 56, pp. 694-704. |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102613622B1 (en) | 2023-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10804914B2 (en) | Adaptive non-linearity identification and compensation using orthogonal functions in a mixed signal circuit | |
| US9319051B2 (en) | Digital PLL with hybrid phase/frequency detector and digital noise cancellation | |
| KR101515737B1 (en) | Two point modulation digital phase locked loop | |
| US9344271B1 (en) | Digital correction of spurious tones caused by a phase detector of a hybrid analog-digital delta-sigma modulator based fractional-N phase locked loop | |
| CN108667458B (en) | fractional-N digital PLL capable of eliminating quantization noise from sigma-delta modulator | |
| CN104836580B (en) | Arbitrary phase trajectory frequency synthesizer | |
| US6252464B1 (en) | Numerically-controlled nyquist-boundary hopping frequency synthesizer | |
| US8553827B2 (en) | ADC-based mixed-mode digital phase-locked loop | |
| US20170366376A1 (en) | Analog fractional-n phase-locked loop | |
| US7715490B2 (en) | Spectral emission shaping sigma delta modulator for wireless applications | |
| US20100327916A1 (en) | Frequency synthesizer noise reduction | |
| US11316522B2 (en) | Correction for period error in a reference clock signal | |
| US9397675B1 (en) | Hybrid frequency synthesizer and method | |
| KR100920185B1 (en) | Method and system for direct and polar modulation using a two input pll | |
| US20180013455A1 (en) | Polar Transmitter and Method for Generating a Transmit Signal Using a Polar Transmitter | |
| CN116671015A (en) | Parameter error calibration for digital to time converter | |
| WO2011002944A1 (en) | Adc-based mixed-mode digital phase-locked loop | |
| KR102613622B1 (en) | Voltage-domain quantization error cancellation technique for ultra-low noise fractional-N sub-sampling phase-locked loop | |
| Vo et al. | A novel segmentation scheme for DTC-based ΔΣ fractional-N PLL | |
| US9019017B2 (en) | Digitally controlled oscillator and digital PLL including the same | |
| Samori et al. | Digital PLLs: the modern timing reference for radar and communication systems | |
| KR101179646B1 (en) | Frequency synthesizer, method for generating output frequency and method for calibrating conversion gain | |
| Levantino et al. | Low-Power RF Digital PLLs with Direct Carrier Modulation | |
| 류시강 | Design of Digital PLL/CDR with Advanced Digital Controller | |
| KR20050083741A (en) | Apparatus and method for adaptively re-aligning a modulated output signal |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |