KR20230060265A - Analog to digital converter - Google Patents

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KR20230060265A
KR20230060265A KR1020210144791A KR20210144791A KR20230060265A KR 20230060265 A KR20230060265 A KR 20230060265A KR 1020210144791 A KR1020210144791 A KR 1020210144791A KR 20210144791 A KR20210144791 A KR 20210144791A KR 20230060265 A KR20230060265 A KR 20230060265A
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KR1020210144791A
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김재붕
강영진
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(주)다빛센스
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Abstract

The present invention relates to an analog-to-digital converter, comprising: first to fifth amplifiers sequentially connected to input signals; a first adder having a first input terminal connected to an output terminal of the first amplifier; a first resonator having an input terminal connected to an output terminal of the first adder and a second amplifier connected to the output terminal; a second resonator having an input terminal connected to the output terminal of the second amplifier and an output terminal connected to the third amplifier; a second adder having a first input terminal connected to the output terminal of the third amplifier; a third resonator having an input terminal connected to the output terminal of the second adder and an output terminal connected to the fourth amplifier; a fourth resonator having an input terminal connected to an output terminal of the fourth amplifier and an output terminal connected to the fifth amplifier; a third adder having a first input terminal connected to an output terminal of the fifth amplifier; sixth to eighth amplifiers having input terminals connected to respective output terminals of the third to first resonators and connected to second to fourth input terminals of the third adder, respectively; a ninth amplifier having an input terminal connected to the input signals and an output terminal connected to the fifth input terminal of the third adder; and a comparator having an input terminal connected to the output terminal of the third adder and an output terminal which outputs a digital output signal. According to the present invention, the present invention is intended to increase accuracy of the analog-to-digital converter by reducing noise.

Description

아날로그-디지털 변환기{ANALOG TO DIGITAL CONVERTER}Analog to digital converter {ANALOG TO DIGITAL CONVERTER}

본 발명은 아날로그-디지털 변환기에 관한 것으로, 보다 상세하게는 아날로그 음성신호를 디지털 신호로 변환하는 시그마-델타 아날로그-디지털 변환기에 관한 것이다.The present invention relates to an analog-to-digital converter, and more particularly, to a sigma-delta analog-to-digital converter for converting an analog audio signal into a digital signal.

마이크로폰은 음성신호(Sound Pressure)를 원하는 상태의 출력신호로 바꾸는 역할을 하는 소자이다. A microphone is an element that serves to change a sound pressure into an output signal in a desired state.

이러한 마이크로폰은 압전 결정(Piezo-Electric Crystal) 마이크로폰, 일렉트릿 콘덴서 마이크로폰(Electret Condenser Microphone, ECM) 또는 멤스 마이크로폰(MEMS, Micro Electro Mechanical System)등의 타입으로 분류될 수 있다.Such a microphone may be classified into a type such as a piezo-electric crystal microphone, an electret condenser microphone (ECM), or a micro electro mechanical system (MEMS) microphone.

현재 보편적으로 사용되고 있는 마이크로폰의 타입은 일렉트릿 콘덴서 마이크로폰이나 멤스 마이크로폰이다. Currently, the type of microphone commonly used is the electret condenser microphone or the MEMS microphone.

일렉트릿 콘덴서 마이크로폰은 일렉트릿(Electret) 물질을 구비한 일측 판에 전자가 주입되어 진동판이 진동할 때 마다 전압이 발생되는 원리를 이용하는 것으로서 낮은 가격으로도 구현이 가능하다.An electret condenser microphone uses the principle that voltage is generated whenever a diaphragm vibrates by injecting electrons into one side plate having an electret material, and can be implemented at a low price.

멤스 마이크로폰은 디지털 마이크로폰에 사용된다. 디지털 마이크로폰의 경우, 시그마-델타 변환기 내의 차지 펌프(Charge Pump) 회로를 사용하여 4V ~ 14V의 높은 전압을 발생시켜서 MEMS 트랜듀서(Transducer)에 공급한다. MEMS microphones are used in digital microphones. In the case of a digital microphone, a high voltage of 4V to 14V is generated using a charge pump circuit in the sigma-delta converter and supplied to the MEMS transducer.

디지털 마이크로폰에서 주로 사용되는 아날로그-디지털 변환기는 시그마-델타(Sigma-Delta) 변환기가 사용되는데, 이러한 시그마-델타 변환기가 사용되는 경우 기존의 샘플링 방식과 달리 샘플링 주파수가 높은 오버샘플링 레이트 클럭 주파수(Oversampling Rate Clock Frequency)가 사용되며, 이때 출력되는 데이터를 PDM(Pulse Density Modulation) 방식이라고 한다. The analog-to-digital converter mainly used in digital microphones uses a Sigma-Delta converter. When such a Sigma-Delta converter is used, the oversampling rate clock frequency (Oversampling Rate Clock Frequency) is used, and the output data at this time is called the PDM (Pulse Density Modulation) method.

이 PDM 방식은 변환된 디지털 데이터가 비트 스트림(Bit stream) 방식으로 출력된다. In this PDM method, converted digital data is output in a bit stream method.

이와는 달리, 데이터 출력이 PCM(Pulse Code Modulation) 방식인 경우는 아날로그-디지털 변환기는 시그마-델타 변환기와 데시메이션 필터(Decimation Filter)가 통합된 구조를 가지게 된다. 따라서, 데이터는 PDM 방식에 비해 낮은 샘플링율(Sampling rate)로 감소(Decimation)된 후 디지털 필터에 의해 양자화 잡음 (Quantization noise)가 제거되고, 마지막으로 병렬-직렬 변환기(Parallel-to-Serial converter)에 의해 디지털 방식인 직렬 출력이 이루어진다. In contrast, when the data output is PCM (Pulse Code Modulation), the analog-to-digital converter has a structure in which a sigma-delta converter and a decimation filter are integrated. Therefore, after the data is reduced (decimation) at a lower sampling rate than the PDM method, quantization noise is removed by a digital filter, and finally, a parallel-to-serial converter (Parallel-to-Serial converter) A digital serial output is made by

하지만, 이러한 아날로그-디지털 변환기의 동작에도 음성신호 속에 포함되어 있는 잡음의 영향으로 디지털로 변환된 디지털 신호의 정확도가 감소하는 문제가 발생한다.However, even in the operation of such an analog-to-digital converter, there is a problem in that the accuracy of the digital signal converted to digital is reduced due to the influence of noise included in the voice signal.

대한민국 등록특허 제10-0850420호(공고일자: 2008년 08월 04일, 발명의 명칭: 시그마델타 아날로그-디지털 변환기의 공진기 구조)Republic of Korea Patent Registration No. 10-0850420 (Public date: August 04, 2008, title of invention: resonator structure of sigma delta analog-to-digital converter)

본 발명이 해결하려는 과제는 잡음을 감소시켜 아날로그-디지털 변환기의 정확도를 높이기 위한 것이다.An object to be solved by the present invention is to increase the accuracy of an analog-to-digital converter by reducing noise.

상기 과제를 해결하기 위한 본 발명의 한 특징에 따른 아날로그-디지털 변환기는 입력신호에 입력단자가 연결되어 제1 증폭기, 상기 제1 증폭기의 출력단자에 제1 입력단자가 연결되어 있는 제1 덧셈기, 상기 제1 덧셈기의 출력단자에 입력단자가 연결되어 있는 제1 공진기, 상기 제1 공진기의 출력단자가 입력단자가 연결되어 있는 제2 증폭기, 상기 제2 증폭기의 출력단자에 입력단자가 연결되어 있는 제2 공진기, 상기 제2 공진기의 출력단자가 입력단자가 연결되어 있는 제3 증폭기, 상기 제3 증폭기의 출력단자에 제1 입력단자가 연결되어 있는 제2 덧셈기, 상기 제2 덧셈기의 출력단자에 입력단자가 연결되어 있는 제3 공진기, 상기 제3 공진기의 출력단자에 입력단자가 연결되어 있는 제4 증폭기, 상기 제4 증폭기의 출력단자에 입력단자가 연결되어 있는 제4 공진기, 상기 제4 공진기의 출력단자에 입력단자가 연결되어 있는 제5 증폭기, 상기 제5 증폭기의 출력단자에 제1 입력단자가 연결되어 있는 제3 덧셈기, 상기 제3 공진기의 출력단자에 입력단자가 연결되어 있고 상기 제3 덧셈기의 제2 입력단자에 출력단자가 연결되어 있는 제6 증폭기, 상기 제2 공진기의 출력 단자에 입력단자가 연결되어 있고 상기 제3 덧셈기의 제3 입력단자에 출력단자가 연결되어 있는 제7 증폭기, 상기 제1 공진기의 출력단자에 입력단자가 연결되어 있고 상기 제3 덧셈기의 제4 입력단자에 출력단자가 연결되어 있는 제8 증폭기, 상기 입력신호에 입력단자가 연결되어 있고 상기 제3 덧셈기의 제5 입력단자에 출력단자가 연결되어 있는 제9 증폭기 및 상기 제3 덧셈기의 출력단자에 입력단자가 연결되어 있고 출력단자가 디지털 출력신호를 출력하는 비교기를 포함한다. An analog-to-digital converter according to one feature of the present invention for solving the above problems includes a first amplifier having an input terminal connected to an input signal, a first adder having a first input terminal connected to the output terminal of the first amplifier, A first resonator having an input terminal connected to the output terminal of the first adder, a second amplifier having an input terminal connected to the output terminal of the first resonator, and a second amplifier having an input terminal connected to the output terminal of the second amplifier. 2 resonators, a third amplifier to which the output terminal of the second resonator is connected to an input terminal, a second adder to which a first input terminal is connected to the output terminal of the third amplifier, and an input terminal to the output terminal of the second adder A third resonator to which is connected, a fourth amplifier having an input terminal connected to the output terminal of the third resonator, a fourth resonator having an input terminal connected to the output terminal of the fourth amplifier, and an output of the fourth resonator. A fifth amplifier having an input terminal connected to a terminal, a third adder having a first input terminal connected to the output terminal of the fifth amplifier, and an input terminal connected to the output terminal of the third resonator, and the third adder A sixth amplifier having an output terminal connected to the second input terminal of, a seventh amplifier having an input terminal connected to the output terminal of the second resonator and an output terminal connected to the third input terminal of the third adder, the 1 An eighth amplifier having an input terminal connected to the output terminal of the resonator and having an output terminal connected to the fourth input terminal of the third adder, an input terminal connected to the input signal and a fifth input terminal of the third adder A ninth amplifier having an output terminal connected thereto and a comparator having an input terminal connected to the output terminal of the third adder and having an output terminal outputting a digital output signal.

상기 특징에 따른 아날로그-디지털 변환기는 상기 비교기의 출력단자에 입력단자가 연결되어 있고 상기 제1 덧셈기의 제2 입력단자에 출력단자가 연결되어 있는 제10 증폭기 및 상기 제4 공진기의 출력단자에 입력단자가 연결되어 있고 상기 제2 덧셈기의 제2 입력단자에 출력단자가 연결되어 있는 제11 증폭기를 더 포함할 수 있다.The analog-to-digital converter according to the above feature has an input terminal connected to the output terminal of the comparator and an input terminal connected to the output terminal of the 10th amplifier and the fourth resonator having an output terminal connected to the second input terminal of the first adder It may further include an 11th amplifier to which is connected and an output terminal connected to the second input terminal of the second adder.

상기 제3 덧셈기는 상기 제1 내지 제5 입력단자 각각에 연결되어 각 전압을 일측단자로 입력받는 제1 내지 제5 저항, 상기 제1 내지 제5 저항의 각 타측단자에 반전 입력단자(-)가 연결되어 있고 접지에 비반전 입력단자가 연결되어 있으며 상기 비교기의 입력단자에 출력단자가 연결되어 있는 연산 증폭기 및 상기 제1 저항의 타측단자와 연산 증폭기의 출력 단자 사이에 연결되어 있는 제6 저항을 포함할 수 있다.The third adder has first to fifth resistors connected to the first to fifth input terminals and receiving each voltage through one terminal, and an inverting input terminal (-) to the other terminal of the first to fifth resistors. is connected, a non-inverting input terminal is connected to the ground, and an operational amplifier having an output terminal connected to the input terminal of the comparator and a sixth resistor connected between the other terminal of the first resistor and the output terminal of the operational amplifier can include

상기 제3 덧셈기는 상기 제1 내지 제5 입력단자 각각에 연결되어 각 전압을 일측단자로 입력받는 각 제1 스위치, 각 제1 스위치의 타측 단자에 일측 단자가 연결되어 있고 타측 단자는 접지되어 있는 각 제2 스위치, 각 제1 스위치의 타측 단자에 일측 단자가 연결되어 있고, 타측단자로 출력전압을 각각 출력하는 제1 내지 제5 커패시터 및 상기 제1 내지 제5 커패시터의 타측단자와 접지 사이에 연결되어 있는 제3 스위치를 포함할 수 있다. The third adder is connected to each of the first to fifth input terminals and receives each voltage through one terminal, and one terminal is connected to the other terminal of each first switch and the other terminal is grounded Each second switch, one terminal is connected to the other terminal of each first switch, and the first to fifth capacitors outputting output voltages to the other terminals, respectively, and between the other terminals of the first to fifth capacitors and the ground A third switch connected thereto may be included.

상기 각 제1 스위치는 제1 클럭신호가 인가되는 제어단자를 포함할 수 있고, 상기 각 제2 스위치는 제1 클럭신호와 다른 제2 클럭신호가 인가되는 제어단자를 포함할 수 있으며, 상기 각 제1 스위치와 상기 각 제2 스위치는 상기 제1 클럭신호와 상기 제2 클럭신호의 상태에 따라 턴온 상태가 정해질 수 있다. Each of the first switches may include a control terminal to which a first clock signal is applied, and each of the second switches may include a control terminal to which a second clock signal different from the first clock signal is applied. A turn-on state of the first switch and each of the second switches may be determined according to states of the first clock signal and the second clock signal.

상기 아날로그-디지털 변환기는 시그마-델타 아날로그-디지털 변환기일 수 있다.The analog-to-digital converter may be a sigma-delta analog-to-digital converter.

본 발명의 다른 특징에 따른 디지털 마이크로폰은 음압에 응답하여 아날로그 음성신호를 생성하는 진동판, 상기 아날로그 음성신호를 입력받아 복수의 차동 바이어스 전압을 생성하는 소스 팔로어(Source follower) 형태의 버퍼부, 상기 복수의 차동 바이어스 전압을 입력받아, 상기 복수의 차동 바이어스 전압에 응답하여 제1 증폭신호와 제2 증폭신호를 생성하는 증폭부 및 상기 제1 증폭신호와 상기 제2 동 증폭신호의 차동신호를 입력 받아, 상기 아날로그 음성신호에 대응하는 디지털 음성신호로 변환하여 출력하는 아날로그-디지털 변환기를 포함하며, 상기 아날로그-디지털 변환기는 입력신호에 입력단자가 연결되어 제1 증폭기, 상기 제1 증폭기의 출력단자에 제1 입력단자가 연결되어 있는 제1 덧셈기, 상기 제1 덧셈기의 출력단자에 입력단자가 연결되어 있는 제1 공진기, 상기 제1 공진기의 출력단자가 입력단자가 연결되어 있는 제2 증폭기, 상기 제2 증폭기의 출력단자에 입력단자가 연결되어 있는 제2 공진기, 상기 제2 공진기의 출력단자가 입력단자가 연결되어 있는 제3 증폭기, 상기 제3 증폭기의 출력단자에 제1 입력단자가 연결되어 있는 제2 덧셈기, 상기 제2 덧셈기의 출력단자에 입력단자가 연결되어 있는 제3 공진기, 상기 제3 공진기의 출력단자에 입력단자가 연결되어 있는 제4 증폭기, 상기 제4 증폭기의 출력단자에 입력단자가 연결되어 있는 제4 공진기, 상기 제4 공진기의 출력단자에 입력단자가 연결되어 있는 제5 증폭기, 상기 제5 증폭기의 출력단자에 제1 입력단자가 연결되어 있는 제3 덧셈기, 상기 제3 공진기의 출력단자에 입력단자가 연결되어 있고 상기 제3 덧셈기의 제2 입력단자에 출력단자가 연결되어 있는 제6 증폭기, 상기 제2 공진기의 출력 단자에 입력단자가 연결되어 있고 상기 제3 덧셈기의 제3 입력단자에 출력단자가 연결되어 있는 제7 증폭기, 상기 제1 공진기의 출력단자에 입력단자가 연결되어 있고 상기 제3 덧셈기의 제4 입력단자에 출력단자가 연결되어 있는 제8 증폭기, 상기 입력신호에 입력단자가 연결되어 있고 상기 제3 덧셈기의 제5 입력단자에 출력단자가 연결되어 있는 제9 증폭기 및 상기 제3 덧셈기의 출력단자에 입력단자가 연결되어 있고 출력단자가 디지털 출력신호를 출력하는 비교기를 포함한다.A digital microphone according to another feature of the present invention includes a diaphragm generating an analog audio signal in response to a sound pressure, a buffer unit in the form of a source follower generating a plurality of differential bias voltages by receiving the analog audio signal, and the plurality of An amplifier that receives a differential bias voltage of and generates a first amplified signal and a second amplified signal in response to the plurality of differential bias voltages, and receives a differential signal between the first amplified signal and the second amplified signal. and an analog-to-digital converter for converting the analog audio signal into a corresponding digital audio signal and outputting the analog-to-digital converter having an input terminal connected to an input signal to a first amplifier and an output terminal of the first amplifier. A first adder having a first input terminal connected thereto, a first resonator having an input terminal connected to the output terminal of the first adder, a second amplifier having an input terminal connected to the output terminal of the first resonator, and the second A second resonator having an input terminal connected to the output terminal of the amplifier, a third amplifier having an input terminal connected to the output terminal of the second resonator, and a second resonator having a first input terminal connected to the output terminal of the third amplifier. An adder, a third resonator having an input terminal connected to the output terminal of the second adder, a fourth amplifier having an input terminal connected to the output terminal of the third resonator, and an input terminal connected to the output terminal of the fourth amplifier a fourth resonator, a fifth amplifier having an input terminal connected to the output terminal of the fourth resonator, a third adder having a first input terminal connected to the output terminal of the fifth amplifier, and an output of the third resonator A sixth amplifier having an input terminal connected to a terminal and an output terminal connected to the second input terminal of the third adder, and an input terminal connected to the output terminal of the second resonator and a third input terminal of the third adder An eighth amplifier having an input terminal connected to the output terminal of the first resonator and an output terminal connected to the fourth input terminal of the third adder, an input terminal to the input signal and a ninth amplifier having an output terminal connected to the fifth input terminal of the third adder and a comparator having an input terminal connected to the output terminal of the third adder and having an output terminal outputting a digital output signal.

상기 아날로그-디지털 변환기는 상기 비교기의 출력단자에 입력단자가 연결되어 있고 상기 제1 덧셈기의 제2 입력단자에 출력단자가 연결되어 있는 제10 증폭기 및 상기 제4 공진기의 출력단자에 입력단자가 연결되어 있고 상기 제2 덧셈기의 제2 입력단자에 출력단자가 연결되어 있는 제11 증폭기를 더 포함할 수 있다.The analog-to-digital converter has an input terminal connected to the output terminal of a tenth amplifier having an input terminal connected to the output terminal of the comparator and an output terminal connected to the second input terminal of the first adder, and an output terminal of the fourth resonator, and an 11th amplifier having an output terminal connected to the second input terminal of the second adder.

상기 제3 덧셈기는 상기 제1 내지 제5 입력단자 각각에 연결되어 각 전압을 일측단자로 입력받는 제1 내지 제5 저항, 상기 제1 내지 제5 저항의 각 타측단자에 반전 입력단자(-)가 연결되어 있고 접지에 비반전 입력단자가 연결되어 있으며 상기 비교기의 입력단자에 출력단자가 연결되어 있는 연산 증폭기 및 상기 제1 저항의 타측단자와 연산 증폭기의 출력 단자 사이에 연결되어 있는 제6 저항을 포함할 수 있다.The third adder has first to fifth resistors connected to the first to fifth input terminals and receiving each voltage through one terminal, and an inverting input terminal (-) to the other terminal of the first to fifth resistors. is connected, a non-inverting input terminal is connected to the ground, and an operational amplifier having an output terminal connected to the input terminal of the comparator and a sixth resistor connected between the other terminal of the first resistor and the output terminal of the operational amplifier can include

상기 제3 덧셈기는 상기 제1 내지 제5 입력단자 각각에 연결되어 각 전압을 일측단자로 입력받는 각 제1 스위치, 각 제1 스위치의 타측 단자에 일측 단자가 연결되어 있고 타측 단자는 접지되어 있는 각 제2 스위치, 각 제1 스위치의 타측 단자에 일측 단자가 연결되어 있고, 타측단자로 출력전압을 각각 출력하는 제1 내지 제5 커패시터 및 상기 제1 내지 제5 커패시터의 타측단자와 접지 사이에 연결되어 있는 제3 스위치를 포함할 수 있다.The third adder is connected to each of the first to fifth input terminals and receives each voltage through one terminal, and one terminal is connected to the other terminal of each first switch and the other terminal is grounded Each second switch, one terminal is connected to the other terminal of each first switch, and the first to fifth capacitors outputting output voltages to the other terminals, respectively, and between the other terminals of the first to fifth capacitors and the ground A third switch connected thereto may be included.

상기 각 제1 스위치는 제1 클럭신호가 인가되는 제어단자를 포함하고, 상기 각 제2 스위치는 제1 클럭신호와 다른 제2 클럭신호가 인가되는 제어단자를 포함하고, Each of the first switches includes a control terminal to which a first clock signal is applied, and each of the second switches includes a control terminal to which a second clock signal different from the first clock signal is applied,

상기 각 제1 스위치와 상기 각 제2 스위치는 상기 제1 클럭신호와 상기 제2 클럭신호의 상태에 따라 턴온 상태가 정해질 수 있다.A turn-on state of each of the first switch and each of the second switch may be determined according to states of the first clock signal and the second clock signal.

이러한 특징에 따르면, 아날로그-디지털 변환기는 오직 3개의 덧셈기를 필요로 하므로, 하드웨어로 구현할 때 성능 대비 구조를 간소화할 수 있다.According to this feature, since the analog-to-digital converter requires only three adders, the performance versus structure can be simplified when implemented in hardware.

또한, 제4 공진기의 출력단자, 제11 증폭기, 제2 덧셈기, 제3 공진기, 제4 증폭기 및 제4 공진기의 입력단자로 연결된 피드백 루프에 의해, 입력 음성신호 내에 섞여 있는 잡음이 크게 감소될 수 있다.In addition, by the feedback loop connected to the output terminal of the fourth resonator, the eleventh amplifier, the second adder, the third resonator, the fourth amplifier, and the input terminal of the fourth resonator, noise mixed in the input voice signal can be greatly reduced. there is.

이에 더하여, 비교기의 출력단자, 제10 증폭기, 제1 덧셈기, 제1 공진기, 제2 증폭기, 제2 공진기, 제3 증폭기, 제2 덧셈기, 제3 공진기, 제4 증폭기, 제4 공진기, 제5 증폭기, 제3 덧셈기 및 비교기의 입력단자로 연결된 피드백 루프에 의해, 잡음 정형(Noise shaping)이 실현될 수 있다.In addition, the output terminal of the comparator, the tenth amplifier, the first adder, the first resonator, the second amplifier, the second resonator, the third amplifier, the second adder, the third resonator, the fourth amplifier, the fourth resonator, the fifth Noise shaping can be realized by a feedback loop connected to the input terminals of the amplifier, the third adder, and the comparator.

더욱이, 덧셈기가 연산 증폭기를 이용하지 않고 스위치와 커패시터로 구현되는 경우, 덧셈기의 구조가 간단해지고 크기가 감소하며 덧셈기의 제조 비용이 크게 줄어들 수 있다.Moreover, when the adder is implemented with a switch and a capacitor without using an operational amplifier, the structure of the adder is simplified, the size is reduced, and the manufacturing cost of the adder can be greatly reduced.

도 1은 본 발명의 실시예에 따른 디지털 마이크로폰의 개략적인 블록도이다.
도 2는 도 1에 도시한 음성신호 처리 장치의 개략적인 블록도이다.
도 3은 도 2에 도시한 아날로그-디지털 변환기의 개략적인 블록도이다.
도 4 및 도 5는 각각 도 3에 도시한 제3 덧셈기의 상세 회로도이다. 1 is a schematic block diagram of a digital microphone according to an embodiment of the present invention.
FIG. 2 is a schematic block diagram of the audio signal processing apparatus shown in FIG. 1;
FIG. 3 is a schematic block diagram of the analog-to-digital converter shown in FIG. 2;
4 and 5 are detailed circuit diagrams of the third adder shown in FIG. 3, respectively.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 본 발명을 설명하는데 있어서, 해당 분야에 이미 공지된 기술 또는 구성에 대한 구체적인 설명을 부가하는 것이 본 발명의 요지를 불분명하게 할 수 있다고 판단되는 경우에는 상세한 설명에서 이를 일부 생략하도록 한다. 또한, 본 명세서에서 사용되는 용어들은 본 발명의 실시예들을 적절히 표현하기 위해 사용된 용어들로서, 이는 해당 분야의 관련된 사람 또는 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In describing the present invention, if it is determined that adding a detailed description of a technology or configuration already known in the related field may obscure the gist of the present invention, some of them will be omitted from the detailed description. In addition, the terms used in this specification are terms used to properly express the embodiments of the present invention, which may vary depending on people or customs related to the field. Therefore, definitions of these terms will have to be made based on the content throughout this specification.

여기서 사용되는 전문용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 '포함하는'의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특정 특성, 영역, 정수, 단계, 동작, 요소, 성분 및/또는 군의 존재나 부가를 제외시키는 것은 아니다.The terminology used herein is intended only to refer to specific embodiments and is not intended to limit the present invention. As used herein, the singular forms also include the plural forms unless the phrases clearly indicate the opposite. As used herein, the meaning of 'comprising' specifies specific characteristics, regions, integers, steps, operations, elements and/or components, and other specific characteristics, regions, integers, steps, operations, elements, components and/or groups. does not exclude the presence or addition of

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 아날로그-디지털 변환기에 대해서 설명하도록 한다.Hereinafter, an analog-to-digital converter according to an embodiment of the present invention will be described with reference to the accompanying drawings.

먼저, 도 1 및 도 2를 참고하여, 본 발명의 실시예에 따른 아날로그-디지털 변환기를 구비하고 있는 기기의 한 예로서, 디지털 마이크로폰을 참고로 설명한다.First, with reference to FIGS. 1 and 2 , a digital microphone will be described as an example of a device having an analog-to-digital converter according to an embodiment of the present invention.

도 1에 도시한 것처럼, 본 발명의 일 실시예에 따른 디지털 마이크로폰(1)은 진동판(10), 음성신호 처리 장치(20) 및 케이스(30)를 구비할 수 있다.As shown in FIG. 1 , a digital microphone 1 according to an embodiment of the present invention may include a diaphragm 10 , a voice signal processing device 20 and a case 30 .

케이스(30)는 내부에 진동판(10)와 음성신호 처리 장치(20)를 구비하여, 이들 진동판(10)과 음성신호 처리 장치(20)를 외부의 충격이나 이물질로부터 보호할 수 있다.The case 30 includes the diaphragm 10 and the audio signal processing device 20 therein, and can protect the diaphragm 10 and the audio signal processing device 20 from external shocks or foreign substances.

이러한 케이스(30)는 금속 재료나 플라스틱과 같은 합성 수재 등으로 이루어질 수 있고, 원형이나 사각형과 같은 다각형의 평면 형상을 가질 수 있다. The case 30 may be made of a synthetic material such as metal or plastic, and may have a polygonal planar shape such as a circle or a quadrangle.

또한, 케이스(30)는 외부의 EMI(Electro Magnetic Interference)와 RF(Radio Frequency) 잡음을 차폐하는 기능을 수행할 수 있고, 이러한 차폐 기능을 갖는 경우, 케이스(30)는 금속 재질로 이루어질 수 있다.In addition, the case 30 may perform a function of shielding external EMI (Electro Magnetic Interference) and RF (Radio Frequency) noise, and in the case of having such a shielding function, the case 30 may be made of a metal material .

진동판(10)은 외부로부터 인가되는 소리의 음파에 의해 생기는 압력인 음압(Sound pressure)에 응답하여 미세 전압 즉, 아날로그 음성신호(AIN)를 생성하여, 음성신호 처리 장치(20)로 인가할 수 있다. 이때, 아날로그 음성신호(AIN)는 전압일 수 있다.The diaphragm 10 may generate a minute voltage, that is, an analog audio signal (AIN) in response to sound pressure, which is a pressure generated by sound waves applied from the outside, and apply it to the audio signal processing device 20. there is. In this case, the analog audio signal AIN may be a voltage.

따라서, 음성신호 처리 장치(20)는 진동판(10)으로부터 인가되는 아날로그 음성신호(AIN)를 증폭하고 디지털 신호로 변환하여 디지털 음성신호(DOUT)로서 출력할 수 있다.Accordingly, the audio signal processing device 20 may amplify the analog audio signal AIN applied from the diaphragm 10, convert it into a digital signal, and output the digital audio signal DOUT.

이러한 음성신호 처리 장치(20)는 시스템 온 칩(SoC, System on Chip) 과 같은 반도체 칩으로 이루어질 수 있고, 외부로부터 동작을 위한 클럭 신호(CLK)와 스테레오 선택 신호(L/R)를 입력받을 수 있다.The audio signal processing device 20 may be made of a semiconductor chip such as a System on Chip (SoC), and receives a clock signal (CLK) and a stereo selection signal (L/R) for operation from the outside. can

스테레오 선택 신호(L/R)는 마이크로폰(1)을 2개 사용하여 스테레오 마이크로폰을 구성할 경우, 현재 마이크로폰이 좌측에 해당하는 것인지 우측에 해당하는 것인지를 선택하기 위한 신호일 수 있다. The stereo selection signal L/R may be a signal for selecting whether the current microphone corresponds to the left side or the right side when a stereo microphone is configured using two microphones 1 .

음성신호 처리 장치(20)는, 도 2에 도시한 것처럼, 버퍼부(21), 증폭부(22) 및 아날로그-디지털 변환기(23) 및 제1 바이어스 전압(VB1)과 제2 바이어스 전압(VB2)을 출력하는 바이어스 전압 생성부(24)를 구비할 수 있다.As shown in FIG. 2, the audio signal processing device 20 includes a buffer unit 21, an amplification unit 22, an analog-to-digital converter 23, a first bias voltage VB1 and a second bias voltage VB2. ) may be provided with a bias voltage generator 24 that outputs.

버퍼부(21)는 진동판(10)에서 출력되는 아날로그 음성신호(AIN)와 제1 바이어스 전압(VB1)을 입력받아 DC(Direct Current) 바이어스 전압, 즉, 제1 내지 제6 차동 바이어스 전압(V1-V6)을 생성하여 증폭부(22)로 출력할 수 있다.The buffer unit 21 receives the analog audio signal AIN and the first bias voltage VB1 output from the diaphragm 10 and receives the DC (Direct Current) bias voltage, that is, the first to sixth differential bias voltages V1. -V6) can be generated and output to the amplifier 22.

이러한 버퍼부(21)는 전원단(VDD)과 접지단(VSS) 사이에 연결된 복수의 트랜지스터(M1-M4)를 구비하는 소스 팔로어(Source follower)로 구성될 수 있다. 이때, 제1 내지 제4 트랜지스터(M1-M4)는 p형 MOSFET일 수 있다. The buffer unit 21 may be configured as a source follower having a plurality of transistors M1 to M4 connected between the power supply terminal VDD and the ground terminal VSS. In this case, the first to fourth transistors M1 to M4 may be p-type MOSFETs.

예를 들어, 도 2에 도시한 것처럼, 버퍼부(21)는 전원단(VDD)과 접지단(VSS) 사이에 직렬로 연결되어 있는 제1 및 제3 트랜지스터(M1, M3) 및 전원단(VDD)과 접지단(VSS) 사이에 직렬로 연결되어 있고 제1 및 제3 트랜지스터(M1, M3)와는 각각 병렬로 연결되어 있는 제2 및 제4 트랜지스터(M2, M4)를 구비할 수 있다.For example, as shown in FIG. 2, the buffer unit 21 includes first and third transistors M1 and M3 connected in series between the power supply terminal VDD and the ground terminal VSS, and the power supply terminal ( It may include second and fourth transistors M2 and M4 connected in series between VDD and the ground terminal VSS and connected in parallel with the first and third transistors M1 and M3, respectively.

이때, 전원단(VDD)에 소스 단자가 연결되어 있고 서로 병렬 관계를 갖는 제1 및 제2 트랜지스터(M1, M2)의 게이트 단자에는 제1 바이어스 전압(VB1)이 인가될 수 있고, 접지단(VSS)에 드레인 단자가 연결되어 있고 서로 병렬 관계를 갖는 제3 및 제4 트랜지스터(M3, M4)의 게이트 단자에는 정전기 방지부(201)를 거쳐 출력되는 아날로그 음성신호(AIN1)가 인가될 수 있다.At this time, the first bias voltage VB1 may be applied to the gate terminals of the first and second transistors M1 and M2 having source terminals connected to the power supply terminal VDD and having a parallel relationship with each other, and the ground terminal ( The analog audio signal AIN1 output through the antistatic unit 201 may be applied to the gate terminals of the third and fourth transistors M3 and M4 having a drain terminal connected to VSS and having a parallel relationship with each other. .

따라서, 서로 직렬로 연결되어 있는 제1 및 제3 트랜지스터(M1, M3)은 제1 전류 패스를 형성할 수 있고, 서로 직렬로 연결되어 있는 제2 및 제4 트랜지스터(M2, M4)는 제2 전류 패스를 형성할 수 있다. Accordingly, the first and third transistors M1 and M3 connected in series with each other may form a first current path, and the second and fourth transistors M2 and M4 connected in series with each other may form a second current path. A current path may be formed.

진동판(10)과 버퍼부(21) 사이에 위치하는 정전기 방지부(201)는 진동판(10)에서 아날로그 음성신호(AIN)에 함유되어 있는 정전기 성분으로부터 음성신호 처리 장치(20)를 보호하기 위한 것이다.The anti-static unit 201 located between the diaphragm 10 and the buffer unit 21 is for protecting the audio signal processing device 20 from the static electricity component contained in the analog audio signal AIN in the diaphragm 10. will be.

따라서, 정전기 방지부(201)는, 이미 기술한 것처럼, 입력되는 아날로그 음성신호(AIN)에서 정전기 성분을 제거하여 해당 출력신호(AIN1)을 버퍼부(21)의 제3 및 제4 트랜지스터(M3, M4)의 게이트 단자로 인가할 수 있다.Therefore, as described above, the static electricity prevention unit 201 removes the static electricity component from the input analog audio signal AIN and converts the corresponding output signal AIN1 to the third and fourth transistors M3 of the buffer unit 21. , can be applied to the gate terminal of M4).

또한 정진기 방지부(201)는 진동판(10)의 커패시터(Cmic)와 제3 트랜지스터(M3)의 임피던스를 매칭시키며, 고주파 잡음을 제거하는 필터 역할도 수행할 수 있다.In addition, the anti-static unit 201 may match the capacitor Cmic of the diaphragm 10 and the impedance of the third transistor M3, and may also serve as a filter to remove high-frequency noise.

이러한 정전기 방지부(201)는 저항과 다이오드 등을 구비할 수 있다.The static electricity prevention unit 201 may include a resistor and a diode.

버퍼부(21)는 이득(Gain)이 거의 '1'에 가깝고, 이로 인해, 제1 내지 제4 트랜지스터(M1-M4)에서 출력되는 출력신호인 제1 내지 제6 차동 바이어스 전압(V1-V6)의 DC 레벨은 입력신호(AIN1)의 변동에 상관없이 거의 일정할 수 있다.The gain of the buffer unit 21 is close to '1', and thus, the first to sixth differential bias voltages V1 to V6 that are output signals output from the first to fourth transistors M1 to M4 are output. The DC level of ) can be almost constant regardless of the variation of the input signal AIN1.

증폭부(22)는 버퍼부(21)에서 출력되는 제1 내지 제6 차동 바이어스 전압(V1-V6)에 응답하여 제1 및 제2 증폭신호(VOUT+, VOUT-)를 출력할 수 있다.The amplification unit 22 may output first and second amplification signals VOUT+ and VOUT− in response to the first to sixth differential bias voltages V1 to V6 output from the buffer unit 21 .

본 예에서, 증폭부(22)는 제1 증폭기(221)와 제2 증폭기(222), 그리고 복수의 저항(R1, R2, R3, R4)을 구비할 수 있다.In this example, the amplifier 22 may include a first amplifier 221, a second amplifier 222, and a plurality of resistors R1, R2, R3, and R4.

제2 바이어스 전압(VB2)은 제1 증폭기(221)와 제2 증폭기(222)의 제어 단자로 인가될 수 있고, 제1 증폭기(221)의 입력 단자와 출력 단자 사이에는 저항(R1, R2)이 연결되어 있으며, 제2 증폭기(222)의 입력 단자와 출력 단자 사이에는 저항(R3, R4)이 연결되어 있을 수 있다.The second bias voltage VB2 may be applied to control terminals of the first amplifier 221 and the second amplifier 222, and resistors R1 and R2 may be provided between the input terminal and the output terminal of the first amplifier 221. is connected, and resistors R3 and R4 may be connected between the input terminal and the output terminal of the second amplifier 222 .

제1 및 제2 증폭기(221, 222) 각각은 차동 오차 증폭기(DDA: Differential Difference Amplifier)일 수 있다.Each of the first and second amplifiers 221 and 222 may be a differential difference amplifier (DDA).

따라서, 증폭부(22)는 제1 내지 제6 차동 바이어스 전압(V1-V6), 제1 및 제2 피드백 전압(VF1, VF2) 및 제2 바이어스 전압(VB2)에 응답하여 제1 및 제2 증폭신호(VOUT+, VOUT-)를 생성할 수 있다.Accordingly, the amplification unit 22 responds to the first to sixth differential bias voltages V1 to V6, the first and second feedback voltages VF1 and VF2, and the second bias voltage VB2 to generate the first and second bias voltages VB2. Amplified signals (VOUT+, VOUT-) can be generated.

제1 증폭기(221)는 제1 차동 입력신호 세트 즉, 제1 내지 제3 차동 바이어스 전압(V1-V3) 및 제1 피드백 전압(VF1), 그리고 제2 바이어스 전압(VB2)에 응답하여 제1 증폭신호(VOUT+)를 생성한다.The first amplifier 221 responds to a set of first differential input signals, that is, first to third differential bias voltages V1 to V3, a first feedback voltage VF1, and a second bias voltage VB2 to generate a first Generates an amplified signal (VOUT+).

제2 증폭기(222)는 제2 차동 입력신호 세트 즉, 제4 내지 제6 차동 바이어스 전압(V4-V6) 및 제2 피드백 전압(VF2), 그리고 제2 바이어스 전압(VB2)에 응답하여 제2 증폭신호(VOUT-)를 생성한다.The second amplifier 222 receives a second differential input signal set, that is, in response to the fourth to sixth differential bias voltages V4 to V6, the second feedback voltage VF2, and the second bias voltage VB2. Generates an amplified signal (VOUT-).

이때, 제1 증폭기(221)의 증폭률은 저항(R1, R2)에 의해 결정되고, 제2 증폭기(222)의 증폭률은 저항(R3, R4)에 의해 결정될 수 있고, 이처럼, 제1 증폭기(221)와 제2 증폭기(222)의 증폭률이 저항(R1, R2 및 R3, R4)에 의해서만 결정되므로 증폭률 결정에 관여하는 변수를 최소화하여 잡음과 왜곡이 감소될 수 있다.At this time, the gain of the first amplifier 221 is determined by the resistors R1 and R2, and the gain of the second amplifier 222 is determined by the resistors R3 and R4. As such, the first amplifier 221 ) and the amplification rate of the second amplifier 222 are determined only by the resistors R1, R2, R3, and R4, so noise and distortion can be reduced by minimizing variables involved in determining the amplification rate.

아날로그-디지털 변환기(23)는, 도 3에 도시한 것처럼, 증폭부(22)에서 출력되는 두 개의 출력신호(VOUT+, VOUT-)를 입력받아 디지털 음성신호(DOUT)를 출력할 수 있다. As shown in FIG. 3, the analog-to-digital converter 23 may receive two output signals VOUT+ and VOUT- output from the amplifier 22 and output a digital audio signal DOUT.

이러한 아날로그-디지털 변환기(23)는 스테레오 선택 신호(L/R)에 응답하여 클럭 신호(CLK)의 라이징 엣지(Rising Edge) 또는 폴링 엣지(Falling Edge)에 디지털 음성신호(DOUT)를 출력할 수 있다.The analog-to-digital converter 23 may output a digital audio signal DOUT at a rising edge or a falling edge of the clock signal CLK in response to the stereo selection signal L/R. there is.

이러한 아날로그-디지털 변환기(23)는, 도 3에 도시한 것처럼, 입력신호(VIN)가 인가되는 제1 증폭기(31), 제1 증폭기(31)의 출력단자에 제1 입력단자인 (+)입력단자가 연결되어 있는 제1 덧셈기(Adder)(41), 제1 덧셈기(41)의 출력단자에 입력단자가 연결되어 있는 제1 공진기(resonator)(또는 제1 적분기)(51), 제1 공진기(51)의 출력단자가 입력단자가 연결되어 있는 제2 증폭기(32), 제2 증폭기(32)의 출력단자에 입력단자가 연결되어 있는 제2 공진기(또는 제2 적분기)(52), 제2 공진기(52)의 출력단자가 입력단자가 연결되어 있는 제3 증폭기(33), 제3 증폭기(33)의 출력단자에 제1 입력단자인 (+)입력단자가 연결되어 있는 제2 덧셈기(42), 제2 덧셈기(42)의 출력단자에 입력단자가 연결되어 있는 제3 공진기(또는 제3 적분기)(53), 제3 공진기(53)의 출력단자에 입력단자가 연결되어 있는 제4 증폭기(34), 제4 증폭기(34)의 출력단자에 입력단자가 연결되어 있는 제4 공진기(또는 제4 적분기)(54), 제4 공진기(54)의 출력단자에 입력단자가 연결되어 있는 제5 증폭기(35), 제5 증폭기(35)의 출력단자에 제1 (+)입력단자가 연결되어 있는 제3 덧셈기(43) 및 제3 덧셈기(43의 출력단자에 입력단자가 연결되어 있고 출력단자가 디지털 출력신호(DOUT)를 출력하는 비교기(Q, Quantizer)(60)를 구비할 수 있다.As shown in FIG. 3, the analog-to-digital converter 23 connects the first amplifier 31 to which the input signal VIN is applied and the first input terminal (+) to the output terminal of the first amplifier 31. A first adder (41) to which an input terminal is connected, a first resonator (or first integrator) (51) to which an input terminal is connected to the output terminal of the first adder (41), a first The second amplifier 32 to which the output terminal of the resonator 51 is connected to the input terminal, the second resonator (or second integrator) 52 to which the input terminal is connected to the output terminal of the second amplifier 32, 2 The third amplifier 33 to which the output terminal of the resonator 52 is connected, and the second adder 42 to which the (+) input terminal, which is the first input terminal, is connected to the output terminal of the third amplifier 33 ), a third resonator (or third integrator) 53 having an input terminal connected to the output terminal of the second adder 42, and a fourth amplifier having an input terminal connected to the output terminal of the third resonator 53 (34), a fourth resonator (or fourth integrator) 54 having an input terminal connected to the output terminal of the fourth amplifier 34, and a fourth resonator having an input terminal connected to the output terminal of the fourth resonator 54. 5 Amplifier 35, a third adder 43 having a first (+) input terminal connected to the output terminal of the fifth amplifier 35, and a third adder having an input terminal connected to the output terminal of 43 and an output terminal A comparator (Q, Quantizer) 60 for outputting a self-digital output signal DOUT may be provided.

아날로그-디지털 변환기(23)는 또한 제3 공진기(53)의 출력단자에 입력단자가 연결되어 있고 제3 덧셈기(43)의 제2 (+)입력단자에 출력단자가 연결되어 있는 제6 증폭기(36), The analog-to-digital converter 23 also has an input terminal connected to the output terminal of the third resonator 53 and a sixth amplifier 36 having an output terminal connected to the second (+) input terminal of the third adder 43 ),

제2 공진기(52)의 출력 단자에 입력단자가 연결되어 있고 제3 덧셈기(43)의 제3 (+)입력단자에 출력단자가 연결되어 있는 제7 증폭기(37), 제1 공진기(51)의 출력단자에 입력단자가 연결되어 있고 제3 덧셈기(41)의 제4 (+)입력단자에 출력단자가 연결되어 있는 제8 증폭기(38) 및 입력신호(VIN)에 입력단자가 연결되어 있고 제3 덧셈기(43)의 제5 (+)입력단자에 출력단자가 연결되어 있는 제9 증폭기(39)를 구비할 수 있다.Of the seventh amplifier 37 and the first resonator 51 having an input terminal connected to the output terminal of the second resonator 52 and an output terminal connected to the third (+) input terminal of the third adder 43 An eighth amplifier 38 having an input terminal connected to the output terminal and having an output terminal connected to the fourth (+) input terminal of the third adder 41 and an input terminal connected to the input signal VIN, and the third A ninth amplifier 39 having an output terminal connected to the fifth (+) input terminal of the adder 43 may be provided.

또한, 아날로그-디지털 변환기(23)는 비교기(60)의 출력단자에 입력단자가 연결되어 있고 제1 덧셈기(41)의 제2 입력단자인 (-)입력단자에 출력단자가 연결되어 있는 제10 증폭기(310) 및 제4 공진기(54)의 출력단자에 입력단자가 연결되어 있고 제2 덧셈기(42)의 제2 입력단자인 (-)입력단자에 출력단자가 연결되어 있는 제11 증폭기(311)를 구비할 수 있다. In addition, the analog-to-digital converter 23 has an input terminal connected to the output terminal of the comparator 60 and a 10th amplifier having an output terminal connected to the (-) input terminal, which is the second input terminal of the first adder 41. (310) and the 11th amplifier 311 having an input terminal connected to the output terminal of the fourth resonator 54 and an output terminal connected to the (-) input terminal, which is the second input terminal of the second adder 42, can be provided

비교기(60)는 출력단자로 디지털 출력신호(DOUT)를 출력하는 비교기의 형태인 PDM(Pulsed Density Modulation) 신호를 구비할 수 있다.The comparator 60 may have a PDM (Pulsed Density Modulation) signal that is a type of comparator that outputs a digital output signal DOUT through an output terminal.

비교기(60)로 입력되는 비교기 에러 신호(E(Z))는 양자화 에러(Quantization error)에 대한 양자화 에러 신호(error signal)일 수 있다.The comparator error signal E(Z) input to the comparator 60 may be a quantization error signal for a quantization error.

따라서, 비교기(60)의 출력인 디지털 출력신호(DOUT)에는 양자화 에러가 반영될 수 있다. Therefore, the quantization error may be reflected in the digital output signal DOUT, which is an output of the comparator 60.

도 3의 증폭기(31-311)에서, A0-A4, B0, C0 및 D0-D3은 각각 이득(Gain)을 나타낼 수 있다. In the amplifiers 31-311 of FIG. 3, A0-A4, B0, C0, and D0-D3 may represent gains, respectively.

이때, A0-A4와 D0-D3은 포워드 게인(forward gain)이고, B0와 C0는 백워드 게인(backward gain)일 수 있다.In this case, A0-A4 and D0-D3 may be forward gains, and B0 and C0 may be backward gains.

제1 증폭기(31)의 입력 단자로 인가되는 입력신호(VIN)는 제1 증폭신호(VOUT+)와 제2 증폭신호(VOUT-)의 차인 "(VOUT+)-(VOUT-)"의 차동신호가 될 수 있다.The input signal VIN applied to the input terminal of the first amplifier 31 is a differential signal of "(VOUT+)-(VOUT-)", which is the difference between the first amplified signal VOUT+ and the second amplified signal VOUT-. It can be.

도 3에 도시한 것처럼, 본 예의 아날로그-디지털 변환기(23)는 모두 두 개의 피드백 루프를 구비할 수 있다.As shown in FIG. 3, the analog-to-digital converter 23 of this example may all have two feedback loops.

즉, 제1 피드백 루프는 제4 공진기(54)의 출력단자, 제11 증폭기(311), 제2 덧셈기(42)), 제3 공진기(53), 제4 증폭기(34) 및 제4 공진기(54)의 입력단자로 연결된 루프일 수 있다. 이러한 제1 피드백 루프로 인해, 제4 공진기(54)의 출력신호는 제11 증폭기(311)에 의해 증폭된 후 제2 덧셈기(42)의 제2 입력단자인 (-)입력단자로 인가될 수 있다.That is, the first feedback loop includes the output terminal of the fourth resonator 54, the eleventh amplifier 311, the second adder 42), the third resonator 53, the fourth amplifier 34 and the fourth resonator ( 54) may be a loop connected to the input terminal. Due to this first feedback loop, the output signal of the fourth resonator 54 is amplified by the 11th amplifier 311 and then applied to the (-) input terminal, which is the second input terminal of the second adder 42. there is.

이러한 제1 피드백 루프는 전달함수의 회로 상에서 제로점(Zero point)을 형성하여 입력 음성신호 내에 섞여 있는 잡음을 크게 감소시키는 역할을 수행할 수 있다. This first feedback loop can form a zero point on the circuit of the transfer function to greatly reduce noise mixed in the input voice signal.

제2 피드백 루프는 비교기(60)의 출력단자, 제10 증폭기(310), 제1 덧셈기(41)의 (-)입력단자, 제1 공진기(51), 재2 증폭기(32), 제2 공진기(52), 제3 증폭기(33), 제2 덧셈기(42)의 (+)입력단자, 제3 공진기(53), 제3 증폭기(34), 제4 공진기(54), 제5 증폭기(35), 제3 덧셈기(43)의 제1 (+)입력단자로 연결된 루프일 수 있다.The second feedback loop is the output terminal of the comparator 60, the tenth amplifier 310, the (-) input terminal of the first adder 41, the first resonator 51, the second amplifier 32, and the second resonator (52), third amplifier 33, (+) input terminal of second adder 42, third resonator 53, third amplifier 34, fourth resonator 54, fifth amplifier 35 ), it may be a loop connected to the first (+) input terminal of the third adder 43.

이러한 제2 피드백 루프에 의해, 비교기(60)의 출력신호(DOUT)는 제10 증폭기(310)에 의해 증폭된 후 제1 덧셈기(41)의 (-)입력단자로 피드백될 수 있다.By this second feedback loop, the output signal DOUT of the comparator 60 can be amplified by the tenth amplifier 310 and then fed back to the (-) input terminal of the first adder 41.

따라서, 제2 피드백 루프는 아날로그-디지털 변환기(23)의 출력신호(DOUT)를 피드백시켜 입력신호(VIN)와의 덧셈 동작이 행해지는 제1 덧셈기(41)에 반영하므로, 아날로그 신호를 디지털 신호로 양자화하는 과정에서 발생하는 오차가 다음 양자화 과정에서 반영되도록 하여, 오차 발생, 예를 들어 양자화 과정에서 발생하는 오차 발생을 감소시킬 수 있다.Therefore, the second feedback loop feedbacks the output signal DOUT of the analog-to-digital converter 23 to the first adder 41 where the addition operation with the input signal VIN is performed, so that the analog signal is converted into a digital signal. Errors generated during the quantization process are reflected in the next quantization process, so that generation of errors, for example, errors generated during the quantization process may be reduced.

이로 인해, 제2 피드백 루프는 입력신호(VIN)에 존재하는 잡음을 가청 주파수(약 20,000Hz) 보다 높은 주파수 대역으로 이동시켜 잡음을 줄여 주는 잡음 정형(Noise shaping)을 실현할 수 있다.Due to this, the second feedback loop can realize noise shaping that reduces noise by moving the noise present in the input signal VIN to a frequency band higher than the audible frequency (about 20,000 Hz).

본 예에서, 제3 덧셈기(43)의 구조는 도 4나 도 5의 구조를 가질 수 있다.In this example, the structure of the third adder 43 may have the structure of FIG. 4 or FIG. 5 .

도 4의 경우, 제3 덧셈기(43)는 제1 내지 제5 (+)입력단자 각각에 연결되어 해당 전압(Vin1-Vin5)을 일측단자로 각각 입력받는 제1 내지 제5 저항(R1-R5), 제1 내지 제5 저항(R1-R5)의 각 타측단자에 반전 입력단자(-)가 연결되어 있고 접지에 비반전 입력단자가 연결되어 있으며 비교기(60)의 입력단자에 출력단자가 연결되어 있는 연산 증폭기(OP amplifier)(OP1) 및 제1 저항(R1)의 타측단자와 연산 증폭기(OP1)의 출력 단자 사이에 연결되어 있는 제6 저항(R6)을 구비할 수 있다.In the case of FIG. 4, the third adder 43 is connected to the first to fifth (+) input terminals, respectively, and receives the corresponding voltage (Vin1-Vin5) through one terminal, respectively. First to fifth resistors (R1-R5) ), the inverting input terminal (-) is connected to the other terminal of each of the first to fifth resistors (R1-R5), the non-inverting input terminal is connected to ground, and the output terminal is connected to the input terminal of the comparator 60 An operational amplifier (OP1) and a sixth resistor (R6) connected between the other terminal of the first resistor (R1) and the output terminal of the operational amplifier (OP1) may be provided.

이때, 연산 증폭기(OP1)의 출력단자에서 출력되는 신호의 값인 전압값(Vout)은 Vout = -Vin1·R1/R6 - Vin2·R2/R6 - Vin3·R3/R6 - Vin4·R4/R6 - Vin5·R5/R6일 수 있다.At this time, the voltage value (Vout), which is the value of the signal output from the output terminal of the operational amplifier (OP1), is Vout = -Vin1 R1/R6 - Vin2 R2/R6 - Vin3 R3/R6 - Vin4 R4/R6 - Vin5 • It may be R5/R6.

도 4에 도시한 구조의 덧셈기는 다른 덧셈기(41, 42)에도 적용될 수 있고, 이런 경우, 연산 증폭기(OP1)의 반전 입력단자와 연결되는 저항의 개수는 해당 덧셈기(41, 42)의 입력단자(예, (+)입력단자 및 (-)입력단자)의 개수에 따라 변경될 수 있다.The adder of the structure shown in FIG. 4 can also be applied to other adders 41 and 42, and in this case, the number of resistors connected to the inverting input terminal of the operational amplifier OP1 is the input terminal of the adders 41 and 42. It can be changed according to the number of (eg, (+) input terminal and (-) input terminal).

제3 덧셈기(43)의 다른 예로서, 도 5에 도시한 것처럼, 제3 덧셈기(43)는 연산 증폭기(OP1)와 저항(R1-R6) 대신에 스위치와 커패시터로 구현될 수 있다.As another example of the third adder 43, as shown in FIG. 5, the third adder 43 may be implemented with switches and capacitors instead of the operational amplifier OP1 and resistors R1-R6.

즉, 도 6에 도시한 것처럼, 제3 덧셈기(43)는 제1 내지 제5 (+)입력단자 각각에 연결되어 해당 전압(Vin1-Vin5)을 일측 단자로 인가받는 각 제1 스위치(SW11-SW15)와 각 제1 스위치(SW11-SW15)의 타측 단자에 일측 단자가 연결되어 있고 타측 단자는 접지되어 있는 각 제2 스위치(SW21-SW25), 각 제1 스위치(SW11-SW15)의 타측 단자에 일측 단자가 연결되어 있고, 타측단자로 출력전압(Vout)을 각각 출력하는 제1 내지 제5 커패시터(C1-C5) 및 출력단자(Vout) 즉 각 커패시터(C1-C5)의 타측단자와 접지 사이에 연결되어 있는 제3 스위치(SW26)를 구비할 수 있다. 이때, 각 제1 스위치(SW11-SW15)와 각 제2 스위치(SW21-SW25)의 제어 단자에는 서로 다른 제1 및 제2 클럭신호(CK1, CK2)가 인가될 수 있고 제3 스위치(SW26)에도 제2 클럭신호(CK2)가 인가될 수 있다.That is, as shown in FIG. 6, the third adder 43 is connected to each of the first to fifth (+) input terminals and receives the corresponding voltage (Vin1-Vin5) through one terminal of each first switch (SW11-). SW15) and each second switch (SW21-SW25), one terminal of which is connected to the other terminal of each first switch (SW11-SW15) and the other terminal is grounded, and the other terminal of each first switch (SW11-SW15) One terminal is connected to the first to fifth capacitors (C1-C5) and the output terminal (Vout) that outputs the output voltage (Vout) to the other terminal, respectively, that is, the other terminal of each capacitor (C1-C5) and the ground. A third switch (SW26) connected therebetween may be provided. At this time, different first and second clock signals CK1 and CK2 may be applied to control terminals of the first switches SW11-SW15 and the second switches SW21-SW25, and the third switch SW26 Also, the second clock signal CK2 may be applied.

따라서, 각 제1 스위치(SW11-SW15)와 각 제2 스위치(SW21-SW25)는 제1 및 제2 클럭신호(CK1, CK2)의 상태(예, 고레벨 상태)에 따라 턴온 상태가 정해질 수 있다.Accordingly, the turn-on state of each of the first switches SW11-SW15 and each of the second switches SW21-SW25 can be determined according to the state (eg, high level state) of the first and second clock signals CK1 and CK2. there is.

이때, 제1 및 제2 클럭신호(CK1, CK2)는 아날로그-디지털 변환기(23)로 인가되는 클럭신호(CLK)를 기반으로 하여 생성될 수 있다. 일 예로서, 제1 클럭신호(CK1)는 클럭신호(CLK)와 동일한 파형을 가질 수 있고, 제2 클럭신호(CK12)는 제1 클럭신호(CK1)과는 반전된 파형을 가질 수 있다. At this time, the first and second clock signals CK1 and CK2 may be generated based on the clock signal CLK applied to the analog-to-digital converter 23 . As an example, the first clock signal CK1 may have the same waveform as the clock signal CLK, and the second clock signal CK12 may have a waveform inverted from that of the first clock signal CK1.

따라서, 제1 클럭신호(CK1)가 인가되는 스위치(SW11-SW15)와 제2 클럭신호(CK2)가 인가되는 스위치(SW21-SW26)의 턴온 동작은 교대로 이루어질 수 있다. Accordingly, the turn-on operation of the switches SW11 to SW15 to which the first clock signal CK1 is applied and the switches SW21 to SW26 to which the second clock signal CK2 is applied may be alternately performed.

이러한 덧셈기(43)의 출력전압(Vout)은 Vout=Vin1·C1/Cs + Vin2·C2/Cs + Vin3·C3/Cs + Vin4·C4/Cs + Vin5·C5/Cs (여기서, Cs = C1 + C2 + C3 + C4 + C5)일 수 있다.The output voltage (Vout) of this adder 43 is Vout=Vin1 C1/Cs + Vin2 C2/Cs + Vin3 C3/Cs + Vin4 C4/Cs + Vin5 C5/Cs (where Cs = C1 + C2 + C3 + C4 + C5).

도 4의 경우, 도 3에 비해 연산 증폭기를 이용하지 않으므로, 덧셈기(43)의 제조 비용과 크기가 크기 절감될 수 있고, 회로의 구조 역시 간소화될 수 있다. In the case of FIG. 4, compared to FIG. 3, since an operational amplifier is not used, the manufacturing cost and size of the adder 43 can be reduced in size, and the circuit structure can also be simplified.

이러한 도 5에 도시한 구조의 덧셈기 역시 다른 덧셈기(41, 42)에도 적용될 수 있고, 이런 경우, 스위치와 커패시터의 개수 역시 해당 덧셈기(41, 42)의 입력단자(예, (+)입력단자 및 (-)입력단자)의 개수에 따라 변경될 수 있음은 당연하다.The adder of the structure shown in FIG. 5 can also be applied to other adders 41 and 42, and in this case, the number of switches and capacitors also depends on the input terminals (eg, (+) input terminals and It is natural that it can be changed according to the number of (-) input terminals).

스테레오 선택 신호(L/R)가 입력되는 스테레오 선택부(미도시)는 입력되는 스테레오 선택 신호(L/R)의 상태(예, 고레벨 또는 저레벨)에 따라 비교기(60)의 동작을 제어할 수 있는 신호(E(z))를 생성하여 비교기(60)로 출력할 수 있다. 따라서, 비교기(60)는 스테레오 선택부에서 출력되는 신호(E(z))의 상태에 따라 디지털 음성신호(DOUT)를 클럭 신호(CLK)의 상승 에지(Rising edge)에서 출력하거나 하강 에지(Falling edge)에서 출력할 수 있다. A stereo selector (not shown) to which the stereo select signal L/R is input may control the operation of the comparator 60 according to the state (eg, high level or low level) of the input stereo select signal L/R. A signal (E(z)) may be generated and output to the comparator 60. Therefore, the comparator 60 outputs the digital audio signal DOUT at the rising edge or falling edge of the clock signal CLK according to the state of the signal E(z) output from the stereo selection unit. edge).

따라서 스테레오 선택 신호(L/R)를 2개의 마이크로폰에 서로 다른 레벨로 각각 제공할 경우, 클럭 신호(CLK)의 상승 엣지와 하강 엣지에 순차적으로 디지털 음성신호(DOUT)가 생성되도록 할 수 있다. Therefore, when the stereo selection signal L/R is provided to the two microphones at different levels, the digital voice signal DOUT can be sequentially generated at the rising edge and the falling edge of the clock signal CLK.

하지만, 대안적인 예에서, 스테레오 선택 신호(L/R)를 입력받는 스테레오 선택부는 생략될 수 있다. 이런 경우, 비교기(60)의 해당 입력단자에는 기준 전압이 인가될 수 있고, 비교기(60)는 정해진 시점(예, 상승 에지)에 동기하여 디지털 음성신호(DOUT)를 출력할 수 있다.However, in an alternative example, the stereo selection unit receiving the stereo selection signal L/R may be omitted. In this case, a reference voltage may be applied to a corresponding input terminal of the comparator 60, and the comparator 60 may output the digital audio signal DOUT in synchronization with a predetermined time point (eg, a rising edge).

본 예의 아날로그-디지털 변환기(23)는 오직 3개의 덧셈기(41-43)를 구비하므로, 하드웨어로 구현할 때 성능 대비 구조를 간소화할 수 있다.Since the analog-to-digital converter 23 of this example includes only three adders 41 to 43, it is possible to simplify the structure compared to performance when implemented in hardware.

본 발명의 각 실시예에 개시된 기술적 특징들은 해당 실시예에만 한정되는 것은 아니고, 서로 양립 불가능하지 않은 이상, 각 실시예에 개시된 기술적 특징들은 서로 다른 실시예에 병합되어 적용될 수 있다.The technical features disclosed in each embodiment of the present invention are not limited to the corresponding embodiment, and unless incompatible with each other, the technical features disclosed in each embodiment may be merged and applied to other embodiments.

이상, 본 발명의 실시예에 대해 설명하였다. 본 발명은 상술한 실시예 및 첨부한 도면에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자의 관점에서 다양한 수정 및 변형이 가능할 것이다. 따라서 본 발명의 범위는 본 명세서의 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.In the above, the embodiment of the present invention has been described. The present invention is not limited to the above-described embodiments and accompanying drawings, and various modifications and variations will be possible from the viewpoint of those skilled in the art to which the present invention belongs. Therefore, the scope of the present invention should be defined by not only the claims of this specification but also those equivalent to these claims.

1: 디지털 마이크로폰 10: 진동판
20: 음성신호 처리 장치 21: 버퍼부
22: 증폭부 23: 아날로그-디지털 변환기
24: 바이어스 전압 생성부 31-311: 증폭기
41-43: 덧셈기 51-54: 공진기
60: 비교기 OP1: 연산 증폭기
R1-R6: 저항 SW11-SW15: 제1 스위치
SW21-SW25: 제2 스위치 SW26: 제3 스위치
C1-C5: 커패시터 DOUT: 디지털 출력신호
VIN: 입력신호, 제1 증폭 신호와 제2 증폭신호의 차동신호1: digital microphone 10: diaphragm
20: audio signal processing device 21: buffer unit
22: amplification unit 23: analog-to-digital converter
24: bias voltage generator 31-311: amplifier
41-43: Adder 51-54: Resonator
60: comparator OP1: operational amplifier
R1-R6: Resistor SW11-SW15: First switch
SW21-SW25: 2nd switch SW26: 3rd switch
C1-C5: capacitor DOUT: digital output signal
VIN: input signal, differential signal between the first amplified signal and the second amplified signal

Claims (11)

입력신호에 입력단자가 연결되어 제1 증폭기;
상기 제1 증폭기의 출력단자에 제1 입력단자가 연결되어 있는 제1 덧셈기;
상기 제1 덧셈기의 출력단자에 입력단자가 연결되어 있는 제1 공진기;
상기 제1 공진기의 출력단자가 입력단자가 연결되어 있는 제2 증폭기;
상기 제2 증폭기의 출력단자에 입력단자가 연결되어 있는 제2 공진기;
상기 제2 공진기의 출력단자가 입력단자가 연결되어 있는 제3 증폭기;
상기 제3 증폭기의 출력단자에 제1 입력단자가 연결되어 있는 제2 덧셈기;
상기 제2 덧셈기의 출력단자에 입력단자가 연결되어 있는 제3 공진기;
상기 제3 공진기의 출력단자에 입력단자가 연결되어 있는 제4 증폭기;
상기 제4 증폭기의 출력단자에 입력단자가 연결되어 있는 제4 공진기;
상기 제4 공진기의 출력단자에 입력단자가 연결되어 있는 제5 증폭기;
상기 제5 증폭기의 출력단자에 제1 입력단자가 연결되어 있는 제3 덧셈기;
상기 제3 공진기의 출력단자에 입력단자가 연결되어 있고 상기 제3 덧셈기의 제2 입력단자에 출력단자가 연결되어 있는 제6 증폭기;
상기 제2 공진기의 출력 단자에 입력단자가 연결되어 있고 상기 제3 덧셈기의 제3 입력단자에 출력단자가 연결되어 있는 제7 증폭기;
상기 제1 공진기의 출력단자에 입력단자가 연결되어 있고 상기 제3 덧셈기의 제4 입력단자에 출력단자가 연결되어 있는 제8 증폭기;
상기 입력신호에 입력단자가 연결되어 있고 상기 제3 덧셈기의 제5 입력단자에 출력단자가 연결되어 있는 제9 증폭기; 및
상기 제3 덧셈기의 출력단자에 입력단자가 연결되어 있고 출력단자가 디지털 출력신호를 출력하는 비교기
를 포함하는 아날로그-디지털 변환기.A first amplifier having an input terminal connected to the input signal;
a first adder having a first input terminal connected to the output terminal of the first amplifier;
a first resonator having an input terminal connected to the output terminal of the first adder;
a second amplifier having an input terminal connected to an output terminal of the first resonator;
a second resonator having an input terminal connected to the output terminal of the second amplifier;
a third amplifier to which an input terminal is connected to an output terminal of the second resonator;
a second adder having a first input terminal connected to the output terminal of the third amplifier;
a third resonator having an input terminal connected to the output terminal of the second adder;
a fourth amplifier having an input terminal connected to the output terminal of the third resonator;
a fourth resonator having an input terminal connected to the output terminal of the fourth amplifier;
a fifth amplifier having an input terminal connected to the output terminal of the fourth resonator;
a third adder having a first input terminal connected to the output terminal of the fifth amplifier;
a sixth amplifier having an input terminal connected to the output terminal of the third resonator and an output terminal connected to the second input terminal of the third adder;
a seventh amplifier having an input terminal connected to the output terminal of the second resonator and an output terminal connected to the third input terminal of the third adder;
an eighth amplifier having an input terminal connected to the output terminal of the first resonator and an output terminal connected to the fourth input terminal of the third adder;
a ninth amplifier having an input terminal connected to the input signal and an output terminal connected to the fifth input terminal of the third adder; and
A comparator whose input terminal is connected to the output terminal of the third adder and whose output terminal outputs a digital output signal
An analog-to-digital converter comprising a. 제1 항에 있어서,
상기 비교기의 출력단자에 입력단자가 연결되어 있고 상기 제1 덧셈기의 제2 입력단자에 출력단자가 연결되어 있는 제10 증폭기 및 상기 제4 공진기의 출력단자에 입력단자가 연결되어 있고 상기 제2 덧셈기의 제2 입력단자에 출력단자가 연결되어 있는 제11 증폭기
를 더 포함하는 아날로그-디지털 변환기.According to claim 1,
A 10th amplifier having an input terminal connected to the output terminal of the comparator and having an output terminal connected to the second input terminal of the first adder, and an input terminal connected to the output terminal of the fourth resonator and of the second adder An eleventh amplifier having an output terminal connected to the second input terminal
Further comprising an analog-to-digital converter. 제1 항에 있어서,
상기 제3 덧셈기는,
상기 제1 내지 제5 입력단자 각각에 연결되어 각 전압을 일측단자로 입력받는 제1 내지 제5 저항;
상기 제1 내지 제5 저항의 각 타측단자에 반전 입력단자(-)가 연결되어 있고 접지에 비반전 입력단자가 연결되어 있으며 상기 비교기의 입력단자에 출력단자가 연결되어 있는 연산 증폭기; 및
상기 제1 저항의 타측단자와 연산 증폭기의 출력 단자 사이에 연결되어 있는 제6 저항을 포함하는 아날로그-디지털 변환기.According to claim 1,
The third adder,
first to fifth resistors connected to the first to fifth input terminals and receiving each voltage through one terminal;
an operational amplifier having an inverting input terminal (-) connected to the other terminal of each of the first to fifth resistors, a non-inverting input terminal connected to ground, and an output terminal connected to the input terminal of the comparator; and
and a sixth resistor connected between the other terminal of the first resistor and an output terminal of the operational amplifier. 제1 항에 있어서,
상기 제3 덧셈기는,
상기 제1 내지 제5 입력단자 각각에 연결되어 각 전압을 일측단자로 입력받는 각 제1 스위치;
각 제1 스위치의 타측 단자에 일측 단자가 연결되어 있고 타측 단자는 접지되어 있는 각 제2 스위치;
각 제1 스위치의 타측 단자에 일측 단자가 연결되어 있고, 타측단자로 출력전압을 각각 출력하는 제1 내지 제5 커패시터; 및
상기 제1 내지 제5 커패시터의 타측단자와 접지 사이에 연결되어 있는 제3 스위치
를 포함하는 아날로그-디지털 변환기.According to claim 1,
The third adder,
a first switch connected to each of the first to fifth input terminals and receiving each voltage through one terminal;
Each second switch having one terminal connected to the other terminal of each first switch and the other terminal being grounded;
first to fifth capacitors having one terminal connected to the other terminal of each first switch and outputting output voltages to the other terminals; and
A third switch connected between the other terminals of the first to fifth capacitors and the ground
An analog-to-digital converter comprising a. 제4 항에 있어서,
상기 각 제1 스위치는 제1 클럭신호가 인가되는 제어단자를 포함하고,
상기 각 제2 스위치는 제1 클럭신호와 다른 제2 클럭신호가 인가되는 제어단자를 포함하고,
상기 각 제1 스위치와 상기 각 제2 스위치는 상기 제1 클럭신호와 상기 제2 클럭신호의 상태에 따라 턴온 상태가 정해지는 아날로그-디지털 변환기.According to claim 4,
Each of the first switches includes a control terminal to which a first clock signal is applied,
Each of the second switches includes a control terminal to which a second clock signal different from the first clock signal is applied,
An analog-to-digital converter wherein a turn-on state of each of the first switch and each of the second switch is determined according to states of the first clock signal and the second clock signal. 제1 항에 있어서,
상기 아날로그-디지털 변환기는 시그마-델타 아날로그-디지털 변환기인 아날로그-디지털 변환기.According to claim 1,
The analog-to-digital converter is a sigma-delta analog-to-digital converter. 음압에 응답하여 아날로그 음성신호를 생성하는 진동판;
상기 아날로그 음성신호를 입력받아 복수의 차동 바이어스 전압을 생성하는 소스 팔로어(Source follower) 형태의 버퍼부;
상기 복수의 차동 바이어스 전압을 입력받아, 상기 복수의 차동 바이어스 전압에 응답하여 제1 증폭신호와 제2 증폭신호를 생성하는 증폭부; 및
상기 제1 증폭신호와 상기 제2 동 증폭신호의 차동신호를 입력 받아, 상기 아날로그 음성신호에 대응하는 디지털 음성신호로 변환하여 출력하는 아날로그-디지털 변환기
를 포함하며,
상기 아날로그-디지털 변환기는,
입력신호에 입력단자가 연결되어 제1 증폭기;
상기 제1 증폭기의 출력단자에 제1 입력단자가 연결되어 있는 제1 덧셈기;
상기 제1 덧셈기의 출력단자에 입력단자가 연결되어 있는 제1 공진기;
상기 제1 공진기의 출력단자가 입력단자가 연결되어 있는 제2 증폭기;
상기 제2 증폭기의 출력단자에 입력단자가 연결되어 있는 제2 공진기;
상기 제2 공진기의 출력단자가 입력단자가 연결되어 있는 제3 증폭기;
상기 제3 증폭기의 출력단자에 제1 입력단자가 연결되어 있는 제2 덧셈기;
상기 제2 덧셈기의 출력단자에 입력단자가 연결되어 있는 제3 공진기;
상기 제3 공진기의 출력단자에 입력단자가 연결되어 있는 제4 증폭기;
상기 제4 증폭기의 출력단자에 입력단자가 연결되어 있는 제4 공진기;
상기 제4 공진기의 출력단자에 입력단자가 연결되어 있는 제5 증폭기;
상기 제5 증폭기의 출력단자에 제1 입력단자가 연결되어 있는 제3 덧셈기;
상기 제3 공진기의 출력단자에 입력단자가 연결되어 있고 상기 제3 덧셈기의 제2 입력단자에 출력단자가 연결되어 있는 제6 증폭기;
상기 제2 공진기의 출력 단자에 입력단자가 연결되어 있고 상기 제3 덧셈기의 제3 입력단자에 출력단자가 연결되어 있는 제7 증폭기;
상기 제1 공진기의 출력단자에 입력단자가 연결되어 있고 상기 제3 덧셈기의 제4 입력단자에 출력단자가 연결되어 있는 제8 증폭기;
상기 입력신호에 입력단자가 연결되어 있고 상기 제3 덧셈기의 제5 입력단자에 출력단자가 연결되어 있는 제9 증폭기; 및
상기 제3 덧셈기의 출력단자에 입력단자가 연결되어 있고 출력단자가 디지털 출력신호를 출력하는 비교기
를 포함하는 디지털 마이크로폰.a diaphragm generating an analog audio signal in response to sound pressure;
a buffer unit in the form of a source follower that receives the analog audio signal and generates a plurality of differential bias voltages;
an amplifier receiving the plurality of differential bias voltages and generating a first amplification signal and a second amplification signal in response to the plurality of differential bias voltages; and
An analog-to-digital converter that receives a differential signal between the first amplified signal and the second same amplified signal, converts it into a digital audio signal corresponding to the analog audio signal, and outputs the converted audio signal.
Including,
The analog-to-digital converter,
A first amplifier having an input terminal connected to the input signal;
a first adder having a first input terminal connected to the output terminal of the first amplifier;
a first resonator having an input terminal connected to the output terminal of the first adder;
a second amplifier having an input terminal connected to an output terminal of the first resonator;
a second resonator having an input terminal connected to the output terminal of the second amplifier;
a third amplifier to which an input terminal is connected to an output terminal of the second resonator;
a second adder having a first input terminal connected to the output terminal of the third amplifier;
a third resonator having an input terminal connected to the output terminal of the second adder;
a fourth amplifier having an input terminal connected to the output terminal of the third resonator;
a fourth resonator having an input terminal connected to the output terminal of the fourth amplifier;
a fifth amplifier having an input terminal connected to the output terminal of the fourth resonator;
a third adder having a first input terminal connected to the output terminal of the fifth amplifier;
a sixth amplifier having an input terminal connected to the output terminal of the third resonator and an output terminal connected to the second input terminal of the third adder;
a seventh amplifier having an input terminal connected to the output terminal of the second resonator and an output terminal connected to the third input terminal of the third adder;
an eighth amplifier having an input terminal connected to the output terminal of the first resonator and an output terminal connected to the fourth input terminal of the third adder;
a ninth amplifier having an input terminal connected to the input signal and an output terminal connected to the fifth input terminal of the third adder; and
A comparator whose input terminal is connected to the output terminal of the third adder and whose output terminal outputs a digital output signal
A digital microphone comprising a. 제7 항에 있어서,
상기 아날로그-디지털 변환기는,
상기 비교기의 출력단자에 입력단자가 연결되어 있고 상기 제1 덧셈기의 제2 입력단자에 출력단자가 연결되어 있는 제10 증폭기 및 상기 제4 공진기의 출력단자에 입력단자가 연결되어 있고 상기 제2 덧셈기의 제2 입력단자에 출력단자가 연결되어 있는 제11 증폭기
를 더 포함하는 디지털 마이크로폰.According to claim 7,
The analog-to-digital converter,
A 10th amplifier having an input terminal connected to the output terminal of the comparator and having an output terminal connected to the second input terminal of the first adder, and an input terminal connected to the output terminal of the fourth resonator and of the second adder An eleventh amplifier having an output terminal connected to the second input terminal
A digital microphone further comprising a. 제7 항에 있어서,
상기 제3 덧셈기는,
상기 제1 내지 제5 입력단자 각각에 연결되어 각 전압을 일측단자로 입력받는 제1 내지 제5 저항;
상기 제1 내지 제5 저항의 각 타측단자에 반전 입력단자(-)가 연결되어 있고 접지에 비반전 입력단자가 연결되어 있으며 상기 비교기의 입력단자에 출력단자가 연결되어 있는 연산 증폭기; 및
상기 제1 저항의 타측단자와 연산 증폭기의 출력 단자 사이에 연결되어 있는 제6 저항을 포함하는 디지털 마이크로폰.According to claim 7,
The third adder,
first to fifth resistors connected to the first to fifth input terminals and receiving each voltage through one terminal;
an operational amplifier having an inverting input terminal (-) connected to the other terminal of each of the first to fifth resistors, a non-inverting input terminal connected to ground, and an output terminal connected to the input terminal of the comparator; and
A digital microphone comprising a sixth resistor connected between the other terminal of the first resistor and an output terminal of the operational amplifier. 제7 항에 있어서,
상기 제3 덧셈기는,
상기 제1 내지 제5 입력단자 각각에 연결되어 각 전압을 일측단자로 입력받는 각 제1 스위치;
각 제1 스위치의 타측 단자에 일측 단자가 연결되어 있고 타측 단자는 접지되어 있는 각 제2 스위치;
각 제1 스위치의 타측 단자에 일측 단자가 연결되어 있고, 타측단자로 출력전압을 각각 출력하는 제1 내지 제5 커패시터; 및
상기 제1 내지 제5 커패시터의 타측단자와 접지 사이에 연결되어 있는 제3 스위치
를 포함하는 디지털 마이크로폰.According to claim 7,
The third adder,
a first switch connected to each of the first to fifth input terminals and receiving each voltage through one terminal;
Each second switch having one terminal connected to the other terminal of each first switch and the other terminal being grounded;
first to fifth capacitors having one terminal connected to the other terminal of each first switch and outputting output voltages to the other terminals; and
A third switch connected between the other terminals of the first to fifth capacitors and the ground
A digital microphone comprising a. 제10 항에 있어서,
상기 각 제1 스위치는 제1 클럭신호가 인가되는 제어단자를 포함하고,
상기 각 제2 스위치는 제1 클럭신호와 다른 제2 클럭신호가 인가되는 제어단자를 포함하여,
상기 각 제1 스위치와 상기 각 제2 스위치는 상기 제1 클럭신호와 상기 제2 클럭신호의 상태에 따라 턴온 상태가 정해지는 디지털 마이크로폰.According to claim 10,
Each of the first switches includes a control terminal to which a first clock signal is applied,
Each of the second switches includes a control terminal to which a second clock signal different from the first clock signal is applied,
A turn-on state of each of the first switch and each of the second switch is determined according to states of the first clock signal and the second clock signal.
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KR100850420B1 (en) 2005-05-09 2008-08-04 (주)다빛다인 A resonator structure of sigma delta analog-digital converter

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