KR20230053405A - Range-doppler algorithm based sar imaging apparatus and method thereof - Google Patents

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Abstract

A range-doppler algorithm-based SAR imaging forming device comprises: a matched filter acceleration unit which performs a distance compression operation on raw radar data to generate distance compressed data, and performs an azimuth FFT operation on the distance compressed data to generate azimuth FFT operated data; a microprocessor which sets the matched filter acceleration unit to a matched filter operation mode and then performs the distance compression operation, and sets the matched filter acceleration unit to an azimuth FFT operation mode and then performs the azimuth FFT operation; and an RCMC acceleration unit which has a variable tap structure and applies kernel coefficients which have a structure that can be initialized by the microprocessor to a dot product operation. According to the present invention, the device includes a matched filter processor and an RCMC processor, thereby being able to implement SAR image formation in real time.

Description

레인지 도플러 알고리즘 기반 SAR 영상 형성 장치 및 방법{RANGE-DOPPLER ALGORITHM BASED SAR IMAGING APPARATUS AND METHOD THEREOF}Range Doppler algorithm based SAR image forming apparatus and method {RANGE-DOPPLER ALGORITHM BASED SAR IMAGING APPARATUS AND METHOD THEREOF}

본 발명은 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치 및 방법에 관한 것이다. The present invention relates to an apparatus and method for forming a SAR image based on a range Doppler algorithm.

합성 개구 레이다(synthetic aperture radar, 이하 SAR)는 움직이는 레이다에서 수집된 신호들의 펄스 간 비교 방법을 이용하여 실제 안테나 빔 폭이 제공하는 것보다 높은 방위 방향의 해상도를 얻는데 특징이 있고, 전자파를 사용하기 때문에 기상상태에 관계없이 주야간으로 영상 획득이 가능하다는 특징이 있다. 기존의 SAR은 높은 소비 전력과 대용량의 데이터 처리 장치를 요구하기 때문에 드론과 같은 소형 플랫폼에는 적용하기가 어려워 인공위성이나 대형 항공기에 제한적으로 탑재되었다. 하지만, 최근 집적 기술 및 디지털 신호 처리 기술의 발전에 따라 SAR 시스템의 소형화 및 경량화가 가능해지고 있으며, 드론과 같은 소형 플랫폼에 탑재 가능한 SAR 시스템에 대한 연구가 증가하고 있다. 특히, 감시 및 정찰분야 등 다양한 응용 분야에 적용하기 위해 다양한 환경에서도 운용이 가능한 실시간 SAR 영상 형성 기술에 대한 관심이 증가하고 있다.Synthetic aperture radar (hereinafter referred to as SAR) is characterized by obtaining higher azimuth resolution than that provided by the actual antenna beam width by using a pulse-to-pulse comparison method of signals collected from a moving radar. Therefore, it is characterized by being able to acquire images day and night regardless of weather conditions. Because existing SAR requires high power consumption and large-capacity data processing devices, it is difficult to apply to small platforms such as drones, so it is limited to satellites or large aircraft. However, recent developments in integration technology and digital signal processing technology have made it possible to reduce the size and weight of SAR systems, and research on SAR systems that can be mounted on small platforms such as drones is increasing. In particular, interest in real-time SAR image formation technology that can be operated in various environments is increasing for application to various application fields such as surveillance and reconnaissance fields.

SAR 영상 형성 알고리즘으로는 레인지 도플러 알고리즘(range Doppler algorithm, 이하 RDA), 역투영 알고리즘(back projection algorithm, BPA), 폴라 포맷 알고리즘(polar format algorithm, PFA) 등 다양한 알고리즘이 존재한다. 이 중에서 RDA 영상 형성 알고리즘은 정확도와 연산 복잡도 간의 트레이드 오프(trade-off) 관계를 가장 잘 만족한다. 이러한 RDA 영상 형성 알고리즘의 특징으로 인하여, 저면적 실시간 구현해야 하는 소형 플랫폼에 탑재되는 SAR 시스템으로 RDA 영상 형성 알고리즘이 적합하다. There are various algorithms such as a range Doppler algorithm (hereinafter referred to as RDA), a back projection algorithm (BPA), and a polar format algorithm (PFA) as SAR image formation algorithms. Among them, the RDA image formation algorithm best satisfies the trade-off relationship between accuracy and computational complexity. Due to these characteristics of the RDA image formation algorithm, the RDA image formation algorithm is suitable for a SAR system mounted on a small platform that must be implemented in real time with a small area.

RDA는 거리 방향과 방위 방향으로 다수의 고속 정합필터 연산과 거리 방향으로 RCMC(range cell migration correction) 연산이 요구된다. 정합필터 연산과 RCMC 연산은 높은 연산 복잡도를 갖고 있기 때문에 많은 연산 시간이 소요된다는 문제점이 존재한다. SAR의 실시간 구현을 위한 정합필터 프로세서와 RCMC 프로세서가 필요하며, 정합필터 연산은 주로 주파수 영역에서 수행되기 때문에 고속 FFT(fast Fourier transform) 프로세서가 필수적이고, RCMC 연산은 sinc 보간(interpolation)으로 구현되기 때문에 고속 보간 프로세서가 필수적이다.RDA requires multiple high-speed matched filter calculations in the distance direction and azimuth direction and range cell migration correction (RCMC) calculation in the distance direction. Since the matched filter operation and the RCMC operation have high computational complexity, there is a problem in that a lot of computation time is required. A matched filter processor and an RCMC processor are required for real-time implementation of SAR, and a fast Fourier transform (FFT) processor is essential because the matched filter operation is mainly performed in the frequency domain, and the RCMC operation is implemented by sinc interpolation. Therefore, a high-speed interpolation processor is essential.

RDA 영상 형성 알고리즘에서 FFT의 길이는 방위 해상도를 결정한다. 기존의 RDA 영상 형성 알고리즘을 위한 FFT 프로세서는 일반적으로 단일 FFT 길이만을 지원해 다양한 환경에서의 RDA 영상 형성 알고리즘을 적용하기 어려운 문제점이 존재한다. 이를 위해 다양한 가변 길이를 지원할 수 있는 고속 FFT 프로세서가 필요하다. FFT의 알고리즘으로는 radix-2, radix-4, radix-8 FFT 알고리즘, radix-22, radix-23 FFT 알고리즘과 인덱스 분해법을 이용해 복소승산기 측면에서 이득을 얻을 수 있는 mixed-radix 알고리즘 등이 있다. 이 중에서 mixed-radix 알고리즘은 radix-4 또는 radix-8 알고리즘보다 다양한 가변 길이 지원이 가능하며, radix-23 알고리즘보다 비단순 승산기 개수가 적다는 장점을 갖고 있다. 이러한 mixed-radix 알고리즘은 다양한 가변 길이를 지원하는 저면적 FFT 프로세서 설계에 적합하다. In the RDA image formation algorithm, the length of the FFT determines the azimuth resolution. FFT processors for existing RDA image formation algorithms generally support only a single FFT length, making it difficult to apply the RDA image formation algorithm in various environments. For this, a high-speed FFT processor capable of supporting various variable lengths is required. FFT algorithms include radix-2, radix-4, radix-8 FFT algorithms, radix-2 2 , radix-2 3 FFT algorithms, and mixed-radix algorithms that can gain gains in terms of complex multipliers using index decomposition. there is. Among them, the mixed-radix algorithm can support more variable lengths than the radix-4 or radix-8 algorithm, and has the advantage of having fewer non-simple multipliers than the radix-2 3 algorithm. This mixed-radix algorithm is suitable for designing a low-area FFT processor supporting various variable lengths.

또한, FFT의 하드웨어 구조는 크게 단일 버터플라이(single butterfly) 구조, 파이프라인(pipeline) 구조, 병렬(parallel) 구조로 구분된다. 이 중에서 파이프라인 구조는 연산 속도와 면적 간의 트레이드 오프 관계를 가장 잘 만족시킨다. 파이프라인 구조는 SDF(single-path delay feedback) 구조와 MDC(multipath delay commutator) 구조로 구분된다. SDF 구조는 단일 경로를 통해 데이터를 전달하기 때문에 처리율(throughput)이 낮은 단점이 있다. 이에 반해, MDC 구조의 FFT 프로세서는 다중 경로를 통해 데이터를 전달하는 특성으로 인해 처리율이 높아 실시간 구현에 적합하다.In addition, the hardware structure of the FFT is largely divided into a single butterfly structure, a pipeline structure, and a parallel structure. Among them, the pipeline structure best satisfies the trade-off relationship between computational speed and area. The pipeline structure is divided into a single-path delay feedback (SDF) structure and a multipath delay commutator (MDC) structure. Since the SDF structure transmits data through a single path, it has a low throughput. In contrast, the FFT processor of the MDC structure is suitable for real-time implementation due to its high throughput due to its characteristic of transmitting data through multiple paths.

기존의 RDA 영상 형성 알고리즘을 위한 보간 프로세서는 일반적으로 고정된 탭 수와 카이저 윈도우 sinc 커널(Kaiser windowed sinc kernel)을 사용하여 다양한 환경에서 RCMC를 적용하기 어려운 문제점이 존재한다. RCMC 프로세서에 포함되는 보간 프로세서 탭 수의 길이는 RCMC 결과의 정확도(accuracy)와 관계가 있으며, 탭 수가 증가할수록 높은 정확도를 갖지만 연산량이 증가하므로 다양한 환경에서 RCMC를 적용하기 위해서는 가변적으로 탭 수를 정할 수 있어야 한다. RDA에 사용되는 보간 프로세서에서는 보편적으로 카이저(Kaiser), 해밍(Hamming), 해닝(Hanning) 등 여러 종류의 테이퍼링 윈도우(tapering window)를 곱하여 사이드로브(sidelobe)의 크기를 감소시킨 윈도우 sinc 커널(windowed sinc kernel)을 사용하여 보간 연산을 진행한다. 테이퍼링 윈도우의 종류 마다 사이드로브와 해상도(resolution)의 트레이드 오프 관계가 다르기 때문에 보간 프로세서는 응용에 따라서 적절한 테이퍼링 윈도우 적용이 가능하도록 설계될 필요가 있다.Interpolation processors for existing RDA image formation algorithms generally use a fixed number of taps and a Kaiser windowed sinc kernel, which makes it difficult to apply RCMC in various environments. The length of the number of interpolation processor taps included in the RCMC processor is related to the accuracy of the RCMC result. As the number of taps increases, the accuracy increases, but the amount of computation increases. Therefore, to apply RCMC in various environments, it is necessary to set the number of taps variably. should be able to In interpolation processors used in RDA, windowed sinc kernels (windowed sinc kernel) is used to perform the interpolation operation. Since the trade-off relationship between the side lobe and the resolution is different for each type of tapering window, an interpolation processor needs to be designed so that an appropriate tapering window can be applied according to the application.

본 발명이 해결하고자 하는 기술적 과제는 정합필터 프로세서와 RCMC 프로세서를 이용하여 다양한 환경에서 적용 가능한 저면적의 특징을 가지며 실시간으로 SAR 영상을 형성하는 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치 및 방법을 제공함에 있다.A technical problem to be solved by the present invention is to provide a range Doppler algorithm-based SAR image forming apparatus and method for forming SAR images in real time, having characteristics of a small area applicable in various environments using a matched filter processor and an RCMC processor. .

본 발명의 일 실시예에 따른 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치는 레이다 원시 데이터에 대해 거리 압축 연산을 진행하여 거리 압축된 데이터를 생성하고, 상기 거리 압축된 데이터에 대해 방위 FFT 연산을 진행하여 방위 FFT 연산된 데이터를 생성하는 정합필터 가속부, 상기 정합필터 가속부를 정합필터 연산 모드로 설정한 후 상기 거리 압축 연산을 진행시키고, 상기 정합필터 가속부를 방위 FFT 연산 모드로 설정한 후 상기 방위 FFT 연산을 진행시키는 마이크로 프로세서, 및 가변 탭 구조를 가지며 상기 마이크로 프로세서에 의해 초기화 가능한 구조를 갖는 커널 계수를 내적 연산에 적용하는 RCMC 가속부를 포함한다.The SAR image forming apparatus based on the range Doppler algorithm according to an embodiment of the present invention performs a range compression operation on radar raw data to generate range-compressed data, and performs a bearing FFT operation on the range-compressed data to obtain a bearing A matched filter accelerator generating FFT-operated data, setting the matched filter accelerator to a matched filter calculation mode and performing the distance compression calculation, setting the matched filter accelerator to an azimuth FFT calculation mode, and then performing the azimuth FFT calculation and an RCMC accelerator that applies a kernel coefficient having a structure that has a variable tap structure and can be initialized by the microprocessor to an inner product operation.

상기 정합필터 가속부는, 상기 거리 압축 연산 및 상기 방위 FFT 연산을 진행하는 정합필터 프로세서, 및 상기 마이크로 프로세서의 설정에 따라 상기 정합필터 프로세서의 동작 모드를 변경하는 역할을 수행하는 제1 레지스터를 포함할 수 있다. The matched filter acceleration unit may include a matched filter processor that performs the distance compression operation and the orientation FFT operation, and a first register that serves to change an operation mode of the matched filter processor according to settings of the microprocessor. can

상기 정합필터 가속부는, 상기 레이다 원시 데이터를 읽어와서 저장하고, 상기 거리 압축된 데이터를 읽어와서 저장하는 제1 램을 더 포함할 수 있다.The matched filter acceleration unit may further include a first RAM for reading and storing the radar raw data and for reading and storing the distance-compressed data.

상기 정합필터 가속부는, 상기 레이다 원시 데이터를 저장하는 외부의 메모리 사이의 데이터 송수신을 위한 제1 마스터 인터페이스를 더 포함할 수 있다.The matched filter accelerator may further include a first master interface for transmitting/receiving data between an external memory storing the radar raw data.

상기 정합필터 가속부는, 상기 마이크로 프로세서와의 통신을 위한 제1 슬레이브 인터페이스를 더 포함할 수 있다. The matched filter accelerator may further include a first slave interface for communication with the microprocessor.

상기 정합필터 프로세서는, 파이프라인 구조인 MDC(multipath delay commutator) 구조를 적용하여 한 클락 사이클 당 4개씩 입력되는 입력 데이터를 처리하는 FFT 모듈, 및 DIT(decimation in time) 방식을 적용하여 상기 FFT 모듈의 FFT 연산 결과를 재정렬 없이 입력으로 사용하는 IFFT 모듈을 포함할 수 있다.The matched filter processor includes an FFT module that processes four input data per clock cycle by applying a multipath delay commutator (MDC) structure, which is a pipeline structure, and the FFT module by applying a decimation in time (DIT) method. It may include an IFFT module that uses the FFT operation result of as an input without rearrangement.

상기 정합필터 프로세서는, 거리 압축 및 방위 압축을 위한 주파수 영역의 참조신호를 저장하고 있는 참조신호 저장 램, 및 상기 참조신호와 상기 FFT 모듈의 FFT 연산 결과를 곱셈 연산하는 곱셈기를 더 포함하고, 상기 곱셈기의 곱셈 연산 결과가 상기 IFFT 모듈로 입력될 수 있다.The matched filter processor further includes a reference signal storage RAM for storing frequency domain reference signals for distance compression and orientation compression, and a multiplier for multiplying the reference signal and an FFT operation result of the FFT module, wherein the A multiplication operation result of the multiplier may be input to the IFFT module.

상기 정합필터 프로세서는, 상기 FFT 모듈의 출력단 및 상기 IFFT 모듈의 출력단에 연결되어 선택적으로 출력 데이터를 출력하는 멀티플렉서를 더 포함할 수 있다. The matched filter processor may further include a multiplexer connected to an output terminal of the FFT module and an output terminal of the IFFT module to selectively output output data.

상기 RCMC 가속부는, RCMC 연산을 수행하는 RCMC 프로세서, 및 상기 마이크로 프로세서의 설정에 따라 상기 RCMC 프로세서의 동작 모드를 변경하는 역할을 수행하는 제2 레지스터를 포함할 수 있다.The RCMC accelerator may include an RCMC processor that performs an RCMC operation and a second register that changes an operation mode of the RCMC processor according to settings of the microprocessor.

상기 RCMC 프로세서는, 복수의 레지스터, 상기 복수의 레지스터 사이에 배치되는 복수의 멀티플렉서, 상기 커널 계수를 저장하는 계수 저장 램, 및 상기 복수의 레지스터에 저장되어 있는 입력값과 상기 커널 계수 간의 내적 연산을 진행하는 복수의 보간 모듈을 포함할 수 있다. The RCMC processor performs a dot product operation between a plurality of registers, a plurality of multiplexers disposed between the plurality of registers, a coefficient storage RAM for storing the kernel coefficients, and input values stored in the plurality of registers and the kernel coefficients. It may include a plurality of interpolation modules that proceed.

본 발명의 다른 실시예에 따른 레인지 도플러 알고리즘 기반 SAR 영상 형성 방법은 제1 레지스터를 정합필터 연산 모드로 설정한 후 정합필터 프로세서에 제1 시작 신호를 입력하는 단계, 상기 제1 시작 신호에 따라 메모리에 저장되어 있는 레이다 원시 데이터를 제1 램으로 읽어와서 거리 압축 연산을 진행하여 거리 압축된 데이터를 생성하는 단계, 상기 제1 레지스터를 방위 FFT 연산 모드로 변경한 후 상기 정합필터 프로세서에 제2 시작 신호를 입력하는 단계, 및 상기 제2 시작 신호에 따라 상기 거리 압축된 데이터에 대해 방위 FFT 연산을 진행하여 방위 FFT 연산된 데이터를 생성하는 단계를 포함한다.A method for forming a SAR image based on a range Doppler algorithm according to another embodiment of the present invention includes the steps of setting a first register to a matched filter operation mode and then inputting a first start signal to a matched filter processor; reading raw data stored in the radar into a first RAM and performing a distance compression operation to generate distance compressed data, changing the first register to an azimuth FFT operation mode, and then giving the matched filter processor a second start The method includes inputting a signal, and generating orientation FFT-calculated data by performing a direction FFT calculation on the distance-compressed data according to the second start signal.

상기 레인지 도플러 알고리즘 기반 SAR 영상 형성 방법은 상기 거리 압축된 데이터를 상기 메모리로 전송하는 단계, 및 상기 제2 시작 신호에 따라 상기 메모리에 저장되어 있는 상기 거리 압축 데이터를 상기 제1 램으로 읽어오는 단계를 더 포함할 수 있다. The range Doppler algorithm-based SAR image forming method includes transmitting the distance-compressed data to the memory, and reading the distance-compressed data stored in the memory into the first RAM according to the second start signal. may further include.

상기 정합필터 프로세서는 파이프라인 구조인 MDC 구조를 적용한 FFT 모듈을 이용하여 한 클락 사이클 당 4개씩 입력되는 입력 데이터를 처리하고, 상기 FFT 모듈의 FFT 연산 결과를 재정렬 없이 DIT 방식을 적용한 IFFT 모듈의 입력으로 사용할 수 있다. The matched filter processor processes four input data per clock cycle using an FFT module to which an MDC structure, which is a pipeline structure, is applied, and the FFT operation result of the FFT module is input to the IFFT module to which the DIT method is applied without rearranging can be used as

거리 압축 및 방위 압축을 위한 주파수 영역의 참조신호와 상기 FFT 모듈의 FFT 연산 결과를 곱셈 연산한 후 곱셈 연산 결과가 상기 IFFT 모듈로 입력될 수 있다. After performing a multiplication operation between a frequency domain reference signal for distance compression and orientation compression and an FFT operation result of the FFT module, the multiplication operation result may be input to the IFFT module.

상기 레인지 도플러 알고리즘 기반 SAR 영상 형성 방법은 4개의 보간 모듈을 이용하여 레지스터에 저장되어 있는 입력 값과 커널 계수와의 내적 연산을 진행하는 RCMC 연산을 수행하는 단계를 더 포함할 수 있다.The method of forming a SAR image based on the range Doppler algorithm may further include performing an RCMC operation of performing a dot product operation between an input value stored in a register and a kernel coefficient using four interpolation modules.

본 발명의 실시예에 따른 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치 및 방법은 정합필터 프로세서와 RCMC 프로세서를 포함하고 있어 SAR 영상 형성을 실시간으로 구현할 수 있다. An apparatus and method for forming a SAR image based on a range Doppler algorithm according to an embodiment of the present invention includes a matched filter processor and an RCMC processor, so that SAR image formation can be implemented in real time.

레인지 도플러 알고리즘 기반 SAR 영상 형성 장치의 정합필터 프로세서에 포함되는 FFT 모듈은 mixed-radix 알고리즘을 적용하고, 하드웨어 구조는 파이프라인 구조인 MDC 구조를 적용함으로써 다양한 가변 길이 지원, 저면적 구현, 높은 연산 속도의 장점을 갖고 있다. 특히, FFT 모듈은 DIF(decimation in frequency) 구조를 적용하고, IFFT 모듈은 DIT(decimation in time) 구조 적용함으로써 재정렬을 위한 버퍼를 제거하여 메모리 요구량이 적다는 장점을 갖고 있다.The FFT module included in the matched filter processor of the SAR image forming device based on the range Doppler algorithm applies the mixed-radix algorithm, and the hardware structure applies the MDC structure, which is a pipeline structure, to support various variable lengths, realize low area, and high computation speed has the advantage of In particular, the FFT module applies a decimation in frequency (DIF) structure, and the IFFT module applies a decimation in time (DIT) structure, thereby removing a buffer for reordering, thereby reducing the memory requirement.

그리고 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치의 RCMC 프로세서는 가변 탭 구조를 가지며 커널 계수(kernel coefficient)를 마이크로프로세서를 통해 초기화 가능한 구조를 갖고 있어 다양한 환경에 적용이 가능하다는 장점을 갖고 있으며, 4개 샘플 단위로 입력되는 데이터를 병렬 연산이 가능한 구조를 갖고 있어 실시간 구현이 가능하다는 장점 또한 갖고 있다.In addition, the RCMC processor of the SAR image forming device based on the range Doppler algorithm has a variable tap structure and a structure in which kernel coefficients can be initialized through a microprocessor, so it has the advantage of being applicable to various environments. It also has the advantage that real-time implementation is possible because it has a structure that enables parallel calculation of data input in units.

이와 같이, 제안하는 정합필터 프로세서와 RCMC 프로세서는 저복잡도/저면적으로 구현이 가능하여 본 발명의 실시예에 따른 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치는 시스템온칩(System on Chip, SoC) 집적이 용이할 것이며, 드론과 같은 소형 무인기에도 탑재되어 실시간으로 SAR 영상 형성이 가능할 것으로 기대된다. 또한, 다양한 환경에 적용이 가능하다는 장점을 갖고 있어 자연재해 및 환경 감시, 군사 목적의 감시 정찰 등 다양한 분야에서 활용될 수 있을 것으로 예상된다.As such, the proposed matched filter processor and RCMC processor can be implemented with low complexity and low area, so that the SAR image forming device based on the range Doppler algorithm according to an embodiment of the present invention is easy to integrate into a System on Chip (SoC) It is expected that it will be mounted on small unmanned aerial vehicles such as drones to enable real-time SAR image formation. In addition, it has the advantage of being applicable to various environments, so it is expected to be used in various fields such as natural disaster and environmental monitoring, surveillance and reconnaissance for military purposes.

도 1은 본 발명의 일 실시예에 따른 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 정합필터 프로세서를 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 RCMC 프로세서를 나타내는 블록도이다.1 is a block diagram illustrating an apparatus for forming a SAR image based on a range Doppler algorithm according to an embodiment of the present invention.
2 is a block diagram illustrating a matched filter processor according to an embodiment of the present invention.
3 is a block diagram illustrating an RCMC processor according to an embodiment of the present invention.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.Hereinafter, with reference to the accompanying drawings, embodiments of the present invention will be described in detail so that those skilled in the art can easily carry out the present invention. This invention may be embodied in many different forms and is not limited to the embodiments set forth herein.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.In order to clearly describe the present invention, parts irrelevant to the description are omitted, and the same reference numerals are assigned to the same or similar components throughout the specification.

또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.In addition, throughout the specification, when a certain component is said to "include", it means that it may further include other components without excluding other components unless otherwise stated.

이하, 도 1 내지 3을 참조하여 본 발명의 일 실시예에 따른 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치 및 방법에 대하여 설명한다. Hereinafter, an apparatus and method for forming a SAR image based on a range Doppler algorithm according to an embodiment of the present invention will be described with reference to FIGS. 1 to 3 .

도 1은 본 발명의 일 실시예에 따른 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치를 나타내는 블록도이다.1 is a block diagram illustrating an apparatus for forming a SAR image based on a range Doppler algorithm according to an embodiment of the present invention.

도 1을 참조하면, 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치(100)는 마이크로 프로세서(110), 메모리 제어기(120), 인터페이스 버스(interface bus)(130), 정합필터 가속부(140) 및 RCMC 가속부(150)를 포함할 수 있다. 정합필터 가속부(140)는 정합필터 프로세서(matched filter processor, MFP)(141), 제1 레지스터(142), 제1 램(random access memory, RAM)(143), 제1 마스터 인터페이스(144) 및 제1 슬레이브 인터페이스(145)를 포함할 수 있다. RCMC 가속부(150)는 RCMC 프로세서(range cell migration correction processor, RCMCP)(151), 제2 레지스터(152), 제2 램(RAM)(153), 제2 마스터 인터페이스(154) 및 제2 슬레이브 인터페이스(155)를 포함할 수 있다. Referring to FIG. 1, the SAR image forming apparatus 100 based on the range Doppler algorithm includes a microprocessor 110, a memory controller 120, an interface bus 130, a matched filter accelerator 140, and RCMC acceleration may include section 150 . The matched filter accelerator 140 includes a matched filter processor (MFP) 141, a first register 142, a first random access memory (RAM) 143, and a first master interface 144. and a first slave interface 145 . The RCMC accelerator 150 includes a range cell migration correction processor (RCMCP) 151, a second register 152, a second RAM 153, a second master interface 154, and a second slave interface 155.

제1 마스터 인터페이스(144)는 정합필터 가속부(140)와 외부의 메모리(200) 사이의 데이터 송수신을 위한 것으로, 인터페이스 버스(130)와 메모리 제어기(120)를 통해 메모리(200)와 연결되어 데이터를 송수신할 수 있다. The first master interface 144 is for transmitting and receiving data between the matched filter accelerator 140 and the external memory 200, and is connected to the memory 200 through the interface bus 130 and the memory controller 120. Data can be sent and received.

메모리(200)는 레이다 원시 데이터를 저장할 수 있다. 메모리(200)는 DDR(Double Data Rate) 메모리를 포함할 수 있다. The memory 200 may store radar raw data. The memory 200 may include double data rate (DDR) memory.

인터페이스 버스(130)는 마이크로 프로세서(110), 메모리 제어기(120), 정합필터 가속부(140) 및 RCMC 가속부(150)를 서로 연결하기 위한 것으로, AXI(Advanced eXtensible Interface) 버스를 포함할 수 있다. The interface bus 130 is for connecting the microprocessor 110, the memory controller 120, the matched filter accelerator 140, and the RCMC accelerator 150 to each other, and may include an Advanced eXtensible Interface (AXI) bus. there is.

제2 마스터 인터페이스(154)는 RCMC 가속부(150)와 메모리(200) 사이의 데이터 송수신을 위한 것으로, 인터페이스 버스(130)와 메모리 제어기(120)를 통해 메모리(200)와 연결되어 데이터를 송수신할 수 있다. The second master interface 154 is for transmitting and receiving data between the RCMC accelerator 150 and the memory 200, and is connected to the memory 200 through the interface bus 130 and the memory controller 120 to transmit and receive data. can do.

제1 슬레이브 인터페이스(145)는 정합필터 가속부(140)와 마이크로 프로세서(110) 사이의 통신을 위한 것으로, 인터페이스 버스(130)를 통해 마이크로 프로세서(110)에 연결될 수 있다. The first slave interface 145 is for communication between the matched filter accelerator 140 and the microprocessor 110 and may be connected to the microprocessor 110 through the interface bus 130 .

제2 슬레이브 인터페이스(155)는 RCMC 가속부(150)와 마이크로 프로세서(110) 사이의 통신을 위한 것으로, 인터페이스 버스(130)를 통해 마이크로 프로세서(110)에 연결될 수 있다. The second slave interface 155 is for communication between the RCMC accelerator 150 and the microprocessor 110, and may be connected to the microprocessor 110 through the interface bus 130.

제1 레지스터(142)는 마이크로 프로세서(110)의 설정에 따라 정합필터 프로세서(141)의 동작 모드를 변경하는 역할을 수행하고, 제1 램(143)은 입력 데이터와 출력 데이터를 저장하는 역할을 수행할 수 있다. The first register 142 serves to change the operation mode of the matched filter processor 141 according to the setting of the microprocessor 110, and the first RAM 143 serves to store input data and output data. can be done

제2 레지스터(152)는 마이크로 프로세서(110)의 설정에 따라 RCMC 프로세서(151)의 동작 모드를 변경하는 역할을 수행하고, 제2 램(153)은 입력 데이터와 출력 데이터를 저장하는 역할을 수행할 수 있다. The second register 152 serves to change the operation mode of the RCMC processor 151 according to the setting of the microprocessor 110, and the second RAM 153 serves to store input data and output data can do.

제1 마스터 인터페이스(144)와 제2 마스터 인터페이스(154)가 128비트 AXI 버스(인터페이스 버스(130))를 통해 메모리(200)와 연결되면 32비트 데이터를 한 클락 사이클 당 4개의 데이터를 송수신할 수 있다.When the first master interface 144 and the second master interface 154 are connected to the memory 200 through a 128-bit AXI bus (interface bus 130), four pieces of 32-bit data per clock cycle can be transmitted and received. can

정합필터 프로세서(141)는 4개의 데이터를 병렬 연산할 수 있도록 MDC(multipath delay commutator) 구조의 FFT 모듈을 포함할 수 있다. 정합필터 프로세서(141)에 대한 더욱 상세한 설명은 도 2를 참조하여 후술한다.The matched filter processor 141 may include an FFT module having a multipath delay commutator (MDC) structure to perform parallel operation on four pieces of data. A more detailed description of the matched filter processor 141 will be described later with reference to FIG. 2 .

RCMC 프로세서(151)는 4개의 데이터에 대하여 4개의 보간 모듈을 사용하여 RCMC 연산을 수행함으로써 연산 속도를 높일 수 있다. RCMC 프로세서(151)에 대한 더욱 상세한 설명은 도 3을 참조하여 후술한다.The RCMC processor 151 may increase the operation speed by performing RCMC operation on four data using four interpolation modules. A more detailed description of the RCMC processor 151 will be described later with reference to FIG. 3 .

레인지 도플러 알고리즘 기반 SAR 영상 형성 장치(100)는 다음과 같은 방법으로 SAR 영상을 형성할 수 있다.The apparatus 100 for forming a SAR image based on the range Doppler algorithm may form a SAR image in the following manner.

우선, 레이다 원시 데이터가 메모리(200)에 초기화되어 저장된다.First, radar raw data is initialized and stored in the memory 200 .

이후, 마이크로 프로세서(110)가 정합필터 가속부(140)의 제1 레지스터(142)를 정합필터 연산 모드로 설정한 뒤 정합필터 프로세서(141)에 시작 신호를 입력한다. 시작 신호에 따라 정합필터 프로세서(141)는 메모리(200)에 저장되어 있는 레이다 원시 데이터를 제1 마스터 인터페이스(144)를 통해 제1 램(143)으로 읽어와서 저장한다. 그리고, 정합필터 프로세서(141)는 레이다 원시 데이터에 대해 거리 압축 연산을 진행하여 거리 압축된 데이터를 생성한다.Thereafter, the microprocessor 110 sets the first register 142 of the matched filter accelerator 140 to a matched filter operation mode and then inputs a start signal to the matched filter processor 141 . According to the start signal, the matched filter processor 141 reads the radar raw data stored in the memory 200 into the first RAM 143 through the first master interface 144 and stores the data. Then, the matched filter processor 141 performs a distance compression operation on the radar raw data to generate distance-compressed data.

다음으로, 정합필터 프로세서(141)는 거리 압축된 데이터를 제1 마스터 인테페이스(144)를 통해 메모리(200)로 전송한다. Next, the matched filter processor 141 transmits the distance-compressed data to the memory 200 through the first master interface 144 .

거리 압축 연산 이후의 연산인 방위 FFT 연산을 수행하기 위해서, 마이크로 프로세서(110)는 정합필터 가속부(140)의 제1 레지스터(142)를 방위 FFT 연산 모드로 변경시켜 세팅한다. 그리고 마이크로 프로세서(110)는 FFT 모드의 정합필터 프로세서(141)에 시작 신호를 입력한다. 시작 신호에 따라 정합필터 프로세서(141)는 메모리(200)에 저장되어 있는 거리 압축된 데이터를 제1 램(143)으로 읽어와서 저장한다. 그리고, 정합필터 프로세서(141)는 거리 압축된 데이터에 대해 방위 FFT 연산을 진행하여 방위 FFT 연산된 데이터를 생성한다.In order to perform the azimuth FFT operation, which is an operation after the distance compression operation, the microprocessor 110 changes and sets the first register 142 of the matched filter accelerator 140 to the azimuth FFT operation mode. Then, the microprocessor 110 inputs a start signal to the matched filter processor 141 in FFT mode. According to the start signal, the matched filter processor 141 reads the distance-compressed data stored in the memory 200 into the first RAM 143 and stores it. In addition, the matched filter processor 141 generates orientation FFT-calculated data by performing a direction FFT operation on the distance-compressed data.

다음으로, 정합필터 프로세서(141)는 방위 FFT 연산된 데이터를 제1 마스터 인터페이스(144)를 통해 메모리(200)로 전송한다. Next, the matched filter processor 141 transmits the orientation FFT-calculated data to the memory 200 through the first master interface 144 .

이와 같은 방식으로, RCMC 연산, 방위 압축 연산도 진행되면서 RDA 연산이 수행될 수 있다. 이때, RCMC 가속부(150)는 제2 레지스터(152)에 탭(tap) 수를 2, 4, 6, 8, 10, 12, 14, 16으로 가변 설정할 수 있다. 방위 압축 연산은 앞서 수행되었던 레이다 원시 데이터에 대한 거리 압축 연산과 동일하게 수행될 수 있다. In this way, the RDA operation can be performed while the RCMC operation and the orientation compression operation are also in progress. At this time, the RCMC acceleration unit 150 may variably set the number of taps to 2, 4, 6, 8, 10, 12, 14, and 16 in the second register 152. Azimuth compression calculation may be performed in the same way as the range compression calculation for radar raw data that was previously performed.

도 2는 본 발명의 일 실시예에 따른 정합필터 프로세서를 나타내는 블록도이다.2 is a block diagram illustrating a matched filter processor according to an embodiment of the present invention.

도 2를 참조하면, 정합필터 프로세서(141)는 FFT 모듈(1411), IFFT 모듈(1412), 참조신호 저장 램(1413), 곱셈기(1414) 및 멀티플렉서(multiplexer, MUX)(1415)를 포함할 수 있다. Referring to FIG. 2, a matched filter processor 141 may include an FFT module 1411, an IFFT module 1412, a reference signal storage RAM 1413, a multiplier 1414, and a multiplexer (MUX) 1415. can

참조신호 저장 램(1413)은 거리 압축 및 방위 압축을 위한 주파수 영역의 참조신호(reference signal)를 저장하고 있다. The reference signal storage RAM 1413 stores reference signals in the frequency domain for distance compression and direction compression.

멀티플렉서(1415)는 FFT 모듈(1411)의 출력단 및 IFFT 모듈(1412)의 출력단에 연결되어 선택 신호에 따라 선택적으로 출력 데이터(oDATA)를 출력할 수 있다.The multiplexer 1415 is connected to an output terminal of the FFT module 1411 and an output terminal of the IFFT module 1412 to selectively output output data oDATA according to a selection signal.

FFT 모듈(1411)은 mixed-radix 알고리즘을 적용함으로써 다양한 가변 길이를 지원하고 비단순 승산기의 개수를 최소화하여 저면적으로 구현될 수 있다. FFT 모듈(1411)의 하드웨어 구조는 파이프라인 구조인 MDC(multipath delay commutator) 구조를 적용하여 한 클락 사이클 당 4개씩 입력되는 입력 데이터(iDATA)를 높은 수율로 처리할 수 있다. FFT 모듈(1411)은 DIF(decimation in frequency) 방식을 적용하여 FFT 연산 결과를 생성할 수 있다. FFT 모듈(1411)에 의한 FFT 연산 결과는 멀티플렉서(1415)를 통해 출력 데이터(oDATA)로서 출력될 수 있다.The FFT module 1411 can be implemented in a low area by supporting various variable lengths by applying the mixed-radix algorithm and minimizing the number of non-simple multipliers. The hardware structure of the FFT module 1411 can process input data (iDATA) inputted four times per clock cycle with a high yield by applying a multipath delay commutator (MDC) structure, which is a pipeline structure. The FFT module 1411 may generate an FFT operation result by applying a decimation in frequency (DIF) method. The result of the FFT operation by the FFT module 1411 may be output as output data oDATA through the multiplexer 1415 .

IFFT 모듈(1412)은 DIT(decimation in time) 방식을 적용하여 FFT 연산 결과를 재정렬 없이 IFFT 모듈(1412)의 입력으로 사용할 수 있다. 이에 따라, FFT 연산 결과가 재정렬 없이 IFFT 모듈(1412)의 입력으로 사용됨에 따라 재정렬을 위한 버퍼가 제거되어 메모리 요구량도 최소화될 수 있다. The IFFT module 1412 may use the FFT operation result as an input of the IFFT module 1412 without rearrangement by applying a decimation in time (DIT) method. Accordingly, as the FFT operation result is used as an input of the IFFT module 1412 without rearrangement, a buffer for rearrangement is removed and memory requirements can be minimized.

입력 데이터(iDATA)가 DIF MRMDC(mixed-radix multipath delay commuator) 구조의 FFT 모듈(1411)로 입력되어 FFT 연산이 진행되어 FFT 연산 결과가 생성된다. Input data (iDATA) is input to the FFT module 1411 having a DIF MRMDC (mixed-radix multipath delay commuter) structure, and FFT operation is performed to generate an FFT operation result.

참조신호 저장 램(1413)에 저장되어있는 참조신호와 FFT 연산 결과가 곱셈기(1414)를 통해 곱셈 연산된다. The reference signal stored in the reference signal storage RAM 1413 and the FFT operation result are multiplied through the multiplier 1414.

참조신호와 FFT 연산 결과 간의 곱셈 연산 결과, 즉 곱셈기(1414)의 곱셈 연산 결과가 DIT MRMDC 구조의 IFFT 모듈(1412)로 입력된다. IFFT 모듈(1412)에 의한 IFFT 연산 결과는 멀티플렉서(1415)를 통해 출력 데이터(oDATA)로서 출력될 수 있다. The multiplication operation result between the reference signal and the FFT operation result, that is, the multiplication operation result of the multiplier 1414 is input to the IFFT module 1412 of the DIT MRMDC structure. The IFFT operation result by the IFFT module 1412 may be output as output data oDATA through the multiplexer 1415 .

정합필터 프로세서(141)는 제1 레지스터(142)에 설정되는 모드에 따라 FFT 연산을 진행할 수 있는데, 멀티플렉서(1415)가 FFT 모듈(1411)의 출력단에 연결되어 있음에 따라 정합필터 프로세서(141)는 FFT 연산 결과만을 출력할 수 있다. The matched filter processor 141 may perform an FFT operation according to the mode set in the first register 142. As the multiplexer 1415 is connected to the output terminal of the FFT module 1411, the matched filter processor 141 can output only FFT operation results.

이러한 정합필터 프로세서(141)의 구조에서 FFT 연산 결과만이 출력될 수 있음에 따라 RCMC 이전에 방위 FFT 연산이 수행될 수 있다. 정합필터 프로세서(141)가 FFT 연산 모드를 수행하는 경우 출력값의 재정렬 과정은 캐시 램(cache RAM)에 기록하는 과정에서 기록 어드레스를 컨트롤하는 방식으로 진행될 수 있다.In this structure of the matched filter processor 141, since only the FFT calculation result can be output, the orientation FFT calculation can be performed before RCMC. When the matched filter processor 141 performs the FFT operation mode, the rearrangement process of the output value may be performed by controlling a write address while writing to a cache RAM.

도 3은 본 발명의 일 실시예에 따른 RCMC 프로세서를 나타내는 블록도이다.3 is a block diagram illustrating an RCMC processor according to an embodiment of the present invention.

도 3을 참조하면, RCMC 프로세서(151)는 복수의 레지스터(REG), 복수의 멀티플렉서(MUX), 복수의 보간 모듈(1511, 1512, 1513, 1514) 및 계수 저장 램(1515)을 포함할 수 있다. Referring to FIG. 3, the RCMC processor 151 may include a plurality of registers (REG), a plurality of multiplexers (MUX), a plurality of interpolation modules 1511, 1512, 1513, and 1514, and a coefficient storage RAM 1515. there is.

복수의 레지스터(REG) 각각은 32비트의 입력 데이터(iDATA)를 저장할 수 있으며, 저장된 데이터는 매 클락 사이클마다 다음 레지스터(REG)로 시프트되는 구조로 이루어질 수 있다. Each of the plurality of registers REG may store 32-bit input data iDATA, and the stored data may be shifted to the next register REG every clock cycle.

복수의 멀티플렉서(MUX)는 복수의 레지스터(REG) 사이에 배치되어 레지스터(REG)와 연결되어 있다.A plurality of multiplexers (MUX) are disposed between the plurality of registers (REG) and connected to the registers (REG).

계수 저장 램(1515)은 제2 램(153)과 연결되어 있으며, 마이크로 프로세서(110)가 응용에 맞는 윈도우 sinc 커널의 계수를 저장할 수 있는 구조로 이루어질 수 있다. The coefficient storage RAM 1515 is connected to the second RAM 153 and may have a structure in which the microprocessor 110 can store coefficients of a window sinc kernel suitable for an application.

복수의 보간 모듈(1511, 1512, 1513, 1514)은 복수의 레지스터(REG)에 저장되어 있는 입력값과 커널 계수(kernel coefficient) 간의 내적 연산(dot product)을 진행할 수 있다. 한 클락 사이클 당 4개씩 입력되는 데이터를 병렬 연산할 수 있도록 4개의 보간 모듈(1511, 1512, 1513, 1514)이 복수의 레지스터와 연결될 수 있다. The plurality of interpolation modules 1511, 1512, 1513, and 1514 may perform dot products between input values stored in the plurality of registers REG and kernel coefficients. Four interpolation modules 1511, 1512, 1513, and 1514 may be connected to a plurality of registers so that four input data per clock cycle can be operated in parallel.

또한, 복수의 레지스터 사이에는 멀티플렉서(MUX)가 배치됨으로써, 보간의 탭 수를 다양한 응용 분야에 맞출 수 있도록 2, 4, 6, 8, 10, 12, 14, 16 탭으로 가변적으로 탭 수가 설정될 수 있다.In addition, by placing a multiplexer (MUX) between a plurality of registers, the number of taps can be variably set to 2, 4, 6, 8, 10, 12, 14, and 16 taps so that the number of interpolation taps can be adjusted to various application fields. can

탭 수에 따라 입력 데이터(iDATA)가 멀티플렉서(MUX)를 통해서 제어될 수 있다. 예를 들어, 16-탭을 사용할 경우 첫 번째 멀티플렉서(MUX)에만 선택 신호가 1로 설정되어 모든 레지스터(REG)가 이전 레지스터(REG)의 값을 입력으로 받는 시프트 레지스터의 기능을 정상적으로 수행할 수 있다. 14-탭을 사용할 경우 전체 레지스터(RGE) 중에서 양쪽 끝에 있는 2개의 레지스터(REG)를 제외한 나머지의 레지스터(RGE)만이 시프트 레지스터의 기능을 정상적으로 수행할 수 있다. 이러한 방식으로 탭 수가 변경됨에 따라 신호를 멀티플렉서(MUX)를 통해서 동작하는 시프트 레지스터의 길이가 조절될 수 있다.Depending on the number of taps, the input data iDATA may be controlled through the multiplexer MUX. For example, when using a 16-tap, the select signal is set to 1 only in the first multiplexer (MUX) so that all registers (REG) can function normally as shift registers that receive the values of the previous registers (REG) as inputs. there is. In the case of using 14-tap, only the remaining registers (RGE) except for the two registers (REG) at both ends of the entire register (RGE) can perform the function of the shift register normally. As the number of taps is changed in this way, the length of the shift register that operates the signal through the multiplexer (MUX) can be adjusted.

8-탭 구조 RCMC 프로세서(151) 기준으로 동작 과정은 다음과 같다. Based on the 8-tap structure RCMC processor 151, the operation process is as follows.

입력 데이터(iDATA)가 3회 입력되면서 총 12개의 입력 데이터(iDATA)를 저장하게 된다면 4개의 출력 데이터(oDATA)가 동시에 생성된다. 이 과정은 다음과 같이 설명된다. 1번째부터 8번째까지의 입력 데이터(iDATA)는 동시에 4개의 보간 모듈(1511, 1512, 1513, 1514)로 입력되어 계수 저장 램(1515)에서 출력되는 계수 값과 내적 연산(dot product)을 진행하여 첫 번째 출력 데이터(oDATA)를 생성한다. 마찬가지로 2번째부터 9번째까지의 입력 데이터(iDATA)는 두 번째 출력 데이터(oDATA)를 생성하고, 3번째부터 10번째까지의 입력 데이터(iDATA)는 세 번째 출력 데이터(oDATA)를 생성하며, 마지막 네 번째 출력 데이터(oDATA)는 4번째부터 11번째까지의 입력 데이터(iDATA)에 의해 생성된다. When the input data iDATA is input 3 times and a total of 12 input data iDATA is stored, 4 output data oDATA are simultaneously generated. This process is explained as follows. The input data (iDATA) from the 1st to the 8th are simultaneously input to the 4 interpolation modules (1511, 1512, 1513, 1514) and dot product is performed with the coefficient value output from the coefficient storage RAM 1515 to generate the first output data (oDATA). Similarly, the input data (iDATA) from the 2nd to the 9th generate the second output data (oDATA), the input data (iDATA) from the 3rd to the 10th generate the third output data (oDATA), and the last The fourth output data oDATA is generated by the fourth to eleventh input data iDATA.

이와 같이, 4개의 보간 모듈(1511, 1512, 1513, 1514)은 레지스터(REG)에 저장되어 있는 입력 값과 커널 계수와의 내적 연산을 진행하며, 매 클락 사이클당 4개씩 입력되는 입력 데이터(iDATA)를 병렬 연산할 수 있다.In this way, the four interpolation modules 1511, 1512, 1513, and 1514 perform a dot product operation between the input value stored in the register REG and the kernel coefficient, and input data (iDATA) input four times per clock cycle. ) can be computed in parallel.

다시 말해, 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치(100)의 RCMC 프로세서(151)는 가변 탭 구조를 가지며 커널 계수(kernel coefficient)를 마이크로 프로세서(110)를 통해 초기화 가능한 구조를 갖고 있어 다양한 환경에 적용이 가능하다는 장점을 갖고 있으며, 4개 샘플 단위로 입력되는 데이터를 병렬 연산이 가능한 구조를 갖고 있어 실시간 구현이 가능하다는 장점 또한 갖고 있다.In other words, the RCMC processor 151 of the SAR image forming apparatus 100 based on the range Doppler algorithm has a variable tap structure and has a structure in which kernel coefficients can be initialized through the microprocessor 110, so that it can be applied to various environments It has the advantage that it is possible, and it has the advantage that real-time implementation is possible because it has a structure that enables parallel operation of data input in units of 4 samples.

지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다. The drawings and detailed description of the present invention referred to so far are only examples of the present invention, which are only used for the purpose of explaining the present invention, and are used to limit the scope of the present invention described in the meaning or claims. It is not. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

100: 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치
110: 마이크로 프로세서 120: 메모리 제어기
130: 인터페이스 버스 140: 정합필터 가속부
141: 정합필터 프로세서 142: 제1 레지스터
143: 제1 램 144: 제1 마스터 인터페이스
145: 제1 슬레이브 인터페이스 150: RCMC 가속부
151: RCMC 프로세서 152: 제2 레지스터
153: 제2 램 154: 제2 마스터 인터페이스
155: 제2 슬레이브 인터페이스 1411: FFT 모듈
1412: IFFT 모듈 1413: 참조신호 저장 램
1414: 곱셈기 1415: 멀티플렉서
1511, 1512, 1513, 1514: 보간 모듈 1515: 계수 저장 램100: SAR image forming device based on range Doppler algorithm
110: microprocessor 120: memory controller
130: interface bus 140: matched filter accelerator
141: matched filter processor 142: first register
143: first RAM 144: first master interface
145: first slave interface 150: RCMC accelerator
151: RCMC processor 152: second register
153: second RAM 154: second master interface
155: second slave interface 1411: FFT module
1412: IFFT module 1413: reference signal storage RAM
1414: multiplier 1415: multiplexer
1511, 1512, 1513, 1514: interpolation module 1515: coefficient storage RAM

Claims (15)

레이다 원시 데이터에 대해 거리 압축 연산을 진행하여 거리 압축된 데이터를 생성하고, 상기 거리 압축된 데이터에 대해 방위 FFT 연산을 진행하여 방위 FFT 연산된 데이터를 생성하는 정합필터 프로세서를 포함하는 정합필터 가속부;
상기 정합필터 가속부를 정합필터 연산 모드로 설정한 후 상기 거리 압축 연산을 진행시키고, 상기 정합필터 가속부를 방위 FFT 연산 모드로 설정한 후 상기 방위 FFT 연산을 진행시키는 마이크로 프로세서; 및
가변 탭 구조를 가지며 상기 마이크로 프로세서에 의해 초기화 가능한 구조를 갖는 커널 계수를 내적 연산에 적용하는 RCMC 가속부를 포함하는 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치.A matched filter accelerator including a matched filter processor that performs a range compression operation on radar raw data to generate range-compressed data, and performs a bearing FFT operation on the range-compressed data to generate bearing FFT-calculated data ;
a microprocessor configured to set the matched filter accelerator to a matched filter calculation mode and perform the distance compression calculation, and set the matched filter accelerator to a direction FFT calculation mode and perform the azimuth FFT calculation; and
A range Doppler algorithm-based SAR image forming apparatus including an RCMC accelerator for applying a kernel coefficient having a variable tap structure and a structure initializeable by the microprocessor to a dot product operation. 제1 항에 있어서,
상기 정합필터 가속부는,
상기 거리 압축 연산 및 상기 방위 FFT 연산을 진행하는 정합필터 프로세서; 및
상기 마이크로 프로세서의 설정에 따라 상기 정합필터 프로세서의 동작 모드를 변경하는 역할을 수행하는 제1 레지스터를 포함하는 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치.According to claim 1,
The matched filter acceleration unit,
a matched filter processor that performs the distance compression operation and the orientation FFT operation; and
and a first register for changing an operation mode of the matched filter processor according to settings of the microprocessor. 제2 항에 있어서,
상기 정합필터 가속부는,
상기 레이다 원시 데이터를 읽어와서 저장하고, 상기 거리 압축된 데이터를 읽어와서 저장하는 제1 램을 더 포함하는 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치.According to claim 2,
The matched filter acceleration unit,
The range Doppler algorithm-based SAR image forming apparatus further comprising a first RAM for reading and storing the radar raw data and for reading and storing the distance-compressed data. 제2 항에 있어서,
상기 정합필터 가속부는,
상기 레이다 원시 데이터를 저장하는 외부의 메모리 사이의 데이터 송수신을 위한 제1 마스터 인터페이스를 더 포함하는 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치.According to claim 2,
The matched filter acceleration unit,
The range Doppler algorithm-based SAR image forming apparatus further comprising a first master interface for transmitting and receiving data between external memories storing the radar raw data. 제2 항에 있어서,
상기 정합필터 가속부는,
상기 마이크로 프로세서와의 통신을 위한 제1 슬레이브 인터페이스를 더 포함하는 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치.According to claim 2,
The matched filter acceleration unit,
A range Doppler algorithm-based SAR image forming apparatus further comprising a first slave interface for communication with the microprocessor. 제2 항에 있어서,
상기 정합필터 프로세서는,
파이프라인 구조인 MDC(multipath delay commutator) 구조를 적용하여 한 클락 사이클 당 4개씩 입력되는 입력 데이터를 처리하는 FFT 모듈; 및
DIT(decimation in time) 방식을 적용하여 상기 FFT 모듈의 FFT 연산 결과를 재정렬 없이 입력으로 사용하는 IFFT 모듈을 포함하는 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치.According to claim 2,
The matched filter processor,
An FFT module for processing four input data per clock cycle by applying a multipath delay commutator (MDC) structure, which is a pipeline structure; and
A range Doppler algorithm-based SAR image forming apparatus including an IFFT module that applies a decimation in time (DIT) method and uses an FFT operation result of the FFT module as an input without rearrangement. 제6 항에 있어서,
상기 정합필터 프로세서는,
거리 압축 및 방위 압축을 위한 주파수 영역의 참조신호를 저장하고 있는 참조신호 저장 램; 및
상기 참조신호와 상기 FFT 모듈의 FFT 연산 결과를 곱셈 연산하는 곱셈기를 더 포함하고,
상기 곱셈기의 곱셈 연산 결과가 상기 IFFT 모듈로 입력되는 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치.According to claim 6,
The matched filter processor,
a reference signal storage RAM for storing frequency domain reference signals for distance compression and direction compression; and
Further comprising a multiplier for multiplying the reference signal and the FFT operation result of the FFT module,
A range Doppler algorithm-based SAR image forming apparatus in which a multiplication operation result of the multiplier is input to the IFFT module. 제6 항에 있어서,
상기 정합필터 프로세서는,
상기 FFT 모듈의 출력단 및 상기 IFFT 모듈의 출력단에 연결되어 선택적으로 출력 데이터를 출력하는 멀티플렉서를 더 포함하는 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치.According to claim 6,
The matched filter processor,
and a multiplexer connected to an output terminal of the FFT module and an output terminal of the IFFT module to selectively output output data. 제1 항에 있어서,
상기 RCMC 가속부는,
RCMC 연산을 수행하는 RCMC 프로세서; 및
상기 마이크로 프로세서의 설정에 따라 상기 RCMC 프로세서의 동작 모드를 변경하는 역할을 수행하는 제2 레지스터를 포함하는 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치.According to claim 1,
The RCMC acceleration unit,
a RCMC processor that performs RCMC operations; and
A range Doppler algorithm-based SAR image forming apparatus comprising a second register that serves to change the operation mode of the RCMC processor according to the setting of the microprocessor. 제9 항에 있어서,
상기 RCMC 프로세서는,
복수의 레지스터;
상기 복수의 레지스터 사이에 배치되는 복수의 멀티플렉서;
상기 커널 계수를 저장하는 계수 저장 램; 및
상기 복수의 레지스터에 저장되어 있는 입력값과 상기 커널 계수 간의 내적 연산을 진행하는 복수의 보간 모듈을 포함하는 레인지 도플러 알고리즘 기반 SAR 영상 형성 장치.According to claim 9,
The RCMC processor,
a plurality of registers;
a plurality of multiplexers disposed between the plurality of registers;
a coefficient storage RAM for storing the kernel coefficients; and
A range Doppler algorithm-based SAR image forming apparatus comprising a plurality of interpolation modules for performing a dot product operation between input values stored in the plurality of registers and the kernel coefficient. 제1 레지스터를 정합필터 연산 모드로 설정한 후 정합필터 프로세서에 제1 시작 신호를 입력하는 단계;
상기 제1 시작 신호에 따라 메모리에 저장되어 있는 레이다 원시 데이터를 제1 램으로 읽어와서 거리 압축 연산을 진행하여 거리 압축된 데이터를 생성하는 단계;
상기 제1 레지스터를 방위 FFT 연산 모드로 변경한 후 상기 정합필터 프로세서에 제2 시작 신호를 입력하는 단계; 및
상기 제2 시작 신호에 따라 상기 거리 압축된 데이터에 대해 방위 FFT 연산을 진행하여 방위 FFT 연산된 데이터를 생성하는 단계를 포함하는 레인지 도플러 알고리즘 기반 SAR 영상 형성 방법.inputting a first start signal to a matched filter processor after setting a first register to a matched filter operation mode;
generating distance-compressed data by reading raw radar data stored in a memory into a first RAM according to the first start signal and performing a distance compression operation;
inputting a second start signal to the matched filter processor after changing the first register to an azimuth FFT operation mode; and
and generating azimuth FFT-calculated data by performing an azimuth FFT operation on the distance-compressed data according to the second start signal. 제11 항에 있어서,
상기 거리 압축된 데이터를 상기 메모리로 전송하는 단계; 및
상기 제2 시작 신호에 따라 상기 메모리에 저장되어 있는 상기 거리 압축 데이터를 상기 제1 램으로 읽어오는 단계를 더 포함하는 레인지 도플러 알고리즘 기반 SAR 영상 형성 방법.According to claim 11,
transmitting the distance-compressed data to the memory; and
and reading the distance compression data stored in the memory into the first RAM according to the second start signal. 제11 항에 있어서,
상기 정합필터 프로세서는 파이프라인 구조인 MDC 구조를 적용한 FFT 모듈을 이용하여 한 클락 사이클 당 4개씩 입력되는 입력 데이터를 처리하고, 상기 FFT 모듈의 FFT 연산 결과를 재정렬 없이 DIT 방식을 적용한 IFFT 모듈의 입력으로 사용하는 레인지 도플러 알고리즘 기반 SAR 영상 형성 방법.According to claim 11,
The matched filter processor processes four input data per clock cycle using an FFT module to which an MDC structure, which is a pipeline structure, is applied, and the FFT operation result of the FFT module is input to the IFFT module to which the DIT method is applied without rearranging SAR image formation method based on the range Doppler algorithm used as 제13 항에 있어서,
거리 압축 및 방위 압축을 위한 주파수 영역의 참조신호와 상기 FFT 모듈의 FFT 연산 결과를 곱셈 연산한 후 곱셈 연산 결과가 상기 IFFT 모듈로 입력되는 레인지 도플러 알고리즘 기반 SAR 영상 형성 방법.According to claim 13,
Range Doppler algorithm-based SAR image formation method in which a reference signal in the frequency domain for distance compression and orientation compression and an FFT operation result of the FFT module are multiplied and then the multiplication operation result is input to the IFFT module. 제11 항에 있어서,
4개의 보간 모듈을 이용하여 레지스터에 저장되어 있는 입력 값과 커널 계수와의 내적 연산을 진행하는 RCMC 연산을 수행하는 단계를 더 포함하는 레인지 도플러 알고리즘 기반 SAR 영상 형성 방법.According to claim 11,
A method of forming an SAR image based on the range Doppler algorithm, further comprising performing an RCMC operation of performing a dot product operation between an input value stored in a register and a kernel coefficient using four interpolation modules.
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