KR20230043040A

KR20230043040A - 인터페이스 카드 전력 인에이블 시그널링에 기초한 전력 공급부 최적화

Info

Publication number: KR20230043040A
Application number: KR1020220105242A
Authority: KR
Inventors: 샤일렌드라 싱 차우한; 아룬싸씨 찬드라보스
Original assignee: 인텔 코포레이션
Priority date: 2021-09-23
Filing date: 2022-08-23
Publication date: 2023-03-30
Also published as: US20230092240A1; CN115865542A; DE102022120852A1

Abstract

인터페이스 카드는 회로 보드, 회로 보드 상에 실장되는 디바이스; 및 회로 보드 상에 실장되는 PMIC를 포함한다. PMIC는 호스트 시스템의 호스트 프로세서에 통신가능하게 결합되는 PMIC 프로세서를 포함한다. PMIC 프로세서는 인터페이스 카드의 외부에 있는 전력 공급부로부터 입력 전압 신호를 수신하도록 구성된다. PMIC 프로세서는 입력 전압 신호에 기초하여 적어도 하나의 출력 전압 신호를 생성한다. 적어도 하나의 출력 전압 신호는 디바이스에 공급된다. 호스트 프로세서로부터 발생하는 전력 인에이블 신호가 검출된다. 전력 인에이블 신호는 PMIC의 GPIO 커넥터에서 검출된다. PMIC 프로세서는 전력 인에이블 신호에 기초하여 적어도 하나의 출력 전압 신호의 생성을 비활성화한다.

Description

인터페이스 카드 전력 인에이블 시그널링에 기초한 전력 공급부 최적화{POWER SUPPLY OPTIMIZATION BASED ON INTERFACE CARD POWER ENABLE SIGNALING}

실시예들은 인터페이스 카드 전력 인에이블 시그널링에 기초하여 컴퓨터 아키텍처들에서 전력 손실들을 감소시키는 것에 의한 전력 공급 최적화와 같이, 전력 공급 및 배터리 수명 최적화의 개선들을 포함하는 컴퓨터 아키텍처들의 개선에 관한 것이다.

인터페이스 카드들(또는 애드-온 카드들)은 그래픽 카드들, 네트워크 카드들, 고체 상태 드라이브(solid-state drive)(SSD) 카드들(예를 들어, M.2 기반 카드들) 및 그와 유사한 것과 같은 디바이스들을 컴퓨팅 디바이스의 호스트 중앙 프로세싱 유닛(CPU)에 연결하기 위해 컴퓨터 아키텍처들에서 널리 사용된다. 인터페이스 카드를 통해 연결된 주변장치들은 링크라고 지칭되는 점대점(point-to-point) 통신 채널들을 통해 패킷들을 송신함으로써 통신한다. 그러나, 개인용 컴퓨터(PC) 시스템 대기 요건들에 맞게 인터페이스 카드들에 전력을 공급하는 것은 어려울 수 있다.

도면들에서, 유사한 번호들은 상이한 도면들에서 동일하거나 유사한 컴포넌트들 또는 특징들을 설명할 수 있다. 상이한 문자 접미사들을 갖는 유사한 번호들은 유사한 컴포넌트들의 상이한 인스턴스들을 나타낼 수 있다. 일부 실시예들은 이하의 첨부 도면들 중의 도면들에서 제한이 아니라 예시로서 도시된다.
도 1은 일부 실시예들에 따른 전력 관리 집적 회로(power management integrated circuit)(PMIC)를 갖는 인터페이스 카드를 포함하는 라디오 아키텍처의 블록도이다.
도 2는 일부 실시예들에 따른 도 1의 라디오 아키텍처에서 사용하기 위한 프론트-엔드 모듈 회로부를 도시한다.
도 3은 일부 실시예들에 따른 도 1의 라디오 아키텍처에서 사용하기 위한 라디오 IC 회로부를 도시한다.
도 4는 일부 실시예들에 따른 도 1의 라디오 아키텍처에서 사용하기 위한 기저대역 프로세싱 회로부를 도시한다.
도 5는 일부 실시예들에 따른 인터페이스 카드의 하이레벨 다이어그램을 도시한다.
도 6은 일부 실시예들에 따른 전력 인에이블 시그널링을 사용하는 PMIC를 갖는 인터페이스 카드의 하이레벨 다이어그램을 도시한다.
도 7은 일부 실시예들에 따른 인터페이스 카드에 대한 전력 공급을 제어하기 위한 방법의 흐름도를 도시한다.
도 8은 본 명세서에 논의된 동작들/기술들(예를 들어, 방법론들) 중 임의의 하나 이상이 수행될 수 있는 예시적인 머신의 블록도를 도시한다.

이하의 상세한 설명은 첨부 도면들을 참조한다. 동일한 참조 번호들은 동일하거나 유사한 요소들을 식별하기 위해 상이한 도면들에서 사용될 수 있다. 이하의 설명에서, 제한이 아닌 설명의 목적으로, 다양한 실시예들의 다양한 양태들에 대한 철저한 이해를 제공하기 위해, 특정 구조들, 아키텍처들, 인터페이스들, 기술들 등과 같은 특정 세부사항들이 제시된다. 그러나, 본 개시내용의 혜택을 받는 기술분야의 통상의 기술자들에게는 다양한 실시예들의 다양한 양태들이 이러한 특정 세부사항으로부터 벗어나는 다른 예들에서 실시될 수 있다는 것이 명백할 것이다. 특정 경우들에서, 널리 공지된 디바이스들, 회로들 및 방법들에 대한 설명은 불필요한 세부 사항으로 다양한 실시예들의 설명을 모호하게 하지 않도록 생략된다.

이하의 설명 및 도면들은 본 기술분야의 통상의 기술자가 실시할 수 있도록 구체적인 실시예들을 충분히 예시하고 있다. 다른 실시예들은 구조적, 논리적, 전기적, 프로세스 및 다른 변경들을 통합할 수 있다. 일부 실시예들의 부분들 및 특징들은 다른 실시예들의 부분들 및 특징들에 포함되거나 대체될 수 있다. 청구항들에 요약된 실시예들은 이러한 청구항들의 모든 이용가능한 등가물을 포괄한다.

1mW의 전력 소비라는 최신 대기 요건을 충족하기 위해, 컴퓨터 아키텍처들 내의 인터페이스 카드들(예를 들어, M.2 SSD, 무선 근거리 통신망(WLAN), 무선 광역 통신망(WWAN), 블루투스, 카드 전자기계(Card Electromechanical)(CEM) 기반 인터페이스 카드들 등)은 전력 대기 조건 동안 인터페이스 카드의 전력을 차단하도록 구성된 전력 스위치를 사용한다. 전력을 절약하도록 디스플레이 패널들을 턴오프하기 위해 유사한 접근법이 사용될 수 있다. 이러한 접근법의 문제는 전력 스위치(전력 공급부와 인터페이스 카드 사이에 직렬로 연결됨)의 사용이 활성 상태 동안 시스템 내의 상당한 전력 소모에 연관되는 것은 물론, 전체 시스템 비용이 증가한다는 것이다.

본 명세서에 개시된 기술들은 1mW 최신 대기 요건을 충족하도록 PMIC에 대한 전력의 인에이블 또는 디스에이블을 제어하기 위해, 호스트 프로세서로부터 인터페이스 카드(예를 들어, M.2 기반 카드, CEM 기반 카드, 또는 다른 유형의 인터페이스 카드들)의 PMIC에 직접 통신되는 전력 인에이블 신호를 구성하기 위해 사용될 수 있다. 이러한 전력 인에이블 신호 통신을 사용하는 예시적인 인터페이스 카드가 도 6에 도시되어 있다.

도 1은 일부 실시예들에 따른 전력 관리 집적 회로(PMIC)(107)를 갖는 인터페이스 카드(102)를 포함하는 라디오 아키텍처(100)의 블록도이다. 라디오 아키텍처(100)는 사용자 장비(UE), 기지국(예를 들어, 차세대 노드 B(gNB), 향상된 노드 B(eNB)), 스마트폰, 또는 다른 유형의 유선 또는 무선 디바이스를 포함하는 컴퓨팅 디바이스(예를 들어, 도 8의 디바이스(800))에서 구현될 수 있다. 라디오 아키텍처(100)는 라디오 프론트-엔드 모듈(FEM) 회로부(104), 라디오 집적 회로(IC) 회로부(106), 및 인터페이스 카드(102)의 일부로서 구성된 기저대역 프로세싱 회로부(108)를 포함할 수 있다. 이와 관련하여, 라디오 아키텍처(100)(도 1에 도시된 바와 같음)는 (예를 들어, WLAN/BT 인터페이스 또는 모뎀 카드로서) 무선 근거리 통신망(WLAN) 기능 및 블루투스(BT) 기능 둘 다를 수행하도록 구성된 인터페이스 카드(102)를 포함하지만, 실시예들은 이에 제한되지 않고, 개시된 기술들은 상이한 유형들의 인터페이스 카드들을 사용하는 다른 유형들의 라디오 아키텍처들에도 적용된다. 본 개시내용에서는 "WLAN"과 "Wi-Fi"가 상호교환하여 사용된다. 개시된 기술들과 관련하여 사용될 수 있는 인터페이스 카드들의 다른 예시적인 유형들은 그래픽 카드들, 네트워크 카드들, SSD 카드들(예를 들어, M.2 기반 카드들), CEM 기반 카드들 등을 포함한다.

FEM 회로부(104)는 WLAN 또는 Wi-Fi FEM 회로부(104A) 및 블루투스(BT) FEM 회로부(104B)를 포함할 수 있다. WLAN FEM 회로부(104A)는 하나 이상의 안테나(101)로부터 수신된 WLAN RF 신호들에 대해 동작하고, 수신된 신호들을 증폭하고, 추가 처리를 위해, 수신된 신호들의 증폭된 버전들을 WLAN 라디오 IC 회로부(106A)에 제공하도록 구성된 회로부를 포함하는 수신 신호 경로를 포함할 수 있다. BT FEM 회로부(104B)는 하나 이상의 안테나(101)로부터 수신된 BT RF 신호들에 대해 동작하고, 수신된 신호들을 증폭하고, 추가 처리를 위해, 수신된 신호들의 증폭된 버전들을 BT 라디오 IC 회로부(106B)에 제공하도록 구성된 회로부를 포함할 수 있는 수신 신호 경로를 포함할 수 있다. FEM 회로부(104A)는 또한 하나 이상의 안테나(101)에 의한 무선 전송을 위해 라디오 IC 회로부(106A)에 의해 제공되는 WLAN 신호들을 증폭하도록 구성된 회로부를 포함할 수 있는 전송 신호 경로를 포함할 수 있다. 게다가, FEM 회로부(104B)는 또한 하나 이상의 안테나에 의한 무선 전송을 위해 라디오 IC 회로부(106B)에 의해 제공되는 BT 신호들을 증폭하도록 구성된 회로부를 포함할 수 있는 전송 신호 경로를 포함할 수 있다. 도 1의 실시예에서, FEM(104A) 및 FEM(104B)이 서로 별개인 것으로 도시되어 있지만, 실시예들은 그렇게 제한되지 않고, WLAN 및 BT 신호 둘 다에 대한 전송 경로 및/또는 수신 경로를 포함하는 FEM(도시되지 않음)의 사용, 또는 FEM 회로부들의 적어도 일부가 WLAN 및 BT 신호 둘 다에 대한 전송 및/또는 수신 신호 경로들을 공유하는 하나 이상의 FEM 회로부의 사용을 그들의 범위 내에 포함한다.

도시된 바와 같은 라디오 IC 회로부(106)는 WLAN 라디오 IC 회로부(106A) 및 BT 라디오 IC 회로부(106B)를 포함할 수 있다. WLAN 라디오 IC 회로부(106A)는 FEM 회로부(104A)로부터 수신된 WLAN RF 신호들을 하향 변환하고 WLAN 기저대역 프로세싱 회로부(108A)에 기저대역 신호들을 제공하기 위한 회로부를 포함할 수 있는 수신 신호 경로를 포함할 수 있다. 차례로, BT 라디오 IC 회로부(106B)는 FEM 회로부(104B)로부터 수신된 BT RF 신호들을 하향 변환하고 기저대역 신호들을 BT 기저대역 프로세싱 회로부(108B)에 제공하기 위한 회로부를 포함할 수 있는 수신 신호 경로를 포함할 수 있다. WLAN 라디오 IC 회로부(106A)는 또한 WLAN 기저대역 프로세싱 회로부(108A)에 의해 제공되는 WLAN 기저대역 신호들을 상향 변환하고 하나 이상의 안테나(101)에 의한 후속 무선 전송을 위해 WLAN RF 출력 신호들을 FEM 회로부(104A)에 제공하기 위한 회로부를 포함할 수 있는 전송 신호 경로를 포함할 수 있다. BT 라디오 IC 회로부(106B)는 또한 BT 기저대역 프로세싱 회로부(108B)에 의해 제공되는 BT 기저대역 신호들을 상향 변환하고 하나 이상의 안테나(101)에 의한 후속 무선 전송을 위해 FEM 회로부(104B)에 BT RF 출력 신호들을 제공하기 위한 회로부를 포함할 수 있는 전송 신호 경로를 포함할 수 있다. 도 1의 실시예에서, 라디오 IC 회로부들(106A 및 106B)이 서로 별개인 것으로 도시되어 있지만, 실시예들은 그렇게 제한되지 않고, WLAN 및 BT 신호 둘 다에 대한 전송 신호 경로 및/또는 수신 신호 경로를 포함하는 라디오 IC 회로부(도시되지 않음)의 사용, 또는 라디오 IC 회로부들의 적어도 일부가 WLAN 및 BT 신호 둘 다에 대한 전송 및/또는 수신 신호 경로들을 공유하는 하나 이상의 라디오 IC 회로부의 사용을 그들의 범위 내에 포함한다.

기저대역 프로세싱 회로부(108)는 WLAN 기저대역 프로세싱 회로부(108A) 및 BT 기저대역 프로세싱 회로부(108B)를 포함할 수 있다. WLAN 기저대역 프로세싱 회로부(108A)는, 예를 들어 WLAN 기저대역 프로세싱 회로부(108A)의 고속 푸리에 변환(FFT) 또는 역 고속 푸리에 변환(IFFT) 블록(도시되지 않음) 내의 RAM 어레이들의 세트와 같은 메모리를 포함할 수 있다. WLAN 기저대역 프로세싱 회로부(108A) 및 BT 기저대역 프로세싱 회로부(108B) 각각은 라디오 IC 회로부(106)의 대응하는 WLAN 또는 BT 수신 신호 경로로부터 수신된 신호들을 프로세싱하고 또한 라디오 IC 회로부(106)의 전송 신호 경로에 대한 대응하는 WLAN 또는 BT 기저대역 신호들을 생성하기 위해 하나 이상의 프로세서 및 제어 로직을 더 포함할 수 있다. 기저대역 프로세싱 회로부들(108A 및 108B) 각각은 물리 계층(PHY) 및 매체 액세스 제어 계층(MAC) 회로부를 더 포함할 수 있고, 기저대역 신호들의 생성 및 처리, 및 라디오 IC 회로부(106)의 동작들의 제어를 위해 호스트 프로세서(111)와 더 인터페이싱할 수 있다.

여전히 도 1을 참조하면, 도시된 실시예에 따라, WLAN-BT 공존 회로부(114)는 WLAN 및 BT 공존을 요구하는 사용 사례들을 가능하게 하기 위해 WLAN 기저대역 프로세싱 회로부(108A)와 BT 기저대역 프로세싱 회로부(108B) 사이의 인터페이스를 제공하는 로직을 포함할 수 있다. 추가로, 애플리케이션 요구들에 따라 WLAN과 BT 라디오들 사이의 스위칭을 허용하기 위해, WLAN FEM 회로부(104A)와 BT FEM 회로부(104B) 사이에 스위치(103)가 제공될 수 있다. 추가로, 하나 이상의 안테나(101)가 WLAN FEM 회로부(104A) 및 BT FEM 회로부(104B)에 각각 연결된 것으로 도시되어 있지만, 실시예들은 WLAN FEM과 BT FEM 사이에서와 같은 하나 이상의 안테나(101)의 공유, 또는 FEM(104A 또는 104B) 각각에 연결된 하나 초과의 안테나의 제공을 그들의 범위 내에 포함한다.

일부 실시예들에서, 프론트-엔드 모듈 회로부(104), 라디오 IC 회로부(106), 및 기저대역 프로세싱 회로부(108)는 인터페이스 카드(102)와 같은 단일 라디오 카드 상에 제공될 수 있다. 일부 다른 실시예들에서, 하나 이상의 안테나(101), FEM 회로부(104) 및 라디오 IC 회로부(106)는 단일 라디오 카드 상에 제공될 수 있다. 일부 다른 실시예들에서, 라디오 IC 회로부(106) 및 기저대역 프로세싱 회로부(108)는 IC(112)와 같은 단일 칩 또는 IC 상에 제공될 수 있다.

일부 실시예들에서, 인터페이스 카드(102)는 WLAN 라디오 카드를 포함할 수 있고 Wi-Fi 통신들을 위해 구성될 수 있지만, 실시예들의 범위는 이와 관련하여 제한되지 않는다. 이러한 실시예들 중 일부에서, 라디오 아키텍처(100)는 다중반송파 통신 채널을 통해 직교 주파수 분할 다중화(OFDM) 또는 직교 주파수 분할 다중 액세스(OFDMA) 통신 신호들을 수신 및 전송하도록 구성될 수 있다. OFDM 또는 OFDMA 신호들은 복수의 직교 부반송파를 포함할 수 있다. 일부 실시예들에서, 인터페이스 카드(102)는 플랫폼 컨트롤러 허브(platform controller hub)(PCH) 시스템-온-칩(SOC) 및 중앙 프로세싱 유닛(CPU)/호스트 SOC를 포함할 수 있다.

이러한 다중반송파 실시예들 중 일부에서, 라디오 아키텍처(100)는 무선 액세스 포인트(AP), 기지국, 또는 Wi-Fi 가능 디바이스를 포함하는 모바일 디바이스와 같은 Wi-Fi 통신 스테이션(STA)의 일부일 수 있다. 이러한 실시예들 중 일부에서, 라디오 아키텍처(100)는 WLAN들에 대한 802.11n-2009, IEEE 802.11-2012, 802.11n-2009, 802.11ac, IEEE 802.11-2016, 및/또는 802.11ax 표준들 및/또는 제안된 사양들을 포함하여, IEEE(Institute of Electrical and Electronics Engineers) 표준들 중 임의의 것과 같은 특정 통신 표준들 및/또는 프로토콜들에 따라 신호들을 전송 및 수신하도록 구성될 수 있지만, 실시예들의 범위는 이와 관련하여 제한되지 않는다. 라디오 아키텍처(100)는 또한 5G 또는 뉴 라디오(new radio)(NR) 통신들과 관련하여 사용되는 통신 표준들을 포함하여, 3GPP(3^rd Generation Partnership Project) 표준을 포함하는 다른 기술들 및 표준들에 따라 통신들을 전송 및/또는 수신하는 데 적합할 수 있다.

일부 실시예들에서, 라디오 아키텍처(100)는 IEEE 802.11ax 표준, 또는 무선 통신들에 연관된 다른 표준에 따른 고효율(high-efficiency)(HE) Wi-Fi 통신들을 위해 구성될 수 있다. 이러한 실시예들에서, 라디오 아키텍처(100)는 OFDMA 기술에 따라 통신하도록 구성될 수 있지만, 실시예의 범위는 이와 관련하여 제한되지 않는다.

일부 다른 실시예에서, 라디오 아키텍처(100)는 확산 스펙트럼 변조(예를 들어, 직접 시퀀스 코드 분할 다중 액세스(direct sequence code division multiple access)(DS-CDMA) 및/또는 주파수 호핑 코드 분할 다중 액세스(frequency hopping code division multiple access)(FH-CDMA)), 시분할 다중화(time-division multiplexing)(TDM) 변조, 및/또는 주파수 분할 다중화(frequency-division multiplexing)(FDM) 변조와 같은 하나 이상의 다른 변조 기술을 사용하여 전송된 신호들을 전송 및 수신하도록 구성될 수 있지만, 실시예들의 범위는 이와 관련하여 제한되지 않는다.

일부 실시예들에서, 도 1에 더 도시된 바와 같이, BT 기저대역 프로세싱 회로부(108B)는 블루투스, 블루투스 4.0 또는 블루투스 5.0, 또는 블루투스 표준의 임의의 다른 새로운 버전(iteration)과 같은 블루투스(BT) 연결 표준과 호환될 수 있다. 예를 들어 도 1에 도시된 바와 같은 BT 기능을 포함하는 실시예들에서, 라디오 아키텍처(100)는 BT 동기 연결-지향(synchronous connection-oriented)(SCO) 링크 및/또는 BT 저에너지(BT LE) 링크를 확립하도록 구성될 수 있다. 기능을 포함하는 실시예들 중 일부에서, 라디오 아키텍처(100)는 BT 통신들을 위한 확장된 SCO(eSCO) 링크를 확립하도록 구성될 수 있지만, 실시예들의 범위는 이와 관련하여 제한되지 않는다. BT 기능을 포함하는 이러한 실시예들 중 일부에서, 라디오 아키텍처는 BT 비동기 무연결(Asynchronous Connection-Less)(ACL) 통신들에 참여하도록 구성될 수 있지만, 실시예들의 범위는 이와 관련하여 제한되지 않는다. 일부 실시예들에서, 도 1에 도시된 바와 같이, BT 라디오 카드 및 WLAN 라디오 카드의 기능은 인터페이스 카드(102)와 같은 단일 무선 라디오 카드에 결합될 수 있지만, 실시예들은 이에 제한되지 않고, 개별 WLAN 및 BT 라디오 카드들을 그들의 범위 내에 포함한다.

일부 실시예들에서, 라디오 아키텍처(100)는 셀룰러를 위해 구성된 셀룰러 라디오 카드(예를 들어, LTE, LTE-Advanced, 또는 5G 통신과 같은 3GPP)와 같은 다른 라디오 카드들을 포함할 수 있으며, 이는 인터페이스 카드(102)(또는 그것의 일부)와 함께 구현될 수 있다.

일부 IEEE 802.11 실시예들에서, 라디오 아키텍처(100)는 약 900MHz, 2.4GHz, 5GHz의 중심 주파수들을 갖는 대역폭들, 및 약 1 MHz, 2 MHz, 2.5 MHz, 4 MHz, 5 MHz, 8 MHz, 10 MHz, 16 MHz, 20 MHz, 40 MHz, 80 MHz(연속 대역폭 사용) 또는 80+80 MHz(160 MHz)(비연속 대역폭 사용)의 대역폭들을 포함하는 다양한 채널 대역폭들을 통한 통신을 위해 구성될 수 있다. 일부 실시예들에서, 320 MHz 채널 대역폭이 사용될 수 있다. 그러나, 실시예들의 범위는 위의 중심 주파수들에 관련하여 제한되지 않는다.

일부 실시예들에서, 인터페이스 카드(102)는 개시된 기능들을 수행하도록 구성된 PMIC(107)를 포함한다. 보다 구체적으로, PMIC는 인터페이스 카드(102)의 회로 보드(117)에 실장되고, 호스트 시스템(예를 들어, 호스트 마더보드)(109)의 호스트 프로세서(111)에 통신가능하게 결합된 PMIC 프로세서(119)를 포함한다. PMIC 프로세서(119)는 인터페이스 카드(102) 외부에 있는 전력 공급부(115)로부터 입력 전압 신호(105)를 수신하도록 구성된다. PMIC 프로세서(119)는 입력 전압 신호(105)에 기초하여 적어도 하나의 출력 전압 신호(예를 들어, 전압 신호들(121A, 121B))을 생성하도록 더 구성된다. 적어도 하나의 출력 전압 신호(예를 들어, 전압 신호들(121A, 121B))가 인터페이스 카드(102)의 회로부에 공급된다. PMIC 프로세서(119)는 호스트 프로세서(111)로부터 발생하는 전력 인에이블 신호(113)를 검출하도록 더 구성된다. 전력 인에이블 신호(113)는 PMIC(107)의 범용 입/출력(general-purpose input/output)(GPIO) 커넥터에서 검출될 수 있다. PMIC 프로세서(119)는 또한 전력 인에이블 신호(113)에 기초한 적어도 하나의 출력 전압 신호의 생성을 활성화 또는 비활성화하도록 더 구성된다.

일부 실시예들에서, PMIC 프로세서(119)는 GPIO 커넥터의 핀에서 전력 인에이블 신호(113)를 검출할 수 있다. 전력 인에이블 신호(113)는 논리 로우 또는 논리 하이 신호로 구성될 수 있고, 전력 인에이블 신호(113)가 GPIO 커넥터의 핀에서 검출될 때, PMIC(107)의 전력을 차단하거나 적어도 하나의 출력 전압 신호의 생성을 비활성화하기 위해 PMIC 프로세서(119)에 의해 사용될 수 있다. 일부 실시예들에서, PMIC는 전력 인에이블 신호(113)가 핀에서 디-어서트될(de-asserted) 때 D3Cold 저전력 하위-상태(sub-state)와 같은 저전력 상태에 놓일 수 있다. 개시된 기술들을 사용하는 PMIC의 추가 실시예들을 도 5 내지 도 7과 관련하여 논의된다.

도 2는 일부 실시예들에 따른 FEM 회로부(200)를 도시한다. FEM 회로부(200)는 WLAN 및/또는 BT FEM 회로부(104A/104B)(도 1)로서 사용하기에 적합할 수 있는 회로부의 일례이지만, 다른 회로 구성들도 적합할 수 있다.

일부 실시예들에서, FEM 회로부(200)는 전송(TX) 모드와 수신(RX) 모드 동작 사이를 스위칭하기 위한 TX/RX 스위치(202)를 포함할 수 있다. 일부 양태들에서, TX/RX 스위치를 대신하여 다이플렉서가 사용될 수 있다. FEM 회로부(200)는 수신 신호 경로 및 전송 신호 경로를 포함할 수 있다. FEM 회로부(200)의 수신 신호 경로는 수신된 RF 신호들(203)을 증폭하고 증폭된 수신된 RF 신호들(207)을 출력으로서 (예를 들어, 라디오 IC 회로부(106)(도 1)에) 제공하는 저잡음 증폭기(LNA)(206)를 포함할 수 있다. FEM 회로부(200)의 전송 신호 경로는 입력 RF 신호들(209)(예를 들어, 라디오 IC 회로부(106)에 의해 제공됨)을 증폭하기 위한 전력 증폭기(PA), 및 (예를 들어, 하나 이상의 안테나(101)(도 1)에 의한) 후속 전송을 위해 RF 신호들(215)을 생성하기 위한 대역 통과 필터들(BPF), 저역 통과 필터들(LPF) 또는 다른 유형의 필터들과 같은 하나 이상의 필터(212)를 포함할 수 있다.

Wi-Fi 통신을 위한 일부 이중 모드 실시예들에서, FEM 회로부(200)는 예를 들어, 2.4GHz 주파수 스펙트럼 또는 5GHz 주파수 스펙트럼에서 동작하도록 구성될 수 있다. 이러한 실시예들에서, FEM 회로부(200)의 수신 신호 경로는 도시된 바와 같이 각각의 스펙트럼에 대해 개별 LNA(206)를 제공할 뿐만 아니라 각각의 스펙트럼으로부터의 신호들을 분리하기 위해 수신 신호 경로 듀플렉서(204)를 포함할 수 있다. 이러한 실시예들에서, FEM 회로부(200)의 전송 신호 경로는 또한 각각의 주파수 스펙트럼에 대한 전력 증폭기(PA)(210) 및 BPF, LPF 또는 다른 유형의 필터와 같은 하나 이상의 필터(212), 및 하나 이상의 안테나(101)(도 1)에 의한 후속 전송을 위해 상이한 스펙트럼들 중 하나의 신호들을 단일 전송 경로 상에 제공하기 위한 전송 신호 경로 듀플렉서(214)를 포함할 수 있다. 일부 실시예들에서, BT 통신들은 2.4GHz 신호 경로들을 이용할 수 있고, WLAN 통신들에 사용되는 것과 동일한 FEM 회로부(200)를 이용할 수 있다.

도 3은 일부 실시예들에 따른 라디오 IC 회로부(300)를 도시한다. 라디오 IC 회로부(300)는 WLAN 또는 BT 라디오 IC 회로부(106A/106B)(도 1)로서 사용하기에 적합할 수 있는 회로부의 일례이지만, 다른 회로 구성들도 적합할 수 있다.

일부 실시예들에서, 라디오 IC 회로부(300)는 수신 신호 경로 및 전송 신호 경로를 포함할 수 있다. 라디오 IC 회로부(300)의 수신 신호 경로는 예를 들어 하향 변환 믹서 회로부와 같은 믹서 회로부(302), 증폭기 회로부(306), 및 필터 회로부(308)를 포함할 수 있다. 라디오 IC 회로부(300)의 전송 신호 경로는 필터 회로부(312), 및 상향 변환 믹서 회로부와 같은 믹서 회로부(314)를 적어도 포함할 수 있다. 라디오 IC 회로부(300)는 또한 믹서 회로부(302) 및 믹서 회로부(314)에 의해 사용될 주파수(305)를 합성하기 위한 합성기 회로부(304)를 포함할 수 있다. 믹서 회로부(302 및/또는 314)는 일부 실시예들에 따라 각각 직접 변환 기능을 제공하도록 구성될 수 있다. 후자의 유형의 회로부는 표준 수퍼 헤테로다인 믹서 회로부들에 비해 훨씬 단순한 아키텍처들을 제공하며, 이에 의해 발생하는 임의의 깜박임 잡음(flicker noise)은 예를 들어 OFDM 변조를 사용하여 완화될 수 있다. 도 3은 라디오 IC 회로부의 단순화된 버전만을 도시하고, 도시되지는 않았지만 각각의 도시된 회로부들이 하나 초과의 컴포넌트를 포함할 수 있는 실시예들을 포함할 수 있다. 예를 들어, 믹서 회로부(302 및/또는 314)는 각각 하나 이상의 믹서를 포함할 수 있고, 필터 회로부(308 및/또는 312)는 애플리케이션 요구들에 따라 하나 이상의 BPF 및/또는 LPF와 같은 하나 이상의 필터를 각각 포함할 수 있다. 예를 들어, 믹서 회로부들이 직접 변환 유형인 경우, 그들 각각은 두 개 이상의 믹서를 포함할 수 있다.

일부 실시예들에서, 믹서 회로부(302)는 합성기 회로부(304)에 의해 제공되는 합성 주파수(305)에 기초하여 FEM 회로부(104)(도 1)로부터 수신된 RF 신호들(207)을 하향 변환하도록 구성될 수 있다. 증폭기 회로부(306)는 하향 변환된 신호들을 증폭하도록 구성될 수 있고, 필터 회로부(308)는 출력 기저대역 신호들(307)을 생성하기 위해 하향 변환된 신호들로부터 원하지 않는 신호들을 제거하도록 구성된 LPF를 포함할 수 있다. 출력 기저대역 신호들(307)은 추가 프로세싱을 위해 기저대역 프로세싱 회로부(108)(도 1)에 제공될 수 있다. 일부 실시예들에서, 출력 기저대역 신호들(307)은 제로-주파수 기저대역 신호들일 수 있지만, 이것이 필수적이지는 않다. 일부 실시예들에서, 믹서 회로부(302)는 수동 믹서를 포함할 수 있지만, 실시예들의 범위는 이와 관련하여 제한되지 않는다.

일부 실시예들에서, 믹서 회로부(314)는 FEM 회로부(104)에 대한 RF 출력 신호들(209)을 생성하기 위해 합성기 회로부(304)에 의해 제공되는 합성 주파수(305)에 기초하여 입력 기저대역 신호들(311)을 상향 변환하도록 구성될 수 있다. 기저대역 신호들(311)이 기저대역 프로세싱 회로부(108)에 의해 제공될 수 있고 필터 회로부(312)에 의해 필터링될 수 있다. 필터 회로부(312)는 LPF 또는 BPF를 포함할 수 있지만, 실시예들의 범위는 이와 관련하여 제한되지 않는다.

일부 실시예들에서, 믹서 회로부(302) 및 믹서 회로부(314)는 각각 둘 이상의 믹서를 포함할 수 있고, 합성기 회로부(304)의 도움과 함께 각각 직교 하향 변환 및/또는 상향 변환을 위해 배열될 수 있다. 일부 실시예들에서, 믹서 회로부(302) 및 믹서 회로부(314)는 각각 이미지 제거(예를 들어, Hartley 이미지 제거)를 위해 각각 구성된 2개 이상의 믹서를 포함할 수 있다. 일부 실시예들에서, 믹서 회로부(302) 및 믹서 회로부(314)는 각각 직접 하향 변환 및/또는 직접 상향 변환을 위해 배열될 수 있다. 일부 실시예들에서, 믹서 회로부(302) 및 믹서 회로부(314)는 슈퍼-헤테로다인 동작을 위해 구성될 수 있지만, 이것이 필수적인 것은 아니다.

일 실시예에 따라, 믹서 회로부(302)는 (예를 들어 동위상(I) 및 직교 위상(Q) 경로들을 위한) 직교 수동 믹서들을 포함할 수 있다. 그러한 실시예들에서, 도 2의 RF 입력 신호(207)는 기저대역 프로세서에 송신될 I 및 Q 기저대역 출력 신호들을 제공하기 위해 하향 변환될 수 있다.

직교 수동 믹서들은 합성기 회로부(304)(도 3)의 LO 주파수(305)와 같은 국부 발진기 또는 합성기로부터 LO 주파수(fLO)를 수신하도록 구성될 수 있는 직교 회로부에 의해 제공되는 0도 및 90도 시변 LO 스위칭 신호들에 의해 구동될 수 있다. 일부 실시예들에서, LO 주파수는 반송파 주파수일 수 있는 반면, 다른 실시예들에서, LO 주파수는 반송파 주파수의 일부(예를 들어, 반송파 주파수의 1/2, 반송파 주파수의 1/3)일 수 있다. 일부 실시예들에서, 0도 및 90도 시변 스위칭 신호들은 합성기에 의해 생성될 수 있지만, 실시예들의 범위는 이와 관련하여 제한되지 않는다.

일부 실시예들에서, LO 신호들은 듀티 사이클(LO 신호가 하이인 한 주기의 백분율) 및/또는 오프셋(주기의 시작점들 간의 차이)이 다를 수 있다. 일부 실시예들에서, LO 신호들은 25% 듀티 사이클 및 50% 오프셋을 가질 수 있다. 일부 실시예들에서, 믹서 회로부의 각각의 브랜치(예를 들어, 동위상(I) 및 직교 위상(Q) 경로)는 25% 듀티 사이클로 동작할 수 있고, 이는 전력 소비의 상당한 감소를 초래할 수 있다.

RF 입력 신호(207)(도 2)는 평형 신호(balanced signal)를 포함할 수 있지만, 실시예들의 범위는 이와 관련하여 제한되지 않는다. I 및 Q 기저대역 출력 신호들은 증폭기 회로부(306)(도 3)와 같은 저잡음 증폭기에, 또는 필터 회로부(308)(도 3)에 제공될 수 있다.

일부 실시예들에서, 출력 기저대역 신호들(307) 및 입력 기저대역 신호들(311)은 아날로그일 수 있지만, 실시예들의 범위는 이와 관련하여 제한되지 않는다. 일부 대안적인 실시예들에서, 출력 기저대역 신호들(307) 및 입력 기저대역 신호들(311)은 디지털일 수 있다. 이러한 대안적인 실시예들에서, 라디오 IC 회로부는 아날로그-디지털 변환기(ADC) 및 디지털-아날로그 변환기(DAC) 회로부를 포함할 수 있다.

일부 이중 모드 실시예들에서, 각각의 스펙트럼에 대한 또는 여기에 언급되지 않은 다른 스펙트럼들에 대한 신호들을 프로세싱하기 위해 별개의 라디오 IC 회로부가 제공될 수 있지만, 실시예들의 범위는 이와 관련하여 제한되지 않는다.

일부 실시예들에서, 합성기 회로부(304)는 분수분주형(fractional)-N 합성기 또는 분수분주형 N/N+1 합성기일 수 있지만, 다른 유형들의 주파수 합성기들이 적합할 수 있으므로, 실시예들의 범위는 이와 관련하여 제한되지 않는다. 일부 실시예들에서, 합성기 회로부(304)는 델타-시그마 합성기, 주파수 체배기(frequency multiplier), 또는 주파수 분할기를 갖는 위상 동기 루프를 포함하는 합성기일 수 있다. 일부 실시예에 따르면, 합성기 회로부(304)는 디지털 주파수 합성기 회로부를 포함할 수 있다. 디지털 합성기 회로부를 사용하는 것의 이점은, 그것이 여전히 일부 아날로그 컴포넌트들을 포함할 수 있지만 그 풋프린트는 아날로그 합성기 회로부의 풋프린트보다 훨씬 더 축소될 수 있다는 것이다. 일부 실시예들에서, 합성기 회로부(304)로의 주파수 입력은 전압 제어 발진기(VCO)에 의해 제공될 수 있지만, 그것이 필수적인 것은 아니다. 분할기 제어 입력은 원하는 출력 주파수(305)에 따라 기저대역 프로세싱 회로부(108)(도 1) 또는 호스트 프로세서(111)(도 1)에 의해 추가로 제공될 수 있다. 일부 실시예들에서, 분할기 제어 입력(예를 들어, N)은 호스트 프로세서(111)에 의해 결정되거나 지시되는 채널 번호 및 채널 중심 주파수에 기초하여 (예를 들어, Wi-Fi 카드 내의) 룩업 테이블로부터 결정될 수 있다.

일부 실시예들에서, 합성기 회로부(304)는 출력 주파수(305)로서 반송파 주파수를 생성하도록 구성될 수 있는 반면, 다른 실시예들에서, 출력 주파수(305)는 반송파 주파수의 일부(예를 들어, 반송파 주파수의 1/2, 반송파 주파수의 1/3)일 수 있다. 일부 실시예들에서, 출력 주파수(305)는 LO 주파수(fLO)일 수 있다.

도 4는 일부 실시예들에 따라 도 1의 라디오 아키텍처에서 사용하기 위한 기저대역 프로세싱 회로부(400)를 도시한다. 기저대역 프로세싱 회로부(400)는 기저대역 프로세싱 회로부(108)(도 1)로서 사용하기에 적합할 수 있는 회로부의 일례이지만, 다른 회로 구성들도 적합할 수 있다. 기저대역 프로세싱 회로부(400)는 라디오 IC 회로부(106)(도 1)에 의해 제공되는 수신 기저대역 신호들(309)을 프로세싱하기 위한 수신 기저대역 프로세서(RX BBP)(402) 및 라디오 IC 회로부(106)를 위한 전송 기저대역 신호들(311)을 생성하기 위한 전송 기저대역 프로세서(TX BBP)(404)를 포함할 수 있다. 기저대역 프로세싱 회로부(400)는 또한 기저대역 프로세싱 회로부(400)의 동작들을 조정하기 위한 제어 로직(406)을 포함할 수 있다.

일부 실시예들에서(예를 들어, 아날로그 기저대역 신호들이 기저대역 프로세싱 회로부(400)와 라디오 IC 회로부(106) 사이에서 교환될 때), 기저대역 프로세싱 회로부(400)는 라디오 IC 회로부(106)로부터 수신된 아날로그 기저대역 신호들(309)을 RX BBP(402)에 의해 프로세싱하기 위한 디지털 기저대역 신호들로 변환하기 위한 아날로그-디지털 변환기(ADC)(410)를 포함할 수 있다. 이러한 실시예들에서, 기저대역 프로세싱 회로부(400)는 또한 TX BBP(404)로부터의 디지털 기저대역 신호들을 아날로그 기저대역 신호들(311)로 변환하기 위해 디지털-아날로그 변환기(DAC)(408)를 포함할 수 있다.

예컨대 WBPC(108A)를 통해 OFDM 신호들 또는 OFDMA 신호들을 통신하는 일부 실시예들에서, TX BBP(404)는 역 고속 푸리에 변환(IFFT)을 수행함으로써 전송에 적절하게 OFDM 또는 OFDMA 신호들을 생성하도록 구성될 수 있다. RX BBP(402)는 FFT를 수행함으로써, 수신된 OFDM 신호들 또는 OFDMA 신호들을 프로세싱하도록 구성될 수 있다. 일부 실시예들에서, RX BBP(402)는 자기상관을 수행함으로써 OFDM 신호 또는 OFDMA 신호의 존재를 검출하고, 짧은 프리앰블과 같은 프리앰블을 검출하고, 상호상관을 수행함으로써 긴 프리앰블을 검출하도록 구성될 수 있다. 프리앰블들은 Wi-Fi 통신을 위한 미리 결정된 프레임 구조의 일부일 수 있다.

다시 도 1을 참조하면, 일부 실시예들에서, 하나 이상의 안테나(101)(도 1)는 각각, 예를 들어 다이폴 안테나, 모노폴 안테나, 패치 안테나, 루프 안테나, 마이크로스트립 안테나, 또는 RF 신호 전송에 적합한 다른 유형들의 안테나들을 포함하는 하나 이상의 지향성 또는 전방향성 안테나를 포함할 수 있다. 일부 다중 입력 다중 출력(MIMO) 실시예들에서, 안테나들은 공간 다이버시티 및 결과적으로 발생할 수 있는 상이한 채널 특성들을 이용하기 위해 효과적으로 분리될 수 있다. 하나 이상의 안테나(101)는 각각 위상 어레이 안테나들의 세트를 포함할 수 있지만, 실시예들은 이에 제한되지 않는다.

라디오 아키텍처(100)가 여러 개의 개별 기능 요소를 갖는 것으로 예시되어 있지만, 기능 요소들 중 하나 이상이 결합될 수 있고, 디지털 신호 프로세서(DSP) 및/또는 다른 하드웨어 요소들을 포함하는 프로세싱 요소들과 같은, 소프트웨어로 구성된 요소들의 조합들에 의해 구현될 수 있다. 예를 들어, 일부 요소들은 적어도 여기에 설명된 기능들을 수행하기 위해, 하나 이상의 마이크로프로세서, DSP, 필드 프로그래밍가능한 게이트 어레이(FPGA), 주문형 집적 회로(ASIC), 무선 주파수 집적 회로(RFIC), 및 적어도 본 명세서에 설명된 기능들을 수행하기 위한 다양한 하드웨어 및 로직 회로부의 조합들을 포함할 수 있다. 일부 실시예들에서, 기능 요소들은 하나 이상의 프로세싱 요소에서 동작하는 하나 이상의 프로세스를 지칭할 수 있다.

도 5는 일부 실시예들에 따른 인터페이스 카드의 하이레벨 다이어그램(500)을 도시한다. 도 5를 참조하면, 인터페이스 카드(506)는 전력 스위치(512)를 통해 호스트 시스템(예를 들어, 호스트 마더보드)에 통신가능하게 결합된다. 인터페이스 카드(506)는 PMIC(508) 및 디바이스 회로부(510)(예를 들어, 인터페이스 카드에 의해 수행되는 기능들에 연관된 SOC 디바이스들 및 다른 회로부)를 포함한다.

외부 전력 공급부(504)는 전력 스위치(512)의 입력 포트(514)에 입력 전압 신호(522)를 제공하도록 구성된다. 호스트 시스템(502)은 전력 스위치의 GPIO 커넥터에서 수신될 수 있는 전력 인에이블 신호(518)를 생성할 수 있다. 전력 스위치(512)는 전력 스위치의 출력 포트(516)로부터 인터페이스 카드(506)로 통신되는 전압 신호(522)로서의 입력 전압 신호(520)의 공급을 인에이블 또는 디스에이블할 수 있다. 전압 신호(522)는 디바이스 회로부(510)에 대한 출력 전압 신호들(526)을 생성하기 위해 PMIC(508)에 의해 사용된다. 일부 양태들에서, 전압 신호(522)는 GPIO 커넥터(509)(예를 들어, GPIO 커넥터의 인에이블/디스에이블 핀)에서 수신되는 제2 전력 인에이블 신호(524)를 생성하기 위해 전압 분배기(511)에 의해 축소될 수 있다. 이와 관련하여, 제2 전력 인에이블 신호(524)는 출력 전압 신호들(526)의 생성을 인에이블 또는 디스에이블하기 위해 사용된다.

일부 실시예들에서, 호스트 시스템(502)과 인터페이스 카드(506) 사이의 직렬 통신 경로에서 전력 스위치(512)를 사용하는 것은 과도한 전력 소모 및 시스템 비용 비효율성을 유발할 수 있다. 도 6은 활성 전력 손실을 줄이고 대기 전력 및 디바이스 배터리 수명 특성들을 개선하는, 외부 전력 스위치를 사용하지 않고 개시된 기술들을 사용하는 대안적인 실시예를 도시한다. 도 6의 실시예의 추가적인 이점들은 총 시스템 비용의 감소 뿐만 아니라 회로 보드 공간의 감소를 포함한다.

도 6은 일부 실시예에 따른 전력 인에이블 시그널링을 사용하는 PMIC(610)를 갖는 인터페이스 카드(608)의 하이레벨 다이어그램(600)을 도시한다. 도 6을 참조하면, 인터페이스 카드(608)는 호스트 프로세서(604) 및 외부 전력 공급부(606)와 함께 호스트 시스템(602)(예를 들어, 호스트 마더보드)에 통신가능하게 결합된다. 인터페이스 카드(608)는 PMIC(610) 및 디바이스 회로부(616)(예를 들어, 인터페이스 카드(608)에 의해 수행되는 기능들에 연관된 SOC 디바이스들 및 다른 회로부)를 포함한다. PMIC(610)는 호스트 프로세서(604)로부터 신호들을 수신하도록 구성된 GPIO 커넥터(614) 및 PMIC 프로세서(612)를 포함한다. 인터페이스 카드(608)는 그래픽 카드, 네트워크 카드(예를 들어, 모뎀 카드), SSD 카드(예를 들어, Key-E 및 Key-M 기반 카드를 포함한 M.2 기반 카드), 디스플레이 카드 등을 포함할 수 있다.

일부 실시예들에서, PMIC(610)는 인터페이스 카드(608)의 회로 보드에 실장된다. PMIC 프로세서(612)는 인터페이스 카드 외부에 있는 전력 공급부(606)로부터 입력 전압 신호(620)를 수신하도록 구성된다. PMIC 프로세서(612)는 입력 전압 신호에 기초하여 적어도 하나의 출력 전압 신호(618)를 생성하도록 추가로 구성된다. 적어도 하나의 출력 전압 신호(618)는 디바이스 회로부(616)에 공급된다. PMIC 프로세서(612)는 호스트 프로세서(604)로부터 발생하는 전력 인에이블 신호(622)를 검출하도록 더 구성된다. 전력 인에이블 신호(622)는 PMIC(610)의 GPIO 커넥터(614)에서 검출된다. PMIC 프로세서(612)는 전력 인에이블 신호(622)에 기초하여 적어도 하나의 출력 전압 신호(618)의 생성을 비활성화하도록 추가로 구성된다.

일부 실시예들에서, PMIC 프로세서(612)는 전력 인에이블 신호(622)에 기초하여 PMIC(610)를 디바이스 저전력 상태에 두도록 구성된다. 일부 양태들에서, 디바이스의 저전력 상태는 D3Cold 저전력 하위-상태이다.

일부 실시예들에서, 전력 인에이블 신호(622)는 GPIO 커넥터(614)의 GPIO 핀에서 어서트된 논리 하이 신호이다. 추가적으로, PMIC 프로세서(612)는 GPIO 핀에서 어서트된 논리 하이 신호에 기초하여 적어도 하나의 출력 전압 신호(618)의 생성을 수행하도록 구성된다.

일부 실시예들에서, PMIC 프로세서(612)는 논리 하이 신호가 GPIO 커넥터(614)의 GPIO 핀에서 디-어서트되는 것을 검출하도록 구성된다. PMIC 프로세서(612)는 논리 하이 신호가 GPIO 핀에서 디-어서트되는 것에 기초하여 적어도 하나의 출력 전압 신호(618)의 생성을 비활성화하도록 추가로 구성된다.

일부 실시예들에서, PMIC 프로세서(612)는 전력 인에이블 신호(622)를 GPIO 커넥터(614)의 GPIO 핀에서 어서트된 논리 로우 신호로서 검출하도록 구성된다. PMIC 프로세서(612)는 논리 로우 신호가 GPIO 핀에서 어서트되는 것에 기초하여 적어도 하나의 출력 전압 신호(618)의 생성을 비활성화하도록 추가로 구성된다.

일부 실시예들에서, 디바이스 회로부(616)는 카드 전자기계(CEM) 기반 디바이스이고, 전력 인에이블 신호(622)는 PMIC(610)의 통합 테스트 액션 그룹(Joint Test Action Group)(JTAG) 커넥터 핀에서 검출된다.

일부 실시예들에서, 전력 인에이블 신호(622)는 PMIC(610)의 미사용 핀 또는 예비 핀에서 검출된다.

도 7은 일부 실시예들에 따른 인터페이스 카드에 공급되는 전력을 제어하기 위한 방법(700)의 흐름도를 도시한다. 도 7을 참조하면, 방법(700)은 PMIC 프로세서(예를 들어, 도 6의 PMIC 프로세서(612)) 또는 컴퓨팅 디바이스의 다른 프로세서(예를 들어, 도 8에 도시된 디바이스(800)의 하드웨어 프로세서(802))와 같은 PMIC 회로부에 의해 실행될 수 있는 동작들(702, 704, 706, 및 708)을 포함한다.

동작(702)에서, 입력 전압 신호(예를 들어, 전압 신호(620))는 인터페이스 카드의 외부에 있는 전력 공급부(예를 들어, 전력 공급부(606))로부터 인터페이스 카드의 PMIC(예를 들어, 인터페이스 카드(608)의 PMIC(610))에서 수신된다.

동작(704)에서, 입력 전압 신호에 기초하여 적어도 하나의 출력 전압 신호(예를 들어, 적어도 하나의 출력 전압 신호(618))가 생성된다. 적어도 하나의 출력 전압 신호는 인터페이스 카드의 시스템-온-칩(SOC) 디바이스(예를 들어, 디바이스 회로부(616))에 공급된다.

동작(706)에서, 호스트 시스템의 호스트 프로세서로부터 발생하는 전력 인에이블 신호가 검출된다. 예를 들어, PMIC 프로세서(612)는 호스트 프로세서(604)로부터의 전력 인에이블 신호(622)를 검출한다. 전력 인에이블 신호(622)는 PMIC(610)의 GPIO 커넥터(614)에서 검출된다.

동작(708)에서, 전력 인에이블 신호(622)에 기초하여 적어도 하나의 출력 전압 신호의 생성이 비활성화된다.

일부 실시예들에서, PMIC(610)는 전력 인에이블 신호(622)에 기초하여 디바이스 저전력 상태에 놓인다. 디바이스 저전력 상태는 D3Cold 저전력 하위-상태를 포함할 수 있다.

일부 실시예들에서, 전력 인에이블 신호(622)는 GPIO 커넥터(614)의 GPIO 핀에서 어서트된 논리 하이 신호이다. PMIC 프로세서(612)는 GPIO 핀에서 어서트된 논리 하이 신호에 기초하여 적어도 하나의 출력 전압 신호(618)의 생성을 수행할 수 있다.

일부 실시예들에서, PMIC 프로세서(612)는 GPIO 커넥터의 GPIO 핀에서 논리 하이 신호가 디어서트됨을 검출할 수 있고, GPIO 핀에서 논리 하이 신호가 디어서트는 것에 기초하여 적어도 하나의 출력 전압 신호(618)의 생성을 비활성화할 수 있다.

일부 실시예들에서, PMIC 프로세서(612)는 GPIO 커넥터의 GPIO 핀에서 논리 로우 신호가 어서트됨을 검출할 수 있고, GPIO 핀에서 논리 로우 신호가 어서트되는 것에 기초하여 적어도 하나의 출력 전압 신호의 생성을 비활성화할 수 있다.

도 8은 본 명세서에서 논의된 기술들(예를 들어, 방법론들) 중 임의의 하나 이상이 수행될 수 있는 예시적인 머신(800)의 블록도를 도시한다. 대안적인 실시예들에서, 머신(800)은 독립형 디바이스로서 동작할 수 있거나 다른 머신들에 연결(예를 들어, 네트워킹)될 수 있다. 네트워킹 배치에서, 머신(800)은 서버-클라이언트 네트워크 환경들에서 서버 머신, 클라이언트 머신, 또는 둘 다의 자격으로 동작할 수 있다. 예에서, 머신(800)은 피어-투-피어(P2P)(또는 다른 분산) 네트워크 환경에서 피어 머신으로서 동작할 수 있다. 머신(800)은 개인용 컴퓨터(PC), 태블릿 PC, 셋톱박스(STB), 개인 휴대 정보 단말기(PDA), 휴대용 통신 디바이스, 이동 전화, 스마트폰, 웹 기기, 네트워크 라우터, 스위치 또는 브리지, 또는 해당 머신이 취해야 할 조치들을 지정하는 명령어들(순차적이든 아니든)을 실행할 수 있는 임의의 머신일 수 있다. 또한, 단일 머신만이 도시되어 있지만, "머신"이라는 용어는 또한 클라우드 컴퓨팅, SaaS(Software as a Service), 다른 컴퓨터 클러스터 구성들과 같이, 본 명세서에 논의된 방법론들 중 임의의 하나 이상을 수행하기 위해 명령어들의 세트(또는 복수의 세트)를 개별적으로 또는 공동으로 실행하는 머신들의 임의의 컬렉션을 포함하는 것으로 간주된다.

머신(예를 들어, 컴퓨터 시스템)(800)은 하드웨어 프로세서(802)(예를 들어, 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 하드웨어 프로세서 코어, 또는 이들의 임의의 조합), 메인 메모리(804), 및 정적 메모리(806)를 포함할 수 있고, 그것의 일부 또는 전부는 인터링크(예를 들어, 버스)(808)를 통해 서로 통신할 수 있다.

메인 메모리(804)의 구체적인 예들은 랜덤 액세스 메모리(RAM) 및 반도체 메모리 디바이스들을 포함하며, 이는 일부 실시예들에서 레지스터들과 같은 반도체들 내의 저장 위치들을 포함할 수 있다. 정적 메모리(806)의 구체적인 예들은 반도체 메모리 디바이스들(예를 들어, 전기적으로 프로그래밍가능한 판독전용 메모리(Electrically Programmable Read-Only Memory)(EPROM), 전기적으로 소거가능하고 프로그래밍가능한 판독전용 메모리(Electrically Erasable Programmable Read-Only Memory)(EEPROM)) 및 플래시 메모리 디바이스들과 같은 비휘발성 메모리; 내부 하드 디스크들 및 이동식 디스크들과 같은 자기 디스크들; 광자기 디스크들; RAM; 및 CD-ROM 및 DVD-ROM 디스크들을 포함한다.

머신(800)은 디스플레이 디바이스(810), 입력 디바이스(812)(예를 들어, 키보드), 및 사용자 인터페이스(UI) 내비게이션 디바이스(814)(예를 들어, 마우스)를 더 포함할 수 있다. 예에서, 디스플레이 디바이스(810), 입력 디바이스(812), 및 UI 내비게이션 디바이스(814)는 터치 스크린 디스플레이일 수 있다. 머신(800)은 추가로 저장 디바이스(예를 들어, 드라이브 유닛 또는 다른 대용량 저장 디바이스)(816), 신호 생성 디바이스(818)(예를 들어, 스피커), 네트워크 인터페이스 디바이스(820), 및 전지구적 측위 시스템(GPS) 센서, 나침반, 가속도계 또는 다른 센서들과 같은 하나 이상의 센서(821)를 포함할 수 있다. 머신(800)은 하나 이상의 주변 디바이스(예를 들어, 프린터, 카드 판독기 등)와 통신하거나 그를 제어하기 위해, 직렬(예를 들어, 범용 직렬 버스(USB), 병렬, 또는 다른 유선 또는 무선(예를 들어, 적외선(IR), 근거리장 통신(NFC) 등) 연결과 같은 출력 컨트롤러(828)를 포함할 수 있다. 일부 실시예들에서, 프로세서(802) 및/또는 명령어들(824)은 프로세싱 회로부 및/또는 트랜시버 회로부를 포함할 수 있다.

저장 디바이스(816)는 본 명세서에 설명된 기술 또는 기능 중 임의의 하나 이상을 구현하거나 이에 의해 활용되는 데이터 구조 또는 명령어(824)(예를 들어, 소프트웨어)의 하나 이상의 세트가 저장되어 있는 머신 판독가능한 매체(822)를 포함할 수 있다. 명령어(824)는 또한 머신(800)에 의한 실행 동안 메인 메모리(804), 정적 메모리(806), 또는 하드웨어 프로세서(802) 내에 완전히 또는 적어도 부분적으로 상주할 수 있다. 예에서, 하드웨어 프로세서(802), 메인 메모리(804), 정적 메모리(806), 또는 저장 디바이스(816) 중 하나 또는 임의의 조합은 머신 판독가능한 매체를 구성할 수 있다.

머신 판독가능한 매체의 구체적인 예들은 반도체 메모리 디바이스(예를 들어, EPROM 또는 EEPROM) 및 플래시 메모리 디바이스와 같은 비휘발성 메모리; 내부 하드 디스크들 및 이동식 디스크들과 같은 자기 디스크들; 광자기 디스크들; RAM; 및 CD-ROM 및 DVD-ROM 디스크들을 포함할 수 있다.

머신 판독가능한 매체(822)가 단일 매체로서 도시되어 있지만, "머신 판독가능한 매체"라는 용어는 하나 이상의 명령어(824)를 저장하도록 구성된 단일 매체 또는 복수의 매체(예를 들어, 중앙집중형 또는 분산형 데이터베이스, 및/또는 연관된 캐시들 및 서버들)를 포함할 수 있다.

머신(800)의 장치는 하드웨어 프로세서(802)(예를 들어, 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 하드웨어 프로세서 코어, 또는 이들의 임의의 조합), 메인 메모리(804) 및 정적 메모리(806), 하나 이상의 센서(821), 네트워크 인터페이스 디바이스(820), 안테나들(860), 디스플레이 디바이스(810), 입력 디바이스(812), UI 내비게이션 디바이스(814), 저장 디바이스(816), 명령어들(824), 신호 생성 디바이스(818) 및 출력 컨트롤러(828) 중 하나 이상일 수 있다. 장치는 본 명세서에 개시된 방법들 및/또는 동작들 중 하나 이상을 수행하도록 구성될 수 있다. 장치는 본 명세서에 개시된 방법들 및/또는 동작들 중 하나 이상을 수행하고, 및/또는 본 명세서에 개시된 방법들 및/또는 동작들 중 하나 이상의 일부를 수행하기 위한 머신(800)의 컴포넌트로서 의도될 수 있다. 일부 실시예들에서, 장치는 전력을 수신하기 위한 핀 또는 다른 수단을 포함할 수 있다. 일부 실시예들에서, 장치는 전력 조절 하드웨어를 포함할 수 있다.

"머신 판독가능한 매체"라는 용어는 머신(800)에 의한 실행을 위한 명령어들을 저장, 인코딩 또는 운반할 수 있고, 머신(800)으로 하여금 본 개시내용의 기술들 중 임의의 하나 이상을 수행하게 하거나, 그러한 명령어들에 의해 사용되거나 그에 연관된 데이터 구조들을 저장, 인코딩 또는 운반할 수 있는 임의의 매체를 포함할 수 있다. 제한이 아닌 머신 판독가능한 매체의 예들은 고체 상태 메모리 및 광학 및 자기 매체를 포함할 수 있다. 머신 판독가능한 매체의 구체적인 예들은 반도체 메모리 디바이스들(예를 들어, 전기적으로 프로그래밍가능한 판독전용 메모리(EPROM), 전기적으로 소거가능하고 프로그래밍가능한 판독전용 메모리(EEPROM)) 및 플래시 메모리 디바이스들과 같은 비휘발성 메모리; 내부 하드 디스크들 및 이동식 디스크들과 같은 자기 디스크들; 광자기 디스크들; 랜덤 액세스 메모리(RAM); 및 CD-ROM 및 DVD-ROM 디스크들을 포함할 수 있다. 일부 예들에서, 머신 판독가능한 매체는 비-일시적 머신 판독가능한 매체를 포함할 수 있다. 일부 예들에서, 머신 판독가능한 매체는 일시적인 전파 신호가 아닌 머신 판독가능한 매체를 포함할 수 있다.

명령어들(824)은 다수의 전송 프로토콜(예를 들어, 프레임 릴레이, 인터넷 프로토콜(IP), 전송 제어 프로토콜(TCP), 사용자 데이터그램 프로토콜(UDP), 하이퍼텍스트 전송 프로토콜(HTTP) 등) 중 임의의 것을 이용하는 네트워크 인터페이스 디바이스(820)를 통해 전송 매체를 이용하여 통신 네트워크(826)를 통해 더 전송 또는 수신될 수 있다. 예시적인 통신 네트워크들은 다른 것들 중에서도, 근거리 통신망(LAN), 광역 통신망(WAN), 패킷 데이터 네트워크(예를 들어, 인터넷), 이동 전화 네트워크들(예를 들어, 셀룰러 네트워크들), POTS(Plain Old Telephone) 네트워크들, 및 무선 데이터 네트워크들(예를 들어, Wi-Fi®로 알려진 IEEE(Institute of Electrical and Electronics Engineers) 802.11 표준 제품군, WiMax®로 알려진 IEEE 802.16 표준 제품군), IEEE 802.15.4 표준 제품군, LTE(Long Term Evolution) 표준 제품군, UMTS(Universal Mobile Telecommunications System) 표준 제품군, 피어-투-피어(P2P) 네트워크를 포함할 수 있다.

예에서, 네트워크 인터페이스 디바이스(820)는 통신 네트워크(826)에 연결하기 위한 하나 이상의 물리적 잭(예를 들어, 이더넷, 동축 또는 전화 잭) 또는 하나 이상의 안테나를 포함할 수 있다. 예에서, 네트워크 인터페이스 디바이스(820)는 적어도 하나의 단일 입력 다중 출력(SIMO), 다중 입력 다중 출력(MIMO) 또는 다중 입력 단일 출력(MISO) 기술을 사용하여 무선으로 통신하기 위한 하나 이상의 안테나(860)를 포함할 수 있다. 일부 예들에서, 네트워크 인터페이스 디바이스(820)는 다중 사용자 MIMO 기술들을 사용하여 무선으로 통신할 수 있다. "전송 매체"라는 용어는 머신(800)에 의한 실행을 위해 명령어들을 저장, 인코딩 또는 운반할 수 있는 임의의 무형 매체를 포함하는 것으로 간주되어야 하며, 이러한 소프트웨어의 통신을 용이하게 하는 디지털 또는 아날로그 통신 신호들 또는 기타 무형 매체를 포함한다.

본 명세서에 설명된 예들은 로직, 또는 다수의 컴포넌트, 모듈 또는 메커니즘을 포함할 수 있거나 이에 대해 동작할 수 있다. 모듈들은 지정된 동작들을 수행할 수 있는 유형 엔티티(예를 들어, 하드웨어)이고, 특정 방식으로 구성 또는 배열될 수 있다. 예에서, 회로들은 모듈로서 지정된 방식으로 (예를 들어, 내부적으로 또는 다른 회로들과 같은 외부 엔티티들과 관련하여) 배열될 수 있다. 예에서, 하나 이상의 컴퓨터 시스템(예를 들어, 독립 실행형, 클라이언트 또는 서버 컴퓨터 시스템)의 전체 또는 일부, 또는 하나 이상의 하드웨어 프로세서는 지정된 동작들을 수행하도록 동작하는 모듈로서 펌웨어 또는 소프트웨어(예를 들어, 명령어들, 애플리케이션 부분, 또는 애플리케이션)에 의해 구성될 수 있다. 예에서 소프트웨어는 머신 판독가능한 매체에 상주할 수 있다. 예에서, 소프트웨어는 모듈의 기본 하드웨어에 의해 실행될 때, 하드웨어로 하여금 지정된 동작들을 수행하게 한다.

따라서, "모듈"이라는 용어는 지정된 방식으로 동작하도록, 또는 본 명세서에 설명된 임의의 동작의 일부 또는 전부를 수행하도록, 물리적으로 구성되거나, 구체적으로 구성되거나(예를 들어, 배선 고정), 일시적으로(예를 들어, 과도적으로) 구성(예를 들어, 프로그래밍)되는 엔티티일 수 있는 유형 엔티티를 포괄하는 것으로 이해된다. 모듈들이 일시적으로 구성되는 예들을 고려할 때, 모듈들 각각은 임의의 한 순간에 인스턴스화될 필요가 없다. 예를 들어, 모듈들이 소프트웨어를 사용하여 구성된 범용 하드웨어 프로세서를 포함하는 경우, 범용 하드웨어 프로세서는 상이한 시간들에 각각의 상이한 모듈들로서 구성될 수 있다. 이에 따라, 소프트웨어는 예를 들어 하나의 순간에 특정 모듈을 구성하고 상이한 순간에 상이한 모듈을 구성하도록, 하드웨어 프로세서를 구성할 수 있다.

일부 실시예들은 소프트웨어 및/또는 펌웨어로 완전히 또는 부분적으로 구현될 수 있다. 이러한 소프트웨어 및/또는 펌웨어는 비-일시적 컴퓨터 판독가능한 저장 매체에 또는 그 저장 매체 상에 포함된 명령어들의 형태를 취할 수 있다. 그러면, 이러한 명령어들은 본 명세서에 설명된 동작들의 수행을 가능하게 하기 위해 하나 이상의 프로세서에 의해 판독 및 실행될 수 있다. 명령어는 소스 코드, 컴파일된 코드, 해석된 코드, 실행가능한 코드, 정적 코드, 동적 코드 및 그와 유사한 것과 같은 임의의 적절한 형태일 수 있지만 그에 제한되지 않는다. 그러한 컴퓨터 판독가능한 매체는 판독 전용 메모리(ROM); 랜덤 액세스 메모리(RAM); 자기 디스크 저장 매체; 광 저장 매체; 플래시 메모리 등과 같은, 하나 이상의 컴퓨터에 의해 판독가능한 형태로 정보를 저장하기 위한 임의의 유형 비-일시적 매체를 포함할 수 있지만 그에 제한되지 않는다.

위의 상세한 설명은 상세한 설명의 일부를 형성하는 첨부 도면들에 대한 참조를 포함한다. 도면들은 실시될 수 있는 특정 실시예들을 예시로서 도시한다. 이러한 실시예들은 또한 본 명세서에서 "예"로서 지칭된다. 그러한 예들은 도시되거나 설명된 것들 외의 요소들을 포함할 수 있다. 그러나, 도시되거나 설명된 요소들을 포함하는 예들도 고려된다. 또한, 본 명세서에 도시되거나 설명된 특정 예(또는 그것의 하나 이상의 양태)에 관하여 또는 다른 예들(또는 그것의 하나 이상의 양태)에 관하여, 도시되거나 설명된 요소들(또는 그것의 하나 이상의 양태)의 임의의 조합 또는 치환을 사용하는 예들이 또한 고려된다.

본 문서에 언급된 간행물들, 특허들 및 특허 문서들은 참조에 의해 개별적으로 포함된 것처럼, 그 전체내용이 참조에 의해 여기에 포함된다. 본 문서와 그와 같이 참조에 의해 포함된 문서들 간에 사용이 일치하지 않는 경우, 포함된 참조들에서의 사용은 본 문서의 사용을 보완하며; 양립할 수 없는 불일치의 경우, 본 문서에서의 사용이 우선한다.

본 문서에서, 단수 표현(용어 "a" 또는 "an")은 특허 문서들에서 일반적인 바와 같이, "적어도 하나" 또는 "하나 이상"의 임의의 다른 사례들 또는 사용들과는 독립적으로, 하나 또는 하나 초과를 포함하도록 사용된다. 본 문서에서, "또는"이라는 용어는 달리 언급되지 않는 한, 배타적이지 않은 것을 의미하도록, 또는 "A 또는 B"가 "B가 아니라 A", "A가 아니라 B" 및 "A 및 B"를 포함하도록 사용된다. 첨부된 청구항들에서, "포함하는(including)" 및 "여기서(in which)"라는 용어들은 "포함하는(comprising)" 및 "여기서(wherein)"라는 용어들 각각의 일반 영어 등가물로서 사용된다. 또한, 이하의 청구항들에서, "포함하는(including)" 및 "포함하는(comprising)"이라는 용어는 개방형(open-ended)이고, 즉 청구항 내에서 그러한 용어 뒤에 나열되는 것들에 더하여 요소들을 포함하는 시스템, 디바이스, 물품 또는 프로세스는 여전히 해당 청구항들의 범위에 속하는 것으로 간주된다. 또한, 이하의 청구항들에서, "제1", "제2" 및 "제3" 등의 용어들은 단지 라벨로서 사용되며, 그 대상들에 대한 수치적 순서를 시사하도록 의도되지 않는다.

위에서 설명된 실시예들은 설명된 기술들을 수행하는 명령어들을 실행하기 위한 프로세서를 포함할 수 있는 다양한 하드웨어 구성들로 구현될 수 있다. 그러한 명령어들은 적절한 저장 매체 또는 메모리 또는 다른 프로세서 실행가능한 매체와 같은 머신 판독가능한 매체에 포함될 수 있다.

본 명세서에 설명된 실시예들은 무선 근거리 통신망(WLAN), 3GPP(3rd Generation Partnership Project) UTRAN(Universal Terrestrial Radio Access Network), 또는 LTE(Long-Term-Evolution) 또는 LTE(Long-Term-Evolution) 통신 시스템의 일부와 같은 다수의 환경에서 구현될 수 있지만, 본 개시내용의 범위는 이와 관련하여 제한되지 않는다.

본 명세서에 언급된 안테나들은 예를 들어 다이폴 안테나, 모노폴 안테나, 패치 안테나, 루프 안테나, 마이크로스트립 안테나, 또는 RF 신호들의 전송에 적합한 다른 유형의 안테나들을 포함하는 하나 이상의 지향성 또는 전방향성 안테나를 포함할 수 있다. 일부 실시예들에서, 2개 이상의 안테나 대신에, 복수의 개구를 갖는 단일 안테나가 사용될 수 있다. 이러한 실시예들에서, 각각의 개구는 별개의 안테나로 간주될 수 있다. 일부 다중 입력 다중 출력(MIMO) 실시예들에서, 안테나들 각각과 전송 스테이션의 안테나들 사이에서 발생할 수 있는 공간 다이버시티 및 상이한 채널 특성들을 활용하기 위해 안테나들이 효과적으로 분리될 수 있다. 일부 MIMO 실시예들에서, 안테나들은 파장의 최대 1/10 이상만큼 분리될 수 있다.

주제의 설명된 구현들은 하나 이상의 특징을 예로서 아래에 예시된 바와 같이 단독으로 또는 조합하여 포함할 수 있다.

예 1은 인터페이스 카드로서, 회로 보드; 회로 보드 상에 실장되는 디바이스; 및 회로 보드 상에 실장되는 전력 관리 집적 회로(PMIC)를 포함하고, PMIC는 호스트 시스템의 호스트 프로세서에 통신가능하게 결합되는 PMIC 프로세서를 포함하고, PMIC 프로세서는 인터페이스 카드의 외부에 있는 전력 공급부로부터 입력 전압 신호를 수신하고; 입력 전압 신호에 기초하여 적어도 하나의 출력 전압 신호를 생성하고 - 적어도 하나의 출력 전압 신호는 디바이스에 공급됨 - ; 호스트 프로세서로부터 발생하는 전력 인에이블 신호를 검출하고 - 전력 인에이블 신호는 PMIC의 범용 입/출력(GPIO) 커넥터에서 검출됨 - ; 전력 인에이블 신호에 기초하여 적어도 하나의 출력 전압 신호의 생성을 비활성화하도록 구성되는 인터페이스 카드이다.

예 2에서, 예 1의 주제는, PMIC 프로세서가 전력 인에이블 신호에 기초하여 PMIC를 디바이스 저전력 상태로 두도록 구성되는 주제를 포함한다.

예 3에서, 예 2의 주제는 D3Cold 저전력 하위-상태를 포함한다.

예 4에서, 예 1-3의 주제는, 전력 인에이블 신호가 GPIO 커넥터의 GPIO 핀에서 어서트되는 논리 하이 신호이고, PMIC 프로세서는 GPIO 핀에서 어서트된 논리 하이 신호에 기초하여 적어도 하나의 출력 전압 신호의 생성을 수행하도록 구성되는 주제를 포함한다.

예 5에서, 예 4의 주제는, PMIC 프로세서가 논리 하이 신호가 GPIO 커넥터의 GPIO 핀에서 디어서트됨을 검출하고; 논리 하이 신호가 GPIO 핀에서 디어서트되는 것에 기초하여 적어도 하나의 출력 전압 신호의 생성을 비활성화하도록 구성되는 주제를 포함한다.

예 6에서, 예 4-5의 주제는, PMIC 프로세서가 논리 로우 신호가 GPIO 커넥터의 GPIO 핀에서 어서트됨을 검출하고; 논리 로우 신호가 GPIO 핀에서 어서트되는 것에 기초하여 적어도 하나의 출력 전압 신호의 생성을 비활성화하도록 구성되는 주제를 포함한다.

예 7에서, 예 1-6의 주제는, 디바이스는 카드 전자기계(CEM) 기반 디바이스이고, 전력 인에이블 신호는 커넥터의 통합 테스트 액션 그룹(JTAG) 커넥터 핀에서 검출되는 주제를 포함한다.

예 8에서, 예 1-7의 주제는, 전력 인에이블 신호가 커넥터의 미사용 핀에서 검출되는 주제를 포함한다.

예 9에서, 예 1-8의 주제는, 전력 인에이블 신호가 커넥터의 예비 핀에서 검출되는 주제를 포함한다.

예 10은 인터페이스 카드의 전력 관리 집적 회로(PMIC)에서 인터페이스 카드 외부에 있는 전력 공급부로부터 입력 전압 신호를 수신하는 단계; 입력 전압 신호에 기초하여 적어도 하나의 출력 전압 신호를 생성하는 단계 - 적어도 하나의 출력 전압 신호는 인터페이스 카드의 시스템-온-칩(SOC) 디바이스에 공급됨 - ; 호스트 시스템의 호스트 프로세서로부터 발생하는 전력 인에이블 신호를 검출하는 단계 - 전력 인에이블 신호는 PMIC의 범용 입/출력(GPIO) 커넥터에서 검출됨 - ; 및 전력 인에이블 신호에 기초하여 적어도 하나의 출력 전압 신호의 생성을 비활성화하는 단계를 포함하는 방법이다.

예 11에서, 예 10의 주제는 전력 인에이블 신호에 기초하여 PMIC를 디바이스 저전력 상태로 두는 단계를 포함한다.

예 12에서, 예 11의 주제는 D3Cold 저전력 하위-상태를 포함한다.

예 13에서, 예 10-12의 주제는, 전력 인에이블 신호가 GPIO 커넥터의 GPIO 핀에서 어서트되는 논리 하이 신호이고, 방법은 GPIO 핀에서 어서트된 논리 하이 신호에 기초하여 적어도 하나의 출력 전압 신호의 생성을 수행하는 단계를 더 포함하는 주제를 포함한다.

예 14에서, 예 13의 주제는, 논리 하이 신호가 GPIO 커넥터의 GPIO 핀에서 디어서트됨을 검출하는 단계; 및 논리 하이 신호가 GPIO 핀에서 디어서트되는 것에 기초하여 적어도 하나의 출력 전압 신호의 생성을 비활성화하는 단계를 포함한다.

예 15에서, 예 13-14의 주제는, 논리 로우 신호가 GPIO 커넥터의 GPIO 핀에서 어서트됨을 검출하는 단계; 및 논리 로우 신호가 GPIO 핀에서 어서트되는 것에 기초하여 적어도 하나의 출력 전압 신호의 생성을 비활성화하는 단계를 포함한다.

예 16은 저장된 명령어들을 포함하는 적어도 하나의 비-일시적 머신 판독가능한 저장 매체로서, 명령어들은 인터페이스 카드의 프로세싱 회로부에 의해 실행될 때, 프로세싱 회로부로 하여금: 인터페이스 카드의 전력 관리 집적 회로(PMIC)에서 인터페이스 카드 외부에 있는 전력 공급부로부터 입력 전압 신호를 수신하는 동작; 입력 전압 신호에 기초하여 적어도 하나의 출력 전압 신호를 생성하는 동작 - 적어도 하나의 출력 전압 신호는 시스템-온-칩(SOC) 디바이스에 공급됨 - ; 호스트 시스템의 호스트 프로세서로부터 발생하는 전력 인에이블 신호를 검출하는 동작 - 전력 인에이블 신호는 PMIC의 범용 입/출력(GPIO) 커넥터에서 검출됨 - ; 및 전력 인에이블 신호에 기초하여 적어도 하나의 출력 전압 신호의 생성을 비활성화하는 동작을 포함하는 동작들을 수행하게 하는, 적어도 하나의 비-일시적 머신 판독가능한 저장 매체이다.

예 17에서, 예 16의 주제는 프로세싱 회로부가 전력 인에이블 신호에 기초하여 PMIC를 디바이스 저전력 상태로 두는 동작을 포함하는 동작들을 수행하도록 더 구성되는 주제를 포함한다.

예 18에서, 예 16-17의 주제는 전력 인에이블 신호가 GPIO 커넥터의 GPIO 핀에서 어서트되는 논리 하이 신호이고, 프로세싱 회로부는 GPIO 핀에서 어서트된 논리 하이 신호에 기초하여 적어도 하나의 출력 전압 신호의 생성을 수행하는 동작을 포함하는 동작들을 수행하도록 더 구성되는 주제를 포함한다.

예 19에서, 예 18의 주제는, 프로세싱 회로부가 논리 하이 신호가 GPIO 커넥터의 GPIO 핀에서 디어서트됨을 검출하는 동작; 및 논리 하이 신호가 GPIO 핀에서 디어서트되는 것에 기초하여 적어도 하나의 출력 전압 신호의 생성을 비활성화하는 동작을 포함하는 동작들을 수행하도록 더 구성되는 주제를 포함한다.

예 20에서, 예 18-19의 주제는, 프로세싱 회로부가 논리 로우 신호가 GPIO 커넥터의 GPIO 핀에서 어서트됨을 검출하는 동작; 및 논리 로우 신호가 GPIO 핀에서 어서트되는 것에 기초하여 적어도 하나의 출력 전압 신호의 생성을 비활성화하는 동작을 포함하는 동작들을 수행하도록 더 구성되는 주제를 포함한다.

예 21은 프로세싱 회로부에 의해 실행될 때, 프로세싱 회로부로 하여금 예 1-20 중 어느 하나를 구현하기 위한 동작들을 수행하게 하는 명령어들을 포함하는 적어도 하나의 머신 판독가능한 매체이다.

예 22는 예 1-20 중 어느 하나를 구현하기 위한 수단을 포함하는 장치이다.

예 23은 예 1-20 중 어느 하나를 구현하기 위한 시스템이다.

예 24는 예 1-20 중 어느 하나를 구현하기 위한 방법이다.

위의 설명은 제한이 아니라 예시를 위한 것이다. 예를 들어, 위에서 설명된 예들(또는 그것의 하나 이상의 양태)은 다른 것과 조합하여 사용될 수 있다. 예를 들어, 위의 설명을 검토할 때 본 기술분야의 통상의 기술자에 의해 다른 실시예들이 사용될 수 있다. 요약은 독자가 기술적 개시내용의 특성을 신속하게 확인할 수 있게 한다. 이것은 청구항들의 범위 또는 의미를 해석하거나 제한하는 데 사용되지 않을 것이라는 이해와 함께 제출된다. 또한, 위의 상세한 설명에서, 다양한 특징들은 개시내용을 간소화하기 위해 그룹화될 수 있다. 그러나, 실시예들은 상기 특징들의 부분집합을 특징으로 할 수 있으므로, 청구항들은 본 명세서에 개시된 모든 특징을 제시하지 않을 수 있다. 또한, 실시예들은 특정 예에 개시된 것들보다 더 적은 특징들을 포함할 수 있다. 따라서, 이하의 청구항들은 이에 의해 상세한 설명에 통합되며, 청구항은 그 자체로 별도의 실시예이다. 본 명세서에 개시된 실시예들의 범위는 첨부된 청구항들, 및 그러한 청구항들에 부여되는 균등물의 전체 범위에 관련하여 결정되어야 한다.

Claims

인터페이스 카드로서,
회로 보드;
상기 회로 보드 상에 실장되는 디바이스; 및
상기 회로 보드 상에 실장되는 전력 관리 집적 회로(power management integrated circuit)(PMIC)
를 포함하고, 상기 PMIC는 호스트 시스템의 호스트 프로세서에 통신가능하게 결합되는 PMIC 프로세서를 포함하고, 상기 PMIC 프로세서는:
상기 인터페이스 카드의 외부에 있는 전력 공급부로부터 입력 전압 신호를 수신하고;
상기 입력 전압 신호에 기초하여 적어도 하나의 출력 전압 신호를 생성하고 - 상기 적어도 하나의 출력 전압 신호는 상기 디바이스에 공급됨 - ;
상기 호스트 프로세서로부터 발생하는 전력 인에이블 신호를 검출하고 - 상기 전력 인에이블 신호는 상기 PMIC의 범용 입/출력(general-purpose input/output)(GPIO) 커넥터에서 검출됨 - ;
상기 전력 인에이블 신호에 기초하여 상기 적어도 하나의 출력 전압 신호의 생성을 비활성화하도록
구성되는, 인터페이스 카드.
제1항에 있어서, 상기 PMIC 프로세서는:
상기 전력 인에이블 신호에 기초하여 상기 PMIC를 디바이스 저전력 상태로 두도록 구성되는, 인터페이스 카드.
제2항에 있어서,
상기 디바이스 저전력 상태는 D3Cold 저전력 하위-상태인, 인터페이스 카드.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 전력 인에이블 신호는 상기 GPIO 커넥터의 GPIO 핀에서 어서트되는 논리 하이 신호이고, 상기 PMIC 프로세서는:
상기 GPIO 핀에서 어서트된 상기 논리 하이 신호에 기초하여 상기 적어도 하나의 출력 전압 신호의 생성을 수행하도록
구성되는, 인터페이스 카드.
제4항에 있어서, 상기 PMIC 프로세서는:
상기 논리 하이 신호가 상기 GPIO 커넥터의 상기 GPIO 핀에서 디어서트됨을 검출하고;
상기 논리 하이 신호가 상기 GPIO 핀에서 디어서트되는 것에 기초하여 상기 적어도 하나의 출력 전압 신호의 생성을 비활성화하도록
구성되는, 인터페이스 카드.
제4항에 있어서, 상기 PMIC 프로세서는:
논리 로우 신호가 상기 GPIO 커넥터의 상기 GPIO 핀에서 어서트됨을 검출하고;
상기 논리 로우 신호가 상기 GPIO 핀에서 어서트되는 것에 기초하여 상기 적어도 하나의 출력 전압 신호의 생성을 비활성화하도록
구성되는, 인터페이스 카드.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 디바이스는 카드 전자기계(Card Electromechanical)(CEM) 기반 디바이스이고, 상기 전력 인에이블 신호는 상기 커넥터의 통합 테스트 액션 그룹(Joint Test Action Group)(JTAG) 커넥터 핀에서 검출되는, 인터페이스 카드.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 전력 인에이블 신호는 상기 커넥터의 미사용 핀에서 검출되는, 인터페이스 카드.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 전력 인에이블 신호는 상기 커넥터의 예비 핀에서 검출되는, 인터페이스 카드.
방법으로서,
인터페이스 카드의 전력 관리 집적 회로(PMIC)에서 상기 인터페이스 카드 외부에 있는 전력 공급부로부터 입력 전압 신호를 수신하는 단계;
상기 입력 전압 신호에 기초하여 적어도 하나의 출력 전압 신호를 생성하는 단계 - 상기 적어도 하나의 출력 전압 신호는 상기 인터페이스 카드의 시스템-온-칩(system-on-a-chip)(SOC) 디바이스에 공급됨 - ;
호스트 시스템의 호스트 프로세서로부터 발생하는 전력 인에이블 신호를 검출하는 단계 - 상기 전력 인에이블 신호는 상기 PMIC의 범용 입/출력(GPIO) 커넥터에서 검출됨 - ; 및
상기 전력 인에이블 신호에 기초하여 상기 적어도 하나의 출력 전압 신호의 생성을 비활성화하는 단계
를 포함하는, 방법.
제10항에 있어서,
상기 전력 인에이블 신호에 기초하여 상기 PMIC를 디바이스 저전력 상태로 두는 단계
를 더 포함하는 방법.
제11항에 있어서,
상기 디바이스 저전력 상태는 D3Cold 저전력 하위-상태인, 방법.
제10항 내지 제12항 중 어느 한 항에 있어서, 상기 전력 인에이블 신호는 상기 GPIO 커넥터의 GPIO 핀에서 어서트되는 논리 하이 신호이고, 상기 방법은:
상기 GPIO 핀에서 어서트된 상기 논리 하이 신호에 기초하여 상기 적어도 하나의 출력 전압 신호의 생성을 수행하는 단계
를 더 포함하는, 방법.
제13항에 있어서,
상기 논리 하이 신호가 상기 GPIO 커넥터의 상기 GPIO 핀에서 디어서트됨을 검출하는 단계; 및
상기 논리 하이 신호가 상기 GPIO 핀에서 디어서트되는 것에 기초하여 상기 적어도 하나의 출력 전압 신호의 생성을 비활성화하는 단계
를 더 포함하는, 방법.
제13항에 있어서,
논리 로우 신호가 상기 GPIO 커넥터의 상기 GPIO 핀에서 어서트됨을 검출하는 단계; 및
상기 논리 로우 신호가 상기 GPIO 핀에서 어서트되는 것에 기초하여 상기 적어도 하나의 출력 전압 신호의 생성을 비활성화하는 단계
를 더 포함하는, 방법.
저장된 명령어들을 포함하는 적어도 하나의 비-일시적 머신 판독가능한 저장 매체로서,
상기 명령어들은 인터페이스 카드의 프로세싱 회로부에 의해 실행될 때, 상기 프로세싱 회로부로 하여금:
상기 인터페이스 카드의 전력 관리 집적 회로(PMIC)에서 상기 인터페이스 카드 외부에 있는 전력 공급부로부터 입력 전압 신호를 수신하는 동작;
상기 입력 전압 신호에 기초하여 적어도 하나의 출력 전압 신호를 생성하는 동작 - 상기 적어도 하나의 출력 전압 신호는 시스템-온-칩(SOC) 디바이스에 공급됨 - ;
호스트 시스템의 호스트 프로세서로부터 발생하는 전력 인에이블 신호를 검출하는 동작 - 상기 전력 인에이블 신호는 상기 PMIC의 범용 입/출력(GPIO) 커넥터에서 검출됨 - ; 및
상기 전력 인에이블 신호에 기초하여 상기 적어도 하나의 출력 전압 신호의 생성을 비활성화하는 동작
을 포함하는 동작들을 수행하게 하는, 적어도 하나의 비-일시적 머신 판독가능한 저장 매체.
제16항에 있어서,
상기 프로세싱 회로부는:
상기 전력 인에이블 신호에 기초하여 상기 PMIC를 디바이스 저전력 상태로 두는 동작
을 포함하는 동작들을 수행하도록 더 구성되는, 적어도 하나의 비-일시적 머신 판독가능한 저장 매체.
제16항 또는 제17항에 있어서,
상기 전력 인에이블 신호는 상기 GPIO 커넥터의 GPIO 핀에서 어서트되는 논리 하이 신호이고, 상기 프로세싱 회로부는:
상기 GPIO 핀에서 어서트된 상기 논리 하이 신호에 기초하여 상기 적어도 하나의 출력 전압 신호의 생성을 수행하는 동작
을 포함하는 동작들을 수행하도록 더 구성되는, 적어도 하나의 비-일시적 머신 판독가능한 저장 매체.
제18항에 있어서,
상기 프로세싱 회로부는:
상기 논리 하이 신호가 상기 GPIO 커넥터의 상기 GPIO 핀에서 디어서트됨을 검출하는 동작; 및
상기 논리 하이 신호가 상기 GPIO 핀에서 디어서트되는 것에 기초하여 상기 적어도 하나의 출력 전압 신호의 생성을 비활성화하는 동작
을 포함하는 동작들을 수행하도록 더 구성되는, 적어도 하나의 비-일시적 머신 판독가능한 저장 매체.
제18항에 있어서,
상기 프로세싱 회로부는:
논리 로우 신호가 상기 GPIO 커넥터의 상기 GPIO 핀에서 어서트됨을 검출하는 동작; 및
상기 논리 로우 신호가 상기 GPIO 핀에서 어서트되는 것에 기초하여 상기 적어도 하나의 출력 전압 신호의 생성을 비활성화하는 동작
을 포함하는 동작들을 수행하도록 더 구성되는, 적어도 하나의 비-일시적 머신 판독가능한 저장 매체.