KR20230029343A - Device and method for detecting pattern contour information of semiconductor layout - Google Patents

Device and method for detecting pattern contour information of semiconductor layout Download PDF

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Abstract

The purpose of the present invention is to provide a device and method for detecting pattern contour information in a semiconductor layout by inputting scanning electron microscope (SEM) images into a pattern contour model trained based on learning data. The device for detecting pattern contour information in a semiconductor layout comprises: a communication module that receives an SEM image of a semiconductor layout pattern; a memory that stores a program for detecting pattern contour information from the SEM image; and a processor that executes the program, wherein the program extracts the pattern contour information by inputting the SEM image into a pattern contour detection model trained based on learning data consisting of CAD images and SEM images of semiconductor layout patterns, wherein the pattern contour information is a contour image composed of contour lines and spaces of the semiconductor layout pattern detected from the SEM image.

Description

반도체 레이아웃의 패턴 윤곽 정보를 검출하는 장치 및 방법{DEVICE AND METHOD FOR DETECTING PATTERN CONTOUR INFORMATION OF SEMICONDUCTOR LAYOUT}DEVICE AND METHOD FOR DETECTING PATTERN CONTOUR INFORMATION OF SEMICONDUCTOR LAYOUT

본 발명은 반도체 레이아웃의 패턴 윤곽 정보를 검출하는 장치 및 방법에 관한 것이다. The present invention relates to an apparatus and method for detecting pattern contour information of a semiconductor layout.

최근 반도체 소자의 소형화로 인해 정확한 패턴을 생성하기 어렵다. 이로 인해 웨이퍼 패턴에 많은 결함을 초래한다. 고품질의 패턴을 생산하기 위해서는 윤곽을 이용하여 구한 임계치수(CD, critical dimension) 값을 이용하여 품질을 측정하는 것이 중요하다. 따라서 주사전자현미경(SEM, scanning electron microscope) 이미지의 리소그래피 윤곽 식별은 반도체 공정에서 매우 중요한 부분이다. Due to the recent miniaturization of semiconductor devices, it is difficult to create accurate patterns. This causes many defects in the wafer pattern. In order to produce a high-quality pattern, it is important to measure the quality using the critical dimension (CD) value obtained using the contour. Therefore, lithographic contour identification of scanning electron microscope (SEM) images is a very important part of semiconductor processing.

종래에는 룰 기반의 알고리즘으로 반도체 소자의 레이아웃 패턴 데이터에서 이미지의 픽셀 정보에 따라 기준을 두어 윤곽선을 추출한다. 현재까지 반도체 산업에서 많이 사용하는 기술이다. 하지만 이 방법은 이미지의 픽셀 값에 따라 레이아웃 패턴 추출 기준이 달라져 상황마다 추출 성능의 차이가 나타난다. 결국 전자 현미경 이미지 촬영 조건에 따라 큰 성능 차이를 불러오게 된다. 특히 경계가 모호한 레이아웃의 경우 패턴 추출이 어렵다는 문제가 있다. Conventionally, an outline is extracted based on pixel information of an image from layout pattern data of a semiconductor device using a rule-based algorithm. It is a technology widely used in the semiconductor industry so far. However, in this method, the extraction performance differs depending on the situation because the layout pattern extraction criteria differs according to the pixel value of the image. As a result, a large performance difference is brought about depending on the electron microscopy imaging conditions. In particular, in the case of layouts with ambiguous boundaries, there is a problem in that pattern extraction is difficult.

이와 관련하여 대한민국 등록특허 제2008-0001434호(발명의 명칭: 반도체 소자의 패턴 정보 추출 방법)는 반도체 소자의 레이아웃 패턴 데이터에서 웨이퍼의 라인 및 스페이서를 구분하고, 웨이퍼 패턴의 윤곽선 이미지를 추출한 후에 추출된 윤곽선 이미지를 이용하여 웨이퍼 패턴 정보를 추출하는 방법에 관한 것을 개시하고 있다. In this regard, Korean Patent Registration No. 2008-0001434 (Title of Invention: Method for Extracting Pattern Information of a Semiconductor Device) distinguishes lines and spacers of a wafer from layout pattern data of a semiconductor device, extracts an outline image of the wafer pattern, and then extracts the image. A method of extracting wafer pattern information using a contour image is disclosed.

본 발명은 전술한 문제점을 해결하기 위한 것으로, 반도체 레이아웃 패턴에 대한 CAD 이미지 및 SEM 이미지로 이루어진 학습 데이터에 기반하여 학습된 패턴 윤곽 검출 모델에 SEM 이미지를 입력하여 반도체 레이아웃의 패턴 윤곽 정보를 검출하는 장치 및 방법을 제공하는 것을 일 기술적 과제로 한다. The present invention is to solve the above-mentioned problems, and detects pattern contour information of a semiconductor layout by inputting a SEM image to a pattern contour detection model learned based on learning data consisting of a CAD image and a SEM image of a semiconductor layout pattern. One technical task is to provide an apparatus and method.

다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.However, the technical problem to be achieved by the present embodiment is not limited to the technical problem as described above, and other technical problems may exist.

상술한 기술적 과제를 해결하기 위한 기술적 수단으로서, 본 발명의 제 1 측면에 따른 반도체 레이아웃의 패턴 윤곽 정보를 검출하는 장치는 반도체 레이아웃 패턴을 촬영한 SEM(scanning electron microscope) 이미지를 수신하는 통신 모듈; SEM 이미지로부터 패턴 윤곽 정보를 검출하는 프로그램이 저장된 메모리; 및 프로그램을 실행하는 프로세서를 포함하되, 프로그램은, 반도체 레이아웃 패턴에 대한 CAD 이미지 및 SEM 이미지로 이루어진 학습 데이터에 기반하여 학습된 패턴 윤곽 검출 모델에 SEM 이미지를 입력하여 패턴 윤곽 정보를 추출하고, 패턴 윤곽 정보는 SEM 이미지에서 검출한 반도체 레이아웃 패턴의 윤곽 라인과 스페이스로 구성된 윤곽 이미지인 것이다.As a technical means for solving the above technical problems, an apparatus for detecting pattern outline information of a semiconductor layout according to a first aspect of the present invention includes a communication module for receiving a scanning electron microscope (SEM) image of a semiconductor layout pattern; a memory storing a program for detecting pattern contour information from an SEM image; and a processor executing the program, wherein the program extracts pattern contour information by inputting the SEM image into a pattern contour detection model learned based on learning data consisting of a CAD image and a SEM image of a semiconductor layout pattern, and pattern contour information is extracted. The contour information is a contour image composed of contour lines and spaces of the semiconductor layout pattern detected from the SEM image.

또한, 본 발명의 제2 측면에 따른 반도체 레이아웃의 패턴 윤곽 정보 검출 장치를 이용하여 패턴 윤곽 정보를 검출하는 방법은 반도체 레이아웃 패턴을 촬영한 SEM(scanning electron microscope) 이미지를 수신하는 단계; 및 반도체 레이아웃 패턴에 대한 CAD 이미지 및 SEM 이미지로 이루어진 학습 데이터에 기반하여 학습된 패턴 윤곽 검출 모델에 SEM 이미지를 입력하여 패턴 윤곽 정보를 추출하는 단계를 포함하되, 패턴 윤곽 정보는 SEM 이미지에서 검출한 반도체 레이아웃 패턴의 윤곽 라인과 스페이스로 구성된 윤곽 이미지인 것이다.In addition, a method of detecting pattern contour information using the apparatus for detecting pattern contour information of a semiconductor layout according to a second aspect of the present invention includes receiving a scanning electron microscope (SEM) image of a semiconductor layout pattern; and extracting pattern contour information by inputting the SEM image into a pattern contour detection model learned based on learning data consisting of a CAD image and a SEM image of a semiconductor layout pattern, wherein the pattern contour information is detected from the SEM image. It is an outline image composed of the outline lines and spaces of the semiconductor layout pattern.

전술한 본원의 과제 해결 수단들에 따르면, 종래의 룰 기반의 알고리즘 기반 패턴 윤곽 추출 기술과는 달리 딥러닝 모델 중 의미적 분할 모델을 사용하여, SEM 이미지의 해상도와 촬영 조건에 영향 없이 레이아웃 패턴을 추출 할 수 있다.According to the above-described problem solving means of the present application, unlike the conventional rule-based algorithm-based pattern contour extraction technology, a semantic segmentation model among deep learning models is used to obtain a layout pattern without affecting the resolution and shooting conditions of the SEM image. can be extracted

또한, SEM 이미지 뿐 아니라 그에 대응되는 CAD 이미지를 이용해 희미한 반도체 패턴 윤곽까지 추출할 수 있어, 정확한 반도체 패턴 윤곽 추출이 가능하다.In addition, it is possible to extract faint semiconductor pattern outlines using not only the SEM image but also the corresponding CAD image, enabling accurate semiconductor pattern outline extraction.

도 1은 본 발명의 일 실시예에 따른 반도체 레이아웃의 패턴 윤곽 정보 검출 장치의 구성을 도시한 블록도이다.
도 2는 본 발명의 일 실시예에 따른패턴 윤곽 검출 모델의 구성을 도시한 개념도 이다.
도 3은 본 발명의 일 실시예에 따른 패턴 윤곽 검출 모델의 인코더부 및 디코더부를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 레이아웃의 패턴 윤곽 정보 검출 장치로부터 출력된 패턴 윤곽 정보의 예를 도시한 것이다.
도 5는 종래 기술과 본 발명이 출력한 패턴 윤곽 정보를 비교 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 레이아웃의 패턴 윤곽 정보 검출 방법을 도시한 순서도이다. 1 is a block diagram showing the configuration of an apparatus for detecting pattern contour information of a semiconductor layout according to an embodiment of the present invention.
2 is a conceptual diagram showing the configuration of a pattern contour detection model according to an embodiment of the present invention.
3 is a diagram for explaining an encoder unit and a decoder unit of a pattern contour detection model according to an embodiment of the present invention.
4 illustrates an example of pattern contour information output from the apparatus for detecting pattern contour information of a semiconductor layout according to an embodiment of the present invention.
5 is a diagram for comparing and explaining pattern contour information output by the prior art and the present invention.
6 is a flowchart illustrating a method of detecting pattern contour information of a semiconductor layout according to an embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다. 다만, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시예들로 한정되는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 도면에 나타난 각 구성요소의 크기, 형태, 형상은 다양하게 변형될 수 있다. 명세서 전체에 대하여 동일/유사한 부분에 대해서는 동일/유사한 도면 부호를 붙였다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. However, the present invention may be implemented in many different forms, and is not limited to the embodiments described herein. In addition, the accompanying drawings are only for easy understanding of the embodiments disclosed in this specification, and the technical ideas disclosed in this specification are not limited by the accompanying drawings. In order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and the size, shape, and shape of each component shown in the drawings may be variously modified. Same/similar reference numerals are assigned to the same/similar parts throughout the specification.

이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 “부” 등은 명세서 작성의 용이함만이 고려되어 부여 되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략하였다.The suffixes "module" and "unit" for the components used in the following description are given or used interchangeably in consideration of ease of writing the specification, and do not have meanings or roles that are distinguished from each other by themselves. In addition, in describing the embodiments disclosed in this specification, if it is determined that a detailed description of related known technologies may obscure the gist of the embodiments disclosed in this specification, the detailed description is omitted.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결(접속, 접촉 또는 결합)"되어 있다고 할 때, 이는 "직접적으로 연결(접속, 접촉 또는 결합)"되어 있는 경우뿐만 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결 (접속, 접촉 또는 결합)"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함(구비 또는 마련)"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 "포함(구비 또는 마련)"할 수 있다는 것을 의미한다. Throughout the specification, when a part is said to be “connected (connected, contacted, or combined)” with another part, this is not only the case where it is “directly connected (connected, contacted, or coupled)”, but also has other members in the middle. It also includes the case of being "indirectly connected (connected, contacted, or coupled)" between them. In addition, when a part "includes (provides or provides)" a certain component, it does not exclude other components, but "includes (provides or provides)" other components unless otherwise specified. means you can

본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 나타내는 용어들은 하나의 구성 요소를 다른 구성요소로부터 구별하는 목적으로만 사용되며, 구성 요소들의 순서나 관계를 제한하지 않는다. 예를 들어, 본 발명의 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소도 제1구성 요소로 명명될 수 있다.Terms indicating ordinal numbers such as first and second used in this specification are used only for the purpose of distinguishing one element from another, and do not limit the order or relationship of elements. For example, a first element of the present invention may be termed a second element, and similarly, the second element may also be termed a first element.

도 1은 본 발명의 일 실시예에 따른 반도체 레이아웃의 패턴 윤곽 정보 검출 장치의 구성을 도시한 블록도이다.1 is a block diagram showing the configuration of an apparatus for detecting pattern contour information of a semiconductor layout according to an embodiment of the present invention.

도 1을 참조하면, 반도체 레이아웃의 패턴 윤곽 정보 검출 장치(100)는 통신 모듈(110), 메모리(120) 및 프로세서(130)를 포함하며, 데이터베이스(140)를 더 포함할 수 있다. 반도체 레이아웃의 패턴 윤곽 정보 검출 장치(100)는 반도체 레이아웃 패턴을 촬영한 SEM 이미지를 수신하고, 이를 이용하여 패턴 윤곽 정보를 추출하는 동작을 수행한다.Referring to FIG. 1 , an apparatus 100 for detecting pattern outline information of a semiconductor layout includes a communication module 110 , a memory 120 and a processor 130 , and may further include a database 140 . The apparatus 100 for detecting pattern contour information of a semiconductor layout receives an SEM image of a semiconductor layout pattern and extracts pattern contour information using the SEM image.

이를 위해, 반도체 레이아웃의 패턴 윤곽 정보 검출 장치(100)는 네트워크를 통해 서버나 타 단말에 접속할 수 있는 컴퓨터나 휴대용 단말기로 구현될 수 있다. 여기서, 컴퓨터는 예를 들어, 웹 브라우저(WEB Browser)가 탑재된 노트북, 데스크톱(desktop), 랩톱(laptop) 등을 포함하고, 휴대용 단말기는 예를 들어, 휴대성과 이동성이 보장되는 무선 통신 장치로서, 각종 스마트폰, 태블릿 PC, 스마트 워치 등과 같은 모든 종류의 핸드헬드(Handheld) 기반의 무선 통신 장치를 포함할 수 있다.To this end, the device 100 for detecting pattern outline information of a semiconductor layout may be implemented as a computer or portable terminal capable of accessing a server or other terminals through a network. Here, the computer includes, for example, a laptop, desktop, laptop, etc. equipped with a web browser, and the portable terminal is, for example, a wireless communication device that ensures portability and mobility. , various types of handheld-based wireless communication devices such as smart phones, tablet PCs, smart watches, and the like.

네트워크는 단말들 및 장치들과 같은 각각의 노드 상호 간에 정보 교환이 가능한 연결 구조를 의미하는 것으로, 근거리 통신망(LAN: Local Area Network), 광역 통신망(WAN: Wide Area Network), 인터넷 (WWW: World Wide Web), 유무선 데이터 통신망, 전화망, 유무선 텔레비전 통신망 등을 포함한다. 무선 데이터 통신망의 일례에는 3G, 4G, 5G, 3GPP(3rd Generation Partnership Project), LTE(Long Term Evolution), WIMAX(World Interoperability for Microwave Access), 와이파이(Wi-Fi), 블루투스 통신, 적외선 통신, 초음파 통신, 가시광 통신(VLC: Visible Light Communication), 라이파이(LiFi) 등이 포함되나 이에 한정되지는 않는다.A network refers to a connection structure capable of exchanging information between nodes such as terminals and devices, such as a local area network (LAN), a wide area network (WAN), and the Internet (WWW: World Wide Web), wired and wireless data communication network, telephone network, and wired and wireless television communication network. Examples of wireless data communication networks include 3G, 4G, 5G, 3rd Generation Partnership Project (3GPP), Long Term Evolution (LTE), World Interoperability for Microwave Access (WIMAX), Wi-Fi, Bluetooth communication, infrared communication, ultrasonic communication, visible light communication (VLC: Visible Light Communication), LiFi, and the like, but are not limited thereto.

통신 모듈(110)은 반도체 레이아웃 패턴을 촬영한 SEM 이미지를 수신한다. 통신 모듈(110)은 다른 네트워크 장치와 유무선 연결을 통해 제어 신호 또는 데이터 신호와 같은 신호를 송수신하기 위해 필요한 하드웨어 및 소프트웨어를 포함하는 장치를 포함할 수 있다. 예를 들어, 본 발명의 패턴 윤곽 정보 검출 장치(100)는 내부에 통신 모듈(110)을 포함하고, 유무선 연결을 통해 외부 반도체 검사 장치로부터 SEM 이미지를 수신할 수 있으나 이에 한정된 것은 아니다. 다른 예로, 외부 반도체 검사 장치가 본 발명의 패턴 윤곽 정보 검출 장치(100)를 내부에 포함하는 형태로 구현될 수 있으며, 이때 패턴 윤곽 정보 검출 장치(100)는 통신 모듈(110)을 포함하지 않는다.The communication module 110 receives an SEM image of a semiconductor layout pattern. The communication module 110 may include a device including hardware and software necessary for transmitting and receiving a signal such as a control signal or a data signal to and from other network devices through a wired or wireless connection. For example, the pattern contour information detection apparatus 100 of the present invention includes the communication module 110 therein, and may receive an SEM image from an external semiconductor inspection apparatus through a wired or wireless connection, but is not limited thereto. As another example, an external semiconductor inspection device may be implemented in a form including the pattern contour information detection device 100 of the present invention, and in this case, the pattern contour information detection device 100 does not include the communication module 110. .

메모리(120)는 통신 모듈(110)을 통해 수신한 SEM 이미지로부터 패턴 윤곽 정보를 예측하는 프로그램이 저장된다. 이때, 패턴 윤곽 정보를 예측하는 프로그램은 반도체 레이아웃 패턴에 대한 CAD 이미지 및 SEM 이미지로 이루어진 학습 데이터에 기반하여 학습된 패턴 윤곽 검출 모델에 SEM 이미지를 입력하여 패턴 윤곽 정보를 추출한다. 이때 패턴 윤곽 정보는 SEM 이미지에서 검출한 반도체 레이아웃 패턴의 윤곽 라인과 스페이스로 구성된 윤곽 이미지다. 패턴 윤곽 정보의 구체적인 내용에 대해서는 추후 설명하기로 한다.The memory 120 stores a program for predicting pattern contour information from the SEM image received through the communication module 110 . At this time, the program for predicting the pattern contour information extracts the pattern contour information by inputting the SEM image to the pattern contour detection model learned based on learning data consisting of the CAD image and the SEM image of the semiconductor layout pattern. At this time, the pattern contour information is a contour image composed of contour lines and spaces of the semiconductor layout pattern detected from the SEM image. Details of the pattern outline information will be described later.

이때, 메모리(120)는 전원이 공급되지 않아도 저장된 정보를 계속 유지하는 비휘발성 저장장치 및 저장된 정보를 유지하기 위하여 전력을 필요로 하는 휘발성 저장장치를 통칭하는 것으로 해석되어야 한다. 메모리(120)는 프로세서(130)가 처리하는 데이터를 일시적 또는 영구적으로 저장하는 기능을 수행할 수 있다. 메모리(120)는 저장된 정보를 유지하기 위하여 전력이 필요한 휘발성 저장장치 외에 자기 저장 매체(magnetic storage media) 또는 플래시 저장 매체(flash storage media)를 포함할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.At this time, the memory 120 should be interpreted as collectively referring to a non-volatile storage device that continuously retains stored information even when power is not supplied and a volatile storage device that requires power to maintain stored information. The memory 120 may temporarily or permanently store data processed by the processor 130 . The memory 120 may include magnetic storage media or flash storage media in addition to volatile storage devices that require power to maintain stored information, but the scope of the present invention is not limited thereto. no.

프로세서(130)는 메모리(120)에 저장된 패턴 윤곽 정보를 예측하는 프로그램을 실행하고, 그 실행 결과로서 SEM 이미지에 대한 패턴 윤곽 정보를 출력한다.The processor 130 executes a program for predicting pattern contour information stored in the memory 120, and outputs pattern contour information for the SEM image as a result of the execution.

일 예에서, 프로세서(130)는 마이크로프로세서(microprocessor), 중앙처리장치(central processing unit: CPU), 프로세서 코어(processor core), 멀티프로세서(multiprocessor), ASIC(application-specific integrated circuit), FPGA(field programmable gate array) 등의 형태로 구현될 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.In one example, the processor 130 may include a microprocessor, a central processing unit (CPU), a processor core, a multiprocessor, an application-specific integrated circuit (ASIC), an FPGA ( field programmable gate array), etc., but the scope of the present invention is not limited thereto.

데이터베이스(140)는 통신 모듈(110)을 통해 수신되는 SEM 이미지나, 패턴 윤곽 검출 모델의 학습을 위한 다양한 데이터가 저장될 수 있다. 또한, 데이터베이스(140)는 패턴 윤곽 정보 추출 프로그램에 의해 추출된 패턴 윤곽 정보를 누적적으로 저장한다.The database 140 may store SEM images received through the communication module 110 or various data for learning a pattern contour detection model. In addition, the database 140 cumulatively stores the pattern contour information extracted by the pattern contour information extraction program.

이하, 패턴 윤곽 정보를 추출하는 패턴 윤곽 검출 모델에 대하여 살펴보기로 한다.Hereinafter, a pattern contour detection model for extracting pattern contour information will be described.

도 2는 본 발명의 일 실시예에 따른패턴 윤곽 검출 모델의 구성을 도시한 개념도 이다. 도 3은 본 발명의 일 실시예에 따른 패턴 윤곽 검출 모델의 인코더부 및 디코더부를 설명하기 위한 도면이다.2 is a conceptual diagram showing the configuration of a pattern contour detection model according to an embodiment of the present invention. 3 is a diagram for explaining an encoder unit and a decoder unit of a pattern contour detection model according to an embodiment of the present invention.

도2를 참조하면 패턴 윤곽 검출 모델(200)은 각 반도체 레이아웃 패턴을 포함하는 복수의 SEM 이미지와 각 반도체 레이아웃 패턴에 대응하는 CAD이미지를 매칭시킨 학습 데이터에 기반하여 구축된 것이다.Referring to FIG. 2 , the pattern contour detection model 200 is built based on learning data obtained by matching a plurality of SEM images including each semiconductor layout pattern with a CAD image corresponding to each semiconductor layout pattern.

패턴 윤곽 검출 모델(200)은 오코 인코더를 구성하는 인코더부(210) 및 디코더부(220)를 포함한다. 오토 인코더는 비지도 방식으로 훈련된 인공 신경망으로서, 입력 데이터에 대하여 인코딩된 표현을 학습한 다음, 학습된 인코딩 표현에서 입력 데이터와 가능한 가까운 출력 데이터를 예측하여 생성한다. 인코더부(210)는 입력된 SEM 이미지로부터 제1 특징 맵을 추출한다. 디코더부(220)는 입력된 SEM 이미지와 대응하는 CAD 이미지를 획득하고, CAD 이미지로부터 제2 특징 맵을 추출한다.The pattern contour detection model 200 includes an encoder unit 210 and a decoder unit 220 constituting an Oko encoder. An auto-encoder is an artificial neural network trained in an unsupervised manner, which learns an encoded representation of input data, and then predicts and generates output data as close as possible to the input data from the learned encoding representation. The encoder unit 210 extracts a first feature map from the input SEM image. The decoder unit 220 obtains a CAD image corresponding to the input SEM image and extracts a second feature map from the CAD image.

구체적으로 도 3을 참조하면 패턴 윤곽 검출 모델(200)의 인코더부(210)는 레즈넷(ResNet) 신경망, CBAM(Convolutional Block Attention Module) 및 ASPP(atrous spatial pyramid pooling)를 포함하는 객체 특징 추출 알고리즘에 기반하여 제1특징 맵을 추출한다.Specifically, referring to FIG. 3 , the encoder unit 210 of the pattern contour detection model 200 is an object feature extraction algorithm including a ResNet neural network, a convolutional block attention module (CBAM), and atrous spatial pyramid pooling (ASPP). A first feature map is extracted based on .

또한 인코더부(210)는 Resnet-101 와 CBAM로 구성된 제1추출부(211) 및 ASPP로 구성된 제2추출부(212)를 포함한다. Also, the encoder unit 210 includes a first extractor 211 composed of Resnet-101 and CBAM, and a second extractor 212 composed of ASPP.

예시적으로 제1추출부(211)는 흐릿한 SEM 이미지를 추출하기 위해 SEM 이미지의 정보가 감소하기 전에 인코더의 병목에서 CBAM을 보완하였다. 예를 들어, 제1추출부(211)는 Resnet-101를 통해 SEM 이미지 패턴 특징을 추출한다. 또한 Resnet-101의 각 병목 현상에 CBAM을 삽입하여 노이즈에 강력한 1차 특징 맵을 생성하였다.Exemplarily, the first extractor 211 complements CBAM at the bottleneck of the encoder before information of the SEM image is reduced to extract a blurry SEM image. For example, the first extractor 211 extracts SEM image pattern features through Resnet-101. In addition, CBAM was inserted into each bottleneck of Resnet-101 to generate a first-order feature map robust to noise.

이때 병목 현상은 공간 풀링의 일부이며 이 과정에서 특징 맵의 공간 해상도가 감소한다. 즉 CBAM의 주요 기능은 정보의 양이 줄어들기 전에 CBAM을 추가하여 중요한 부분의 가치를 높이고 덜 중요한 부분의 가치를 줄인다. 따라서 CBAM을 통해 패턴 윤곽에 대한 정보 손실을 줄일 수 있다.At this time, the bottleneck is part of spatial pooling, and in this process, the spatial resolution of the feature map is reduced. In other words, the main function of CBAM is to increase the value of important parts and reduce the value of less important parts by adding CBAM before the amount of information is reduced. Therefore, information loss on pattern contours can be reduced through CBAM.

또한 제2추출부(212)는 ASPP를 적용하여 보다 밀도 높은 2차 특징 맵을 추출할 수 있다. 이때 인코더 부분의 가장 중요한 측면은 추출되는 SEM 이미지의 특징의 품질이다. 특히, SEM 이미지에는 상당한 양의 노이즈가 있으며 반도체 패턴의 크기는 매우 다양하다. 즉 제2추출부(212)는 ASPP를 통해 다양한 패턴 크기에 대한 특징을 추출한다.Also, the second extractor 212 may extract a higher density secondary feature map by applying ASPP. At this time, the most important aspect of the encoder part is the quality of the features of the SEM image to be extracted. In particular, there is a significant amount of noise in the SEM image, and the size of the semiconductor pattern varies greatly. That is, the second extractor 212 extracts features for various pattern sizes through ASPP.

또한 제2추출부(212)는 1차 특징 맵의 픽셀 사이에 구멍을 채우고 컨볼루션을 수행한다. 일 예로, 아토러스 컨볼루션(atrous convolution)의 확장률은 1, 6, 12, 18로 설정하였고 커널 크기는 3×3에 해당한다. 결과는 다중 스케일 특징으로 결합된다. 이를 통해 다양한 수용 분야(필드)를 관찰할 수 있다.Also, the second extractor 212 fills holes between pixels of the first feature map and performs convolution. For example, the expansion rate of atrous convolution is set to 1, 6, 12, and 18, and the kernel size corresponds to 3×3. Results are combined into multi-scale features. Through this, various receptive fields (fields) can be observed.

다시 말하면, 인코더부(210)는 1차 특징 맵을 생성하는 제1추출부(211)와 2차 특징 맵을 생성하는 제2추출부(212)를 거쳐 제1특징 맵을 추출할 수 있다.In other words, the encoder unit 210 may extract the first feature map through the first extractor 211 generating the first feature map and the second extractor 212 generating the second feature map.

이로 인해 인코더부(210)는 기존 컨볼루션과 비교할 때 계산을 유지하면서 넓은 수용 영역을 최대한 커버할 수 있다.Due to this, the encoder unit 210 can cover a wide accommodation area as much as possible while maintaining calculation compared to conventional convolution.

패턴 윤곽 검출 모델(200)의 디코더부(220)는 제1 특징 맵과 제2 특징 맵을 결합하여 제3 특징 맵을 생성하고, 제3 특징 맵을 기 설정된 배수로 증가하여 패턴 윤곽 정보를 출력한다.The decoder unit 220 of the pattern contour detection model 200 generates a third feature map by combining the first feature map and the second feature map, increases the third feature map by a preset multiple, and outputs pattern contour information. .

또한 디코더부(220)는 컨볼루션 레이어, 배치 정규화 레이어 및 ReLU 레이어로 구성된 제3추출부(221) 및 제4추출부(222)를 포함한다.Also, the decoder unit 220 includes a third extraction unit 221 and a fourth extraction unit 222 composed of a convolution layer, a batch normalization layer, and a ReLU layer.

제3추출부(221)는 정확한 윤곽을 생성하기 위해 입력 SEM 이미지에 해당하는 CAD 이미지를 디코더의 프런트 엔드에 참조로 삽입한다. 반도체 데이터는 SEM 및 CAD 이미지 쌍에 특징이 있으며, 디코더에 대한 참조로 CAD 이미지를 사용할 수 있다.The third extraction unit 221 inserts a CAD image corresponding to the input SEM image into the front end of the decoder as a reference in order to generate an accurate contour. Semiconductor data is characterized in pairs of SEM and CAD images, and the CAD image can be used as a reference for the decoder.

제3추출부(221)는 CAD 이미지를 컨볼루션 레이어, 배치 정규화 레이어 및 ReLU 레이어를 통과시키고, CAD 이미지에 대한 제2 특징 맵을 생성한다. 이어서 제3추출부(221)는 인코더부(210)를 통해 전달된 제1 특징 맵과 CAD 이미지의 제2 특징 맵을 결합하여 제3 특징 맵을 생성한다. 다음으로, 제4추출부(222)는 합성된 제3 특징 맵을 컨볼루션 레이어, 배치 정규화 레이어 및 ReLU 레이어를 통과시킨다. 마지막으로 제4추출부(222)는제3 특징 맵을 2배로 증가시켜 분할된 패턴 윤곽 정보(즉 윤곽 이미지)를 출력한다.The third extractor 221 passes the CAD image through a convolution layer, a batch normalization layer, and a ReLU layer, and generates a second feature map for the CAD image. Subsequently, the third extraction unit 221 combines the first feature map transmitted through the encoder unit 210 with the second feature map of the CAD image to generate a third feature map. Next, the fourth extractor 222 passes the synthesized third feature map through a convolution layer, a batch normalization layer, and a ReLU layer. Finally, the fourth extractor 222 doubles the third feature map and outputs divided pattern contour information (ie, contour image).

즉, 본 발명은 CBAM과 ASPP를 인코더부(210) 모듈로 사용하여 정확한 특징을 추출하고 디코더부(220) 모듈 앞에 CAD 이미지를 참조하는 패턴 윤곽 검출 모델(200)을 제공한다.That is, the present invention extracts accurate features using CBAM and ASPP as the encoder unit 210 module and provides the pattern contour detection model 200 referring to the CAD image before the decoder unit 220 module.

따라서 본 발명은 종래의 룰 기반 컴퓨터 알고리즘을 이용하는 것에서 벗어나 딥러닝 모델 중 의미적 분할 모델(Semantic segmentation model)을 이용함으로써 정확한 레이아웃 추출이 가능하다. 더불어 레이아웃에 대응하는 CAD 이미지를 딥러닝 모델에 추가해줌으로써 경계가 모호한 레이아웃까지 패턴 추출이 가능하다. 이를 통해 반도체 레이아웃 패턴 추출을 정확하게 할 수 있으며, 추출 이후 레이아웃의 정확성을 평가 할 수 있는 선폭(CD: Critical Dimension)을 측정할 수 있다.Therefore, the present invention can extract an accurate layout by using a semantic segmentation model among deep learning models, away from using a conventional rule-based computer algorithm. In addition, by adding a CAD image corresponding to the layout to the deep learning model, it is possible to extract patterns even for layouts with ambiguous boundaries. Through this, it is possible to precisely extract the semiconductor layout pattern, and measure the line width (CD: Critical Dimension) that can evaluate the accuracy of the layout after extraction.

도 4는 본 발명의 일 실시예에 따른 반도체 레이아웃의 패턴 윤곽 정보 검출 장치로부터 출력된 패턴 윤곽 정보의 예를 도시한 것이다. 도 5는 종래 기술과 본 발명이 출력한 패턴 윤곽 정보를 비교 설명하기 위한 도면이다.4 illustrates an example of pattern contour information output from the apparatus for detecting pattern contour information of a semiconductor layout according to an embodiment of the present invention. 5 is a diagram for comparing and explaining pattern contour information output by the prior art and the present invention.

도 4를 참조하면, 본 발명의 패턴 윤곽 정보 검출 장치(100)는 패턴 윤곽 검출 모델(200)에 다양한 패턴의 SEM 이미지를 입력하고, SEM 이미지와 정확도가 높은 패턴 윤곽 이미지를 출력하였다.Referring to FIG. 4 , the pattern contour information detection apparatus 100 of the present invention inputs SEM images of various patterns to the pattern contour detection model 200 and outputs the SEM images and highly accurate pattern contour images.

도 5를 참조하면 본 발명의 패턴 윤곽 검출 모델(200)과 기존의 모델인 DeepLab v3+및 PSPnet이 추출한 윤곽 이미지의 정확도 비교 결과이다. 패턴 윤곽의 정확한 비교를 위한 척도로 정규화된 교차 상관(NCC, normalized cross-correlation) 점수를 사용하였다. 본 발명의 윤곽 이미지의 NCC 점수가 DeepLab v3+보다 약 5%, PSPnet보다 46% 높은 것으로 나타났다. 즉, SEM이미지 중 패턴이 불분명한 부분이나 노이즈가 있는 부분에 대해서는 기존의 모델에 비해 본 발명의 패턴 윤곽 검출 모델(200)이 윤곽 추출이 훨씬 더 정확함을 알 수 있다. Referring to FIG. 5, the result of comparing the accuracy of the contour image extracted by the pattern contour detection model 200 of the present invention and the existing models DeepLab v3+ and PSPnet is shown. A normalized cross-correlation (NCC) score was used as a scale for accurate comparison of pattern contours. The NCC score of the contour image of the present invention was found to be about 5% higher than DeepLab v3+ and 46% higher than PSPnet. That is, it can be seen that the pattern contour detection model 200 according to the present invention is much more accurate in contour extraction than the conventional model for a part with an unclear pattern or a part with noise in the SEM image.

이하에서는 상술한 도 1 내지 도5에 도시된 구성 중 동일한 구성의 설명은 생략하도록 한다.Hereinafter, a description of the same configuration among the configurations shown in FIGS. 1 to 5 will be omitted.

도 6은 본 발명의 일 실시예에 따른 반도체 레이아웃의 패턴 윤곽 정보 검출 방법을 도시한 순서도이다. 6 is a flowchart illustrating a method of detecting pattern contour information of a semiconductor layout according to an embodiment of the present invention.

본 발명의 반도체 레이아웃의 패턴 윤곽 정보 검출 장치를 이용하여 패턴 윤곽 정보를 검출하는 방법은 반도체 레이아웃 패턴을 촬영한 SEM이미지를 수신하는 단계(S120) 및 반도체 레이아웃 패턴에 대한 CAD 이미지 및 SEM 이미지로 이루어진 학습 데이터에 기반하여 학습된 패턴 윤곽 검출 모델(200)에 SEM 이미지를 입력하여 패턴 윤곽 정보를 추출하는 단계(S120)를 포함한다. 이때, 패턴 윤곽 정보는 SEM 이미지에서 검출한 반도체 레이아웃 패턴의 윤곽 라인과 스페이스로 구성된 윤곽 이미지다.The method for detecting pattern contour information using the device for detecting pattern contour information of a semiconductor layout according to the present invention includes a step of receiving a SEM image of a semiconductor layout pattern (S120) and a CAD image and a SEM image of the semiconductor layout pattern. and extracting pattern contour information by inputting the SEM image to the pattern contour detection model 200 learned based on the learning data (S120). At this time, the pattern contour information is a contour image composed of contour lines and spaces of the semiconductor layout pattern detected from the SEM image.

패턴 윤곽 검출 모델(200)은 각 반도체 레이아웃 패턴을 포함하는 복수의 SEM 이미지와 각 반도체 레이아웃 패턴에 대응하는 CAD이미지를 매칭시킨 학습 데이터에 기반하여 구축된 것이다. 패턴 윤곽 검출 모델(200)은 입력된 SEM 이미지로부터 제1 특징 맵을 추출하는 인코더부(210) 및 입력된 SEM 이미지와 대응하는 CAD 이미지를 획득하고, CAD 이미지로부터 제2 특징 맵을 추출하는 디코더부(220)를 포함한다.The pattern contour detection model 200 is built based on learning data obtained by matching a plurality of SEM images including each semiconductor layout pattern with a CAD image corresponding to each semiconductor layout pattern. The pattern contour detection model 200 includes an encoder unit 210 that extracts a first feature map from an input SEM image and a decoder that acquires a CAD image corresponding to the input SEM image and extracts a second feature map from the CAD image. Includes section 220.

패턴 윤곽 검출 모델(200)의 인코더부(210)는 레즈넷(ResNet) 신경망, CBAM(Convolutional Block Attention Module) 및 ASPP(atrous spatial pyramid pooling)를 포함하는 객체 특징 추출 알고리즘에 기반하여 제1특징 맵을 추출한다.The encoder unit 210 of the pattern contour detection model 200 generates a first feature map based on an object feature extraction algorithm including a ResNet neural network, a convolutional block attention module (CBAM), and atrous spatial pyramid pooling (ASPP). extract

패턴 윤곽 검출 모델(200)의 디코더부(220)는 제1 특징 맵과 제2 특징 맵을 결합하여 제3 특징 맵을 생성하고, 제3 특징 맵을 기 설정된 배수로 증가하여 패턴 윤곽 정보를 출력한다.The decoder unit 220 of the pattern contour detection model 200 generates a third feature map by combining the first feature map and the second feature map, increases the third feature map by a preset multiple, and outputs pattern contour information. .

이상에서 설명한 패턴 윤곽 정보 검출 방법은 컴퓨터에 의해 실행되는 프로그램 모듈과 같은 컴퓨터에 의해 실행가능한 명령어를 포함하는 기록 매체의 형태로도 구현될 수 있다. 컴퓨터 판독 가능 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용 매체일 수 있고, 휘발성 및 비휘발성 매체, 분리형 및 비분리형 매체를 모두 포함한다. 또한, 컴퓨터 판독가능 매체는 컴퓨터 저장 매체를 포함할 수 있다. 컴퓨터 저장 매체는 컴퓨터 판독가능 명령어, 데이터 구조, 프로그램 모듈 또는 기타 데이터와 같은 정보의 저장을 위한 임의의 방법 또는 기술로 구현된 휘발성 및 비휘발성, 분리형 및 비분리형 매체를 모두 포함한다. The pattern contour information detection method described above may be implemented in the form of a recording medium including instructions executable by a computer, such as program modules executed by a computer. Computer readable media can be any available media that can be accessed by a computer and includes both volatile and nonvolatile media, removable and non-removable media. Also, computer readable media may include computer storage media. Computer storage media includes both volatile and nonvolatile, removable and non-removable media implemented in any method or technology for storage of information such as computer readable instructions, data structures, program modules or other data.

본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 상술한 설명을 기초로 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야만 한다. 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Those skilled in the art to which the present invention pertains will be able to understand that it can be easily modified into other specific forms without changing the technical spirit or essential features of the present invention based on the above description. Therefore, the embodiments described above should be understood as illustrative in all respects and not limiting. The scope of the present invention is indicated by the following claims, and all changes or modifications derived from the meaning and scope of the claims and equivalent concepts should be interpreted as being included in the scope of the present invention.

100: 패턴 윤곽 정보 검출 장치
110: 통신 모듈
120: 메모리
130: 프로세서
140: 데이터베이스100: pattern contour information detection device
110: communication module
120: memory
130: processor
140: database

Claims (9)

반도체 레이아웃의 패턴 윤곽 정보를 검출하는 장치에 있어서,
반도체 레이아웃 패턴을 촬영한 SEM(scanning electron microscope) 이미지로부터 패턴 윤곽 정보를 검출하는 프로그램이 저장된 메모리; 및
상기 프로그램을 실행하는 프로세서를 포함하되,
상기 프로그램은, 반도체 레이아웃 패턴에 대한 CAD 이미지 및 SEM 이미지로 이루어진 학습 데이터에 기반하여 학습된 패턴 윤곽 검출 모델에 상기 SEM 이미지를 입력하여 상기 패턴 윤곽 정보를 추출하고,
상기 패턴 윤곽 정보는 상기 SEM 이미지에서 검출한 반도체 레이아웃 패턴의 윤곽 라인과 스페이스로 구성된 윤곽 이미지인 것인, 반도체 레이아웃의 패턴 윤곽 정보 검출 장치.
An apparatus for detecting pattern contour information of a semiconductor layout,
a memory storing a program for detecting pattern outline information from a scanning electron microscope (SEM) image of a semiconductor layout pattern; and
Including a processor that executes the program,
The program extracts the pattern contour information by inputting the SEM image to a pattern contour detection model learned based on learning data consisting of a CAD image and a SEM image of a semiconductor layout pattern,
wherein the pattern contour information is a contour image composed of contour lines and spaces of the semiconductor layout pattern detected from the SEM image.
 제1항에 있어서,
상기 패턴 윤곽 검출 모델은 각 반도체 레이아웃 패턴을 포함하는 복수의 SEM 이미지와 상기 각 반도체 레이아웃 패턴에 대응하는 CAD이미지를 매칭시킨 학습 데이터에 기반하여 구축된 것으로서,
입력된 SEM 이미지로부터 제1 특징 맵을 추출하는 인코더부, 및 상기 입력된 SEM 이미지와 대응하는 CAD 이미지를 획득하고, 상기 CAD 이미지로부터 제2 특징 맵을 추출하는 디코더부를 포함하는 것인, 반도체 레이아웃의 패턴 윤곽 정보 검출 장치.
According to claim 1,
The pattern contour detection model is built based on learning data obtained by matching a plurality of SEM images including each semiconductor layout pattern with a CAD image corresponding to each semiconductor layout pattern,
A semiconductor layout comprising: an encoder unit extracting a first feature map from an input SEM image; and a decoder unit acquiring a CAD image corresponding to the input SEM image and extracting a second feature map from the CAD image. A device for detecting pattern contour information of
 제2항에 있어서,
상기 패턴 윤곽 검출 모델의 인코더부는 레즈넷(ResNet) 신경망, CBAM(Convolutional Block Attention Module) 및 ASPP(atrous spatial pyramid pooling)를 포함하는 객체 특징 추출 알고리즘에 기반하여 상기제1특징 맵을 추출하는 것인, 반도체 레이아웃의 패턴 윤곽 정보 검출 장치.
According to claim 2,
The encoder unit of the pattern contour detection model extracts the first feature map based on an object feature extraction algorithm including a ResNet neural network, a convolutional block attention module (CBAM), and atrous spatial pyramid pooling (ASPP). , Device for detecting pattern outline information of semiconductor layout.
 제2항에 있어서,
상기 패턴 윤곽 검출 모델의 디코더부는 상기 제1 특징 맵과 상기 제2 특징 맵을 결합하여 제3 특징 맵을 생성하고, 상기 제3 특징 맵을 기 설정된 배수로 증가하여 상기 패턴 윤곽 정보를 출력하는 것인, 반도체 레이아웃의 패턴 윤곽 정보 검출 장치.
According to claim 2,
The decoder of the pattern contour detection model generates a third feature map by combining the first feature map and the second feature map, and outputs the pattern contour information by increasing the third feature map by a preset multiple. , Device for detecting pattern outline information of semiconductor layout.
 반도체 레이아웃의 패턴 윤곽 정보 검출 장치를 이용하여 패턴 윤곽 정보를 검출하는 방법에 있어서,
반도체 레이아웃 패턴을 촬영한 SEM(scanning electron microscope) 이미지를 수신하는 단계; 및
반도체 레이아웃 패턴에 대한 CAD 이미지 및 SEM 이미지로 이루어진 학습 데이터에 기반하여 학습된 패턴 윤곽 검출 모델에 상기 SEM 이미지를 입력하여 상기 패턴 윤곽 정보를 추출하는 단계를 포함하되,
상기 패턴 윤곽 정보는 상기 SEM 이미지에서 검출한 반도체 레이아웃 패턴의 윤곽 라인과 스페이스로 구성된 윤곽 이미지인 것인, 반도체 레이아웃의 패턴 윤곽 정보 검출 방법.
A method for detecting pattern contour information using a pattern contour information detection device of a semiconductor layout,
Receiving a scanning electron microscope (SEM) image of a semiconductor layout pattern; and
Extracting the pattern contour information by inputting the SEM image to a pattern contour detection model learned based on learning data consisting of a CAD image and a SEM image of a semiconductor layout pattern,
Wherein the pattern contour information is a contour image composed of contour lines and spaces of the semiconductor layout pattern detected from the SEM image.
 제5항에 있어서,
상기 패턴 윤곽 검출 모델은 각 반도체 레이아웃 패턴을 포함하는 복수의 SEM 이미지와 상기 각 반도체 레이아웃 패턴에 대응하는 CAD이미지를 매칭시킨 학습 데이터에 기반하여 구축된 것으로서,
입력된 SEM 이미지로부터 제1 특징 맵을 추출하는 인코더부, 및 상기 입력된 SEM 이미지와 대응하는 CAD 이미지를 획득하고, 상기 CAD 이미지로부터 제2 특징 맵을 추출하는 디코더부를 포함하는 것인, 반도체 레이아웃의 패턴 윤곽 정보 검출 방법.
According to claim 5,
The pattern contour detection model is built based on learning data obtained by matching a plurality of SEM images including each semiconductor layout pattern with a CAD image corresponding to each semiconductor layout pattern,
A semiconductor layout comprising: an encoder unit extracting a first feature map from an input SEM image; and a decoder unit acquiring a CAD image corresponding to the input SEM image and extracting a second feature map from the CAD image. A method for detecting pattern contour information of
 제5항에 있어서,
상기 패턴 윤곽 검출 모델의 인코더부는 레즈넷(ResNet) 신경망, CBAM(Convolutional Block Attention Module) 및 ASPP(atrous spatial pyramid pooling)를 포함하는 객체 특징 추출 알고리즘에 기반하여 상기제1특징 맵을 추출하는 것인, 반도체 레이아웃의 패턴 윤곽 정보 검출 방법.
According to claim 5,
The encoder unit of the pattern contour detection model extracts the first feature map based on an object feature extraction algorithm including a ResNet neural network, a convolutional block attention module (CBAM), and atrous spatial pyramid pooling (ASPP). , Method for detecting pattern outline information of semiconductor layout.
 제2항에 있어서,
상기 패턴 윤곽 검출 모델의 디코더부는 상기 제1 특징 맵과 상기 제2 특징 맵을 결합하여 제3 특징 맵을 생성하고, 상기 제3 특징 맵을 기 설정된 배수로 증가하여 상기 패턴 윤곽 정보를 출력하는 것인, 반도체 레이아웃의 패턴 윤곽 정보 검출 방법.
According to claim 2,
The decoder of the pattern contour detection model generates a third feature map by combining the first feature map and the second feature map, and outputs the pattern contour information by increasing the third feature map by a preset multiple. , Method for detecting pattern outline information of semiconductor layout.
 제5항 내지 제8항 중 어느 한 항에 따른 반도체 레이아웃의 패턴 윤곽 정보 검출 방법을 수행하기 위한 컴퓨터 프로그램이 기록된 비일시적 컴퓨터 판독가능 기록매체.A non-transitory computer-readable recording medium on which a computer program for performing the method of detecting pattern outline information of a semiconductor layout according to any one of claims 5 to 8 is recorded.
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